WO2018002978A1 - 電力増幅器及び可変利得増幅器 - Google Patents

電力増幅器及び可変利得増幅器 Download PDF

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知博 矢尾
隆也 丸山
谷口　英司
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三菱電機株式会社
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G3/00—Gain control in amplifiers or frequency changers without distortion of the input signal
    • H03G3/02—Manually-operated control
    • H03G3/04—Manually-operated control in untuned amplifiers
    • H03G3/10—Manually-operated control in untuned amplifiers having semiconductor devices

Definitions

  • the present invention relates to a power amplifier mounted on a variable gain amplifier and a variable gain amplifier whose gain changes.
  • N signal amplifying transistors are connected in parallel so that the gain can be varied.
  • N is an integer of 2 or more.
  • the variable gain amplifier can adjust the gain by switching the number of signal amplification transistors used for power amplification among the N signal amplification transistors. Further, this variable gain amplifier has the same number of capacitance compensating transistors as the signal amplifying transistor, and the capacitance compensating transistor has the same input capacitance as the signal amplifying transistor. Capacitance compensation transistor stops operating when the corresponding signal amplification transistor is used for power amplification, and operates when the corresponding signal amplification transistor is not used for power amplification To do.
  • variable gain amplifier Since the conventional variable gain amplifier is configured as described above, it is possible to reduce the variation in input impedance caused by switching the number of signal amplification transistors used for power amplification, but to eliminate the variation in input impedance. I can't. Therefore, there is a problem that the gain step varies when the number of signal amplification transistors used for power amplification is switched.
  • the present invention has been made to solve the above-described problems, and an object of the present invention is to provide a power amplifier that can suppress fluctuations in input impedance when an amplification operation is switched between a valid state and an invalid state. To do. Another object of the present invention is to provide a variable gain amplifier that can suppress a variation in gain step when the number of signal amplification transistors used for power amplification is switched.
  • the first terminal is connected to the signal input terminal
  • the second terminal is connected to the signal output terminal
  • the third terminal is connected to the ground.
  • the first transistor amplifies the signal and outputs the amplified signal from the second terminal to the signal output terminal, and the input capacitance of the first transistor
  • the capacitive member having the same input capacitance and the amplification operation of the first transistor are set to an effective state, and the capacitive member is set to be disconnected from the signal input terminal and the ground.
  • a state switching unit is provided for setting the amplification operation of the transistor to an invalid state and setting the capacitance member to be connected between the signal input terminal and the ground.
  • the amplification operation of the first transistor is set to an effective state, and the capacitance member is separated from the signal input terminal and the ground, while the amplification operation of the first transistor is performed. Is set to an invalid state, and a state switching unit for setting the capacitive member to be connected between the signal input terminal and the ground is provided, so that the amplification operation is enabled and disabled. This has the effect of suppressing fluctuations in input impedance when switching.
  • FIG. 1 is a configuration diagram illustrating a variable gain amplifier according to a first embodiment of the present invention. It is a block diagram which shows the power amplifier mounted in the variable gain amplifier of FIG.
  • FIG. 11 is an explanatory diagram showing an equivalent circuit when the amplification operation of the signal amplification transistor 2-n is effective.
  • FIG. 11 is an explanatory diagram showing an equivalent circuit when the amplification operation of the signal amplification transistor 2-n is invalid.
  • FIG. 6 is an explanatory diagram showing the relationship between the number of signal amplification transistors 2-n and the input impedance when the amplification operation is valid.
  • FIG. 11 is an explanatory diagram showing an equivalent circuit when the amplification operation of the signal amplification transistor 2-n is effective.
  • FIG. 11 is an explanatory diagram showing an equivalent circuit when the amplification operation of the signal a
  • FIG. 6 is an explanatory diagram showing the relationship between the number of signal amplification transistors 2-n in which the amplification operation is valid and the gain of the variable gain amplifier. It is a block diagram which shows the other power amplifier mounted in the variable gain amplifier of FIG. It is a block diagram which shows the variable gain amplifier by Embodiment 2 of this invention. It is a block diagram which shows the power amplifier mounted in the variable gain amplifier of FIG. It is explanatory drawing which shows the equivalent circuit when the amplification operation of signal amplification transistor 2-n is effective, and the equivalent circuit when the amplification operation is invalid. It is a block diagram which shows the variable gain amplifier by Embodiment 3 of this invention. It is a block diagram which shows the power amplifier mounted in the variable gain amplifier of FIG.
  • FIG. 1 is a block diagram showing a variable gain amplifier according to Embodiment 1 of the present invention
  • FIG. 2 is a block diagram showing a power amplifier mounted on the variable gain amplifier of FIG. 1 and 2
  • a signal input terminal 1 is a terminal for inputting a signal to be amplified.
  • the signal input from the signal input terminal 1 is the base with the collector terminal C (second terminal) connected to the signal output terminal 3 and the emitter terminal E (third terminal) connected to the ground.
  • the signal amplification transistor 2-n is a grounded-emitter transistor.
  • the signal amplification transistor 2-n only needs to be able to amplify a signal.
  • the common transistor 2-n may be a transistor with a common collector.
  • the signal amplifying transistor 2-n only needs to be able to amplify a signal.
  • the type of the signal amplifying transistor 2-n may be, for example, a bipolar transistor or a field effect transistor. .
  • the capacitance compensating transistor 4-n is a grounded-emitter transistor, but is not limited to a grounded-emitter transistor, and may be a grounded-collector transistor.
  • the capacitance compensation transistor 4-n only needs to have the same input capacitance as the signal amplification transistor 2-n, and the type of the capacitance compensation transistor 4-n may be, for example, a bipolar transistor. However, it may be a field effect transistor.
  • the amplification operation of the transistor 2-n is set to an effective state, and the capacitance compensation transistor 4-n is disconnected from the signal input terminal 1 and the ground, while the signal amplification transistor 2-n Is set to an invalid state, and the capacitance compensation transistor 4-n is connected to the signal input terminal 1 and the ground.
  • the performance and characteristics of the switch 5-n and the switch 6-n are exactly the same.
  • the gain of the variable gain amplifier is determined by the number of signal amplification transistors 2-n in which the amplification operation is valid.
  • the switch 5-n connected to the emitter terminal E of the signal amplifying transistor 2-n is turned on by a control circuit (not shown).
  • the switch 6-n connected to the emitter terminal E of the capacitance compensating transistor 4-n is set to an off state.
  • the switch 5-n connected to the emitter terminal E of the signal amplifying transistor 2-n is turned off by a control circuit (not shown).
  • the switch 6-n connected to the emitter terminal E of the capacitance compensating transistor 4-n is set to the on state. Since the switch 5-n is set to the OFF state, the emitter terminal E of the signal amplification transistor 2-n is not connected to the ground, so that the amplification operation of the signal amplification transistor 2-n is invalidated. Become.
  • FIG. 3 is an explanatory diagram showing an equivalent circuit when the amplification operation of the signal amplification transistor 2-n is effective.
  • the signal input from the signal input terminal 1 is amplified by the signal amplification transistor 2-n, and the amplified signal is output from the signal output terminal 3. .
  • the switch 5-n since the switch 5-n is in the on state, the on-resistance RSW5-n of the switch 5-n exists between the terminals 5a and 5b of the switch 5-n, and the switch 6-n is in the off state. Therefore, the off-capacitance CSW6-n of the switch 6-n exists between the terminal 6a and the terminal 6b of the switch 6-n.
  • C be2-n is the input capacitance of the signal amplifying transistor 2-n
  • C be4-n is the input capacitance of the capacitance compensating transistor 4-n
  • C be2-n C be4-n .
  • FIG. 4 is an explanatory diagram showing an equivalent circuit when the amplification operation of the signal amplification transistor 2-n is invalid.
  • the signal inputted from the signal input terminal 1 is not amplified by the signal amplification transistor 2-n, and the amplified signal is not outputted from the signal output terminal 3. .
  • the switch 5-n since the switch 5-n is in the off state, the off-capacitance CSW5-n of the switch 5-n exists between the terminals 5a and 5b of the switch 5-n, and the switch 6-n is in the on state. Therefore, the on-resistance RSW6-n of the switch 6-n exists between the terminals 6a and 6b of the switch 6-n. Therefore, an equivalent circuit showing the input impedance when the power amplifier is viewed from the signal input terminal 1 is expressed as shown in FIG.
  • FIG. 5 is an explanatory diagram showing an equivalent circuit when the amplification operation of the signal amplifying transistor 2-n is valid and an equivalent circuit when the amplification operation is invalid.
  • the input capacitance C be4-n of the input capacitance C be2-n and the capacitor compensation transistor 4-n of the signal amplifying transistor 2-n equal.
  • the on-resistance R SW5-n of the switch 5-n is equal to the on-resistance R SW6-n of the switch 6-n.
  • the off-capacitance C SW5 -n of 5-n is equal to the off-capacitance C SW6-n of the switch 6-n.
  • FIG. 6 is an explanatory diagram showing the relationship between the number of signal amplification transistors 2-n and the input impedance when the amplification operation is effective.
  • FIG. 7 is an explanatory diagram showing the relationship between the number of signal amplification transistors 2-n and the gain of the variable gain amplifier in a state where the amplification operation is effective.
  • the amplification operation of the first transistor is set to an effective state, and the capacitive member is separated from the signal input terminal 1 and the ground.
  • a state switching unit for setting the capacitance member to be connected between the signal input terminal 1 and the ground is provided. As a result, it is possible to suppress the fluctuation of the input impedance when the amplification operation is switched from the valid state to the invalid state.
  • the first embodiment since a plurality of power amplifiers that can suppress fluctuations in input impedance when the amplification operation is switched from the valid state to the invalid state are connected in parallel. There is an effect that it is possible to suppress a variation in the gain step when the number of first transistors used for power amplification is switched.
  • transistors may be used as the first and second switching elements.
  • FIG. 8 is a block diagram showing another power amplifier mounted on the variable gain amplifier of FIG. 1.
  • a second switching element that switches a connection state between the ground and the ground.
  • the performance and characteristics of the transistor 7-n and the transistor 8-n are exactly the same. Even if the transistor 7-n is used in place of the switch 5-n and the transistor 8-n is used in place of the switch 6-n, as in the case where the switch 5-n and the switch 6-n are used.
  • the equivalent circuit when the amplification operation of the signal amplifying transistor 2-n is valid is equivalent to the equivalent circuit when the amplification operation is invalid.
  • Embodiment 2 FIG. In the first embodiment, the case where the capacitance compensating transistor 4-n is used as the capacitive member is shown. However, in the second embodiment, the case where the capacitor 10-n is used as the capacitive member is described. To do.
  • FIG. 9 is a block diagram showing a variable gain amplifier according to Embodiment 2 of the present invention
  • FIG. 10 is a block diagram showing a power amplifier mounted on the variable gain amplifier of FIG. 9 and 10, the same reference numerals as those in FIGS. 1 and 2 indicate the same or corresponding parts, and thus description thereof is omitted.
  • the capacitor 10-n has one end connected to the signal input terminal 1 and the other end connected to the terminal 6a of the switch 6-n.
  • FIG. 11 is an explanatory diagram showing an equivalent circuit when the amplification operation of the signal amplification transistor 2-n is valid and an equivalent circuit when the amplification operation is invalid.
  • the input capacitance C CA10-n of the input capacitance C be2-n and the capacitor 10-n of the signal amplifying transistor 2-n equal.
  • the switch 5-n of the on-resistance R SW5-n and the switch 6-n is equal to the on-resistance R SW6-n
  • the switch The off-capacitance C SW5 -n of 5-n is equal to the off-capacitance C SW6-n of the switch 6-n.
  • the second embodiment also has the effect of suppressing fluctuations in input impedance when the amplification operation is switched between the valid state and the invalid state, as in the first embodiment.
  • the transistor 7-n is used instead of the switch 5-n
  • the transistor 8-n is used instead of the switch 6-n. May be.
  • Embodiment 3 FIG.
  • the switch 5-n is connected between the emitter terminal E of the signal amplification transistor 2-n and the ground
  • the switch 6-n is connected between the emitter terminal E of the capacitance compensation transistor 4-n and the ground.
  • the switch 11-n is connected between the signal input terminal 1 and the base terminal B of the signal amplification transistor 2-n
  • the switch 12-n is input to the signal. What is connected between the terminal 1 and the base terminal B of the capacitance compensating transistor 4-n will be described.
  • FIG. 12 is a block diagram showing a variable gain amplifier according to Embodiment 3 of the present invention
  • FIG. 13 is a block diagram showing a power amplifier mounted on the variable gain amplifier of FIG. 12 and FIG. 13, the same reference numerals as those in FIG. 1 and FIG.
  • the amplification operation of the transistor 2-n is set to an effective state, and the capacitance compensation transistor 4-n is disconnected from the signal input terminal 1 and the ground, while the signal amplification transistor 2-n Is set to an invalid state, and the capacitance compensation transistor 4-n is connected to the signal input terminal 1 and the ground.
  • the gain of the variable gain amplifier is determined by the number of signal amplification transistors 2-n in which the amplification operation is valid.
  • the switch 11-n connected to the base terminal B of the signal amplifying transistor 2-n is turned on by a control circuit (not shown).
  • the switch 12-n connected to the base terminal B of the capacitance compensating transistor 4-n is set to the OFF state. Since the base terminal B of the signal amplification transistor 2-n is connected to the signal input terminal 1 by setting the switch 11-n to the on state, the amplification operation of the signal amplification transistor 2-n Becomes effective.
  • a switch 11-n connected to the base terminal B of the signal amplifying transistor 2-n is turned off by a control circuit (not shown).
  • the switch 12-n connected to the base terminal B of the capacitance compensating transistor 4-n is set to the ON state. Since the base terminal B of the signal amplification transistor 2-n is not connected to the signal input terminal 1 by setting the switch 11-n to the off state, the amplification operation of the signal amplification transistor 2-n Becomes invalid.
  • FIG. 14 is an explanatory diagram showing an equivalent circuit when the amplification operation of the signal amplification transistor 2-n is valid and an equivalent circuit when the amplification operation is invalid.
  • the signal input from the signal input terminal 1 is amplified by the signal amplification transistor 2-n, and the amplified signal is output from the signal output terminal 3. .
  • the switch 11-n since the switch 11-n is in the on state, the on-resistance RSW11-n of the switch 11-n exists between the terminal 11a and the terminal 11b of the switch 11-n, and the switch 12-n is in the off state.
  • FIG. 15 is a block diagram showing another power amplifier implemented in the variable gain amplifier of FIG. 12.
  • This is a second switching element that switches between a connection state and a non-connection state between the base terminals B of the transistors for transistor 4-n.
  • the performance and characteristics of the transistor 13-n and the transistor 14-n are exactly the same. Even if the transistor 13-n is used in place of the switch 11-n and the transistor 14-n is used in place of the switch 12-n, as in the case where the switch 11-n and the switch 12-n are used.
  • the equivalent circuit when the amplification operation of the signal amplifying transistor 2-n is valid is equivalent to the equivalent circuit when the amplification operation is invalid.
  • Embodiment 4 FIG.
  • the capacitor compensation transistor 4-n is used as the capacitor member.
  • the capacitor 15-n is used as the capacitor member. To do.
  • FIG. 16 is a block diagram showing a variable gain amplifier according to Embodiment 4 of the present invention
  • FIG. 17 is a block diagram showing a power amplifier mounted on the variable gain amplifier of FIG. 16 and FIG. 17, the same reference numerals as those in FIG. 12 and FIG.
  • the capacitor 15-n has one end connected to the terminal 12b of the switch 12-n and the other end connected to the ground.
  • FIG. 18 is an explanatory diagram showing an equivalent circuit when the amplification operation of the signal amplification transistor 2-n is valid and an equivalent circuit when the amplification operation is invalid.
  • the input capacitance C CA15-n of the input capacitance C be2-n and the capacitor 15-n of the signal amplifying transistor 2-n equal.
  • the switch 11-n of the on-resistance R SW11-n and the switch 12-n of the on-resistance R SW12-n are equal, the switch 11-n oFF capacitance C SW11-n and the switch 12-n oFF capacitance C SW12-n are equal in.
  • the fourth embodiment also has the effect of suppressing fluctuations in input impedance when the amplification operation is switched between the valid state and the invalid state, as in the third embodiment.
  • the transistor 13-n is used instead of the switch 11-n, and the transistor 14-n is used instead of the switch 12-n. May be.
  • the present invention is suitable for a power amplifier mounted on a variable gain amplifier, and also suitable for a variable gain amplifier whose gain changes.

Abstract

第１のトランジスタの増幅動作を有効な状態に設定して、信号入力端子（１）とグランドの間から容量部材が切り離されている状態に設定する一方、第１のトランジスタの増幅動作を無効な状態に設定して、容量部材が信号入力端子（１）とグランドの間に接続されている状態に設定する状態切換部を備えるように構成する。これにより、増幅動作が有効な状態と無効な状態を切り換えたときの入力インピーダンスの変動を抑えることができる。

Description

電力増幅器及び可変利得増幅器
　この発明は、可変利得増幅器に実装される電力増幅器と、利得が変化する可変利得増幅器とに関するものである。
　例えば、無線通信装置やレーダ装置は信号を送信する場合、通信相手との間の距離に応じて、送信信号の電力を調整する必要があり、送信信号の電力を調整する装置として、可変利得増幅器を実装している。
　以下の特許文献１に記載されている可変利得増幅器では、利得を可変できるようにするために、Ｎ個の信号増幅用トランジスタが並列に接続されている。Ｎは２以上の整数である。
　この可変利得増幅器は、Ｎ個の信号増幅用トランジスタのうち、電力増幅に用いる信号増幅用トランジスタの個数を切り換えることで、利得を調整することができる。
　また、この可変利得増幅器は、信号増幅用トランジスタと同数の容量補償用トランジスタを実装しており、容量補償用トランジスタは、信号増幅用トランジスタと同じ入力容量を有している。
　容量補償用トランジスタは、対応している信号増幅用トランジスタが電力増幅に用いられているときは動作を停止しており、対応している信号増幅用トランジスタが電力増幅に用いられていないときに動作する。
特開２０１０－２３９４０１号公報
　従来の可変利得増幅器は以上のように構成されているので、電力増幅に用いる信号増幅用トランジスタの個数を切り換えることで生じる入力インピーダンスの変動を小さくすることはできるが、入力インピーダンスの変動を無くすことはできない。このため、電力増幅に用いる信号増幅用トランジスタの個数を切り換えたときの利得のステップに変動が生じてしまうという課題があった。
　この発明は上記のような課題を解決するためになされたもので、増幅動作が有効な状態と無効な状態を切り換えたときの入力インピーダンスの変動を抑えることができる電力増幅器を得ることを目的とする。
　また、この発明は、電力増幅に用いる信号増幅用トランジスタの個数を切り換えたときの利得のステップの変動を抑えることができる可変利得増幅器を得ることを目的とする。
　この発明に係る電力増幅器は、第１の端子が信号入力端子と接続され、第２の端子が信号出力端子と接続され、第３の端子がグランドと接続されている状態で、信号入力端子から入力された信号が第１の端子に与えられると、その信号を増幅して、第２の端子から増幅後の信号を信号出力端子に出力する第１のトランジスタと、第１のトランジスタの入力容量と同じ入力容量を有する容量部材と、第１のトランジスタの増幅動作を有効な状態に設定して、信号入力端子とグランドの間から容量部材が切り離されている状態に設定する一方、第１のトランジスタの増幅動作を無効な状態に設定して、容量部材が信号入力端子とグランドの間に接続されている状態に設定する状態切換部とを備えるようにしたものである。
　この発明によれば、第１のトランジスタの増幅動作を有効な状態に設定して、信号入力端子とグランドの間から容量部材が切り離されている状態に設定する一方、第１のトランジスタの増幅動作を無効な状態に設定して、容量部材が信号入力端子とグランドの間に接続されている状態に設定する状態切換部を備えるように構成したので、増幅動作が有効な状態と無効な状態を切り換えたときの入力インピーダンスの変動を抑えることができる効果がある。
この発明の実施の形態１による可変利得増幅器を示す構成図である。 図１の可変利得増幅器に実装される電力増幅器を示す構成図である。 信号増幅用トランジスタ２－ｎの増幅動作が有効である場合の等価回路を示す説明図である。 信号増幅用トランジスタ２－ｎの増幅動作が無効である場合の等価回路を示す説明図である。 信号増幅用トランジスタ２－ｎの増幅動作が有効である場合の等価回路と増幅動作が無効である場合の等価回路とを示す説明図である。 増幅動作が有効な状態の信号増幅用トランジスタ２－ｎの個数と入力インピーダンスとの関係を示す説明図である。 増幅動作が有効な状態の信号増幅用トランジスタ２－ｎの個数と可変利得増幅器の利得との関係を示す説明図である。 図１の可変利得増幅器に実装される他の電力増幅器を示す構成図である。 この発明の実施の形態２による可変利得増幅器を示す構成図である。 図９の可変利得増幅器に実装される電力増幅器を示す構成図である。 信号増幅用トランジスタ２－ｎの増幅動作が有効である場合の等価回路と増幅動作が無効である場合の等価回路とを示す説明図である。 この発明の実施の形態３による可変利得増幅器を示す構成図である。 図１２の可変利得増幅器に実装される電力増幅器を示す構成図である。 信号増幅用トランジスタ２－ｎの増幅動作が有効である場合の等価回路と増幅動作が無効である場合の等価回路とを示す説明図である。 図１２の可変利得増幅器に実装される他の電力増幅器を示す構成図である。 この発明の実施の形態４による可変利得増幅器を示す構成図である。 図１６の可変利得増幅器に実装される電力増幅器を示す構成図である。 信号増幅用トランジスタ２－ｎの増幅動作が有効である場合の等価回路と増幅動作が無効である場合の等価回路とを示す説明図である。
　以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の図面にしたがって説明する。
実施の形態１．
　図１はこの発明の実施の形態１による可変利得増幅器を示す構成図であり、図２は図１の可変利得増幅器に実装される電力増幅器を示す構成図である。
　図１及び図２において、信号入力端子１は増幅対象の信号を入力する端子である。
　第１のトランジスタである信号増幅用トランジスタ２－ｎ（ｎ＝１，２，・・・，Ｎ）はエミッタ接地のトランジスタであり、ベース端子Ｂ（第１の端子）が信号入力端子１と接続され、コレクタ端子Ｃ（第２の端子）が信号出力端子３と接続され、エミッタ端子Ｅ（第３の端子）がグランドと接続されている状態で、信号入力端子１から入力された信号がベース端子Ｂに与えられると、その信号を増幅して、コレクタ端子Ｃから増幅後の信号を信号出力端子３に出力する。
　図１では、信号増幅用トランジスタ２－ｎの段数がＮである例を示しているが、段数Ｎは、可変利得増幅器における利得の調整分解能によって決まり、例えば、２ｂｉｔの分解能が求められる場合、Ｎ＝２２－１＝３になる。
　この実施の形態１では、信号増幅用トランジスタ２－ｎがエミッタ接地のトランジスタであるものを想定しているが、信号増幅用トランジスタ２－ｎは信号を増幅することができればよく、例えば、信号増幅用トランジスタ２－ｎがコレクタ接地のトランジスタであってもよい。
　また、信号増幅用トランジスタ２－ｎは、信号を増幅することができればよく、信号増幅用トランジスタ２－ｎの種類は、例えば、バイポーラトランジスタであってもよいし、電界効果トランジスタであってもよい。
　信号出力端子３は並列に接続されている信号増幅用トランジスタ２－ｎ（ｎ＝１，２，・・・，Ｎ）のコレクタ端子Ｃから出力された増幅後の信号を外部に出力する端子である。
　第２のトランジスタである容量補償用トランジスタ４－ｎ（ｎ＝１，２，・・・，Ｎ）は信号増幅用トランジスタ２－ｎ（ｎ＝１，２，・・・，Ｎ）と寸法が等しく、信号増幅用トランジスタ２－ｎと同じ入力容量を有している容量部材である。
　容量補償用トランジスタ４－ｎはベース端子Ｂが信号入力端子１と接続され、コレクタ端子Ｃが直流電源ＶＣＣと接続され、エミッタ端子Ｅがスイッチ６－ｎ（ｎ＝１，２，・・・，Ｎ）の端子６ａと接続されている。
　この実施の形態１では、容量補償用トランジスタ４－ｎがエミッタ接地のトランジスタであるものを想定しているが、エミッタ接地のトランジスタに限るものではなく、コレクタ接地のトランジスタであってもよい。
　また、容量補償用トランジスタ４－ｎは、信号増幅用トランジスタ２－ｎと同じ入力容量を有していればよく、容量補償用トランジスタ４－ｎの種類は、例えば、バイポーラトランジスタであってもよいし、電界効果トランジスタであってもよい。
　スイッチ５－ｎ（ｎ＝１，２，・・・，Ｎ）及びスイッチ６－ｎ（ｎ＝１，２，・・・，Ｎ）は状態切換部であり、状態切換部は、信号増幅用トランジスタ２－ｎの増幅動作を有効な状態に設定して、信号入力端子１とグランドの間から容量補償用トランジスタ４－ｎが切り離されている状態に設定する一方、信号増幅用トランジスタ２－ｎの増幅動作を無効な状態に設定して、容量補償用トランジスタ４－ｎが信号入力端子１とグランドの間に接続されている状態に設定する。
　スイッチ５－ｎ（ｎ＝１，２，・・・，Ｎ）は端子５ａが信号増幅用トランジスタ２－ｎのエミッタ端子Ｅと接続され、端子５ｂがグランドと接続されており、信号増幅用トランジスタ２－ｎのエミッタ端子Ｅとグランド間の接続と非接続の状態を切り換える第１のスイッチング素子である。
　スイッチ６－ｎ（ｎ＝１，２，・・・，Ｎ）は端子６ａが容量補償用トランジスタ４－ｎのエミッタ端子Ｅと接続され、端子６ｂがグランドと接続されており、容量補償用トランジスタ４－ｎのエミッタ端子Ｅとグランド間の接続と非接続の状態を切り換える第２のスイッチング素子である。
　この実施の形態１では、スイッチ５－ｎとスイッチ６－ｎの性能及び特性が全く同じであるものとする。
　次に動作について説明する。
　可変利得増幅器の利得は、増幅動作が有効な状態の信号増幅用トランジスタ２－ｎの個数で決定される。
　信号増幅用トランジスタ２－ｎを増幅動作が有効な状態に設定する場合、図示せぬ制御回路によって、信号増幅用トランジスタ２－ｎのエミッタ端子Ｅと接続されているスイッチ５－ｎがオン状態に設定され、また、容量補償用トランジスタ４－ｎのエミッタ端子Ｅと接続されているスイッチ６－ｎがオフ状態に設定される。
　スイッチ５－ｎがオン状態に設定されることで、信号増幅用トランジスタ２－ｎのエミッタ端子Ｅがグランドと接続されている状態になるため、信号増幅用トランジスタ２－ｎの増幅動作が有効になる。
　信号増幅用トランジスタ２－ｎを増幅動作が無効な状態に設定する場合、図示せぬ制御回路によって、信号増幅用トランジスタ２－ｎのエミッタ端子Ｅと接続されているスイッチ５－ｎがオフ状態に設定され、また、容量補償用トランジスタ４－ｎのエミッタ端子Ｅと接続されているスイッチ６－ｎがオン状態に設定される。
　スイッチ５－ｎがオフ状態に設定されることで、信号増幅用トランジスタ２－ｎのエミッタ端子Ｅがグランドと接続されていない状態になるため、信号増幅用トランジスタ２－ｎの増幅動作が無効になる。
　ここで、図３は信号増幅用トランジスタ２－ｎの増幅動作が有効である場合の等価回路を示す説明図である。
　信号増幅用トランジスタ２－ｎの増幅動作が有効である場合、信号入力端子１から入力された信号が信号増幅用トランジスタ２－ｎによって増幅され、信号出力端子３から増幅後の信号が出力される。
　このとき、スイッチ５－ｎはオン状態であるため、スイッチ５－ｎの端子５ａと端子５ｂ間には、スイッチ５－ｎのオン抵抗ＲＳＷ５－ｎが存在し、スイッチ６－ｎはオフ状態であるため、スイッチ６－ｎの端子６ａと端子６ｂ間には、スイッチ６－ｎのオフ容量ＣＳＷ６－ｎが存在する。
　このため、信号入力端子１から電力増幅器を見た入力インピーダンスを示す等価回路は、図３のように表される。図３において、Ｃｂｅ２－ｎは信号増幅用トランジスタ２－ｎの入力容量、Ｃｂｅ４－ｎは容量補償用トランジスタ４－ｎの入力容量であり、Ｃｂｅ２－ｎ＝Ｃｂｅ４－ｎである。
　図４は信号増幅用トランジスタ２－ｎの増幅動作が無効である場合の等価回路を示す説明図である。
　信号増幅用トランジスタ２－ｎの増幅動作が無効である場合、信号入力端子１から入力された信号は信号増幅用トランジスタ２－ｎで増幅されず、信号出力端子３から増幅後の信号が出力されない。
　このとき、スイッチ５－ｎはオフ状態であるため、スイッチ５－ｎの端子５ａと端子５ｂ間には、スイッチ５－ｎのオフ容量ＣＳＷ５－ｎが存在し、スイッチ６－ｎはオン状態であるため、スイッチ６－ｎの端子６ａと端子６ｂ間には、スイッチ６－ｎのオン抵抗ＲＳＷ６－ｎが存在する。
　このため、信号入力端子１から電力増幅器を見た入力インピーダンスを示す等価回路は、図４のように表される。
　図５は信号増幅用トランジスタ２－ｎの増幅動作が有効である場合の等価回路と増幅動作が無効である場合の等価回路とを示す説明図である。
　この実施の形態１では、信号増幅用トランジスタ２－ｎの入力容量Ｃｂｅ２－ｎと容量補償用トランジスタ４－ｎの入力容量Ｃｂｅ４－ｎとが等しい。また、スイッチ５－ｎとスイッチ６－ｎの性能及び特性が全く同じであるため、スイッチ５－ｎのオン抵抗ＲＳＷ５－ｎとスイッチ６－ｎのオン抵抗ＲＳＷ６－ｎとが等しく、スイッチ５－ｎのオフ容量ＣＳＷ５－ｎとスイッチ６－ｎのオフ容量ＣＳＷ６－ｎとが等しい。
　このため、信号増幅用トランジスタ２－ｎの増幅動作が有効である場合の等価回路と、増幅動作が無効である場合の等価回路とは等しい回路になる。
Ｃｂｅ２－ｎ＝Ｃｂｅ４－ｎ
ＲＳＷ５－ｎ＝ＲＳＷ６－ｎ
ＣＳＷ５－ｎ＝ＣＳＷ６－ｎ
　したがって、増幅動作が有効な状態の信号増幅用トランジスタ２－ｎの個数を変更しても、図６に示すように、信号入力端子１から可変利得増幅器を見た入力インピーダンスは変動しない。このため、増幅動作が有効な状態の信号増幅用トランジスタ２－ｎの個数を変更しても、図７に示すように、利得のステップの変動を抑えることができる。即ち、利得のステップを一定にすることができる。
　図６は増幅動作が有効な状態の信号増幅用トランジスタ２－ｎの個数と入力インピーダンスとの関係を示す説明図である。
　図７は増幅動作が有効な状態の信号増幅用トランジスタ２－ｎの個数と可変利得増幅器の利得との関係を示す説明図である。
　以上で明らかなように、この実施の形態１によれば、第１のトランジスタの増幅動作を有効な状態に設定して、信号入力端子１とグランドの間から容量部材が切り離されている状態に設定する一方、第１のトランジスタの増幅動作を無効な状態に設定して、容量部材が信号入力端子１とグランドの間に接続されている状態に設定する状態切換部を備えるように構成したので、増幅動作が有効な状態と無効な状態を切り換えたときの入力インピーダンスの変動を抑えることができる効果を奏する。
　また、この実施の形態１によれば、増幅動作が有効な状態と無効な状態を切り換えたときの入力インピーダンスの変動を抑えることができる電力増幅器が複数並列に接続されているように構成したので、電力増幅に用いる第１のトランジスタの個数を切り換えたときの利得のステップの変動を抑えることができる効果を奏する。
　この実施の形態１では、第１のスイッチング素子としてスイッチ５－ｎ（ｎ＝１，２，・・・，Ｎ）が用いられ、第２のスイッチング素子としてスイッチ６－ｎ（ｎ＝１，２，・・・，Ｎ）が用いられているものを示したが、第１及び第２のスイッチング素子としてトランジスタが用いられていてもよい。
　図８は図１の可変利得増幅器に実装される他の電力増幅器を示す構成図であり、図８において、図１と同一符号は同一または相当部分を示すので説明を省略する。
　トランジスタ７－ｎ（ｎ＝１，２，・・・，Ｎ）は信号増幅用トランジスタ２－ｎのエミッタ端子Ｅとグランドの間に接続されており、信号増幅用トランジスタ２－ｎのエミッタ端子Ｅとグランド間の接続と非接続の状態を切り換える第１のスイッチング素子である。
　トランジスタ８－ｎ（ｎ＝１，２，・・・，Ｎ）は容量補償用トランジスタ４－ｎのエミッタ端子Ｅとグランドの間に接続されており、容量補償用トランジスタ４－ｎのエミッタ端子Ｅとグランド間の接続と非接続の状態を切り換える第２のスイッチング素子である。トランジスタ７－ｎとトランジスタ８－ｎの性能及び特性は、全く同じであるものとする。
　スイッチ５－ｎの代わりにトランジスタ７－ｎが用いられ、スイッチ６－ｎの代わりにトランジスタ８－ｎが用いられても、スイッチ５－ｎ及びスイッチ６－ｎが用いられている場合と同様に、信号増幅用トランジスタ２－ｎの増幅動作が有効である場合の等価回路と、増幅動作が無効である場合の等価回路とは等しい回路になる。
実施の形態２．
　上記実施の形態１では、容量部材として容量補償用トランジスタ４－ｎが用いられているものを示したが、この実施の形態２では、容量部材としてキャパシタ１０－ｎが用いられているものを説明する。
　図９はこの発明の実施の形態２による可変利得増幅器を示す構成図であり、図１０は図９の可変利得増幅器に実装される電力増幅器を示す構成図である。
　図９及び図１０において、図１及び図２と同一符号は同一または相当部分を示すので説明を省略する。
　キャパシタ１０－ｎ（ｎ＝１，２，・・・，Ｎ）は信号増幅用トランジスタ２－ｎと同じ入力容量を有している容量部材である。
　キャパシタ１０－ｎは一端が信号入力端子１と接続され、他端がスイッチ６－ｎの端子６ａと接続されている。
　図１１は信号増幅用トランジスタ２－ｎの増幅動作が有効である場合の等価回路と増幅動作が無効である場合の等価回路とを示す説明図である。
　この実施の形態２では、信号増幅用トランジスタ２－ｎの入力容量Ｃｂｅ２－ｎとキャパシタ１０－ｎの入力容量Ｃｃａ１０－ｎとが等しい。また、スイッチ５－ｎとスイッチ６－ｎの性能及び特性が全く同じであるため、スイッチ５－ｎのオン抵抗ＲＳＷ５－ｎとスイッチ６－ｎのオン抵抗ＲＳＷ６－ｎとが等しく、スイッチ５－ｎのオフ容量ＣＳＷ５－ｎとスイッチ６－ｎのオフ容量ＣＳＷ６－ｎとが等しい。
　このため、信号増幅用トランジスタ２－ｎの増幅動作が有効である場合の等価回路と、増幅動作が無効である場合の等価回路とは等しい回路になる。
Ｃｂｅ２－ｎ＝Ｃｃａ１０－ｎ
ＲＳＷ５－ｎ＝ＲＳＷ６－ｎ
ＣＳＷ５－ｎ＝ＣＳＷ６－ｎ
　したがって、増幅動作が有効な状態の信号増幅用トランジスタ２－ｎの個数を変更しても、図６に示すように、信号入力端子１から可変利得増幅器を見た入力インピーダンスは変動しない。このため、増幅動作が有効な状態の信号増幅用トランジスタ２－ｎの個数を変更しても、図７に示すように、利得のステップの変動を抑えることができる。即ち、利得のステップを一定にすることができる。
　これにより、この実施の形態２でも、上記実施の形態１と同様に、増幅動作が有効な状態と無効な状態を切り換えたときの入力インピーダンスの変動を抑えることができる効果を奏する。
　また、電力増幅に用いる信号増幅用トランジスタ２－ｎの個数を切り換えたときの利得のステップの変動を抑えることができる効果を奏する。
　なお、容量補償用トランジスタ４－ｎの代わりに、キャパシタ１０－ｎを用いたことにより、上記実施の形態１よりも省電力化を図ることができる。
　この実施の形態２でも、上記実施の形態１と同様に、スイッチ５－ｎの代わりにトランジスタ７－ｎが用いられ、スイッチ６－ｎの代わりにトランジスタ８－ｎが用いられているものであってもよい。
実施の形態３．
　上記実施の形態１では、スイッチ５－ｎが信号増幅用トランジスタ２－ｎのエミッタ端子Ｅとグランド間に接続され、スイッチ６－ｎが容量補償用トランジスタ４－ｎのエミッタ端子Ｅとグランド間に接続されているものを示したが、この実施の形態３では、スイッチ１１－ｎが信号入力端子１と信号増幅用トランジスタ２－ｎのベース端子Ｂ間に接続され、スイッチ１２－ｎが信号入力端子１と容量補償用トランジスタ４－ｎのベース端子Ｂ間に接続されているものについて説明する。
　図１２はこの発明の実施の形態３による可変利得増幅器を示す構成図であり、図１３は図１２の可変利得増幅器に実装される電力増幅器を示す構成図である。
　図１２及び図１３において、図１及び図２と同一符号は同一または相当部分を示すので説明を省略する。
　スイッチ１１－ｎ（ｎ＝１，２，・・・，Ｎ）及びスイッチ１２－ｎ（ｎ＝１，２，・・・，Ｎ）は状態切換部であり、状態切換部は、信号増幅用トランジスタ２－ｎの増幅動作を有効な状態に設定して、信号入力端子１とグランドの間から容量補償用トランジスタ４－ｎが切り離されている状態に設定する一方、信号増幅用トランジスタ２－ｎの増幅動作を無効な状態に設定して、容量補償用トランジスタ４－ｎが信号入力端子１とグランドの間に接続されている状態に設定する。
　スイッチ１１－ｎ（ｎ＝１，２，・・・，Ｎ）は端子１１ａが信号入力端子１と接続され、端子１１ｂが信号増幅用トランジスタ２－ｎのベース端子Ｂと接続されており、信号入力端子１と信号増幅用トランジスタ２－ｎのベース端子Ｂ間の接続と非接続の状態を切り換える第１のスイッチング素子である。
　スイッチ１２－ｎ（ｎ＝１，２，・・・，Ｎ）は端子１２ａが信号入力端子１と接続され、端子１２ｂが容量補償用トランジスタ４－ｎのベース端子Ｂと接続されており、信号入力端子１と容量補償用トランジスタ４－ｎのベース端子Ｂ間の接続と非接続の状態を切り換える第２のスイッチング素子である。
　この実施の形態３では、スイッチ１１－ｎとスイッチ１２－ｎの性能及び特性が全く同じであるものとする。
　次に動作について説明する。
　可変利得増幅器の利得は、増幅動作が有効な状態の信号増幅用トランジスタ２－ｎの個数で決定される。
　信号増幅用トランジスタ２－ｎを増幅動作が有効な状態に設定する場合、図示せぬ制御回路によって、信号増幅用トランジスタ２－ｎのベース端子Ｂと接続されているスイッチ１１－ｎがオン状態に設定され、また、容量補償用トランジスタ４－ｎのベース端子Ｂと接続されているスイッチ１２－ｎがオフ状態に設定される。
　スイッチ１１－ｎがオン状態に設定されることで、信号増幅用トランジスタ２－ｎのベース端子Ｂが信号入力端子１と接続されている状態になるため、信号増幅用トランジスタ２－ｎの増幅動作が有効になる。
　信号増幅用トランジスタ２－ｎを増幅動作が無効な状態に設定する場合、図示せぬ制御回路によって、信号増幅用トランジスタ２－ｎのベース端子Ｂと接続されているスイッチ１１－ｎがオフ状態に設定され、また、容量補償用トランジスタ４－ｎのベース端子Ｂと接続されているスイッチ１２－ｎがオン状態に設定される。
　スイッチ１１－ｎがオフ状態に設定されることで、信号増幅用トランジスタ２－ｎのベース端子Ｂが信号入力端子１と接続されていない状態になるため、信号増幅用トランジスタ２－ｎの増幅動作が無効になる。
　図１４は信号増幅用トランジスタ２－ｎの増幅動作が有効である場合の等価回路と増幅動作が無効である場合の等価回路とを示す説明図である。
　信号増幅用トランジスタ２－ｎの増幅動作が有効である場合、信号入力端子１から入力された信号が信号増幅用トランジスタ２－ｎによって増幅され、信号出力端子３から増幅後の信号が出力される。
　このとき、スイッチ１１－ｎはオン状態であるため、スイッチ１１－ｎの端子１１ａと端子１１ｂ間には、スイッチ１１－ｎのオン抵抗ＲＳＷ１１－ｎが存在し、スイッチ１２－ｎはオフ状態であるため、スイッチ１２－ｎの端子１２ａと端子１２ｂ間には、スイッチ１２－ｎのオフ容量ＣＳＷ１２－ｎが存在する。
　このため、信号入力端子１から電力増幅器を見た入力インピーダンスを示す等価回路は、図１４の左図のように表される。
　信号増幅用トランジスタ２－ｎの増幅動作が無効である場合、信号入力端子１から入力された信号は信号増幅用トランジスタ２－ｎで増幅されず、信号出力端子３から増幅後の信号が出力されない。
　このとき、スイッチ１１－ｎはオフ状態であるため、スイッチ１１－ｎの端子１１ａと端子１１ｂ間には、スイッチ１１－ｎのオフ容量ＣＳＷ１１－ｎが存在し、スイッチ１２－ｎはオン状態であるため、スイッチ１２－ｎの端子１２ａと端子１２ｂ間には、スイッチ１２－ｎのオン抵抗ＲＳＷ１２－ｎが存在する。
　このため、信号入力端子１から電力増幅器を見た入力インピーダンスを示す等価回路は、図１４の右図のように表される。
　この実施の形態３では、信号増幅用トランジスタ２－ｎの入力容量Ｃｂｅ２－ｎと容量補償用トランジスタ４－ｎの入力容量Ｃｂｅ４－ｎとが等しい。また、スイッチ１１－ｎとスイッチ１２－ｎの性能及び特性が全く同じであるため、スイッチ１１－ｎのオン抵抗ＲＳＷ１１－ｎとスイッチ１２－ｎのオン抵抗ＲＳＷ１２－ｎとが等しく、スイッチ１１－ｎのオフ容量ＣＳＷ１１－ｎとスイッチ１２－ｎのオフ容量ＣＳＷ１２－ｎとが等しい。
　このため、信号増幅用トランジスタ２－ｎの増幅動作が有効である場合の等価回路と、増幅動作が無効である場合の等価回路とは等しい回路になる。
Ｃｂｅ２－ｎ＝Ｃｂｅ４－ｎ
ＲＳＷ１１－ｎ＝ＲＳＷ１２－ｎ
ＣＳＷ１１－ｎ＝ＣＳＷ１２－ｎ
　したがって、増幅動作が有効な状態の信号増幅用トランジスタ２－ｎの個数を変更しても、図６に示すように、信号入力端子１から可変利得増幅器を見た入力インピーダンスは変動しない。このため、増幅動作が有効な状態の信号増幅用トランジスタ２－ｎの個数を変更しても、図７に示すように、利得のステップの変動を抑えることができる。即ち、利得のステップを一定にすることができる。
　これにより、この実施の形態３でも、上記実施の形態１と同様に、増幅動作が有効な状態と無効な状態を切り換えたときの入力インピーダンスの変動を抑えることができる効果を奏する。
　また、電力増幅に用いる信号増幅用トランジスタ２－ｎの個数を切り換えたときの利得のステップの変動を抑えることができる効果を奏する。
　この実施の形態３では、第１のスイッチング素子としてスイッチ１１－ｎ（ｎ＝１，２，・・・，Ｎ）が用いられ、第２のスイッチング素子としてスイッチ１２－ｎ（ｎ＝１，２，・・・，Ｎ）が用いられているものを示したが、第１及び第２のスイッチング素子としてトランジスタが用いられていてもよい。
　図１５は図１２の可変利得増幅器に実装される他の電力増幅器を示す構成図であり、図１５において、図１３と同一符号は同一または相当部分を示すので説明を省略する。
　トランジスタ１３－ｎ（ｎ＝１，２，・・・，Ｎ）は信号入力端子１と信号増幅用トランジスタ２－ｎのベース端子Ｂとの間に接続されており、信号入力端子１と信号増幅用トランジスタ２－ｎのベース端子Ｂ間の接続と非接続の状態を切り換える第１のスイッチング素子である。
　トランジスタ１４－ｎ（ｎ＝１，２，・・・，Ｎ）は信号入力端子１と容量補償用トランジスタ４－ｎのベース端子Ｂとの間に接続されており、信号入力端子１と容量補償用トランジスタ４－ｎのベース端子Ｂ間の接続と非接続の状態を切り換える第２のスイッチング素子である。トランジスタ１３－ｎとトランジスタ１４－ｎの性能及び特性は、全く同じであるものとする。
　スイッチ１１－ｎの代わりにトランジスタ１３－ｎが用いられ、スイッチ１２－ｎの代わりにトランジスタ１４－ｎが用いられても、スイッチ１１－ｎ及びスイッチ１２－ｎが用いられている場合と同様に、信号増幅用トランジスタ２－ｎの増幅動作が有効である場合の等価回路と、増幅動作が無効である場合の等価回路とは等しい回路になる。
実施の形態４．
　上記実施の形態３では、容量部材として容量補償用トランジスタ４－ｎが用いられているものを示したが、この実施の形態４では、容量部材としてキャパシタ１５－ｎが用いられているものを説明する。
　図１６はこの発明の実施の形態４による可変利得増幅器を示す構成図であり、図１７は図１６の可変利得増幅器に実装される電力増幅器を示す構成図である。
　図１６及び図１７において、図１２及び図１３と同一符号は同一または相当部分を示すので説明を省略する。
　キャパシタ１５－ｎ（ｎ＝１，２，・・・，Ｎ）は信号増幅用トランジスタ２－ｎと同じ入力容量を有している容量部材である。
　キャパシタ１５－ｎは一端がスイッチ１２－ｎの端子１２ｂと接続され、他端がグランドと接続されている。
　図１８は信号増幅用トランジスタ２－ｎの増幅動作が有効である場合の等価回路と増幅動作が無効である場合の等価回路とを示す説明図である。
　この実施の形態４では、信号増幅用トランジスタ２－ｎの入力容量Ｃｂｅ２－ｎとキャパシタ１５－ｎの入力容量Ｃｃａ１５－ｎとが等しい。また、スイッチ１１－ｎとスイッチ１２－ｎの性能及び特性が全く同じであるため、スイッチ１１－ｎのオン抵抗ＲＳＷ１１－ｎとスイッチ１２－ｎのオン抵抗ＲＳＷ１２－ｎとが等しく、スイッチ１１－ｎのオフ容量ＣＳＷ１１－ｎとスイッチ１２－ｎのオフ容量ＣＳＷ１２－ｎとが等しい。
　このため、信号増幅用トランジスタ２－ｎの増幅動作が有効である場合の等価回路と、増幅動作が無効である場合の等価回路とは等しい回路になる。
Ｃｂｅ２－ｎ＝Ｃｃａ１５－ｎ
ＲＳＷ１１－ｎ＝ＲＳＷ１２－ｎ
ＣＳＷ１１－ｎ＝ＣＳＷ１２－ｎ
　したがって、増幅動作が有効な状態の信号増幅用トランジスタ２－ｎの個数を変更しても、図６に示すように、信号入力端子１から可変利得増幅器を見た入力インピーダンスは変動しない。このため、増幅動作が有効な状態の信号増幅用トランジスタ２－ｎの個数を変更しても、図７に示すように、利得のステップの変動を抑えることができる。即ち、利得のステップを一定にすることができる。
　これにより、この実施の形態４でも、上記実施の形態３と同様に、増幅動作が有効な状態と無効な状態を切り換えたときの入力インピーダンスの変動を抑えることができる効果を奏する。
　また、電力増幅に用いる信号増幅用トランジスタ２－ｎの個数を切り換えたときの利得のステップの変動を抑えることができる効果を奏する。
　なお、容量補償用トランジスタ４－ｎの代わりに、キャパシタ１５－ｎを用いたことにより、上記実施の形態３よりも省電力化を図ることができる。
　この実施の形態４でも、上記実施の形態３と同様に、スイッチ１１－ｎの代わりにトランジスタ１３－ｎが用いられ、スイッチ１２－ｎの代わりにトランジスタ１４－ｎが用いられているものであってもよい。
　なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
　この発明は、可変利得増幅器に実装されている電力増幅器に適しており、また、利得が変化する可変利得増幅器に適している。
　１　信号入力端子、２－１～２－Ｎ　信号増幅用トランジスタ（第１のトランジスタ）、３　信号出力端子、４－１～４－Ｎ　容量補償用トランジスタ（容量部材、第２のトランジスタ）、５－１～５－Ｎ　スイッチ（状態切換部、第１のスイッチング素子）、５ａ，５ｂ　端子、６－１～６－Ｎ　スイッチ（状態切換部、第２のスイッチング素子）、６ａ，６ｂ　端子、７－１～７－Ｎ　トランジスタ（状態切換部、第１のスイッチング素子）、８－１～８－Ｎ　トランジスタ（状態切換部、第２のスイッチング素子）、１０－１～１０－Ｎ　キャパシタ（容量部材）、１１－１～１１－Ｎ　スイッチ（状態切換部、第１のスイッチング素子）、１１ａ，１１ｂ　端子、１２－１～１２－Ｎ　スイッチ（状態切換部、第２のスイッチング素子）、１２ａ，１２ｂ　端子、１３－１～１３－Ｎ　トランジスタ（状態切換部、第１のスイッチング素子）、１４－１～１４－Ｎ　トランジスタ（状態切換部、第２のスイッチング素子）、１５－１～１５－Ｎ　キャパシタ（容量部材）。

Claims (9)

  1. 　第１の端子が信号入力端子と接続され、第２の端子が信号出力端子と接続され、第３の端子がグランドと接続されている状態で、前記信号入力端子から入力された信号が前記第１の端子に与えられると、前記信号を増幅して、前記第２の端子から増幅後の信号を前記信号出力端子に出力する第１のトランジスタと、
    　前記第１のトランジスタの入力容量と同じ入力容量を有する容量部材と、
    　前記第１のトランジスタの増幅動作を有効な状態に設定して、前記信号入力端子と前記グランドの間から前記容量部材が切り離されている状態に設定する一方、前記第１のトランジスタの増幅動作を無効な状態に設定して、前記容量部材が前記信号入力端子と前記グランドの間に接続されている状態に設定する状態切換部と
    　を備えた電力増幅器。
  2. 　前記容量部材として、第２のトランジスタが用いられており、
    　前記状態切換部によって、前記第１のトランジスタの増幅動作が無効な状態に設定された場合、前記第２のトランジスタの第１の端子が前記信号入力端子と接続され、前記第２のトランジスタの第２の端子が電源と接続され、前記第２のトランジスタの第３の端子が前記グランドと接続されることを特徴とする請求項１記載の電力増幅器。
  3. 　前記状態切換部は、
    　前記第１のトランジスタの第３の端子と前記グランド間の接続と非接続の状態を切り換える第１のスイッチング素子と、
    　前記第２のトランジスタの第３の端子と前記グランド間の接続と非接続の状態を切り換える第２のスイッチング素子とを備えていることを特徴とする請求項２記載の電力増幅器。
  4. 　前記状態切換部は、
    　前記トランジスタの第１の端子と前記信号入力端子間の接続と非接続の状態を切り換える第１のスイッチング素子と、
    　前記第２のトランジスタの第１の端子と前記信号入力端子間の接続と非接続の状態を切り換える第２のスイッチング素子とを備えていることを特徴とする請求項２記載の電力増幅器。
  5. 　前記第２のトランジスタが電界効果トランジスタであることを特徴とする請求項２記載の電力増幅器。
  6. 　前記容量部材として、キャパシタが用いられており、
    　前記状態切換部によって、前記第１のトランジスタの増幅動作が無効な状態に設定された場合、前記キャパシタの一端が前記信号入力端子と接続され、前記キャパシタの他端が前記グランドと接続されることを特徴とする請求項１記載の電力増幅器。
  7. 　前記状態切換部は、
    　前記第１のトランジスタの第３の端子と前記グランド間の接続と非接続の状態を切り換える第１のスイッチング素子と、
    　前記キャパシタと前記グランド間の接続と非接続の状態を切り換える第２のスイッチング素子とを備えていることを特徴とする請求項６記載の電力増幅器。
  8. 　前記状態切換部は、
    　前記トランジスタの第１の端子と前記信号入力端子間の接続と非接続の状態を切り換える第１のスイッチング素子と、
    　前記信号入力端子と前記キャパシタ間の接続と非接続の状態を切り換える第２のスイッチング素子とを備えていることを特徴とする請求項６記載の電力増幅器。
  9. 　第１の端子が信号入力端子と接続され、第２の端子が信号出力端子と接続され、第３の端子がグランドと接続されている状態で、前記信号入力端子から入力された信号が前記第１の端子に与えられると、前記信号を増幅して、前記第２の端子から増幅後の信号を前記信号出力端子に出力する第１のトランジスタと、
    　前記第１のトランジスタの入力容量と同じ入力容量を有する容量部材と、
    　前記第１のトランジスタの増幅動作を有効な状態に設定して、前記信号入力端子と前記グランドの間から前記容量部材が切り離されている状態に設定する一方、前記第１のトランジスタの増幅動作を無効な状態に設定して、前記容量部材が前記信号入力端子と前記グランドの間に接続されている状態に設定する状態切換部とを備え、
    　前記第１のトランジスタ、前記容量部材及び前記状態切換部の組が複数並列に接続されていることを特徴とする可変利得増幅器。
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