JP2020150523A

JP2020150523A - 半導体回路

Info

Publication number: JP2020150523A
Application number: JP2019049083A
Authority: JP
Inventors: 直紀北沢; Naoki Kitazawa
Original assignee: Kioxia Corp
Current assignee: Kioxia Corp
Priority date: 2019-03-15
Filing date: 2019-03-15
Publication date: 2020-09-17
Also published as: US20200295721A1; US11264961B2

Abstract

【課題】伝送線路の寄生容量を増大させることなく、より多くの回路素子の故障を検出できる。【解決手段】半導体回路は、差動トランジスタ対と、差動トランジスタ対に直列に接続される一対の電流源と、を有する第１回路と、差動トランジスタ対に対して電流源とは反対側に接続される一対の伝送線路と、差動トランジスタ対と電流源との間のノードに接続され、一対の電流源の電流出力を停止させた状態で、少なくとも差動トランジスタ対と伝送線路に接続される後段回路との動作をテストする第２回路と、を備える。【選択図】図１

Description

本発明の実施形態は、半導体回路に関する。

プロセッサの処理性能の向上とメモリのアクセス速度の向上に伴って、高速に信号を伝送可能な有線通信回路が実用化されている。

ギガＨｚ帯域の信号を有線で伝送する場合、伝送線路の寄生容量が信号の伝送速度に影響を与える。このため、寄生容量をできるだけ小さくする必要がある。

また、この種の高速の有線通信回路をチップ化して量産する場合、有線通信回路内の各回路素子の故障を検出するためのテスト回路を内蔵する場合がある。このとき、テスト回路が伝送線路に接続されていると、伝送線路の寄生容量が増大し、信号の伝送速度が低下するという問題がある。

さらに、有線通信回路内にテスト回路を設ける場合、有線通信回路内のできるだけ多くの回路素子の故障を検出できることが望ましいが、そのためには、有線通信回路の信号伝送に悪影響を与えない箇所にテスト回路を接続する必要がある。

特許５５７９７３２号公報特開２００６−３０３７８６号公報特許５６７８２０３号公報特許４６２０７１７号公報

本発明の実施形態は、伝送線路の寄生容量を増大させることなく、より多くの回路素子の故障検出が可能な回路素子の数を増やすことができる半導体回路を提供するものである。

本実施形態によれば、差動トランジスタ対と、前記差動トランジスタ対に直列に接続される一対の電流源と、を有する第１回路と、前記差動トランジスタ対に対して前記電流源とは反対側に接続される一対の伝送線路と、前記差動トランジスタ対と前記電流源との間のノードに接続され、前記一対の電流源の電流出力を停止させた状態で、少なくとも前記差動トランジスタ対と前記伝送線路に接続される後段回路との動作をテストする第２回路と、を備える、半導体回路が提供される。

一実施形態による半導体回路の回路図。図１の半導体回路をより具体化した半導体回路の回路図。一比較例による半導体回路の回路図。図１の半導体回路の通常動作モード時の等価回路図。図１の半導体回路のテストモード時の等価回路図。ＰＭＯＳトランジスタで構成した半導体回路の回路図。第２の実施形態による半導体回路の回路図。第３の実施形態による半導体回路の回路図。図８の半導体回路の通常動作モード時の等価回路図。図８の半導体回路のテストモード時の等価回路図。

以下、図面を参照して実施の形態について説明する。なお、本件明細書と添付図面においては、理解のしやすさと図示の便宜上、一部の構成部分を省略、変更または簡易化して説明および図示しているが、同様の機能を期待し得る程度の技術内容も、本実施の形態に含めて解釈することとする。

図１は一実施形態による半導体回路１の回路図、図２は図１の半導体回路１をより具体化した半導体回路１ａの回路図である。図１及び図２の半導体回路１、１ａ内の各回路素子は、同一の半導体基板上に形成されてチップ化される。なお、このチップ内には、図１の半導体回路１以外の回路も実装されうる。

図１の半導体回路１は、アナログ回路（第１回路）２と、一対の出力伝送線路３と、テスト回路（第２回路）４とを備えている。アナログ回路２とテスト回路４の具体的な回路構成を以下に例示するが、何れもこの例に限定されない。

アナログ回路２は、種々の回路構成を取り得るが、少なくとも、差動トランジスタ対５と、この差動トランジスタ対５の各ソース又はエミッタに接続される一対の電流源６と、この差動トランジスタ対５の各ソースまたはエミッタ間に接続される抵抗値をほぼ無限大に出来る可変抵抗器８とを有する。すなわち、アナログ回路２は、差動トランジスタ対５と、差動トランジスタ対５に直列に接続される一対の電流源６と、を有する。図１では、一対のＮＭＯＳトランジスタＱ１，Ｑ２を差動トランジスタ対５とする例を示すが、後述するように、一対のＰＭＯＳトランジスタを差動トランジスタ対５としてもよい。また、一対のＢｉ−ＣＭＯＳトランジスタや一対のバイポーラトランジスタを差動トランジスタ対５としてもよい。以下では、一対のＮＭＯＳトランジスタを差動トランジスタ対５とする例を主に説明する。

差動トランジスタ対５の各ゲートには、入力信号対InputP, InputNが入力される。差動トランジスタ対５は、入力信号対InputP, InputNを増幅した信号を出力伝送線路３に供給する。入力信号対InputP, InputNは、１ＧＨｚを超える高速の信号であってもよい。本実施形態では、１６ＧＨｚ程度の高速の入力信号対InputP, InputNを差動トランジスタ対５の各ゲートに入力することも想定している。もちろん、１ＧＨｚ以下の低速の入力信号対InputP, InputNを入力する用途にも用いることができる。

一対の電流源６は、一対のＮＭＯＳトランジスタＱ１，Ｑ２のソースと基準電位ノード（例えば接地ノード）との間に接続されている。

一対の電流源６は、図２の半導体回路１ａに備えられるアナログ回路２ａに示すように、ＮＭＯＳトランジスタＱ３，Ｑ４を用いて構成することができる。ＮＭＯＳトランジスタＱ３，Ｑ４のゲートには、制御電圧Ctrl2が入力される。一対の電流源６を構成するＮＭＯＳトランジスタＱ３，Ｑ４のゲートに入力される制御電圧Ctrl2を制御することにより、一対の電流源６から出力される電流を制御できる。また、このＮＭＯＳトランジスタＱ３，Ｑ４をオフさせることで、一対の電流源６から出力される電流を停止させることができる。

なお、一対の電流源６の具体的な回路構成は図２に限定されるものではない。複数のトランジスタや抵抗素子等を用いて電流源を構成してもよい。

図１の半導体回路１において、差動トランジスタ対５を構成する一対のＮＭＯＳトランジスタＱ１，Ｑ２のドレインと、電源電圧ノードＶDDとの間には、一対の抵抗素子７が接続されている。

一対のＮＭＯＳトランジスタＱ１，Ｑ２のドレインには、一対の出力伝送線路３が接続されている。すなわち、一対の出力伝送線路（伝送線路）３は、差動トランジスタ対５に対して電流源６とは反対側に接続されている。一対の出力伝送線路３は、不図示の後段回路に接続されている。後段回路がどのような回路動作を行うかは任意である。図１の半導体回路１が内蔵されるチップには、出力伝送線路３に接続された後段回路も合わせて内蔵されていてもよい。あるいは、この後段回路は、チップの外部に設けられてもよい。一対の出力伝送線路３には、アナログ回路２と出力伝送線路３と後段回路による寄生容量Ｃ１が付加されている。図１の半導体回路１は、例えば有線通信回路の受信機の一部を構成する回路であってもよいし、それ以外の用途で用いられてもよい。

差動トランジスタ対５を構成する一対のＮＭＯＳトランジスタＱ１，Ｑ２の各ソース間には、可変抵抗器８が接続されている。可変抵抗器８の抵抗値を制御することで、差動トランジスタ対５が入力信号対InputP, InputNを増幅する際のゲインを調整することができる。ゲイン調整を行う必要がなければ、可変抵抗器８は、固定値と無限大を切り替えられる機能を有する抵抗器に置換してもよい。

可変抵抗器８は、図２の半導体回路１ａに備えられるアナログ回路２ａに示すように、例えばＮＭＯＳトランジスタＱ５で構成することができる。ＮＭＯＳトランジスタＱ５のゲートには、制御電圧Ctrl1が入力される。制御電圧Ctrl1にてＮＭＯＳトランジスタＱ５のゲート電圧を調整することで、ＮＭＯＳトランジスタＱ５のドレイン−ソース間抵抗を可変させることができ、可変抵抗器８として機能させることができる。なお、可変抵抗器８の具体的な回路構成は、図２に示したものに限定されない。

テスト回路４は、差動トランジスタ対５の各ソース又はエミッタに接続されている。図１の半導体回路１では、テスト回路４は、差動トランジスタ対５を構成する一対のＮＭＯＳトランジスタＱ１，Ｑ２の各ソースに接続されている。図１のテスト回路４内の一対のＮＭＯＳトランジスタＱ６，Ｑ７の各ドレインは、アナログ回路２内の差動トランジスタ対５の各ソースに接続されている。また、テスト回路４内の一対のＮＭＯＳトランジスタＱ６，Ｑ７の両ソースと、基準電位ノード（例えば接地ノード）との間に、電流源９が接続されている。図１の半導体回路１は、テストモード時には、アナログ回路２内の一対の電流源６の電流出力を停止させ、可変抵抗器８の抵抗値をほぼ無限大に設定した状態で、テスト回路４を用いて、差動トランジスタ対５と出力伝送線路３に接続される後段回路との故障の有無をテストする。このように、テスト回路４は、後段回路だけでなく、差動トランジスタ対５についても、故障の有無をテストすることができる。テスト回路４は、差動トランジスタ対５と一対の電流源６との間のノードに接続され、一対の電流源６の電流出力を停止させた状態で、差動トランジスタ対５と伝送線路３に接続される後段回路との動作をテストすることができる。

テスト回路４は、差動トランジスタ対５の導電型と同一の導電型の少なくとも一つのトランジスタを有する。図１では、テスト回路４が一対のＮＭＯＳトランジスタＱ６，Ｑ７と電流源９とを有する例を示している。電流源９は、図２のテスト回路４ａに示すように、例えばＮＭＯＳトランジスタＱ８で構成することも可能である。図１及び図２のＮＭＯＳトランジスタＱ６，Ｑ７のゲートには、信号対（テストパターン対）ILBP, ILBNが入力され、ＮＭＯＳトランジスタＱ８のゲートには、制御電圧Ctrl3が入力される。なお、本明細書では、通常動作モード時におけるILBP,ILBNを信号対と呼び、テストモードにおけるILBP,ILBNをテストパターン対と呼ぶ。

このように、本実施形態による半導体回路１、１ａは、テスト回路４、４ａ内の一対のＮＭＯＳトランジスタＱ６，Ｑ７の各ドレインを差動トランジスタ対５の各ソースに接続し、出力伝送線路３にはテスト回路４を接続しないことが特徴の一つである。

図３は一比較例による半導体回路１１の回路図である。図３の半導体回路１１では、テスト回路４内の一対のＮＭＯＳトランジスタＱ６，Ｑ７の各ドレインを、一対の出力伝送線路３に接続している。図３のように、テスト回路４を一対の出力伝送線路３に接続すると、一対の出力伝送線路３の寄生容量が増大し、半導体回路１１の信号伝送速度が低下するおそれがある。図３では、テスト回路４により増大した出力伝送線路３の寄生容量Ｃ２を、アナログ回路による寄生容量Ｃ１とは別に図示している。本実施形態では、図１のように、テスト回路４を、出力伝送線路３ではなく、差動トランジスタ対５の各ソースに接続するため、出力伝送線路３の寄生容量が増大するおそれがなく、アナログ回路２の信号伝送速度の低下も起きない。

図１のアナログ回路２とテスト回路４は、モード制御回路（第３回路）１２からの信号により、動作を切り替える。図１のモード制御回路１２は、アナログ回路２内の差動トランジスタ対５の各ゲートに入力される信号InputP, InputNと、テスト回路４内の一対のＮＭＯＳトランジスタの各ゲートに入力される信号対（テストパターン対）ILBP, ILBNとを制御する。また、図２のモード制御回路１２ａは、図１のモード制御回路１２の各制御信号に加えて、可変抵抗器８を制御する信号Ctrl1と、電流源６を制御する信号Ctrl2とを制御する。

モード制御回路１２、１２ａは、通常動作モード時には、アナログ回路２内の差動トランジスタ対５の各ゲートに入力信号対InputP, InputNを入力する。図１のモード制御回路１２は、可変抵抗器８を所定の抵抗値に設定するとともに、電流源６から出力される電流を所定値に設定し、テスト回路４内の一対のトランジスタを信号ILBP,ILBNによりオフさせる。また、図２のモード制御回路１２ａは、可変抵抗器８を構成するトランジスタＱ５のゲートに接続される信号Ctrl1により可変抵抗器８を所定の抵抗値に設定し、電流源６を構成するトランジスタＱ３，Ｑ４のゲートに接続される信号Ctrl2により電流源６から出力される電流を所定値に設定し、テスト回路４ａ内の一対のＮＭＯＳトランジスタＱ６，Ｑ７のゲートに接続される信号ILBP, ILBNによりオフさせる。これにより、通常動作モード時にはテスト回路４、４ａは遮断され、アナログ回路２、２ａ内の可変抵抗器８の抵抗値に応じたゲインで入力信号対InputP, InputNを増幅した出力信号対が出力伝送線路３に供給される。

モード制御回路１２、１２ａは、テストモード時には、アナログ回路２内の差動トランジスタ対５の各ゲートを入力信号対InputP, InputNにより所定の電圧に固定させる。図１のモード制御回路１２は、可変抵抗器８の抵抗値を無限大に設定するとともに、電流源６から出力される電流を停止させ、テスト回路４内の電流源９から出力される電流を所定値に設定した状態で、一対のＮＭＯＳトランジスタＱ６、Ｑ７の各ゲートにテストパターン対ILBP, ILBNを入力する。また、図２のモード制御回路１２ａは、可変抵抗器８を構成するトランジスタＱ５のゲートに接続される信号Ctrl1により可変抵抗器８の抵抗値を無限大に設定するとともに、電流源６を構成するトランジスタＱ３，Ｑ４のゲートに接続される信号Ctrl2により、トランジスタＱ３，Ｑ４をオフさせて、電流源６から出力される電流を停止させる。また、電流源９を構成するトランジスタＱ８のゲートに接続される信号Ctrl3により電流源９から出力される電流を所定値に設定した状態で、一対のＮＭＯＳトランジスタＱ６、Ｑ７の各ゲートにテストパターン対ILBP, ILBNを入力する。可変抵抗器８の抵抗値を無限大に設定するということは、可変抵抗器８が存在しない状態にすることと等価である。これにより、テストモード時には、テスト回路４、４ａから出力されたテスト信号対が、差動トランジスタ対５を介して、出力伝送線路３に供給される。

モード制御回路１２は、図１の半導体回路１内のレジスタ回路などを用いて構成することができる。

図４は図１の半導体回路１の通常動作モード時の等価回路図である。図示のように、通常動作モード時には、テスト回路４内の一対のＮＭＯＳトランジスタはオフするため、テスト回路４は、差動トランジスタ対５から遮断される。差動トランジスタ対５の各ゲートに入力された入力信号対InputP, InputNを可変抵抗器８の抵抗値に応じたゲインで増幅した出力信号対が、一対の出力伝送線路３に供給される。

図５は図１の半導体回路１のテストモード時の等価回路図である。図示のように、テストモード時には、アナログ回路２内の差動トランジスタ対５の各ゲートは、コモンモード電圧ＶＣＭ又は電源電圧ＶＤＤに設定される。また、アナログ回路２内の可変抵抗器８と電流源６が遮断され、テスト回路４内の一対のＮＭＯＳトランジスタＱ６，Ｑ７の各ドレインがアナログ回路２内の差動トランジスタ対５の各ソースに接続される。これにより、テスト回路４内の一対のＮＭＯＳトランジスタＱ６，Ｑ７の各ゲートに入力されるテストパターン対ILBP, ILBNに応じたテスト信号対が、差動トランジスタ対５を通って、一対の出力伝送線路３に供給される。

図１の半導体回路１は、アナログ回路２とテスト回路４内の各トランジスタをＮＭＯＳトランジスタで構成する例を示したが、図６に示すように、ＰＭＯＳトランジスタで構成してもよい。図６の半導体回路１ｂは、電源電圧ノードＶDDと接地ノードとの間の各回路素子の接続関係が図１とは逆になっている。図６の半導体回路１ｂにおいても、テスト回路４ｂ内の一対のＰＭＯＳトランジスタＱ６ａ，Ｑ７ａの各ドレインは、アナログ回路２ｂ内の一対のＰＭＯＳトランジスタＱ１ａ，Ｑ２ａの各ソースに接続されており、出力伝送線路３には、テスト回路４は接続されていない。

このように、第１の実施形態による半導体回路１、１ａ、１ｂでは、テスト回路４を出力伝送線路３ではなく、アナログ回路２内の差動トランジスタ対５の各ソースに接続するため、テスト回路４を接続しても、出力伝送線路３の寄生容量が増大するおそれがない。また、テストモード時には、テストパターン対ILBP, ILBNに応じたテスト信号対がアナログ回路２内の差動トランジスタ対５を通って出力伝送線路３に供給されるため、出力伝送線路３の後段回路の故障検出だけでなく、差動トランジスタ対５の故障検出も行うことができる。

（第２の実施形態）
図７は第２の実施形態による半導体回路１ｃの回路図である。図７の半導体回路１ｃは、テスト回路４がアナログ回路２内の差動トランジスタ対５の導電型とは異なる導電型の少なくとも一つのトランジスタを有する点で、図１の半導体回路１とは異なっている。

より具体的には、図７の半導体回路１ｃ内のテスト回路４ｃは、一対のＰＭＯＳトランジスタＱ６ａ，Ｑ７ａと電流源９を有する。一対のＰＭＯＳトランジスタＱ６ａ，Ｑ７ａの各ドレインは、アナログ回路２ｃ内の差動トランジスタ対５の各ソースに接続されている。また、一対のＰＭＯＳトランジスタＱ６ａ，Ｑ７ａの両ソースと、電源電圧ノードＶDDとの間に電流源９が接続されている。

このように、図７の半導体回路１ｃは、アナログ回路２ｃ内の差動トランジスタ対５と、テスト回路４ｃ内の一対のＰＭＯＳトランジスタＱ６ａ，Ｑ７ａとを、フォールデッドカスコード構成にしている。フォールデッドカスコード構成にすることで、テスト回路４ｃの動作電圧マージンを拡大することができる。したがって、テスト回路４ｃ内の一対のＰＭＯＳトランジスタＱ６ａ，Ｑ７ａの各ゲートに入力されるテストパターン対ILBP, ILBNの電圧レベルのマージンを広げることができ、テストモード時の動作をより安定化させることができる。

図７の半導体回路１ｃは、アナログ回路２ｃ内の差動トランジスタ対５をＮＭＯＳトランジスタＱ１，Ｑ２で構成し、テスト回路４ｃに一対のＰＭＯＳトランジスタＱ６ａ，Ｑ７ａを設ける例を示しているが、電源電圧ノードＶDDと接地ノードとの接続関係を逆にして、アナログ回路２ｃ内の差動トランジスタ対５をＰＭＯＳトランジスタで構成し、テスト回路４ｃに一対のＮＭＯＳトランジスタを設けてもよい。

このように、第２の実施形態では、アナログ回路２ｃ内の差動トランジスタ対５の導電型と、テスト回路４ｃ内の一対のトランジスタの導電型とを相違させるフォールデッドカスコード構成にするため、テスト回路４ｃの動作電圧マージンを拡大することができ、テストモード時の動作を安定化させることができる。

（第３の実施形態）
第３の実施形態は、テスト回路４を通常動作モード時に可変抵抗器８として利用するものである。

図８は第３の実施形態による半導体回路１ｄの回路図である。図８の半導体回路１ｄは、図１の半導体回路１から可変抵抗器８を省略する代わりに、機能切替器１３を設けたものである。機能切替器１３は、テスト回路４を、通常動作モード時には差動トランジスタ対５の一方のソース又はエミッタと、他方のソース又はエミッタとの間に接続される可変抵抗器８として動作させ、テストモード時には差動トランジスタ対５と出力伝送線路３に接続される後段回路との故障の有無をテストさせるために用いる。機能切替器１３は、第１スイッチ対１４と第２スイッチ対１５を有する。

第１スイッチ対１４は、テスト回路４内の一対のＮＭＯＳトランジスタＱ６，Ｑ７の各ゲートにテストパターン対を入力するか否かを切り替える。第１スイッチ対１４は、テストモード時にはオンして、テストパターン対を一対のＮＭＯＳトランジスタＱ６，Ｑ７の各ゲートに入力する。第１スイッチ対１４は、通常動作モード時にはオフする。

第２スイッチ対１５は、テスト回路４内の一対のＮＭＯＳトランジスタＱ６，Ｑ７の各ゲートに、可変抵抗器８の抵抗値を可変させる抵抗制御電圧VCTRLを入力するか否かを切り替える。第２スイッチ対１５は、通常動作モード時にはオンして、抵抗制御電圧VCTRLをテスト回路４内の一対のＮＭＯＳトランジスタＱ６，Ｑ７の各ゲートに入力する。第２スイッチ対１５は、テストモード時にはオフする。

図９は図８の半導体回路１ｄの通常動作モード時の等価回路図である。通常動作モード時は、第１スイッチ対１４はオフして、第２スイッチ対１５がオンし、抵抗制御電圧VCTRLがテスト回路４内の一対のＮＭＯＳトランジスタＱ６，Ｑ７の各ゲートに入力される。このような構成により、一対のＮＭＯＳトランジスタＱ６，Ｑ７は、抵抗制御電圧VCTRLに応じた抵抗値の可変抵抗器８として動作する。

図１０は図８の半導体回路１ｄのテストモード時の等価回路図である。テストモード時には、第２スイッチ対１５はオフして、第１スイッチ対１４がオンし、テストパターン対ILBP, ILBNがテスト回路４内の一対のＮＭＯＳトランジスタＱ６，Ｑ７の各ゲートに入力される。このような構成により、テストパターン対ILBP, ILBNに応じたテスト信号対がアナログ回路２内の差動トランジスタ対５を通って、出力伝送線路３を伝搬する。

図８は、半導体回路１ｄ内の各トランジスタをＮＭＯＳトランジスタで構成しているが、図６と同様に、電源電圧ノードＶDDと接地ノードとの間の接続関係を逆にして、ＰＭＯＳトランジスタで構成してもよい。

このように、第３の実施形態では、可変抵抗器８の代わりに、テスト回路４に機能切替器１３を設けて、通常動作モード時とテストモード時で機能切替器１３の機能を切り替える。具体的には、機能切替器１３は、通常動作モード時にはテスト回路４内の一対のＮＭＯＳトランジスタＱ６，Ｑ７を可変抵抗器８として利用する。よって、テスト回路４の他に可変抵抗器８を設ける必要がなくなり、回路構成を簡略化できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１、１ａ、１ｂ、１ｃ、１ｄ半導体回路、２アナログ回路、３出力伝送線路、４テスト回路、５差動トランジスタ対、６電流源、７抵抗素子、８可変抵抗器、９電流源、１１半導体回路、１２モード制御回路、１３機能切替器、１４第１スイッチ対、１５第２スイッチ対

Claims

差動トランジスタ対と、前記差動トランジスタ対に直列に接続される一対の電流源と、を有する第１回路と、
前記差動トランジスタ対に対して前記電流源とは反対側に接続される一対の伝送線路と、
前記差動トランジスタ対と前記電流源との間のノードに接続され、前記一対の電流源の電流出力を停止させた状態で、少なくとも前記差動トランジスタ対と前記伝送線路に接続される後段回路との動作をテストする第２回路と、を備える、半導体回路。
前記第２回路は、前記差動トランジスタ対の導電型と同一の導電型の少なくとも一つのトランジスタを有する、請求項１に記載の半導体回路。
前記第２回路は、前記差動トランジスタ対の導電型とは異なる導電型の少なくとも一つのトランジスタを有する、請求項１に記載の半導体回路。
前記第２回路は、前記差動トランジスタ対の導電型とは異なる導電型の一対のトランジスタを有し、
前記第１回路内の前記差動トランジスタ対と、前記第２回路内の前記一対のトランジスタとは、フォールデットカスコード構成である、請求項３に記載の半導体回路。
前記第２回路は、
前記電流源にそれぞれ並列に接続される第１トランジスタ及び第２トランジスタと、
前記第１トランジスタ及び前記第２トランジスタの両ソース又はエミッタに接続される電流源と、を有し、
前記第１トランジスタ及び前記第２トランジスタのゲート又はベースには、テストモード時には一対のテストパターン対が入力され、通常動作モード時には前記第１トランジスタ及び前記第２トランジスタをオフさせる信号が入力される、請求項１乃至４のいずれか一項に記載の半導体回路。
テストモード時に、前記差動トランジスタ対のゲート又はベースを所定の電圧に固定し、かつ前記一対の電流源の電流出力を停止させ、かつ前記第２回路から出力されたテスト信号対を、前記差動トランジスタ対を介して前記伝送線路に供給する制御を行う、第３回路を備える、請求項１乃至５のいずれか一項に記載の半導体回路。
前記第３回路は、通常動作モード時には、前記第２回路からの前記テスト信号対の出力を停止させ、かつ前記一対の電流源に所定の電流を出力させ、かつ前記差動トランジスタ対のゲート又はベースに入力信号対を入力させる、請求項６に記載の半導体回路。
前記差動トランジスタ対のうち一方のトランジスタのソース又はエミッタと、他方のトランジスタのソース又はエミッタとの間に接続される抵抗器を備え、
前記抵抗器は、通常動作モード時には抵抗値を可変可能であり、テストモード時には無限大の抵抗値に設定される、請求項１乃至７のいずれか一項に記載の半導体回路。
前記第２回路を、通常動作モード時には前記差動トランジスタ対の一方のソース又はエミッタと、他方のソース又はエミッタとの間に接続される可変抵抗器として用い、テストモード時には前記差動トランジスタ対と前記伝送線路に接続される後段回路との動作のテストに用いる機能切替器を備える、請求項１乃至８のいずれか一項に記載の半導体回路。
前記第２回路は、少なくとも一つのトランジスタを有し、
前記機能切替器は、前記トランジスタのゲート又はベースにテスト入力信号を入力するか、前記トランジスタのドレイン又はコレクタと、ソース又はエミッタとの間の抵抗値を可変させる抵抗制御電圧を入力するかを切り替える、請求項９に記載の半導体回路。
前記第２回路は、
前記差動トランジスタ対の各ソース又はエミッタに接続される第１トランジスタ及び第２トランジスタと、
前記第１トランジスタ及び前記第２トランジスタの両ソース又はエミッタに接続される電流源と、を有し、
前記機能切替器は、テストモード時には前記第１トランジスタ及び前記第２トランジスタのゲート又はベースにテスト信号対を入力し、前記通常動作モード時には前記第１トランジスタ及び前記第２トランジスタのゲート又はベースに前記抵抗制御電圧を入力する、請求項１０に記載の半導体回路。
差動トランジスタ対と、前記差動トランジスタ対の各ソース又はエミッタに接続される一対の電流源と、を有する第１回路と、
前記差動トランジスタ対の各ドレイン又はコレクタに接続される一対の伝送線路と、
前記差動トランジスタ対の各ソース又はエミッタに接続され、前記一対の電流源の電流出力を停止させた状態で、少なくとも前記差動トランジスタ対と前記伝送線路に接続される後段回路との動作をテストする第２回路と、を備える、半導体回路。
前記第２回路は、前記差動トランジスタ対の導電型と同一の導電型の少なくとも一つのトランジスタを有する、請求項１２に記載の半導体回路。
前記第２回路は、前記差動トランジスタ対の導電型とは異なる導電型の少なくとも一つのトランジスタを有する、請求項１２に記載の半導体回路。
前記第２回路は、
前記差動トランジスタ対の各ソース又はエミッタに接続される第１トランジスタ及び第２トランジスタと、
前記第１トランジスタ及び前記第２トランジスタの両ソース又はエミッタに接続される電流源と、を有し、
前記第１トランジスタ及び前記第２トランジスタのゲート又はベースには、テストモード時には一対のテストパターン対が入力され、通常動作モード時には前記第１トランジスタ及び前記第２トランジスタをオフさせる信号が入力される、請求項１２乃至１４のいずれか一項に記載の半導体回路。
テストモード時に、前記差動トランジスタ対のゲート又はベースを所定の電圧に固定し、かつ前記一対の電流源の電流出力を停止させ、かつ前記第２回路から出力されたテスト信号対を、前記差動トランジスタ対を介して前記伝送線路に供給する制御を行う、第３回路を備え、
前記第３回路は、通常動作モード時には、前記第２回路からの前記テストパターン対の出力を停止させ、かつ前記一対の電流源に所定の電流を出力させ、かつ前記差動トランジスタ対のゲート又はベースに入力信号対を入力させる、請求項１５に記載の半導体回路。
前記第２回路を、通常動作モード時には前記差動トランジスタ対の一方のソース又はエミッタと、他方のソース又はエミッタとの間に接続される可変抵抗器として用い、テストモード時には前記差動トランジスタ対と前記伝送線路に接続される後段回路との動作のテストに用いる機能切替器を備える、請求項１２乃至１６のいずれか一項に記載の半導体回路。
前記第２回路は、少なくとも一つのトランジスタを有し、
前記機能切替器は、前記トランジスタのゲート又はベースにテスト入力信号を入力するか、前記トランジスタのドレイン又はコレクタと、ソース又はエミッタとの間の抵抗値を可変させる抵抗制御電圧を入力するかを切り替える、請求項１７に記載の半導体回路。