WO2017213178A1 - アクティブマトリクス基板と、それを備えた表示装置及びタッチパネル付き表示装置 - Google Patents

アクティブマトリクス基板と、それを備えた表示装置及びタッチパネル付き表示装置 Download PDF

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WO2017213178A1
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冨永　真克
吉田　昌弘
義仁 原
小笠原　功
泰裕 三村
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シャープ株式会社
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    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits

Definitions

  • the present invention relates to an active matrix substrate, a display device including the active matrix substrate, and a display device with a touch panel.
  • the lead-out line (hereinafter referred to as the second lead-out line) provided in the intermediate wiring layer is adjacent to the first lead-out line and the third lead-out line through the insulating layer.
  • the parasitic capacitance is larger than that of the line and the third lead line.
  • An object of the present invention is to provide an active matrix substrate capable of reducing a difference in parasitic capacitance between lead lines connected to signal lines, a display device including the active matrix substrate, and a display device with a touch panel.
  • An active matrix substrate includes a substrate, a plurality of signal lines arranged in parallel to each other in a display region provided on the substrate, and the outside of the display region on the substrate.
  • a plurality of lead lines connected to a plurality of signal lines and supplying voltage signals to the connected signal lines, wherein the plurality of lead lines are at least closest to the substrate outside the display area.
  • the lead wires provided in the lowermost wiring layer are arranged so that the lead wires provided in the lowermost wiring layer, the intermediate wiring layer, and the uppermost wiring layer overlap.
  • a signal line connected, the capacitance between the signal line connected with lead lines provided on the uppermost wiring layer is formed and.
  • FIG. 1 is a cross-sectional view of the display device according to the first embodiment.
  • FIG. 2 is a schematic diagram showing a schematic configuration of the active matrix substrate shown in FIG.
  • FIG. 3 is an enlarged schematic view of a part of the lead line connected to the data line shown in FIG.
  • FIG. 4 is a schematic cross-sectional view taken along line AA of the active matrix substrate shown in FIG.
  • FIG. 5 is a schematic diagram for explaining the polarity of the voltage signal supplied to the data line shown in FIG.
  • FIG. 6 is a waveform diagram for explaining a decrease in the potential of the pixel due to the signal delay of the data line.
  • FIG. 7A is a schematic diagram illustrating a structure of a data line in Configuration Example 1 arranged in the frame area in the first embodiment.
  • FIG. 7B is a schematic sectional view taken along line BB of the active matrix substrate shown in FIG. 7A.
  • FIG. 8A is a schematic diagram illustrating a structure of a data line in Configuration Example 2 arranged in the frame area in the first embodiment.
  • FIG. 8B is a schematic cross-sectional view taken along line CC of the active matrix substrate shown in FIG. 8A.
  • FIG. 9A is a schematic diagram illustrating a structure of a data line in Configuration Example 3 arranged in the frame area in the first embodiment.
  • FIG. 9B is a schematic diagram illustrating a structure of a data line in Configuration Example 4 arranged in the frame area in the first embodiment.
  • FIG. 10 is a schematic diagram showing a seal formation region provided on the active matrix substrate.
  • FIG. 11A is an enlarged schematic view of a connection portion between a data line and a lead line in the second embodiment.
  • FIG. 11B is a schematic sectional view taken along line DD of the active matrix substrate shown in FIG. 11A.
  • FIG. 12A is a schematic diagram illustrating a structure of data lines arranged in a frame area in the second embodiment. 12B is a schematic cross-sectional view taken along line EE of the active matrix substrate shown in FIG. 12A.
  • FIG. 13 is a cross-sectional view showing an example of the arrangement of lead lines in the third embodiment.
  • FIG. 14 is a schematic diagram illustrating an example of the arrangement of the counter electrodes formed on the active matrix substrate in the first modification.
  • An active matrix substrate includes a substrate, a plurality of signal lines arranged in parallel to each other in a display region provided on the substrate, and the outside of the display region on the substrate.
  • a plurality of lead lines connected to a plurality of signal lines and supplying voltage signals to the connected signal lines, wherein the plurality of lead lines are at least closest to the substrate outside the display area.
  • the lead wires provided in the lowermost wiring layer are arranged so that the lead wires provided in the lowermost wiring layer, the intermediate wiring layer, and the uppermost wiring layer overlap.
  • a signal line connected, the capacitance between the signal line connected with lead lines provided on the uppermost wiring layer is formed (the first configuration).
  • the active matrix substrate includes a plurality of signal lines arranged in a display area on the substrate and a plurality of lead lines connected to the plurality of signal lines outside the display area.
  • the plurality of lead lines are arranged in at least three layers of the lowest wiring layer, the intermediate wiring layer, and the highest wiring layer. Lead lines arranged in the lowermost wiring layer, the intermediate wiring layer, and the uppermost wiring layer respectively overlap, the signal lines connected to the outgoing lines arranged in the lowermost wiring layer, and the outgoing lines arranged in the uppermost wiring layer A capacitor is formed between the signal line connected to the line.
  • the capacitor may be formed in a direction perpendicular to the substrate (second configuration).
  • the second configuration it is possible to reduce the space for forming the capacitance while reducing the difference in parasitic capacitance between the signal lines.
  • the signal line connected to the lead line provided in the lowest wiring layer overlaps the signal line connected to the lead line provided in the top wiring layer, and the lowest wiring A signal line connected to a lead line provided in a layer and a metal film connected to one signal line of a signal line connected to a lead line provided in the uppermost wiring layer, and the capacitor Formed between the signal line connected to the lead line provided in the lowest wiring layer and the signal line connected to the lead line provided in the top wiring layer via the metal film It is good also as a thing (3rd structure).
  • the capacitor may be formed in a horizontal direction with respect to the substrate (fourth configuration).
  • the fourth configuration it is possible to reduce the difference in parasitic capacitance between the signal lines without increasing the number of steps for forming the capacitance.
  • the signal line connected to the lead line provided in the lowest wiring layer and the signal line connected to the lead line provided in the top wiring layer are connected to the intermediate wiring layer. It may be provided closer to the provided lead line (fifth configuration).
  • the signal lines connected to the lowermost wiring layer and the respective lead lines arranged in the uppermost wiring layer are arranged close to each other, a capacitance between these signal lines is formed. Therefore, no new process is required.
  • the structure according to any one of the second to fifth aspects further includes a seal formation region for disposing a seal member outside the display region, and the capacity excludes the seal formation region outside the display region. It may be formed in a region (sixth configuration).
  • an area for irradiating light for curing the seal member can be secured.
  • the voltage signal is a voltage signal corresponding to image data displayed in the display area
  • the signal line connected to the lead line provided in the intermediate wiring layer is , Opposite to the voltage signal supplied to the signal line arranged adjacent to the signal line in the horizontal direction of the substrate and connected to the lead line provided in the lowest wiring layer and the highest wiring layer, respectively.
  • Polarity voltage signals are supplied, and the capacitors are supplied with voltage signals having different polarities, and are formed between the signal lines connected to the lowermost wiring layer and the lead lines provided in the uppermost wiring layer, respectively.
  • the signal line connected to the lead line arranged in the intermediate wiring layer is an adjacent signal line, and the lead line arranged in the lowest wiring layer and the highest wiring layer A voltage signal having a polarity opposite to that of the connected signal line is supplied.
  • a capacitor is formed between the signal lines connected to the lead lines arranged in the lowermost wiring layer and the uppermost wiring layer and supplied with voltage signals having different polarities. Therefore, the voltage can be increased compared to the case where a voltage signal having the same polarity is supplied and a capacitor is formed between the signal line connected to the lead line arranged in the lowest wiring layer and the highest wiring layer. The difference in parasitic capacitance between the signal lines can be further reduced.
  • An active matrix substrate includes a substrate, a plurality of signal lines arranged in parallel to each other in a display region provided on the substrate, and the outside of the display region on the substrate.
  • a plurality of lead lines connected to a plurality of signal lines and supplying voltage signals to the connected signal lines, wherein the plurality of lead lines are at least closest to the substrate outside the display area.
  • Three layers of the formed lowermost wiring layer, the uppermost wiring layer formed farthest from the substrate, and the intermediate wiring layer formed between the lowermost wiring layer and the uppermost wiring layer The lead lines provided in the lowermost wiring layer and the uppermost wiring layer are overlapped, and the lead lines provided in the intermediate wiring layer are connected to the lowermost wiring layer and the lower wiring layer. Provided in a position that does not overlap with each lead wire provided on the upper wiring layer (eighth configuration).
  • the active matrix substrate includes a plurality of signal lines arranged in a display area on the substrate and a plurality of lead lines connected to the plurality of signal lines outside the display area.
  • the plurality of lead lines are arranged in at least three layers of the lowest wiring layer, the intermediate wiring layer, and the highest wiring layer.
  • the lead lines provided in the lower wiring layer and the uppermost wiring layer overlap, and the lead lines arranged in the intermediate wiring layer do not overlap with the lead lines provided in the lowermost wiring layer and the uppermost wiring layer. Therefore, the parasitic capacitance difference among the lead lines is reduced as compared with the case where the lead lines arranged in the lowest wiring layer, the intermediate wiring layer, and the highest wiring layer overlap each other. As a result, the variation in load of each signal line is reduced, and display defects due to signal delay of a specific signal line are reduced.
  • the eighth configuration may further include a seal formation region for disposing a seal member outside the display region, and the lowermost wiring layer in a region outside the display region and excluding the seal formation region And the lead lines provided in the uppermost wiring layer overlap each other, and the lead lines provided in the intermediate wiring layer do not overlap the lead lines provided in the lowermost wiring layer and the uppermost wiring layer. It is good also as providing in (9th structure).
  • an area for irradiating light for curing the seal member can be secured.
  • the voltage signal is a voltage signal corresponding to image data to be displayed in the display area, and a signal line connected to a lead line provided in the intermediate wiring layer is formed on the substrate.
  • the signal line connected to the lead line arranged in the intermediate wiring layer is an adjacent signal line, and the lead line arranged in the lowest wiring layer and the highest wiring layer A voltage signal having a polarity opposite to that of the connected signal line is supplied. Since voltage signals having the same polarity are supplied to the lead lines arranged in the lowermost wiring layer and the uppermost wiring layer, capacitive coupling between these lead lines is small. In addition, since the lead lines arranged in the intermediate wiring layer do not overlap with the lead lines arranged in the lowest wiring layer and the highest wiring layer, parasitic capacitance is suppressed even if voltage signals having opposite polarities are supplied. be able to.
  • a display device includes an active matrix substrate having any one of the first to tenth configurations, a counter substrate disposed opposite to the active matrix substrate and having a color filter, and the active matrix substrate And a liquid crystal layer disposed between the counter substrate and the counter substrate (an eleventh configuration).
  • the variation in load of each signal line is reduced, and display defects due to signal delay of a specific signal line are reduced.
  • a display device includes an active matrix substrate having any one of the first to sixth, eighth, and ninth configurations, a counter substrate disposed to face the active matrix substrate, A light emitting layer disposed between the active matrix substrate and the counter substrate (a twelfth configuration)
  • the variation in load of each signal line is reduced, and display defects due to signal delay of a specific signal line are reduced.
  • a display device with a touch panel includes an active matrix substrate having any one of the first to tenth configurations, and the active matrix substrate further includes a plurality of pixel electrodes and the plurality of pixel electrodes.
  • a plurality of counter electrodes arranged opposite to each other, and a plurality of counter electrode signal lines connected to each of the plurality of counter electrodes and supplied with a voltage signal for detecting a touch position (a thirteenth embodiment). Constitution).
  • the variation in the load of each signal line in the active matrix substrate is reduced, and the display defect due to the signal delay of the specific signal line is reduced.
  • FIG. 1 is a schematic configuration diagram of a display panel included in the display device of the present embodiment.
  • the display panel 1 according to the present embodiment includes an active matrix substrate 10, a counter substrate 11, and a liquid crystal layer 12 sandwiched between the active matrix substrate 10 and the counter substrate 11.
  • the display device includes a backlight (not shown) on the back side of the active matrix substrate 10.
  • FIG. 2 is a schematic configuration diagram of the active matrix substrate 10.
  • the active matrix substrate 10 has a plurality of gate lines G and a plurality of data lines S.
  • the active matrix substrate 10 has a plurality of pixels partitioned by gate lines G and data lines S, and a region where the plurality of pixels are formed becomes a display region R0 of the active matrix substrate 10.
  • Each pixel is provided with a pixel electrode and a switching element.
  • a thin film transistor is used as the switching element, and the gate electrode, the source electrode, and the drain electrode of the thin film transistor are connected to the gate line G, the data line S, and the pixel electrode, respectively.
  • the active matrix substrate 10 has a source driver 20 and a gate driver 30 in a region outside the display region R0 (frame region).
  • the source driver 20 is connected to each data line S and supplies a voltage signal corresponding to the image data to each data line S.
  • the gate driver 30 is connected to each gate line G, and sequentially supplies a voltage signal to each gate line G to scan the gate line G.
  • the counter substrate 11 includes, for example, three color filters (not shown) of red (R), green (G), and blue (B), and a common electrode (not shown).
  • the common electrode is provided over the entire display region R0 so as to face the pixel electrode.
  • the three color filters are provided corresponding to the pixel electrodes, and the pixel electrodes function as sub-pixels of any one color of RGB.
  • a liquid crystal capacitance is formed by the pixel electrode, the common electrode, and the liquid crystal layer 12 between the pixel electrode and the common electrode.
  • the data line S is connected to a lead line L provided in a frame area where the source driver 20 is provided.
  • the lead line L is connected to the source driver 20 and supplies a voltage signal supplied from the source driver 20 to the connected data line S.
  • FIG. 3 is an enlarged schematic view of a part of the lead line L connected to a part of the data lines S shown in FIG. 3.
  • Data lines S connected to some of the lead lines L shown in FIG. 3 are referred to as data lines S1 to S9.
  • characters R, G, and B described on the data lines S1 to S9 indicate the colors of the sub-pixels corresponding to the data lines S1 to S9.
  • FIG. 4 is a schematic diagram showing a cross section taken along line AA shown in FIG.
  • the data lines S1 to S9 are connected to lead lines indicated by L1 to L9, respectively.
  • the lead lines L1, L4, and L7 are configured by routing the data lines S1, S4, and S7 to the frame region, and are formed in the same layer as the data lines S1, S4, and S7.
  • the line widths of the lead lines L1, L4, and L7 are 4 ⁇ m, for example, and the distance between the lead lines L1 and L4 and the distance between the lead lines L4 and L7 are 3 ⁇ m, for example.
  • the lead lines L2, L5, and L8 are provided below the data lines S2, S5, and S8, and are connected to the data lines S2, S5, and S8 in the contact portion CHa, respectively.
  • the lead lines L2, L5, and L8 are made of conductive metal films.
  • the lead lines L2, L5, and L8 are formed in the same layer as the gate line G, for example.
  • the line widths of the lead lines L2, L5, and L8 are 4 ⁇ m, for example, the distance between the lead lines L2 and L5, and the distance between the lead lines L5 and L8 is 3 ⁇ m, for example.
  • the lead lines L3, L6, and L9 are provided below the lead lines L2, L5, and L8, and are connected to the data lines S3, S6, and S9 in the contact portion CHb, respectively.
  • the lead lines L3, L6, and L9 are made of conductive metal films.
  • the line widths of the lead lines L3, L6, and L9 are 4 ⁇ m, for example, the distance between the lead lines L3 and L6, and the distance between the lead lines L6 and L9 is 3 ⁇ m, for example.
  • the lead lines L3, L6, and L9 are formed on the base substrate 110.
  • a first insulating film 111 is formed so as to cover the lead lines L3, L6, and L9, and the lead lines L2, L5, and L8 are formed so as to overlap the lead lines L3, L6, and L9 through the first insulating film 111.
  • a second insulating film 112 is formed so as to cover the lead lines L2, L5, and L8, and the lead lines L1, L4, and L7 are formed so as to overlap the lead lines L2, L5, and L8 through the second insulating film 112.
  • a third insulating film 113 is formed so as to cover the lead lines L1, L4, and L7.
  • each of the three lead lines L is divided into three wiring layers and overlaps with the first insulating film 111 and the second insulating film 112 interposed therebetween.
  • the first insulating film 111 and the second insulating film 112 for example, silicon nitride (SiNx) or silicon dioxide (SiO2) having a thickness of 200 nm to 800 nm can be used.
  • the lead lines L are referred to as a first lead line, a second lead line, and a third lead line in order from the base substrate 110. That is, in this example, the lead lines L3, L6, and L9 are first lead lines, the lead lines L2, L5, and L8 are second lead lines, and the lead lines L1, L4, and L7 are third lead lines.
  • the lead lines corresponding to a certain data line S and the lead lines corresponding to two data lines S adjacent to the certain data line S respectively.
  • Parasitic capacitance occurs between That is, the second lead line has a parasitic capacitance (C12 + C23) between the first lead line and the third lead line.
  • the first lead line has a parasitic capacitance (C12) between the second lead line and a parasitic capacitance (C13) between the third lead lines in adjacent columns.
  • the third lead line has a parasitic capacitance (C23) between the second lead line and a parasitic capacitance (C13) between the first lead lines of adjacent columns.
  • the parasitic capacitance C13 is smaller than the parasitic capacitances C12 and C23.
  • a parasitic capacitance is also formed between a certain second lead line and another adjacent second lead line.
  • the distance between the second lead lines is The capacitance is sufficiently smaller than the parasitic capacitances C12 and C23.
  • the capacitance between the first lead lines and the capacitance between the third lead lines are also sufficiently smaller than the parasitic capacitances C12 and C23.
  • the data line S connected to the second lead line is affected by the parasitic capacitance (C12 + C23) of the second lead line.
  • the parasitic capacitance is larger than the parasitic capacitance affecting the data line S connected to the first and third lead lines, that is, the parasitic capacitance (C12 + C13 or C23 + C13) of the first and third lead lines.
  • the data line S connected to the second lead line has a larger load than the data line S connected to the first and third lead lines, and therefore the data connected to the second lead line.
  • the potential of the pixel corresponding to the line S is lowered, and a luminance difference is generated between adjacent pixels.
  • Such display defects tend to appear in the case of column inversion driving, dot inversion driving, and Z inversion driving.
  • a change in the potential of the pixel in this case will be described.
  • FIG. 5 is a schematic diagram showing a state in which a data signal having a reverse polarity is supplied to the adjacent data line S in one frame.
  • FIG. 6 shows a waveform representing a pixel corresponding to the data line S connected to the first lead line and the third lead line, and a voltage waveform of the pixel corresponding to the data line connected to the second lead line.
  • the waveform Wg represents the voltage waveform of the gate line G
  • the waveform Wc represents the voltage waveform of the common electrode.
  • the waveform Wsa represents the voltage waveform of the data line S connected to the first and third lead lines
  • the waveform Wpa represents the voltage waveform of the pixels corresponding to the data line S.
  • the waveform Wsb represents the voltage waveform of the data line S connected to the second lead line
  • the waveform Wpb represents the voltage waveform of the pixel corresponding to the data line S.
  • the parasitic capacitance of the second lead line is larger than that of the first and third lead lines. Therefore, as shown in FIG. 6, the waveform Wsb is duller than the waveform Wsa, and the waveform Wpb has the pixel potential lowered by ⁇ V compared to the waveform Wpa.
  • the data lines S2, S5, and S8 connected to the second lead lines L2, L5, and L8 are connected to the first and third lead lines by the parasitic capacitance of the second lead line.
  • the signal is delayed from the data lines S1, S3, S4, S6, S7, and S9. Therefore, the potentials of the pixels corresponding to the data lines S2, S5, and S8 are lower than those corresponding to the data lines S1, S3, S4, S6, S7, and S9, and the pixels corresponding to the data lines S2, S5, and S8.
  • a difference in luminance occurs between the pixels corresponding to the data lines S1, S3, S4, S6, S7, and S9.
  • the second lead line is formed by forming a capacitor between the data lines that are respectively connected to the first lead line and the third lead line and that have different polarities of the supplied data signals. And the difference between the parasitic capacitance of the first and third lead lines is reduced.
  • FIG. 7A is an enlarged schematic view of part of the data lines (S1 to S6) provided in the frame region R2 opposite to the source driver 20 in the active matrix substrate 10 shown in FIG.
  • FIG. 7B shows a schematic cross section taken along line BB in FIG. 7A.
  • a first insulating film 111 is formed on the base substrate 110, and a metal film La made of the same material as the second lead line is formed on the first insulating film 111.
  • a second insulating film 112 is formed so as to cover the first insulating film 111 and the metal film La, and data lines S2 to S4 are formed on the second insulating film 112.
  • the data line S3 and the metal film La are overlapped via the second insulating film 112, and the data line S4 is connected to the metal film La via a contact hole CH1 provided in the second insulating film 112.
  • the capacitor Ca is formed between the data line S4 and the data line S3 via the metal film La.
  • a capacitor Ca is formed between the data lines S4 and S3 in a direction perpendicular to the base substrate 110.
  • the data line S3 is affected by the parasitic capacitance Ca between the data line S4 and the parasitic capacitance Ca between the data line S4 and the parasitic capacitance (C12 + C13) of the first lead line L3.
  • the data line S4 is affected by the parasitic capacitance Ca between the data line S3 in addition to the parasitic capacitance (C23 + C13) of the third lead line L4.
  • the two data lines forming the capacitor are the two data lines connected to the first and third lead lines, respectively, and supplied with data signals having opposite polarities. That is, in the examples of FIGS. 4 and 5, capacitors are formed between the data lines S3 and S4 and between the data lines S6 and S7.
  • the data lines S1 and S3 are connected to the third and first lead lines L3 and L1, respectively, and data signals having the same polarity are supplied to these data lines.
  • the capacitive coupling between the two data lines supplied with the same polarity data signal is smaller than the capacitive coupling between the data lines S3 and S4 supplied with the opposite polarity data signal. Therefore, in the case of column inversion driving, dot inversion driving, and Z inversion driving, the first and third lead lines are respectively connected between two data lines to which data signals having opposite polarities are supplied. It is desirable to form a capacitor.
  • FIG. 8A is a diagram illustrating data lines S1 to S6 provided in the frame region R2, similarly to FIG. 7A.
  • FIG. 8B shows a schematic cross section taken along the line CC in FIG. 8A. 8A and 8B, the same reference numerals as those in the configuration example 1 are attached to the same configurations as those in the configuration example 1 described above. Hereinafter, a configuration different from the configuration example 1 will be mainly described.
  • a metal film Lb made of the same material as the first lead line is formed on the base substrate 110, and a first insulating film 111 is formed so as to cover the metal film Lb. ing.
  • the data line S3 is connected to the metal film Lb in a contact hole CH2 that overlaps the metal film Lb and penetrates the first insulating film 111 and the second insulating film 112.
  • the metal film La is formed on the first insulating film 111, the metal film La and the data line S3 overlap, and the data line S4 and the metal film La are connected via the contact hole CH1.
  • a capacitor Ca is formed between the data line S3 and the metal film La, and a capacitor Cb is formed between the metal film La and the metal film Lb. That is, the capacitor Ca and the capacitor Cb are formed between the data lines S4 and S3 via the metal film La and the metal film Lb.
  • FIG. 9A is a diagram illustrating data lines S1 to S6 provided in the frame region R2, as in the configuration example 1. As shown in FIG. 9A, the data lines S3 and S4 are bent so that the interval between the data lines S3 and S4 is narrower than between the data lines S3 and S2 and between the data lines S4 and S5.
  • capacitive coupling occurs between the data lines S3 and S4. That is, in this example, a capacitor is formed between the data lines S3 and S4 in a direction horizontal to the base substrate 110. As a result, the difference between the parasitic capacitance of the data line S2 connected to the second lead line and the parasitic capacitance of the data lines S4 and S3 connected to the first and third lead lines can be reduced.
  • the data lines S forming the capacitors are not limited to the data lines S3 and S4.
  • the data line S connected to the first and third lead lines and supplied with voltage signals having opposite polarities is configured in the same manner as described above.
  • FIG. 9B is a configuration example in which a capacitor is formed between the data lines S3 and S4 in the frame region R2 as in the configuration example 1.
  • the shape of the data line forming the capacitor is different from that in the configuration example 3.
  • the data lines S3 and S4 have a comb shape in the frame region, and are arranged so that the comb portions are nested.
  • the data lines S forming the capacitors are not limited to the data lines S3 and S4.
  • the data line S connected to the first and third lead lines and supplied with voltage signals having opposite polarities is configured in the same manner as described above.
  • the configurations described in the configuration examples 1 to 4 are preferably provided in the frame region R2 on the side opposite to the source driver 20 where the lead lines are not arranged and the design flexibility is high.
  • it is preferably provided in a region close to the portion where the parasitic capacitance difference of the data line occurs, that is, in the frame region on the source driver 20 side.
  • the configurations described in the configuration examples 1 to 4 are not provided in the seal formation region where the seal member for bonding the active matrix substrate 10 and the counter substrate 11 is provided. For example, as shown in FIG.
  • the seal formation region is provided in a broken line region RC that surrounds the gate line G and the data line S in a frame region outside the display region R0.
  • a photocurable resin or a photo / thermosetting resin is used as the seal member, light (for example, ultraviolet rays) for curing the seal member is provided when the configurations of Configuration Example 3 and Configuration Example 4 are arranged in the seal forming portion. This is because there may be a case where a sufficient area for irradiation cannot be secured.
  • FIG. 11A is an enlarged schematic view of a part of the lead line L connected to a part of the data lines S shown in FIG.
  • FIG. 11B shows a schematic cross section taken along line DD shown in FIG. 11A.
  • the same reference numerals as those in the first embodiment are assigned to the same configurations as those in the first embodiment.
  • FIG. 11A illustrates the lead lines L1 to L9 connected to the data lines S1 to S9 as in the first embodiment, but the connection method of the lead lines is different from that of the first embodiment.
  • a configuration different from the first embodiment will be described.
  • the lead lines L2 and L6 are configured by routing the data lines S2 and S6 to the frame area, and are formed in the same layer as the data line S.
  • the lead lines L2 and L6 are third lead lines.
  • the lead lines L3 and L7 are provided below the third lead line, and are connected to the data lines S3 and S7 in the contact portion CHa, respectively.
  • the lead lines L3 and L7 are second lead lines.
  • the lead lines L4 and L8 are provided below the second lead line, and are connected to the data lines S4 and S8, respectively, in the contact portion CHb.
  • the lead lines L4 and L8 are first lead lines.
  • the lead lines L1 and L5 are disposed on the third insulating film 113, and are connected to the data lines S1 and S5, respectively, in the contact portion CHc.
  • the lead lines L1 and L5 are referred to as fourth lead lines. That is, the fourth lead lines L1 and L5 are provided in an upper layer than the data line S.
  • a fourth insulating film 114 is formed so as to cover the fourth lead lines L1 and L5.
  • the four lead lines L1 to L4 and the four lead lines L5 to L8 are arranged to overlap each other.
  • the second and third lead lines L2 and L3 are disposed between the first and fourth lead lines L1 and L4, the first and fourth lead lines L1 and L4.
  • the parasitic capacitance generated between other lead lines is large. Therefore, in this embodiment, the difference in parasitic capacitance between the data line S connected to the second and third lead lines and the data line S connected to the first and fourth lead lines is reduced. Therefore, a capacitor is formed between the data lines S connected to the first and fourth lead lines.
  • FIG. 12A is an enlarged schematic diagram of the data lines S2 to S6 provided in the frame region R2.
  • FIG. 12B shows a schematic cross section taken along line EE in FIG. 12A.
  • a first insulating film 111 is formed on the base substrate 110, and a second insulating film 112 is formed on the first insulating film 111.
  • data lines S2 to S5 are formed, and a third insulating film 113 is formed so as to cover the data lines S2 to S5.
  • a metal film Lc made of the same material as the fourth lead line is formed on the third insulating film 113, and a fourth insulating film 114 is formed on the third insulating film 113 so as to cover the metal film Lc.
  • the data line S4 and the metal film Lc overlap with each other through the third insulating film 113, and the data line S5 is connected to the metal film Lc through a contact hole CH3 provided in the third insulating film 113.
  • a capacitor Cc is formed between the data lines S4 and S5 via the metal film Lc. Therefore, the parasitic capacitance of the data line S4 is obtained by adding the parasitic capacitance between the first lead line L4 and the second lead line L3 and the capacitance Cc.
  • the parasitic capacitance of the data line S5 is the sum of the parasitic capacitance between the fourth lead line L4 and the third lead line L6 and the capacitance Cc. Therefore, the difference between the parasitic capacitance of the data line connected to the second and third lead lines and the parasitic capacitance of the data line connected to the first and fourth lead lines is reduced. As a result, the variation in load on each data line S is reduced, and the luminance difference generated between pixels is reduced.
  • a capacitance is formed between the lead line arranged in the uppermost layer farthest from the base substrate 110 and the lead line arranged in the lowest layer closest to the base substrate 110.
  • the example of reducing the variation in the parasitic capacitance of the data line by the structure described above has been described.
  • an example will be described in which the variation in the parasitic capacitance of the data line is reduced by a structure different from the structure of the first embodiment.
  • FIG. 13 is a cross-sectional view showing an example in which the lead line L is divided into three layers.
  • the same reference numerals as those in the first embodiment are attached to the same components as those in the first embodiment.
  • the lead lines L1 to L9 connected to the data lines S1 to S9 are arranged in three layers as in the first embodiment, but the second lead lines L2 and L5 are arranged. , L8 are displaced in the X-axis direction from the positions of the first and third lead lines L1, L3, L4, L6, L7, and L9. That is, the second lead lines L2, L5, and L8 are different from the first embodiment in that they do not overlap the first and third lead lines L1, L3, L4, L6, L7, and L9.
  • the voltage signals having the opposite polarity to the adjacent data lines are supplied to the data lines S2, S5, and S8 connected to the second lead lines L2, L5, and L8.
  • the data lines S1 and S3 adjacent to the data line S2, the data lines S4 and S6 adjacent to the data line S5, and the two data lines S7 and S9 adjacent to the data line S8 are of the same polarity.
  • a signal is supplied. Therefore, as shown in FIG. 4 of the first embodiment, when three lead lines are arranged in an overlapping manner, the data lines connected to the second lead lines arranged in the middle are the first and second data lines.
  • the load due to the parasitic capacitance is larger than that of the data line connected to the three lead lines.
  • the first lead lines L3, L6, and L9 overlap with the third lead lines L1, L4, and L7, and the second lead lines L2, L5, and L8 are overlapped. Does not overlap these first and third lead lines. Therefore, as compared with the first embodiment, the capacitance formed between the second lead line and the first and third lead lines is small.
  • a voltage signal having the same polarity is supplied to the data line connected to the first lead line and the data line connected to the third lead line, and the first lead line and the third lead line are the first lead line.
  • the capacitive coupling between the first and third lead lines is small. Therefore, compared to the case where the first, second, and third lead lines are arranged in an overlapping manner, the difference in parasitic capacitance between the lead lines is reduced, and the luminance difference of the pixels can be reduced.
  • the configuration in which the first lead line and the third lead line overlap and the second lead line does not overlap the first and third lead lines is the same as in the first embodiment described above. For this reason, it is preferably formed outside the display area excluding the seal formation area RC (see FIG. 10).
  • the display device according to the present invention is not limited to the configuration of the above-described embodiment, and may be variously modified configurations. Hereinafter, the modification is demonstrated.
  • the active matrix substrate in the above-described embodiment may be applied to a display device with a touch panel.
  • the display device with a touch panel may include an element necessary for detecting the touch position on the active matrix substrate, and may have an image display function and a touch position detection function.
  • the liquid crystal molecule driving method is a horizontal electric field driving method, and in order to realize the horizontal electric field driving method, a pixel electrode and a counter electrode (common electrode) for forming an electric field are formed on an active matrix substrate. An example will be described.
  • FIG. 14 is a schematic diagram showing an example of the arrangement of the counter electrodes formed on the active matrix substrate 10A in the present modification.
  • the data lines S and the gate lines G are not shown.
  • the active matrix substrate 10A includes the data lines S, the gate lines G, the pixel electrodes, and the like.
  • a switching element is arranged.
  • the counter electrode 51 is formed on the liquid crystal layer side of the active matrix substrate 10A so as to overlap the pixel electrode.
  • the counter electrode 51 has a rectangular shape, and a plurality of counter electrodes 51 are arranged in a matrix on the active matrix substrate 10A.
  • the active matrix substrate 10A is further provided with a controller 40.
  • the controller 40 performs control for displaying an image and control for detecting a touch position.
  • the controller 40 and each counter electrode 51 are connected by a signal line (counter electrode signal line) 52 extending in the Y-axis direction. That is, the same number of signal lines 52 as the number of counter electrodes 51 are formed on the active matrix substrate 10A.
  • the counter electrode 51 is paired with the pixel electrode and is used for image display control, and is also used for touch position detection control.
  • the counter electrode 51 has a parasitic capacitance formed between the adjacent counter electrode 51 and the like, but when a human finger or the like touches the display surface, a capacitance is formed between the human finger or the like.
  • the capacitance increases.
  • the controller 40 supplies a touch drive signal for detecting the touch position to the counter electrode 51 via the signal line 52 and receives the touch detection signal via the signal line 52. Thereby, a change in electrostatic capacitance at the position of the counter electrode 51 is detected, and the touch position is detected. That is, the signal line 52 functions as a line for transmitting and receiving a touch drive signal and a touch detection signal.
  • the touch position detection control period may be longer than the image display control period in order to improve the detection accuracy of the touch position.
  • the difference in signal delay of the data line tends to affect the display.
  • the difference in parasitic capacitance between the data lines is reduced, signal delay hardly occurs in a specific data line, and display defects can be suppressed.
  • the structure of the lead line of the third embodiment described above may be applied as the structure of the lead line for connecting the signal line 52 and the controller 40. Even if a touch drive signal or a touch detection signal having the same polarity is supplied to each signal line 52, the lead lines of the plurality of signal lines 52 are arranged to overlap each other, thereby generating a parasitic capacitance between the lead lines. Therefore, with this configuration, parasitic capacitance can be reduced.
  • the active matrix substrate in the first to third embodiments described above may be applied to an organic EL (Electro Luminescence) display device.
  • an organic EL Electro Luminescence
  • the lead lines of the data lines are arranged so as to overlap each other, a parasitic capacitance is generated between the lead lines. Therefore, with this configuration, parasitic capacitance can be reduced.

Abstract

信号線に接続された引き出し線の間の寄生容量の差を低減し得るアクティブマトリクス基板と、それを備えた表示装置及びタッチパネル付き表示装置とを提供すること。アクティブマトリクス基板は、基板上に設けられた表示領域において、互いに平行となるように配置された複数の信号線Ｓ１～Ｓ９を備え、表示領域外において複数の信号線Ｓ１～Ｓ９に接続された複数の引き出し線Ｌ１～Ｌ９を備える。複数の引き出し線Ｌ１～Ｌ９は、表示領域外において、少なくとも、基板から最も近い位置に形成された最下位配線層と、基板から最も遠い位置に形成された最上位配線層と、最下位配線層と最上位配線層との間に形成された中間配線層の３つの層に分かれて配置される。最下位配線層に設けられた引き出し線Ｌ３と接続された信号線Ｓ３と、最上位配線層に設けられた引き出し線Ｌ４と接続された信号線Ｓ４との間に容量が形成されている。

Description

アクティブマトリクス基板と、それを備えた表示装置及びタッチパネル付き表示装置
　本発明は、アクティブマトリクス基板と、それを備えた表示装置及びタッチパネル付き表示装置に関する。
　近年、高精細な画像を表示するために、ゲート線やデータ線の信号線の数が増え、それに伴って、これら信号線に接続され、表示領域外に引き回される引き出し線の数も増加している。国際公開第２０１３／０２１８６６号には、表示領域外の額縁領域を狭くするため、ゲート線やデータ線等の引き出し線を３つの配線層に分けて配置した表示装置が開示されている。特許文献１では、３つの配線のうち、ベース基板に近い配線層に設けられた引き出し線（以下、第１の引き出し線）とベース基板に遠い配線層に設けられた引き出し線（以下、第３の引き出し線）とが、絶縁層を介して重ねて配置されている。
　国際公開第２０１３／０２１８６６号の場合、第１の引き出し線と第３の引き出し線との間は距離が離れているため、これら引き出し線の間に形成される寄生容量は小さくなる。しかしながら、中間の配線層に設けられた引き出し線（以下、第２の引き出し線）は、絶縁層を介して第１の引き出し線と第３の引き出し線に隣接されているため、第１の引き出し線と第３の引き出し線と比べて寄生容量が大きくなる。その結果、第２の引き出し線と接続される信号線の負荷が他の引き出し線よりも大きくなり、信号遅延が生じやすくなる。
　本発明は、信号線に接続された引き出し線の間の寄生容量の差を低減し得るアクティブマトリクス基板と、それを備えた表示装置及びタッチパネル付き表示装置とを提供することを目的とする。
　本発明の一実施形態におけるアクティブマトリクス基板は、基板と、前記基板上に設けられた表示領域において、互いに平行となるように配置された複数の信号線と、前記基板上の表示領域外において前記複数の信号線と接続され、接続された信号線に電圧信号を供給する複数の引き出し線と、を備え、前記複数の引き出し線は、前記表示領域外において、少なくとも、前記基板から最も近い位置に形成された最下位配線層と、前記基板から最も遠い位置に形成された最上位配線層と、前記最下位配線層と前記最上位配線層との間に形成された中間配線層の３つの層に分かれて配置され、前記最下位配線層、前記中間配線層、及び前記最上位配線層に設けられた引き出し線が重なるように配置され、前記最下位配線層に設けられた引き出し線と接続された信号線と、前記最上位配線層に設けられた引き出し線と接続された信号線との間に容量が形成されている。
　本発明によれば、信号線に接続された引き出し線の間の寄生容量の差を低減することができる。
図１は、第１実施形態における表示装置の断面図である。 図２は、図１に示すアクティブマトリクス基板の概略構成を示す模式図である。 図３は、図２に示すデータ線に接続された引き出し線の一部を拡大した模式図である。 図４は、図３に示すアクティブマトリクス基板のＡ－Ａ線の概略断面図である。 図５は、図２に示すデータ線に供給される電圧信号の極性を説明する模式図である。 図６は、データ線の信号遅延による画素の電位低下を説明するための波形図である。 図７Ａは、第１実施形態における額縁領域に配置された構成例１のデータ線の構造を示す模式図である。 図７Ｂは、図７Ａに示すアクティブマトリクス基板のＢ－Ｂ線の概略断面図である。 図８Ａは、第１実施形態における額縁領域に配置された構成例２のデータ線の構造を示す模式図である。 図８Ｂは、図８Ａに示すアクティブマトリクス基板のＣ－Ｃ線の概略断面図である。 図９Ａは、第１実施形態における額縁領域に配置された構成例３のデータ線の構造を示す模式図である。 図９Ｂは、第１実施形態における額縁領域に配置された構成例４のデータ線の構造を示す模式図である。 図１０は、アクティブマトリクス基板に設けられるシール形成領域を示す模式図である。 図１１Ａは、第２実施形態におけるデータ線と引き出し線の接続部分を拡大した模式図である。 図１１Ｂは、図１１Ａに示すアクティブマトリクス基板のＤ－Ｄ線の概略断面図である。 図１２Ａは、第２実施形態における額縁領域に配置されたデータ線の構造を示す模式図である。 図１２Ｂは、図１２Ａに示すアクティブマトリクス基板のＥ－Ｅ線の概略断面図である。 図１３は、第３実施形態における引き出し線の配置例を示す断面図である。 図１４は、変形例１におけるアクティブマトリクス基板に形成されている対向電極の配置の一例を示す模式図である。
　本発明の一実施形態におけるアクティブマトリクス基板は、基板と、前記基板上に設けられた表示領域において、互いに平行となるように配置された複数の信号線と、前記基板上の表示領域外において前記複数の信号線と接続され、接続された信号線に電圧信号を供給する複数の引き出し線と、を備え、前記複数の引き出し線は、前記表示領域外において、少なくとも、前記基板から最も近い位置に形成された最下位配線層と、前記基板から最も遠い位置に形成された最上位配線層と、前記最下位配線層と前記最上位配線層との間に形成された中間配線層の３つの層に分かれて配置され、前記最下位配線層、前記中間配線層、及び前記最上位配線層に設けられた引き出し線が重なるように配置され、前記最下位配線層に設けられた引き出し線と接続された信号線と、前記最上位配線層に設けられた引き出し線と接続された信号線との間に容量が形成されている（第１の構成）。
　第１の構成によれば、アクティブマトリクス基板は、基板上の表示領域に配置された複数の信号線と、表示領域外において複数の信号線と接続された複数の引き出し線とを備える。複数の引き出し線は、少なくとも、最下位配線層と中間配線層と最上位配線層の３つの層に分かれて配置される。最下位配線層と中間配線層と最上位配線層にそれぞれ配置された引き出し線が重なり、最下位配線層に配置された引き出し線に接続された信号線と、最上位配線層に配置された引き出し線に接続された信号線との間に容量が形成される。そのため、中間配線層に配置された引き出し線に接続された信号線の寄生容量と、最下位配線層と最上位配線層に配置された引き出し線に接続された信号線の寄生容量との差が低減される。その結果、各信号線の負荷のばらつきが小さくなり、特定の信号線の信号遅延による表示不良が軽減される。
　第１の構成において、前記容量は、前記基板に対して垂直方向に形成されてもよい（第２の構成）。
　第２の構成によれば、各信号線の間の寄生容量の差を低減しつつ、容量を形成するためのスペースの省スペース化を図ることができる。
　第２の構成において、前記最下位配線層に設けられた引き出し線と接続された信号線と、前記最上位配線層に設けられた引き出し線と接続された信号線とに重なり、前記最下位配線層に設けられた引き出し線と接続された信号線と、前記最上位配線層に設けられた引き出し線と接続された信号線の一方の信号線と接続された金属膜を備え、前記容量は、前記金属膜を介して、前記最下位配線層に設けられた引き出し線と接続された信号線と、前記最上位配線層に設けられた引き出し線と接続された信号線との間に形成されることとしてもよい（第３の構成）。
　第３の構成によれば、容量を形成するためのスペースの省スペース化を図ることができる。
　第１の構成において、前記容量は、前記基板に対して水平方向に形成されてもよい（第４の構成）。
　第４の構成によれば、容量を形成するための工程を増やすことなく、各信号線の間の寄生容量の差を低減することができる。
　第４の構成において、前記最下位配線層に設けられた引き出し線と接続された信号線と、前記最上位配線層に設けられた引き出し線と接続された信号線とが、前記中間配線層に設けられた引き出し線よりも近接して設けられていることとしてもよい（第５の構成）。
　第５の構成によれば、最下位配線層と最上位配線層に配置された各引き出し線と接続された信号線の間を近接して配置するため、これら信号線の間の容量を形成するために新たな工程を必要としない。
　第２から第５のいずれかの構成において、さらに、前記表示領域外においてシール部材を配置するためのシール形成領域を有し、前記容量は、前記表示領域外において、前記シール形成領域を除いた領域に形成されることとしてもよい（第６の構成）。
　第６の構成によれば、シール部材を硬化させるための光を照射するための領域を確保することができる。
　第１から第６のいずれかの構成において、前記電圧信号は、前記表示領域に表示する画像データに応じた電圧信号であり、前記中間配線層に設けられた引き出し線と接続された信号線は、前記基板の水平方向において当該信号線に隣接して配置され、前記最下位配線層と前記最上位配線層にそれぞれ設けられた引き出し線と接続された信号線に供給される電圧信号と反対の極性の電圧信号が供給され、前記容量は、互いに極性が異なる電圧信号が供給され、前記最下位配線層と前記最上位配線層にそれぞれ設けられた引き出し線と接続された信号線の間に形成されることとしてもよい（第７の構成）。
　第７の構成によれば、中間配線層に配置された引き出し線と接続された信号線は、隣接する信号線であって、最下位配線層と最上位配線層とに配置された引き出し線と接続された信号線と逆極性の電圧信号が供給される。最下位配線層と最上位配線層に配置された引き出し線に接続され、互いに極性が異なる電圧信号が供給される信号線の間に容量が形成される。そのため、同極性の電圧信号が供給され、最下位配線層と最上位配線層に配置された引き出し線に接続された信号線の間に容量を形成する場合と比べて容量を大きくすることができ、各信号線の間の寄生容量の差をより低減することができる。
　本発明の一実施形態におけるアクティブマトリクス基板は、基板と、前記基板上に設けられた表示領域において、互いに平行となるように配置された複数の信号線と、前記基板上の表示領域外において前記複数の信号線と接続され、接続された信号線に電圧信号を供給する複数の引き出し線と、を備え、前記複数の引き出し線は、前記表示領域外において、少なくとも、前記基板から最も近い位置に形成された最下位配線層と、前記基板から最も遠い位置に形成された最上位配線層と、前記最下位配線層と前記最上位配線層との間に形成された中間配線層の３つの層に分かれて配置され、前記最下位配線層と前記最上位配線層にそれぞれ設けられた引き出し線が重なり、前記中間配線層に設けられた引き出し線が、前記最下位配線層と前記最上位配線層に設けられた各引き出し線と重ならない位置に設けられる（第８の構成）。
　第８の構成によれば、アクティブマトリクス基板は、基板上の表示領域に配置された複数の信号線と、表示領域外において複数の信号線と接続された複数の引き出し線とを備える。複数の引き出し線は、少なくとも、最下位配線層と中間配線層と最上位配線層の３つの層に分かれて配置される。下位配線層と最上位配線層に設けられた各引き出し線が重なり、中間配線層に配置された引き出し線が、最下位配線層と最上位配線層に設けられた各引き出し線と重ならない。そのため、最下位配線層と中間配線層と最上位配線層にそれぞれ配置された引き出し線が重なっている場合と比べ、各引き出し線の間の寄生容量の差が低減される。その結果、各信号線の負荷のばらつきが小さくなり、特定の信号線の信号遅延による表示不良が軽減される。
　第８の構成において、さらに、前記表示領域外においてシール部材を配置するためのシール形成領域を有し、前記表示領域外であって、前記シール形成領域を除いた領域において、前記最下位配線層と前記最上位配線層にそれぞれ設けられた引き出し線が重なり、前記中間配線層に設けられた引き出し線が、前記最下位配線層と前記最上位配線層に設けられた各引き出し線と重ならない位置に設けられることとしてもよい（第９の構成）。
　第９の構成によれば、シール部材を硬化させるための光を照射するための領域を確保することができる。
　第８又は９の構成において、前記電圧信号は、前記表示領域に表示する画像データに応じた電圧信号であり、前記中間配線層に設けられた引き出し線と接続された信号線は、前記基板の水平方向において当該信号線に隣接して配置され、前記最下位配線層と前記最上位配線層にそれぞれ設けられた引き出し線と接続された信号線に供給される電圧信号と反対の極性の電圧信号が供給されることとしてもよい（第１０の構成）。
　第１０の構成によれば、中間配線層に配置された引き出し線と接続された信号線は、隣接する信号線であって、最下位配線層と最上位配線層とに配置された引き出し線と接続された信号線と逆極性の電圧信号が供給される。最下位配線層及び最上位配線層にそれぞれ配置された引き出し線は同極性の電圧信号が供給されるため、これら引き出し線の間における容量結合は小さい。また、中間配線層に配置された引き出し線は、最下位配線層及び最上位配線層にそれぞれ配置された引き出し線と重ならないため、互いに逆極性の電圧信号が供給されても寄生容量を抑制することができる。
　本発明の一実施形態における表示装置は、第１から第１０のいずれかの構成のアクティブマトリクス基板と、前記アクティブマトリクス基板と対向して配置され、カラーフィルタを有する対向基板と、前記アクティブマトリクス基板と前記対向基板との間に配置された液晶層と、を備える（第１１の構成）。
　第１１の構成によれば、各信号線の負荷のばらつきが小さくなり、特定の信号線の信号遅延による表示不良が軽減される。
　本発明の一実施形態における表示装置は、第１から第６、第８、及び第９のいずれかの構成のアクティブマトリクス基板と、前記アクティブマトリクス基板と対向して配置された対向基板と、前記アクティブマトリクス基板と前記対向基板との間に配置された発光層と、を備える（第１２の構成）
　第１２の構成によれば、各信号線の負荷のばらつきが小さくなり、特定の信号線の信号遅延による表示不良が軽減される。
　本発明の一実施形態におけるタッチパネル付き表示装置は、第１から第１０のいずれかの構成のアクティブマトリクス基板を備え、前記アクティブマトリクス基板は、さらに、複数の画素電極と、前記複数の画素電極に対向して配置された複数の対向電極と、前記複数の対向電極のそれぞれと接続され、タッチ位置を検出するための電圧信号が供給される複数の対向電極信号線と、を備える（第１３の構成）。
　第１３の構成によれば、アクティブマトリクス基板における各信号線の負荷のばらつきが小さくなり、特定の信号線の信号遅延による表示不良が軽減される。
　［第１実施形態］
　以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一または相当部分には同一符号を付してその説明は繰り返さない。なお、説明を分かりやすくするために、以下で参照する図面においては、構成が簡略化または模式化して示されたり、一部の構成部材が省略されたりしている。また、各図に示された構成部材間の寸法比は、必ずしも実際の寸法比を示すものではない。
　図１は、本実施形態の表示装置が備える表示パネルの概略構成図である。本実施形態における表示パネル１は、アクティブマトリクス基板１０と、対向基板１１と、アクティブマトリクス基板１０と対向基板１１との間に挟持された液晶層１２とを備える。なお、表示装置は、アクティブマトリクス基板１０の背面側にバックライト（図示略）を備える。
　図２は、アクティブマトリクス基板１０の概略構成図である。アクティブマトリクス基板１０は、複数のゲート線Ｇと複数のデータ線Ｓとを有する。アクティブマトリクス基板１０は、ゲート線Ｇとデータ線Ｓとで区画された複数の画素を有し、複数の画素が形成された領域は、アクティブマトリクス基板１０の表示領域Ｒ０となる。
　各画素には、画素電極と、スイッチング素子とが配置されている。スイッチング素子は、例えば、薄膜トランジスタが用いられ、薄膜トランジスタのゲート電極、ソース電極、及びドレイン電極はそれぞれ、ゲート線Ｇ、データ線Ｓ、及び画素電極に接続されている。
　アクティブマトリクス基板１０は、表示領域Ｒ０の外側の領域（額縁領域）に、ソースドライバ２０とゲートドライバ３０とを有する。ソースドライバ２０は、各データ線Ｓと接続され、各データ線Ｓに画像データに応じた電圧信号を供給する。ゲートドライバ３０は、各ゲート線Ｇと接続され、各ゲート線Ｇに電圧信号を順次供給してゲート線Ｇを走査する。
　対向基板１１は、例えば、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色のカラーフィルタ（図示略）と、共通電極（図示略）とを備える。共通電極は、例えば、画素電極と対向するように表示領域Ｒ０の全体にわたって設けられる。
　３色のカラーフィルタは、画素電極に対応して設けられ、画素電極は、ＲＧＢのいずれか一色のサブ画素として機能する。サブ画素は、画素電極、共通電極、画素電極と共通電極との間の液晶層１２によって液晶容量が形成される。
　図２に示すように、データ線Ｓは、ソースドライバ２０が設けられた額縁領域に設けられた引き出し線Ｌと接続されている。引き出し線Ｌは、ソースドライバ２０と接続され、ソースドライバ２０から供給される電圧信号を、接続されたデータ線Ｓに供給する。
　図３は、図２に示す一部のデータ線Ｓと接続された引き出し線Ｌの一部を拡大した模式図である。図３に示す一部の引き出し線Ｌに接続されているデータ線Ｓをデータ線Ｓ１～Ｓ９とする。図３において、データ線Ｓ１～Ｓ９の上に記載の文字Ｒ，Ｇ，Ｂは、データ線Ｓ１～Ｓ９に対応するサブ画素の色を示している。また、図４は、図３に示すＡ－Ａ線の断面を表す模式図である。
　図３に示すように、データ線Ｓ１～Ｓ９はそれぞれ、Ｌ１～Ｌ９で示す引き出し線と接続されている。引き出し線Ｌ１、Ｌ４、Ｌ７は、データ線Ｓ１、Ｓ４、Ｓ７を額縁領域まで引き回すことによって構成され、データ線Ｓ１、Ｓ４、Ｓ７と同層に形成されている。引き出し線Ｌ１、Ｌ４、Ｌ７の線幅は例えば４μｍであり、引き出し線Ｌ１とＬ４との距離、引き出し線Ｌ４とＬ７との距離は例えば３μｍである。
　引き出し線Ｌ２、Ｌ５、Ｌ８は、データ線Ｓ２、Ｓ５、Ｓ８よりも下層に設けられており、コンタクト部ＣＨａにおいて、データ線Ｓ２、Ｓ５、Ｓ８とそれぞれ接続されている。引き出し線Ｌ２、Ｌ５、Ｌ８は、導電性を有する金属膜で構成されている。引き出し線Ｌ２、Ｌ５、Ｌ８は、例えばゲート線Ｇと同層に形成されている。引き出し線Ｌ２、Ｌ５、Ｌ８の線幅は例えば４μｍであり、引き出し線Ｌ２とＬ５との距離、引き出し線Ｌ５とＬ８との距離は例えば３μｍである。
　引き出し線Ｌ３、Ｌ６、Ｌ９は、引き出し線Ｌ２、Ｌ５、Ｌ８よりも下層に設けられており、コンタクト部ＣＨｂにおいて、データ線Ｓ３、Ｓ６、Ｓ９とそれぞれ接続されている。引き出し線Ｌ３、Ｌ６、Ｌ９は、導電性を有する金属膜で構成されている。引き出し線Ｌ３、Ｌ６、Ｌ９の線幅は例えば４μｍであり、引き出し線Ｌ３とＬ６との距離、引き出し線Ｌ６とＬ９との距離は例えば３μｍである。
　より具体的には、図４に示すように、引き出し線Ｌ３、Ｌ６、Ｌ９は、ベース基板１１０の上に形成されている。引き出し線Ｌ３、Ｌ６、Ｌ９を覆うように第１絶縁膜１１１が形成され、引き出し線Ｌ２、Ｌ５、Ｌ８は、第１絶縁膜１１１を介して、引き出し線Ｌ３、Ｌ６、Ｌ９と重なるように形成されている。引き出し線Ｌ２、Ｌ５、Ｌ８を覆うように第２絶縁膜１１２が形成され、第２絶縁膜１１２を介して、引き出し線Ｌ１、Ｌ４、Ｌ７は、引き出し線Ｌ２、Ｌ５、Ｌ８と重なるように形成されている。そして、引き出し線Ｌ１、Ｌ４、Ｌ７を覆うように第３絶縁膜１１３が形成されている。つまり、３本ずつの引き出し線Ｌは、それぞれ３つの配線層に分けて配置され、第１絶縁膜１１１と第２絶縁膜１１２とを介して重なっている。第１絶縁膜１１１と第２絶縁膜１１２として、例えば、膜厚が２００ｎｍ～８００ｎｍの窒化ケイ素（ＳｉＮｘ）や二酸化ケイ素（ＳｉＯ２）などを用いることができる。
　以下、引き出し線Ｌを、ベース基板１１０から近い順に、第１の引き出し線、第２の引き出し線、第３の引き出し線とする。つまり、この例では、引き出し線Ｌ３、Ｌ６、Ｌ９は第１の引き出し線、引き出し線Ｌ２、Ｌ５、Ｌ８は第２の引き出し線、引き出し線Ｌ１、Ｌ４、Ｌ７は第３の引き出し線である。
　このように、３本の引き出し線Ｌを額縁領域において重ねて配置するとき、あるデータ線Ｓに対応する引き出し線と、あるデータ線Ｓに隣接する２本のデータ線Ｓにそれぞれ対応する引き出し線との間には寄生容量が生じる。すなわち、第２の引き出し線は、第１の引き出し線及び第３の引き出し線との間に寄生容量（Ｃ１２＋Ｃ２３）を有する。一方、第１の引き出し線は、第２の引き出し線との間の寄生容量（Ｃ１２）と、隣接する列の第３の引き出し線との間の寄生容量（Ｃ１３）を有する。同様に、第３の引き出し線は、第２の引き出し線との間の寄生容量（Ｃ２３）と、隣接する列の第１の引き出し線との間の寄生容量（Ｃ１３）を有する。寄生容量Ｃ１３は、寄生容量Ｃ１２及びＣ２３よりも小さい。ここで、ある第２の引き出し線は、隣接する他の第２の引き出し線との間にも寄生容量が形成される。しかし、例えば、第１絶縁膜１１１と第２絶縁膜１１２の膜厚が２００ｎｍ～８００ｎｍであり、隣接する第２の引き出し線の間の距離が３μｍであれば、第２の引き出し線の間の容量は、寄生容量Ｃ１２及びＣ２３よりも十分小さい。また、第１の引き出し線の間の容量や、第３の引き出し線の間の容量も、寄生容量Ｃ１２及びＣ２３よりも十分小さい。
　つまり、第２の引き出し線に接続されたデータ線Ｓは、第２の引き出し線の寄生容量（Ｃ１２＋Ｃ２３）の影響を受ける。その寄生容量は、第１、第３の引き出し線に接続されたデータ線Ｓに影響する寄生容量、すなわち、第１、第３の引き出し線の寄生容量（Ｃ１２＋Ｃ１３、又はＣ２３＋Ｃ１３）よりも大きい。その結果、第２の引き出し線に接続されたデータ線Ｓは、第１、第３の引き出し線に接続されたデータ線Ｓよりも負荷が大きくなるため、第２の引き出し線に接続されたデータ線Ｓに対応する画素の電位が低下し、隣接画素との間で輝度差が生じる。このような表示不良は、列反転駆動、ドット反転駆動、及びＺ反転駆動の場合に現れやすい。以下、この場合における画素の電位変化について説明する。
　図５は、一のフレームにおいて、隣接するデータ線Ｓに対して逆極性のデータ信号が供給されている状態を示す模式図である。図６は、第１の引き出し線と第３の引き出し線に接続されたデータ線Ｓに対応する画素と、第２の引き出し線に接続されたデータ線に対応する画素の電圧波形とを表す波形図である。なお、図６において、波形Ｗｇはゲート線Ｇの電圧波形、波形Ｗｃは共通電極の電圧波形を表している。また、波形Ｗｓａは第１、第３の引き出し線に接続されたデータ線Ｓの電圧波形、波形Ｗｐａは、これらデータ線Ｓに対応する画素の電圧波形を表している。また、波形Ｗｓｂは第２の引き出し線に接続されたデータ線Ｓの電圧波形、波形Ｗｐｂは、このデータ線Ｓに対応する画素の電圧波形を表している。
　上記したように、第１、第３の引き出し線よりも第２の引き出し線の寄生容量が大きい。そのため、図６に示すように、波形Ｗｓｂは、波形Ｗｓａに比べて波形が鈍り、波形Ｗｐｂは、波形Ｗｐａに比べて画素の電位がΔＶだけ低下している。
　つまり、第２の引き出し線Ｌ２、Ｌ５、Ｌ８（図４参照）に接続されたデータ線Ｓ２、Ｓ５、Ｓ８は、第２の引き出し線の寄生容量によって、第１、第３の引き出し線に接続されたデータ線Ｓ１、Ｓ３、Ｓ４、Ｓ６、Ｓ７、Ｓ９よりも信号が遅延する。そのため、データ線Ｓ２、Ｓ５、Ｓ８に対応する画素の電位は、データ線Ｓ１、Ｓ３、Ｓ４、Ｓ６、Ｓ７、Ｓ９に対応する画素よりも低下し、データ線Ｓ２、Ｓ５、Ｓ８に対応する画素と、データ線Ｓ１、Ｓ３、Ｓ４、Ｓ６、Ｓ７、Ｓ９に対応する画素との間で輝度差が生じる。
　上記現象は、第２の引き出し線の寄生容量と、第１、第３の引き出し線の寄生容量とに差があることによって生じる。そのため、本実施形態では、第１の引き出し線と第３の引き出し線にそれぞれ接続され、供給されるデータ信号の極性が互いに異なるデータ線の間に容量を形成することにより、第２の引き出し線の寄生容量と、第１、第３の引き出し線の寄生容量との差を低減する。以下、その構成例１～４を説明する。
　（構成例１）
　図７Ａは、図２に示すアクティブマトリクス基板１０において、ソースドライバ２０と反対側の額縁領域Ｒ２に設けられたデータ線の一部（Ｓ１～Ｓ６）を拡大した模式図である。また、図７Ｂは、図７ＡにおけるＢ－Ｂ線の概略断面を表している。
　図７Ｂに示すように、ベース基板１１０の上には、第１絶縁膜１１１が形成され、第１絶縁膜１１１の上には、第２の引き出し線と同じ材料からなる金属膜Ｌａが形成されている。そして、第１絶縁膜１１１、金属膜Ｌａを覆うように第２絶縁膜１１２が形成され、第２絶縁膜１１２の上には、データ線Ｓ２～Ｓ４が形成されている。データ線Ｓ３と金属膜Ｌａとは第２絶縁膜１１２を介して重なり、データ線Ｓ４は、第２絶縁膜１１２に設けられたコンタクトホールＣＨ１を介して金属膜Ｌａと接続されている。
　図５に示したように、第１の引き出し線Ｌ３と接続されたデータ線Ｓ３と、第３の引き出し線Ｌ４と接続されたデータ線Ｓ４は互いに逆極性のデータ信号が供給される。したがって、図７Ａ及び７Ｂの構成により、金属膜Ｌａを介してデータ線Ｓ４とデータ線Ｓ３との間に容量Ｃａが形成される。言い換えれば、ベース基板１１０に対して垂直な方向に、データ線Ｓ４とＳ３との間に容量Ｃａが形成される。
　これにより、データ線Ｓ３は、第１の引き出し線Ｌ３の寄生容量（Ｃ１２＋Ｃ１３）に加え、データ線Ｓ４との間の寄生容量Ｃａの影響を受ける。同様に、データ線Ｓ４は、第３の引き出し線Ｌ４の寄生容量（Ｃ２３＋Ｃ１３）に加え、データ線Ｓ３との間の寄生容量Ｃａの影響を受ける。その結果、第２の引き出し線Ｌ２に接続されたデータ線Ｓ２の寄生容量と、第１の引き出し線Ｌ３に接続されたデータ線Ｓ３の寄生容量の差が小さくなり、これらデータ線に対応する画素間の輝度差が小さくなる。
　なお、容量を形成する２本のデータ線は、第１、第３の引き出し線とそれぞれ接続され、互いに逆極性のデータ信号が供給される２本のデータ線である。つまり、図４、５の例では、データ線Ｓ３とＳ４との間、及びデータ線Ｓ６とＳ７との間に容量を形成するようにする。データ線Ｓ１とＳ３は、第３、第１の引き出し線Ｌ３、Ｌ１にそれぞれ接続されるが、これらデータ線には同極性のデータ信号が供給される。同極性のデータ信号が供給される２本のデータ線の間の容量結合は、逆極性のデータ信号が供給されるデータ線Ｓ３とＳ４との間の容量結合よりも小さい。そのため、列反転駆動、ドット反転駆動、及びＺ反転駆動の場合には、第１、第３の引き出し線とそれぞれ接続され、互いに逆極性のデータ信号が供給される２本のデータ線の間に容量を形成することが望ましい。
　（構成例２）
　図８Ａは、図７Ａと同様、額縁領域Ｒ２に設けられたデータ線Ｓ１～Ｓ６を例示した図である。また、図８Ｂは、図８ＡにおけるＣ－Ｃ線の概略断面を表している。なお、図８Ａ及び８Ｂにおいて、上記構成例１と同じ構成には構成例１と同じ符号を付している。以下、構成例１と異なる構成について主に説明する。
　図８Ｂに示すように、この例では、ベース基板１１０の上に、第１の引き出し線と同じ材料からなる金属膜Ｌｂが形成され、金属膜Ｌｂを覆うように第１絶縁膜１１１が形成されている。データ線Ｓ３は、金属膜Ｌｂと重なり、第１絶縁膜１１１と第２絶縁膜１１２とを貫通するコンタクトホールＣＨ２において金属膜Ｌｂと接続されている。また、構成例１と同様、第１絶縁膜１１１の上に金属膜Ｌａが形成され、金属膜Ｌａとデータ線Ｓ３とが重なり、コンタクトホールＣＨ１を介してデータ線Ｓ４と金属膜Ｌａとが接続されている。これにより、データ線Ｓ３と金属膜Ｌａとの間に容量Ｃａが形成されるとともに、金属膜Ｌａと金属膜Ｌｂとの間に容量Ｃｂが形成される。すなわち、金属膜Ｌａと金属膜Ｌｂとを介して、データ線Ｓ４とＳ３の間に容量Ｃａと容量Ｃｂとが形成される。このように構成することにより、大きな領域を要することなく、構成例１と比べてデータ線Ｓ３とＳ４との間により大きい容量を形成することができる。
　（構成例３）
　図９Ａは、構成例１と同様、額縁領域Ｒ２に設けられたデータ線Ｓ１～Ｓ６を例示した図である。図９Ａに示すように、データ線Ｓ３とＳ４の間隔が、データ線Ｓ３とＳ２の間、及びデータ線Ｓ４とＳ５の間よりも狭くなるように、データ線Ｓ３とＳ４が屈曲されている。
　このように構成することで、データ線Ｓ３とＳ４の間で容量結合が生じる。つまり、この例では、ベース基板１１０に対して水平な方向に、データ線Ｓ３とＳ４の間に容量が形成される。その結果、第２の引き出し線に接続されたデータ線Ｓ２の寄生容量と、第１、第３の引き出し線に接続されたデータ線Ｓ４とＳ３の寄生容量との差を小さくすることができる。なお、容量を形成するデータ線Ｓは、データ線Ｓ３とＳ４に限らない。第１、第３の引き出し線に接続され、互いに逆極性の電圧信号が供給されるデータ線Ｓは上記と同様に構成される。
　（構成例４）
　図９Ｂは、構成例１と同様、額縁領域Ｒ２においてデータ線Ｓ３とＳ４の間に容量を形成する構成例であるが、容量を形成するデータ線の形状が構成例３と異なる。図９Ｂに示すように、本構成例では、データ線Ｓ３とＳ４は額縁領域において櫛歯形状を有し、櫛歯部分が入れ子となるように配置されている。なお、容量を形成するデータ線Ｓは、データ線Ｓ３とＳ４に限らない。第１、第３の引き出し線に接続され、互いに逆極性の電圧信号が供給されるデータ線Ｓは上記と同様に構成される。
　このように構成することで、データ線Ｓ３とＳ４の間に、ベース基板１１０に水平な方向に容量が形成される。その結果、第２の引き出し線に接続されたデータ線Ｓ２の寄生容量と、第１、第３の引き出し線に接続されたデータ線Ｓ４とＳ３の寄生容量との差を小さくすることができる。
　なお、構成例１から４に記載の構成は、レイアウトの観点からは、引き出し線が配置されておらず、設計自由度の高いソースドライバ２０と反対側の額縁領域Ｒ２に設けることが好ましい。一方、データ線の電圧波形の鈍り方の差を抑制する観点からは、データ線の寄生容量の差が生じる部分に近い領域、すなわち、ソースドライバ２０側の額縁領域に設けることが好ましい。また、構成例１から４に記載の構成は、アクティブマトリクス基板１０と、対向基板１１とを貼り合わせるためのシール部材が設けられたシール形成領域に設けないことが好ましい。シール形成領域は、例えば、図１０に示すように、表示領域Ｒ０の外側の額縁領域において、ゲート線Ｇとデータ線Ｓとを囲う破線領域ＲＣに設けられる。シール部材として、光硬化樹脂や光・熱硬化併用型樹脂を使用する場合、シール形成部に構成例３や構成例４の構成を配置すると、シール部材を硬化させるための光（例えば紫外線）を照射するための領域を十分に確保できない場合があるためである。
　［第２実施形態］
　上述した第１実施形態では、３本ずつの引き出し線Ｌが３つの層に分かれて配置されている例を説明したが、本実施形態では、４本ずつの引き出し線Ｌが４つの層に分かられて配置される例について説明する。
　図１１Ａは、図２に示す一部のデータ線Ｓと接続された引き出し線Ｌの一部を拡大した模式図である。また、図１１Ｂは、図１１Ａに示すＤ－Ｄ線の概略断面を表している。なお、図１１Ａ、１１Ｂにおいて、第１実施形態と同様の構成には第１実施形態と同じ符号を付している。
　図１１Ａには、第１実施形態と同様、データ線Ｓ１～Ｓ９に接続された引き出し線Ｌ１～Ｌ９が例示されているが、引き出し線の接続方法が第１実施形態と異なる。以下、第１実施形態と異なる構成について説明する。
　引き出し線Ｌ２、Ｌ６は、データ線Ｓ２、Ｓ６を額縁領域まで引き回すことによって構成され、データ線Ｓと同層に形成されている。この例において、引き出し線Ｌ２、Ｌ６は、第３の引き出し線である。
　引き出し線Ｌ３、Ｌ７は、第３の引き出し線よりも下層に設けられており、コンタクト部ＣＨａにおいて、データ線Ｓ３、Ｓ７とそれぞれ接続されている。この例において、引き出し線Ｌ３、Ｌ７は、第２の引き出し線である。
　引き出し線Ｌ４、Ｌ８は、第２の引き出し線よりも下層に設けられており、コンタクト部ＣＨｂにおいて、データ線Ｓ４、Ｓ８とそれぞれ接続されている。この例において、引き出し線Ｌ４、Ｌ８は、第１の引き出し線である。
　また、引き出し線Ｌ１、Ｌ５は、第３絶縁膜１１３の上に配置され、コンタクト部ＣＨｃにおいて、データ線Ｓ１、Ｓ５とそれぞれ接続されている。以下、引き出し線Ｌ１、Ｌ５を第４の引き出し線とする。つまり、第４の引き出し線Ｌ１、Ｌ５は、データ線Ｓよりも上層に設けられている。そして、第４の引き出し線Ｌ１、Ｌ５を覆うように第４絶縁膜１１４が形成されている。
　このように、本実施形態では、引き出し線Ｌ１～Ｌ４と、引き出し線Ｌ５～Ｌ８の４本ずつの引き出し線が重ねて配置されている。この場合、例えば、第２、第３の引き出し線Ｌ２、Ｌ３は、第１、第４の引き出し線Ｌ１、Ｌ４の間に配置されているため、第１、第４の引き出し線Ｌ１、Ｌ４よりも他の引き出し線との間に生じる寄生容量が大きい。そのため、本実施形態では、第２、第３の引き出し線と接続されたデータ線Ｓの寄生容量と、第１、第４の引き出し線と接続されたデータ線Ｓとの寄生容量の差を軽減するため、第１、第４の引き出し線と接続されたデータ線Ｓの間に容量を形成する。
　図１２Ａは、額縁領域Ｒ２に設けられたデータ線Ｓ２～Ｓ６を拡大した模式図である。また、図１２Ｂは、図１２ＡにおけるＥ－Ｅ線の概略断面を表している。
　図１２Ｂに示すように、ベース基板１１０の上には、第１絶縁膜１１１が形成され、第１絶縁膜１１１の上には、第２絶縁膜１１２が形成されている。そして、第２絶縁膜１１２の上には、データ線Ｓ２～Ｓ５が形成され、データ線Ｓ２～Ｓ５を覆うように第３絶縁膜１１３が形成されている。第３絶縁膜１１３の上には第４の引き出し線と同じ材料からなる金属膜Ｌｃが形成され、金属膜Ｌｃを覆うように、第３絶縁膜１１３の上には第４絶縁膜１１４が形成されている。データ線Ｓ４と金属膜Ｌｃとは第３絶縁膜１１３を介して重なり、データ線Ｓ５は、第３絶縁膜１１３に設けられたコンタクトホールＣＨ３を介して金属膜Ｌｃと接続されている。
　これにより、金属膜Ｌｃを介して、データ線Ｓ４とＳ５の間に容量Ｃｃが形成される。したがって、データ線Ｓ４の寄生容量は、第１の引き出し線Ｌ４と第２の引き出し線Ｌ３との間の寄生容量と、容量Ｃｃとを加えたものとなる。また、データ線Ｓ５の寄生容量は、第４の引き出し線Ｌ４と第３の引き出し線Ｌ６との間の寄生容量と、容量Ｃｃとを加えたものとなる。そのため、第２、第３の引き出し線に接続されたデータ線の寄生容量と、第１、第４の引き出し線に接続されたデータ線の寄生容量との差が小さくなる。その結果、各データ線Ｓの負荷のばらつきが低減され、画素間に生じる輝度差が軽減される。
　［第３実施形態］
　上述した第１及び第２実施形態では、ベース基板１１０から最も遠い最上位層に配置される引き出し線と、ベース基板１１０から最も近い最下位層に配置される引き出し線との間に容量を形成する構造により、データ線の寄生容量のばらつきを軽減する例を説明した。本実施形態では、第１実施形態の構造とは異なる構造によってデータ線の寄生容量のばらつきを軽減する例を説明する。
　図１３は、引き出し線Ｌが３つの層に分かれて配置される例を示す断面図である。図１３において、第１実施形態と同様の構成には第１実施形態と同じ符号を付している。
　図１３に示すように、データ線Ｓ１～Ｓ９と接続される引き出し線Ｌ１～Ｌ９は、第１実施形態と同様、３つの層に分かれて配置されているが、第２の引き出し線Ｌ２、Ｌ５、Ｌ８のＸ軸方向の位置が、第１、第３の引き出し線Ｌ１、Ｌ３、Ｌ４、Ｌ６、Ｌ７、Ｌ９の位置とずれている。すなわち、第２の引き出し線Ｌ２、Ｌ５、Ｌ８は、第１、第３の引き出し線Ｌ１、Ｌ３、Ｌ４、Ｌ６、Ｌ７、Ｌ９と重ならない点で第１実施形態と異なる。
　図５に示したように、第２の引き出し線Ｌ２、Ｌ５、Ｌ８に接続されるデータ線Ｓ２、Ｓ５、Ｓ８は、隣接するデータ線と逆極性の電圧信号が供給される。言い換えれば、データ線Ｓ２に隣接するデータ線Ｓ１とＳ３、データ線Ｓ５に隣接するデータ線Ｓ４とＳ６、データ線Ｓ８に隣接するデータ線Ｓ７とＳ９の各２本のデータ線は同極性の電圧信号が供給される。そのため、第１実施形態の図４に示すように、３本の引き出し線を重ねて配置する場合には、中間に配置される第２の引き出し線に接続されるデータ線は、第１、第３の引き出し線に接続されるデータ線よりも寄生容量による負荷が大きい。
　一方、本実施形態では、図１３に示すように、第１の引き出し線Ｌ３、Ｌ６、Ｌ９と、第３の引き出し線Ｌ１、Ｌ４、Ｌ７とが重なり、第２の引き出し線Ｌ２、Ｌ５、Ｌ８は、これら第１、第３の引き出し線と重ならない。そのため、第１実施形態と比べ、第２の引き出し線と、第１及び第３の引き出し線との間で形成される容量は小さい。また、第１の引き出し線に接続されるデータ線と第３の引き出し線に接続されるデータ線とは同極性の電圧信号が供給され、第１の引き出し線と第３の引き出し線は第１絶縁膜１１１と第２絶縁膜１１２の２つの絶縁膜を隔てて配置されるため、第１と第３の引き出し線の間の容量結合は少ない。したがって、第１、第２、第３の引き出し線が重ねて配置される場合と比べ、引き出し線の間の寄生容量の差が低減され、画素の輝度差を低減することができる。
　なお、本実施形態において、第１の引き出し線と第３の引き出し線が重なり、第２の引き出し線が第１、第３の引き出し線とが重ならない構成は、上述した第１実施形態と同様の理由から、シール形成領域ＲＣ（図１０参照）を除いた表示領域外に形成されていることが好ましい。
　以上、本発明に係る表示装置の一例について説明したが、本発明に係る表示装置は、上述した実施形態の構成に限定されず、様々な変形構成とすることができる。以下、その変形例について説明する。
　［変形例１］
　上述した実施形態におけるアクティブマトリクス基板は、タッチパネル付き表示装置に適用されてもよい。この場合、タッチパネル付き表示装置は、アクティブマトリクス基板に、タッチ位置を検出するために必要な素子が設けられ、画像表示機能とタッチ位置検出機能とを有するものとしてもよい。本変形例では、液晶分子の駆動方式が横電界駆動方式であり、横電界駆動方式を実現するため、電界を形成するための画素電極及び対向電極（共通電極）がアクティブマトリクス基板に形成されている例を説明する。
　図１４は、本変形例におけるアクティブマトリクス基板１０Ａに形成されている対向電極の配置の一例を示す模式図である。なお、この図では、便宜上、データ線Ｓとゲート線Ｇの図示は省略しているが、上述した実施形態と同様、アクティブマトリクス基板１０Ａには、データ線Ｓ、ゲート線Ｇ、画素電極、及びスイッチング素子が配置されている。対向電極５１は、画素電極と重なるようにアクティブマトリクス基板１０Ａの液晶層側に形成されている。対向電極５１は矩形形状であり、アクティブマトリクス基板１０Ａ上に、マトリクス状に複数配置されている。
　アクティブマトリクス基板１０Ａには、さらに、コントローラ４０が設けられている。コントローラ４０は、画像を表示するための制御を行うとともに、タッチ位置を検出するための制御を行う。
　コントローラ４０と、各対向電極５１との間は、Ｙ軸方向に延びる信号線（対向電極用信号線）５２によって接続されている。すなわち、対向電極５１の数と同じ数の信号線５２がアクティブマトリクス基板１０Ａ上に形成されている。
　対向電極５１は、画素電極と対になって、画像表示制御の際に用いられるとともに、タッチ位置検出制御の際にも用いられる。
　対向電極５１は、隣接する対向電極５１等との間に寄生容量が形成されているが、人の指等が表示面に触れると、人の指等との間で容量が形成されるため、静電容量が増加する。タッチ位置検出制御の際、コントローラ４０は、信号線５２を介して、タッチ位置を検出するためのタッチ駆動信号を対向電極５１に供給し、信号線５２を介してタッチ検出信号を受信する。これにより、対向電極５１の位置における静電容量の変化を検出して、タッチ位置を検出する。すなわち、信号線５２は、タッチ駆動信号及びタッチ検出信号の送受信用の線として機能する。
　このようなインセル型タッチパネル付き表示装置の場合、タッチ位置の検出精度を向上させるため、画像表示制御期間よりもタッチ位置検出制御期間を長くする場合がある。この場合、各画素に画像データを書き込む期間が短くなるため、データ線の信号遅延の差が表示に影響しやすい。本変形例では、各データ線の寄生容量の差が低減されているため、特定のデータ線に信号遅延は生じにくく、表示不良を抑制することができる。
　なお、この信号線５２とコントローラ４０とを接続するための引き出し線の構造として、上述した第３実施形態の引き出し線の構造を適用してもよい。各信号線５２に同じ極性のタッチ駆動信号やタッチ検出信号が供給されるとしても、複数の信号線５２の引き出し線が重ねて配置されることで、引き出し線の間に寄生容量が生じる。そのため、このように構成することで、寄生容量を低減することができる。
　［変形例２］
　上述した第１～第３実施形態におけるアクティブマトリクス基板は、有機ＥＬ（Electro Luminescence）表示装置に適用されてもよい。この場合、アクティブマトリクス基板における各データ線（発光期間中に、ＯＬＥＤ層に供給する電流を制御するＴＦＴを含む回路へデータ信号を書き込む配線）に同じ極性の電圧信号が供給されるとしても、複数のデータ線の引き出し線が重ねて配置されることで、引き出し線の間に寄生容量が生じる。そのため、このように構成することで、寄生容量を低減することができる。

Claims (13)

  1. 　基板と、
    　前記基板上に設けられた表示領域において、互いに平行となるように配置された複数の信号線と、
    　前記基板上の表示領域外において前記複数の信号線と接続され、接続された信号線に電圧信号を供給する複数の引き出し線と、を備え、
    　前記複数の引き出し線は、前記表示領域外において、少なくとも、前記基板から最も近い位置に形成された最下位配線層と、前記基板から最も遠い位置に形成された最上位配線層と、前記最下位配線層と前記最上位配線層との間に形成された中間配線層の３つの層に分かれて配置され、
    　前記最下位配線層、前記中間配線層、及び前記最上位配線層に設けられた引き出し線が重なるように配置され、前記最下位配線層に設けられた引き出し線と接続された信号線と、前記最上位配線層に設けられた引き出し線と接続された信号線との間に容量が形成されている、アクティブマトリクス基板。
  2. 　前記容量は、前記基板に対して垂直方向に形成される、請求項１に記載のアクティブマトリクス基板。
  3. 　前記最下位配線層に設けられた引き出し線と接続された信号線と、前記最上位配線層に設けられた引き出し線と接続された信号線とに重なり、前記最下位配線層に設けられた引き出し線と接続された信号線と、前記最上位配線層に設けられた引き出し線と接続された信号線の一方の信号線と接続された金属膜を備え、
    　前記容量は、前記金属膜を介して、前記最下位配線層に設けられた引き出し線と接続された信号線と、前記最上位配線層に設けられた引き出し線と接続された信号線との間に形成される、請求項２に記載のアクティブマトリクス基板。
  4. 　前記容量は、前記基板に対して水平方向に形成される、請求項１に記載のアクティブマトリクス基板。
  5. 　前記最下位配線層に設けられた引き出し線と接続された信号線と、前記最上位配線層に設けられた引き出し線と接続された信号線とが、前記中間配線層に設けられた引き出し線よりも近接して設けられている、請求項４に記載のアクティブマトリクス基板。
  6. 　さらに、前記表示領域外においてシール部材を配置するためのシール形成領域を有し、
    　前記容量は、前記表示領域外において、前記シール形成領域を除いた領域に形成される、請求項２から５のいずれか一項に記載のアクティブマトリクス基板。
  7. 　前記電圧信号は、前記表示領域に表示する画像データに応じた電圧信号であり、
    　前記中間配線層に設けられた引き出し線と接続された信号線は、前記基板の水平方向において当該信号線に隣接して配置され、前記最下位配線層と前記最上位配線層にそれぞれ設けられた引き出し線と接続された信号線に供給される電圧信号と反対の極性の電圧信号が供給され、
    　前記容量は、互いに極性が異なる電圧信号が供給され、前記最下位配線層と前記最上位配線層にそれぞれ設けられた引き出し線と接続された信号線の間に形成される、請求項１から６のいずれか一項に記載のアクティブマトリクス基板。
  8. 　基板と、
    　前記基板上に設けられた表示領域において、互いに平行となるように配置された複数の信号線と、
    　前記基板上の表示領域外において前記複数の信号線と接続され、接続された信号線に電圧信号を供給する複数の引き出し線と、を備え、
    　前記複数の引き出し線は、前記表示領域外において、少なくとも、前記基板から最も近い位置に形成された最下位配線層と、前記基板から最も遠い位置に形成された最上位配線層と、前記最下位配線層と前記最上位配線層との間に形成された中間配線層の３つの層に分かれて配置され、
    　前記最下位配線層と前記最上位配線層にそれぞれ設けられた引き出し線が重なり、前記中間配線層に設けられた引き出し線が、前記最下位配線層と前記最上位配線層に設けられた各引き出し線と重ならない位置に設けられる、アクティブマトリクス基板。
  9. 　さらに、前記表示領域外においてシール部材を配置するためのシール形成領域を有し、前記表示領域外であって、前記シール形成領域を除いた領域において、前記最下位配線層と前記最上位配線層にそれぞれ設けられた引き出し線が重なり、前記中間配線層に設けられた引き出し線が、前記最下位配線層と前記最上位配線層に設けられた各引き出し線と重ならない位置に設けられる、請求項８に記載のアクティブマトリクス基板。
  10. 　前記電圧信号は、前記表示領域に表示する画像データに応じた電圧信号であり、
    　前記中間配線層に設けられた引き出し線と接続された信号線は、前記基板の水平方向において当該信号線に隣接して配置され、前記最下位配線層と前記最上位配線層にそれぞれ設けられた引き出し線と接続された信号線に供給される電圧信号と反対の極性の電圧信号が供給される、請求項８又は９に記載のアクティブマトリクス基板。
  11. 　請求項１から１０のいずれか一項に記載のアクティブマトリクス基板と、
    　前記アクティブマトリクス基板と対向して配置され、カラーフィルタを有する対向基板と、
    　前記アクティブマトリクス基板と前記対向基板との間に配置された液晶層と、
    　を備える表示装置。
  12. 　請求項１から６、８、及び９のいずれか一項に記載のアクティブマトリクス基板と、
    　前記アクティブマトリクス基板と対向して配置された対向基板と、
    　前記アクティブマトリクス基板と前記対向基板との間に配置された発光層と、
    　を備える表示装置。
  13. 　請求項１から１０のいずれか一項に記載のアクティブマトリクス基板を備え、
    　前記アクティブマトリクス基板は、さらに、
    　複数の画素電極と、
    　前記複数の画素電極に対向して配置された複数の対向電極と、
    　前記複数の対向電極のそれぞれと接続され、タッチ位置を検出するための電圧信号が供給される複数の対向電極信号線と、
    　を備えるタッチパネル付き表示装置。
     
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