WO2017195727A1 - 半導体装置、および表示装置 - Google Patents

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Definitions

  • the present invention relates to a semiconductor device having a power supply circuit.
  • the enable signal is turned off due to noise or other factors while the power supply block is in operation, it has conventionally been possible to detect abnormal behavior such as output voltage or output current that appears as a result of the power supply block turning off. An abnormality was detected.
  • the above-described abnormality detection method has a problem that there is a delay time until an abnormality occurs in the output voltage and the like, and it takes time to detect the abnormality.
  • an object of the present invention is to provide a semiconductor device that can quickly detect an abnormality in a power supply circuit and can safely turn off the power supply circuit.
  • a semiconductor device includes: A power supply circuit including a plurality of power supply blocks having an input / output relationship with each other; A power supply control unit that outputs a control signal indicating ON / OFF to each of the plurality of power supply blocks; An anomaly detector, A sequencer, and When the abnormality detection unit detects that at least one of the control signals indicates OFF during activation of the power supply circuit, the sequencer transitions to a predetermined falling sequence state, and the power supply control unit A falling sequence for outputting the control signal is performed so as to turn off the power supply block in a predetermined order (first configuration).
  • the sequencer transitions to an activation sequence state, and the power control unit outputs the control signal so as to turn on the power block in a predetermined order. It is good also as doing (2nd structure).
  • the abnormality detection unit may include an AND circuit to which the control signal is input (third configuration).
  • the abnormality detection unit may further include a digital filter disposed in a subsequent stage of the AND circuit (fourth configuration).
  • the power control unit can output a power start flag indicating a start state of the power circuit to the host controller.
  • the AND circuit may be further input with the power activation flag (fifth configuration).
  • a drive unit that drives the display panel may be further provided, and an output voltage of the power supply block may be supplied to the drive unit (sixth configuration).
  • the abnormality detection unit includes an AND circuit to which the control signal is input, and the AND circuit further receives a control signal output to the drive unit. It is also possible (seventh configuration).
  • the sequencer in a state in which the display panel is in a display off state transitions to the falling sequence state based on a sleep-in command, and the sequencer When an abnormality is detected by the abnormality detection unit, the state may be forcibly shifted to the falling sequence state regardless of the sleep-in command (eighth configuration).
  • the sequencer that is in a display-on state in which a video based on video data is displayed on the display panel by the driving unit is configured to perform the shutdown based on a sleep-in command. It will transition to the sequence state, The sequencer may forcibly transition to the falling sequence state regardless of the sleep-in command when an abnormality is detected by the abnormality detection unit (ninth configuration).
  • a display device includes the semiconductor device having any one of the sixth to ninth configurations, and a display panel driven by the semiconductor device.
  • the present invention it is possible to quickly detect an abnormality in the power supply circuit and to safely turn off the power supply circuit.
  • FIG. 1 is a schematic configuration diagram of a power supply circuit according to an embodiment of the present invention. It is the figure which showed the input / output voltage relationship between each power supply block in a power supply circuit. It is a state transition diagram concerning one embodiment of the present invention. It is a figure which shows the structure of the timing controller and abnormality detection circuit which concern on one Embodiment of this invention. It is a timing chart which shows an example of a starting sequence. It is a timing chart which shows an example of a fall sequence. It is an external view which shows an example of a vehicle-mounted display.
  • FIG. 1 is a block diagram illustrating a configuration example of a liquid crystal display device.
  • the liquid crystal display device 1 of this configuration example includes an LCD (Liquid Crystal Display) driver 20 and an LCD panel 40.
  • the LCD driver 20 performs drive control of the LCD panel 40 based on video data input from the host controller 10 (such as a microcomputer) and various commands.
  • the LCD panel 40 is video output means using liquid crystal elements as pixels, and is driven as a load of the LCD driver 20.
  • the LCD driver 20 includes an interface 21, a data register 22, a sequencer 23, a timing controller 24 (power control unit), an abnormality detection circuit 25, a RAM (Random Access Memory) 26, a data converter 27, a data latch unit 28, a source driver 29,
  • the semiconductor device (IC) includes each element of the gate driver 30, the common voltage generation unit 31, the power supply circuit 32, and the gamma voltage generation unit 33, and these elements are integrated on one chip.
  • the source driver 29, the gate driver 30, and the common voltage generation unit 31 constitute a drive unit that drives the LCD panel 40.
  • the interface 21 exchanges data with the host controller 10 and receives video data, various commands, and the like from the host controller 10.
  • the command register 22 stores video data and various commands sent from the host controller 10 via the interface 21.
  • the sequencer 23 changes the state according to the command stored in the data register 22.
  • the timing controller 24 performs various timing controls of the LCD driver 20 based on commands from the sequencer 23. For example, the timing controller 24 performs vertical synchronization control of the gate driver 30 and the common voltage generation unit 31, horizontal synchronization control of the source driver 29, activation / termination control of the power supply circuit 32, and the like.
  • the gate driver 30 operates by receiving the supply of the positive power supply voltage VGH and the negative power supply voltage VGL from the power supply circuit 32, and based on the vertical synchronization signal input from the timing controller 24, the gate signal G (1) of the LCD panel 40. Generate G (y).
  • the gate signals G (1) to G (y) are supplied to the gate terminals of the active elements respectively connected to the liquid crystal elements of the LCD panel 40 when the LCD panel 40 is an active matrix type.
  • the RAM 26 stores the video data stored in the data register 22.
  • the video data stored in the RAM 26 is converted into a predetermined format by the data converter 27 and sent to the source driver 29 via the data latch unit 28.
  • the source driver 29 operates in response to the supply of the power supply voltage VSP from the power supply circuit 32, converts the input video data into the source signals S (1) to S (x), and the horizontal synchronization input from the timing controller 24.
  • Source signals S (1) to S (x) are supplied to the LCD panel 40 based on the signals.
  • the source signals S (1) to S (x) are supplied to the source terminals of the active elements respectively connected to the liquid crystal elements of the LCD panel 40 when the LCD panel 40 is an active matrix type.
  • the common voltage generation unit 31 operates by receiving the supply of the positive power supply voltage VCOMH and the negative power supply voltage VCOML from the power supply circuit 32, generates the common voltage VC, and serves as a common electrode common to all the pixels constituting the LCD panel 40. Supply.
  • the gamma voltage generation unit 33 operates by receiving the supply of the power supply voltage VGTP from the power supply circuit 32, and generates a gradation voltage for correcting the luminance value of the video data received by the interface 21.
  • the abnormality detection circuit 25 is a circuit that detects an abnormal state by monitoring various enable signals output from the timing controller 24, and details thereof will be described later.
  • FIG. 2 is a diagram showing a schematic configuration of the power supply circuit 32.
  • the power supply circuit 32 includes a first power supply block 321, a second power supply block 322, a third power supply block 323, a fourth power supply block 324, a fifth power supply block 325, a sixth power supply block 326, a seventh power supply block 327, and an eighth power supply.
  • a block 328 is included.
  • Each power supply block is configured by a circuit such as an amplifier or a charge pump.
  • the first power supply block 321 generates and outputs a voltage VR1 based on a predetermined power supply voltage VDD.
  • the sixth power supply block 326 generates and outputs a power supply voltage VSP based on the input voltage VR1.
  • the power supply voltage VSP is supplied to the source driver 29.
  • the second power supply block 322 generates and outputs a power supply voltage VGTP based on the power supply voltage VSP.
  • the power supply voltage VGTP is supplied to the gamma voltage generation unit 33.
  • the third power supply block 323 generates and outputs a positive power supply voltage VCOMH based on the power supply voltage VSP.
  • the positive power supply voltage VCOMH is supplied to the common voltage generation unit 31.
  • the fifth power supply block 325 generates and outputs a voltage VR2 based on the power supply voltage VSP.
  • the eighth power supply block 328 generates and outputs a negative power supply voltage VGL and a positive power supply voltage VGH based on the input voltage VR2. Negative power supply voltage VGL and positive power supply voltage VGH are supplied to gate driver 30.
  • the seventh power supply block 327 generates and outputs a power supply voltage VMI based on the input voltage VR1.
  • the fourth power supply block 324 generates and outputs a negative power supply voltage VCOML based on the power supply voltage VMI.
  • the negative power supply voltage VCOML is supplied to the common voltage generation unit 31.
  • FIG. 3 is a diagram showing the input / output voltage relationship between the power supply blocks 321 to 328 in the power supply circuit 32. Due to this relationship, if any one of the power supply blocks 321 to 328 is turned off, the display operation on the LCD panel 40 becomes abnormal.
  • FIG. 4 is a diagram showing the state transition of the LCD driver 20.
  • FIG. 5 is a diagram illustrating the configurations of the timing controller 24 and the abnormality detection circuit 25.
  • the timing controller 24 includes D flip-flops F1 to F3.
  • An enable signal VR1_EN for turning on / off the power supply block is output from the D flip-flop F2 to the first power supply block 321 in the power supply circuit 32.
  • enable signals are output from the D flip-flop (not shown) to the remaining second power supply block 322 to eighth power supply block 328 in the power supply circuit 32, respectively.
  • all enable signals output to the first to eighth power supply blocks are at a low level indicating OFF, and the first power supply block 321 to the eighth power supply block 328 are all turned off. It has become.
  • the sequencer 23 transitions to the activation sequence state (startup sequence state) ST2. Then, the timing controller 24 starts an activation sequence based on a command from the sequencer 23.
  • FIG. 6 is a timing chart showing a startup sequence performed by the timing controller 24.
  • An enable signal VMI_EN to the seventh power supply block 327, an enable signal VOMH_EN to the third power supply block 323, an enable signal VCOML_EN to the fourth power supply block 324, and an enable signal VGTP_EN to the second power supply block 322 are shown.
  • Each enable signal indicates that the power supply block is on at a high level and that the power supply block is off at a low level.
  • a period of 1/4 of the number of lines per frame is shown. For example, if the number of lines in one frame is 300, 75 periods are provided.
  • the timing controller 24 When the start sequence is started, the timing controller 24 first raises the enable signals VR1_EN and VSP_EN to High level at the start of counting of the first frame. As a result, the first power supply block 321 and the sixth power supply block 326 are turned on.
  • the timing controller 24 raises the enable signal VR2_EN to High level when counting to half the number of lines in the second frame. As a result, the fifth power supply block 325 is turned on.
  • the timing controller 24 raises the enable signal VGHL_EN to High level. As a result, the eighth power supply block 328 is turned on.
  • the timing controller 24 raises the enable signal VMI_EN to High level. As a result, the seventh power supply block 327 is turned on.
  • the timing controller 24 raises both the enable signals VCOMH_EN and VCOML_EN to the high level. As a result, the third power supply block 323 and the fourth power supply block 324 are turned on.
  • the timing controller 24 raises the enable signal VGTP_EN to High level when counting up to the number of lines in the fifth frame. As a result, the second power supply block 322 is turned on.
  • the sequencer 23 transitions to the display off state ST3.
  • an enable signal SRC_EN is output from the D flip-flop F3 to the source driver 29.
  • enable signals are also output from the D flip-flop (not shown) to the gate driver 30, the common voltage generation unit 31, and the gamma voltage generation unit 33, respectively.
  • These display system enable signals are signals for turning on and off the respective units to be output. On corresponds to the high level, and off corresponds to the low level.
  • the timing controller 24 sets the display system enable signal to the high level.
  • the gate driver 30 and the source driver 29 drive the LCD panel 40 so that the voltage applied to each pixel becomes substantially zero. Thereby, for example, a black image is displayed on the LCD panel 40.
  • the LCD panel 40 may not be driven.
  • the LCD panel 40 in the display off state ST3, the LCD panel 40 is in the display off state.
  • the sequencer 23 While the command is not transmitted from the host controller 10, the sequencer 23 maintains the display off state ST3.
  • the display on command is transmitted from the host controller 10 and stored in the data register 22, the sequencer 23 transitions to the display on state ST4.
  • the gate driver 20 and the source driver 29 drive the LCD panel 40, and the LCD panel 40 is supplied with source signals S (1) to S (x) based on the video data supplied from the source driver 29. An image is displayed on.
  • the sequencer 23 While the command is not transmitted from the host controller 10, the sequencer 23 maintains the display on state ST4.
  • the sequencer 23 transitions to the display off state ST5.
  • the LCD panel 40 In the display off state, as in the display off state ST3.
  • the sequencer 23 While the command is not transmitted from the host controller 10, the sequencer 23 maintains the display off state ST5. Here, when a display on command is transmitted from the host controller 10 and stored in the data register 22, the sequencer 23 transitions to the display on state ST4.
  • FIG. 7 is a timing chart showing an example of the fall sequence.
  • the timing controller 24 first lowers the enable signals VCOMH_EN, VCOML_EN, and VGTP_EN to the Low level when the first frame starts counting. As a result, the second power supply block 322 to the fourth power supply block 324 are turned off.
  • the timing controller 24 causes the enable signals VR2_EN, VGHL_EN, and VMI_EN to fall to a low level.
  • the fifth power supply block 325, the seventh power supply block 327, and the eighth power supply block 328 are turned off.
  • the timing controller 24 lowers the enable signals VR1_EN and VSP_EN to the Low level. As a result, the first power supply block 321 and the sixth power supply block 326 are turned off.
  • the abnormality detection circuit 25 includes an AND circuit 251 and a digital filter 252. Each enable signal output to the power supply circuit 32 and each display enable signal output to the source driver 29 and the like are input to the AND circuit 251. Further, the power activation flag POFF output from the flip-flop F1 included in the timing controller 24 is also input to the AND circuit 251. The power activation flag POFF indicates whether or not the power supply circuit 32 is activated, and is a signal transmitted to the host controller 10 and represents an activated state at a high level and an end state at a low level.
  • the digital filter 252 includes D flip-flops F4 to F7 to which input / output is connected in order, and an OR circuit 2521.
  • An output signal of the AND circuit 251 is input to the D flip-flop F4, and output signals of the D flip-flops F4 to F7 are input to the OR circuit 2521.
  • a clock signal CK is input to each of the D flip-flops F4 to F7.
  • the output of the OR circuit 2521 becomes the output signal DT of the abnormality detection circuit 25.
  • the digital filter 252 is a circuit that outputs a High level by masking the output of the AND circuit 251 within a predetermined period of Low level, and can suppress erroneous detection of an abnormality.
  • the timing controller 24 performs the above-described falling sequence as shown in FIG. 7, and each power supply block of the power supply circuit 32 and the source driver 29 are turned off.
  • the sequencer 23 transitions to the activation sequence state ST2 without transitioning to the standby state ST1 as in normal time.
  • the activation sequence as shown in FIG. 6 described above is performed by the timing controller 24, each power supply block of the power supply circuit 32 is turned on, and the power supply circuit 32 is activated.
  • the enable signal As described above, according to the present embodiment, it is detected by the enable signal that an abnormality has occurred in the display operation due to an abnormality in the power supply circuit 32 or the like, so that the abnormality can be detected quickly. Furthermore, at this time, the power supply circuit 32 can be safely terminated by the falling sequence. Furthermore, the power supply circuit 32 can be restarted safely and immediately by the automatic startup sequence thereafter.
  • the output signal DT of the abnormality detection circuit 25 may be transmitted not only to the sequencer 23 but also to the host controller 10 via the interface 21.
  • the liquid crystal display device is particularly preferably applied to an in-vehicle display.
  • the in-vehicle display is provided on the dashboard in front of the driver's seat in the vehicle, for example, in-vehicle displays 81 to 83 shown in FIG.
  • the in-vehicle display 81 functions as an instrument panel that displays a speedometer, a tachometer, and the like.
  • the in-vehicle display 82 displays a fuel meter, a fuel consumption meter, a shift position, and the like.
  • the in-vehicle display 83 has a navigation function for displaying current position information of the vehicle, route information to the destination, and the like, and also has a back monitor function for displaying a captured image behind the vehicle.
  • the liquid crystal display device according to the present embodiment can be applied not only to in-vehicle use but also to a smartphone, a tablet computer, and the like.
  • the present invention can be suitably used for, for example, an in-vehicle display device.

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Abstract

互いに入出力関係を有する複数の電源ブロックを含む電源回路と、前記複数の電源ブロックの各々にオンオフを示す制御信号を出力する電源制御部と、異常検知部と、シーケンサと、を備え、前記電源回路の起動中に前記制御信号の少なくともいずれかがオフを示していることを前記異常検知部が検知すると、前記シーケンサは、所定の立ち下げシーケンス状態に遷移し、前記電源制御部は、所定の順序で前記電源ブロックをオフとするように前記制御信号を出力する立ち下げシーケンスを行う半導体装置としている。

Description

半導体装置、および表示装置
　本発明は、電源回路を有する半導体装置に関する。
　従来、電源回路に含まれる電源ブロックのオンオフを上記電源回路の外部からのイネーブル信号によって制御するものがある。
　電源ブロックが動作中にノイズ等によってイネーブル信号がオフを示すものとなってしまった場合、従来は、電源ブロックがオフとなることの結果現れる出力電圧、出力電流などの異常挙動を検知することで異常を検知していた。
特開２００７－１１４４７６号公報
　しかしながら、上記異常検知の方法では、出力電圧等に異常が生じるまでの遅延時間があり、異常検知までに時間がかかるという問題があった。
　また、電源回路に含まれる電源ブロックが複数あり、それらの入出力が相互に関連するような場合、異常の検知時に電源回路をオフさせる際に誤動作が生じないように考慮する必要がある。
　特に、電源回路が車載用である場合、自動車の電気／電子に関する機能安全についての国際規格であるＩＳＯ２６２６２なども策定されており、電源回路に関する安全性についての要請が高い。
　上記状況に鑑み、本発明は、迅速に電源回路の異常を検知すると共に、安全に電源回路をオフすることのできる半導体装置を提供することを目的とする。
　本発明の一態様に係る半導体装置は、
　互いに入出力関係を有する複数の電源ブロックを含む電源回路と、
　前記複数の電源ブロックの各々にオンオフを示す制御信号を出力する電源制御部と、
　異常検知部と、
　シーケンサと、を備え、
　前記電源回路の起動中に前記制御信号の少なくともいずれかがオフを示していることを前記異常検知部が検知すると、前記シーケンサは、所定の立ち下げシーケンス状態に遷移し、前記電源制御部は、所定の順序で前記電源ブロックをオフとするように前記制御信号を出力する立ち下げシーケンスを行う構成としている（第１の構成）。
　また、上記第１の構成において、前記立ち下げシーケンスの後、前記シーケンサは起動シーケンス状態に遷移し、前記電源制御部は、所定の順序で前記電源ブロックをオンとするように前記制御信号を出力することとしてもよい（第２の構成）。
　また、上記第１または第２の構成において、前記異常検知部は、前記制御信号が入力されるＡＮＤ回路を有することとしてもよい（第３の構成）。
　また、上記第３の構成において、前記異常検知部は、前記ＡＮＤ回路の後段に配されるデジタルフィルタを更に有することとしてもよい（第４の構成）。
　また、上記第３または第４の構成において、前記電源制御部は、前記電源回路の起動状態を示す電源起動フラグをホストコントローラへ出力可能であり、
　前記ＡＮＤ回路には、前記電源起動フラグが更に入力されることとしてもよい（第５の構成）。
　また、上記第１～第５のいずれかの構成において、表示パネルを駆動する駆動部を更に備え、前記電源ブロックの出力電圧は前記駆動部に供給されることとしてもよい（第６の構成）。
　また、上記第６の構成において、前記異常検知部は、前記制御信号が入力されるＡＮＤ回路を有し、前記ＡＮＤ回路には、前記駆動部に出力される制御信号が更に入力されることとしてもよい（第７の構成）。
　また、上記第６または第７の構成において、前記表示パネルが表示オフ状態となる状態の前記シーケンサは、スリープインコマンドに基づいて前記立ち下げシーケンス状態に遷移するものであり、前記シーケンサは、前記異常検知部により異常が検知された場合、前記スリープインコマンドに関わらず、強制的に前記立ち下げシーケンス状態に遷移することとしてもよい（第８の構成）。
　また、上記第６～第８のいずれかの構成において、前記駆動部により前記表示パネルに映像データに基づく映像が表示される表示オン状態である前記シーケンサは、スリープインコマンドに基づいて前記立ち下げシーケンス状態に遷移するものであり、
　前記シーケンサは、前記異常検知部により異常が検知された場合、前記スリープインコマンドに関わらず、強制的に前記立ち下げシーケンス状態に遷移することとしてもよい（第９の構成）。
　また、本発明の別態様に係る表示装置は、上記第６～第９のいずれかの構成の半導体装置と、前記半導体装置によって駆動される表示パネルと、を備えることとしている。
　本発明によると、迅速に電源回路の異常を検知すると共に、安全に電源回路をオフすることが可能となる。
本発明の一実施形態に係る液晶表示装置の構成を示すブロック図である。 本発明の一実施形態に係る電源回路の概略構成図である。 電源回路における各電源ブロック間の入出力電圧関係を示した図である。 本発明の一実施形態に係る状態遷移図である。 本発明の一実施形態に係るタイミングコントローラおよび異常検知回路の構成を示す図である。 起動シーケンスの一例を示すタイミングチャートである。 立ち下げシーケンスの一例を示すタイミングチャートである。 車載ディスプレイの一例を示す外観図である。
　以下に本発明の一実施形態について図面を参照して説明する。
＜液晶表示装置＞
　図１は、液晶表示装置の一構成例を示すブロック図である。本構成例の液晶表示装置１は、ＬＣＤ（Liquid　Crystal　Display）ドライバ２０とＬＣＤパネル４０を有する。ＬＣＤドライバ２０は、ホストコントローラ１０（マイコン等）から入力される映像データ、および各種コマンドに基づいてＬＣＤパネル４０の駆動制御を行う。ＬＣＤパネル４０は、液晶素子を画素として用いた映像出力手段であり、ＬＣＤドライバ２０の負荷として駆動される。
＜ＬＣＤドライバ＞
　引き続き、図１を参照しつつＬＣＤドライバ２０について詳述する。ＬＣＤドライバ２０は、インタフェース２１、データレジスタ２２、シーケンサ２３、タイミングコントローラ２４（電源制御部）、異常検知回路２５、ＲＡＭ（Random　Access　Memory）２６、データコンバータ２７、データラッチ部２８、ソースドライバ２９、ゲートドライバ３０、コモン電圧生成部３１、電源回路３２、およびガンマ電圧生成部３３の各要素を含み、これらの各要素を一つのチップに集積化した半導体装置（ＩＣ）である。ソースドライバ２９、ゲートドライバ３０、およびコモン電圧生成部３１からＬＣＤパネル４０を駆動する駆動部が構成される。
　インタフェース２１は、ホストコントローラ１０との間でデータのやり取りを行うものであり、映像データ、各種コマンド等をホストコントローラ１０から受け取る。コマンドレジスタ２２には、ホストコントローラ１０からインタフェース２１を介して送られた映像データ、各種コマンドが格納される。
　シーケンサ２３は、データレジスタ２２に格納されたコマンドに応じて状態を遷移させる。タイミングコントローラ２４は、シーケンサ２３からの指令に基づいてＬＣＤドライバ２０の各種タイミング制御を行う。例えば、タイミングコントローラ２４は、ゲートドライバ３０およびコモン電圧生成部３１の垂直同期制御、ソースドライバ２９の水平同期制御、および電源回路３２の起動・終了制御などを行う。
　ゲートドライバ３０は、電源回路３２から正電源電圧ＶＧＨと負電源電圧ＶＧＬの供給を受けて動作し、タイミングコントローラ２４から入力される垂直同期信号に基づいて、ＬＣＤパネル４０のゲート信号Ｇ（１）～Ｇ（ｙ）を生成する。ゲート信号Ｇ（１）～Ｇ（ｙ）は、ＬＣＤパネル４０がアクティブマトリクス型である場合には、ＬＣＤパネル４０の液晶素子にそれぞれ接続されたアクティブ素子のゲート端子に供給される。
　ＲＡＭ２６は、データレジスタ２２に格納された映像データが記憶される。ＲＡＭ２６に記憶された映像データは、データコンバータ２７によって所定の形式にデータ変換され、データラッチ部２８を介してソースドライバ２９に送られる。
　ソースドライバ２９は、電源回路３２から電源電圧ＶＳＰの供給を受けて動作し、入力される映像データをソース信号Ｓ（１）～Ｓ（ｘ）に変換し、タイミングコントローラ２４から入力される水平同期信号に基づいてソース信号Ｓ（１）～Ｓ（ｘ）をＬＣＤパネル４０に供給する。ソース信号Ｓ（１）～Ｓ（ｘ）は、ＬＣＤパネル４０がアクティブマトリクス型である場合には、ＬＣＤパネル４０の液晶素子にそれぞれ接続されたアクティブ素子のソース端子に供給される。
　コモン電圧生成部３１は、電源回路３２から正電源電圧ＶＣＯＭＨと負電源電圧ＶＣＯＭＬの供給を受けて動作し、コモン電圧ＶＣを生成し、ＬＣＤパネル４０を構成する全ての画素に共通のコモン電極に供給する。
　ガンマ電圧生成部３３は、電源回路３２から電源電圧ＶＧＴＰの供給を受けて動作し、インタフェース２１により受信された映像データの輝度値を補正するための階調電圧を生成する。
　異常検知回路２５は、タイミングコントローラ２４から出力される各種イネーブル信号を監視することで異常状態を検知する回路であり、詳細については後述する。
＜電源回路の構成＞
　次に、電源回路３２の構成について説明する。図２は、電源回路３２の概略構成を示す図である。電源回路３２は、第１電源ブロック３２１、第２電源ブロック３２２、第３電源ブロック３２３、第４電源ブロック３２４、第５電源ブロック３２５、第６電源ブロック３２６、第７電源ブロック３２７、第８電源ブロック３２８を含んで構成される。各電源ブロックは、例えば増幅器またはチャージポンプなどの回路によって構成される。
　第１電源ブロック３２１は、所定の電源電圧ＶＤＤに基づいて電圧ＶＲ１を生成して出力する。
　第６電源ブロック３２６は、入力される電圧ＶＲ１に基づいて電源電圧ＶＳＰを生成して出力する。電源電圧ＶＳＰは、ソースドライバ２９に供給される。
　第２電源ブロック３２２は、電源電圧ＶＳＰに基づいて電源電圧ＶＧＴＰを生成して出力する。電源電圧ＶＧＴＰは、ガンマ電圧生成部３３に供給される。
　第３電源ブロック３２３は、電源電圧ＶＳＰに基づいて正電源電圧ＶＣＯＭＨを生成して出力する。正電源電圧ＶＣＯＭＨは、コモン電圧生成部３１に供給される。
　第５電源ブロック３２５は、電源電圧ＶＳＰに基づいて電圧ＶＲ２を生成して出力する。第８電源ブロック３２８は、入力される電圧ＶＲ２に基づいて負電源電圧ＶＧＬおよび正電源電圧ＶＧＨを生成して出力する。負電源電圧ＶＧＬおよび正電源電圧ＶＧＨは、ゲートドライバ３０に供給される。
　第７電源ブロック３２７は、入力される電圧ＶＲ１に基づいて電源電圧ＶＭＩを生成して出力する。第４電源ブロック３２４は、電源電圧ＶＭＩに基づいて負電源電圧ＶＣＯＭＬを生成して出力する。負電源電圧ＶＣＯＭＬは、コモン電圧生成部３１に供給される。
　図３は、電源回路３２における各電源ブロック３２１～３２８間の入出力電圧関係を示した図である。このような関係により、電源ブロック３２１～３２８がオン状態のときにいずれか一つでもオフとなってしまうと、ＬＣＤパネル４０における表示動作に異常が生じることとなる。
＜状態遷移制御＞
　次に、ＬＣＤドライバ２０による状態遷移制御について図４～図７を用いて説明する。図４は、ＬＣＤドライバ２０の状態遷移を示す図である。図５は、タイミングコントローラ２４と異常検知回路２５の各構成を示す図である。
　まず、シーケンサ２３がスタンバイ状態ＳＴ１であるとする。ここで、図５に示すように、タイミングコントローラ２４は、ＤフリップフロップＦ１～Ｆ３を有する。ＤフリップフロップＦ２から電源回路３２における第１電源ブロック３２１へ電源ブロックをオンオフさせるためのイネーブル信号ＶＲ１_ＥＮが出力される。同様に、不図示のＤフリップフロップから電源回路３２における残りの第２電源ブロック３２２～第８電源ブロック３２８へもイネーブル信号がそれぞれ出力される。シーケンサ２３がスタンバイ状態ＳＴ１であるとき、第１～第８電源ブロックへ出力される全てのイネーブル信号はオフを示すＬｏｗレベルとなっており、第１電源ブロック３２１～第８電源ブロック３２８は全てオフとなっている。
　スタンバイ状態ＳＴ１のときにスリープアウトコマンド（電源起動コマンド）がホストコントローラ１０から送信されてデータレジスタ２２へ格納されると、シーケンサ２３は起動シーケンス状態（立ち上げシーケンス状態）ＳＴ２に遷移する。すると、タイミングコントローラ２４は、シーケンサ２３からの指令に基づき起動シーケンスを開始させる。
　図６は、タイミングコントローラ２４が行う起動シーケンスを示すタイミングチャートである。図６の上段から順に、第１電源ブロック３２１へのイネーブル信号ＶＲ１_ＥＮ、第６電源ブロック３２６へのイネーブル信号ＶＳＰ_ＥＮ、第５電源ブロック３２５へのイネーブル信号ＶＲ２_ＥＮ、第８電源ブロック３２８へのイネーブル信号ＶＧＨＬ_ＥＮ、第７電源ブロック３２７へのイネーブル信号ＶＭＩ_ＥＮ、第３電源ブロック３２３へのイネーブル信号ＶＯＭＨ_ＥＮ、第４電源ブロック３２４へのイネーブル信号ＶＣＯＭＬ_ＥＮ、および第２電源ブロック３２２へのイネーブル信号ＶＧＴＰ_ＥＮを示す。各イネーブル信号は、Ｈｉｇｈレベルで電源ブロックのオン、Ｌｏｗレベルで電源ブロックのオフを示す。
　また、図６の上方には、フレームごとのライン数の1/4ごとの期間を示している。例えば一つのフレームのライン数が３００であれば、７５ずつの期間となる。
　起動シーケンスが開始されると、まず１フレーム目のカウント開始のときにタイミングコントローラ２４は、イネーブル信号ＶＲ１_ＥＮ、およびＶＳＰ_ＥＮをＨｉｇｈレベルに立ち上げる。これにより、第１電源ブロック３２１、および第６電源ブロック３２６が各々オンとなる。
　次に、２フレーム目のライン数の半分までカウントしたときにタイミングコントローラ２４は、イネーブル信号ＶＲ２_ＥＮをＨｉｇｈレベルに立ち上げる。これにより、第５電源ブロック３２５がオンとなる。
　次に、２フレーム目のライン数までカウントしたときにタイミングコントローラ２４は、イネーブル信号ＶＧＨＬ_ＥＮをＨｉｇｈレベルに立ち上げる。これにより、第８電源ブロック３２８がオンとなる。
　次に、３フレーム目のライン数までカウントしたときにタイミングコントローラ２４は、イネーブル信号ＶＭＩ_ＥＮをＨｉｇｈレベルに立ち上げる。これにより、第７電源ブロック３２７がオンとなる。
　次に、４フレーム目のライン数までカウントしたときにタイミングコントローラ２４は、イネーブル信号ＶＣＯＭＨ_ＥＮ、およびＶＣＯＭＬ_ＥＮを共にＨｉｇｈレベルに立ち上げる。これにより、第３電源ブロック３２３および第４電源ブロック３２４がオンとなる。
　そして、５フレーム目のライン数までカウントしたときにタイミングコントローラ２４は、イネーブル信号ＶＧＴＰ_ＥＮをＨｉｇｈレベルに立ち上げる。これにより、第２電源ブロック３２２がオンとなる。
　このような起動シーケンスにより適正な順に電源ブロックを順にオンとすることで、誤動作が生じることを回避できる。
　起動シーケンスが終了して全ての上記イネーブル信号がＨｉｇｈレベルとなると、シーケンサ２３は、表示オフ状態ＳＴ３に遷移する。
　ここで、図５に示すように、電源回路３２へのイネーブル信号の他にも、例えばＤフリップフロップＦ３からソースドライバ２９へイネーブル信号ＳＲＣ_ＥＮが出力される。ＤフリップフロップＦ３以外にも同様に不図示のＤフリップフロップからゲートドライバ３０、コモン電圧生成部３１、およびガンマ電圧生成部３３へもイネーブル信号が各々出力される。これらの表示系のイネーブル信号は、出力される各部をオンオフさせるための信号である。オンがＨｉｇｈレベル、オフがＬｏｗレベルに対応する。
　シーケンサ２３が表示オフ状態ＳＴ３に遷移すると、タイミングコントローラ２４は、表示系のイネーブル信号をＨｉｇｈレベルとする。
　すると、タイミングコントローラ２４による制御により、ゲートドライバ３０およびソースドライバ２９がＬＣＤパネル４０を、各画素に印加される電圧が略ゼロとなるように駆動する。これにより、ＬＣＤパネル４０には、例えば黒画像が表示される。なお、ここでは、ＬＣＤパネル４０を駆動しないこととしてもよい。いずれにせよ、表示オフ状態ＳＴ３では、ＬＣＤパネル４０は表示オフ状態である。
　ホストコントローラ１０からコマンドが送信されない間は、シーケンサ２３は表示オフ状態ＳＴ３を維持する。ホストコントローラ１０から表示オンコマンドが送信されてデータレジスタ２２に格納されると、シーケンサ２３は、表示オン状態ＳＴ４に遷移する。すると、タイミングコントローラ２４による制御により、ゲートドライバ２０およびソースドライバ２９はＬＣＤパネル４０を駆動し、ソースドライバ２９から供給される映像データに基づくソース信号Ｓ（１）～Ｓ（ｘ）によってＬＣＤパネル４０には映像が表示される。
　ホストコントローラ１０からコマンドが送信されない間は、シーケンサ２３は表示オン状態ＳＴ４を維持する。ホストコントローラ１０から表示オフコマンドが送信されてデータレジスタ２２に格納されると、シーケンサ２３は、表示オフ状態ＳＴ５に遷移する。表示オフ状態ＳＴ５では、表示オフ状態ＳＴ３と同様、ＬＣＤパネル４０は表示オフ状態となる。
　ホストコントローラ１０からコマンドが送信されない間は、シーケンサ２３は表示オフ状態ＳＴ５を維持する。ここで、ホストコントローラ１０から表示オンコマンドが送信されてデータレジスタ２２に格納されると、シーケンサ２３は、表示オン状態ＳＴ４に遷移する。
　表示オフ状態ＳＴ３、表示オン状態ＳＴ４、または表示オフ状態ＳＴ５のときに、ホストコントローラ１０からスリープインコマンド（電源立ち下げコマンド）が送信されてデータレジスタ２２に格納されると、シーケンサ２３は、立ち下げシーケンス状態ＳＴ６となる。
　すると、シーケンサ２３からの指令に基づきタイミングコントローラ２４は、立ち下げシーケンスを開始させる。ここで、図７は、立ち下げシーケンスの一例を示すタイミングチャートである。図７に示すように、立ち下げシーケンスが開始されると、まず１フレーム目のカウント開始のときにタイミングコントローラ２４は、イネーブル信号ＶＣＯＭＨ＿ＥＮ、ＶＣＯＭＬ＿ＥＮ、およびＶＧＴＰ＿ＥＮをＬｏｗレベルに立ち下げる。これにより、第２電源ブロック３２２～第４電源ブロック３２４がオフとなる。
　次に、１フレーム目のライン数までカウントしたときにタイミングコントローラ２４は、イネーブル信号ＶＲ２＿ＥＮ、ＶＧＨＬ＿ＥＮ、およびＶＭＩ＿ＥＮをＬｏｗレベルに立ち下げる。これにより、第５電源ブロック３２５、第７電源ブロック３２７、および第８電源ブロック３２８がオフとなる。
　次に、２フレーム目のライン数までカウントしたときにタイミングコントローラ２４は、イネーブル信号ＶＲ１＿ＥＮ、およびＶＳＰ＿ＥＮをＬｏｗレベルに立ち下げる。これにより、第１電源ブロック３２１、および第６電源ブロック３２６がオフとなる。
　このように立ち下げシーケンスにより、適正な順に電源ブロックをオフにさせることで電源回路３２の終了時に誤動作が生じることを回避できる。
　また、立ち下げシーケンスにおいて、上記表示系のイネーブル信号も全てＬｏｗとされる。
　立ち下げシーケンスが終了すると、シーケンサ２３は、スタンバイ状態ＳＴ１に遷移する。
＜異常状態検知動作＞
　次に、ＬＣＤドライバ２０における異常状態検知動作について説明する。図５に示すように、異常検知回路２５は、ＡＮＤ回路２５１と、デジタルフィルタ２５２と、を含んで構成される。電源回路３２へ出力される各イネーブル信号、およびソースドライバ２９等へ出力される表示系の各イネーブル信号は、ＡＮＤ回路２５１へ入力される。また、タイミングコントローラ２４に含まれるフリップフロップＦ１から出力される電源起動フラグＰＯＦＦもＡＮＤ回路２５１へ入力される。電源起動フラグＰＯＦＦは、電源回路３２が起動状態か否かを示し、ホストコントローラ１０へ送信される信号であり、Ｈｉｇｈレベルで起動状態、Ｌｏｗレベルで終了状態を表す。
　上述した表示オフ状態ＳＴ３、表示オン状態ＳＴ４、または表示オフ状態Ｓ５の場合、正常であれば、電源回路３２への全てのイネーブル信号、表示系の全てのイネーブル信号、および電源起動フラグＰＯＦＦは、いずれもＨｉｇｈレベルになっている。しかしながら、ノイズ等の原因により電源回路３２へのイネーブル信号のうちいずれか一つでもＬｏｗレベルに立ち下がると、対応する電源ブロックがオフとなり、ＬＣＤパネル４０における表示動作に異常が生じる。また、同様に表示系のイネーブル信号のうちいずれか一つでもＬｏｗレベルに立ち下がると、ＬＣＤパネル４０における表示動作に異常が生じる。また、電源起動フラグＰＯＦＦがＬｏｗレベルに立ち下がることも異常である。
　従って、正常の場合は、ＡＮＤ回路２５１の出力はＨｉｇｈレベルとなるが、各イネーブル信号および電源起動フラグＰＯＦＦのうち少なくとも一つがＬｏｗレベルに立ち下がって異常状態になると、ＡＮＤ回路２５１の出力はＬｏｗレベルとなる。ＡＮＤ回路２５１の出力信号は、デジタルフィルタ２５２に入力される。
　デジタルフィルタ２５２は、順に入出力が接続されたＤフリップフロップＦ４～Ｆ７と、ＯＲ回路２５２１から構成される。ＤフリップフロップＦ４には、ＡＮＤ回路２５１の出力信号が入力され、ＤフリップフロップＦ４～Ｆ７の各出力信号はＯＲ回路２５２１に入力される。ＤフリップフロップＦ４～Ｆ７の各々にはクロック信号ＣＫが入力される。ＯＲ回路２５２１の出力が異常検知回路２５の出力信号ＤＴとなる。
　デジタルフィルタ２５２は、Ｌｏｗレベルが所定期間内のＡＮＤ回路２５１の出力はマスキングしてＨｉｇｈレベルを出力する回路であり、異常の誤検知を抑制できる。
　異常検知回路２５の出力信号ＤＴがＬｏｗレベルとなり、異常が検知されると、図４に破線で示すように、スリープインコマンドに関わらず、シーケンサ２３は表示オフ状態ＳＴ３、表示オン状態ＳＴ４、または表示オフ状態ＳＴ５から立ち下げシーケンス状態ＳＴ６へ強制的に遷移する。
　これにより、タイミングコントローラ２４によって上述した図７に示すような立ち下げシーケンスが行われ、電源回路３２の各電源ブロックおよびソースドライバ２９等はオフとされる。
　そして、図４に破線で示すように、通常時のようにスタンバイ状態ＳＴ１へ遷移することなく、シーケンサ２３は起動シーケンス状態ＳＴ２へ遷移する。これにより、タイミングコントローラ２４によって上述した図６に示すような起動シーケンスが行われ、電源回路３２の各電源ブロックはオンとされ、電源回路３２が起動される。
　このように本実施形態によれば、電源回路３２等の異常により表示動作に異常が生じたことをイネーブル信号によって検知するので、異常を迅速に検知できる。更にこのとき、立ち下げシーケンスによって電源回路３２を安全に終了させることができる。更に、その後、自動的に起動シーケンスが行われることで電源回路３２を安全かつ即座に再起動できる。
　なお、異常検知回路２５の出力信号ＤＴは、シーケンサ２３のみならず、インタフェース２１を介してホストコントローラ１０へ送信するようにしてもよい。
＜車載ディスプレイについて＞
　上述した本実施形態に係る液晶表示装置は、特に車載ディスプレイに適用することが好適である。車載ディスプレイは、例えば図８に示す車載ディスプレイ８１～８３のように、車両における運転席前方のダッシュボードに設けられる。車載ディスプレイ８１は、スピードメータ、タコメータ等を表示するインパネとして機能する。車載ディスプレイ８２は、燃料計、燃費計、シフトポジション等を表示する。車載ディスプレイ８３は、車両の現在位置情報、目的地までの経路情報等を表示するナビゲーション機能を有すると共に、車両後方の撮像画像を表示するバックモニタ機能も有する。
＜その他の変形例＞
　なお、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味および範囲内に属する全ての変更が含まれると理解されるべきである。
　例えば、本実施形態に係る液晶表示装置は、車載用のみならず、スマートフォン、タブレットコンピュータ等にも適用可能である。
　本発明は、例えば車載用の表示装置に好適に利用することができる。
　　　　１　液晶表示装置
　　　１０　ホストコントローラ
　　　２０　ＬＣＤドライバ
　　　２１　インタフェース
　　　２２　データレジスタ
　　　２３　シーケンサ
　　　２４　タイミングコントローラ
　　　２５　異常検知回路
　　　２６　ＲＡＭ
　　　２７　データコンバータ
　　　２８　データラッチ部
　　　２９　ソースドライバ
　　　３０　ゲートドライバ
　　　３１　コモン電圧生成部
　　　３２　電源回路
　　　３３　ガンマ電圧生成部
　　　４０　ＬＣＤパネル
　　　８１～８３　車載ディスプレイ
　　　３２１　第１電源ブロック
　　　３２２　第２電源ブロック
　　　３２３　第３電源ブロック
　　　３２４　第４電源ブロック
　　　３２５　第５電源ブロック
　　　３２６　第６電源ブロック
　　　３２７　第７電源ブロック
　　　３２８　第８電源ブロック
　　　Ｆ１～Ｆ７　Ｄフリップフロップ
　　　２５１　ＡＮＤ回路
　　　２５２　デジタルフィルタ
　　　２５２１　ＯＲ回路

Claims (10)

  1. 　互いに入出力関係を有する複数の電源ブロックを含む電源回路と、
    　前記複数の電源ブロックの各々にオンオフを示す制御信号を出力する電源制御部と、
    　異常検知部と、
    　シーケンサと、を備え、
    　前記電源回路の起動中に前記制御信号の少なくともいずれかがオフを示していることを前記異常検知部が検知すると、前記シーケンサは、所定の立ち下げシーケンス状態に遷移し、前記電源制御部は、所定の順序で前記電源ブロックをオフとするように前記制御信号を出力する立ち下げシーケンスを行う、ことを特徴とする半導体装置。
  2. 　前記立ち下げシーケンスの後、前記シーケンサは起動シーケンス状態に遷移し、前記電源制御部は、所定の順序で前記電源ブロックをオンとするように前記制御信号を出力することを特徴とする請求項１に記載の半導体装置。
  3. 　前記異常検知部は、前記制御信号が入力されるＡＮＤ回路を有することを特徴とする請求項１または請求項２に記載の半導体装置。
  4. 　前記異常検知部は、前記ＡＮＤ回路の後段に配されるデジタルフィルタを更に有することを特徴とする請求項３に記載の半導体装置。
  5. 　前記電源制御部は、前記電源回路の起動状態を示す電源起動フラグをホストコントローラへ出力可能であり、
    　前記ＡＮＤ回路には、前記電源起動フラグが更に入力されることを特徴とする請求項３または請求項４に記載の半導体装置。
  6. 　表示パネルを駆動する駆動部を更に備え、
    　前記電源ブロックの出力電圧は前記駆動部に供給されることを特徴とする請求項１～請求項５のいずれか１項に記載の半導体装置。
  7. 　前記異常検知部は、前記制御信号が入力されるＡＮＤ回路を有し、
    　前記ＡＮＤ回路には、前記駆動部に出力される制御信号が更に入力されることを特徴とする請求項６に記載の半導体装置。
  8. 　前記表示パネルが表示オフ状態となる状態の前記シーケンサは、スリープインコマンドに基づいて前記立ち下げシーケンス状態に遷移するものであり、
    　前記シーケンサは、前記異常検知部により異常が検知された場合、前記スリープインコマンドに関わらず、強制的に前記立ち下げシーケンス状態に遷移することを特徴とする請求項６または請求項７に記載の半導体装置。
  9. 　前記駆動部により前記表示パネルに映像データに基づく映像が表示される表示オン状態である前記シーケンサは、スリープインコマンドに基づいて前記立ち下げシーケンス状態に遷移するものであり、
    　前記シーケンサは、前記異常検知部により異常が検知された場合、前記スリープインコマンドに関わらず、強制的に前記立ち下げシーケンス状態に遷移することを特徴とする請求項６～請求項８のいずれか１項に記載の半導体装置。
  10. 　請求項６～請求項９のいずれか１項に記載の半導体装置と、前記半導体装置によって駆動される表示パネルと、を備えることを特徴とする表示装置。
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