JP2021162794A - 表示装置 - Google Patents

Abstract

【課題】表示パネルに画像を表示するための信号の異常を的確に検出する表示装置を提供する。【解決手段】表示装置は、表示パネル、ゲート駆動回路、タイミングコントローラおよび異常検出回路を含む。表示パネルは、マトリクス状に配置されたトランジスタに接続されたゲート配線と、ソース配線とを含む。ゲート駆動回路は、ゲート配線にゲート電圧を出力する。タイミングコントローラは、ゲート駆動回路によるゲート電圧の出力の可否を制御するための出力制御信号と、ゲート駆動回路がゲート電圧の出力先のゲート配線を切り替えるためのシフトクロック信号とを生成する。異常検出回路は、出力制御信号の状態とシフトクロック信号の状態とに基づいて生成されるゲート側検出信号を監視することにより、出力制御信号とシフトクロック信号とのタイミング関係の異常を検出する。【選択図】図１

Description

本開示は、表示装置に関する。

液晶表示装置の表示パネルは、ゲートドライバＩＣ（ゲート駆動回路）と、ソースドライバＩＣ（ソース駆動回路）とを備える。ゲートドライバＩＣおよびソースドライバＩＣは、一般的に、複数の画素で構成される表示エリアの外周領域に配置される。ゲートドライバＩＣは、各画素に設けられた薄膜トランジスタ（Thin Film Transistor、すなわち、ＴＦＴ）のＯＮ／ＯＦＦ制御を行う。その際、ゲートドライバＩＣは、表示エリアの横方向に延在する複数のゲート配線に順次ゲート電圧を出力し、また、ソースドライバＩＣは、表示エリアの縦方向に延在するソース配線に映像信号に基づくソース電圧を出力する。

これらゲートドライバＩＣおよびソースドライバＩＣは、液晶表示装置の回路基板に設けられたタイミングコントローラから出力される複数の信号に基づいて、上記の動作を行う。表示パネルが映像信号に基づいた画像を正確に表示するためには、ＴＦＴの駆動に関わるタイミングコントローラ、ゲートドライバＩＣおよびソースドライバＩＣが正確に動作することが要求される。例えば、特許文献１に開示された表示装置は、ソースドライバＩＣに対応する画像信号線駆動回路がタイミングコントローラ等で生成される制御信号の周期および電圧レベル等を検知する機能を有する。

特開２０１４−２２８７１５号公報

タイミングコントローラから駆動回路（ゲート駆動回路またはソース駆動回路）に出力される信号のタイミングが正常でない場合、駆動回路はそのタイミングが正常でない信号に基づいて動作する。その結果、表示パネルに表示される画像には異常が生じる。

本開示は、上記の課題を解決するためのものであり、タイミングコントローラから出力される信号のタイミングの異常を検出する表示装置を提供する。

本開示に係る表示装置は、表示パネル、ゲート駆動回路、タイミングコントローラおよび異常検出回路を含む。表示パネルは、マトリクス状に配置された複数のトランジスタに接続された複数のゲート配線と、複数のソース配線とを含む。ゲート駆動回路は、複数のゲート配線にゲート電圧を出力する。タイミングコントローラは、ゲート駆動回路によるゲート電圧の出力の可否を制御するための出力制御信号と、ゲート駆動回路がゲート電圧の出力先のゲート配線を切り替えるためのシフトクロック信号とを生成する。異常検出回路は、出力制御信号の状態とシフトクロック信号の状態とに基づいて生成されるゲート側検出信号を監視することにより、出力制御信号とシフトクロック信号とのタイミング関係の異常を検出する。

本開示によれば、タイミングコントローラから出力される信号のタイミングの異常を検出する表示装置が提供される。

本開示の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白になる。

実施の形態１における表示装置の構成を概略的に示す図である。 実施の形態１におけるタイミングコントローラ（ＴＣＯＮ）から出力される信号、ゲート電圧およびソース電圧の正常なタイミング関係を示す図である。 実施の形態１における異常検出回路の構成を示す機能ブロック図である。 第１フリップフロップ回路における入出力の真理値表を示す図である。 第１フリップフロップ回路における入出力のタイミングチャートである。 第２フリップフロップ回路における入出力の真理値表を示す図である。 第２フリップフロップ回路における入出力のタイミングチャートである。 実施の形態１の変形例１における表示装置が含む異常検出回路の構成を示す機能ブロック図である。 実施の形態１の変形例２における表示装置が含む異常検出回路の構成を示す機能ブロック図である。 実施の形態２におけるＴＣＯＮから出力される信号、ゲート電圧およびソース電圧の正常なタイミング関係を示す図である。 実施の形態２における異常検出回路の構成を示す機能ブロック図である。 インバータおよびＡＮＤ回路における入出力の真理値表を示す図である。 第２フリップフロップ回路における入出力の真理値表を示す図である。 第２フリップフロップ回路における入出力のタイミングチャートである。

＜実施の形態１＞
図１は、実施の形態１における表示装置の構成を概略的に示す図である。また、図１には、主要なデジタル信号の入出力が示されている。

表示装置は、表示パネル１、回路基板２、フレキシブルプリント回路基板（Flexible printed circuit, ＦＰＣ）３Ａ，３Ｂ、ゲートドライバＩＣ（Ｇ−ＩＣ）５、ソースドライバＩＣ（Ｓ−ＩＣ）６Ａ，６Ｂ、タイミングコントローラ（ＴＣＯＮ）７、異常検出回路８、ＲＯＭ（Read Only Memory）９、電源回路（ＤＣＤＣ）１０およびインターフェースコネクタ１１を含む。

表示パネル１は、画素領域４と、複数のゲート配線（図示せず）と、複数のソース配線（図示せず）とを含む。画素領域４は、複数の画素（図示せず）がマトリクス状に配置されており、表示エリアに対応する。各画素には、薄膜トランジスタ（Thin Film Transistor, ＴＦＴ）（図示せず）が設けられている。つまり、画素領域４には、複数のＴＦＴがマトリクス状に配置されている。ゲート配線およびソース配線は、ＴＦＴのゲート電極（図示せず）およびソース電極（図示せず）にそれぞれ接続されている。図１において、複数のゲート配線は画素領域４内で横方向に延在しており、複数のソース配線は画素領域４内で縦方向に延在している。

Ｇ−ＩＣ５は、表示パネル１に実装されており、画素領域４よりも外側かつ画素領域４の短辺側に配置されている。Ｇ−ＩＣ５は、ゲート配線にゲート電圧を出力することにより、各画素におけるＴＦＴのＯＮ／ＯＦＦを制御する。Ｇ−ＩＣ５によるゲート電圧の出力動作は、ＴＣＯＮ７から出力される垂直スタートパルス信号（ＳＴＶ１）、シフトクロック信号（ＣＬＫＶ）および出力イネーブル信号（ＯＥ）によって制御される。

具体的には、Ｇ−ＩＣ５は、ＳＴＶ１信号を受信して動作を開始する。Ｇ−ＩＣ５は、ＣＬＫＶ信号に同期して、ゲート電圧の出力対象のゲート配線を次の行のゲート配線に切り替える。言い換えると、ＣＬＫＶ信号は、Ｇ−ＩＣ５がゲート電圧の出力先を一のゲート配線から他のゲート配線に切り替えるための信号である。また、Ｇ−ＩＣ５は、ＴＣＯＮ７から出力されるＯＥ信号によってゲート電圧の出力の可否を制御する。言い換えると、ＯＥ信号は、出力制御信号であり、Ｇ−ＩＣ５によるゲート電圧の出力の可否を制御するための信号である。ここでは、ＯＥ信号の電圧が高レベルである場合、Ｇ−ＩＣ５はゲート電圧を出力することが不可能である。ＯＥ信号の電圧が低レベルである場合、Ｇ−ＩＣ５はゲート電圧を出力することが可能である。つまり、ゲート電圧は、ＯＥ信号の立ち下がりから立ち上がりまでの期間に、特定のゲート配線に出力される。Ｇ−ＩＣ５は、全てのゲート配線に対して、ゲート電圧の出力のシフト動作が終わると、リターン信号（ＳＴＶ２）をＴＣＯＮ７に出力する。

詳細は後述するが、ＯＥ信号およびＣＬＫＶ信号のタイミングが正常である場合、ＯＥ信号が高レベルの期間中にＣＬＫＶ信号が立ち上がる。つまり、Ｇ−ＩＣ５によるゲート電圧の出力が不可能である期間に、Ｇ−ＩＣ５はゲート電圧の出力対象のゲート配線を次の行のゲート配線に切り替える。その結果、ゲート電圧の出力先の切り替わり前後において、正常な画像が表示パネル１に表示される。このように、正常な画像表示には、ＯＥ信号およびＣＬＫＶ信号の正常なタイミング関係が必要である。

Ｓ−ＩＣ６Ａ，６Ｂは、表示パネル１に実装されており、画素領域４よりも外側かつ画素領域４の長編側に配置されている。Ｓ−ＩＣ６Ａ，６Ｂは、ソース配線にソース電圧を出力する。実施の形態１におけるＳ−ＩＣ６Ａ，６Ｂは、チャージシェア（電荷共有）機能を有する。Ｓ−ＩＣ６Ａ，６Ｂによるソース電圧の出力動作は、水平スタートパルス信号（ＳＴＨ１Ａ、ＳＴＨ１Ｂ）、ラッチパルス信号（ＬＰ）および映像信号（ＶＳＬ２）によって制御される。

具体的には、Ｓ−ＩＣ６Ａは、ＴＣＯＮ７から出力されるＳＴＨ１Ａ信号を受信して動作を開始する。Ｓ−ＩＣ６Ａは、ＶＳＬ２信号に含まれるドットクロック（ＣＬＫ）に同期して映像データを読み込む。Ｓ−ＩＣ６Ａは映像データの読み込み（スキャン）が完了するとＳＴＨ１Ｂ信号を出力する。Ｓ−ＩＣ６Ｂは、Ｓ−ＩＣ６Ａから出力されるＳＴＨ１Ｂ信号を受信して同様の動作を開始する。Ｓ−ＩＣ６Ｂは、スキャンが終わると、ＴＣＯＮ７にリターン信号（ＳＴＨ２）を出力する。また、その際、Ｓ−ＩＣ６Ａ，６Ｂは、ＴＣＯＮ７から出力されるＬＰ信号の立ち上がりで出力データを確定し、ＬＰ信号の立ち下がりでソース電圧を出力する。つまり、ＬＰ信号は、Ｓ−ＩＣ６Ａ，６Ｂによるソース電圧の出力のタイミングを制御するための信号である。

詳細は後述するが、ＯＥ信号およびＬＰ信号のタイミングが正常である場合、ゲート電圧の立ち下がりが完了した後に、ＬＰ信号が立ち上がる。言い換えると、ＯＥ信号の立ち上がりからＬＰ信号の立ち上がりまでの期間は、ゲート電圧の立ち下がりの応答時間よりも長い。それにより、隣接する画素の表示が正常に行われる。このように、正常な画像表示には、ＯＥ信号およびＬＰ信号の正常なタイミング関係が必要である。

ＴＣＯＮ７は、回路基板２に実装されている。ＴＣＯＮ７は、インターフェースコネクタ１１から映像信号（ＶＳＬ１）を受信し、上記のＳＴＶ１信号、ＣＬＫＶ信号、ＯＥ信号、ＳＴＨ１Ａ信号、ＬＰ信号およびＶＳＬ２信号を生成する。ＴＣＯＮ７は、Ｇ−ＩＣ５にＳＴＶ１信号、ＣＬＫＶ信号およびＯＥ信号を出力する。ＴＣＯＮ７は、Ｓ−ＩＣ６ＡにＳＴＨ１Ａ信号、ＬＰ信号およびＶＳＬ２信号を出力し、Ｓ−ＩＣ６ＢにＬＰ信号およびＶＳＬ２信号を出力する。また、ＴＣＯＮ７は、Ｇ−ＩＣ５からＳＴＶ２信号を受信し、Ｓ−ＩＣ６ＢからＳＴＨ２信号を受信する。

異常検出回路８は、ＴＣＯＮ７から出力されるＯＥ信号、ＣＬＫＶ信号およびＬＰ信号を受信する。異常検出回路８は、ＯＥ信号の状態とＣＬＫＶ信号の状態とに基づいてゲート側検出信号を生成する。異常検出回路８は、そのゲート側検出信号を監視することにより、ＯＥ信号とＣＬＫＶ信号とのタイミング関係の異常を検出する。また、異常検出回路８は、ＯＥ信号の状態とＬＰ信号の状態とに基づいてソース側検出信号を生成する。異常検出回路８は、そのソース側検出信号を監視することにより、ＯＥ信号とＬＰ信号とのタイミング関係の異常を検出する。異常検出回路８は、ＯＥ信号とＣＬＫＶ信号とのタイミング関係の異常を検出した場合、あるいは、ＯＥ信号とＬＰ信号とのタイミング関係の異常を検出した場合、異常通知信号（ＦＡＩＬ）を出力する。また、異常検出回路８は、タイミング関係の異常を検出した後、ゲート側検出信号およびソース側検出信号の状態に基づいて、タイミング関係の異常の解消を検出する。

ＲＯＭ９は、ＴＣＯＮ７の設定パラメータを格納する。電源回路（ＤＣＤＣ）１０は、ＴＣＯＮ７、Ｇ−ＩＣ５およびＳ−ＩＣ６Ａ，６Ｂに供給する電圧を生成する。インターフェースコネクタ１１は、外部からＶＳＬ１信号を受信する。インターフェースコネクタ１１は、異常検出回路８から入力されるＦＡＩＬ信号を外部に出力する。図示は省略するが、回路基板２には、その他の電子部品として、コンデンサ、抵抗、コイル、トランジスタ等が実装されている。

ＦＰＣ３Ａ，３Ｂは、表示パネル１と回路基板２とを接続している。実施の形態１において、ＴＣＯＮ７から出力されたＳＴＨ１Ａ信号、ＬＰ信号およびＶＳＬ２信号は、ＦＰＣ３Ａを介してＳ−ＩＣ６Ａに入力される。ＴＣＯＮ７から出力されたＳＴＶ１信号、ＣＬＫＶ信号およびＯＥ信号は、ＦＰＣ３Ｂを介してＧ−ＩＣ５に入力される。ＴＣＯＮ７から出力されたＬＰ信号およびＶＳＬ２信号は、ＦＰＣ３Ｂを介してＳ−ＩＣ６Ｂに入力される。ＦＰＣ３Ａ，３Ｂは回路基板２と一体の部品であってもよい。つまり、回路基板２に実装されている各部品が１枚のＦＰＣに実装されていてもよい。ＦＰＣの個数、Ｓ−ＩＣの個数またはＧ−ＩＣの個数は、図１に示されるそれらの個数に限定されない。

図２は、実施の形態１におけるＴＣＯＮ７から出力される信号、ゲート電圧およびソース電圧の正常なタイミング関係を示す図である。ここでは、図２は、１水平周期（H period time）におけるタイミング関係を示している。また図２は、ｎ−１行目のゲート配線Ｇｎ−１とｎ行目のゲート配線Ｇｎとの間で、ゲート電圧の出力先が切り替わるタイミングを示している。図２では、高レベルのゲート電圧が「ＶＧＨ」で示され、低レベルのゲート電圧が「ＶＧＬ」で示されている。ソース電圧ＶＳｎ−１およびＶＳｎは、ｎ−１行目の各画素のＴＦＴおよびｎ行目の各画素のＴＦＴに供給される電圧をそれぞれ示している。

ＯＥ信号およびＣＬＫＶ信号のタイミングが正常である場合、ＯＥ信号が高レベルの期間中にＣＬＫＶ信号が立ち上がる。つまり、Ｇ−ＩＣ５によるゲート電圧の出力が不可能である期間に、Ｇ−ＩＣ５はゲート電圧の出力対象のゲート配線を次の行のゲート配線に切り替える。ＯＥ信号が低レベルの期間中にＣＬＫＶ信号が立ち上がった場合、出力対象が切り替わる前後の行におけるＴＦＴがいずれもＯＮになる期間が生じる。そのため、切り替え前の行のＴＦＴに意図しない電荷が供給され、正常な画像が表示されない。したがって、正常な画像表示には、ＯＥ信号およびＣＬＫＶ信号の正常なタイミング関係が必要である。

図２におけるｔｃｓはＬＰ信号が高レベルの電圧である期間を表している。Ｓ−ＩＣ６Ａ，６Ｂは、ｔｃｓで示される期間中に、隣接する２つのソース配線への出力間で電荷共有（チャージシェア）を行う。ＯＥ信号およびＬＰ信号のタイミングが正常である場合、ゲート電圧の立ち下がりが完了した後に、ＬＰ信号が立ち上がる。言い換えると、ＯＥ信号の立ち上がりからＬＰ信号の立ち上がりまでの期間（ｔｇｓ１）は、ゲート電圧の立ち下がりの応答時間（ｔｇ）よりも長い。逆に、ゲート電圧の立ち下がりが完了する前に、ＬＰ信号が立ち上がった場合、切り替え前の行のＴＦＴに意図しない電荷が供給される。その結果、正常な画像が表示されない。したがって、正常な画像表示には、ＯＥ信号およびＬＰ信号の正常なタイミング関係が必要である。

実施の形態１における異常検出回路８は、ＯＥ信号とＣＬＫＶ信号とのタイミング関係、および、ＯＥ信号とＬＰ信号とのタイミング関係を検出して監視する。以下に、異常検出回路８の詳細な構成および動作を説明する。

図３は、実施の形態１における異常検出回路８の構成を示す機能ブロック図である。異常検出回路８は、マイコン（MicroController Unit, ＭＣＵ）１２、第１フリップフロップ回路１８および第２フリップフロップ回路１９を含む。

第１フリップフロップ回路１８は、Ｄフリップフロップである。第１フリップフロップ回路１８のデータ入力（Ｄ）にはＯＥ信号が、クロック（ＣＬＫ）にはＣＬＫＶ信号が入力される。第１フリップフロップ回路１８の出力（Ｑ）は、ゲート側検出信号（ＯＥ＿ＣＬＫＶ＿ＤＥＴ）であり、マイコン１２に出力される。つまり、第１フリップフロップ回路１８は、ＯＥ信号とＣＬＫＶ信号とに基づいて、ＯＥ＿ＣＬＫＶ＿ＤＥＴ信号を生成する。

第２フリップフロップ回路１９は、非同期クリア端子を備えるＤフリップフロップである。第２フリップフロップ回路１９のデータ入力（Ｄ）には常時高レベル電圧が、クロック（ＣＬＫ）にはＯＥ信号が、クリア（ＣＬＲ）にはＬＰ信号が入力される。第２フリップフロップ回路１９の出力（Ｑ）は、ソース側検出信号（ＯＥ＿ＬＰ＿ＤＥＴ１）であり、マイコン１２に出力される。つまり、第２フリップフロップ回路１９は、ＯＥ信号とＬＰ信号とに基づいて、ＯＥ＿ＬＰ＿ＤＥＴ１信号を生成する。

マイコン１２は、汎用入力ポート（General Purpose Input, ＧＰＩ）１５、第１タイマカウンタ１６、第２タイマカウンタ１７、ＣＰＵ（Central Processing Unit）１３、汎用出力ポート（General Purpose Output, ＧＰＯ）１４を少なくとも含む。

ＧＰＩ１５は、ＯＥ＿ＣＬＫＶ＿ＤＥＴ信号を受け付ける。ＧＰＩ１５は、ＯＥ＿ＣＬＫＶ＿ＤＥＴ信号の状態に基づいて、ＣＰＵ１３に割り込み信号を送信する。ＣＰＵ１３は、その割り込み信号に基づいて、ＯＥ信号およびＣＬＫＶ信号のタイミング関係が異常であると判定する。

第１タイマカウンタ１６は、ＯＥ＿ＬＰ＿ＤＥＴ１信号を受け付ける。第１タイマカウンタ１６は、ＯＥ＿ＬＰ＿ＤＥＴ１信号が高レベルである期間をカウントする。ＣＰＵ１３は、その第１タイマカウンタ１６によるカウント結果と予め定められた第１閾値とに基づいて、ＯＥ信号およびＬＰ信号のタイミング関係が異常であると判定する。

第２タイマカウンタ１７は、ＯＥ信号を受け付ける。第２タイマカウンタ１７は、ＯＥ信号が高レベルの期間をカウントする。ＣＰＵ１３は、その第２タイマカウンタ１７によるカウント結果と予め定められた第２閾値とに基づいて、ＯＥ信号が異常であると判定する。

ＧＰＯ１４は、ポートレジスタ（図示せず）を有する。ポートレジスタは、ＣＰＵ１３による異常判定結果に応じた値を格納する。実施の形態１におけるポートレジスタは正常状態を示す「１（高）」あるいは異常状態を示す「０（低）」を格納する。ＧＰＯ１４は、ポートレジスタの値に基づいて、高レベル電圧あるいは低レベル電圧のＦＡＩＬ信号を出力する。具体的には、ポートレジスタの値が「１」である場合すなわち正常状態である場合、ＧＰＯ１４は高レベル電圧のＦＡＩＬ信号を出力する。一方で、ポートレジスタの値が「０」である場合すなわち異常状態である場合、ＧＰＯ１４は低レベル電圧のＦＡＩＬ信号を出力する。言い換えると、異常判定結果に応じて、ＧＰＯ１４から出力されるＦＡＩＬ信号の論理が切り替えられる。そのＦＡＩＬ信号は、インターフェースコネクタ１１を経由して外部に出力される。

図４は、第１フリップフロップ回路１８における入出力の真理値表を示す図である。なお、「↑」は信号の立ち上がりを示す。「↓」は信号の立ち下がりを示す。「Ｌ」は低レベルを示す。「Ｈ」は高レベルを示す。「Ｘ」は状態不問を示す。図５は、第１フリップフロップ回路１８における入出力のタイミングチャートである。図５は、ＯＥ信号およびＣＬＫＶ信号のタイミング関係が正常な場合を示している。

ＣＬＫＶ信号は、ＯＥ信号が高レベルの期間中に立ち上がっている。よって、図４の真理値表によれば、出力（Ｑ）のＯＥ＿ＣＬＫＶ＿ＤＥＴ信号の電圧は高レベルである。その後、図５に示されるように、ＣＬＫＶ信号の状態は、高レベル、立ち下がり、低レベルの順に変化する。図４の真理値表によれば、各状態におけるＯＥ＿ＣＬＫＶ＿ＤＥＴ信号の電圧は常に高レベルである。よって、ＯＥ信号およびＣＬＫＶ信号のタイミング関係が正常である場合、マイコン１２のＧＰＩ１５には、高レベルのＯＥ＿ＣＬＫＶ＿ＤＥＴ信号が入力される。

一方で、ＯＥ信号が低レベルの期間中にＣＬＫＶ信号が立ち上がった場合（図示せず）、図４の真理値表によれば、出力（Ｑ）のＯＥ＿ＣＬＫＶ＿ＤＥＴ信号の電圧は低レベルである。よって、ＯＥ信号およびＣＬＫＶ信号のタイミング関係に異常が発生した場合、マイコン１２のＧＰＩ１５には、低レベルのＯＥ＿ＣＬＫＶ＿ＤＥＴ信号が入力される。

マイコン１２のＧＰＩ１５は、ＯＥ＿ＣＬＫＶ＿ＤＥＴ信号の立ち下がりのエッジを検出し、ＣＰＵ１３に割り込み信号を送信する。ＣＰＵ１３は、その割り込み信号に基づいてＯＥ信号およびＣＬＫＶ信号のタイミング関係が異常であると判定する。そして、ＣＰＵ１３は、ＧＰＯ１４のポートレジスタの値を「０」に変更する。ポートレジスタの値が「０」であるため、ＧＰＯ１４は、低レベルのＦＡＩＬ信号を出力する。

図６は、第２フリップフロップ回路１９における入出力の真理値表を示す図である。図７は、第２フリップフロップ回路１９における入出力のタイミングチャートである。図７は、ＯＥ信号およびＬＰ信号のタイミング関係が正常な場合を示している。

ＯＥ信号が立ち上がる際、ＬＰ信号は低レベルであり、データ入力（Ｄ）は高レベルである。よって、図６の真理値表によれば、出力（Ｑ）のＯＥ＿ＬＰ＿ＤＥＴ１信号の電圧は高レベルである。その後、ＯＥ信号、ＬＰ信号およびデータ入力（Ｄ）が、それぞれ高レベル、低レベルおよび高レベルである期間が続くため、ＯＥ＿ＬＰ＿ＤＥＴ１信号は高レベルで維持される。ＯＥ信号が立ち下がる際、ＬＰ信号は低レベルであり、データ入力（Ｄ）は高レベルである。そのため、ＯＥ＿ＬＰ＿ＤＥＴ１信号は高レベルで維持される。さらにその後、ＬＰ信号が立ち上がって高レベルとなった時、ＯＥ信号は低レベルでありデータ入力（Ｄ）は高レベルである。よって、ＯＥ＿ＬＰ＿ＤＥＴ１信号は低レベルに変化する。以上のことから、ＯＥ信号の立ち上がりからＬＰ信号の立ち上がりまでの期間（ｔｇｓ１）は、理想的には、ＯＥ＿ＬＰ＿ＤＥＴ１信号が高レベルの期間（ｔｇｓ１＿ｄｅｔ）に対応する。

マイコン１２の第１タイマカウンタ１６は、ＯＥ＿ＬＰ＿ＤＥＴ１信号が高レベルである期間（ｔｇｓ１＿ｄｅｔ）をカウントし、その結果をカウント値（ｔｇｓ１＿ｄｅｔ＿ｃｏｕｎｔ）に格納する。ＣＰＵ１３は、定期的にｔｇｓ１＿ｄｅｔ＿ｃｏｕｎｔの値を読み出す。ＣＰＵ１３は、例えば、１フレームの周波数が６０Ｈｚである場合、１６．７ｍｓ程度の周期で、ｔｇｓ１＿ｄｅｔ＿ｃｏｕｎｔの値を読み出す。ＣＰＵ１３は、ｔｇｓ１＿ｄｅｔ＿ｃｏｕｎｔの値と予め定められた第１閾値とに基づいて、ＯＥ信号およびＬＰ信号のタイミング関係の異常を判定する。予め定められた第１閾値は、図２に示されるゲート電圧の立ち下がりの応答時間（ｔｇ）に基づいて定められる値であり、例えば、ｔｇに一致する。予め定められた第１閾値は、例えば、マイコン１２のメモリに記憶されている。「ｔｇｓ１＿ｄｅｔ＿ｃｏｕｎｔ＜ｔｇ」の関係が成立する場合、ＣＰＵ１３はＯＥ信号およびＬＰ信号のタイミング関係が異常であると判定する。そして、ＣＰＵ１３は、ＧＰＯ１４のポートレジスタの値を「０」に変更する。ポートレジスタの値が「０」であるため、ＧＰＯ１４は、低レベルのＦＡＩＬ信号を出力する。

ＯＥ信号が常に高レベルとなる異常が発生した場合、第１フリップフロップ回路１８の出力（Ｑ）からは、常に高レベルのＯＥ＿ＣＬＫＶ＿ＤＥＴ信号が出力される。ＯＥ信号およびＣＬＫＶ信号のタイミング関係に異常が発生した場合であっても、ＯＥ＿ＣＬＫＶ＿ＤＥＴ信号の立ち下がりが検出されることはない。そのため、ＧＰＩ１５は割り込み信号を生成しない。よって、マイコン１２はＯＥ信号およびＣＬＫＶ信号のタイミング関係の異常を検出できない。また、ＯＥ信号の高レベルの期間が所定の時間よりも長い場合、ゲート開放時間が短くなる。その結果、画素に十分な電荷が蓄積されず、表示パネル１には正常な画像が表示されない。そこで、実施の形態１におけるマイコン１２は、ＯＥ信号の異常を検出する。

マイコン１２の第２タイマカウンタ１７は、ＯＥ信号が高レベルの期間をカウントし、その結果をカウント値（ＯＥ＿Ｈｉｇｈ＿ｃｏｕｎｔ）に格納する。ＣＰＵ１３は、定期的にＯＥ＿Ｈｉｇｈ＿ｃｏｕｎｔの値を読み出す。ＣＰＵ１３は、ＯＥ＿Ｈｉｇｈ＿ｃｏｕｎｔの値と予め定められた第２閾値（ＯＥ＿ＭＡＸ）とに基づいて、ＯＥ信号の異常を判定する。予め定められた第２閾値は、例えば、マイコン１２のメモリに記憶されている。「ＯＥ＿Ｈｉｇｈ＿ｃｏｕｎｔ≧ＯＥ＿ＭＡＸ」の関係が成立する場合、ＣＰＵ１３はＯＥ信号が異常であると判定する。そして、ＣＰＵ１３は、ＧＰＯ１４のポートレジスタの値を「０」に変更する。ポートレジスタの値が「０」であるため、ＧＰＯ１４は、低レベルのＦＡＩＬ信号を出力する。

ＣＬＫＶ信号が高レベルまたは低レベルに固定される異常が発生した場合、第１フリップフロップ回路１８の出力（Ｑ）からは、常に高レベルのＯＥ＿ＣＬＫＶ＿ＤＥＴ信号が出力される。そのため、ＯＥ信号およびＣＬＫＶ信号のタイミング関係に異常が発生した場合であっても、ＯＥ＿ＣＬＫＶ＿ＤＥＴ信号の立ち下がりが検出されることはない。ＧＰＩ１５は割り込み信号を生成しない。よって、マイコン１２はＯＥ信号およびＣＬＫＶ信号のタイミング関係の異常を検出できない。しかし、ＣＬＫＶ信号が高レベルまたは低レベルに固定される異常が発生した場合、Ｇ−ＩＣ５によるゲート電圧の出力のシフト動作が行われない。そのため、Ｇ−ＩＣ５は、ＳＴＶ２信号を出力しない。よって、実施の形態１におけるＴＣＯＮ７は、ＳＴＶ２信号を監視することにより、ＣＬＫＶ信号の異常状態を検出する。例えば、ＴＣＯＮ７は、フレーム内の特定の時点でＳＴＶ２信号の検出を判定する。

ＧＰＯ１４のポートレジスタの値が「０」である場合すなわち異常状態である場合、ＣＰＵ１３は、ＧＰＩ１５に入力されるＯＥ＿ＣＬＫＶ＿ＤＥＴ信号の状態、ｔｇｓ１＿ｄｅｔ＿ｃｏｕｎｔの値、および、ＯＥ＿Ｈｉｇｈ＿ｃｏｕｎｔの値を定期的に読み出す。「ＯＥ＿ＣＬＫＶ＿ＤＥＴ信号が高レベル」、「ｔｇｓ１＿ｄｅｔ＿ｃｏｕｎｔ≧ｔｇ」および「ＯＥ＿Ｈｉｇｈ＿ｃｏｕｎｔ＜ＯＥ＿ＭＡＸ」の全てが成立する場合、ＣＰＵ１３は、ＯＥ信号、ＣＬＫＶ信号およびＬＰ信号の異常が全て解消されたと判定する。ＣＰＵ１３は、ＧＰＯ１４のポートレジスタを「１」に変更する。

ＴＣＯＮ７は、ＳＴＨ２信号およびＳＴＶ２信号を定期的に監視し、Ｓ−ＩＣ６Ａ，６ＢおよびＧ−ＩＣ５が正常に動作しているか否かを検出する。図示は省略するが、ＴＣＯＮ７は、Ｓ−ＩＣ６Ａ，６Ｂに入力される出力電圧の極性切り替え信号（ＰＯＬ）、スキャン方向の設定信号（ＬＲ）も生成している。さらにＴＣＯＮ７は、Ｇ−ＩＣ５に入力されるスキャン方向の設定信号（ＵＤ）も生成している。ＬＲ信号およびＵＤ信号の論理によっては、ＳＴＨ１Ａ信号、ＳＴＨ１Ｂ信号およびＳＴＨ２信号の入出力方向の関係、ならびに、ＳＴＶ１信号およびＳＴＶ２信号の入出力方向の関係が逆であってもよい。すなわち、Ｓ−ＩＣ６Ａ，６ＢおよびＧ−ＩＣ５の出力のシフト動作の方向が逆であってもよい。その場合は、ＴＣＯＮ７は、ＳＴＨ１Ａ信号およびＳＴＶ１信号を監視してＳ−ＩＣ６Ａ，６ＢおよびＧ−ＩＣ５の動作異常を検出する。

以上をまとめると、実施の形態１における表示装置は、表示パネル１、Ｇ−ＩＣ（ゲート駆動回路）５、Ｓ−ＩＣ（ソース駆動回路）６Ａ，６Ｂおよび異常検出回路８を含む。表示パネル１は、マトリクス状に配置された複数のＴＦＴに接続された複数のゲート配線と複数のソース配線とを含む。Ｇ−ＩＣ５は、複数のゲート配線にゲート電圧を出力する。Ｓ−ＩＣ６Ａ，６Ｂは、複数のソース配線にソース電圧を出力する。ＴＣＯＮ７は、Ｇ−ＩＣ５によるゲート電圧の出力の可否を制御するためのＯＥ信号（出力制御信号）と、Ｇ−ＩＣ５がゲート電圧の出力先のゲート配線を切り替えるためのＣＬＫＶ（シフトクロック信号）とを生成する。ＴＣＯＮ７は、Ｓ−ＩＣ６Ａ，６Ｂによるソース電圧の出力のタイミングを制御するためのＬＰ信号（ラッチパルス信号）をさらに生成する。異常検出回路８は、ＯＥ信号の状態とＣＬＫＶ信号の状態とに基づいて生成されるＯＥ＿ＣＬＫＶ＿ＤＥＴ信号（ゲート側検出信号）を監視することにより、ＯＥ信号とＣＬＫＶ信号とのタイミング関係の異常を検出する。異常検出回路８は、ＯＥ信号の状態とＬＰ信号の状態とに基づいて生成されるＯＥ＿ＬＰ＿ＤＥＴ１信号（ソース側検出信号）を監視することにより、ＯＥ信号とＬＰ信号とのタイミング関係の異常をさらに検出する。

このような構成を有する表示装置は、ＴＣＯＮ７から出力される信号のタイミングの異常を正確に検出する。表示装置は、自動あるいは手動により、その異常に対する対処を迅速に行うことを可能にする。

液晶表示装置は、ＴＶ、ＰＣ用ディスプレイ、携帯電話等のだけではなく、車載機器および産業機器にも用いられている。実施の形態１における表示装置は、Ｇ−ＩＣ５およびＳ−ＩＣ６Ａ，６Ｂに入力される信号を監視して異常を検出し、それら異常に起因した残像の発生またはコントラストの低下を解消する。このような表示装置は、例えば、車載機器としてミラー代替用途に適している。

実施の形態１における異常検出回路８は、第１フリップフロップ回路１８と、第２フリップフロップ回路１９およびマイコン１２を含む。第１フリップフロップ回路１８は、ＯＥ信号とＣＬＫＶ信号とに基づいて、ＯＥ＿ＣＬＫＶ＿ＤＥＴ信号を生成する。第２フリップフロップ回路１９は、ＯＥ信号とＬＰ信号とに基づいて、ＯＥ＿ＬＰ＿ＤＥＴ１信号を生成する。マイコン１２は、第１フリップフロップ回路１８から入力されるＯＥ＿ＣＬＫＶ＿ＤＥＴ信号に基づいて、ＯＥ信号とＣＬＫＶ信号とのタイミング関係の異常を検出する。マイコン１２は、第２フリップフロップ回路１９から入力されるＯＥ＿ＬＰ＿ＤＥＴ１信号に基づいて、ＯＥ信号とＬＰ信号とのタイミング関係の異常を検出する。

このような表示装置は、マイコン１２によってＯＥ信号とＣＬＫＶ信号のタイミングのずれ、および、ＯＥ信号とＬＰ信号のタイミングずれを検出する。ＦＰＧＡなどの高価なハードウェア部品の使用を回避し、異常検出回路８の低コスト化を実現する。

実施の形態１における異常検出回路８は、２つの信号間のタイミングの監視と、その異常判定とを行う。一般的に、安価なマイコン１２に備わるＣＰＵ１３は並列処理を実行することができない。そのため、マイコン１２は、一方の信号が割り込みで入力された際、他方の信号を読み込むには時間を要する。例えば、ＯＥ信号の立ち上がりからＬＰ信号の立ち上がりまでの期間（ｔｇｓ）は、通常、数μｓ程度である。マイコン１２がそのような数μｓ程度の間隔を有する２つの信号におけるタイミングのずれを判定することは困難である。マイコン１２よりも高性能なＦＰＧＡ（Field-Programmable Gate Array）は、そのようなタイミングのずれを容易に判定できるが、高コストである。

実施の形態１における異常検出回路８は、マイコン１２の外部の第１フリップフロップ回路１８にて、ＯＥ信号とＣＬＫＶ信号から１つの監視用信号（ＯＥ＿ＣＬＫＶ＿ＤＥＴ信号）を生成する。また、異常検出回路８は、マイコン１２の外部の第２フリップフロップ回路１９にて、ＯＥ信号とＬＰ信号とから１つの監視用信号（ＯＥ＿ＬＰ＿ＤＥＴ１信号）を生成する。マイコン１２は、それら監視用信号の異常を判定するだけでよい。したがって、異常検出回路８および表示装置の低コスト化が実現される。

実施の形態１における異常検出回路８は、ＯＥ信号の高レベルの期間が予め定められた期間以上であることをさらに検知する。

このような異常検出回路８は、ＯＥ信号自体の異常も検出する。そのため、２つの信号のタイミング関係の異常の検出精度が向上する。

実施の形態１における異常検出回路８は、タイミング関係の異常を検出した場合に、ＦＡＩＬ信号（異常通知信号）を外部に出力する。

このような異常検出回路８は、表示異常の可能性を外部に通知する。表示装置が車載機器としてのミラー代替用途に適用される場合、例えば、ＥＣＵ（Electronic Control Unit）がＦＡＩＬ信号に基づいて、警告音等を鳴らして、車両の搭乗者に正確に異常を通知する。または例えば、ＥＣＵがＦＡＩＬ信号に基づいて表示装置のバックライトをＯＦＦにする制御を行ってもよい。

実施の形態１における異常検出回路８は、タイミング関係の異常を検出した後、ＯＥ＿ＣＬＫＶ＿ＤＥＴ信号およびＯＥ＿ＬＰ＿ＤＥＴ１信号に基づいて、タイミング関係の異常の解消を検出する。

このような表示装置は、電源再起動またはリセット等を必要とすることなく、異常の解消を外部に通知可能とする。

（実施の形態１の変形例１）
実施の形態１の変形例１における表示装置は、実施の形態１の表示装置と比較して、異常検出回路の構成が異なる。図８は、実施の形態１の変形例１における表示装置が含む異常検出回路８Ａの構成を示す機能ブロック図である。

異常検出回路８Ａは、第１フリップフロップ回路１８とマイコン１２Ａとを含む。マイコン１２Ａは、ＧＰＩ１５、ＣＰＵ１３およびＧＰＯ１４を含む。ただし、異常検出回路８Ａには、実施の形態１に示された第２フリップフロップ回路１９が設けられていない。マイコン１２Ａには、第１タイマカウンタ１６および第２タイマカウンタ１７が設けられていない。

第１フリップフロップ回路１８は、ＯＥ信号とＣＬＫＶ信号とに基づいて、ＯＥ＿ＣＬＫＶ＿ＤＥＴ信号を生成する。マイコン１２Ａは、第１フリップフロップ回路１８から入力されるＯＥ＿ＣＬＫＶ＿ＤＥＴ信号に基づいて、ＯＥ信号およびＣＬＫＶ信号のタイミング関係の異常を検出する。具体的な異常の検出方法は、実施の形態１と同様である。

また、異常検出回路８Ａは、ＯＥ信号およびＣＬＫＶ信号のタイミング関係の異常を検出した後、ＯＥ＿ＣＬＫＶ＿ＤＥＴ信号に基づいて、タイミング関係の異常の解消を検出する。具体的な異常解消後の復帰方法は、実施の形態１と同様である。

このように、実施の形態１の変形例１における表示装置は、ＯＥ信号およびＣＬＫＶ信号のタイミング関係の異常を検出するのみである。このような表示装置も、ＴＣＯＮ７から出力される信号のタイミングの異常を正確に検出する。表示装置は、自動あるいは手動により、その異常に対する対処を迅速に行うことを可能にする。

（実施の形態１の変形例２）
図９は、実施の形態１の変形例２における表示装置が含む異常検出回路８Ｂの構成を示す機能ブロック図である。

異常検出回路８Ｂは、第２フリップフロップ回路１９とマイコン１２Ｂとを含む。マイコン１２Ｂはタイマカウンタ１６Ａを含む。タイマカウンタ１６Ａは、実施の形態１における第１タイマカウンタ１６と同様である。ただし、異常検出回路８Ｂには、実施の形態１に示された第１フリップフロップ回路１８が設けられていない。マイコン１２ＢにはＯＥ信号の高レベル期間をカウントする第２タイマカウンタ１７は設けられていない。

第２フリップフロップ回路１９は、ＯＥ信号とＬＰ信号とに基づいて、ＯＥ＿ＬＰ＿ＤＥＴ１信号を生成する。マイコン１２Ｂは、第２フリップフロップ回路１９から入力されるＯＥ＿ＬＰ＿ＤＥＴ１信号に基づいて、ＯＥ信号およびＬＰ信号のタイミング関係の異常を検出する。具体的な異常の検出方法は、実施の形態１と同様である。

また、異常検出回路８Ｂは、ＯＥ信号およびＬＰ信号のタイミング関係の異常を検出した後、ＯＥ＿ＬＰ＿ＤＥＴ１信号に基づいて、タイミング関係の異常の解消を検出する。具体的な異常解消後の復帰方法は、実施の形態１と同様である。

このように、実施の形態１の変形例２における表示装置は、ＯＥ信号およびＬＰ信号のタイミング関係の異常を検出するのみである。このような表示装置も、ＴＣＯＮ７から出力される信号のタイミングの異常を検出する。表示装置は、自動あるいは手動により、その異常に対する対処を迅速に行うことを可能にする。

＜実施の形態２＞
実施の形態２における表示装置を説明する。実施の形態２は実施の形態１の下位概念であり、実施の形態２における表示装置は、実施の形態１における表示装置の各構成を含む。なお、実施の形態１と同様の構成および動作については説明を省略する。

実施の形態２における表示装置のＳ−ＩＣ６Ａ，６Ｂは、チャージシェア機能を有していない。

図１０は、実施の形態２におけるＴＣＯＮ７から出力される信号、ゲート電圧およびソース電圧の正常なタイミング関係を示す図である。ＯＥ信号の立ち上がりからＬＰ信号の立ち下がりまでの期間（ｔｇｓ２）が、ゲート電圧の立ち下がりの応答時間（ｔｇ）よりも長い。ゲート電圧の立ち下がりが完了する前に、ＬＰ信号が立ち下がった場合、切り替え前の行のＴＦＴに意図しない電荷が供給される。その結果、正常な画像が表示されない。したがって、正常な画像表示には、ＯＥ信号およびＬＰ信号の正常なタイミング関係が必要である。

図１１は、実施の形態２における異常検出回路８Ｃの構成を示す機能ブロック図である。異常検出回路８Ｃは、マイコン１２、第１フリップフロップ回路１８、第２フリップフロップ回路２０、インバータ２１およびＡＮＤ回路２２を含む。

第１フリップフロップ回路１８は、実施の形態１と同様であり、Ｄフリップフロップである。

インバータ２１は、ＬＰ信号の論理を反転する。インバータ２１には、ＴＣＯＮ７の出力（ＬＰ）が入力される。インバータ２１は、その論理を反転した否定（−ＬＰ）を出力する。

ＡＮＤ回路２２には、ＯＥ信号とインバータ２１の出力（−ＬＰ）とが入力される。ＡＮＤ回路２２は、その論理積（ＯＥ・−ＬＰ）を出力する。

第２フリップフロップ回路２０は、非同期プリセット端子を備えるＤフリップフロップである。第２フリップフロップ回路２０のデータ入力（Ｄ）およびプリセット入力（ＰＲＥ）にはＡＮＤ回路２２の出力（ＯＥ・−ＬＰ）が入力される。また、クロック（ＣＬＫ）にはインバータ２１の出力（−ＬＰ）が入力される。第２フリップフロップ回路２０の出力（Ｑ）は、ソース側検出信号（ＯＥ＿ＬＰ＿ＤＥＴ２）であり、マイコン１２に出力される。つまり、第２フリップフロップ回路２０は、ＯＥ信号とＬＰ信号とに基づいて、ＯＥ＿ＬＰ＿ＤＥＴ２信号を生成する。

マイコン１２は、ＧＰＩ１５、第１タイマカウンタ１６、第２タイマカウンタ１７、ＣＰＵ１３およびＧＰＯ１４を少なくとも含む。ＧＰＩ１５および第２タイマカウンタ１７およびＧＰＯ１４の動作は、実施の形態１と同様である。

第１タイマカウンタ１６は、ＯＥ＿ＬＰ＿ＤＥＴ２信号を受け付ける。第１タイマカウンタ１６は、ＯＥ＿ＬＰ＿ＤＥＴ２信号が高レベルである期間をカウントする。ＣＰＵ１３は、その第１タイマカウンタ１６によるカウント結果と予め定められた第１閾値とに基づいて、ＯＥ信号およびＬＰ信号のタイミング関係が異常であると判定する。

図１２は、インバータ２１およびＡＮＤ回路２２における入出力の真理値表を示す図である。図１３は、第２フリップフロップ回路２０における入出力の真理値表を示す図である。図１４は、第２フリップフロップ回路２０における入出力のタイミングチャートである。図１４は、ＯＥ信号およびＬＰ信号のタイミング関係が正常な場合を示している。

図１４に示されるように、ＯＥ信号の立ち上がりからＬＰ信号の立ち下がりまでの期間（ｔｇｓ２）は、理想的には、ＯＥ＿ＬＰ＿ＤＥＴ２の高レベルの期間（ｔｇｓ２＿ｄｅｔ）に対応する。

マイコン１２の第１タイマカウンタ１６は、ＯＥ＿ＬＰ＿ＤＥＴ２信号が高レベルである期間（ｔｇｓ２＿ｄｅｔ）をカウントし、その結果をカウント値（ｔｇｓ２＿ｄｅｔ＿ｃｏｕｎｔ）に格納する。ＣＰＵ１３は、定期的にｔｇｓ２＿ｄｅｔ＿ｃｏｕｎｔの値を読み出す。ＣＰＵ１３は、ｔｇｓ２＿ｄｅｔ＿ｃｏｕｎｔの値と予め定められた第１閾値とに基づいて、ＯＥ信号およびＬＰ信号のタイミング関係の異常を判定する。予め定められた第１閾値は、図１０に示されるゲート電圧の立ち下がりの応答時間（ｔｇ）に基づいて定められる値であり、例えば、ｔｇに一致する。予め定められた第１閾値は、例えば、マイコン１２のメモリに記憶されている。「ｔｇｓ２＿ｄｅｔ＿ｃｏｕｎｔ＜ｔｇ」の関係が成立する場合、ＣＰＵ１３はＯＥ信号およびＬＰ信号のタイミング関係が異常であると判定する。そして、ＣＰＵ１３は、ＧＰＯ１４のポートレジスタの値を「０」に変更する。ポートレジスタの値が「０」であるため、ＧＰＯ１４は、低レベルのＦＡＩＬ信号を出力する。

このような構成により、Ｓ−ＩＣ６Ａ，６Ｂがチャージシェア機能を有しない場合であっても、表示装置は、ＴＣＯＮ７から出力される信号のタイミングの異常を正確に検出する。表示装置は、自動あるいは手動により、その異常に対する対処を迅速に行うことを可能にする。

以上のように、Ｓ−ＩＣ６Ａ，６Ｂがチャージシェア機能を使用する場合、表示装置は、実施の形態１に示される異常検出回路８を含むことが好ましい。Ｓ−ＩＣ６Ａ，６Ｂがチャージシェア機能を使用しない場合、表示装置は、実施の形態２に示される異常検出回路８Ｃを含むことが好ましい。

なお、本開示は、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。

本開示は詳細に説明されたが、上記の説明は、すべての局面において、例示であり、限定されるものではない。例示されていない無数の変形例が、想定され得る。

１ 表示パネル、２ 回路基板、３Ａ フレキシブルプリント回路基板（ＦＰＣ）、３Ｂ フレキシブルプリント回路基板（ＦＰＣ）、４ 画素領域、５ ゲートドライバＩＣ（Ｇ−ＩＣ）、６Ａ ソースドライバＩＣ（Ｓ−ＩＣ）、６Ｂ ソースドライバＩＣ（Ｓ−ＩＣ）、７ タイミングコントローラ（ＴＣＯＮ）、８ 異常検出回路、８Ａ 異常検出回路、８Ｂ 異常検出回路、８Ｃ 異常検出回路、９ ＲＯＭ、１０ 電源回路（ＤＣＤＣ）、１１ インターフェースコネクタ、１２ マイコン、１２Ａ マイコン、１２Ｂ マイコン、１３ ＣＰＵ、１４ 汎用出力ポート（ＧＰＯ）、１５ 汎用入力ポート（ＧＰＩ）、１６ 第１タイマカウンタ、１６Ａ タイマカウンタ、１７ 第２タイマカウンタ、１８ 第１フリップフロップ回路、１９ 第２フリップフロップ回路、２０ 第２フリップフロップ回路、２１ インバータ、２２ ＡＮＤ回路。

Claims (9)

1. マトリクス状に配置された複数のトランジスタに接続された複数のゲート配線と、複数のソース配線とを含む表示パネルと、
   前記複数のゲート配線にゲート電圧を出力するゲート駆動回路と、
   前記ゲート駆動回路による前記ゲート電圧の出力の可否を制御するための出力制御信号と、前記ゲート駆動回路が前記ゲート電圧の出力先のゲート配線を切り替えるためのシフトクロック信号とを生成するタイミングコントローラと、
   前記出力制御信号の状態と前記シフトクロック信号の状態とに基づいて生成されるゲート側検出信号を監視することにより、前記出力制御信号と前記シフトクロック信号とのタイミング関係の異常を検出する異常検出回路と、を備える、表示装置。
2. マトリクス状に配置された複数のトランジスタに接続された複数のゲート配線と、複数のソース配線とを含む表示パネルと、
   前記複数のゲート配線にゲート電圧を出力するゲート駆動回路と、
   前記複数のソース配線にソース電圧を出力するソース駆動回路と、
   前記ゲート駆動回路による前記ゲート電圧の出力の可否を制御する出力制御信号と、前記ソース駆動回路による前記ソース電圧の出力のタイミングを制御するためのラッチパルス信号とを生成するタイミングコントローラと、
   前記出力制御信号の状態と前記ラッチパルス信号の状態とに基づいて生成されるソース側検出信号を監視することにより、前記出力制御信号と前記ラッチパルス信号とのタイミング関係の異常を検出する異常検出回路と、を備える、表示装置。
3. 前記複数のソース配線にソース電圧を出力するソース駆動回路をさらに備え、
   前記タイミングコントローラは、
   前記ソース駆動回路による前記ソース電圧の出力のタイミングを制御するためのラッチパルス信号をさらに生成し、
   前記異常検出回路は、
   前記出力制御信号の状態と前記ラッチパルス信号の状態とに基づいて生成されるソース側検出信号を監視することにより、前記出力制御信号と前記ラッチパルス信号とのタイミング関係の異常をさらに検出する、請求項１に記載の表示装置。
4. 前記異常検出回路は、
   前記出力制御信号と前記シフトクロック信号とに基づいて前記ゲート側検出信号を生成するフリップフロップ回路と、
   前記フリップフロップ回路から入力される前記ゲート側検出信号に基づいて、前記タイミング関係の前記異常を検出するマイコンと、を含む、請求項１または請求項３に記載の表示装置。
5. 前記異常検出回路は、
   前記出力制御信号と前記ラッチパルス信号とに基づいて前記ソース側検出信号を生成するフリップフロップ回路と、
   前記フリップフロップ回路から入力される前記ソース側検出信号に基づいて、前記タイミング関係の前記異常を検出するマイコンと、を含む、請求項２に記載の表示装置。
6. 前記異常検出回路は、前記出力制御信号の高レベルの期間が予め定められた期間以上であることをさらに検知する、請求項１から請求項５のいずれか一項に記載の表示装置。
7. 前記異常検出回路は、前記タイミング関係の前記異常を検出した場合に、異常通知信号を外部に出力する、請求項１から請求項６のいずれか一項に記載の表示装置。
8. 前記異常検出回路は、前記タイミング関係の前記異常を検出した後、前記ゲート側検出信号および前記ソース側検出信号のうち少なくとも一方に基づいて、前記タイミング関係の前記異常の解消を検出する、請求項１から請求項７のいずれか一項に記載の表示装置。
9. 前記ソース駆動回路は、互いに隣接する２つのソース配線への出力間で電荷共有を行う、請求項２、３および５のいずれか一項に記載の表示装置。

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