WO2017190948A1 - Integrierte halbleiterschaltung mit mindestens einem eingangsanschluss - Google Patents

Integrierte halbleiterschaltung mit mindestens einem eingangsanschluss Download PDF

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WO2017190948A1
WO2017190948A1 PCT/EP2017/059157 EP2017059157W WO2017190948A1 WO 2017190948 A1 WO2017190948 A1 WO 2017190948A1 EP 2017059157 W EP2017059157 W EP 2017059157W WO 2017190948 A1 WO2017190948 A1 WO 2017190948A1
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WO
WIPO (PCT)
Prior art keywords
circuit
semiconductor integrated
integrated circuit
input
input signal
Prior art date
Application number
PCT/EP2017/059157
Other languages
English (en)
French (fr)
Inventor
Axel Aue
Martin Gruenewald
Hans-Walter Schmitt
Original Assignee
Robert Bosch Gmbh
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Robert Bosch Gmbh filed Critical Robert Bosch Gmbh
Priority to CN201780027195.0A priority Critical patent/CN109075778B/zh
Publication of WO2017190948A1 publication Critical patent/WO2017190948A1/de

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/125—Discriminating pulses
    • H03K5/1252—Suppression or limitation of noise or interference
    • H03K5/1254—Suppression or limitation of noise or interference specially adapted for pulses generated by closure of switches, i.e. anti-bouncing devices

Definitions

  • the invention relates to a semiconductor integrated circuit according to the preamble of claim 1, and a method according to the independent
  • Integrated semiconductor circuits having a plurality of, in particular, digital inputs and outputs are known from the market.
  • the inputs can generally be controlled by any source. If such a source has mechanical elements, for example a push-button or a relay, in which bouncing usually occurs during a change of operating state, a signal present at the respective input can have unwanted fast interruptions, in particular after a switching operation. Moreover, similar intrinsically undesirable state changes for the above-mentioned input signal can also result in signal sources without mechanical elements.
  • the problem underlying the invention is achieved by a semiconductor integrated circuit according to claim 1 and by a method according to the independent claim.
  • Advantageous developments are specified in the subclaims.
  • Features which are important for the invention can also be found in the following description and in the drawings, wherein the features, both alone and in different combinations, can be important for the invention, without being explicitly referred to again.
  • the invention relates to a semiconductor integrated circuit having at least one input terminal.
  • the at least one input terminal is assigned a debouncing device integrated in the semiconductor circuit for debouncing an input signal present at the input terminal.
  • this assignment is individual, that is, the input terminal to debounce each has its own debouncing device.
  • the semiconductor integrated circuit is, for example, a microprocessor, a microcontroller, a signal processor or the like.
  • the input terminal is preferably designed or configured to take over a digital signal, in particular a binary digital signal, from an external signal source into the integrated semiconductor circuit.
  • the input signals to be debounced may, for example, be essentially static signals, or signals with comparatively slow and / or irregular changes. Similarly, the debouncing
  • Input signals may be clock signals having specific frequencies and / or an unbalanced pulse-to-pause ratio or the like.
  • the invention has the advantage that the input signal can be debounced comparatively easily, preferably individually for each input terminal.
  • capacitors or filters arranged at the input terminals outside the integrated semiconductor circuit are generally dispensable.
  • costs and costs can be saved and a circuit carrier plate comprising the integrated semiconductor circuit can optionally be dimensioned smaller.
  • a signal propagation time for the input signal for example with respect to possible software-based
  • the debounce device is configurable, in particular dynamically configurable trained.
  • the debouncing device can be operated particularly advantageously with respect to changing characteristics of the respective input signal or with respect to a plurality of input terminals with input signals which are different from the outset.
  • the debouncing device preferably completely, is designed as a hardware circuit. This allows the
  • the deburring device can particularly advantageously be integrated directly into a pad structure of a respective input terminal of the integrated semiconductor circuit or be arranged directly adjacent to the pad structure.
  • Circuit parts such as a conventional input circuit and / or output driver circuit (for example in the case of a both as input and as an output configurable connector (pins) of the semiconductor circuit) and / or an ESD (electrostatic discharge) - protection circuit may be arranged.
  • a conventional input circuit and / or output driver circuit for example in the case of a both as input and as an output configurable connector (pins) of the semiconductor circuit
  • ESD electrostatic discharge
  • the debouncing device has a scanner, which is designed to receive the input signal or one of the
  • N is a natural number greater than two
  • the semiconductor integrated circuit has a majority decision which is adapted to evaluate the N many samples to determine an output signal.
  • the output signal of the majority decision characterizes the debounced input signal.
  • the scanner can be analog or, preferably, digital.
  • a digital scanner in particular a binary digital scanner, has the advantage that a possible (intermediate) storage of the samples and also the Majority decision can be made digitally and thus require a particularly small effort.
  • the number N is odd, whereby the majority decision can be made particularly secure. The larger the number N is selected, the more certain is generally the debouncing of the input signal.
  • the majority decision corresponds to one
  • a simple analog-to-digital converter is connected between the input terminal and the sampler, for example a Schmitt trigger or a comparator.
  • the scanner can be embodied by means of an edge-controlled flip-flop (bistable flip-flop), as a result of which a circuit complexity and the resulting costs can be additionally reduced.
  • Majority decision essentially, preferably completely, by means of an electronic circuit, in particular as a hardware circuit, are executed. This can advantageously a signal propagation time of the input signal
  • Semiconductor circuit at least one counter and / or at least one
  • Timer circuit are particularly preferably designed to, the
  • the time intervals between the control signals or the samples are uniformly predetermined, that is, equidistant.
  • Timer circuit loadable registers wherein means are provided to the loadable registers in response to the different temporal
  • Load intervals of the control signals to be generated (English: "reload”).
  • the loadable register corresponds for example to a counter register of the counter, whereby in each case an initial count for the counter can be specified. This can (if appropriate in individual cases), for example, for each
  • Control signal or for each scan done can advantageously be reduced and the deburring device can be made particularly small.
  • Configuration information includes characteristics of the scanner and / or the majority and / or the counter and / or the
  • Timer circuit configurable pretend.
  • the number N and / or the time intervals of the samples can be configured in a configurable manner.
  • the debouncing device can advantageously be used in a particularly versatile manner in the integrated semiconductor circuit.
  • a configuration may be performed by other hardware or software components of the semiconductor integrated circuit, e.g. depending on configuration registers (eg comparable to conventional control registers, by means of which it can be determined whether a terminal of a semiconductor circuit is to be configured as an input or an output, or whether the relevant terminal should be connected to a reference potential (English: "pull-up” or "Pull-down”)) or by means of control commands of a computer program which is executed by the semiconductor integrated circuit.
  • configuration registers eg comparable to conventional control registers, by means of which it can be determined whether a terminal of a semiconductor circuit is to be configured as an input or an output, or whether the relevant terminal should be connected to a reference potential (English: "pull-up” or "Pull-down")
  • each digital input ie, each terminal, which is provided for a digital input signal or is configurable as an input terminal
  • Semiconductor circuit for each digital input has a debouncing device.
  • all digital inputs are advantageously debounced, so that the integrated
  • Semiconductor circuit can be used flexibly for various tasks.
  • the semiconductor integrated circuit E has many input terminals and E 'many integrated debouncing devices, where E is a natural number greater than or equal to two, where E' is less than or equal to E (and at least one), and wherein the semiconductor integrated circuit for at least some the E 'has many debouncing means a common counter and / or a common timer circuit to generate the N many control signals.
  • the timer circuit is an oscillator or a (system) clock divider of the integrated semiconductor circuit controlled by an oscillator.
  • the timer circuit is a so-called GTM module of a microcontroller.
  • GTM means English "Generic Timer Module".
  • the GTM module used is a system as described in patent publication WO 201 1/120823
  • the common (and thus preferably central) counter or the common timer circuit expenses and costs can be advantageously reduced because this individual counter and timer circuits for the individual Entprell painen are unnecessary. It is also possible by means of the common counter or the common timer circuit, according to different types of input terminals or input signals of the integrated semiconductor circuit according to specify different configurations for the N many samples. Unless the number of debouncing
  • Input terminals is comparatively large, of course, a plurality of common counters or timer circuits may be provided for each part of the input terminals.
  • the semiconductor integrated circuit is designed to carry out the multiple time sampling of the input signal or of the signal derived from the input signal and / or the evaluation of the received samples by means of majority decision only if the digital value of the input signal is to be currently determined, which
  • a configuration bit can be specified. This can optionally a cost and an electrical power consumption can be reduced.
  • the semiconductor integrated circuit is designed to carry out the multiple time sampling of the input signal or of the signal derived from the input signal and / or the evaluation of the received samples by means of majority decision continuously cyclically. As a result, a reaction time of the deburring device can be reduced if necessary.
  • the invention relates to a method for operating a semiconductor integrated circuit having at least one input terminal.
  • the at least one input terminal has a debouncing device integrated in the semiconductor circuit for debouncing one at the input terminal
  • the deburring device is configured, in particular dynamically configured.
  • the number N of samples and / or the respective time intervals of the samples can be configured.
  • a time difference between the first and the Nth sampling and thus a total duration of the detection of the input signal can also be specified.
  • properties of the counter and / or the timer circuit can be configured.
  • the input signal or a signal derived from the input signal is sampled multiple times in succession in order to obtain N many samples, where N is a natural number greater than two, and wherein the N many sample values by means of a
  • the input signal or the signal derived from the input signal is sampled several times in succession with at least partially different time intervals.
  • FIG. 1A shows a first embodiment of a semiconductor integrated circuit with an input terminal and a deburring device
  • Figure 1 B shows a second embodiment of the semiconductor integrated circuit with E many input terminals and E many Entprell painen;
  • FIG. 2 shows a third embodiment of the semiconductor integrated circuit with an input terminal, a scanner, and a
  • FIG. 3 shows a fourth embodiment of the semiconductor integrated circuit of FIG. 2 additionally with a comparator at the input terminal;
  • FIG. 4 shows a fifth embodiment of the semiconductor integrated circuit of FIG. 3 additionally with configuration information
  • Figure 5 shows a sixth embodiment of the semiconductor integrated circuit with E many input terminals, E 'many samplers, E' many
  • Figure 6 shows an embodiment for an input circuit for a
  • FIG. 7 shows a flowchart for operating the integrated semiconductor circuit.
  • the same reference numerals are used for functionally equivalent elements and sizes in all figures, even in different embodiments.
  • FIG. 1A shows a semiconductor integrated circuit 10 with a
  • the input terminal 12 is a in the
  • the Entprell stimulating 14 includes an output 18, to which they a
  • Semiconductor circuit 10 is, for example, a microprocessor, a microcontroller, a digital signal processor, an ASIC (Application Specific Integrated Circuit), an FPGA (Field Programmable Gate Array) or the like.
  • ASIC Application Specific Integrated Circuit
  • FPGA Field Programmable Gate Array
  • the input signal 16 is e.g. a digital signal, in particular a binary digital signal, which is possibly superimposed by interference and / or - especially after a change in a logic value characterizing the digital signal - at least temporarily regular or irregular
  • the debounce device 14 is particularly well suited to eliminate or at least alleviate such disturbances or interruptions, so that the output signal 20 substantially corresponds to the debounced input signal 16 and thus can be further processed harmlessly by means of the internal circuit parts 22.
  • FIG. 1B shows an arrangement comparable to FIG. 1A, the integrated semiconductor circuit 10 'of FIG. 1B, however, having many
  • Input terminals 12 1 to 12_E and correspondingly many
  • Entprell dealten 14_1 to 14_E has.
  • E 16 but may take other values.
  • the integrated Semiconductor circuit 10 for each digital input (input terminals 12 1 to 14_E has.
  • the integrated Semiconductor circuit 10 for each digital input (input terminals 12 1 to 14_E has.
  • the integrated Semiconductor circuit 10 for each digital input (input terminals 12 1 to 14_E has.
  • input terminals 12 1 to 14_E 16
  • the deburring device 14 is preferably complete
  • Entprell nails 14 are minimized and there is no software required for operation.
  • the input terminals 12_1, 12_E may be both fixedly configured input terminals, as well as terminals which can be configured both as an input and as an output.
  • FIG. 2 shows the deburring device 14 or the deburring devices 14_1 to 14_E with more details.
  • the input terminal 12 is connected to an input of a sampler 24, an output of the sampler 24 is connected to an input of a serial memory 26, parallel outputs of the serial memory 26 are connected to parallel inputs
  • Majority decision 28 essentially, preferably completely, by means of an electronic circuit (“hardware”), ie as a hardware circuit executed.
  • hardware ie as a hardware circuit executed.
  • the sampler 24 is designed to sample the input signal 16 or a signal derived from the input signal 16 several times in succession in order to obtain N many samples, where N is a natural number greater than two, wherein the semiconductor integrated circuit 10 the
  • Majority decision 28 has, which is adapted to evaluate the N many samples to determine the output signal 20.
  • a control input (without reference numeral) of the scanner 24 is provided with a
  • 30 of the counter can be timed successively control signals 24 e are transmitted via the control line to the scanner 24, whereby a scan is effected in each case.
  • a clock input of the counter 30 is connected to an output of a timer circuit 32.
  • the timer circuit 32 is, for example, an oscillator or an oscillator-driven (system) clock divider of the integrated circuit
  • the semiconductor integrated circuit 10 thus has at least one counter 30 and / or at least one timer circuit 32, which are designed to generate N many control signals 24e in order to effect a corresponding number of N many samples by means of the scanner 24, the counter 30 and / or the timer circuit 32 are preferably adapted to the
  • Control signals 24e at least partially with different temporal
  • the scanner 24 of Figure 2 may be analog or, preferably, digital.
  • the sampler 24 is implemented as an analog-to-digital converter.
  • the serial memory 26 may be implemented as analog memory, as a multi-bit serial shift register 26, or as a one-bit serial shift register 26.
  • the serial shift register 26 is designed as a one-bit serial shift register 26 and has five parallel outputs, which are supplied in parallel to the majority decision 28. Accordingly, in the present case, the number N of samples is five.
  • the number N of samples is at least three.
  • the Number N is an upper value for the Number N essentially only by the required effort
  • Circuit means and / or limited by a total detection time can optionally have an accuracy of
  • the number N is odd.
  • the number N of samples is four, wherein a sampling of the input signal 16 by means of the sampler 24 at a 1st, 7th, 18th and 30th clock step one through the
  • Timer circuit 32 generated clock of a period of 0.1 ms (milliseconds) takes place. For example, this characterizes a "filter time" of 5 ms.
  • the named values are only examples and can, of course, also be strongly different.
  • the input signal 16 is scanned five times in succession, preferably at different time intervals, by means of the scanner 24 in the present case. There is one
  • Output 24 a of the sampler 24 is a binary digital signal. With each sample, the corresponding output signal 24a becomes serial
  • Shift register 26 inscribed. After each - five samples are the associated digital signals at the inputs of
  • the majority decision maker 28 now determines the output signal 20, which is debounced with respect to the input signal 16.
  • the following is an example of some groups of N samples in a table and the associated
  • the majority decision 28 evaluates the N samples by a majority decision, that is, the numbers of values "0" and "1" are compared with each other, the higher the number
  • FIG. 3 shows the integrated semiconductor circuit 10 similar to FIG. 2, wherein in FIG. 3 the integrated semiconductor circuit 10 additionally has a
  • Comparator 34 between the input terminal 12 and the input of the scanner 24 has. At a reference input of the comparator 34, a reference voltage 36 is connected. The comparator 34 generates an output signal 34a, which thus corresponds to a signal derived from the input signal 16.
  • the input signal 16 can be converted particularly easily into a binary digital signal. This makes it possible, for example, to perform the function of the scanner 24 through the serial shift register 26.
  • the sampler 24 is omitted and the output signal 34a of the comparator 34 is supplied to an input, for example a so-called "D input", of the serial shift register 26 instead of the output signal 24a.
  • a clock input of the serial shift register 26 becomes
  • FIG. 4 shows an embodiment of the semiconductor integrated circuit 10 similar to FIG. 3.
  • the semiconductor integrated circuit 10 comprises configuration information 38 to determine characteristics of the scanner 24 and / or majority decision 28 and / or counter 30 and / or
  • Timer circuit 32 to specify configurable.
  • Configuration information 38 is symbolically represented by a rectangular block in a lower portion of FIG. Furthermore, the counter 30 has a charging circuit 31, by means of which the counter 30 can optionally be charged to respectively predetermined values.
  • the debouncing device 14 can be configured, in particular dynamically (ie, during its runtime). configurable, trained. This is symbolically indicated by a plurality of dashed lines between the configuration information 38 and other elements of Figure 4. Preferably, but not necessarily, are the
  • the values described above can be configured.
  • the number N of samples and the respective time intervals of the samples may be configured.
  • a time difference between the first and the N-th sample and thus a total duration of the detection of the input signal 16 can be specified.
  • a value of the reference voltage 36 may be configured.
  • Timer circuit 32 loadable registers, wherein means are provided to the loadable registers in response to the different temporal
  • the said means thus correspond to the charging circuit 31 in the present case.
  • a loadable register of the counter 30 can be loaded during operation (English: "reload"), whereby, if necessary, a cost of circuit means can be significantly reduced.
  • the loadable register preferably corresponds to a counting register of the counter 30, so that in each case an initial count for the counter 30 can be specified.
  • the scanner 24 is informed of an overflow bit or
  • FIG. 5 shows an embodiment of the semiconductor integrated circuit 10, wherein the semiconductor integrated circuit 10 E has many input terminals and E '. where E is a natural number greater than or equal to two, where E 'is less than or equal to E, and wherein the semiconductor integrated circuit 10 for at least some of the E' many debouncing devices 14 has a common counter 30 'and / or a common timer circuit GTM to generate the N many control signals 24e_1 to 24e_E '.
  • the timer circuit GTM is characterized for example by a so-called GTM module of a microcontroller.
  • GTM means English "Generic Timer Module”.
  • Semiconductor circuit 10 are debounced, or only a minority E '.
  • Circuit means, because the counter 30 'and the timer circuit GTM are present centrally.
  • FIG. 6 shows an input interface circuit 50 for a
  • Input interface circuit 50 comprises the comparator 34 with the reference voltage 36.
  • the representation of FIG. 6 merely shows a detail of the overall much more comprehensive integrated semiconductor circuit 10.
  • the circuit according to FIG. 6 is bidirectional, that is to say it also shows an input interface circuit and a
  • Input terminal 12 and / or the function of an output terminal 13 have. This is possibly even possible at the same time.
  • FIG. 6 also shows: a reference potential 52, which in the present case is an electrical ground of the semiconductor integrated circuit 10; an operating voltage potential 54 corresponding, for example, to a DC voltage of +3.3 volts; an output stage, which in the present case is implemented by means of two mutually complementary MOS transistors 56 and 58; an output control line 62 connected to G terminals of the MOS transistors 56 and 58; two (optional) between the reference potential 52, the operating voltage potential 54 and the input terminal 12 or
  • Output terminal 13 connected protection diodes 64 and 66 as ESD protection circuit.
  • a non-inverting input of the comparator 34 is connected to the
  • Input terminal 12 and the output terminal 13 connected.
  • An inverting input of the comparator 34 is connected to the reference voltage 36.
  • the output signal of the comparator 34 can be fed, for example, to a decoupling device 14, not shown in FIG. 6, as has been described above with reference to FIGS. 1 to 5.
  • the input interface circuit 50 of FIG. 6 includes means for applying to debounce the respective input terminal 12
  • these means correspond to a two-bit register or a four-bit register which
  • configuration information 38 includes two bits to configure a "filter time.”
  • predefinable respective binary values correspond to specific filter times:
  • said filter times characterize equidistant time intervals between the individual samples. In a further embodiment, the filter times characterize a time period between the first and the last sample for a respective determination of the digital value of the input signal 16.
  • FIG. 7 shows a flowchart for a method for operating the integrated semiconductor circuit 10 with at least one input terminal 12, wherein the at least one input terminal 12 has one in the
  • Semiconductor circuit 10 is associated with integrated Entprellerie 14 for debouncing an applied to the input terminal 12 input signal 16, and wherein the input signal 16 is debounced by the debouncing device 14.
  • a start block 100 the procedure shown in FIG. 7 begins.
  • the debouncing device 14 is configured, in particular dynamically configured. This has already been explained in detail above in FIG.
  • the input signal 16 or the signal 34a derived from the input signal 16 is sampled multiple times in succession to obtain N many samples, the N many samples being evaluated by means of the majority decoder 28 to supply a (respective) output signal 20 determine.
  • the input signal 16 or the signal 34a derived from the input signal 16 is sampled multiple times in succession with at least partially different time intervals.
  • the output signal 20 is transmitted to the internal circuit parts 22 of the semiconductor integrated circuit 10, wherein the output signal 20 is debounced with respect to the input signal 16 so.
  • a sequence of N becomes many
  • Scans are then performed when the internal circuit parts 22 For example, require or request an updated digital value of the input signal 16.
  • the sequence of N many samples is repeated cyclically, so that the
  • Output signal 20 with comparatively low delay time is constantly present.

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Abstract

Die Erfindung betrifft eine integrierte Halbleiterschaltung (10) mit mindestens einem Eingangsanschluss (12; 12_1 bis 12_E'). Dabei ist dem mindestens einen Eingangsanschluss (12; 12_1 bis 12_E') eine in die Halbleiterschaltung (10) integrierte Entprelleinrichtung (14) zum Entprellen eines an dem Eingangsanschluss (12; 12_1 bis 12_E') anliegenden Eingangssignals (16; 16_1 bis 16_E') zugeordnet.

Description

Beschreibung Titel
Integrierte Halbleiterschaltung mit mindestens einem Eingangsanschluss Stand der Technik
Die Erfindung betrifft eine integrierte Halbleiterschaltung nach dem Oberbegriff des Anspruchs 1 , sowie ein Verfahren nach dem nebengeordneten
Patentanspruch.
Integrierte Halbleiterschaltungen, welche eine Mehrzahl von insbesondere digitalen Eingängen und Ausgängen aufweisen, sind vom Markt her bekannt. Dabei können die Eingänge im Allgemeinen von beliebigen Quellen angesteuert werden. Sofern eine solche Quelle mechanische Elemente aufweist, beispielsweise einen Taster oder ein Relais, bei denen üblicherweise ein Prellen während eines Betriebszustandswechsels auftritt, kann ein an dem jeweiligen Eingang anliegendes Signal ungewollte schnelle Unterbrechungen aufweisen, insbesondere nach einem Schaltvorgang. Vergleichbare an sich unerwünschte Zustandsänderungen für das vorstehend erwähnte Eingangssignal können sich überdies auch bei Signalquellen ohne mechanische Elemente ergeben.
Offenbarung der Erfindung
Das der Erfindung zugrunde liegende Problem wird durch eine integrierte Halbleiterschaltung nach Anspruch 1 sowie durch ein Verfahren nach dem nebengeordneten Anspruch gelöst. Vorteilhafte Weiterbildungen sind in den Unteransprüchen angegeben. Für die Erfindung wichtige Merkmale finden sich ferner in der nachfolgenden Beschreibung und in den Zeichnungen, wobei die Merkmale sowohl in Alleinstellung als auch in unterschiedlichen Kombinationen für die Erfindung wichtig sein können, ohne dass hierauf nochmals explizit hingewiesen wird. Die Erfindung betrifft eine integrierte Halbleiterschaltung mit mindestens einem Eingangsanschluss. Dabei ist dem mindestens einen Eingangsanschluss eine in die Halbleiterschaltung integrierte Entprelleinrichtung zum Entprellen eines an dem Eingangsanschluss anliegenden Eingangssignals zugeordnet.
Vorzugsweise ist diese Zuordnung individuell, das heißt, der zu entprellende Eingangsanschluss weist jeweils eine eigene Entprelleinrichtung auf.
Die integrierte Halbleiterschaltung ist beispielsweise ein Mikroprozessor, ein Mikrocontroller, ein Signalprozessor oder dergleichen. Der Eingangsanschluss ist vorzugsweise dazu ausgebildet bzw. dazu konfigurierbar, ein digitales Signal, insbesondere ein binäres digitales Signal, von einer externen Signalquelle in die integrierte Halbleiterschaltung zu übernehmen.
Die zu entprellenden Eingangssignale können beispielsweise im Wesentlichen statische Signale sein, oder Signale mit vergleichsweise langsamen und/oder unregelmäßigen Änderungen. Ebenso können die zu entprellenden
Eingangssignale Taktsignale mit spezifischen Frequenzen und/oder einem unsymmetrischen Puls-zu-Pause-Verhältnis oder dergleichen sein.
Die Erfindung weist den Vorteil auf, dass das Eingangssignal - vorzugsweise individuell für jeden Eingangsanschluss - vergleichsweise einfach entprellt werden kann. Dabei sind außerhalb der integrierten Halbleiterschaltung an den Eingangsanschlüssen angeordnete Kondensatoren oder Filter im Allgemeinen entbehrlich. Dadurch können Aufwand und Kosten gespart und eine die integrierte Halbleiterschaltung umfassende Schaltungsträgerplatte kann gegebenenfalls kleiner bemessen sein. Weiterhin kann eine Signallaufzeit für das Eingangssignal, beispielsweise in Bezug auf mögliche softwarebasierte
Entprelleinrichtungen, minimiert werden.
In einer Ausgestaltung ist die Entprelleinrichtung konfigurierbar, insbesondere dynamisch konfigurierbar, ausgebildet. Dadurch kann die Entprelleinrichtung besonders vorteilhaft in Bezug auf sich ändernde Eigenschaften des jeweiligen Eingangssignals oder in Bezug auf eine Mehrzahl von Eingangsanschlüssen mit von vornherein verschiedenartigen Eingangssignalen betrieben werden. Insbesondere ist es möglich, eine Filterzeit der Entprelleinrichtung zu
konfigurieren.
In einer weiteren Ausgestaltung ist die Entprelleinrichtung, vorzugsweise vollständig, als Hardwareschaltung ausgebildet. Dadurch kann die
Entprelleinrichtung insgesamt vorteilhaft vereinfacht und eine Signallaufzeit vergleichsweise klein gehalten werden.
Besonders vorteilhaft kann die Entprelleinrichtung einer Ausführungsform zufolge direkt in eine Padstruktur eines betreffenden Eingangsanschlusses der integrierten Halbleiterschaltung integriert werden bzw. unmittelbar benachbart zu der Padstruktur angeordnet werden.
Bei einer weiteren vorteilhaften Ausführungsform kann die Entprelleinrichtung räumlich benachbart zu weiteren anschluss(englisch: "pin")-spezifischen
Schaltungsteilen wie z.B. einer konventionellen Eingangsschaltung und/oder Ausgangstreiberschaltung (z.B. im Falle eines sowohl als Eingang als auch als Ausgang konfigurierbaren Anschlusses (pins) der Halbleiterschaltung) und/oder einer ESD(electrostatic discharge, deutsch: elektrostatische Entladung)- Schutzschaltung angeordnet sein.
In einer weiteren Ausgestaltung weist die Entprelleinrichtung einen Abtaster auf, welcher dazu ausgebildet ist, das Eingangssignal oder ein von dem
Eingangssignal abgeleitetes Signal mehrfach zeitlich nacheinander abzutasten, um N viele Abtastwerte zu erhalten, wobei N eine natürliche Zahl größer zwei ist, und wobei die integrierte Halbleiterschaltung einen Majoritätsentscheider aufweist, welcher dazu ausgebildet ist, die N vielen Abtastwerte auszuwerten, um ein Ausgangssignal zu ermitteln. Dabei charakterisiert das Ausgangssignal des Majoritätsentscheiders das entprellte Eingangssignal. Mittels des
Majoritätsentscheiders (englisch: "voter") und der N vielen Abtastwerte kann die Entprellung (englisch: "debouncing") des Eingangssignals vorteilhaft und besonders definiert erfolgen.
Im Prinzip kann der Abtaster analog oder - bevorzugt - digital ausgeführt sein. Ein digitaler Abtaster, insbesondere ein binärer digitaler Abtaster, hat den Vorteil, dass eine eventuelle (Zwischen-) Speicherung der Abtastwerte und ebenso die Majoritätsentscheidung digital erfolgen können und somit einen besonders kleinen Aufwand erfordern. Vorzugsweise, aber nicht zwingend, ist die Anzahl N ungerade, wodurch die Majoritätsentscheidung besonders sicher erfolgen kann. Je größer die Anzahl N gewählt ist, umso sicherer ist im Allgemeinen auch die Entprellung des Eingangssignals.
In einer Ausgestaltung entspricht die Majoritätsentscheidung einem
Mehrheitsentscheid, wobei eine jeweilige Anzahl, beispielsweise die o.g. N vielen, der (vorzugsweise binären) Abtastwerte "0" und "1 " miteinander verglichen werden und die jeweils höhere Anzahl ein das entprellte
Eingangssignal charakterisierendes Ausgangssignal bestimmt.
In einer weiteren Ausgestaltung ist zwischen dem Eingangsanschluss und dem Abtaster ein einfacher Analog-Digital-Umsetzer geschaltet, beispielsweise ein Schmitt-Trigger oder ein Komparator. Dadurch kann der Abtaster gegebenenfalls mittels eines flankengesteuerten Flipflops (bistabile Kippstufe) ausgeführt sein, wodurch ein Schaltungsaufwand und daraus sich ergebende Kosten zusätzlich vermindert werden können. In einer weiteren Ausgestaltung ist vorgesehen, dass der Abtaster und/oder der
Majoritätsentscheider im Wesentlichen, vorzugsweise vollständig, mittels einer elektronischen Schaltung, insbesondere als Hardwareschaltung, ausgeführt sind. Dadurch können vorteilhaft eine Signallaufzeit des Eingangssignals
vergleichsweise klein gehalten und ein Aufwand insgesamt gesenkt werden.
In einer weiteren Ausgestaltung ist vorgesehen, dass die integrierte
Halbleiterschaltung mindestens einen Zähler und/oder mindestens eine
Zeitgeberschaltung aufweist, welche dazu ausgebildet sind, N viele
Steuersignale zu erzeugen, um eine entsprechende Anzahl von N vielen
Abtastungen mittels des Abtasters zu bewirken, wobei der Zähler und/oder die
Zeitgeberschaltung besonders bevorzugt dazu ausgebildet sind, die
Steuersignale zumindest teilweise mit unterschiedlichen zeitlichen Abständen zu erzeugen. Diese Unterschiedlichkeit der zeitlichen Abstände hat insbesondere den Vorteil, dass eventuelle periodische Störungen bzw. periodische
Unterbrechungen des Eingangssignals weniger schädlich für eine korrekte
Ermittlung eines das Eingangssignal charakterisierenden digitalen Werts sind. In einer weiteren Ausgestaltung sind die zeitlichen Abstände zwischen den Steuersignalen bzw. den Abtastungen gleichmäßig vorgegeben, also äquidistant. In einer weiteren Ausgestaltung weisen der Zähler und/oder die
Zeitgeberschaltung ladbare Register auf, wobei Mittel vorhanden sind, um die ladbaren Register in Abhängigkeit von den unterschiedlichen zeitlichen
Abständen der zu erzeugenden Steuersignale zu laden (englisch: "reload"). Das ladbare Register entspricht beispielsweise einem Zählregister des Zählers, wodurch jeweils ein anfänglicher Zählerstand für den Zähler vorgegeben werden kann. Dies kann (sofern im Einzelfall sinnvoll) beispielsweise für jedes
Steuersignal bzw. für jede Abtastung erfolgen. Dadurch kann ein Aufwand an Schaltungsmitteln, insbesondere eine Anzahl von Zählerstufen, vorteilhaft vermindert werden und die Entprelleinrichtung besonders klein bauen.
Weiterhin kann vorgesehen sein, dass die integrierte Halbleiterschaltung
Konfigurationsinformationen umfasst, um Eigenschaften des Abtasters und/oder des Majoritätsentscheiders und/oder des Zählers und/oder der
Zeitgeberschaltung konfigurierbar vorzugeben. Insbesondere können die Anzahl N und/oder die zeitlichen Abstände der Abtastungen konfigurierbar vorgegeben werden. Dadurch kann die Entprelleinrichtung vorteilhaft besonders vielseitig in der integrierten Halbleiterschaltung verwendet werden. Eine Konfiguration kann beispielsweise durch andere Hardware- oder Softwarekomponenten der integrierten Halbleiterschaltung ausgeführt werden, z.B. in Abhängigkeit von Konfigurationsregistern (z.B. vergleichbar zu konventionellen Steuerregistern, mittels derer festlegbar ist, ob ein Anschluss einer Halbleiterschaltung als Eingang oder als Ausgang konfiguriert werden soll, oder ob der betreffende Anschluss auf ein Bezugspotential gelegt werden soll (englisch: "pull-up" bzw. "pull-down")) oder mittels Steuerbefehlen eines Computerprogramms, welches von der integrierten Halbleiterschaltung ausgeführt wird.
In einer weiteren Ausgestaltung ist vorgesehen, dass die integrierte
Halbleiterschaltung für jeden digitalen Eingang (also für jeden Anschluss, der für ein digitales Eingangssignal vorgesehen ist bzw. als Eingangsanschluss konfigurierbar ist) eine Entprelleinrichtung aufweist. Somit können sämtliche digitalen Eingänge vorteilhaft entprellt werden, so dass die integrierte
Halbleiterschaltung flexibel für verschiedenartige Aufgaben verwendbar ist.
In einer weiteren Ausgestaltung weist die integrierte Halbleiterschaltung E viele Eingangsanschlüsse und E' viele integrierte Entprelleinrichtungen auf, wobei E eine natürliche Zahl größer gleich zwei ist, wobei E' kleiner gleich E (und mindestens eins) ist, und wobei die integrierte Halbleiterschaltung für zumindest einige der E' vielen Entprelleinrichtungen einen gemeinsamen Zähler und/oder eine gemeinsame Zeitgeberschaltung aufweist, um die N vielen Steuersignale zu erzeugen. In einer ersten Variante ist die Zeitgeberschaltung ein Oszillator oder ein von einem Oszillator angesteuerter (System-) Taktteiler der integrierten Halbleiterschaltung. In einer zweiten Variante ist die Zeitgeberschaltung ein so genanntes GTM-Modul eines MikroControllers. Die Abkürzung "GTM" bedeutet englisch "Generic Timer Module". Bei einer Ausführungsform wird als GTM Modul ein System verwendet, wie es in der Patentpublikation WO 201 1/120823
A1 beschrieben ist.
Mittels des gemeinsamen (und damit vorzugsweise zentralen) Zählers bzw. der gemeinsamen Zeitgeberschaltung können Aufwand und Kosten vorteilhaft vermindert werden, weil dadurch individuelle Zähler und Zeitgeberschaltungen für die einzelnen Entprelleinrichtungen entbehrlich sind. Dabei ist es auch mittels des gemeinsamen Zählers bzw. der gemeinsamen Zeitgeberschaltung möglich, für verschiedenartige Eingangsanschlüsse oder Eingangssignale der integrierten Halbleiterschaltung entsprechend verschiedenartige Konfigurationen für die N vielen Abtastwerte vorzugeben. Sofern die Zahl der zu entprellenden
Eingangsanschlüsse vergleichsweise groß ist, können selbstverständlich auch mehrere gemeinsame Zähler bzw. Zeitgeberschaltungen für jeweils einen Teil der Eingangsanschlüsse vorgesehen sein. In einer Ausgestaltung ist die integrierte Halbleiterschaltung dazu ausgebildet, die mehrfache zeitliche Abtastung des Eingangssignals oder des von dem Eingangssignal abgeleiteten Signals und/oder die Auswertung der erhaltenen Abtastwerte mittels Majoritätsentscheids nur dann durchzuführen, wenn der digitale Wert des Eingangssignals aktuell ermittelt werden soll, was
beispielsweise durch ein Konfigurationsbit festlegbar ist. Dadurch kann gegebenenfalls ein Aufwand und eine elektrische Leistungsaufnahme gesenkt werden.
In einer Ausgestaltung ist die integrierte Halbleiterschaltung dazu ausgebildet, die mehrfache zeitliche Abtastung des Eingangssignals oder des von dem Eingangssignal abgeleiteten Signals und/oder die Auswertung der erhaltenen Abtastwerte mittels Majoritätsentscheids fortlaufend zyklisch durchzuführen. Dadurch kann eine Reaktionszeit der Entprelleinrichtung gegebenenfalls vermindert werden.
Weiterhin betrifft die Erfindung ein Verfahren zum Betreiben einer integrierten Halbleiterschaltung mit mindestens einem Eingangsanschluss. Dabei ist dem mindestens einen Eingangsanschluss eine in die Halbleiterschaltung integrierte Entprelleinrichtung zum Entprellen eines an dem Eingangsanschluss
anliegenden Eingangssignals zugeordnet, wobei das Eingangssignal mittels der Entprelleinrichtung entprellt wird. Es ergeben sich vergleichbare Vorteile, wie dies weiter oben bei den verschiedenen Ausgestaltungen der integrierten Halbleiterschaltung bereits beschrieben wurde.
In einer Ausgestaltung des Verfahrens wird die Entprelleinrichtung konfiguriert, insbesondere dynamisch konfiguriert. Beispielsweise können die Anzahl N der Abtastungen und/oder die jeweiligen zeitlichen Abstände der Abtastungen konfiguriert werden. Beispielsweise kann auch eine Zeitdifferenz zwischen der ersten und der N-ten Abtastung und somit eine gesamte Dauer der Erfassung des Eingangssignals vorgegeben werden. Ebenso können Eigenschaften des Zählers und/oder der Zeitgeberschaltung konfiguriert werden.
In einer weiteren Ausgestaltung des Verfahrens wird das Eingangssignal oder ein von dem Eingangssignal abgeleitetes Signal mehrfach zeitlich nacheinander abgetastet, um N viele Abtastwerte zu erhalten, wobei N eine natürliche Zahl größer zwei ist, und wobei die N vielen Abtastwerte mittels eines
Majoritätsentscheiders ausgewertet werden, um ein Ausgangssignal zu ermitteln.
In einer weiteren Ausgestaltung des Verfahrens wird das Eingangssignal oder das von dem Eingangssignal abgeleitete Signal mehrfach zeitlich nacheinander mit zumindest teilweise unterschiedlichen zeitlichen Abständen abgetastet. Für die Ausgestaltungen des Verfahrens ergeben sich vergleichbare Vorteile, wie es weiter oben für die entsprechenden Ausgestaltungen der integrierten
Halbleiterschaltung bereits beschrieben wurde.
Nachfolgend werden beispielhafte Ausführungsformen der Erfindung unter Bezugnahme auf die Zeichnung erläutert. In der Zeichnung zeigen:
Figur 1A eine erste Ausführungsform einer integrierten Halbleiterschaltung mit einem Eingangsanschluss und einer Entprelleinrichtung;
Figur 1 B eine zweite Ausführungsform der integrierten Halbleiterschaltung mit E vielen Eingangsanschlüssen und E vielen Entprelleinrichtungen;
Figur 2 eine dritte Ausführungsform der integrierten Halbleiterschaltung mit einem Eingangsanschluss, einem Abtaster, und einem
Majoritätsentscheider;
Figur 3 eine vierte Ausführungsform der integrierten Halbleiterschaltung von Figur 2 zusätzlich mit einem Komparator an dem Eingangsanschluss;
Figur 4 eine fünfte Ausführungsform der integrierten Halbleiterschaltung von Figur 3 zusätzlich mit Konfigurationsinformationen;
Figur 5 eine sechste Ausführungsform der integrierten Halbleiterschaltung mit E vielen Eingangsanschlüssen, E' vielen Abtastern, E' vielen
Majoritätsentscheidern und einem zentralen Zähler und einer zentralen Zeitgeberschaltung;
Figur 6 eine Ausführungsform für eine Eingangsschaltung für einen
Eingangsanschluss der integrierten Halbleiterschaltung; und
Figur 7 ein Flussdiagramm zum Betreiben der integrierten Halbleiterschaltung. Es werden für funktionsäquivalente Elemente und Größen in allen Figuren auch bei unterschiedlichen Ausführungsformen die gleichen Bezugszeichen verwendet. Die Figur 1 A zeigt eine integrierte Halbleiterschaltung 10 mit einem
Eingangsanschluss 12. Dabei ist dem Eingangsanschluss 12 eine in die
Halbleiterschaltung 10 integrierte Entprelleinrichtung 14 zum Entprellen eines an dem Eingangsanschluss 12 anliegenden Eingangssignals 16 zugeordnet. Die Entprelleinrichtung 14 umfasst einen Ausgang 18, an dem sie ein
Ausgangssignal 20 ausgibt, welches mit weiteren internen Schaltungsteilen 22 der integrierten Halbleiterschaltung 10 verbunden ist. Die integrierte
Halbleiterschaltung 10 ist beispielsweise ein Mikroprozessor, ein Mikrocontroller, ein digitaler Signalprozessor, ein ASIC (englisch: "Application Specific Integrated Circuit"), ein FPGA (englisch: "Field Programmable Gate Array") oder dergleichen.
Das Eingangssignal 16 ist z.B. ein digitales Signal, insbesondere ein binäres digitales Signal, welches gegebenenfalls von Störungen überlagert ist und/oder - insbesondere nach einer Änderung eines das digitale Signal charakterisierenden logischen Werts - zumindest kurzzeitig regelmäßige oder unregelmäßige
Unterbrechungen aufweisen kann. Letzteres ergibt sich insbesondere dann, wenn das Eingangssignal 16 mittels eines mechanischen Tasters oder Schalters oder mittels eines Relais erzeugt wird. Die Entprelleinrichtung 14 ist besonders gut dazu geeignet, derartige Störungen bzw. Unterbrechungen zu beseitigen oder zumindest zu mildern, so dass das Ausgangssignal 20 im Wesentlichen dem entprellten Eingangssignal 16 entspricht und somit schadlos mittels der internen Schaltungsteile 22 weiter verarbeitet werden kann.
Die Figur 1 B zeigt eine zu der Figur 1 A vergleichbare Anordnung, wobei die integrierte Halbleiterschaltung 10' von Figur 1 B jedoch E viele
Eingangsanschlüsse 12 1 bis 12_E und entsprechend E viele
Entprelleinrichtungen 14_1 bis 14_E aufweist. Beispielsweise beträgt E=16, kann jedoch auch andere Werte annehmen. Vorliegend weist die integrierte Halbleiterschaltung 10 für jeden digitalen Eingang (Eingangsanschlüsse 12 1 bis
12_E) eine "eigene" Entprelleinrichtung 14 auf.
In den Figuren 1A und 1 B, sowie in den weiter unten beschriebenen Figuren 2 bis 6 ist die Entprelleinrichtung 14, vorzugsweise vollständig, als
Hardwareschaltung ausgebildet. Somit kann eine Verzögerungszeit der
Entprelleinrichtung 14 minimiert werden und es ist keine Software für den Betrieb erforderlich.
Bei den Eingangsanschlüssen 12_1 , 12_E kann es sich sowohl um fest konfigurierte Eingangsanschlüsse handeln, als auch um Anschlüsse, welche sowohl als Eingang bzw. als Ausgang konfigurierbar sind.
Die Figur 2 zeigt die Entprelleinrichtung 14 bzw. die Entprelleinrichtungen 14_1 bis 14_E mit mehr Details. Der Eingangsanschluss 12 ist mit einem Eingang eines Abtasters 24 verbunden, ein Ausgang des Abtasters 24 ist mit einem Eingang eines seriellen Speichers 26 verbunden, parallele Ausgänge des seriellen Speichers 26 sind mit parallelen Eingängen eines
Majoritätsentscheiders 28 verbunden, weicher den schon beschriebenen Ausgang 18 aufweist.
In einer Ausführungsform sind der Abtaster 24 und/oder der
Majoritätsentscheider 28 im Wesentlichen, vorzugsweise vollständig, mittels einer elektronischen Schaltung ("hardware"), also als Hardwareschaltung, ausgeführt.
Der Abtaster 24 ist dazu ausgebildet, das Eingangssignal 16 oder ein von dem Eingangssignal 16 abgeleitetes Signal mehrfach zeitlich nacheinander abzutasten, um N viele Abtastwerte zu erhalten, wobei N eine natürliche Zahl größer zwei ist, wobei die integrierte Halbleiterschaltung 10 den
Majoritätsentscheider 28 aufweist, welcher dazu ausgebildet ist, die N vielen Abtastwerte auszuwerten, um das Ausgangssignal 20 zu ermitteln.
Ein Steuereingang (ohne Bezugszeichen) des Abtasters 24 ist mit einem
Ausgang eines Zählers 30 über eine einzelne Steuerleitung (ohne
Bezugszeichen) verbunden. Entsprechend können von dem Zähler 30 zeitlich nacheinander Steuersignale 24e über die Steuerleitung an den Abtaster 24 übermittelt werden, wodurch jeweils eine Abtastung bewirkt wird. Weiterhin ist ein Takteingang des Zählers 30 mit einem Ausgang einer Zeitgeberschaltung 32 verbunden. Die Zeitgeberschaltung 32 ist beispielsweise ein Oszillator oder ein von einem Oszillator angesteuerter (System-) Taktteiler der integrierten
Halbleiterschaltung 10.
Die integrierte Halbleiterschaltung 10 weist also mindestens einen Zähler 30 und/oder mindestens eine Zeitgeberschaltung 32 auf, welche dazu ausgebildet sind, N viele Steuersignale 24e zu erzeugen, um eine entsprechende Anzahl von N vielen Abtastungen mittels des Abtasters 24 zu bewirken, wobei der Zähler 30 und/oder die Zeitgeberschaltung 32 bevorzugt dazu ausgebildet sind, die
Steuersignale 24e zumindest teilweise mit unterschiedlichen zeitlichen
Abständen zu erzeugen. Diese Unterschiedlichkeit der zeitlichen Abstände hat insbesondere den Vorteil, dass eventuelle periodische Störungen bzw.
periodische Unterbrechungen des Eingangssignals 16 weniger schädlich für eine korrekte Ermittlung eines das Eingangssignal 16 charakterisierenden digitalen Werts sind.
Im Prinzip kann der Abtaster 24 von Figur 2 analog oder - bevorzugt - digital ausgeführt sein. In einer Ausführungsform ist der Abtaster 24 als Analog-Digital- Umsetzer ausgeführt. Entsprechend einer jeweiligen Ausführungsform kann der serielle Speicher 26 als analoger Speicher, als Mehr-Bit serielles Schieberegister 26, oder als Ein-Bit serielles Schieberegister 26 ausgeführt sein. Vorliegend ist das serielle Schieberegister 26 als Ein-Bit serielles Schieberegister 26 ausgeführt und weist fünf parallele Ausgänge auf, welche dem Majoritätsentscheider 28 parallel zugeführt sind. Entsprechend beträgt vorliegend die Anzahl N der Abtastwerte fünf.
Es versteht sich, dass insbesondere der Zähler 30, das serielle Schieberegister 26 und der Majoritätsentscheider 28 in Bezug auf die jeweilige
Zählerkonfiguration bzw. die jeweiligen Ausgänge bzw. die jeweiligen Eingänge auf die jeweils gewünschte Anzahl N der Abtastwerte auszulegen sind. In weiteren Ausführungsformen der integrierten Halbleiterschaltung 10 beträgt die Anzahl N der Abtastwerte mindestens drei. Dabei ist ein oberer Wert für die Anzahl N im Wesentlichen nur durch den erforderlichen Aufwand an
Schaltungsmitteln und/oder durch eine gesamte Erfassungszeit begrenzt. Ein hoher Wert für die Anzahl N kann gegebenenfalls eine Genauigkeit der
Erfassung verbessern. Vorzugsweise, aber nicht zwingend, ist die Anzahl N ungerade.
In einer Ausführungsform der Entprelleinrichtung 14 beträgt die Anzahl N der Abtastwerte vier, wobei eine Abtastung des Eingangssignals 16 mittels des Abtasters 24 bei einem 1., 7., 18. und 30. Taktschritt eines durch die
Zeitgeberschaltung 32 erzeugten Taktes einer Periodendauer von 0,1 ms (Millisekunden) erfolgt. Beispielsweise ist dadurch eine "Filterzeit" von 5 ms charakterisiert. Die benannten Werte sind lediglich beispielhaft und können selbstverständlich auch stark abweichend davon vorgegeben sein.
Im Betrieb der Entprelleinrichtung 14 von Figur 2 wird das Eingangssignal 16 mittels des Abtasters 24 vorliegend fünfmal nacheinander - vorzugsweise mit unterschiedlichen zeitlichen Abständen - abgetastet. Dabei ist ein
Ausgangssignal 24a des Abtasters 24 ein binäres digitales Signal. Mit jeder Abtastung wird das entsprechende Ausgangssignal 24a in das serielle
Schieberegister 26 eingeschrieben. Nach - vorliegend - jeweils fünf Abtastungen liegen die zugehörigen digitalen Signale an den Eingängen des
Majoritätsentscheiders 28 parallel an.
Der Majoritätsentscheider 28 ermittelt nun das Ausgangssignal 20, welches in Bezug auf das Eingangssignal 16 entprellt ist. Nachfolgend sind in einer Tabelle beispielhaft einige Gruppen von N Abtastwerten und das zugehörige
Ausgangssignal 20 angegeben:
0 0 0 0 0 => 0 (alle fünf Abtastwerte sind Null, daher
Resultat des Mehrheitsentscheids Null),
0 0 0 1 0 => 0 (nur der vierte Abtastwert ist eins, daher
Resultat des Mehrheitsentscheids Null), 1 1 1 1 1 => 1 (alle fünf Abtastwerte sind eins, daher
Resultat des Mehrheitsentscheids eins), 1 0 1 1 1 => 1,
0 1 0 1 0 => 0, 0 0 1 1 1 => 1 .
In einer Ausführungsform wertet der Majoritätsentscheider 28 die N Abtastwerte mittels eines Mehrheitsentscheids aus, das heißt, die Anzahl der Werte "0" und "1 " werden miteinander verglichen, wobei die jeweils höhere Anzahl das
Ausgangssignal 20 bestimmt. Dies ist in obiger Tabelle der Fall.
Die Figur 3 zeigt die integrierte Halbleiterschaltung 10 ähnlich zu der Figur 2, wobei in Figur 3 die integrierte Halbleiterschaltung 10 zusätzlich einen
Komparator 34 zwischen dem Eingangsanschluss 12 und dem Eingang des Abtasters 24 aufweist. An einem Referenzeingang des Komparators 34 ist eine Bezugsspannung 36 geschaltet. Der Komparator 34 erzeugt ein Ausgangssignal 34a, welches damit einem von dem Eingangssignal 16 abgeleiteten Signal entspricht.
Mittels des Komparators 34 kann das Eingangssignal 16 besonders einfach in ein binäres digitales Signal umgesetzt werden. Dies ermöglicht es - beispielsweise - die Funktion des Abtasters 24 durch das serielle Schieberegister 26 auszuführen. Dabei entfällt also der Abtaster 24 und das Ausgangssignal 34a des Komparators 34 wird an Stelle des Ausgangssignals 24a einem Eingang, beispielsweise einem so genannten "D-Eingang", des seriellen Schieberegisters 26 zugeführt. Ein Takteingang des seriellen Schieberegisters 26 wird
entsprechend von dem Zähler 30 angesteuert.
Die Figur 4 zeigt eine Ausführungsform der integrierten Halbleiterschaltung 10 ähnlich zu der Figur 3. Ergänzend umfasst die integrierte Halbleiterschaltung 10 Konfigurationsinformationen 38, um Eigenschaften des Abtasters 24 und/oder des Majoritätsentscheiders 28 und/oder des Zählers 30 und/oder der
Zeitgeberschaltung 32 konfigurierbar vorzugeben. Die
Konfigurationsinformationen 38 sind mittels eines rechteckigen Blocks in einem unteren Bereich von Figur 4 symbolisch dargestellt. Weiterhin weist der Zähler 30 eine Ladeschaltung 31 auf, mittels welcher der Zähler 30 optional auf jeweils vorgegebene Werte geladen werden kann. Mittels der Konfigurationsinformationen 38 ist die Entprelleinrichtung 14 konfigurierbar, insbesondere dynamisch (d.h., während ihrer Laufzeit) konfigurierbar, ausgebildet. Dies ist durch eine Mehrzahl von gestrichelten Linien zwischen den Konfigurationsinformationen 38 und übrigen Elementen der Figur 4 symbolisch angedeutet. Vorzugsweise, aber nicht zwingend, sind die
Konfigurationsinformationen 38 in einem jeweils einem Eingangsanschluss 12 zugeordneten Konfigurationsregister gespeichert, vergleiche die Figur 6 weiter unten.
Dadurch können insbesondere die weiter oben beschriebenen Werte konfiguriert werden. Beispielsweise können die Anzahl N der Abtastungen und die jeweiligen zeitlichen Abstände der Abtastungen konfiguriert werden. Beispielsweise kann auch eine Zeitdifferenz zwischen der ersten und der N-ten Abtastung und somit eine gesamte Dauer der Erfassung des Eingangssignals 16 vorgegeben werden. Ebenso kann optional ein Wert der Bezugsspannung 36 konfiguriert werden. In der Ausführungsform von Figur 4 weisen der Zähler 30 und/oder die
Zeitgeberschaltung 32 ladbare Register auf, wobei Mittel vorhanden sind, um die ladbaren Register in Abhängigkeit von den unterschiedlichen zeitlichen
Abständen der zu erzeugenden Steuersignale 24e zu laden. Die besagten Mittel entsprechen vorliegend also der Ladeschaltung 31 .
Mittels der Ladeschaltung 31 kann ein ladbares Register des Zähler 30 im Betrieb geladen werden (englisch: "reload"), wodurch gegebenenfalls ein Aufwand an Schaltungsmitteln deutlich vermindert werden kann. Das ladbare Register entspricht vorzugsweise einem Zählregister des Zählers 30, wodurch also jeweils ein anfänglicher Zählerstand für den Zähler 30 vorgegeben werden kann.
In einer Ausführungsform wird der Abtaster 24 von einem Überlaufbit bzw.
Überlaufimpuls des Zählers 30 angesteuert, wobei zugleich ein paralleles Laden des Zählers 30 durch die Ladeschaltung 31 erfolgt. Auf diese Weise können insbesondere die weiter oben beschriebenen unterschiedlichen zeitlichen Abstände der Abtastung realisiert werden. In einem besonders einfachen Fall ist die Ladeschaltung 31 durch eine fest verdrahtete Binärzahl charakterisiert. Die Figur 5 zeigt eine Ausführungsform der integrierten Halbleiterschaltung 10, wobei die integrierte Halbleiterschaltung 10 E viele Eingangsanschlüsse und E' viele integrierte Entprelleinrichtungen 14 aufweist, wobei E eine natürliche Zahl größer gleich zwei ist, wobei E' kleiner gleich E ist, und wobei die integrierte Halbleiterschaltung 10 für zumindest einige der E' vielen Entprelleinrichtungen 14 einen gemeinsamen Zähler 30' und/oder eine gemeinsame Zeitgeberschaltung GTM aufweist, um die N vielen Steuersignale 24e_1 bis 24e_E' zu erzeugen.
Die Zeitgeberschaltung GTM ist beispielsweise durch ein so genanntes GTM- Modul eines Mikrocontrollers charakterisiert. Die Abkürzung "GTM" bedeutet englisch "Generic Timer Module".
In einer Ausführungsform werden alle Abtaster 24_1 bis 24_E' mit identischen Steuersignalen 24e angesteuert. In einer weiteren Ausführungsform werden die Abtaster 24_1 bis 24_E' zumindest teilweise mit unterschiedlichen
Steuersignalen 24e angesteuert. Somit können alle Eingangsanschlüsse 12_1 bis 12_E' in Bezug auf die jeweils zu erwartenden Eigenschaften der
Eingangssignale 16 1 bis 16_E' optimal entprellt werden.
In Abhängigkeit von einer Ausführungsform können alle ("E viele") der digitalen Eingangsanschlüsse 12 bzw. Eingangssignale 16 der integrierten
Halbleiterschaltung 10 entprellt werden, oder nur eine Minderzahl E'.
Die integrierte Halbleiterschaltung 10 von Figur 5 weist beispielsweise in Bezug auf die Ausführungsform von Figur 1 B einen verminderten Aufwand an
Schaltungsmitteln auf, weil der Zähler 30' und die Zeitgeberschaltung GTM zentral vorhanden sind.
Die Figur 6 zeigt eine Eingangsschnittstellenschaltung 50 für einen
Eingangsanschluss 12 der integrierten Halbleiterschaltung 10, wobei die
Eingangsschnittstellenschaltung 50 den Komparator 34 mit der Bezugsspannung 36 umfasst. Die Darstellung der Figur 6 zeigt lediglich einen Ausschnitt aus der insgesamt sehr viel umfangreicheren integrierten Halbleiterschaltung 10.
Die Schaltung gemäß Figur 6 ist bidirektional ausgeführt, das heißt, sie zeigt zugleich eine Eingangsschnittstellenschaltung und eine
Ausgangsschnittstellenschaltung 60 der integrierten Halbleiterschaltung 10. Entsprechend kann ein "Port" bzw. "Pin" der integrierten Halbleiterschaltung 10, welcher rechts in der Figur 6 dargestellt ist, wahlweise die Funktion des
Eingangsanschlusses 12 und/oder die Funktion eines Ausgangsanschlusses 13 aufweisen. Dies ist gegebenenfalls sogar gleichzeitig möglich.
Im Einzelnen zeigt die Figur 6 außerdem: Ein Bezugspotenzial 52, welches vorliegend eine elektrische Masse der integrierten Halbleiterschaltung 10 ist; ein Betriebsspannungspotenzial 54, welches beispielsweise einer Gleichspannung von +3,3 Volt entspricht; eine Ausgangsstufe, welche vorliegend mittels zweier zueinander komplementärer MOS-Transistoren 56 und 58 ausgeführt ist; eine mit G-Anschlüssen ("gate") der MOS-Transistoren 56 und 58 verbundene Ausgangs- Steuerleitung 62; zwei (optionale) zwischen dem Bezugspotenzial 52, dem Betriebsspannungspotenzial 54 und dem Eingangsanschluss 12 bzw.
Ausgangsanschluss 13 geschaltete Schutzdioden 64 und 66 als ESD- Schutzbeschaltung.
Ein nicht-invertierender Eingang des Komparators 34 ist mit dem
Eingangsanschluss 12 bzw. dem Ausgangsanschluss 13 verbunden. Ein invertierender Eingang des Komparators 34 ist mit der Bezugsspannung 36 verbunden. Das Ausgangssignal des Komparators 34 ist beispielsweise einer nicht in Fig. 6 abgebildeten Entprelleinrichtung 14 zuführbar, wie sie vorstehend unter Bezugnahme auf die Figuren 1 bis 5 beschrieben worden ist.
Weiterhin umfasst die Eingangsschnittstellenschaltung 50 von Figur 6 Mittel, um die zur Entprellung des jeweiligen Eingangsanschlusses 12 betreffenden
Konfigurationsinformationen 38 zu speichern. Beispielsweise entsprechen diese Mittel einem Zwei-Bit-Register oder einem Vier-Bit-Register, welches
gegebenenfalls zusätzlich zu einem herkömmlichen Konfigurationsregister in der Eingangsschnittstellenschaltung 50 vorhanden ist.
In einer Ausführungsform umfassen die Konfigurationsinformationen 38 zwei Bit zur Konfiguration einer "Filterzeit". Dabei entsprechen beispielsweise vorgebbare jeweilige Binärwerte bestimmten Filterzeiten:
00 => 1 ms (Millisekunden)
01 => 5 ms
10 => 10 ms 11 => 20 ms
In einer Ausführungsform charakterisieren die besagten Filterzeiten äquidistante zeitliche Abstände zwischen den einzelnen Abtastungen. In einer weiteren Ausführungsform charakterisieren die Filterzeiten eine Zeitspanne zwischen der ersten und der letzten Abtastung für eine jeweilige Ermittlung des digitalen Werts des Eingangssignals 16.
Die Figur 7 zeigt ein Flussdiagramm für ein Verfahren zum Betreiben der integrierten Halbleiterschaltung 10 mit mindestens einem Eingangsanschluss 12, wobei dem mindestens einen Eingangsanschluss 12 eine in die
Halbleiterschaltung 10 integrierte Entprelleinrichtung 14 zum Entprellen eines an dem Eingangsanschluss 12 anliegenden Eingangssignals 16 zugeordnet ist, und wobei das Eingangssignal 16 mittels der Entprelleinrichtung 14 entprellt wird. In einem Startblock 100 beginnt die in Figur 7 dargestellte Prozedur.
In einem folgenden Block 102 wird die Entprelleinrichtung 14 konfiguriert, insbesondere dynamisch konfiguriert. Dies wurde weiter oben bei der Figur 4 bereits näher erläutert.
In einem folgenden Block 104 wird das Eingangssignal 16 oder das von dem Eingangssignal 16 abgeleitete Signal 34a mehrfach zeitlich nacheinander abgetastet, um N viele Abtastwerte zu erhalten, wobei die N vielen Abtastwerte mittels des Majoritätsentscheiders 28 ausgewertet werden, um ein (jeweiliges) Ausgangssignal 20 zu ermitteln.
Vorzugsweise wird im Block 104 das Eingangssignal 16 oder das von dem Eingangssignal 16 abgeleitete Signal 34a mehrfach zeitlich nacheinander mit zumindest teilweise unterschiedlichen zeitlichen Abständen abgetastet.
Im Block 106 wird das Ausgangssignal 20 an die internen Schaltungsteile 22 der integrierten Halbleiterschaltung 10 übermittelt, wobei das Ausgangssignal 20 in Bezug auf das Eingangssignal 16 also entprellt ist.
In einer Ausführungsform des Verfahrens wird eine Folge von N vielen
Abtastungen dann durchgeführt, wenn die internen Schaltungsteile 22 beispielsweise einen aktualisierten digitalen Wert des Eingangssignals 16 benötigen oder anfordern. In einer weiteren Ausführungsform wird die Folge von N vielen Abtastungen fortlaufend zyklisch wiederholt, so dass das
Ausgangssignal 20 mit vergleichsweise geringer Verzögerungszeit ständig aktuell vorliegt.
Es versteht sich, dass das in Figur 6 dargestellte Verfahren für eine an sich beliebige Zahl von Eingangsanschlüssen 12 durchgeführt werden kann. Siehe dazu insbesondere die obigen Figuren 1A bis 5.

Claims

Ansprüche
1 . Integrierte Halbleiterschaltung (10) mit mindestens einem
Eingangsanschluss (12; 12_1 bis 12_E'), dadurch gekennzeichnet, dass dem mindestens einen Eingangsanschluss (12; 12_1 bis 12_E') eine in die Halbleiterschaltung (10) integrierte Entprelleinrichtung (14) zum Entprellen eines an dem Eingangsanschluss (12; 12_1 bis 12_E') anliegenden
Eingangssignals (16; 16 1 bis 16_E') zugeordnet ist.
2. Integrierte Halbleiterschaltung (10) nach Anspruch 1 , wobei die
Entprelleinrichtung (14) konfigurierbar, insbesondere dynamisch
konfigurierbar, ausgebildet ist.
3. Integrierte Halbleiterschaltung (10) nach Anspruch 1 oder 2, wobei die
Entprelleinrichtung (14), vorzugsweise vollständig, als Hardwareschaltung ausgebildet ist.
4. Integrierte Halbleiterschaltung (10) nach wenigstens einem der
vorstehenden Ansprüche, wobei die Entprelleinrichtung (14) einen Abtaster (24; 24_1 bis 24_E') aufweist, welcher dazu ausgebildet ist, das
Eingangssignal (16; 16 1 bis 16_E') oder ein von dem Eingangssignal (16;
16 1 bis 16_E') abgeleitetes Signal (34a) mehrfach zeitlich nacheinander abzutasten, um N viele Abtastwerte zu erhalten, wobei N eine natürliche Zahl größer zwei ist, und wobei die integrierte Halbleiterschaltung (10) einen Majoritätsentscheider (28; 28_1 bis 28_E') aufweist, welcher dazu ausgebildet ist, die N vielen Abtastwerte auszuwerten, um ein
Ausgangssignal (20; 20_1 bis 20_E') zu ermitteln.
5. Integrierte Halbleiterschaltung (10) nach Anspruch 4, wobei der Abtaster (24) und/oder der Majoritätsentscheider (28) im Wesentlichen, vorzugsweise vollständig, mittels einer elektronischen Schaltung ausgeführt sind. Integrierte Halbleiterschaltung (10) nach Anspruch 4 oder 5, wobei die integrierte Halbleiterschaltung (10) mindestens einen Zähler (30) und/oder mindestens eine Zeitgeberschaltung (32) aufweist, welche dazu ausgebildet sind, N viele Steuersignale (24e) zu erzeugen, um eine entsprechende Anzahl von N vielen Abtastungen mittels des Abtasters (24) zu bewirken, und wobei der Zähler (30) und/oder die Zeitgeberschaltung (32) dazu ausgebildet sind, die Steuersignale (24e) zumindest teilweise mit
unterschiedlichen zeitlichen Abständen zu erzeugen.
Integrierte Halbleiterschaltung (10) nach Anspruch 6, wobei der Zähler (30) und/oder die Zeitgeberschaltung (32) ladbare Register aufweisen, und wobei Mittel (31 ) vorhanden sind, um die ladbaren Register in Abhängigkeit von den unterschiedlichen zeitlichen Abständen der zu erzeugenden
Steuersignale (24e) zu laden.
Integrierte Halbleiterschaltung (10) nach wenigstens einem der Ansprüche 4 bis 7, wobei die integrierte Halbleiterschaltung (10)
Konfigurationsinformationen (38) umfasst, um Eigenschaften des Abtasters (24) und/oder des Majoritätsentscheiders (28) und/oder des Zählers (30) und/oder der Zeitgeberschaltung (32) konfigurierbar vorzugeben.
9. Integrierte Halbleiterschaltung (10) nach wenigstens einem der
vorstehenden Ansprüche, wobei die integrierte Halbleiterschaltung (10) für jeden digitalen Eingang (12) eine in die integrierte Halbleiterschaltung (10) integrierte Entprelleinrichtung (14) aufweist.
10. Integrierte Halbleiterschaltung (10) nach wenigstens einem der Ansprüche 6 bis 9, wobei die integrierte Halbleiterschaltung (10) E viele
Eingangsanschlüsse (12; 12_1 bis 12_E) und E' viele integrierte
Entprelleinrichtungen (14; 14 1 bis 14_E') aufweist, wobei E eine natürliche
Zahl größer gleich zwei ist, wobei E' kleiner gleich E ist, und wobei die integrierte Halbleiterschaltung (10) für zumindest einige der E' vielen
Entprelleinrichtungen (14) einen gemeinsamen Zähler (30) und/oder eine gemeinsame Zeitgeberschaltung (GTM) aufweist, um die N vielen
Steuersignale (24e; 24e_1 bis 24e_E') zu erzeugen.
1 1 . Verfahren zum Betreiben einer integrierten Halbleiterschaltung (10) mit mindestens einem Eingangsanschluss (12; 12_1 bis 12_E'), dadurch gekennzeichnet, dass dem mindestens einen Eingangsanschluss (12; 12_1 bis 12_E') eine in die Halbleiterschaltung (10) integrierte Entprelleinrichtung (14; 14_1 bis 14_E') zum Entprellen eines an dem Eingangsanschluss (12;
12 1 bis 12_E') anliegenden Eingangssignals (16; 16 1 bis 16_E') zugeordnet ist, und dass das Eingangssignal (16; 16 1 bis 16_E') mittels der
Entprelleinrichtung (14; 14 1 bis 14_E') entprellt wird. 12. Verfahren nach Anspruch 1 1 , wobei die Entprelleinrichtung (14; 14 1 bis
14_E') konfiguriert wird, insbesondere dynamisch konfiguriert wird.
Verfahren nach Anspruch 1 1 oder 12, wobei das Eingangssignal (16; 16 1 bis 16_E') oder ein von dem Eingangssignal (16; 16 1 bis 16_E')
abgeleitetes Signal (34a) mehrfach zeitlich nacheinander abgetastet wird, um N viele Abtastwerte zu erhalten, wobei N eine natürliche Zahl größer zwei ist, und wobei die N vielen Abtastwerte mittels eines
Majoritätsentscheiders (28) ausgewertet werden, um ein Ausgangssignal (20; 20_1 bis 20_E') zu ermitteln.
Verfahren nach Anspruch 13, wobei das Eingangssignal (16; 16 1 bis 16_E') oder das von dem Eingangssignal (16; 16 1 bis 16_E') abgeleitete Signal
(34a) mehrfach zeitlich nacheinander mit zumindest teilweise
unterschiedlichen zeitlichen Abständen abgetastet wird.
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