WO2017170072A1 - アクティブ基板及び撮像装置 - Google Patents

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Definitions

  • FIG. 24 is a diagram showing a schematic configuration of a conventional imaging apparatus 100. As shown in FIG. 24
  • the imaging apparatus 100 includes an active substrate 101 and an external drive circuit 150.
  • the shift register circuit 121 provided in the gate driver 120 includes shift registers 122a, 122b, 122c, 122d,... Controlled by the clock signal CK1 and the clock signal CK2. It consists of a single shift register block consisting of
  • (A) is a figure which shows schematic structure of a shift register block
  • (b) is a figure which shows the case where the output signal which adjusted the voltage and its width
  • (c) ) Is a diagram illustrating a case where an output signal is not output from the output terminal of the shift register due to the skip function.
  • VDD high potential side power supply
  • VSS low potential side power supply
  • the first transistor (T1) 5, the second transistor (T2) 6, the third transistor (T) 7, the fourth transistor (T4) 8, the fifth transistor (T5) 9, the sixth transistor (T6) shown in the figure. ) 10 and the seventh transistor (T7) 11 have already been described in the first and second embodiments, and a description thereof will be omitted here.
  • Each of the shift register blocks 52 and 53 includes a plurality of stages in which shift registers 54 are connected in cascade.
  • the output signal from the second output terminal (Z) of the N + 1 stage shift register 54 in the shift register block 2 is input to the reset terminal (R) of the N stage shift register 54, and the VC node (VC) Is pulled down to the potential state of the first low potential side power source (VSS1) (see (6) in the figure).
  • the eleventh transistor (T11) 81 is an output transistor for outputting an output signal to the output terminal (GOUT) of the shift register 69.
  • the eleventh transistor 81 has a drain electrode connected to the enable terminal (PEN), a gate electrode connected to the node VC (VC), and a source electrode connected to the output terminal (GOUT) of the shift register 69.
  • the oxide semiconductor layer is, for example, an In—Ga—Zn—O-based semiconductor layer.
  • the oxide semiconductor layer includes, for example, an In—Ga—Zn—O-based semiconductor layer.
  • a transistor having an In—Ga—Zn—O-based semiconductor layer has a high mobility (over 20 times that of a transistor having an a-Si semiconductor layer) and a low leakage current (1000 times that of a transistor having an a-Si semiconductor layer). Therefore, it is suitably used as a drive transistor provided in a gate driver or a pixel transistor provided in a pixel portion PIX.

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Abstract

特定の走査信号線を同時にアクティブにする高速スキャン（高速走査）ができるアクティブ基板を提供する。２個のシフトレジスタブロック（２・３）におけるＮ段目のシフトレジスタ（４）の各々は、隣接する走査信号線（ＧＬｎ・ＧＬｎ＋１）が同時にアクティブとなるように、出力信号を出力する。

Description

アクティブ基板及び撮像装置
　本発明は、走査信号線を駆動する駆動回路が基板上にモノリシックに形成されたアクティブ基板及び上記アクティブ基板を備えた撮像装置に関する。
　現在、Ｘ線撮像装置は、間接変換方式が主流であり、シンチレータにて変換された電気信号を検出するために、アクティブマトリクス型のＴＦＴアレイが採用されている。従来は、ＴＦＴアレイにおける薄膜トランジスタ素子（ＴＦＴ素子）を形成するため、半導体層として、ａ－Ｓｉ層が使用されていた。
　このａ－Ｓｉ層の特性から、ａ－Ｓｉ層はゲートドライバなどの駆動回路用の半導体層として用いることはできない。
　したがって、ａ－Ｓｉ層を備えたＴＦＴアレイにおいては、ゲートドライバなどの駆動回路は外付けで形成される。
　このように、ゲートドライバを外付けで形成した場合には、特許文献１及び２に記載されているように、ＴＦＴアレイにおける各走査信号線を部分的に選択して、Ｈｉｇｈ状態（アクティブ）とするスキャン（走査）が可能である。
　しかしながら、近年、高移動度による性能向上、画面均一性の向上などから、酸化物半導体層、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）を含む酸化物半導体層を備えたＴＦＴアレイが開発されている。
　酸化物半導体層を備えたＴＦＴアレイにおいては、ゲートドライバモノリシック（以下、ＧＤＭと称する）、すなわち、ゲートドライバをＴＦＴアレイ上に直接形成することにより、部品点数の削減、信頼性向上を実現している。
日本国公開特許公報「特開２０１５‐１００７１１号」公報（２０１５年６月４日公開） 日本国公開特許公報「特開２００３‐１９８９５６号」公報（２００３年７月１１日公開）
　以下、図２４及び図２５に基づいて、ＴＦＴアレイ上にゲートドライバをＧＤＭで形成した従来のアクティブ基板を備えた撮像装置の問題点について説明する。
　図２４は、従来の撮像装置１００の概略構成を示す図である。
　撮像装置１００は、アクティブ基板１０１と外部駆動回路１５０とを、備えている。
　アクティブ基板１０１には、ＧＤＭで形成されたゲートドライバ１２０と、複数本のデータ信号線（ＤＬ１～ＤＬｍ）と、複数本の走査信号線（ＧＬ１～ＧＬｎ）と、これら複数本のデータ信号線（ＤＬ１～ＤＬｍ）と複数本の走査信号線（ＧＬ１～ＧＬｎ）との交差点にそれぞれ対応して設けられた複数個（ｍ×ｎ個）の画素部ＰＩＸとが備えられている。
　これらｍ×ｎ個の画素部ＰＩＸは、マトリクス状に配置されて受光領域１１０を構成する。各画素部ＰＩＸには、対応する交差点を通過する走査信号線にゲート端子が接続されるとともに、交差点を通過するデータ信号線にソース端子が接続されたスイッチング素子であるＴＦＴ素子１１４と、シンチレータによりＸ線から変換された光を受光して電気信号に変換するフォトダイオード１１５とが備えられている。
　すなわち、半導体層を備えたＴＦＴ素子１１４と、ＴＦＴ素子１１４の各々に接続された複数本の走査信号線（ＧＬ１～ＧＬｎ）を駆動するゲートドライバ１２０とが、同一基板上に形成されている。
　なお、ＧＤＭで形成されたゲートドライバ１２０には、シフトレジスタ回路１２１が含まれる。
　また、外部駆動回路１５０は、ゲート信号駆動回路１６０と、データ信号駆動回路（読み出し回路）１７０とを備えている。
　ゲート信号駆動回路１６０は、アクティブ基板１０１に備えられたゲート信号用端子１４０を介して、各種制御信号でゲートドライバ１２０を制御する。
　データ信号駆動回路（読み出し回路）１７０は、アクティブ基板１０１に備えられたデータ信号読み出し端子１３０を介して、所定のタイミングで、アクティブ基板１０１からの信号読み出しを行う。
　図２５の（ａ）は、従来の撮像装置１００に備えられたゲートドライバ１２０を用いて、行うことができる走査信号線（ＧＬ１～ＧＬｎ）のスキャン方法を示す図であり、図２５の（ｂ）は、ゲートドライバ１２０に備えられたシフトレジスタ回路１２１の概略構成を示す図であり、図２５の（ｃ）は、シフトレジスタ回路１２１に入力される信号と、シフトレジスタ回路１２１から出力される信号を示す図である。
　図２５の（ｂ）に図示されているように、ゲートドライバ１２０に備えられたシフトレジスタ回路１２１は、クロック信号ＣＫ１とクロック信号ＣＫ２とで制御されるシフトレジスタ１２２a・１２２ｂ・１２２ｃ・１２２ｄ・・・から構成される単一のシフトレジスタブロックからなる。
　ゲートドライバ１２０に備えられたシフトレジスタ回路１２１が、このような構成であるため、図２５の（ｃ）に図示されているように、走査信号線（ＧＬ１～ＧＬｎ）は、順次Ｈｉｇｈ状態（アクティブ）に選択されることとなり、図２５の（ａ）に図示されているように、従来の撮像装置１００においては、走査信号線（ＧＬ１～ＧＬｎ）を順次Ｈｉｇｈ状態（アクティブ）に選択する通常スキャンのみを行うことができ、特定の走査信号線のみを選択的にＨｉｇｈ状態（アクティブ）にすることや特定の走査信号線を同時にＨｉｇｈ状態（アクティブ）にすることなどは困難であった。
　本発明は、上記の問題点に鑑みてなされたものであり、半導体層を備えた複数のスイッチング素子と、上記スイッチング素子の各々に接続された複数の走査信号線を駆動する駆動回路とが、同一基板上に形成されたアクティブ基板であっても、特定の走査信号線を同時にアクティブにする高速スキャン（高速走査）ができるアクティブ基板を提供することを目的とする。
　本発明のアクティブ基板は、上記の課題を解決するために、半導体層を備えた複数のスイッチング素子と、上記スイッチング素子の各々に接続された複数の走査信号線を駆動する駆動回路とが、同一基板上に形成されたアクティブ基板であって、上記駆動回路は、上記複数の走査信号線の一つに出力信号を出力するシフトレジスタが、複数段備えられたシフトレジスタブロックをＮ（Ｎは２以上の自然数）個含み、上記Ｎ個のシフトレジスタブロックにおける同一段目のＮ個のシフトレジスタの各々は、隣接するＮ個の走査信号線の各々に接続されており、上記Ｎ個のシフトレジスタブロックにおける複数の同一段中、少なくとも一つ以上の同一段の各々に属するＮ個のシフトレジスタは、上記隣接するＮ個の走査信号線中の２つ以上が同時にアクティブとなるように、出力信号を出力することを特徴としている。
　上記構成によれば、上記駆動回路においては、上記Ｎ個のシフトレジスタブロックにおける複数の同一段中、少なくとも一つ以上の同一段の各々に属するＮ個のシフトレジスタは、上記隣接するＮ個の走査信号線中の２つ以上が同時にアクティブとなるように、出力信号を出力するので、半導体層を備えた複数のスイッチング素子と、上記スイッチング素子の各々に接続された複数の走査信号線を駆動する駆動回路とが、同一基板上に形成されたアクティブ基板であっても、特定の走査信号線を同時にアクティブにする高速スキャン（高速走査）ができるアクティブ基板を実現できる。
　本発明の一態様によれば、半導体層を備えた複数のスイッチング素子と、上記スイッチング素子の各々に接続された複数の走査信号線を駆動する駆動回路とが、同一基板上に形成されたアクティブ基板であっても、特定の走査信号線を同時にアクティブにする高速スキャン（高速走査）ができるアクティブ基板を提供できる。
アクティブ基板上のゲートドライバに備えられたシフトレジスタ回路の概略構成を示す図である。 シフトレジスタの概略構成を示す図である。 シフトレジスタの駆動タイミングチャートの一例を示す図である。 （ａ）は、アクティブ基板を備えた撮像装置の走査信号線を順次アクティブにする通常スキャンする場合において、用いられるクロック信号の一例を示す図であり、（ｂ）は、アクティブ基板を備えた撮像装置の走査信号線を同時にアクティブにする高速スキャンする場合において、用いられるクロック信号の一例を示す図である。 アクティブ基板を備えた撮像装置において、ゲートドライバを通常スキャンモード及び高速スキャンで駆動し、データ信号駆動回路が、全画素部ＰＩＸの読み出しを行った場合における解像度の変化とフレームレートの変化を説明するための図である。 アクティブ基板を備えた撮像装置の１Ｖ期間（１垂直期間）中に、通常スキャンと高速スキャンとを切り替える場合を説明するための図である。 プルダウン回路や容量を備えたシフトレジスタの概略構成を示す図である。 ＣＫプルダウン回路を備えたシフトレジスタの駆動タイミングチャートの一例を示す図である。 ＣＬＲ信号に基づいて、ＶＣノード及び該当シフトレジスタに接続された走査信号線を含む出力ノードがプルダウンされるシフトレジスタの概略構成を示す図である。 一部のトランジスタがデュアルゲート構造のトランジスタであるシフトレジスタの概略構成を示す図である。 アクティブ基板上のゲートドライバに備えられたシフトレジスタ回路の概略構成を示す図である。 シフトレジスタの概略構成を示す図である。 シフトレジスタの駆動タイミングチャートの一例を示す図である。 （ａ）は、シフトレジスタブロックの概略構成を示す図であり、（ｂ）は、シフトレジスタの出力端子から電圧及びその幅が調整された出力信号を出力する場合を示す図であり、（ｃ）は、スキップ機能により、シフトレジスタの出力端子から出力信号が出力されない場合を示す図である。 アクティブ基板上に、ＧＤＭで形成された２つのゲートドライバが設けられている撮像装置の概略構成を示す図である。 シフトレジスタ回路の概略構成を示す図である。 シフトレジスタブロックの概略構成を示す図である。 シフトレジスタの概略構成を示す図である。 撮像装置における駆動可能なスキャン方法の一例を示す図である。 図１９の（ａ）に図示する、撮像装置の全走査信号線を通常スキャンする場合のタイミングチャートの一例である。 図１９の（ｂ）に図示する、撮像装置の全走査信号線を隣接する２行ずつ高速スキャンする場合のタイミングチャートの一例である。 図１９の（ｃ）に図示する、撮像装置の全走査信号線の一部は、隣接する８行ずつまたは隣接する４行ずつ高速スキャンし、撮像装置の全走査信号線の他の一部は、１行ずつ通常スキャンする場合のタイミングチャートの一例である。 酸化物半導体層であるＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体層を備えたトランジスタの特性を示す図である。 従来の撮像装置の概略構成を示す図である。 （ａ）は、従来の撮像装置に備えられたゲートドライバを用いて、行うことができる走査信号線のスキャン方法を示す図であり、（ｂ）は、ゲートドライバに備えられたシフトレジスタ回路の概略構成を示す図であり、（ｃ）は、シフトレジスタ回路に入力される信号と、シフトレジスタ回路から出力される信号を示す図である。
　本発明の実施の形態について図１から図２３に基づいて説明すれば、次の通りである。以下、説明の便宜上、特定の実施形態にて説明した構成と同一の機能を有する構成については、同一の符号を付記し、その説明を省略する場合がある。
　〔実施形態１〕
　以下、図１から図６に基づいて、本発明の実施形態１について説明する。本実施形態においては、ゲートドライバ（駆動回路）に備えられたシフトレジスタ回路の構成が、図２４に図示する従来の撮像装置１００のゲートドライバ１２０に備えられたシフトレジスタ回路１２１とは異なり、その他については従来の撮像装置１００において説明したとおりである。説明の便宜上、従来の撮像装置１００において既に説明した部材と同じ機能を有する部材については、その説明を省略する。
　図１は、アクティブ基板１上のゲートドライバに備えられたシフトレジスタ回路の概略構成を示す図である。
　図示は省略するが、アクティブ基板１においても、図２４に図示するアクティブ基板１０１と同様に、半導体層を備えたＴＦＴ素子１１４と、ＴＦＴ素子１１４の各々に接続された複数本の走査信号線を駆動するゲートドライバとは、同一基板上に形成されている。
　図１に図示されているように、アクティブ基板１上に備えられているゲートドライバ（駆動回路）は、上記複数の走査信号線の一つに出力信号を出力するシフトレジスタ４が、複数段備えられたシフトレジスタブロックを２個含む。
　そして、２個のシフトレジスタブロック２・３における同一段目のシフトレジスタの各々は、隣接するＮ個の走査信号線の各々に接続されている。例えば、シフトレジスタブロック２の第Ｎ段目のシフトレジスタ４は、走査信号線（ＧＬｎ）に接続されており、シフトレジスタブロック３の第Ｎ段目のシフトレジスタ４は、走査信号線（ＧＬｎ）と隣接する走査信号線（ＧＬｎ＋１）に接続されており、シフトレジスタブロック２の第Ｎ＋１段目のシフトレジスタ４は、走査信号線（ＧＬｎ＋２）に接続されており、シフトレジスタブロック３の第Ｎ＋１段目のシフトレジスタ４は、走査信号線（ＧＬｎ＋２）と隣接する走査信号線（ＧＬｎ＋３）に接続されている。
　そして、シフトレジスタブロック２には、２相クロック（ＧＣＫ１・ＧＣＫ１Ｂ）が入力され、シフトレジスタブロック３には、２相クロック（ＧＣＫ２・ＧＣＫ２Ｂ）が入力される。
　各々のシフトレジスタブロック２・３においては、シフトレジスタ４が縦続接続された複数のステージで構成される。
　シフトレジスタブロック２においては、例えば、Ｎ段目のシフトレジスタ４のＳ信号（セット端子（Ｓ）に入力されるセット信号）としては、Ｎ－１段目のシフトレジスタ４のＯＵＴ信号（ＯＵＴ端子（ＯＵＴ）から出力される出力信号）、すなわち、走査信号線（ＧＬｎ－２）への出力信号が入力され、Ｎ段目のシフトレジスタ４のＲ信号（リセット端子（Ｒ）に入力されるリセット信号）としては、Ｎ＋１段目のシフトレジスタ４のＯＵＴ信号（ＯＵＴ端子（ＯＵＴ）から出力される出力信号）、すなわち、走査信号線（ＧＬｎ＋２）への出力信号が入力される。
　一方、シフトレジスタブロック３においては、例えば、Ｎ段目のシフトレジスタ４のＳ信号（セット端子（Ｓ）に入力されるセット信号）としては、Ｎ－１段目のシフトレジスタ４のＯＵＴ信号、すなわち、走査信号線（ＧＬｎ－１）への出力信号が入力され、Ｎ段目のシフトレジスタ４のＲ信号（リセット端子（Ｒ）に入力されるリセット信号）としては、Ｎ＋１段目のシフトレジスタ４のＯＵＴ信号、すなわち、走査信号線（ＧＬｎ＋３）への出力信号が入力される。
　なお、シフトレジスタブロック２においては、Ｎ段目のシフトレジスタ４の第１入力端子（ＣＫＡ）から第１クロック信号（ＧＣＫ１）が入力されると、Ｎ段目のシフトレジスタ４の第２入力端子（ＣＫＢ）から第２クロック信号（ＧＣＫ１Ｂ）が入力され、Ｎ＋１段目のシフトレジスタ４の第１入力端子（ＣＫＡ）からは第２クロック信号（ＧＣＫ１Ｂ）が入力され、Ｎ＋１段目のシフトレジスタ４の第２入力端子（ＣＫＢ）からは第１クロック信号（ＧＣＫ１）が入力されるようになっている。
　また、シフトレジスタブロック３においては、Ｎ段目のシフトレジスタ４の第１入力端子（ＣＫＡ）から第１クロック信号（ＧＣＫ２）が入力されると、Ｎ段目のシフトレジスタ４の第２入力端子（ＣＫＢ）から第２クロック信号（ＧＣＫ２Ｂ）が入力され、Ｎ＋１段目のシフトレジスタ４の第１入力端子（ＣＫＡ）からは第２クロック信号（ＧＣＫ２Ｂ）が入力され、Ｎ＋１段目のシフトレジスタ４の第２入力端子（ＣＫＢ）からは第１クロック信号（ＧＣＫ２）が入力されるようになっている。
　図２は、シフトレジスタ４の概略構成を示す図である。
　図示されているように、シフトレジスタ４は、第１トランジスタ（Ｔ１）５、第２トランジスタ（Ｔ２）６、第３トランジスタ（Ｔ）７及び第４トランジスタ（Ｔ４）８を備えている。
　第１トランジスタ５においては、ドレイン電極がシフトレジスタ４の第１入力端子（ＣＫＡ）に接続され、ソース電極が複数の走査信号線（ＧＬｎ）の何れかに接続されたシフトレジスタ４の出力端子（ＯＵＴ）に接続されている。
　第２トランジスタ６においては、ゲート電極及びドレイン電極がシフトレジスタ４のセット端子（Ｓ）に接続され、ソース電極は第１トランジスタ５のゲート電極に接続されている。
　第３トランジスタ７においては、ゲート電極がシフトレジスタ４のリセット端子（Ｒ）に接続され、ドレイン電極は第２トランジスタ６のソース電極と第１トランジスタ５のゲート電極とに接続され、ソース電極は低電位側電源（ＶＳＳ）に接続されている。
　第４トランジスタ８においては、ゲート電極がシフトレジスタ４の第２入力端子（ＣＫＢ）に接続され、ドレイン電極がシフトレジスタ４の出力端子（ＯＵＴ）に接続され、ソース電極が低電位側電源（ＶＳＳ）と接続されている。
　なお、低電位側電源（ＶＳＳ）は、シフトレジスタ４の動作において基準となる電圧である。
　そして、シフトレジスタ４のセット端子（Ｓ）には、上述したように、前段のシフトレジスタの出力信号が入力され、第１入力端子（ＣＫＡ）には、例えば、互いに異なる第１クロック信号（ＧＣＫ１）と第２クロック信号（ＧＣＫ１Ｂ）中の一方が入力され、第２入力端子（ＣＫＢ）には上記互いに異なる第１クロック信号（ＧＣＫ１）と第２クロック信号（ＧＣＫ１Ｂ）中の他方が入力される。
　図３は、シフトレジスタ４の駆動タイミングチャートの一例を示す図である。
　図示されているように、シフトレジスタブロック２においては、２相クロックである第１クロック信号（ＧＣＫ１）と第２クロック信号（ＧＣＫ１Ｂ）とが、半周期ずつずれて順次各段のシフトレジスタ４の第１入力端子（ＣＫＡ）及び第２入力端子（ＣＫＢ）に入力され、シフトレジスタ４を駆動する。
　シフトレジスタブロック２におけるＮ段目のシフトレジスタ４の駆動は、先ず、前段であるＮ－１段目のシフトレジスタ４が動作して、Ｎ－１段目のシフトレジスタ４の出力端子（ＯＵＴ）から出力された出力信号、すなわち、走査信号線（ＧＬｎ－２）への出力信号がＮ段目のシフトレジスタ４のセット端子（Ｓ）に入力される（図中（１）参照）。
　そして、図２に図示されているように、セット端子（Ｓ）に接続される第２トランジスタ６はダイオード接続であるので、ＶＣノード（ＶＣ）が充電される（図中（２）参照）。
　次に、図２に図示されている第１トランジスタ５のゲート電極が充電された状態で、Ｎ段目のシフトレジスタ４の第１入力端子（ＣＫＡ）に第１クロック信号（ＧＣＫ１）が入ると、ブートストラップ動作により、ＶＣノード（ＶＣ）はブーストされて高電位となる（図中（３）参照）。
　それから、図３に図示されているように、ＶＣノード（ＶＣ）が十分高い電圧に昇圧されると、第１クロック信号（ＧＣＫ１）がＮ段目のシフトレジスタ４の出力端子（ＯＵＴ）、つまり走査信号線（ＧＬｎ）に出力される（図中（４）参照）。
　そして、第１クロック信号（ＧＣＫ１）の立下りで、Ｎ段目のシフトレジスタ４の出力端子（ＯＵＴ）、つまり走査信号線（ＧＬｎ）の出力信号は、Ｈｉｇｈ状態（アクティブ状態）からＬｏｗ状態（非アクティブ状態）にプルダウンされる（図中（５）参照）。
　その後、シフトレジスタブロック２におけるＮ＋１段目のシフトレジスタ４の出力端子（ＯＵＴ）、つまり走査信号線（ＧＬｎ＋２）に出力される出力信号が、Ｎ段目のシフトレジスタ４のリセット端子（Ｒ）に入力され、ＶＣノード（ＶＣ）が低電位側電源（ＶＳＳ）状態に引き下げられる（図中（６）参照）。
　なお、図示は省略するがシフトレジスタブロック３においても、上記図３と同様にシフトレジスタ４が駆動される。
　図４の（ａ）は、上述したアクティブ基板１を備えた撮像装置の走査信号線を順次アクティブにする通常スキャンする場合において、用いられるクロック信号の一例を示す図であり、図４の（ｂ）は、上述したアクティブ基板１を備えた撮像装置の走査信号線を同時にアクティブにする高速スキャンする場合において、用いられるクロック信号の一例を示す図である。
　図４の（ａ）に図示されているように、上述したアクティブ基板１を備えた撮像装置の走査信号線を順次アクティブにする通常スキャンを行う場合には、シフトレジスタブロック２・３には、４相クロックである第１クロック信号（ＧＣＫ１）、第２クロック信号（ＧＣＫ１Ｂ）、第１クロック信号（ＧＣＫ２）及び第２クロック信号（ＧＣＫ２Ｂ）が入力される。
　具体的には、シフトレジスタブロック２には、第１クロック信号（ＧＣＫ１）及び第２クロック信号（ＧＣＫ１Ｂ）が入力され、シフトレジスタブロック３には、第１クロック信号（ＧＣＫ２）及び第２クロック信号（ＧＣＫ２Ｂ）が入力される。
　図示されているように、第１クロック信号（ＧＣＫ１）、第２クロック信号（ＧＣＫ１Ｂ）、第１クロック信号（ＧＣＫ２）及び第２クロック信号（ＧＣＫ２Ｂ）は、ＧＣＫ１→ＧＣＫ２→ＧＣＫ１Ｂ→ＧＣＫ２Ｂの順にＨｉｇｈ状態（アクティブ状態）となり、各々のシフトレジスタブロック２・３の各段のシフトレジスタ４に入力され、シフトレジスタブロック２・３の各段のシフトレジスタ４が順に選択され、各シフトレジスタ４の出力端子（ＯＵＴ）に接続された走査信号線が、順次Ｈｉｇｈ状態（アクティブ状態）となる。
　一方、図４の（ｂ）に図示されているように、上述したアクティブ基板１を備えた撮像装置の走査信号線を同時にアクティブにする高速スキャンする場合においては、シフトレジスタブロック２・３の各々には、同期された各２相クロックを入力する。
　具体的には、シフトレジスタブロック２に入力される第１クロック信号（ＧＣＫ１）とシフトレジスタブロック３に入力される第１クロック信号（ＧＣＫ２）とを同相クロックとし、シフトレジスタブロック２に入力される第２クロック信号（ＧＣＫ１Ｂ）とシフトレジスタブロック３に入力される第２クロック信号（ＧＣＫ２Ｂ）とを同相クロックとした。
　なお、第１クロック信号（ＧＣＫ１）は第２クロック信号（ＧＣＫ１Ｂ）とは異なる信号であり、第１クロック信号（ＧＣＫ２）は第２クロック信号（ＧＣＫ２Ｂ）とは異なる信号である。
　このようにシフトレジスタブロック２・３の各々に、同期された各２相クロックを入力することにより、シフトレジスタブロック２・３の各シフトレジスタ４の出力端子（ＯＵＴ）に接続された走査信号線が、隣接する２行ずつ順次同時にＨｉｇｈ状態（アクティブ状態）となり、高速スキャンを実現することができる。
　以上のように、上述したアクティブ基板１を備えた撮像装置においては、第１クロック信号（ＧＣＫ１）、第２クロック信号（ＧＣＫ１Ｂ）、第１クロック信号（ＧＣＫ２）及び第２クロック信号（ＧＣＫ２Ｂ）を、通常スキャン用の信号または高速スキャン用の信号とすることにより、上記撮像装置に備えられた全走査信号線に対して、通常スキャンまたは高速スキャンを選択的に行うことができる。
　図５は、上述したアクティブ基板１を備えた撮像装置において、ゲートドライバを通常スキャンモード及び高速スキャンで駆動し、データ信号駆動回路（読み出し回路）が、全画素部ＰＩＸの読み出しを行った場合における解像度の変化とフレームレートの変化を説明するための図である。
　図示されているように、上述したアクティブ基板１を備えた撮像装置を、通常スキャンモードから高速スキャンに切り替えた場合には、走査信号線が、隣接する２行ずつ順次同時にＨｉｇｈ状態（アクティブ状態）となることから、その解像度は１／２に低下し、そのフレームレートは２倍となる。
　なお、本実施形態においては、シフトレジスタブロックを２個備えた場合を一例に挙げて説明したが、シフトレジスタブロックを３個備えた場合においては、その解像度は１／３に低下し、そのフレームレートは３倍となり、シフトレジスタブロックを４個備えた場合においては、その解像度は１／４に低下し、そのフレームレートは４倍となり、シフトレジスタブロックをＮ個備えた場合においては、その解像度は１／Ｎに低下し、そのフレームレートはＮ倍となる。
　図６は、上述したアクティブ基板１を備えた撮像装置の１Ｖ期間（１垂直期間）中に、通常スキャンと高速スキャンとを切り替える場合について説明する。
　図６の（ａ）は、上述したアクティブ基板１を備えた撮像装置において、通常スキャンされる部分と高速スキャンされる部分とを示す図であり、図６の（ｂ）は、この場合において、用いられる第１クロック信号（ＧＣＫ１）、第２クロック信号（ＧＣＫ１Ｂ）、第１クロック信号（ＧＣＫ２）及び第２クロック信号（ＧＣＫ２Ｂ）の一例を示す図である。
　図６の（ａ）に図示されているように、上述したアクティブ基板１を備えた撮像装置の全走査信号線の５０％に該当するＬ行は２４０Ｈｚで高速スキャンされ、全走査信号線の１０％に該当するＭ行は６０Ｈｚで通常スキャンされ、全走査信号線の４０％に該当するＮ行は２４０Ｈｚで高速スキャンされた場合、全走査信号線の１０％に該当するＭ行は高解像度を維持しながらも、全体のフレームレートとしては、２２２Ｈｚの高速フレームレートでのスキャン動作が可能となる。
　図６の（ｂ）に図示されているように、第１クロック信号（ＧＣＫ１）、第２クロック信号（ＧＣＫ１Ｂ）、第１クロック信号（ＧＣＫ２）及び第２クロック信号（ＧＣＫ２Ｂ）は、スキャン途中で、クロックの駆動タイミングが、高速スキャンから通常スキャンへと、通常スキャンから高速スキャンへと２度切り替わっている。
　このような第１クロック信号（ＧＣＫ１）、第２クロック信号（ＧＣＫ１Ｂ）、第１クロック信号（ＧＣＫ２）及び第２クロック信号（ＧＣＫ２Ｂ）を用いることにより、全走査信号線の５０％に該当するＬ行は、隣接する２行ずつ順次同時にＨｉｇｈ状態（アクティブ状態）となり、全走査信号線の１０％に該当するＭ行は、１行ずつ順次Ｈｉｇｈ状態（アクティブ状態）となり、全走査信号線の４０％に該当するＮ行は、隣接する２行ずつ順次同時にＨｉｇｈ状態（アクティブ状態）となる。
　以上のように、上述したアクティブ基板１を備えた撮像装置においては、走査信号線を順次アクティブにする通常スキャンのみでなく、特定の走査信号線を同時にアクティブにすることができる。
　本実施形態においては、全走査信号線の５０％に該当するＬ行は、隣接する２行ずつ順次同時にＨｉｇｈ状態（アクティブ状態）となり、全走査信号線の１０％に該当するＭ行は、１行ずつ順次Ｈｉｇｈ状態（アクティブ状態）となり、全走査信号線の４０％に該当するＮ行は、隣接する２行ずつ順次同時にＨｉｇｈ状態（アクティブ状態）となる場合を一例に挙げて説明したが、これに限定されることはなく、アクティブ基板１においては、２個のシフトレジスタブロック２・３における複数の同一段中、少なくとも一つ以上の同一段の各々に属する２個のシフトレジスタ４は、隣接する２個の走査信号線が同時にアクティブとなるように、出力信号を出力してもよい。
　〔実施形態２〕
　次に、図７及び図８に基づいて、本発明の実施形態２について説明する。本実施形態においては、２個のシフトレジスタブロック２・３に備えられた各段のシフトレジスタ１４・１４ａが、プルダウン回路や容量（Ｃｂｓｔ）１２を備えている点において、実施形態１とは異なり、その他については実施形態１において説明したとおりである。説明の便宜上、実施形態１の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。
　図７は、プルダウン回路や容量（Ｃｂｓｔ）１２を備えたシフトレジスタ１４・１４ａの概略構成を示す図である。
　図７の（ａ）は、高電位側電源（ＶＤＤ）の電位を利用したＤＣプルダウン回路を備えたシフトレジスタ１４を示す図である。
　図７の（ａ）に図示されている、第１トランジスタ（Ｔ１）５、第２トランジスタ（Ｔ２）６、第３トランジスタ（Ｔ）７及び第４トランジスタ（Ｔ４）８については、実施形態１において、既に説明したので、ここでの説明は省略する。
　シフトレジスタ１４は、第１トランジスタ５、第２トランジスタ６、第３トランジスタ７及び第４トランジスタ８以外に、プルダウン回路を構成する、第５トランジスタ（Ｔ５）９、第６トランジスタ（Ｔ６）１０及び第７トランジスタ（Ｔ７）１１と、容量（Ｃｂｓｔ）１２とを備えている。
　第５トランジスタ９においては、ゲート電極がＶＸノード（ＶＸ）に接続され、ドレイン電極がＶＣノード（ＶＣ）に接続され、ソース電極が低電位側電源（ＶＳＳ）に接続されている。
　第６トランジスタ１０においては、ゲート電極及びドレイン電極が高電位側電源（ＶＤＤ）に接続され、ソース電極がＶＸノード（ＶＸ）に接続されている。
　第７トランジスタ１１においては、ゲート電極がＶＣノード（ＶＣ）に接続され、ドレイン電極がＶＸノード（ＶＸ）に接続され、ソース電極は低電位側電源（ＶＳＳ）に接続されている。
　なお、高電位側電源（ＶＤＤ）及び低電位側電源（ＶＳＳ）は、シフトレジスタ１４の動作において基準となる電圧である。
　第６トランジスタ１０と第７トランジスタ１１とは、ＶＸノード（ＶＸ）に出力するＶＸ信号を生成する回路であり、該当シフトレジスタ１４が非選択時には、第６トランジスタ１０を介して、高電位側電源（ＶＤＤ）の電位から第６トランジスタ１０の閾値電圧分低下した電圧にＶＸノード（ＶＸ）がプリチャージされ、ＶＸノード（ＶＸ）が接続された第５トランジスタ９によって、ＶＣノード（ＶＣ）が常に低電位側電源（ＶＳＳ）の電位レベルにプルダウンされる。
　また、第４トランジスタ８、すなわち、該当シフトレジスタ１４に接続された走査信号線を含む出力ノードのプルダウン用の第４トランジスタ８のゲート電極にも、ＶＸノード（ＶＸ）を接続することで、該当シフトレジスタ１４が非選択時に上記出力ノードが常に低電位側電源（ＶＳＳ）の電位レベルにプルダウンされる。
　以上のように、シフトレジスタ１４がＤＣプルダウン回路を備えることにより、該当シフトレジスタ１４が非選択時に、ＶＣノード（ＶＣ）がフローティングとなる期間をなくすことで、ノイズ耐性が向上する。すなわち、シフトレジスタ１４の第１入力端子（ＣＫＡ）から入力されるクロック信号により、カップリングでＶＣノード（ＶＣ）が浮き上がるのを完全に止めることができるので、シフトレジスタ１４の第１入力端子（ＣＫＡ）のクロックノイズが、該当シフトレジスタ１４に接続された走査信号線に出力されるのを抑制できる。
　なお、該当シフトレジスタ１４が選択時には、プリチャージ動作でＶＣノード（ＶＣ）が充電されると、第７トランジスタ１１がＯＮして、ＶＸノード（ＶＸ）を低電位側電源（ＶＳＳ）の電位レベル近くに引き下げる。この時、ＶＸノード（ＶＸ）に出力される電位は、第６トランジスタ１０と第７トランジスタ１１のレシオで決まり、本実施形態においては、第６トランジスタ１０に対して、第７トランジスタ１１の能力を大きくすることで、第７トランジスタ１１がＯＮした場合に、ＶＸノード（ＶＸ）を低電位側電源（ＶＳＳ）の電位レベル近くに引き下げている。
　図７の（ｂ）は、ＣＫＢ端子から入力される信号を利用したＣＫプルダウン回路を備えたシフトレジスタ１４ａを示す図である。
　シフトレジスタ１４ａは、第１トランジスタ５、第２トランジスタ６、第３トランジスタ７及び第４トランジスタ８以外に、プルダウン回路を構成する、第５トランジスタ（Ｔ５）９、第６トランジスタ（Ｔ６）１０及び第７トランジスタ（Ｔ７）１１と、容量（Ｃｂｓｔ）１２とを備えている。
　第５トランジスタ９においては、ゲート電極がＶＸノード（ＶＸ）に接続され、ドレイン電極がＶＣノード（ＶＣ）に接続され、ソース電極が低電位側電源（ＶＳＳ）に接続されている。
　第６トランジスタ１０においては、ゲート電極及びドレイン電極がシフトレジスタ１４ａの第２入力端子（ＣＫＢ）に接続され、ソース電極がＶＸノード（ＶＸ）に接続されている。
　第７トランジスタ１１においては、ゲート電極がＶＣノード（ＶＣ）に接続され、ドレイン電極がＶＸノード（ＶＸ）に接続され、ソース電極は低電位側電源（ＶＳＳ）に接続されている。
　第６トランジスタ１０と第７トランジスタ１１とは、ＶＸノード（ＶＸ）に出力するＶＸ信号を生成する回路であり、該当シフトレジスタ１４ａが非選択時には、第６トランジスタ１０を介して、第２入力端子（ＣＫＢ）の電位から第６トランジスタ１０の閾値電圧分低下した電圧にＶＸノード（ＶＸ）がプリチャージされ、ＶＸノード（ＶＸ）が接続された第５トランジスタ９によって、ＶＣノード（ＶＣ）が常に低電位側電源（ＶＳＳ）の電位レベルにプルダウンされる。
　また、第４トランジスタ８、すなわち、該当シフトレジスタ１４ａに接続された走査信号線を含む出力ノードのプルダウン用の第４トランジスタ８のゲート電極にも、ＶＸノード（ＶＸ）を接続することで、該当シフトレジスタ１４ａが非選択時に上記出力ノードが常に低電位側電源（ＶＳＳ）の電位レベルにプルダウンされる。
　図８は、ＣＫプルダウン回路を備えたシフトレジスタ１４ａの駆動タイミングチャートの一例を示す図である。
　図８における、ＣＫＡは第１入力端子の電位を、ＣＫＢは第１入力端子の電位を、Ｓはセット端子（Ｓ）の電位を、ＯＵＴは出力端子の電位を、ＶＣはＶＣノードの電位を、ＶＸはＶＸノードの電位を、Ｒはリセット端子（Ｒ）の電位を、それぞれ示している。
　図中（１）及び（２）に図示されているよう、シフトレジスタ１４ａがＣＫプルダウン回路を備えることにより、該当シフトレジスタ１４ａが非選択時に、ＶＣノード（ＶＣ）がフローティングとなる期間をなくすことで、ノイズ耐性が向上する。すなわち、シフトレジスタ１４ａの第１入力端子（ＣＫＡ）から入力されるクロック信号により、カップリングでＶＣノード（ＶＣ）が浮き上がるのを完全に止めることができるので、シフトレジスタ１４ａの第１入力端子（ＣＫＡ）のクロックノイズが、該当シフトレジスタ１４ａに接続された走査信号線に出力されるのを抑制できる。
　なお、図中（３）に図示されているよう、該当シフトレジスタ１４ａが選択時には、プリチャージ動作でＶＣノード（ＶＣ）が充電されると、第７トランジスタ１１がＯＮして、ＶＸノード（ＶＸ）を低電位側電源（ＶＳＳ）の電位レベル近くに引き下げる。この時、ＶＸノード（ＶＸ）に出力される電位は、第６トランジスタ１０と第７トランジスタ１１のレシオで決まり、本実施形態においては、第６トランジスタ１０に対して、第７トランジスタ１１の能力を大きくすることで、第７トランジスタ１１がＯＮした場合に、ＶＸノード（ＶＸ）を低電位側電源（ＶＳＳ）の電位レベル近くに引き下げている。
　なお、図７の（ａ）及び図７の（ｂ）に図示されているように、シフトレジスタ１４・１４ａは、ＶＣノード（ＶＣ）と該当シフトレジスタ１４・１４ａに接続された走査信号線を含む出力ノードとの間に容量（Ｃｂｓｔ）１２が備えられている。
　容量（Ｃｂｓｔ）１２は、ブートストラップ動作時の突き上げ容量として働くので、突き上げ効率が上昇し、駆動力を向上できる。
　また、該当シフトレジスタ１４・１４ａの非選択動作時は、ＶＣノード（ＶＣ）の電位を安定させるように働き、該当シフトレジスタ１４・１４ａの第１入力端子（ＣＫＡ）から入力されるクロック信号により、カップリングでＶＣノード（ＶＣ）が浮き上がるのを防ぐことが可能である。
　なお、本実施形態においては、容量（Ｃｂｓｔ）１２を備えている場合を一例に挙げたが、容量（Ｃｂｓｔ）１２は備えられていなくてもよい。
　〔実施形態３〕
　次に、図９に基づいて、本発明の実施形態３について説明する。本実施形態においては、ＣＬＲ信号に基づいて、ＶＣノード（ＶＣ）及び該当シフトレジスタ２４に接続された走査信号線を含む出力ノードがプルダウンされる点において、実施形態２とは異なり、その他については実施形態２において説明したとおりである。説明の便宜上、実施形態２の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。
　図９は、ＣＬＲ信号に基づいて、ＶＣノード（ＶＣ）及び該当シフトレジスタ２４に接続された走査信号線を含む出力ノードがプルダウンされるシフトレジスタ２４の概略構成を示す図である。
　図示されている、第１トランジスタ（Ｔ１）５、第２トランジスタ（Ｔ２）６、第３トランジスタ（Ｔ）７、第４トランジスタ（Ｔ４）８、第５トランジスタ（Ｔ５）９、第６トランジスタ（Ｔ６）１０及び第７トランジスタ（Ｔ７）１１については、実施形態１及び２において、既に説明したので、ここでの説明は省略する。
　シフトレジスタ２４は、第１トランジスタ５、第２トランジスタ６、第３トランジスタ７、第４トランジスタ８、第５トランジスタ９、第６トランジスタ１０及び第７トランジスタ１１、容量（Ｃｂｓｔ）１２以外に、ＣＬＲ信号がゲート電極に入力される、第８トランジスタ（Ｔ８）１３及び第９トランジスタ（Ｔ９）１５を備えている。
　第８トランジスタ１３においては、ドレイン電極はＶＣノード（ＶＣ）に接続されており、ソース電極は低電位側電源（ＶＳＳ）に接続されている。
　第９トランジスタ１５においては、ドレイン電極は該当シフトレジスタ２４に接続された走査信号線を含む出力ノードに接続されており、ソース電極は低電位側電源（ＶＳＳ）に接続されている。
　そして、ＣＬＲ信号がＨｉｇｈ状態の際に、ＶＣノード（ＶＣ）及び該当シフトレジスタ２４に接続された走査信号線を含む出力ノードがプルダウンされる。
　シフトレジスタ２４によれば、シフトレジスタ２４を一括で初期化することができる。
　また、走査期間の最初に、ＣＬＲ信号をＨｉｇｈ状態とすることで、初期化された状態から動作可能で、予期しない動作や出力を抑えられる。さらに、走査期間の最後に、ＣＬＲ信号をＨｉｇｈ状態とすることで、走査期間の最後にシフトレジスタ２４を初期化し、各ノードの電荷抜きが行われる。したがって、動作休止時の電荷残りによるトランジスタの劣化を防ぐことができる。
　なお、図９に図示されているように、シフトレジスタ２４は、ＶＣノード（ＶＣ）と該当シフトレジスタ２４に接続された走査信号線を含む出力ノードとの間に容量（Ｃｂｓｔ）１２が備えられている。
　容量（Ｃｂｓｔ）１２は、ブートストラップ動作時の突き上げ容量として働くので、突き上げ効率が上昇し、駆動力を向上できる。
　また、該当シフトレジスタ２４の非選択動作時は、ＶＣノード（ＶＣ）の電位を安定させるように働き、該当シフトレジスタ２４の第１入力端子（ＣＫＡ）から入力されるクロック信号により、カップリングでＶＣノード（ＶＣ）が浮き上がるのを防ぐことが可能である。
　なお、本実施形態においては、容量（Ｃｂｓｔ）１２を備えている場合を一例に挙げたが、容量（Ｃｂｓｔ）１２は備えられていなくてもよい。
　〔実施形態４〕
　次に、図１０に基づいて、本発明の実施形態４について説明する。本実施形態においては、シフトレジスタ３４において、第２トランジスタ２６、第３トランジスタ２７、第５トランジスタ２９及び第８トランジスタ２３を、デュアルゲート構造のトランジスタとしている点において、実施形態３とは異なり、その他については実施形態３において説明したとおりである。説明の便宜上、実施形態３の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。
　図１０は、一部のトランジスタがデュアルゲート構造のトランジスタであるシフトレジスタ３４の概略構成を示す図である。
　図示されているように、シフトレジスタ３４においては、第２トランジスタ（Ｔ２ａ・Ｔ２ｂ）２６、第３トランジスタ（Ｔ３ａ・Ｔ３ｂ）２７、第５トランジスタ（Ｔ５ａ・Ｔ５ｂ）２９及び第８トランジスタ（Ｔ８ａ・Ｔ８ｂ）２３を、デュアルゲート構造のトランジスタとしている。
　なおデュアルゲート構造のトランジスタとは、２つのトランジスタ（Ｔ２ａ・Ｔ２ｂ）がカスケード接続されたものである。
　以上のように、シフトレジスタ３４においては、第２トランジスタ（Ｔ２ａ・Ｔ２ｂ）２６、第３トランジスタ（Ｔ３ａ・Ｔ３ｂ）２７、第５トランジスタ（Ｔ５ａ・Ｔ５ｂ）２９及び第８トランジスタ（Ｔ８ａ・Ｔ８ｂ）２３を、デュアルゲート構造のトランジスタとすることで、動作時、ブートストラップによりＶＣノード（ＶＣ）がブーストされた際に、これらのトランジスタにおいて、ソース電極とドレイン電極間にかかる電位差（Ｖｄｓ）を約半分にでき、耐圧向上が可能となる。
　〔実施形態５〕
　次に、図１１から図１４に基づいて、本発明の実施形態５について説明する。本実施形態においては、シフトレジスタ５２・５３が、シフト５７とバッファ部５８とを備えている点において、実施形態１から４とは異なり、その他については実施形態１から４において説明したとおりである。説明の便宜上、実施形態１から４の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。
　図１１は、アクティブ基板５１上のゲートドライバに備えられたシフトレジスタ回路の概略構成を示す図である。
　図示は省略するが、アクティブ基板５１においても、図２４に図示するアクティブ基板１０１と同様に、半導体層を備えたＴＦＴ素子１１４と、ＴＦＴ素子１１４の各々に接続された複数本の走査信号線を駆動するゲートドライバとは、同一基板上に形成されている。
　図１１に図示されているように、アクティブ基板５１上に備えられているゲートドライバ（駆動回路）は、上記複数の走査信号線の一つに出力信号を出力するシフトレジスタ５４が、複数段備えられたシフトレジスタブロックを２個含む。
　そして、２個のシフトレジスタブロック５２・５３における同一段目のシフトレジスタの各々は、隣接するＮ個の走査信号線の各々に接続されている。例えば、シフトレジスタブロック５２の第Ｎ段目のシフトレジスタ５４は、走査信号線（ＧＬｎ）に接続されており、シフトレジスタブロック５３の第Ｎ段目のシフトレジスタ５４は、走査信号線（ＧＬｎ）と隣接する走査信号線（ＧＬｎ＋１）に接続されており、シフトレジスタブロック５２の第Ｎ＋１段目のシフトレジスタ５４は、走査信号線（ＧＬｎ＋２）に接続されており、シフトレジスタブロック５３の第Ｎ＋１段目のシフトレジスタ５４は、走査信号線（ＧＬｎ＋２）と隣接する走査信号線（ＧＬｎ＋３）に接続されている。
　そして、シフトレジスタブロック５２には、２相クロック（ＧＣＫ１・ＧＣＫ１Ｂ）と、２相イネーブル信号（ＧＥＮ１・ＧＥＮ１Ｂ）とが入力され、シフトレジスタブロック５３には、２相クロック（ＧＣＫ２・ＧＣＫ２Ｂ）と、２相イネーブル信号（ＧＥＮ２・ＧＥＮ２Ｂ）とが入力される。
　各々のシフトレジスタブロック５２・５３においては、シフトレジスタ５４が縦続接続された複数のステージで構成される。
　シフトレジスタブロック５２においては、例えば、Ｎ段目のシフトレジスタ５４のＳ信号（セット端子（Ｓ）に入力されるセット信号）としては、Ｎ－１段目のシフトレジスタ５４のＺ信号（Ｚ端子から出力される出力信号）が入力され、Ｎ段目のシフトレジスタ５４のＲ信号（リセット端子（Ｒ）に入力されるリセット信号）としては、Ｎ＋１段目のシフトレジスタ５４のＺ信号（Ｚ端子から出力される出力信号）が入力される。
　一方、シフトレジスタブロック５３においては、例えば、Ｎ段目のシフトレジスタ５４のＳ信号（セット端子（Ｓ）に入力されるセット信号）としては、Ｎ－１段目のシフトレジスタ５４のＺ信号（第２出力端子（Ｚ）から出力される出力信号）が入力され、Ｎ段目のシフトレジスタ５４のＲ信号（リセット端子（Ｒ）に入力されるリセット信号）としては、Ｎ＋１段目のシフトレジスタ５４のＺ信号（第２出力端子（Ｚ）から出力される出力信号）が入力される。
　なお、シフトレジスタブロック５２においては、Ｎ段目のシフトレジスタ５４の第１入力端子（ＣＫＡ）から第１クロック信号（ＧＣＫ１）が入力されると、Ｎ段目のシフトレジスタ５４の第２入力端子（ＣＫＢ）から第２クロック信号（ＧＣＫ１Ｂ）が入力され、Ｎ＋１段目のシフトレジスタ５４の第１入力端子（ＣＫＡ）からは第２クロック信号（ＧＣＫ１Ｂ）が入力され、Ｎ＋１段目のシフトレジスタ５４の第２入力端子（ＣＫＢ）からは第１クロック信号（ＧＣＫ１）が入力されるようになっている。
　また、シフトレジスタブロック５３においては、Ｎ段目のシフトレジスタ５４の第１入力端子（ＣＫＡ）から第１クロック信号（ＧＣＫ２）が入力されると、Ｎ段目のシフトレジスタ５４の第２入力端子（ＣＫＢ）から第２クロック信号（ＧＣＫ２Ｂ）が入力され、Ｎ＋１段目のシフトレジスタ５４の第１入力端子（ＣＫＡ）からは第２クロック信号（ＧＣＫ２Ｂ）が入力され、Ｎ＋１段目のシフトレジスタ５４の第２入力端子（ＣＫＢ）からは第１クロック信号（ＧＣＫ２）が入力されるようになっている。
　図１２は、シフトレジスタ５４の概略構成を示す図である。
　図示されているように、シフトレジスタ５４は、第１トランジスタ（Ｔ１）５、第２トランジスタ（Ｔ２）６、第３トランジスタ（Ｔ３）７、第４トランジスタ（Ｔ４）８、第５トランジスタ（Ｔ５）５５及び第６トランジスタ（Ｔ６）５６を備えている。
　そして、第１トランジスタ５、第２トランジスタ６、第３トランジスタ７及び第４トランジスタ８は、シフト５７を構成し、第５トランジスタ（Ｔ５）５５及び第６トランジスタ（Ｔ６）５６はバッファ部５８を構成する。
　第１トランジスタ５においては、ドレイン電極がシフトレジスタ５４の第１入力端子（ＣＫＡ）に接続され、ソース電極がシフトレジスタ５４の第２出力端子（Ｚ）に接続されている。
　第２トランジスタ６においては、ゲート電極及びドレイン電極がシフトレジスタ５４のセット端子（Ｓ）に接続され、ソース電極は第１トランジスタ５のゲート電極に接続されている。
　第３トランジスタ７においては、ゲート電極がシフトレジスタ５４のリセット端子（Ｒ）に接続され、ドレイン電極は第２トランジスタ６のソース電極と第１トランジスタ５のゲート電極とに接続され、ソース電極は第１低電位側電源（ＶＳＳ１）に接続されている。
　第４トランジスタ８においては、ゲート電極がシフトレジスタ５４の第２入力端子（ＣＫＢ）に接続され、ドレイン電極が第２出力端子（Ｚ）に接続され、ソース電極が第１低電位側電源（ＶＳＳ１）と接続されている。
　第５トランジスタ５５においては、ゲート電極が、第２トランジスタ６のソース電極及び第３トランジスタ７のドレイン電極と第１トランジスタ５のゲート電極とを接続するＶＣノード（ＶＣ）に接続され、ソース電極がシフトレジスタ５４のイネーブル端子（ＰＥＮ）に接続され、ドレイン電極がシフトレジスタ５４の出力端子（ＯＵＴ）に接続されている。
　第６トランジスタ５６においては、ゲート電極が第２入力端子（ＣＫＢ）に接続され、ドレイン電極が出力端子（ＯＵＴ）に接続され、ソース電極が第２低電位側電源（ＶＳＳ２）と接続されている。
　なお、シフトレジスタブロック５２の偶数段目（Ｎ段目）のシフトレジスタ５４のイネーブル端子（ＰＥＮ）からは、イネーブル信号（ＧＥＮ１）が入力され、奇数段目（Ｎ＋１段目）のシフトレジスタ５４のイネーブル端子（ＰＥＮ）からは、イネーブル信号（ＧＥＮ１Ｂ）が入力される。
　そして、シフトレジスタブロック５３の偶数段目（Ｎ段目）のシフトレジスタ５４のイネーブル端子（ＰＥＮ）からは、イネーブル信号（ＧＥＮ２）が入力され、奇数段目（Ｎ＋１段目）のシフトレジスタ５４のイネーブル端子（ＰＥＮ）からは、イネーブル信号（ＧＥＮ２Ｂ）が入力される。
　なお、本実施形態においては、第１低電位側電源（ＶＳＳ１）は、第１クロック信号（ＧＣＫ１）、第２クロック信号（ＧＣＫ１Ｂ）、第１クロック信号（ＧＣＫ２）及び第２クロック信号（ＧＣＫ２Ｂ）のＬｏｗ電位と同一電圧とし、第２低電位側電源（ＶＳＳ２）はイネーブル信号（ＧＥＮ１・ＧＥＮ１Ｂ・ＧＥＮ２・ＧＥＮ２Ｂ）のＬｏｗ電位と同一電圧としている。
　図１３は、シフトレジスタ５４の駆動タイミングチャートの一例を示す図である。
　先ず、前段であるＮ－１段目のシフトレジスタ５４が動作して、Ｎ－１段目のシフトレジスタ５４の第２出力端子（Ｚ）から出力された出力信号がＮ段目のシフトレジスタ５４のセット端子（Ｓ）に入力される（図中（１）参照）。
　そして、図１２に図示されているように、セット端子（Ｓ）に接続される第２トランジスタ６はダイオード接続であるので、ＶＣノード（ＶＣ）が充電される（図中（２）参照）。
　次に、図１２に図示されている第１トランジスタ５のゲート電極が充電された状態で、Ｎ段目のシフトレジスタ５４の第１入力端子（ＣＫＡ）に第１クロック信号（ＧＣＫ１）が入ると、ブートストラップ動作により、ＶＣノード（ＶＣ）はブーストされて高電位となる（図中（３）参照）。
　それから、図１３に図示されているように、ＶＣノード（ＶＣ）が十分高い電圧に昇圧されると、第１クロック信号（ＧＣＫ１）がＮ段目のシフトレジスタ５４の第２出力端子（Ｚ）に出力される（図中（４）参照）。
　そして、ＶＣノード（ＶＣ）がＨｉｇｈ状態になっている期間に、ＰＥＮ信号がＨｉｇｈ状態になると、第５トランジスタ５５を介して、シフトレジスタ５４の出力端子（ＯＵＴ）、つまり該当シフトレジスタ５４に接続された走査信号線からＰＥＮ信号（イネーブル端子（ＰＥＮ）から入力される信号）が出力される（図中Ａ参照）。一方、ＰＥＮ信号がＬｏｗ状態になると該当シフトレジスタ５４に接続された走査信号線もＬｏｗ状態となる。
　そして、第１クロック信号（ＧＣＫ１）の立下りで、Ｎ段目のシフトレジスタ５４の第２出力端子（Ｚ）からの出力信号は、Ｌｏｗ状態（非アクティブ状態）にプルダウンされる（図中（５）参照）。
　その後、シフトレジスタブロック２におけるＮ＋１段目のシフトレジスタ５４の第２出力端子（Ｚ）からの出力信号が、Ｎ段目のシフトレジスタ５４のリセット端子（Ｒ）に入力され、ＶＣノード（ＶＣ）が第１低電位側電源（ＶＳＳ１）の電位状態に引き下げられる（図中（６）参照）。
　なお、図示は省略するがシフトレジスタブロック５３においても、上記図１３と同様にシフトレジスタ５４が駆動される。
　図１４の（ａ）は、シフトレジスタブロック５２の概略構成を示す図であり、図１４の（ｂ）は、シフトレジスタ５４の出力端子（ＯＵＴ）、つまり該当シフトレジスタ５４に接続された走査信号線から電圧振幅及びそのパルス幅が調整された出力信号を出力する場合を示す図であり、図１４の（ｃ）は、スキップ機能により、シフトレジスタ５４の出力端子（ＯＵＴ）、つまり該当シフトレジスタ５４に接続された走査信号線から出力信号が出力されない場合を示す図である。
　図１４の（ａ）に図示されているように、シフトレジスタブロック５２においては、Ｎ段目のシフトレジスタ５４のシフト部５７の第１入力端子（ＣＫＡ）から第１クロック信号（ＧＣＫ１）が入力されると、Ｎ段目のシフトレジスタ５４のシフト部５７の第２入力端子（ＣＫＢ）から第２クロック信号（ＧＣＫ１Ｂ）が入力され、Ｎ＋１段目のシフトレジスタ５４のシフト部５７第１入力端子（ＣＫＡ）からは第２クロック信号（ＧＣＫ１Ｂ）が入力され、Ｎ＋１段目のシフトレジスタ５４のシフト部５７の第２入力端子（ＣＫＢ）からは第１クロック信号（ＧＣＫ１）が入力されるようになっている。
　そして、シフトレジスタブロック５２の偶数段目（Ｎ段目）のシフトレジスタ５４のバッファ部５８のイネーブル端子（ＰＥＮ）からは、イネーブル信号（ＧＥＮ１）が入力され、奇数段目（Ｎ＋１段目）のシフトレジスタ５４のバッファ部５８のイネーブル端子（ＰＥＮ）からは、イネーブル信号（ＧＥＮ１Ｂ）が入力される。
　上述した実施形態１から４においては、シフトレジスタの出力端子（ＯＵＴ）、つまり該当シフトレジスタに接続された走査信号線からその電圧及びそのパルス幅が調整された出力信号を出力することはできないが、本実施形態においては、図１４の（ｂ）に図示されているように、シフトレジスタ５４の出力端子（ＯＵＴ）、つまり該当シフトレジスタ５４に接続された走査信号線からその電圧振幅及びそのパルス幅が調整された出力信号を出力することができる。
　この場合、第１クロック信号（ＧＣＫ１）及び第２クロック信号（ＧＣＫ１Ｂ）は定電圧で動作させ、シフト部５７の動作マージンは十分に確保したうえで、イネーブル信号（ＧＥＮ１・ＧＥＮ１Ｂ）を第１クロック信号（ＧＣＫ１）のＨｉｇｈ電圧（Ｖｃｋｈ）及びＬｏｗ電圧（Ｖｃｋｌ）とした場合、第５トランジスタ５５を介して、シフトレジスタ５４の出力端子（ＯＵＴ）、つまり該当シフトレジスタ５４に接続された走査信号線から出力される出力信号のＨｉｇｈ電圧（Ｖｇｈ）及びＬｏｗ電圧（Ｖｇｌ）はそれぞれ、Ｖｃｋｌ≦Ｈｉｇｈ電圧（Ｖｇｈ）≦Ｖｃｋｈ及びＶｃｋｌ≦Ｌｏｗ電圧（Ｖｇｌ）≦Ｖｃｋｈとなり、この範囲で出力信号の電圧振幅を可変に駆動できる。なお、Ｌｏｗ電圧（Ｖｇｌ）≦Ｈｉｇｈ電圧（Ｖｇｈ）となる。
　すなわち、シフトレジスタ５４の出力端子（ＯＵＴ）、つまり該当シフトレジスタ５４に接続された走査信号線から出力される出力信号の電圧ＶＧＬは、イネーブル信号（ＧＥＮ１・ＧＥＮ１Ｂ）の電圧ＶＧＥとなる。
　また、イネーブル信号（ＧＥＮ１・ＧＥＮ１Ｂ）は、そのパルス幅（ｔｗＧＥ）を、０μｓ≦パルス幅（ｔｗＧＥ）≦クロック信号のパルス幅（ｔｗＣＫ）で調節することができるので、シフトレジスタ５４の出力端子（ＯＵＴ）、つまり該当シフトレジスタ５４に接続された走査信号線からそのパルス幅が調整された出力信号を出力することができる。
　また、図１２に図示されているように、シフトレジスタ５４の第２出力端子（Ｚ）には、走査信号線の負荷がつかないため、シフトレジスタ５４の第２出力端子（Ｚ）のパルス信号の立上り、立ち下がりがより早く駆動できるため、シフト動作の動作マージンが大きくなる。すなわち、より高速なスキャンが可能であり、動画対応などで有利となる。
　また、図１４の（ｃ）に図示されているように、イネーブル信号（ＧＥＮ１・ＧＥＮ１Ｂ）をオフ（Ｌｏｗ状態）にしたままで、シフト動作のみ行うことで、シフトレジスタ５４の出力端子（ＯＵＴ）、つまり該当シフトレジスタ５４に接続された走査信号線から出力信号が出力されることなく、スキャン動作、すなわち、スキップ駆動を行うことができる。
　したがって、アクティブ基板５１を備えた撮像装置において、このスキップ駆動を行うことにより、特定領域のみの読み出しを行うことが可能であり、より高速スキャンが可能となる。また、スキップ駆動により、走査信号線の駆動回数を削減できるので、低消費電力化が可能である。
　〔実施形態６〕
　次に、図１５から図２２に基づいて、本発明の実施形態６について説明する。本実施形態においては、アクティブ基板１０１上に、ＧＤＭで形成された２つのゲートドライバ６１・６３が設けられている点において、実施形態１から５とは異なり、その他については実施形態１から５において説明したとおりである。説明の便宜上、実施形態１から５の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。
　図１５は、アクティブ基板１０１上に、ＧＤＭで形成された２つのゲートドライバ６１・６３が設けられている撮像装置６０の概略構成を示す図である。
　撮像装置６０は、アクティブ基板１０１と外部駆動回路６６とを、備えている。
　アクティブ基板１０１には、ＧＤＭで形成された２つのゲートドライバ６１・６３と、複数本のデータ信号線（ＤＬ１～ＤＬｍ）と、複数本の走査信号線（ＧＬ１～ＧＬｎ）と、これら複数本のデータ信号線（ＤＬ１～ＤＬｍ）と複数本の走査信号線（ＧＬ１～ＧＬｎ）との交差点にそれぞれ対応して設けられた複数個（ｍ×ｎ個）の画素部ＰＩＸ（撮像ユニット）とが備えられている。
　なお、ＧＤＭで形成された２つのゲートドライバ６１・６３は、複数本の走査信号線（ＧＬ１～ＧＬｎ）の両端と接続されている。
　半導体層を備えたＴＦＴ素子１１４と、ＴＦＴ素子１１４の各々に接続された複数本の走査信号線（ＧＬ１～ＧＬｎ）を駆動するゲートドライバ６１・６３とが、同一基板上に形成されている。
　なお、ＧＤＭで形成されたゲートドライバ６１には、シフトレジスタ回路６２が、ＧＤＭで形成されたゲートドライバ６３には、シフトレジスタ回路６４が、それぞれ含まれる。
　また、外部駆動回路６６は、ゲート信号駆動回路６７と、データ信号駆動回路６８とを備えている。
　ゲート信号駆動回路６７は、アクティブ基板１０１に備えられたゲート信号用端子１４０を介して、各種制御信号でゲートドライバ６１・６３を制御する。
　データ信号駆動回路６８は、アクティブ基板１０１に備えられたデータ信号読み出し端子６５を介して、所定のタイミングで、アクティブ基板１０１からの信号読み出しを行う。
　なお、本実施形態においては、画素部ＰＩＸは、１３４４×１２８０からなり、データ信号線は、１９２チャンネル×７ブロックの１３４４本で構成される場合を一例に挙げて説明する。
　図１６は、シフトレジスタ回路６２の概略構成を示す図である。
　図示されているように、左側のシフトレジスタ回路６２は、複数段のシフトレジスタ６９を備えた８個のシフトレジスタブロック７０ａ・７０ｂ・７０ｃ・７０ｄ・７０ｅ・７０ｆ・７０ｇ・７０ｈで構成される。
　なお、図示してないが、右側のシフトレジスタ回路６４も、同様に、複数段のシフトレジスタ６９を備えた８個のシフトレジスタブロック７０ａ・７０ｂ・７０ｃ・７０ｄ・７０ｅ・７０ｆ・７０ｇ・７０ｈで構成される。
　そして、各々のシフトレジスタブロック７０ａ・７０ｂ・７０ｃ・７０ｄ・７０ｅ・７０ｆ・７０ｇ・７０ｈには、２相クロック信号と、２相イネーブル信号と、１本のゲートスタートパルス信号が入力される。
　図１７は、シフトレジスタブロック７０ａの概略構成を示す図である。
　図示されているように、シフトレジスタブロック７０ａの第Ｎ段目のシフトレジスタ６９は、走査信号線（ＧＬｎ）に接続されており、シフトレジスタブロック７０ａの第Ｎ＋１段目のシフトレジスタ６９は、走査信号線（ＧＬｎ＋８）に接続されている。
　そして、シフトレジスタブロック７０ａには、２相クロック（ＧＣＫ１・ＧＣＫ１Ｂ）と、２相イネーブル信号（ＧＥＮ１・ＧＥＮ１Ｂ）とが入力され、シフトレジスタブロック７０ａにおいては、シフトレジスタ６９が縦続接続された複数のステージで構成される。
　シフトレジスタブロック７０ａにおいては、例えば、Ｎ段目のシフトレジスタ６９のＳ信号（セット端子（Ｓ）に入力されるセット信号）としては、Ｎ－１段目のシフトレジスタ６９のＺ信号（Ｚ端子から出力される出力信号）が入力され、Ｎ段目のシフトレジスタ６９のＲ信号（リセット端子（Ｒ）に入力されるリセット信号）としては、Ｎ＋１段目のシフトレジスタ６９のＺ信号（Ｚ端子から出力される出力信号）が入力される。
　なお、シフトレジスタブロック７０ａにおいては、Ｎ段目のシフトレジスタ６９の第１入力端子（ＣＫＡ）から第１クロック信号（ＧＣＫ１）が入力されると、Ｎ段目のシフトレジスタ６９の第２入力端子（ＣＫＢ）から第２クロック信号（ＧＣＫ１Ｂ）が入力され、Ｎ＋１段目のシフトレジスタ６９の第１入力端子（ＣＫＡ）からは第２クロック信号（ＧＣＫ１Ｂ）が入力され、Ｎ＋１段目のシフトレジスタ６９の第２入力端子（ＣＫＢ）からは第１クロック信号（ＧＣＫ１）が入力されるようになっている。
　なお、図示は省略するが、シフトレジスタブロック７０ｂ・７０ｃ・７０ｄ・７０ｅ・７０ｆ・７０ｇ・７０ｈについても同様である。
　図１８は、シフトレジスタ６９の概略構成を示す図である。
　第１トランジスタ（Ｔ１）７１は、シフトレジスタ６９の第２出力端子（Ｚ）に出力信号を出力するための出力トランジスタである。
　第１トランジスタ（Ｔ１）７１においては、ドレイン電極が第１入力端子（ＣＫＡ）に接続され、ゲート電極がノードＶＣ（ＶＣ）に接続され、ソース電極がシフトレジスタ６９の第２出力端子（Ｚ）に接続されている。
　第２トランジスタ（Ｔ２ａ・Ｔ２ｂ）７２は、デュアルゲート構造を有し、ゲート電極及びソース電極にセット端子（Ｓ）が接続されており、ドレイン電極がノードＶＣ（ＶＣ）に接続されている。
　第３トランジスタ（Ｔ３ａ・Ｔ３ｂ）７３は、デュアルゲート構造を有し、ゲート電極がリセット端子（Ｒ）に接続されており、ソース電極が第１低電位側電源（ＶＳＳ１）に接続されており、ドレイン電極がノードＶＣ（ＶＣ）に接続されている。
　なお、第５トランジスタ（Ｔ５ａ・Ｔ５ｂ）７５と、第６トランジスタ（Ｔ６）７６と、第７トランジスタ（Ｔ７）７７とは、ＶＣノード（ＶＣ）のプルダウン回路を構成し、第６トランジスタ７６及び第７トランジスタ７７はＶＲ信号（ＶＲノード（ＶＲ）に出力される信号）を生成する回路である。
　該当シフトレジスタ６９が非選択時には、第６トランジスタ７６を介して、シフトレジスタ６９の第２入力端子（ＣＫＢ）から入力される信号の電位から第６トランジスタ７６の閾値電圧分低下した電圧にＶＲノード（ＶＲ）がプリチャージされ、ＶＲノード（ＶＲ）が接続される第５トランジスタ７５によって、ＶＣノード（ＶＣ）が常に第１低電位側電源（ＶＳＳ１）の電位レベルにプルダウンされる。
　また、シフトレジスタ６９の第２出力端子（Ｚ）に接続されたノード及びシフトレジスタ６９の出力端子（ＧＯＵＴ）に接続されたノードをそれぞれプルダウンするために、第４トランジスタ（Ｔ４）７４及び、第１２トランジスタ（Ｔ１２）８２のゲート電極にもＶＲノード（ＶＲ）を接続することで、該当シフトレジスタ６９が非選択時に、シフトレジスタ６９の第２出力端子（Ｚ）に接続されたノード及びシフトレジスタ６９の出力端子（ＧＯＵＴ）に接続されたノードが、常に第１低電位側電源（ＶＳＳ１）及び第２低電位側電源（ＶＳＳ２）の電位レベルにプルダウンされる。
　第１１トランジスタ（Ｔ１１）８１は、シフトレジスタ６９の出力端子（ＧＯＵＴ）に出力信号を出力するための出力トランジスタである。第１１トランジスタ８１は、ドレイン電極がイネーブル端子（ＰＥＮ）に接続され、ゲート電極がノードＶＣ（ＶＣ）に接続され、ソース電極がシフトレジスタ６９の出力端子（ＧＯＵＴ）に接続されている。
　第１２トランジスタ（Ｔ１２）８２は、ゲート電極にノードＶＲ（ＶＲ）が接続され、ドレイン電極にシフトレジスタ６９の出力端子（ＧＯＵＴ）が接続され、ソース電極に第２低電位側電源（ＶＳＳ２）が接続されている。
　シフトレジスタ６９の第２出力端子（Ｚ）は次段のセット端子（Ｓ）及び前段のリセット端子（Ｒ）にそれぞれ接続され、セット動作およびリセット動作を行う。
　また、本実施形態においては、第１低電位側電源（ＶＳＳ１）は、クロック信号のＬｏｗ電位と同一電圧とし、第２低電位側電源（ＶＳＳ２）は、イネーブル信号（ＧＥＮ１・ＧＥＮ１Ｂ）のＬｏｗ電位と同一電圧とする。
　なお、第８トランジスタ（Ｔ８ａ・Ｔ８ｂ）７８と、第９トランジスタ（Ｔ９）７９と、第１０トランジスタ（Ｔ１０）８０と、第１３トランジスタ（Ｔ１３）８３とは、それぞれＣＬＲ信号がＨｉｇｈになると、ＶＣノード（ＶＣ）、シフトレジスタ６９の第２出力端子（Ｚ）、ＶＲノード（ＶＲ）及びシフトレジスタ６９の出力端子（ＧＯＵＴ）をプルダウン（初期化）する。
　図１９は、撮像装置６０における駆動可能なスキャン方法の一例を示す図である。
　図１９の（ａ）は、撮像装置６０の全走査信号線を通常スキャンする場合を図示しており、図１９の（ｂ）は、撮像装置６０の全走査信号線を隣接する２行ずつ高速スキャンする場合を図示しており、図１９の（ｃ）は、撮像装置６０の全走査信号線の一部は、隣接する８行ずつまたは隣接する４行ずつ高速スキャンし、撮像装置６０の全走査信号線の一部は、１行ずつ通常スキャンする場合を図示している。
　図２０は、図１９の（ａ）に図示する、撮像装置６０の全走査信号線を通常スキャンする場合のタイミングチャートの一例である。
　シフトレジスタブロック７０ａ・７０ｂ・７０ｃ・７０ｄ・７０ｅ・７０ｆ・７０ｇ・７０ｈの各々に、ゲートスタートパルス信号（ＧＳＰ１からＧＳＰ８）を、１Ｈ期間をおいて、順に入力し、第１クロック信号（ＧＣＫ１からＧＣＫ８）及び第２クロック信号（ＧＣＫ１ＢからＧＣＫ８Ｂ）を順に入力することで、各々のシフトレジスタ６９の第２出力端子（Ｚ）から出力されるＺ１からＺ１２８０の出力信号が順にＨｉｇｈ状態に選択される。
　Ｚ１からＺ１２８０の出力信号が順にＨｉｇｈ状態の期間中に、イネーブル信号（ＧＥＮ１・ＧＥＮ１ＢからＧＥＮ８・ＧＥＮ８Ｂ）をそれぞれのタイミングでＨｉｇｈにすることで、走査信号線（ＧＬ１からＧＬ１２８０）が順に、Ｈｉｇｈ状態になる出力信号が出力される。
　なお、第１クロック信号（ＧＣＫ１からＧＣＫ８）及び第２クロック信号（ＧＣＫ１ＢからＧＣＫ８Ｂ）はそれぞれ逆位相の信号入力であるのに対して、イネーブル信号（ＧＥＮ１・ＧＥＮ１ＢからＧＥＮ８・ＧＥＮ８Ｂ）はそれぞれ同時にＨｉｇｈ状態とならないように制御される。
　以上のようにして、撮像装置６０において、全走査信号線を通常スキャンしながら、全画素部ＰＩＸの読み出しを行うことができる。
　図２１は、図１９の（ｂ）に図示する、撮像装置６０の全走査信号線を隣接する２行ずつ高速スキャンする場合のタイミングチャートの一例である。
　図示されているように、シフトレジスタブロック７０ａ・７０ｂ・７０ｃ・７０ｄ・７０ｅ・７０ｆ・７０ｇ・７０ｈの各々に、入力する入力クロック信号を、ＧＣＫ１＝ＧＣＫ２、ＧＣＫ１Ｂ＝ＧＣＫ２Ｂ、ＧＣＫ３＝ＧＣＫ４、ＧＣＫ３Ｂ＝ＧＣＫ４Ｂ、ＧＣＫ５＝ＧＣＫ６、ＧＣＫ５Ｂ＝ＧＣＫ６Ｂ、ＧＣＫ７＝ＧＣＫ８及びＧＣＫ７Ｂ＝ＧＣＫ８Ｂのように、同期させて駆動することで、走査信号線の隣接する２行ずつを同時選択することが可能となる。ＧＣＫ信号の動作周波数や１Ｈ期間の長さは同じでも、走査信号線を２本ずつ選択するので、１垂直期間は半分になり、その動作周波数が２倍となる。
　撮像装置６０をこのように駆動することにより、解像度は半分だが、フレームレートは２倍にすることが可能となる。
　以上のようにして、撮像装置６０において、全走査信号線を２本ずつスキャンしながら、全画素部ＰＩＸの読み出しを行うことができる。
　図２２は、図１９の（ｃ）に図示する、撮像装置６０の全走査信号線の一部は、隣接する８行ずつまたは隣接する４行ずつ高速スキャンし、撮像装置６０の全走査信号線の他の一部は、１行ずつ通常スキャンする場合のタイミングチャートの一例である。
　なお、この場合においては、８行ずつまたは４行ずつ高速スキャンする部分については、読み出しをせず、１行ずつ通常スキャンする部分について、読み出しを行った。
　また、図示されているように、第１クロック信号（ＧＣＫ１からＧＣＫ８）及び第２クロック信号（ＧＣＫ１ＢからＧＣＫ８Ｂ）は、スキャン途中で、クロックの駆動タイミングが、８行ずつの高速スキャンから４行ずつの高速スキャンへ、４行ずつの高速スキャンから１行ずつの通常スキャンへ、１行ずつの通常スキャンから８行ずつの高速スキャンへと切り替わっている。
　図示されているように、８行ずつ高速スキャンする部分については、シフトレジスタブロック７０ａ・７０ｂ・７０ｃ・７０ｄ・７０ｅ・７０ｆ・７０ｇ・７０ｈの各々に、入力する入力クロック信号を、ＧＣＫ１＝ＧＣＫ２＝ＧＣＫ３＝ＧＣＫ４＝ＧＣＫ５＝ＧＣＫ６＝ＧＣＫ７＝ＧＣＫ８、ＧＣＫ１Ｂ＝ＧＣＫ２Ｂ＝ＧＣＫ３Ｂ＝ＧＣＫ４Ｂ＝ＧＣＫ５Ｂ＝ＧＣＫ６Ｂ＝ＧＣＫ７Ｂ＝ＧＣＫ８Ｂのように、同期させて駆動することで、８行ずつの同時選択が可能となる。
　また、図示されているように、４行ずつ高速スキャンする部分（ＧＬ６１７～６２０）については、シフトレジスタブロック７０ａ・７０ｂ・７０ｃ・７０ｄの各々に、入力する入力クロック信号を、ＧＣＫ１＝ＧＣＫ２＝ＧＣＫ３＝ＧＣＫ４、ＧＣＫ１Ｂ＝ＧＣＫ２Ｂ＝ＧＣＫ３Ｂ＝ＧＣＫ４Ｂのように、同期させて駆動することで、４行ずつの同時選択が可能となる。
　なお、１行ずつの通常スキャンについては、既に上述したので（図２０参照）、ここでの説明は省略する。
　８行ずつまたは４行ずつ高速スキャンする部分については、読み出し動作は行わず、スキャンのみ行う。また、この際に画素部ＰＩＸの電荷を抜いて初期化を行う。
　一方、１行ずつ通常スキャンする部分については、通常スキャンと同じように読み出し動作を行う。
　以上のように、撮像装置６０においては、所定の領域については、高速スキャンをしながら、読み出し動作を行わず、所定の領域のみについて、通常スキャンを行いながら読み出し動作を行うことができる。
　〔実施形態７〕
　次に、図２３に基づいて、本発明の実施形態７について説明する。本実施形態においては、アクティブ基板に備えられた半導体層が酸化物半導体層である点において、実施形態１から６とは異なり、その他については実施形態１から６において説明したとおりである。説明の便宜上、実施形態１から６の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。
　酸化物半導体層は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体層である。酸化物半導体層は、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体層を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体層は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等の場合を含む。本実施形態では、例えばＩｎ、Ｇａ及びＺｎを１：１：１の割合で含むＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体層の場合を一例に挙げて説明する。
　図２３は、酸化物半導体層であるＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体層を備えたトランジスタの特性を示す図である。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体層を有するトランジスタは、高い移動度（ａ－Ｓｉ半導体層を有するトランジスタに比べ２０倍超）及び低いリーク電流（ａ－Ｓｉ半導体層を有するトランジスタに比べ１０００分の１未満）を有しているので、ゲートドライバに備えられた駆動トランジスタや画素部ＰＩＸに備えられた画素トランジスタとして好適に用いられる。
　なお、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体層を有するトランジスタを用いれば、撮像装置の消費電力を大幅に削減することが可能になる。
　また、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体層は、アモルファスでもよいし、結晶質部分を含み、結晶性を有していてもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体層としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体層が好ましい。このようなＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体層の結晶構造については、例えば、特開２０１２－１３４４７５号公報及び特開２０１２－１３４４７５号公報に開示されている。
　また、酸化物半導体層としては、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体層の代わりに、他の酸化物半導体層を含んでいてもよい。例えばＺｎ－Ｏ系の半導体層（ＺｎＯ）、Ｉｎ－Ｚｎ－Ｏ系の半導体層（ＩＺＯ（登録商標））、Ｚｎ－Ｔｉ－Ｏ系の半導体層（ＺＴＯ）、Ｃｄ－Ｇｅ－Ｏ系の半導体層、Ｃｄ－Ｐｂ－Ｏ系の半導体層、ＣｄＯ（酸化カドニウム）系の半導体層、Ｍｇ－Ｚｎ－Ｏ系の半導体層、Ｉｎ―Ｓｎ―Ｚｎ―Ｏ系の半導体層（例えばＩｎ２Ｏ３－ＳｎＯ２－ＺｎＯ）、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系の半導体層などを含んでいてもよい。
　〔まとめ〕
　本発明の態様１に係るアクティブ基板は、半導体層を備えた複数のスイッチング素子と、上記スイッチング素子の各々に接続された複数の走査信号線を駆動する駆動回路とが、同一基板上に形成されたアクティブ基板であって、上記駆動回路は、上記複数の走査信号線の一つに出力信号を出力するシフトレジスタが、複数段備えられたシフトレジスタブロックをＮ（Ｎは２以上の自然数）個含み、上記Ｎ個のシフトレジスタブロックにおける同一段目のＮ個のシフトレジスタの各々は、隣接するＮ個の走査信号線の各々に接続されており、上記Ｎ個のシフトレジスタブロックにおける複数の同一段中、少なくとも一つ以上の同一段の各々に属するＮ個のシフトレジスタは、上記隣接するＮ個の走査信号線中の２つ以上が同時にアクティブとなるように、出力信号を出力することを特徴としている。
　上記構成によれば、上記駆動回路においては、上記Ｎ個のシフトレジスタブロックにおける複数の同一段中、少なくとも一つ以上の同一段の各々に属するＮ個のシフトレジスタは、上記隣接するＮ個の走査信号線中の２つ以上が同時にアクティブとなるように、出力信号を出力するので、半導体層を備えた複数のスイッチング素子と、上記スイッチング素子の各々に接続された複数の走査信号線を駆動する駆動回路とが、同一基板上に形成されたアクティブ基板であっても、特定の走査信号線を同時にアクティブにする高速スキャン（高速走査）ができるアクティブ基板を実現できる。
　本発明の態様２に係るアクティブ基板は、上記態様１において、上記Ｎ個のシフトレジスタブロックの各々には、クロック信号が入力され、上記同一段目のＮ個のシフトレジスタの各々は、上記クロック信号に基づいて上記出力信号を出力し、上記隣接するＮ個の走査信号線中の２つ以上が同時にアクティブとなるように、出力信号を出力する場合の上記Ｎ個のシフトレジスタブロックの各々に入力されるクロック信号の周波数は、上記隣接するＮ個の走査信号線が一つずつ順次アクティブとなるように、出力信号を出力する場合の上記Ｎ個のシフトレジスタブロックの各々に入力されるクロック信号の周波数より高いことが好ましい。
　上記構成によれば、上記走査信号線の高速スキャン（高速走査）を実現することができる。
　本発明の態様３に係るアクティブ基板は、上記態様２において、１垂直期間中に、少なくとも一度、上記Ｎ個のシフトレジスタブロックの各々に入力されるクロック信号の周波数を変えてもよい。
　上記構成によれば、スキャン（走査）速度を切り替えることができる。
　本発明の態様４に係るアクティブ基板は、上記態様１から３の何れかにおいて、上記Ｎ個のシフトレジスタブロックの各々には、２種類以上の異なるクロック信号が入力され、上記Ｎ個のシフトレジスタブロックの各々に、上記２種類以上の異なるクロック信号を供給する配線は、互いに電気的に分離されている構成であってもよい。
　上記構成によれば、特定の走査信号線を同時にアクティブにする高速スキャン（高速走査）ができるアクティブ基板を実現できる。
　本発明の態様５に係るアクティブ基板は、上記態様４において、上記Ｎ個のシフトレジスタブロックの各々には、互いに異なる第１クロック信号と第２クロック信号とが入力され、上記Ｎ個のシフトレジスタブロックの各々における前段のシフトレジスタの第１入力端子には上記第２クロック信号が入力され、第２入力端子には上記第１クロック信号が入力され、上記前段のシフトレジスタの次の段のシフトレジスタである現段のシフトレジスタの第１入力端子には、上記第１クロック信号が入力され、第２入力端子には、上記第２クロック信号が入力される構成であってもよい。
　上記構成によれば、２×Ｎ個のクロック信号を用いて、特定の走査信号線を同時にアクティブにする高速スキャン（高速走査）ができるアクティブ基板を実現できる。
　本発明の態様６に係るアクティブ基板は、上記態様１から５の何れかにおいて、上記シフトレジスタは、第１、第２、第３及び第４トランジスタを備えており、上記第１トランジスタにおいては、ドレイン電極が上記シフトレジスタの第１入力端子に接続され、ソース電極が上記複数の走査信号線の何れかに接続された上記シフトレジスタの出力端子に接続されており、上記第２トランジスタにおいては、ゲート電極及びドレイン電極が上記シフトレジスタのセット端子に接続され、ソース電極は上記第１トランジスタのゲート電極に接続されており、上記第３トランジスタにおいては、ゲート電極が上記シフトレジスタのリセット端子に接続され、ドレイン電極は上記第２トランジスタのソース電極と上記第１トランジスタのゲート電極とに接続され、ソース電極は低電位側電源に接続されており、上記第４トランジスタにおいては、ゲート電極が上記シフトレジスタの第２入力端子に接続され、ドレイン電極が上記出力端子に接続され、ソース電極が上記低電位側電源と接続されており、上記セット端子には、前段のシフトレジスタの出力信号が入力され、
　上記第１入力端子には、互いに異なる第１クロック信号と第２クロック信号中の一方が入力され、上記第２入力端子には上記互いに異なる第１クロック信号と第２クロック信号中の他方が入力される構成であってもよい。
　上記構成によれば、第１、第２、第３及び第４トランジスタを含むシフトレジスタを用いて、特定の走査信号線を同時にアクティブにする高速スキャン（高速走査）ができるアクティブ基板を実現できる。
　本発明の態様７に係るアクティブ基板は、上記態様６において、上記Ｎ個のシフトレジスタブロックの各々における現段のシフトレジスタのリセット端子には、上記現段のシフトレジスタの次の段のシフトレジスタである後段のシフトレジスタの出力信号が入力される構成であってもよい。
　上記構成によれば、上記Ｎ個のシフトレジスタブロックの各々における現段のシフトレジスタは、後段のシフトレジスタによってリセットされる。
　本発明の態様８に係るアクティブ基板は、上記態様６または７において、上記出力端子から出力信号が出力される期間以外の期間中には、上記出力端子は、上記第４トランジスタを介して、上記低電位側電源と接続される構成であってもよい。
　上記構成によれば、ノイズ耐性が向上されたアクティブ基板を実現できる。
　本発明の態様９に係るアクティブ基板は、上記態様６から８の何れかにおいて、上記出力端子から出力信号が出力される期間以外の期間中に、上記第２トランジスタのソース電極及び上記第３トランジスタのドレイン電極と上記第１トランジスタのゲート電極とを接続する第１ノードは、上記低電位側電源と接続される構成であってもよい。
　上記構成によれば、ノイズ耐性が向上されたアクティブ基板を実現できる。
　本発明の態様１０に係るアクティブ基板は、上記態様６から９の何れかにおいて、クリア信号に基づいて、上記第２トランジスタのソース電極及び上記第３トランジスタのドレイン電極と、上記第１トランジスタのゲート電極とを接続する第１ノードと、上記出力端子と接続された第２ノードとが、上記低電位側電源と接続される構成であってもよい。
　上記構成によれば、シフトレジスタを一括で初期化することができる。また、走査期間の最初に、クリア信号をＨｉｇｈ状態とすることで、初期化された状態から動作可能で、予期しない動作や出力を抑えられる。
　本発明の態様１１に係るアクティブ基板は、上記態様６から１０の何れかにおいて、上記第２トランジスタのソース電極及び上記第３トランジスタのドレイン電極と、上記第１トランジスタのゲート電極とを接続する第１ノードと、上記出力端子と接続された第２ノードとの間には、容量素子が備えられている構成であってもよい。
　上記構成によれば、ブートストラップ動作時の突き上げ容量として働くので、突き上げ効率が上昇し、駆動力を向上できる。
　また、該当シフトレジスタの非選択動作時は、第１ノードの電位を安定させるように働き、該当シフトレジスタの第１入力端子から入力されるクロック信号により、カップリングで第１ノードが浮き上がるのを防ぐことが可能である。
　本発明の態様１２に係るアクティブ基板は、上記態様６から１１の何れかにおいて、上記第２トランジスタ及び上記第３トランジスタの少なくとも一方は、デュアルゲート構造のトランジスタであってもよい。
　上記構成によれば、耐圧が向上されたアクティブ基板を実現できる。
　本発明の態様１３に係るアクティブ基板は、上記態様１から５の何れかにおいて、上記シフトレジスタは、第１、第２、第３、第４、第５及び第６トランジスタを備えており、上記第１トランジスタにおいては、ドレイン電極が上記シフトレジスタの第１入力端子に接続され、ソース電極が上記シフトレジスタの第２出力端子に接続されており、上記第２トランジスタにおいては、ゲート電極及びドレイン電極が上記シフトレジスタのセット端子に接続され、ソース電極は上記第１トランジスタのゲート電極に接続されており、上記第３トランジスタにおいては、ゲート電極が上記シフトレジスタのリセット端子に接続され、ドレイン電極は上記第２トランジスタのソース電極と上記第１トランジスタのゲート電極とに接続され、ソース電極は第１低電位側電源に接続されており、上記第４トランジスタにおいては、ゲート電極が上記シフトレジスタの第２入力端子に接続され、ドレイン電極が上記第２出力端子に接続され、ソース電極が上記第１低電位側電源と接続されており、上記第５トランジスタにおいては、ゲート電極が、上記第２トランジスタのソース電極及び上記第３トランジスタのドレイン電極と上記第１トランジスタのゲート電極とを接続する第１ノードに接続され、ソース電極が上記シフトレジスタのイネーブル端子に接続され、ドレイン電極が上記シフトレジスタの出力端子に接続されており、上記第６トランジスタにおいては、ゲート電極が上記第２入力端子に接続され、ドレイン電極が上記出力端子に接続され、ソース電極が第２低電位側電源と接続されており、上記セット端子には、前段のシフトレジスタの第２出力端子からの出力信号が入力され、上記リセット端子には、後段のシフトレジスタの第２出力端子からの出力信号が入力され、上記イネーブル端子には、イネーブル信号が入力され、上記第１入力端子には、互いに異なる第１クロック信号と第２クロック信号中の一方が入力され、上記第２入力端子には上記互いに異なる第１クロック信号と第２クロック信号中の他方が入力される構成であってもよい。
　上記構成によれば、第１、第２、第３、第４、第５及び第６トランジスタを含むシフトレジスタを用いて、特定の走査信号線を同時にアクティブにする高速スキャン（高速走査）ができるアクティブ基板を実現できる。
　本発明の態様１４に係るアクティブ基板は、上記態様１３において、上記第１クロック信号及び上記第２クロック信号のパルス幅より、上記シフトレジスタの出力端子から出力される出力信号のパルス幅が狭くてもよい。
　上記構成によれば、上記シフトレジスタの出力端子から出力される出力信号のパルス幅が上記第１クロック信号及び上記第２クロック信号のパルス幅より狭いアクティブ基板を実現できる。
　本発明の態様１５に係るアクティブ基板は、上記態様１３において、上記第１クロック信号及び上記第２クロック信号の電圧振幅より、上記シフトレジスタの出力端子から出力される出力信号の電圧振幅が小さくてもよい。
　上記構成によれば、上記シフトレジスタの出力端子から出力される出力信号の電圧振幅が、上記第１クロック信号及び上記第２クロック信号の電圧振幅より小さいアクティブ基板を実現できる。
　本発明の態様１６に係るアクティブ基板は、上記態様１３において、上記複数の走査信号線の一部には、上記出力信号が出力され、上記複数の走査信号線の残りの一部には、上記出力信号が出力されない構成であってもよい。
　上記構成によれば、上記複数の走査信号線の一部において、上記出力信号を出力させずにスキップのみを行うことができる。
　本発明の態様１７に係るアクティブ基板は、上記態様１から１６の何れかにおいて、上記複数のスイッチング素子の各々に備えられた半導体層及び上記シフトレジスタの各々のトランジスタに備えられた半導体層は、酸化物半導体層であってもよい。
　上記構成によれば、消費電力を大幅に削減することが可能になる。
　本発明の態様１８に係るアクティブ基板は、上記態様１７において、上記酸化物半導体層は、インジウム、ガリウム及び亜鉛を含む構成であってもよい。
　上記構成によれば、消費電力を大幅に削減することが可能になる。
　本発明の態様１９に係るアクティブ基板は、上記態様１８において、上記酸化物半導体層の少なくとも一部は、結晶質であってもよい。
　上記構成によれば、消費電力を大幅に削減することが可能になる。
　本発明の態様２０に係る撮像装置は、上記態様１から１９の何れかに記載のアクティブ基板と、読み出し回路とを備えた撮像装置であって、上記アクティブ基板には、上記スイッチング素子を備えた入射した光の光量に基づいた電気信号を発生させるセンサー素子を含む撮像ユニットがマトリクス状に配置されており、上記走査信号線がアクティブとなった際に、上記走査信号線に接続された撮像ユニットのデータを読み出す上記読み出し回路は、上記複数の走査信号線の少なくとも一部に接続された撮像ユニットのデータを読み出す構成であってもよい。
　上記構成によれば、上記複数の走査信号線の少なくとも一部に接続された撮像ユニットのデータを読み出すことができる撮像装置を実現できる。
　〔付記事項〕
　本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
　本発明は、走査信号線を駆動する駆動回路が基板上にモノリシックに形成されたアクティブ基板及び上記アクティブ基板を備えた撮像装置に利用することができる。
　１　　　　　　アクティブ基板
　２　　　　　　シフトレジスタブロック
　３　　　　　　シフトレジスタブロック
　４　　　　　　シフトレジスタ
　５　　　　　　第１トランジスタ
　６　　　　　　第２トランジスタ
　７　　　　　　第３トランジスタ
　８　　　　　　第４トランジスタ
　９　　　　　　第５トランジスタ
　１０　　　　　第６トランジスタ
　１１　　　　　第７トランジスタ
　１２　　　　　容量（容量素子）
　１３　　　　　第８トランジスタ
　１４　　　　　シフトレジスタ
　１４ａ　　　　シフトレジスタ
　１５　　　　　第９トランジスタ
　２３　　　　　第８トランジスタ（デュアルゲート構造のトランジスタ）
　２４　　　　　シフトレジスタ
　２６　　　　　第２トランジスタ（デュアルゲート構造のトランジスタ）
　２７　　　　　第３トランジスタ（デュアルゲート構造のトランジスタ）
　２９　　　　　第５トランジスタ（デュアルゲート構造のトランジスタ）
　３４　　　　　シフトレジスタ
　５４　　　　　シフトレジスタ
　５５　　　　　第５トランジスタ
　５６　　　　　第６トランジスタ
　５７　　　　　シフト部
　５８　　　　　バッファ部
　６０　　　　　撮像装置
　６１　　　　　ゲートドライバ（駆動回路）
　６２　　　　　シフトレジスタ回路
　６３　　　　　ゲートドライバ（駆動回路）
　６４　　　　　シフトレジスタ回路
　６８　　　　　データ信号駆動回路（読み出し回路）
　６９　　　　　シフトレジスタ
　７０ａ～７０ｈ　シフトレジスタブロック
　７１　　　　　第１トランジスタ
　７２　　　　　第２トランジスタ（デュアルゲート構造のトランジスタ）
　７３　　　　　第３トランジスタ（デュアルゲート構造のトランジスタ）
　７４　　　　　第４トランジスタ
　７５　　　　　第５トランジスタ（デュアルゲート構造のトランジスタ）
　７６　　　　　第６トランジスタ
　７７　　　　　第７トランジスタ
　７８　　　　　第８トランジスタ（デュアルゲート構造のトランジスタ）
　７９　　　　　第９トランジスタ
　８０　　　　　第１０トランジスタ
　８１　　　　　第１１トランジスタ
　８２　　　　　第１２トランジスタ
　８３　　　　　第１３トランジスタ
　１１４　　　　ＴＦＴ素子（スイッチング素子）
　１１５　　　　フォトダイオード（センサー素子）
　Ｓ　　　　　　セット端子
　Ｒ　　　　　　リセット端子
　ＣＫＡ　　　　第１入力端子
　ＣＫＢ　　　　第２入力端子
　ＶＣ　　　　　ＶＣノード（第１ノード）
　ＯＵＴ　　　　出力端子
　ＶＸ　　　　　ＶＸノード（第２ノード）
　ＶＳＳ　　　　低電位側電源
　ＶＤＤ　　　　高電位側電源
　ＣＬＲ　　　　ＣＬＲ信号（クリア信号）
　ＶＳＳ１　　　第１低電位側電源
　ＶＳＳ２　　　第２低電位側電源
　Ｚ　　　　　　第２出力端子
　ＰＥＮ　　　　イネーブル端子
　ｔｗＣＫ　　　クロック信号のパルス幅
　ｔｗＧＥ　　　イネーブル信号のパルス幅
　ＶＧＥ　　　　イネーブル信号の電圧振幅
　ＶＧＬ　　　　出力信号の電圧振幅
　ＧＬｎ　　　　走査信号線
　ＤＬｍ　　　　データ信号線
　ＰＩＸ　　　　画素部
　ＧＯＵＴ　　　出力端子

Claims (20)

  1. 　半導体層を備えた複数のスイッチング素子と、上記スイッチング素子の各々に接続された複数の走査信号線を駆動する駆動回路とが、同一基板上に形成されたアクティブ基板であって、
    　上記駆動回路は、上記複数の走査信号線の一つに出力信号を出力するシフトレジスタが、複数段備えられたシフトレジスタブロックをＮ（Ｎは２以上の自然数）個含み、
    　上記Ｎ個のシフトレジスタブロックにおける同一段目のＮ個のシフトレジスタの各々は、隣接するＮ個の走査信号線の各々に接続されており、
    　上記Ｎ個のシフトレジスタブロックにおける複数の同一段中、少なくとも一つ以上の同一段の各々に属するＮ個のシフトレジスタは、上記隣接するＮ個の走査信号線中の２つ以上が同時にアクティブとなるように、出力信号を出力することを特徴とするアクティブ基板。
  2. 　上記Ｎ個のシフトレジスタブロックの各々には、クロック信号が入力され、
    　上記同一段目のＮ個のシフトレジスタの各々は、上記クロック信号に基づいて上記出力信号を出力し、
    　上記隣接するＮ個の走査信号線中の２つ以上が同時にアクティブとなるように、出力信号を出力する場合の上記Ｎ個のシフトレジスタブロックの各々に入力されるクロック信号の周波数は、上記隣接するＮ個の走査信号線が一つずつ順次アクティブとなるように、出力信号を出力する場合の上記Ｎ個のシフトレジスタブロックの各々に入力されるクロック信号の周波数より高いことを特徴とする請求項１に記載のアクティブ基板。
  3. 　１垂直期間中に、少なくとも一度、上記Ｎ個のシフトレジスタブロックの各々に入力されるクロック信号の周波数を変えることを特徴とする請求項２に記載のアクティブ基板。
  4. 　上記Ｎ個のシフトレジスタブロックの各々には、２種類以上の異なるクロック信号が入力され、
    　上記Ｎ個のシフトレジスタブロックの各々に、上記２種類以上の異なるクロック信号を供給する配線は、互いに電気的に分離されていることを特徴とする請求項１から３の何れか１項に記載のアクティブ基板。
  5. 　上記Ｎ個のシフトレジスタブロックの各々には、互いに異なる第１クロック信号と第２クロック信号とが入力され、
    　上記Ｎ個のシフトレジスタブロックの各々における前段のシフトレジスタの第１入力端子には上記第２クロック信号が入力され、第２入力端子には上記第１クロック信号が入力され、
    　上記前段のシフトレジスタの次の段のシフトレジスタである現段のシフトレジスタの第１入力端子には、上記第１クロック信号が入力され、第２入力端子には、上記第２クロック信号が入力されることを特徴とする請求項４に記載のアクティブ基板。
  6. 　上記シフトレジスタは、第１、第２、第３及び第４トランジスタを備えており、
    　上記第１トランジスタにおいては、ドレイン電極が上記シフトレジスタの第１入力端子に接続され、ソース電極が上記複数の走査信号線の何れかに接続された上記シフトレジスタの出力端子に接続されており、
    　上記第２トランジスタにおいては、ゲート電極及びドレイン電極が上記シフトレジスタのセット端子に接続され、ソース電極は上記第１トランジスタのゲート電極に接続されており、
    　上記第３トランジスタにおいては、ゲート電極が上記シフトレジスタのリセット端子に接続され、ドレイン電極は上記第２トランジスタのソース電極と上記第１トランジスタのゲート電極とに接続され、ソース電極は低電位側電源に接続されており、
    　上記第４トランジスタにおいては、ゲート電極が上記シフトレジスタの第２入力端子に接続され、ドレイン電極が上記出力端子に接続され、ソース電極が上記低電位側電源と接続されており、
    　上記セット端子には、前段のシフトレジスタの出力信号が入力され、
    　上記第１入力端子には、互いに異なる第１クロック信号と第２クロック信号中の一方が入力され、上記第２入力端子には上記互いに異なる第１クロック信号と第２クロック信号中の他方が入力されることを特徴とする請求項１から５の何れか１項に記載のアクティブ基板。
  7. 　上記Ｎ個のシフトレジスタブロックの各々における現段のシフトレジスタのリセット端子には、上記現段のシフトレジスタの次の段のシフトレジスタである後段のシフトレジスタの出力信号が入力されることを特徴とする請求項６に記載のアクティブ基板。
  8. 　上記出力端子から出力信号が出力される期間以外の期間中には、上記出力端子は、上記第４トランジスタを介して、上記低電位側電源と接続されることを特徴とする請求項６または７に記載のアクティブ基板。
  9. 　上記出力端子から出力信号が出力される期間以外の期間中に、
    　上記第２トランジスタのソース電極及び上記第３トランジスタのドレイン電極と上記第１トランジスタのゲート電極とを接続する第１ノードは、上記低電位側電源と接続されることを特徴とする請求項６から８の何れか１項に記載のアクティブ基板。
  10. 　クリア信号に基づいて、
    　上記第２トランジスタのソース電極及び上記第３トランジスタのドレイン電極と、上記第１トランジスタのゲート電極とを接続する第１ノードと、
    　上記出力端子と接続された第２ノードとが、上記低電位側電源と接続されることを特徴とする請求項６から９の何れか１項に記載のアクティブ基板。
  11. 　上記第２トランジスタのソース電極及び上記第３トランジスタのドレイン電極と、上記第１トランジスタのゲート電極とを接続する第１ノードと、上記出力端子と接続された第２ノードとの間には、容量素子が備えられていることを特徴とする請求項６から１０の何れか１項に記載のアクティブ基板。
  12. 　上記第２トランジスタ及び上記第３トランジスタの少なくとも一方は、デュアルゲート構造のトランジスタであることを特徴とする請求項６から１１の何れか１項に記載のアクティブ基板。
  13. 　上記シフトレジスタは、第１、第２、第３、第４、第５及び第６トランジスタを備えており、
    　上記第１トランジスタにおいては、ドレイン電極が上記シフトレジスタの第１入力端子に接続され、ソース電極が上記シフトレジスタの第２出力端子に接続されており、
    　上記第２トランジスタにおいては、ゲート電極及びドレイン電極が上記シフトレジスタのセット端子に接続され、ソース電極は上記第１トランジスタのゲート電極に接続されており、
    　上記第３トランジスタにおいては、ゲート電極が上記シフトレジスタのリセット端子に接続され、ドレイン電極は上記第２トランジスタのソース電極と上記第１トランジスタのゲート電極とに接続され、ソース電極は第１低電位側電源に接続されており、
    　上記第４トランジスタにおいては、ゲート電極が上記シフトレジスタの第２入力端子に接続され、ドレイン電極が上記第２出力端子に接続され、ソース電極が上記第１低電位側電源と接続されており、
    　上記第５トランジスタにおいては、ゲート電極が、上記第２トランジスタのソース電極及び上記第３トランジスタのドレイン電極と上記第１トランジスタのゲート電極とを接続する第１ノードに接続され、ソース電極が上記シフトレジスタのイネーブル端子に接続され、ドレイン電極が上記シフトレジスタの出力端子に接続されており、
    　上記第６トランジスタにおいては、ゲート電極が上記第２入力端子に接続され、ドレイン電極が上記出力端子に接続され、ソース電極が第２低電位側電源と接続されており、
    　上記セット端子には、前段のシフトレジスタの第２出力端子からの出力信号が入力され、
    　上記リセット端子には、後段のシフトレジスタの第２出力端子からの出力信号が入力され、
    　上記イネーブル端子には、イネーブル信号が入力され、
    　上記第１入力端子には、互いに異なる第１クロック信号と第２クロック信号中の一方が入力され、上記第２入力端子には上記互いに異なる第１クロック信号と第２クロック信号中の他方が入力されることを特徴とする請求項１から５の何れか１項に記載のアクティブ基板。
  14. 　上記第１クロック信号及び上記第２クロック信号のパルス幅より、上記シフトレジスタの出力端子から出力される出力信号のパルス幅が狭いことを特徴とする請求項１３に記載のアクティブ基板。
  15. 　上記第１クロック信号及び上記第２クロック信号の電圧振幅より、上記シフトレジスタの出力端子から出力される出力信号の電圧振幅が小さいことを特徴とする請求項１３または１４に記載のアクティブ基板。
  16. 　上記複数の走査信号線の一部には、上記出力信号が出力され、
    　上記複数の走査信号線の残りの一部には、上記出力信号が出力されないことを特徴とする請求項１３に記載のアクティブ基板。
  17. 　上記複数のスイッチング素子の各々に備えられた半導体層及び上記シフトレジスタの各々のトランジスタに備えられた半導体層は、酸化物半導体層であることを特徴とする請求項１から１６の何れか１項に記載のアクティブ基板。
  18. 　上記酸化物半導体層は、インジウム、ガリウム及び亜鉛を含むことを特徴とする請求項１７に記載のアクティブ基板。
  19. 　上記酸化物半導体層の少なくとも一部は、結晶質であることを特徴とする請求項１８に記載のアクティブ基板。
  20. 　上記請求項１から１９の何れか１項に記載のアクティブ基板と、読み出し回路とを備えた撮像装置であって、
    　上記アクティブ基板には、上記スイッチング素子を備えた入射した光の光量に基づいた電気信号を発生させるセンサー素子を含む撮像ユニットがマトリクス状に配置されており、
    　上記走査信号線がアクティブとなった際に、上記走査信号線に接続された撮像ユニットのデータを読み出す上記読み出し回路は、上記複数の走査信号線の少なくとも一部に接続された撮像ユニットのデータを読み出すことを特徴とする撮像装置。
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