JPWO2017170072A1 - アクティブ基板及び撮像装置 - Google Patents
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Abstract
特定の走査信号線を同時にアクティブにする高速スキャン(高速走査)ができるアクティブ基板を提供する。2個のシフトレジスタブロック(2・3)におけるN段目のシフトレジスタ(4)の各々は、隣接する走査信号線(GLn・GLn+1)が同時にアクティブとなるように、出力信号を出力する。
Description
本発明は、走査信号線を駆動する駆動回路が基板上にモノリシックに形成されたアクティブ基板及び上記アクティブ基板を備えた撮像装置に関する。
現在、X線撮像装置は、間接変換方式が主流であり、シンチレータにて変換された電気信号を検出するために、アクティブマトリクス型のTFTアレイが採用されている。従来は、TFTアレイにおける薄膜トランジスタ素子(TFT素子)を形成するため、半導体層として、a−Si層が使用されていた。
このa−Si層の特性から、a−Si層はゲートドライバなどの駆動回路用の半導体層として用いることはできない。
したがって、a−Si層を備えたTFTアレイにおいては、ゲートドライバなどの駆動回路は外付けで形成される。
このように、ゲートドライバを外付けで形成した場合には、特許文献1及び2に記載されているように、TFTアレイにおける各走査信号線を部分的に選択して、High状態(アクティブ)とするスキャン(走査)が可能である。
しかしながら、近年、高移動度による性能向上、画面均一性の向上などから、酸化物半導体層、例えば、インジウム(In)、ガリウム(Ga)及び亜鉛(Zn)を含む酸化物半導体層を備えたTFTアレイが開発されている。
酸化物半導体層を備えたTFTアレイにおいては、ゲートドライバモノリシック(以下、GDMと称する)、すなわち、ゲートドライバをTFTアレイ上に直接形成することにより、部品点数の削減、信頼性向上を実現している。
以下、図24及び図25に基づいて、TFTアレイ上にゲートドライバをGDMで形成した従来のアクティブ基板を備えた撮像装置の問題点について説明する。
図24は、従来の撮像装置100の概略構成を示す図である。
撮像装置100は、アクティブ基板101と外部駆動回路150とを、備えている。
アクティブ基板101には、GDMで形成されたゲートドライバ120と、複数本のデータ信号線(DL1〜DLm)と、複数本の走査信号線(GL1〜GLn)と、これら複数本のデータ信号線(DL1〜DLm)と複数本の走査信号線(GL1〜GLn)との交差点にそれぞれ対応して設けられた複数個(m×n個)の画素部PIXとが備えられている。
これらm×n個の画素部PIXは、マトリクス状に配置されて受光領域110を構成する。各画素部PIXには、対応する交差点を通過する走査信号線にゲート端子が接続されるとともに、交差点を通過するデータ信号線にソース端子が接続されたスイッチング素子であるTFT素子114と、シンチレータによりX線から変換された光を受光して電気信号に変換するフォトダイオード115とが備えられている。
すなわち、半導体層を備えたTFT素子114と、TFT素子114の各々に接続された複数本の走査信号線(GL1〜GLn)を駆動するゲートドライバ120とが、同一基板上に形成されている。
なお、GDMで形成されたゲートドライバ120には、シフトレジスタ回路121が含まれる。
また、外部駆動回路150は、ゲート信号駆動回路160と、データ信号駆動回路(読み出し回路)170とを備えている。
ゲート信号駆動回路160は、アクティブ基板101に備えられたゲート信号用端子140を介して、各種制御信号でゲートドライバ120を制御する。
データ信号駆動回路(読み出し回路)170は、アクティブ基板101に備えられたデータ信号読み出し端子130を介して、所定のタイミングで、アクティブ基板101からの信号読み出しを行う。
図25の(a)は、従来の撮像装置100に備えられたゲートドライバ120を用いて、行うことができる走査信号線(GL1〜GLn)のスキャン方法を示す図であり、図25の(b)は、ゲートドライバ120に備えられたシフトレジスタ回路121の概略構成を示す図であり、図25の(c)は、シフトレジスタ回路121に入力される信号と、シフトレジスタ回路121から出力される信号を示す図である。
図25の(b)に図示されているように、ゲートドライバ120に備えられたシフトレジスタ回路121は、クロック信号CK1とクロック信号CK2とで制御されるシフトレジスタ122a・122b・122c・122d・・・から構成される単一のシフトレジスタブロックからなる。
ゲートドライバ120に備えられたシフトレジスタ回路121が、このような構成であるため、図25の(c)に図示されているように、走査信号線(GL1〜GLn)は、順次High状態(アクティブ)に選択されることとなり、図25の(a)に図示されているように、従来の撮像装置100においては、走査信号線(GL1〜GLn)を順次High状態(アクティブ)に選択する通常スキャンのみを行うことができ、特定の走査信号線のみを選択的にHigh状態(アクティブ)にすることや特定の走査信号線を同時にHigh状態(アクティブ)にすることなどは困難であった。
本発明は、上記の問題点に鑑みてなされたものであり、半導体層を備えた複数のスイッチング素子と、上記スイッチング素子の各々に接続された複数の走査信号線を駆動する駆動回路とが、同一基板上に形成されたアクティブ基板であっても、特定の走査信号線を同時にアクティブにする高速スキャン(高速走査)ができるアクティブ基板を提供することを目的とする。
本発明のアクティブ基板は、上記の課題を解決するために、半導体層を備えた複数のスイッチング素子と、上記スイッチング素子の各々に接続された複数の走査信号線を駆動する駆動回路とが、同一基板上に形成されたアクティブ基板であって、上記駆動回路は、上記複数の走査信号線の一つに出力信号を出力するシフトレジスタが、複数段備えられたシフトレジスタブロックをN(Nは2以上の自然数)個含み、上記N個のシフトレジスタブロックにおける同一段目のN個のシフトレジスタの各々は、隣接するN個の走査信号線の各々に接続されており、上記N個のシフトレジスタブロックにおける複数の同一段中、少なくとも一つ以上の同一段の各々に属するN個のシフトレジスタは、上記隣接するN個の走査信号線中の2つ以上が同時にアクティブとなるように、出力信号を出力することを特徴としている。
上記構成によれば、上記駆動回路においては、上記N個のシフトレジスタブロックにおける複数の同一段中、少なくとも一つ以上の同一段の各々に属するN個のシフトレジスタは、上記隣接するN個の走査信号線中の2つ以上が同時にアクティブとなるように、出力信号を出力するので、半導体層を備えた複数のスイッチング素子と、上記スイッチング素子の各々に接続された複数の走査信号線を駆動する駆動回路とが、同一基板上に形成されたアクティブ基板であっても、特定の走査信号線を同時にアクティブにする高速スキャン(高速走査)ができるアクティブ基板を実現できる。
本発明の一態様によれば、半導体層を備えた複数のスイッチング素子と、上記スイッチング素子の各々に接続された複数の走査信号線を駆動する駆動回路とが、同一基板上に形成されたアクティブ基板であっても、特定の走査信号線を同時にアクティブにする高速スキャン(高速走査)ができるアクティブ基板を提供できる。
本発明の実施の形態について図1から図23に基づいて説明すれば、次の通りである。以下、説明の便宜上、特定の実施形態にて説明した構成と同一の機能を有する構成については、同一の符号を付記し、その説明を省略する場合がある。
〔実施形態1〕
以下、図1から図6に基づいて、本発明の実施形態1について説明する。本実施形態においては、ゲートドライバ(駆動回路)に備えられたシフトレジスタ回路の構成が、図24に図示する従来の撮像装置100のゲートドライバ120に備えられたシフトレジスタ回路121とは異なり、その他については従来の撮像装置100において説明したとおりである。説明の便宜上、従来の撮像装置100において既に説明した部材と同じ機能を有する部材については、その説明を省略する。
以下、図1から図6に基づいて、本発明の実施形態1について説明する。本実施形態においては、ゲートドライバ(駆動回路)に備えられたシフトレジスタ回路の構成が、図24に図示する従来の撮像装置100のゲートドライバ120に備えられたシフトレジスタ回路121とは異なり、その他については従来の撮像装置100において説明したとおりである。説明の便宜上、従来の撮像装置100において既に説明した部材と同じ機能を有する部材については、その説明を省略する。
図1は、アクティブ基板1上のゲートドライバに備えられたシフトレジスタ回路の概略構成を示す図である。
図示は省略するが、アクティブ基板1においても、図24に図示するアクティブ基板101と同様に、半導体層を備えたTFT素子114と、TFT素子114の各々に接続された複数本の走査信号線を駆動するゲートドライバとは、同一基板上に形成されている。
図1に図示されているように、アクティブ基板1上に備えられているゲートドライバ(駆動回路)は、上記複数の走査信号線の一つに出力信号を出力するシフトレジスタ4が、複数段備えられたシフトレジスタブロックを2個含む。
そして、2個のシフトレジスタブロック2・3における同一段目のシフトレジスタの各々は、隣接するN個の走査信号線の各々に接続されている。例えば、シフトレジスタブロック2の第N段目のシフトレジスタ4は、走査信号線(GLn)に接続されており、シフトレジスタブロック3の第N段目のシフトレジスタ4は、走査信号線(GLn)と隣接する走査信号線(GLn+1)に接続されており、シフトレジスタブロック2の第N+1段目のシフトレジスタ4は、走査信号線(GLn+2)に接続されており、シフトレジスタブロック3の第N+1段目のシフトレジスタ4は、走査信号線(GLn+2)と隣接する走査信号線(GLn+3)に接続されている。
そして、シフトレジスタブロック2には、2相クロック(GCK1・GCK1B)が入力され、シフトレジスタブロック3には、2相クロック(GCK2・GCK2B)が入力される。
各々のシフトレジスタブロック2・3においては、シフトレジスタ4が縦続接続された複数のステージで構成される。
シフトレジスタブロック2においては、例えば、N段目のシフトレジスタ4のS信号(セット端子(S)に入力されるセット信号)としては、N−1段目のシフトレジスタ4のOUT信号(OUT端子(OUT)から出力される出力信号)、すなわち、走査信号線(GLn−2)への出力信号が入力され、N段目のシフトレジスタ4のR信号(リセット端子(R)に入力されるリセット信号)としては、N+1段目のシフトレジスタ4のOUT信号(OUT端子(OUT)から出力される出力信号)、すなわち、走査信号線(GLn+2)への出力信号が入力される。
一方、シフトレジスタブロック3においては、例えば、N段目のシフトレジスタ4のS信号(セット端子(S)に入力されるセット信号)としては、N−1段目のシフトレジスタ4のOUT信号、すなわち、走査信号線(GLn−1)への出力信号が入力され、N段目のシフトレジスタ4のR信号(リセット端子(R)に入力されるリセット信号)としては、N+1段目のシフトレジスタ4のOUT信号、すなわち、走査信号線(GLn+3)への出力信号が入力される。
なお、シフトレジスタブロック2においては、N段目のシフトレジスタ4の第1入力端子(CKA)から第1クロック信号(GCK1)が入力されると、N段目のシフトレジスタ4の第2入力端子(CKB)から第2クロック信号(GCK1B)が入力され、N+1段目のシフトレジスタ4の第1入力端子(CKA)からは第2クロック信号(GCK1B)が入力され、N+1段目のシフトレジスタ4の第2入力端子(CKB)からは第1クロック信号(GCK1)が入力されるようになっている。
また、シフトレジスタブロック3においては、N段目のシフトレジスタ4の第1入力端子(CKA)から第1クロック信号(GCK2)が入力されると、N段目のシフトレジスタ4の第2入力端子(CKB)から第2クロック信号(GCK2B)が入力され、N+1段目のシフトレジスタ4の第1入力端子(CKA)からは第2クロック信号(GCK2B)が入力され、N+1段目のシフトレジスタ4の第2入力端子(CKB)からは第1クロック信号(GCK2)が入力されるようになっている。
図2は、シフトレジスタ4の概略構成を示す図である。
図示されているように、シフトレジスタ4は、第1トランジスタ(T1)5、第2トランジスタ(T2)6、第3トランジスタ(T)7及び第4トランジスタ(T4)8を備えている。
第1トランジスタ5においては、ドレイン電極がシフトレジスタ4の第1入力端子(CKA)に接続され、ソース電極が複数の走査信号線(GLn)の何れかに接続されたシフトレジスタ4の出力端子(OUT)に接続されている。
第2トランジスタ6においては、ゲート電極及びドレイン電極がシフトレジスタ4のセット端子(S)に接続され、ソース電極は第1トランジスタ5のゲート電極に接続されている。
第3トランジスタ7においては、ゲート電極がシフトレジスタ4のリセット端子(R)に接続され、ドレイン電極は第2トランジスタ6のソース電極と第1トランジスタ5のゲート電極とに接続され、ソース電極は低電位側電源(VSS)に接続されている。
第4トランジスタ8においては、ゲート電極がシフトレジスタ4の第2入力端子(CKB)に接続され、ドレイン電極がシフトレジスタ4の出力端子(OUT)に接続され、ソース電極が低電位側電源(VSS)と接続されている。
なお、低電位側電源(VSS)は、シフトレジスタ4の動作において基準となる電圧である。
そして、シフトレジスタ4のセット端子(S)には、上述したように、前段のシフトレジスタの出力信号が入力され、第1入力端子(CKA)には、例えば、互いに異なる第1クロック信号(GCK1)と第2クロック信号(GCK1B)中の一方が入力され、第2入力端子(CKB)には上記互いに異なる第1クロック信号(GCK1)と第2クロック信号(GCK1B)中の他方が入力される。
図3は、シフトレジスタ4の駆動タイミングチャートの一例を示す図である。
図示されているように、シフトレジスタブロック2においては、2相クロックである第1クロック信号(GCK1)と第2クロック信号(GCK1B)とが、半周期ずつずれて順次各段のシフトレジスタ4の第1入力端子(CKA)及び第2入力端子(CKB)に入力され、シフトレジスタ4を駆動する。
シフトレジスタブロック2におけるN段目のシフトレジスタ4の駆動は、先ず、前段であるN−1段目のシフトレジスタ4が動作して、N−1段目のシフトレジスタ4の出力端子(OUT)から出力された出力信号、すなわち、走査信号線(GLn−2)への出力信号がN段目のシフトレジスタ4のセット端子(S)に入力される(図中(1)参照)。
そして、図2に図示されているように、セット端子(S)に接続される第2トランジスタ6はダイオード接続であるので、VCノード(VC)が充電される(図中(2)参照)。
次に、図2に図示されている第1トランジスタ5のゲート電極が充電された状態で、N段目のシフトレジスタ4の第1入力端子(CKA)に第1クロック信号(GCK1)が入ると、ブートストラップ動作により、VCノード(VC)はブーストされて高電位となる(図中(3)参照)。
それから、図3に図示されているように、VCノード(VC)が十分高い電圧に昇圧されると、第1クロック信号(GCK1)がN段目のシフトレジスタ4の出力端子(OUT)、つまり走査信号線(GLn)に出力される(図中(4)参照)。
そして、第1クロック信号(GCK1)の立下りで、N段目のシフトレジスタ4の出力端子(OUT)、つまり走査信号線(GLn)の出力信号は、High状態(アクティブ状態)からLow状態(非アクティブ状態)にプルダウンされる(図中(5)参照)。
その後、シフトレジスタブロック2におけるN+1段目のシフトレジスタ4の出力端子(OUT)、つまり走査信号線(GLn+2)に出力される出力信号が、N段目のシフトレジスタ4のリセット端子(R)に入力され、VCノード(VC)が低電位側電源(VSS)状態に引き下げられる(図中(6)参照)。
なお、図示は省略するがシフトレジスタブロック3においても、上記図3と同様にシフトレジスタ4が駆動される。
図4の(a)は、上述したアクティブ基板1を備えた撮像装置の走査信号線を順次アクティブにする通常スキャンする場合において、用いられるクロック信号の一例を示す図であり、図4の(b)は、上述したアクティブ基板1を備えた撮像装置の走査信号線を同時にアクティブにする高速スキャンする場合において、用いられるクロック信号の一例を示す図である。
図4の(a)に図示されているように、上述したアクティブ基板1を備えた撮像装置の走査信号線を順次アクティブにする通常スキャンを行う場合には、シフトレジスタブロック2・3には、4相クロックである第1クロック信号(GCK1)、第2クロック信号(GCK1B)、第1クロック信号(GCK2)及び第2クロック信号(GCK2B)が入力される。
具体的には、シフトレジスタブロック2には、第1クロック信号(GCK1)及び第2クロック信号(GCK1B)が入力され、シフトレジスタブロック3には、第1クロック信号(GCK2)及び第2クロック信号(GCK2B)が入力される。
図示されているように、第1クロック信号(GCK1)、第2クロック信号(GCK1B)、第1クロック信号(GCK2)及び第2クロック信号(GCK2B)は、GCK1→GCK2→GCK1B→GCK2Bの順にHigh状態(アクティブ状態)となり、各々のシフトレジスタブロック2・3の各段のシフトレジスタ4に入力され、シフトレジスタブロック2・3の各段のシフトレジスタ4が順に選択され、各シフトレジスタ4の出力端子(OUT)に接続された走査信号線が、順次High状態(アクティブ状態)となる。
一方、図4の(b)に図示されているように、上述したアクティブ基板1を備えた撮像装置の走査信号線を同時にアクティブにする高速スキャンする場合においては、シフトレジスタブロック2・3の各々には、同期された各2相クロックを入力する。
具体的には、シフトレジスタブロック2に入力される第1クロック信号(GCK1)とシフトレジスタブロック3に入力される第1クロック信号(GCK2)とを同相クロックとし、シフトレジスタブロック2に入力される第2クロック信号(GCK1B)とシフトレジスタブロック3に入力される第2クロック信号(GCK2B)とを同相クロックとした。
なお、第1クロック信号(GCK1)は第2クロック信号(GCK1B)とは異なる信号であり、第1クロック信号(GCK2)は第2クロック信号(GCK2B)とは異なる信号である。
このようにシフトレジスタブロック2・3の各々に、同期された各2相クロックを入力することにより、シフトレジスタブロック2・3の各シフトレジスタ4の出力端子(OUT)に接続された走査信号線が、隣接する2行ずつ順次同時にHigh状態(アクティブ状態)となり、高速スキャンを実現することができる。
以上のように、上述したアクティブ基板1を備えた撮像装置においては、第1クロック信号(GCK1)、第2クロック信号(GCK1B)、第1クロック信号(GCK2)及び第2クロック信号(GCK2B)を、通常スキャン用の信号または高速スキャン用の信号とすることにより、上記撮像装置に備えられた全走査信号線に対して、通常スキャンまたは高速スキャンを選択的に行うことができる。
図5は、上述したアクティブ基板1を備えた撮像装置において、ゲートドライバを通常スキャンモード及び高速スキャンで駆動し、データ信号駆動回路(読み出し回路)が、全画素部PIXの読み出しを行った場合における解像度の変化とフレームレートの変化を説明するための図である。
図示されているように、上述したアクティブ基板1を備えた撮像装置を、通常スキャンモードから高速スキャンに切り替えた場合には、走査信号線が、隣接する2行ずつ順次同時にHigh状態(アクティブ状態)となることから、その解像度は1/2に低下し、そのフレームレートは2倍となる。
なお、本実施形態においては、シフトレジスタブロックを2個備えた場合を一例に挙げて説明したが、シフトレジスタブロックを3個備えた場合においては、その解像度は1/3に低下し、そのフレームレートは3倍となり、シフトレジスタブロックを4個備えた場合においては、その解像度は1/4に低下し、そのフレームレートは4倍となり、シフトレジスタブロックをN個備えた場合においては、その解像度は1/Nに低下し、そのフレームレートはN倍となる。
図6は、上述したアクティブ基板1を備えた撮像装置の1V期間(1垂直期間)中に、通常スキャンと高速スキャンとを切り替える場合について説明する。
図6の(a)は、上述したアクティブ基板1を備えた撮像装置において、通常スキャンされる部分と高速スキャンされる部分とを示す図であり、図6の(b)は、この場合において、用いられる第1クロック信号(GCK1)、第2クロック信号(GCK1B)、第1クロック信号(GCK2)及び第2クロック信号(GCK2B)の一例を示す図である。
図6の(a)に図示されているように、上述したアクティブ基板1を備えた撮像装置の全走査信号線の50%に該当するL行は240Hzで高速スキャンされ、全走査信号線の10%に該当するM行は60Hzで通常スキャンされ、全走査信号線の40%に該当するN行は240Hzで高速スキャンされた場合、全走査信号線の10%に該当するM行は高解像度を維持しながらも、全体のフレームレートとしては、222Hzの高速フレームレートでのスキャン動作が可能となる。
図6の(b)に図示されているように、第1クロック信号(GCK1)、第2クロック信号(GCK1B)、第1クロック信号(GCK2)及び第2クロック信号(GCK2B)は、スキャン途中で、クロックの駆動タイミングが、高速スキャンから通常スキャンへと、通常スキャンから高速スキャンへと2度切り替わっている。
このような第1クロック信号(GCK1)、第2クロック信号(GCK1B)、第1クロック信号(GCK2)及び第2クロック信号(GCK2B)を用いることにより、全走査信号線の50%に該当するL行は、隣接する2行ずつ順次同時にHigh状態(アクティブ状態)となり、全走査信号線の10%に該当するM行は、1行ずつ順次High状態(アクティブ状態)となり、全走査信号線の40%に該当するN行は、隣接する2行ずつ順次同時にHigh状態(アクティブ状態)となる。
以上のように、上述したアクティブ基板1を備えた撮像装置においては、走査信号線を順次アクティブにする通常スキャンのみでなく、特定の走査信号線を同時にアクティブにすることができる。
本実施形態においては、全走査信号線の50%に該当するL行は、隣接する2行ずつ順次同時にHigh状態(アクティブ状態)となり、全走査信号線の10%に該当するM行は、1行ずつ順次High状態(アクティブ状態)となり、全走査信号線の40%に該当するN行は、隣接する2行ずつ順次同時にHigh状態(アクティブ状態)となる場合を一例に挙げて説明したが、これに限定されることはなく、アクティブ基板1においては、2個のシフトレジスタブロック2・3における複数の同一段中、少なくとも一つ以上の同一段の各々に属する2個のシフトレジスタ4は、隣接する2個の走査信号線が同時にアクティブとなるように、出力信号を出力してもよい。
〔実施形態2〕
次に、図7及び図8に基づいて、本発明の実施形態2について説明する。本実施形態においては、2個のシフトレジスタブロック2・3に備えられた各段のシフトレジスタ14・14aが、プルダウン回路や容量(Cbst)12を備えている点において、実施形態1とは異なり、その他については実施形態1において説明したとおりである。説明の便宜上、実施形態1の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。
次に、図7及び図8に基づいて、本発明の実施形態2について説明する。本実施形態においては、2個のシフトレジスタブロック2・3に備えられた各段のシフトレジスタ14・14aが、プルダウン回路や容量(Cbst)12を備えている点において、実施形態1とは異なり、その他については実施形態1において説明したとおりである。説明の便宜上、実施形態1の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。
図7は、プルダウン回路や容量(Cbst)12を備えたシフトレジスタ14・14aの概略構成を示す図である。
図7の(a)は、高電位側電源(VDD)の電位を利用したDCプルダウン回路を備えたシフトレジスタ14を示す図である。
図7の(a)に図示されている、第1トランジスタ(T1)5、第2トランジスタ(T2)6、第3トランジスタ(T)7及び第4トランジスタ(T4)8については、実施形態1において、既に説明したので、ここでの説明は省略する。
シフトレジスタ14は、第1トランジスタ5、第2トランジスタ6、第3トランジスタ7及び第4トランジスタ8以外に、プルダウン回路を構成する、第5トランジスタ(T5)9、第6トランジスタ(T6)10及び第7トランジスタ(T7)11と、容量(Cbst)12とを備えている。
第5トランジスタ9においては、ゲート電極がVXノード(VX)に接続され、ドレイン電極がVCノード(VC)に接続され、ソース電極が低電位側電源(VSS)に接続されている。
第6トランジスタ10においては、ゲート電極及びドレイン電極が高電位側電源(VDD)に接続され、ソース電極がVXノード(VX)に接続されている。
第7トランジスタ11においては、ゲート電極がVCノード(VC)に接続され、ドレイン電極がVXノード(VX)に接続され、ソース電極は低電位側電源(VSS)に接続されている。
なお、高電位側電源(VDD)及び低電位側電源(VSS)は、シフトレジスタ14の動作において基準となる電圧である。
第6トランジスタ10と第7トランジスタ11とは、VXノード(VX)に出力するVX信号を生成する回路であり、該当シフトレジスタ14が非選択時には、第6トランジスタ10を介して、高電位側電源(VDD)の電位から第6トランジスタ10の閾値電圧分低下した電圧にVXノード(VX)がプリチャージされ、VXノード(VX)が接続された第5トランジスタ9によって、VCノード(VC)が常に低電位側電源(VSS)の電位レベルにプルダウンされる。
また、第4トランジスタ8、すなわち、該当シフトレジスタ14に接続された走査信号線を含む出力ノードのプルダウン用の第4トランジスタ8のゲート電極にも、VXノード(VX)を接続することで、該当シフトレジスタ14が非選択時に上記出力ノードが常に低電位側電源(VSS)の電位レベルにプルダウンされる。
以上のように、シフトレジスタ14がDCプルダウン回路を備えることにより、該当シフトレジスタ14が非選択時に、VCノード(VC)がフローティングとなる期間をなくすことで、ノイズ耐性が向上する。すなわち、シフトレジスタ14の第1入力端子(CKA)から入力されるクロック信号により、カップリングでVCノード(VC)が浮き上がるのを完全に止めることができるので、シフトレジスタ14の第1入力端子(CKA)のクロックノイズが、該当シフトレジスタ14に接続された走査信号線に出力されるのを抑制できる。
なお、該当シフトレジスタ14が選択時には、プリチャージ動作でVCノード(VC)が充電されると、第7トランジスタ11がONして、VXノード(VX)を低電位側電源(VSS)の電位レベル近くに引き下げる。この時、VXノード(VX)に出力される電位は、第6トランジスタ10と第7トランジスタ11のレシオで決まり、本実施形態においては、第6トランジスタ10に対して、第7トランジスタ11の能力を大きくすることで、第7トランジスタ11がONした場合に、VXノード(VX)を低電位側電源(VSS)の電位レベル近くに引き下げている。
図7の(b)は、CKB端子から入力される信号を利用したCKプルダウン回路を備えたシフトレジスタ14aを示す図である。
シフトレジスタ14aは、第1トランジスタ5、第2トランジスタ6、第3トランジスタ7及び第4トランジスタ8以外に、プルダウン回路を構成する、第5トランジスタ(T5)9、第6トランジスタ(T6)10及び第7トランジスタ(T7)11と、容量(Cbst)12とを備えている。
第5トランジスタ9においては、ゲート電極がVXノード(VX)に接続され、ドレイン電極がVCノード(VC)に接続され、ソース電極が低電位側電源(VSS)に接続されている。
第6トランジスタ10においては、ゲート電極及びドレイン電極がシフトレジスタ14aの第2入力端子(CKB)に接続され、ソース電極がVXノード(VX)に接続されている。
第7トランジスタ11においては、ゲート電極がVCノード(VC)に接続され、ドレイン電極がVXノード(VX)に接続され、ソース電極は低電位側電源(VSS)に接続されている。
第6トランジスタ10と第7トランジスタ11とは、VXノード(VX)に出力するVX信号を生成する回路であり、該当シフトレジスタ14aが非選択時には、第6トランジスタ10を介して、第2入力端子(CKB)の電位から第6トランジスタ10の閾値電圧分低下した電圧にVXノード(VX)がプリチャージされ、VXノード(VX)が接続された第5トランジスタ9によって、VCノード(VC)が常に低電位側電源(VSS)の電位レベルにプルダウンされる。
また、第4トランジスタ8、すなわち、該当シフトレジスタ14aに接続された走査信号線を含む出力ノードのプルダウン用の第4トランジスタ8のゲート電極にも、VXノード(VX)を接続することで、該当シフトレジスタ14aが非選択時に上記出力ノードが常に低電位側電源(VSS)の電位レベルにプルダウンされる。
図8は、CKプルダウン回路を備えたシフトレジスタ14aの駆動タイミングチャートの一例を示す図である。
図8における、CKAは第1入力端子の電位を、CKBは第1入力端子の電位を、Sはセット端子(S)の電位を、OUTは出力端子の電位を、VCはVCノードの電位を、VXはVXノードの電位を、Rはリセット端子(R)の電位を、それぞれ示している。
図中(1)及び(2)に図示されているよう、シフトレジスタ14aがCKプルダウン回路を備えることにより、該当シフトレジスタ14aが非選択時に、VCノード(VC)がフローティングとなる期間をなくすことで、ノイズ耐性が向上する。すなわち、シフトレジスタ14aの第1入力端子(CKA)から入力されるクロック信号により、カップリングでVCノード(VC)が浮き上がるのを完全に止めることができるので、シフトレジスタ14aの第1入力端子(CKA)のクロックノイズが、該当シフトレジスタ14aに接続された走査信号線に出力されるのを抑制できる。
なお、図中(3)に図示されているよう、該当シフトレジスタ14aが選択時には、プリチャージ動作でVCノード(VC)が充電されると、第7トランジスタ11がONして、VXノード(VX)を低電位側電源(VSS)の電位レベル近くに引き下げる。この時、VXノード(VX)に出力される電位は、第6トランジスタ10と第7トランジスタ11のレシオで決まり、本実施形態においては、第6トランジスタ10に対して、第7トランジスタ11の能力を大きくすることで、第7トランジスタ11がONした場合に、VXノード(VX)を低電位側電源(VSS)の電位レベル近くに引き下げている。
なお、図7の(a)及び図7の(b)に図示されているように、シフトレジスタ14・14aは、VCノード(VC)と該当シフトレジスタ14・14aに接続された走査信号線を含む出力ノードとの間に容量(Cbst)12が備えられている。
容量(Cbst)12は、ブートストラップ動作時の突き上げ容量として働くので、突き上げ効率が上昇し、駆動力を向上できる。
また、該当シフトレジスタ14・14aの非選択動作時は、VCノード(VC)の電位を安定させるように働き、該当シフトレジスタ14・14aの第1入力端子(CKA)から入力されるクロック信号により、カップリングでVCノード(VC)が浮き上がるのを防ぐことが可能である。
なお、本実施形態においては、容量(Cbst)12を備えている場合を一例に挙げたが、容量(Cbst)12は備えられていなくてもよい。
〔実施形態3〕
次に、図9に基づいて、本発明の実施形態3について説明する。本実施形態においては、CLR信号に基づいて、VCノード(VC)及び該当シフトレジスタ24に接続された走査信号線を含む出力ノードがプルダウンされる点において、実施形態2とは異なり、その他については実施形態2において説明したとおりである。説明の便宜上、実施形態2の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。
次に、図9に基づいて、本発明の実施形態3について説明する。本実施形態においては、CLR信号に基づいて、VCノード(VC)及び該当シフトレジスタ24に接続された走査信号線を含む出力ノードがプルダウンされる点において、実施形態2とは異なり、その他については実施形態2において説明したとおりである。説明の便宜上、実施形態2の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。
図9は、CLR信号に基づいて、VCノード(VC)及び該当シフトレジスタ24に接続された走査信号線を含む出力ノードがプルダウンされるシフトレジスタ24の概略構成を示す図である。
図示されている、第1トランジスタ(T1)5、第2トランジスタ(T2)6、第3トランジスタ(T)7、第4トランジスタ(T4)8、第5トランジスタ(T5)9、第6トランジスタ(T6)10及び第7トランジスタ(T7)11については、実施形態1及び2において、既に説明したので、ここでの説明は省略する。
シフトレジスタ24は、第1トランジスタ5、第2トランジスタ6、第3トランジスタ7、第4トランジスタ8、第5トランジスタ9、第6トランジスタ10及び第7トランジスタ11、容量(Cbst)12以外に、CLR信号がゲート電極に入力される、第8トランジスタ(T8)13及び第9トランジスタ(T9)15を備えている。
第8トランジスタ13においては、ドレイン電極はVCノード(VC)に接続されており、ソース電極は低電位側電源(VSS)に接続されている。
第9トランジスタ15においては、ドレイン電極は該当シフトレジスタ24に接続された走査信号線を含む出力ノードに接続されており、ソース電極は低電位側電源(VSS)に接続されている。
そして、CLR信号がHigh状態の際に、VCノード(VC)及び該当シフトレジスタ24に接続された走査信号線を含む出力ノードがプルダウンされる。
シフトレジスタ24によれば、シフトレジスタ24を一括で初期化することができる。
また、走査期間の最初に、CLR信号をHigh状態とすることで、初期化された状態から動作可能で、予期しない動作や出力を抑えられる。さらに、走査期間の最後に、CLR信号をHigh状態とすることで、走査期間の最後にシフトレジスタ24を初期化し、各ノードの電荷抜きが行われる。したがって、動作休止時の電荷残りによるトランジスタの劣化を防ぐことができる。
なお、図9に図示されているように、シフトレジスタ24は、VCノード(VC)と該当シフトレジスタ24に接続された走査信号線を含む出力ノードとの間に容量(Cbst)12が備えられている。
容量(Cbst)12は、ブートストラップ動作時の突き上げ容量として働くので、突き上げ効率が上昇し、駆動力を向上できる。
また、該当シフトレジスタ24の非選択動作時は、VCノード(VC)の電位を安定させるように働き、該当シフトレジスタ24の第1入力端子(CKA)から入力されるクロック信号により、カップリングでVCノード(VC)が浮き上がるのを防ぐことが可能である。
なお、本実施形態においては、容量(Cbst)12を備えている場合を一例に挙げたが、容量(Cbst)12は備えられていなくてもよい。
〔実施形態4〕
次に、図10に基づいて、本発明の実施形態4について説明する。本実施形態においては、シフトレジスタ34において、第2トランジスタ26、第3トランジスタ27、第5トランジスタ29及び第8トランジスタ23を、デュアルゲート構造のトランジスタとしている点において、実施形態3とは異なり、その他については実施形態3において説明したとおりである。説明の便宜上、実施形態3の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。
次に、図10に基づいて、本発明の実施形態4について説明する。本実施形態においては、シフトレジスタ34において、第2トランジスタ26、第3トランジスタ27、第5トランジスタ29及び第8トランジスタ23を、デュアルゲート構造のトランジスタとしている点において、実施形態3とは異なり、その他については実施形態3において説明したとおりである。説明の便宜上、実施形態3の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。
図10は、一部のトランジスタがデュアルゲート構造のトランジスタであるシフトレジスタ34の概略構成を示す図である。
図示されているように、シフトレジスタ34においては、第2トランジスタ(T2a・T2b)26、第3トランジスタ(T3a・T3b)27、第5トランジスタ(T5a・T5b)29及び第8トランジスタ(T8a・T8b)23を、デュアルゲート構造のトランジスタとしている。
なおデュアルゲート構造のトランジスタとは、2つのトランジスタ(T2a・T2b)がカスケード接続されたものである。
以上のように、シフトレジスタ34においては、第2トランジスタ(T2a・T2b)26、第3トランジスタ(T3a・T3b)27、第5トランジスタ(T5a・T5b)29及び第8トランジスタ(T8a・T8b)23を、デュアルゲート構造のトランジスタとすることで、動作時、ブートストラップによりVCノード(VC)がブーストされた際に、これらのトランジスタにおいて、ソース電極とドレイン電極間にかかる電位差(Vds)を約半分にでき、耐圧向上が可能となる。
〔実施形態5〕
次に、図11から図14に基づいて、本発明の実施形態5について説明する。本実施形態においては、シフトレジスタ52・53が、シフト57とバッファ部58とを備えている点において、実施形態1から4とは異なり、その他については実施形態1から4において説明したとおりである。説明の便宜上、実施形態1から4の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。
次に、図11から図14に基づいて、本発明の実施形態5について説明する。本実施形態においては、シフトレジスタ52・53が、シフト57とバッファ部58とを備えている点において、実施形態1から4とは異なり、その他については実施形態1から4において説明したとおりである。説明の便宜上、実施形態1から4の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。
図11は、アクティブ基板51上のゲートドライバに備えられたシフトレジスタ回路の概略構成を示す図である。
図示は省略するが、アクティブ基板51においても、図24に図示するアクティブ基板101と同様に、半導体層を備えたTFT素子114と、TFT素子114の各々に接続された複数本の走査信号線を駆動するゲートドライバとは、同一基板上に形成されている。
図11に図示されているように、アクティブ基板51上に備えられているゲートドライバ(駆動回路)は、上記複数の走査信号線の一つに出力信号を出力するシフトレジスタ54が、複数段備えられたシフトレジスタブロックを2個含む。
そして、2個のシフトレジスタブロック52・53における同一段目のシフトレジスタの各々は、隣接するN個の走査信号線の各々に接続されている。例えば、シフトレジスタブロック52の第N段目のシフトレジスタ54は、走査信号線(GLn)に接続されており、シフトレジスタブロック53の第N段目のシフトレジスタ54は、走査信号線(GLn)と隣接する走査信号線(GLn+1)に接続されており、シフトレジスタブロック52の第N+1段目のシフトレジスタ54は、走査信号線(GLn+2)に接続されており、シフトレジスタブロック53の第N+1段目のシフトレジスタ54は、走査信号線(GLn+2)と隣接する走査信号線(GLn+3)に接続されている。
そして、シフトレジスタブロック52には、2相クロック(GCK1・GCK1B)と、2相イネーブル信号(GEN1・GEN1B)とが入力され、シフトレジスタブロック53には、2相クロック(GCK2・GCK2B)と、2相イネーブル信号(GEN2・GEN2B)とが入力される。
各々のシフトレジスタブロック52・53においては、シフトレジスタ54が縦続接続された複数のステージで構成される。
シフトレジスタブロック52においては、例えば、N段目のシフトレジスタ54のS信号(セット端子(S)に入力されるセット信号)としては、N−1段目のシフトレジスタ54のZ信号(Z端子から出力される出力信号)が入力され、N段目のシフトレジスタ54のR信号(リセット端子(R)に入力されるリセット信号)としては、N+1段目のシフトレジスタ54のZ信号(Z端子から出力される出力信号)が入力される。
一方、シフトレジスタブロック53においては、例えば、N段目のシフトレジスタ54のS信号(セット端子(S)に入力されるセット信号)としては、N−1段目のシフトレジスタ54のZ信号(第2出力端子(Z)から出力される出力信号)が入力され、N段目のシフトレジスタ54のR信号(リセット端子(R)に入力されるリセット信号)としては、N+1段目のシフトレジスタ54のZ信号(第2出力端子(Z)から出力される出力信号)が入力される。
なお、シフトレジスタブロック52においては、N段目のシフトレジスタ54の第1入力端子(CKA)から第1クロック信号(GCK1)が入力されると、N段目のシフトレジスタ54の第2入力端子(CKB)から第2クロック信号(GCK1B)が入力され、N+1段目のシフトレジスタ54の第1入力端子(CKA)からは第2クロック信号(GCK1B)が入力され、N+1段目のシフトレジスタ54の第2入力端子(CKB)からは第1クロック信号(GCK1)が入力されるようになっている。
また、シフトレジスタブロック53においては、N段目のシフトレジスタ54の第1入力端子(CKA)から第1クロック信号(GCK2)が入力されると、N段目のシフトレジスタ54の第2入力端子(CKB)から第2クロック信号(GCK2B)が入力され、N+1段目のシフトレジスタ54の第1入力端子(CKA)からは第2クロック信号(GCK2B)が入力され、N+1段目のシフトレジスタ54の第2入力端子(CKB)からは第1クロック信号(GCK2)が入力されるようになっている。
図12は、シフトレジスタ54の概略構成を示す図である。
図示されているように、シフトレジスタ54は、第1トランジスタ(T1)5、第2トランジスタ(T2)6、第3トランジスタ(T3)7、第4トランジスタ(T4)8、第5トランジスタ(T5)55及び第6トランジスタ(T6)56を備えている。
そして、第1トランジスタ5、第2トランジスタ6、第3トランジスタ7及び第4トランジスタ8は、シフト57を構成し、第5トランジスタ(T5)55及び第6トランジスタ(T6)56はバッファ部58を構成する。
第1トランジスタ5においては、ドレイン電極がシフトレジスタ54の第1入力端子(CKA)に接続され、ソース電極がシフトレジスタ54の第2出力端子(Z)に接続されている。
第2トランジスタ6においては、ゲート電極及びドレイン電極がシフトレジスタ54のセット端子(S)に接続され、ソース電極は第1トランジスタ5のゲート電極に接続されている。
第3トランジスタ7においては、ゲート電極がシフトレジスタ54のリセット端子(R)に接続され、ドレイン電極は第2トランジスタ6のソース電極と第1トランジスタ5のゲート電極とに接続され、ソース電極は第1低電位側電源(VSS1)に接続されている。
第4トランジスタ8においては、ゲート電極がシフトレジスタ54の第2入力端子(CKB)に接続され、ドレイン電極が第2出力端子(Z)に接続され、ソース電極が第1低電位側電源(VSS1)と接続されている。
第5トランジスタ55においては、ゲート電極が、第2トランジスタ6のソース電極及び第3トランジスタ7のドレイン電極と第1トランジスタ5のゲート電極とを接続するVCノード(VC)に接続され、ソース電極がシフトレジスタ54のイネーブル端子(PEN)に接続され、ドレイン電極がシフトレジスタ54の出力端子(OUT)に接続されている。
第6トランジスタ56においては、ゲート電極が第2入力端子(CKB)に接続され、ドレイン電極が出力端子(OUT)に接続され、ソース電極が第2低電位側電源(VSS2)と接続されている。
なお、シフトレジスタブロック52の偶数段目(N段目)のシフトレジスタ54のイネーブル端子(PEN)からは、イネーブル信号(GEN1)が入力され、奇数段目(N+1段目)のシフトレジスタ54のイネーブル端子(PEN)からは、イネーブル信号(GEN1B)が入力される。
そして、シフトレジスタブロック53の偶数段目(N段目)のシフトレジスタ54のイネーブル端子(PEN)からは、イネーブル信号(GEN2)が入力され、奇数段目(N+1段目)のシフトレジスタ54のイネーブル端子(PEN)からは、イネーブル信号(GEN2B)が入力される。
なお、本実施形態においては、第1低電位側電源(VSS1)は、第1クロック信号(GCK1)、第2クロック信号(GCK1B)、第1クロック信号(GCK2)及び第2クロック信号(GCK2B)のLow電位と同一電圧とし、第2低電位側電源(VSS2)はイネーブル信号(GEN1・GEN1B・GEN2・GEN2B)のLow電位と同一電圧としている。
図13は、シフトレジスタ54の駆動タイミングチャートの一例を示す図である。
先ず、前段であるN−1段目のシフトレジスタ54が動作して、N−1段目のシフトレジスタ54の第2出力端子(Z)から出力された出力信号がN段目のシフトレジスタ54のセット端子(S)に入力される(図中(1)参照)。
そして、図12に図示されているように、セット端子(S)に接続される第2トランジスタ6はダイオード接続であるので、VCノード(VC)が充電される(図中(2)参照)。
次に、図12に図示されている第1トランジスタ5のゲート電極が充電された状態で、N段目のシフトレジスタ54の第1入力端子(CKA)に第1クロック信号(GCK1)が入ると、ブートストラップ動作により、VCノード(VC)はブーストされて高電位となる(図中(3)参照)。
それから、図13に図示されているように、VCノード(VC)が十分高い電圧に昇圧されると、第1クロック信号(GCK1)がN段目のシフトレジスタ54の第2出力端子(Z)に出力される(図中(4)参照)。
そして、VCノード(VC)がHigh状態になっている期間に、PEN信号がHigh状態になると、第5トランジスタ55を介して、シフトレジスタ54の出力端子(OUT)、つまり該当シフトレジスタ54に接続された走査信号線からPEN信号(イネーブル端子(PEN)から入力される信号)が出力される(図中A参照)。一方、PEN信号がLow状態になると該当シフトレジスタ54に接続された走査信号線もLow状態となる。
そして、第1クロック信号(GCK1)の立下りで、N段目のシフトレジスタ54の第2出力端子(Z)からの出力信号は、Low状態(非アクティブ状態)にプルダウンされる(図中(5)参照)。
その後、シフトレジスタブロック2におけるN+1段目のシフトレジスタ54の第2出力端子(Z)からの出力信号が、N段目のシフトレジスタ54のリセット端子(R)に入力され、VCノード(VC)が第1低電位側電源(VSS1)の電位状態に引き下げられる(図中(6)参照)。
なお、図示は省略するがシフトレジスタブロック53においても、上記図13と同様にシフトレジスタ54が駆動される。
図14の(a)は、シフトレジスタブロック52の概略構成を示す図であり、図14の(b)は、シフトレジスタ54の出力端子(OUT)、つまり該当シフトレジスタ54に接続された走査信号線から電圧振幅及びそのパルス幅が調整された出力信号を出力する場合を示す図であり、図14の(c)は、スキップ機能により、シフトレジスタ54の出力端子(OUT)、つまり該当シフトレジスタ54に接続された走査信号線から出力信号が出力されない場合を示す図である。
図14の(a)に図示されているように、シフトレジスタブロック52においては、N段目のシフトレジスタ54のシフト部57の第1入力端子(CKA)から第1クロック信号(GCK1)が入力されると、N段目のシフトレジスタ54のシフト部57の第2入力端子(CKB)から第2クロック信号(GCK1B)が入力され、N+1段目のシフトレジスタ54のシフト部57第1入力端子(CKA)からは第2クロック信号(GCK1B)が入力され、N+1段目のシフトレジスタ54のシフト部57の第2入力端子(CKB)からは第1クロック信号(GCK1)が入力されるようになっている。
そして、シフトレジスタブロック52の偶数段目(N段目)のシフトレジスタ54のバッファ部58のイネーブル端子(PEN)からは、イネーブル信号(GEN1)が入力され、奇数段目(N+1段目)のシフトレジスタ54のバッファ部58のイネーブル端子(PEN)からは、イネーブル信号(GEN1B)が入力される。
上述した実施形態1から4においては、シフトレジスタの出力端子(OUT)、つまり該当シフトレジスタに接続された走査信号線からその電圧及びそのパルス幅が調整された出力信号を出力することはできないが、本実施形態においては、図14の(b)に図示されているように、シフトレジスタ54の出力端子(OUT)、つまり該当シフトレジスタ54に接続された走査信号線からその電圧振幅及びそのパルス幅が調整された出力信号を出力することができる。
この場合、第1クロック信号(GCK1)及び第2クロック信号(GCK1B)は定電圧で動作させ、シフト部57の動作マージンは十分に確保したうえで、イネーブル信号(GEN1・GEN1B)を第1クロック信号(GCK1)のHigh電圧(Vckh)及びLow電圧(Vckl)とした場合、第5トランジスタ55を介して、シフトレジスタ54の出力端子(OUT)、つまり該当シフトレジスタ54に接続された走査信号線から出力される出力信号のHigh電圧(Vgh)及びLow電圧(Vgl)はそれぞれ、Vckl≦High電圧(Vgh)≦Vckh及びVckl≦Low電圧(Vgl)≦Vckhとなり、この範囲で出力信号の電圧振幅を可変に駆動できる。なお、Low電圧(Vgl)≦High電圧(Vgh)となる。
すなわち、シフトレジスタ54の出力端子(OUT)、つまり該当シフトレジスタ54に接続された走査信号線から出力される出力信号の電圧VGLは、イネーブル信号(GEN1・GEN1B)の電圧VGEとなる。
また、イネーブル信号(GEN1・GEN1B)は、そのパルス幅(twGE)を、0μs≦パルス幅(twGE)≦クロック信号のパルス幅(twCK)で調節することができるので、シフトレジスタ54の出力端子(OUT)、つまり該当シフトレジスタ54に接続された走査信号線からそのパルス幅が調整された出力信号を出力することができる。
また、図12に図示されているように、シフトレジスタ54の第2出力端子(Z)には、走査信号線の負荷がつかないため、シフトレジスタ54の第2出力端子(Z)のパルス信号の立上り、立ち下がりがより早く駆動できるため、シフト動作の動作マージンが大きくなる。すなわち、より高速なスキャンが可能であり、動画対応などで有利となる。
また、図14の(c)に図示されているように、イネーブル信号(GEN1・GEN1B)をオフ(Low状態)にしたままで、シフト動作のみ行うことで、シフトレジスタ54の出力端子(OUT)、つまり該当シフトレジスタ54に接続された走査信号線から出力信号が出力されることなく、スキャン動作、すなわち、スキップ駆動を行うことができる。
したがって、アクティブ基板51を備えた撮像装置において、このスキップ駆動を行うことにより、特定領域のみの読み出しを行うことが可能であり、より高速スキャンが可能となる。また、スキップ駆動により、走査信号線の駆動回数を削減できるので、低消費電力化が可能である。
〔実施形態6〕
次に、図15から図22に基づいて、本発明の実施形態6について説明する。本実施形態においては、アクティブ基板101上に、GDMで形成された2つのゲートドライバ61・63が設けられている点において、実施形態1から5とは異なり、その他については実施形態1から5において説明したとおりである。説明の便宜上、実施形態1から5の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。
次に、図15から図22に基づいて、本発明の実施形態6について説明する。本実施形態においては、アクティブ基板101上に、GDMで形成された2つのゲートドライバ61・63が設けられている点において、実施形態1から5とは異なり、その他については実施形態1から5において説明したとおりである。説明の便宜上、実施形態1から5の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。
図15は、アクティブ基板101上に、GDMで形成された2つのゲートドライバ61・63が設けられている撮像装置60の概略構成を示す図である。
撮像装置60は、アクティブ基板101と外部駆動回路66とを、備えている。
アクティブ基板101には、GDMで形成された2つのゲートドライバ61・63と、複数本のデータ信号線(DL1〜DLm)と、複数本の走査信号線(GL1〜GLn)と、これら複数本のデータ信号線(DL1〜DLm)と複数本の走査信号線(GL1〜GLn)との交差点にそれぞれ対応して設けられた複数個(m×n個)の画素部PIX(撮像ユニット)とが備えられている。
なお、GDMで形成された2つのゲートドライバ61・63は、複数本の走査信号線(GL1〜GLn)の両端と接続されている。
半導体層を備えたTFT素子114と、TFT素子114の各々に接続された複数本の走査信号線(GL1〜GLn)を駆動するゲートドライバ61・63とが、同一基板上に形成されている。
なお、GDMで形成されたゲートドライバ61には、シフトレジスタ回路62が、GDMで形成されたゲートドライバ63には、シフトレジスタ回路64が、それぞれ含まれる。
また、外部駆動回路66は、ゲート信号駆動回路67と、データ信号駆動回路68とを備えている。
ゲート信号駆動回路67は、アクティブ基板101に備えられたゲート信号用端子140を介して、各種制御信号でゲートドライバ61・63を制御する。
データ信号駆動回路68は、アクティブ基板101に備えられたデータ信号読み出し端子65を介して、所定のタイミングで、アクティブ基板101からの信号読み出しを行う。
なお、本実施形態においては、画素部PIXは、1344×1280からなり、データ信号線は、192チャンネル×7ブロックの1344本で構成される場合を一例に挙げて説明する。
図16は、シフトレジスタ回路62の概略構成を示す図である。
図示されているように、左側のシフトレジスタ回路62は、複数段のシフトレジスタ69を備えた8個のシフトレジスタブロック70a・70b・70c・70d・70e・70f・70g・70hで構成される。
なお、図示してないが、右側のシフトレジスタ回路64も、同様に、複数段のシフトレジスタ69を備えた8個のシフトレジスタブロック70a・70b・70c・70d・70e・70f・70g・70hで構成される。
そして、各々のシフトレジスタブロック70a・70b・70c・70d・70e・70f・70g・70hには、2相クロック信号と、2相イネーブル信号と、1本のゲートスタートパルス信号が入力される。
図17は、シフトレジスタブロック70aの概略構成を示す図である。
図示されているように、シフトレジスタブロック70aの第N段目のシフトレジスタ69は、走査信号線(GLn)に接続されており、シフトレジスタブロック70aの第N+1段目のシフトレジスタ69は、走査信号線(GLn+8)に接続されている。
そして、シフトレジスタブロック70aには、2相クロック(GCK1・GCK1B)と、2相イネーブル信号(GEN1・GEN1B)とが入力され、シフトレジスタブロック70aにおいては、シフトレジスタ69が縦続接続された複数のステージで構成される。
シフトレジスタブロック70aにおいては、例えば、N段目のシフトレジスタ69のS信号(セット端子(S)に入力されるセット信号)としては、N−1段目のシフトレジスタ69のZ信号(Z端子から出力される出力信号)が入力され、N段目のシフトレジスタ69のR信号(リセット端子(R)に入力されるリセット信号)としては、N+1段目のシフトレジスタ69のZ信号(Z端子から出力される出力信号)が入力される。
なお、シフトレジスタブロック70aにおいては、N段目のシフトレジスタ69の第1入力端子(CKA)から第1クロック信号(GCK1)が入力されると、N段目のシフトレジスタ69の第2入力端子(CKB)から第2クロック信号(GCK1B)が入力され、N+1段目のシフトレジスタ69の第1入力端子(CKA)からは第2クロック信号(GCK1B)が入力され、N+1段目のシフトレジスタ69の第2入力端子(CKB)からは第1クロック信号(GCK1)が入力されるようになっている。
なお、図示は省略するが、シフトレジスタブロック70b・70c・70d・70e・70f・70g・70hについても同様である。
図18は、シフトレジスタ69の概略構成を示す図である。
第1トランジスタ(T1)71は、シフトレジスタ69の第2出力端子(Z)に出力信号を出力するための出力トランジスタである。
第1トランジスタ(T1)71においては、ドレイン電極が第1入力端子(CKA)に接続され、ゲート電極がノードVC(VC)に接続され、ソース電極がシフトレジスタ69の第2出力端子(Z)に接続されている。
第2トランジスタ(T2a・T2b)72は、デュアルゲート構造を有し、ゲート電極及びソース電極にセット端子(S)が接続されており、ドレイン電極がノードVC(VC)に接続されている。
第3トランジスタ(T3a・T3b)73は、デュアルゲート構造を有し、ゲート電極がリセット端子(R)に接続されており、ソース電極が第1低電位側電源(VSS1)に接続されており、ドレイン電極がノードVC(VC)に接続されている。
なお、第5トランジスタ(T5a・T5b)75と、第6トランジスタ(T6)76と、第7トランジスタ(T7)77とは、VCノード(VC)のプルダウン回路を構成し、第6トランジスタ76及び第7トランジスタ77はVR信号(VRノード(VR)に出力される信号)を生成する回路である。
該当シフトレジスタ69が非選択時には、第6トランジスタ76を介して、シフトレジスタ69の第2入力端子(CKB)から入力される信号の電位から第6トランジスタ76の閾値電圧分低下した電圧にVRノード(VR)がプリチャージされ、VRノード(VR)が接続される第5トランジスタ75によって、VCノード(VC)が常に第1低電位側電源(VSS1)の電位レベルにプルダウンされる。
また、シフトレジスタ69の第2出力端子(Z)に接続されたノード及びシフトレジスタ69の出力端子(GOUT)に接続されたノードをそれぞれプルダウンするために、第4トランジスタ(T4)74及び、第12トランジスタ(T12)82のゲート電極にもVRノード(VR)を接続することで、該当シフトレジスタ69が非選択時に、シフトレジスタ69の第2出力端子(Z)に接続されたノード及びシフトレジスタ69の出力端子(GOUT)に接続されたノードが、常に第1低電位側電源(VSS1)及び第2低電位側電源(VSS2)の電位レベルにプルダウンされる。
第11トランジスタ(T11)81は、シフトレジスタ69の出力端子(GOUT)に出力信号を出力するための出力トランジスタである。第11トランジスタ81は、ドレイン電極がイネーブル端子(PEN)に接続され、ゲート電極がノードVC(VC)に接続され、ソース電極がシフトレジスタ69の出力端子(GOUT)に接続されている。
第12トランジスタ(T12)82は、ゲート電極にノードVR(VR)が接続され、ドレイン電極にシフトレジスタ69の出力端子(GOUT)が接続され、ソース電極に第2低電位側電源(VSS2)が接続されている。
シフトレジスタ69の第2出力端子(Z)は次段のセット端子(S)及び前段のリセット端子(R)にそれぞれ接続され、セット動作およびリセット動作を行う。
また、本実施形態においては、第1低電位側電源(VSS1)は、クロック信号のLow電位と同一電圧とし、第2低電位側電源(VSS2)は、イネーブル信号(GEN1・GEN1B)のLow電位と同一電圧とする。
なお、第8トランジスタ(T8a・T8b)78と、第9トランジスタ(T9)79と、第10トランジスタ(T10)80と、第13トランジスタ(T13)83とは、それぞれCLR信号がHighになると、VCノード(VC)、シフトレジスタ69の第2出力端子(Z)、VRノード(VR)及びシフトレジスタ69の出力端子(GOUT)をプルダウン(初期化)する。
図19は、撮像装置60における駆動可能なスキャン方法の一例を示す図である。
図19の(a)は、撮像装置60の全走査信号線を通常スキャンする場合を図示しており、図19の(b)は、撮像装置60の全走査信号線を隣接する2行ずつ高速スキャンする場合を図示しており、図19の(c)は、撮像装置60の全走査信号線の一部は、隣接する8行ずつまたは隣接する4行ずつ高速スキャンし、撮像装置60の全走査信号線の一部は、1行ずつ通常スキャンする場合を図示している。
図20は、図19の(a)に図示する、撮像装置60の全走査信号線を通常スキャンする場合のタイミングチャートの一例である。
シフトレジスタブロック70a・70b・70c・70d・70e・70f・70g・70hの各々に、ゲートスタートパルス信号(GSP1からGSP8)を、1H期間をおいて、順に入力し、第1クロック信号(GCK1からGCK8)及び第2クロック信号(GCK1BからGCK8B)を順に入力することで、各々のシフトレジスタ69の第2出力端子(Z)から出力されるZ1からZ1280の出力信号が順にHigh状態に選択される。
Z1からZ1280の出力信号が順にHigh状態の期間中に、イネーブル信号(GEN1・GEN1BからGEN8・GEN8B)をそれぞれのタイミングでHighにすることで、走査信号線(GL1からGL1280)が順に、High状態になる出力信号が出力される。
なお、第1クロック信号(GCK1からGCK8)及び第2クロック信号(GCK1BからGCK8B)はそれぞれ逆位相の信号入力であるのに対して、イネーブル信号(GEN1・GEN1BからGEN8・GEN8B)はそれぞれ同時にHigh状態とならないように制御される。
以上のようにして、撮像装置60において、全走査信号線を通常スキャンしながら、全画素部PIXの読み出しを行うことができる。
図21は、図19の(b)に図示する、撮像装置60の全走査信号線を隣接する2行ずつ高速スキャンする場合のタイミングチャートの一例である。
図示されているように、シフトレジスタブロック70a・70b・70c・70d・70e・70f・70g・70hの各々に、入力する入力クロック信号を、GCK1=GCK2、GCK1B=GCK2B、GCK3=GCK4、GCK3B=GCK4B、GCK5=GCK6、GCK5B=GCK6B、GCK7=GCK8及びGCK7B=GCK8Bのように、同期させて駆動することで、走査信号線の隣接する2行ずつを同時選択することが可能となる。GCK信号の動作周波数や1H期間の長さは同じでも、走査信号線を2本ずつ選択するので、1垂直期間は半分になり、その動作周波数が2倍となる。
撮像装置60をこのように駆動することにより、解像度は半分だが、フレームレートは2倍にすることが可能となる。
以上のようにして、撮像装置60において、全走査信号線を2本ずつスキャンしながら、全画素部PIXの読み出しを行うことができる。
図22は、図19の(c)に図示する、撮像装置60の全走査信号線の一部は、隣接する8行ずつまたは隣接する4行ずつ高速スキャンし、撮像装置60の全走査信号線の他の一部は、1行ずつ通常スキャンする場合のタイミングチャートの一例である。
なお、この場合においては、8行ずつまたは4行ずつ高速スキャンする部分については、読み出しをせず、1行ずつ通常スキャンする部分について、読み出しを行った。
また、図示されているように、第1クロック信号(GCK1からGCK8)及び第2クロック信号(GCK1BからGCK8B)は、スキャン途中で、クロックの駆動タイミングが、8行ずつの高速スキャンから4行ずつの高速スキャンへ、4行ずつの高速スキャンから1行ずつの通常スキャンへ、1行ずつの通常スキャンから8行ずつの高速スキャンへと切り替わっている。
図示されているように、8行ずつ高速スキャンする部分については、シフトレジスタブロック70a・70b・70c・70d・70e・70f・70g・70hの各々に、入力する入力クロック信号を、GCK1=GCK2=GCK3=GCK4=GCK5=GCK6=GCK7=GCK8、GCK1B=GCK2B=GCK3B=GCK4B=GCK5B=GCK6B=GCK7B=GCK8Bのように、同期させて駆動することで、8行ずつの同時選択が可能となる。
また、図示されているように、4行ずつ高速スキャンする部分(GL617〜620)については、シフトレジスタブロック70a・70b・70c・70dの各々に、入力する入力クロック信号を、GCK1=GCK2=GCK3=GCK4、GCK1B=GCK2B=GCK3B=GCK4Bのように、同期させて駆動することで、4行ずつの同時選択が可能となる。
なお、1行ずつの通常スキャンについては、既に上述したので(図20参照)、ここでの説明は省略する。
8行ずつまたは4行ずつ高速スキャンする部分については、読み出し動作は行わず、スキャンのみ行う。また、この際に画素部PIXの電荷を抜いて初期化を行う。
一方、1行ずつ通常スキャンする部分については、通常スキャンと同じように読み出し動作を行う。
以上のように、撮像装置60においては、所定の領域については、高速スキャンをしながら、読み出し動作を行わず、所定の領域のみについて、通常スキャンを行いながら読み出し動作を行うことができる。
〔実施形態7〕
次に、図23に基づいて、本発明の実施形態7について説明する。本実施形態においては、アクティブ基板に備えられた半導体層が酸化物半導体層である点において、実施形態1から6とは異なり、その他については実施形態1から6において説明したとおりである。説明の便宜上、実施形態1から6の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。
次に、図23に基づいて、本発明の実施形態7について説明する。本実施形態においては、アクティブ基板に備えられた半導体層が酸化物半導体層である点において、実施形態1から6とは異なり、その他については実施形態1から6において説明したとおりである。説明の便宜上、実施形態1から6の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。
酸化物半導体層は、例えば、In−Ga−Zn−O系の半導体層である。酸化物半導体層は、例えばIn−Ga−Zn−O系の半導体層を含む。ここで、In−Ga−Zn−O系の半導体層は、In(インジウム)、Ga(ガリウム)、Zn(亜鉛)の三元系酸化物であって、In、GaおよびZnの割合(組成比)は特に限定されず、例えばIn:Ga:Zn=2:2:1、In:Ga:Zn=1:1:1、In:Ga:Zn=1:1:2等の場合を含む。本実施形態では、例えばIn、Ga及びZnを1:1:1の割合で含むIn−Ga−Zn−O系半導体層の場合を一例に挙げて説明する。
図23は、酸化物半導体層であるIn−Ga−Zn−O系の半導体層を備えたトランジスタの特性を示す図である。
In−Ga−Zn−O系の半導体層を有するトランジスタは、高い移動度(a−Si半導体層を有するトランジスタに比べ20倍超)及び低いリーク電流(a−Si半導体層を有するトランジスタに比べ1000分の1未満)を有しているので、ゲートドライバに備えられた駆動トランジスタや画素部PIXに備えられた画素トランジスタとして好適に用いられる。
なお、In−Ga−Zn−O系の半導体層を有するトランジスタを用いれば、撮像装置の消費電力を大幅に削減することが可能になる。
また、In−Ga−Zn−O系の半導体層は、アモルファスでもよいし、結晶質部分を含み、結晶性を有していてもよい。結晶質In−Ga−Zn−O系の半導体層としては、c軸が層面に概ね垂直に配向した結晶質In−Ga−Zn−O系の半導体層が好ましい。このようなIn−Ga−Zn−O系の半導体層の結晶構造については、例えば、特開2012−134475号公報及び特開2012−134475号公報に開示されている。
また、酸化物半導体層としては、In−Ga−Zn−O系の半導体層の代わりに、他の酸化物半導体層を含んでいてもよい。例えばZn−O系の半導体層(ZnO)、In−Zn−O系の半導体層(IZO(登録商標))、Zn−Ti−O系の半導体層(ZTO)、Cd−Ge−O系の半導体層、Cd−Pb−O系の半導体層、CdO(酸化カドニウム)系の半導体層、Mg−Zn−O系の半導体層、In―Sn―Zn―O系の半導体層(例えばIn2O3−SnO2−ZnO)、In−Ga−Sn−O系の半導体層などを含んでいてもよい。
〔まとめ〕
本発明の態様1に係るアクティブ基板は、半導体層を備えた複数のスイッチング素子と、上記スイッチング素子の各々に接続された複数の走査信号線を駆動する駆動回路とが、同一基板上に形成されたアクティブ基板であって、上記駆動回路は、上記複数の走査信号線の一つに出力信号を出力するシフトレジスタが、複数段備えられたシフトレジスタブロックをN(Nは2以上の自然数)個含み、上記N個のシフトレジスタブロックにおける同一段目のN個のシフトレジスタの各々は、隣接するN個の走査信号線の各々に接続されており、上記N個のシフトレジスタブロックにおける複数の同一段中、少なくとも一つ以上の同一段の各々に属するN個のシフトレジスタは、上記隣接するN個の走査信号線中の2つ以上が同時にアクティブとなるように、出力信号を出力することを特徴としている。
本発明の態様1に係るアクティブ基板は、半導体層を備えた複数のスイッチング素子と、上記スイッチング素子の各々に接続された複数の走査信号線を駆動する駆動回路とが、同一基板上に形成されたアクティブ基板であって、上記駆動回路は、上記複数の走査信号線の一つに出力信号を出力するシフトレジスタが、複数段備えられたシフトレジスタブロックをN(Nは2以上の自然数)個含み、上記N個のシフトレジスタブロックにおける同一段目のN個のシフトレジスタの各々は、隣接するN個の走査信号線の各々に接続されており、上記N個のシフトレジスタブロックにおける複数の同一段中、少なくとも一つ以上の同一段の各々に属するN個のシフトレジスタは、上記隣接するN個の走査信号線中の2つ以上が同時にアクティブとなるように、出力信号を出力することを特徴としている。
上記構成によれば、上記駆動回路においては、上記N個のシフトレジスタブロックにおける複数の同一段中、少なくとも一つ以上の同一段の各々に属するN個のシフトレジスタは、上記隣接するN個の走査信号線中の2つ以上が同時にアクティブとなるように、出力信号を出力するので、半導体層を備えた複数のスイッチング素子と、上記スイッチング素子の各々に接続された複数の走査信号線を駆動する駆動回路とが、同一基板上に形成されたアクティブ基板であっても、特定の走査信号線を同時にアクティブにする高速スキャン(高速走査)ができるアクティブ基板を実現できる。
本発明の態様2に係るアクティブ基板は、上記態様1において、上記N個のシフトレジスタブロックの各々には、クロック信号が入力され、上記同一段目のN個のシフトレジスタの各々は、上記クロック信号に基づいて上記出力信号を出力し、上記隣接するN個の走査信号線中の2つ以上が同時にアクティブとなるように、出力信号を出力する場合の上記N個のシフトレジスタブロックの各々に入力されるクロック信号の周波数は、上記隣接するN個の走査信号線が一つずつ順次アクティブとなるように、出力信号を出力する場合の上記N個のシフトレジスタブロックの各々に入力されるクロック信号の周波数より高いことが好ましい。
上記構成によれば、上記走査信号線の高速スキャン(高速走査)を実現することができる。
本発明の態様3に係るアクティブ基板は、上記態様2において、1垂直期間中に、少なくとも一度、上記N個のシフトレジスタブロックの各々に入力されるクロック信号の周波数を変えてもよい。
上記構成によれば、スキャン(走査)速度を切り替えることができる。
本発明の態様4に係るアクティブ基板は、上記態様1から3の何れかにおいて、上記N個のシフトレジスタブロックの各々には、2種類以上の異なるクロック信号が入力され、上記N個のシフトレジスタブロックの各々に、上記2種類以上の異なるクロック信号を供給する配線は、互いに電気的に分離されている構成であってもよい。
上記構成によれば、特定の走査信号線を同時にアクティブにする高速スキャン(高速走査)ができるアクティブ基板を実現できる。
本発明の態様5に係るアクティブ基板は、上記態様4において、上記N個のシフトレジスタブロックの各々には、互いに異なる第1クロック信号と第2クロック信号とが入力され、上記N個のシフトレジスタブロックの各々における前段のシフトレジスタの第1入力端子には上記第2クロック信号が入力され、第2入力端子には上記第1クロック信号が入力され、上記前段のシフトレジスタの次の段のシフトレジスタである現段のシフトレジスタの第1入力端子には、上記第1クロック信号が入力され、第2入力端子には、上記第2クロック信号が入力される構成であってもよい。
上記構成によれば、2×N個のクロック信号を用いて、特定の走査信号線を同時にアクティブにする高速スキャン(高速走査)ができるアクティブ基板を実現できる。
本発明の態様6に係るアクティブ基板は、上記態様1から5の何れかにおいて、上記シフトレジスタは、第1、第2、第3及び第4トランジスタを備えており、上記第1トランジスタにおいては、ドレイン電極が上記シフトレジスタの第1入力端子に接続され、ソース電極が上記複数の走査信号線の何れかに接続された上記シフトレジスタの出力端子に接続されており、上記第2トランジスタにおいては、ゲート電極及びドレイン電極が上記シフトレジスタのセット端子に接続され、ソース電極は上記第1トランジスタのゲート電極に接続されており、上記第3トランジスタにおいては、ゲート電極が上記シフトレジスタのリセット端子に接続され、ドレイン電極は上記第2トランジスタのソース電極と上記第1トランジスタのゲート電極とに接続され、ソース電極は低電位側電源に接続されており、上記第4トランジスタにおいては、ゲート電極が上記シフトレジスタの第2入力端子に接続され、ドレイン電極が上記出力端子に接続され、ソース電極が上記低電位側電源と接続されており、上記セット端子には、前段のシフトレジスタの出力信号が入力され、
上記第1入力端子には、互いに異なる第1クロック信号と第2クロック信号中の一方が入力され、上記第2入力端子には上記互いに異なる第1クロック信号と第2クロック信号中の他方が入力される構成であってもよい。
上記第1入力端子には、互いに異なる第1クロック信号と第2クロック信号中の一方が入力され、上記第2入力端子には上記互いに異なる第1クロック信号と第2クロック信号中の他方が入力される構成であってもよい。
上記構成によれば、第1、第2、第3及び第4トランジスタを含むシフトレジスタを用いて、特定の走査信号線を同時にアクティブにする高速スキャン(高速走査)ができるアクティブ基板を実現できる。
本発明の態様7に係るアクティブ基板は、上記態様6において、上記N個のシフトレジスタブロックの各々における現段のシフトレジスタのリセット端子には、上記現段のシフトレジスタの次の段のシフトレジスタである後段のシフトレジスタの出力信号が入力される構成であってもよい。
上記構成によれば、上記N個のシフトレジスタブロックの各々における現段のシフトレジスタは、後段のシフトレジスタによってリセットされる。
本発明の態様8に係るアクティブ基板は、上記態様6または7において、上記出力端子から出力信号が出力される期間以外の期間中には、上記出力端子は、上記第4トランジスタを介して、上記低電位側電源と接続される構成であってもよい。
上記構成によれば、ノイズ耐性が向上されたアクティブ基板を実現できる。
本発明の態様9に係るアクティブ基板は、上記態様6から8の何れかにおいて、上記出力端子から出力信号が出力される期間以外の期間中に、上記第2トランジスタのソース電極及び上記第3トランジスタのドレイン電極と上記第1トランジスタのゲート電極とを接続する第1ノードは、上記低電位側電源と接続される構成であってもよい。
上記構成によれば、ノイズ耐性が向上されたアクティブ基板を実現できる。
本発明の態様10に係るアクティブ基板は、上記態様6から9の何れかにおいて、クリア信号に基づいて、上記第2トランジスタのソース電極及び上記第3トランジスタのドレイン電極と、上記第1トランジスタのゲート電極とを接続する第1ノードと、上記出力端子と接続された第2ノードとが、上記低電位側電源と接続される構成であってもよい。
上記構成によれば、シフトレジスタを一括で初期化することができる。また、走査期間の最初に、クリア信号をHigh状態とすることで、初期化された状態から動作可能で、予期しない動作や出力を抑えられる。
本発明の態様11に係るアクティブ基板は、上記態様6から10の何れかにおいて、上記第2トランジスタのソース電極及び上記第3トランジスタのドレイン電極と、上記第1トランジスタのゲート電極とを接続する第1ノードと、上記出力端子と接続された第2ノードとの間には、容量素子が備えられている構成であってもよい。
上記構成によれば、ブートストラップ動作時の突き上げ容量として働くので、突き上げ効率が上昇し、駆動力を向上できる。
また、該当シフトレジスタの非選択動作時は、第1ノードの電位を安定させるように働き、該当シフトレジスタの第1入力端子から入力されるクロック信号により、カップリングで第1ノードが浮き上がるのを防ぐことが可能である。
本発明の態様12に係るアクティブ基板は、上記態様6から11の何れかにおいて、上記第2トランジスタ及び上記第3トランジスタの少なくとも一方は、デュアルゲート構造のトランジスタであってもよい。
上記構成によれば、耐圧が向上されたアクティブ基板を実現できる。
本発明の態様13に係るアクティブ基板は、上記態様1から5の何れかにおいて、上記シフトレジスタは、第1、第2、第3、第4、第5及び第6トランジスタを備えており、上記第1トランジスタにおいては、ドレイン電極が上記シフトレジスタの第1入力端子に接続され、ソース電極が上記シフトレジスタの第2出力端子に接続されており、上記第2トランジスタにおいては、ゲート電極及びドレイン電極が上記シフトレジスタのセット端子に接続され、ソース電極は上記第1トランジスタのゲート電極に接続されており、上記第3トランジスタにおいては、ゲート電極が上記シフトレジスタのリセット端子に接続され、ドレイン電極は上記第2トランジスタのソース電極と上記第1トランジスタのゲート電極とに接続され、ソース電極は第1低電位側電源に接続されており、上記第4トランジスタにおいては、ゲート電極が上記シフトレジスタの第2入力端子に接続され、ドレイン電極が上記第2出力端子に接続され、ソース電極が上記第1低電位側電源と接続されており、上記第5トランジスタにおいては、ゲート電極が、上記第2トランジスタのソース電極及び上記第3トランジスタのドレイン電極と上記第1トランジスタのゲート電極とを接続する第1ノードに接続され、ソース電極が上記シフトレジスタのイネーブル端子に接続され、ドレイン電極が上記シフトレジスタの出力端子に接続されており、上記第6トランジスタにおいては、ゲート電極が上記第2入力端子に接続され、ドレイン電極が上記出力端子に接続され、ソース電極が第2低電位側電源と接続されており、上記セット端子には、前段のシフトレジスタの第2出力端子からの出力信号が入力され、上記リセット端子には、後段のシフトレジスタの第2出力端子からの出力信号が入力され、上記イネーブル端子には、イネーブル信号が入力され、上記第1入力端子には、互いに異なる第1クロック信号と第2クロック信号中の一方が入力され、上記第2入力端子には上記互いに異なる第1クロック信号と第2クロック信号中の他方が入力される構成であってもよい。
上記構成によれば、第1、第2、第3、第4、第5及び第6トランジスタを含むシフトレジスタを用いて、特定の走査信号線を同時にアクティブにする高速スキャン(高速走査)ができるアクティブ基板を実現できる。
本発明の態様14に係るアクティブ基板は、上記態様13において、上記第1クロック信号及び上記第2クロック信号のパルス幅より、上記シフトレジスタの出力端子から出力される出力信号のパルス幅が狭くてもよい。
上記構成によれば、上記シフトレジスタの出力端子から出力される出力信号のパルス幅が上記第1クロック信号及び上記第2クロック信号のパルス幅より狭いアクティブ基板を実現できる。
本発明の態様15に係るアクティブ基板は、上記態様13において、上記第1クロック信号及び上記第2クロック信号の電圧振幅より、上記シフトレジスタの出力端子から出力される出力信号の電圧振幅が小さくてもよい。
上記構成によれば、上記シフトレジスタの出力端子から出力される出力信号の電圧振幅が、上記第1クロック信号及び上記第2クロック信号の電圧振幅より小さいアクティブ基板を実現できる。
本発明の態様16に係るアクティブ基板は、上記態様13において、上記複数の走査信号線の一部には、上記出力信号が出力され、上記複数の走査信号線の残りの一部には、上記出力信号が出力されない構成であってもよい。
上記構成によれば、上記複数の走査信号線の一部において、上記出力信号を出力させずにスキップのみを行うことができる。
本発明の態様17に係るアクティブ基板は、上記態様1から16の何れかにおいて、上記複数のスイッチング素子の各々に備えられた半導体層及び上記シフトレジスタの各々のトランジスタに備えられた半導体層は、酸化物半導体層であってもよい。
上記構成によれば、消費電力を大幅に削減することが可能になる。
本発明の態様18に係るアクティブ基板は、上記態様17において、上記酸化物半導体層は、インジウム、ガリウム及び亜鉛を含む構成であってもよい。
上記構成によれば、消費電力を大幅に削減することが可能になる。
本発明の態様19に係るアクティブ基板は、上記態様18において、上記酸化物半導体層の少なくとも一部は、結晶質であってもよい。
上記構成によれば、消費電力を大幅に削減することが可能になる。
本発明の態様20に係る撮像装置は、上記態様1から19の何れかに記載のアクティブ基板と、読み出し回路とを備えた撮像装置であって、上記アクティブ基板には、上記スイッチング素子を備えた入射した光の光量に基づいた電気信号を発生させるセンサー素子を含む撮像ユニットがマトリクス状に配置されており、上記走査信号線がアクティブとなった際に、上記走査信号線に接続された撮像ユニットのデータを読み出す上記読み出し回路は、上記複数の走査信号線の少なくとも一部に接続された撮像ユニットのデータを読み出す構成であってもよい。
上記構成によれば、上記複数の走査信号線の少なくとも一部に接続された撮像ユニットのデータを読み出すことができる撮像装置を実現できる。
〔付記事項〕
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
本発明は、走査信号線を駆動する駆動回路が基板上にモノリシックに形成されたアクティブ基板及び上記アクティブ基板を備えた撮像装置に利用することができる。
1 アクティブ基板
2 シフトレジスタブロック
3 シフトレジスタブロック
4 シフトレジスタ
5 第1トランジスタ
6 第2トランジスタ
7 第3トランジスタ
8 第4トランジスタ
9 第5トランジスタ
10 第6トランジスタ
11 第7トランジスタ
12 容量(容量素子)
13 第8トランジスタ
14 シフトレジスタ
14a シフトレジスタ
15 第9トランジスタ
23 第8トランジスタ(デュアルゲート構造のトランジスタ)
24 シフトレジスタ
26 第2トランジスタ(デュアルゲート構造のトランジスタ)
27 第3トランジスタ(デュアルゲート構造のトランジスタ)
29 第5トランジスタ(デュアルゲート構造のトランジスタ)
34 シフトレジスタ
54 シフトレジスタ
55 第5トランジスタ
56 第6トランジスタ
57 シフト部
58 バッファ部
60 撮像装置
61 ゲートドライバ(駆動回路)
62 シフトレジスタ回路
63 ゲートドライバ(駆動回路)
64 シフトレジスタ回路
68 データ信号駆動回路(読み出し回路)
69 シフトレジスタ
70a〜70h シフトレジスタブロック
71 第1トランジスタ
72 第2トランジスタ(デュアルゲート構造のトランジスタ)
73 第3トランジスタ(デュアルゲート構造のトランジスタ)
74 第4トランジスタ
75 第5トランジスタ(デュアルゲート構造のトランジスタ)
76 第6トランジスタ
77 第7トランジスタ
78 第8トランジスタ(デュアルゲート構造のトランジスタ)
79 第9トランジスタ
80 第10トランジスタ
81 第11トランジスタ
82 第12トランジスタ
83 第13トランジスタ
114 TFT素子(スイッチング素子)
115 フォトダイオード(センサー素子)
S セット端子
R リセット端子
CKA 第1入力端子
CKB 第2入力端子
VC VCノード(第1ノード)
OUT 出力端子
VX VXノード(第2ノード)
VSS 低電位側電源
VDD 高電位側電源
CLR CLR信号(クリア信号)
VSS1 第1低電位側電源
VSS2 第2低電位側電源
Z 第2出力端子
PEN イネーブル端子
twCK クロック信号のパルス幅
twGE イネーブル信号のパルス幅
VGE イネーブル信号の電圧振幅
VGL 出力信号の電圧振幅
GLn 走査信号線
DLm データ信号線
PIX 画素部
GOUT 出力端子
2 シフトレジスタブロック
3 シフトレジスタブロック
4 シフトレジスタ
5 第1トランジスタ
6 第2トランジスタ
7 第3トランジスタ
8 第4トランジスタ
9 第5トランジスタ
10 第6トランジスタ
11 第7トランジスタ
12 容量(容量素子)
13 第8トランジスタ
14 シフトレジスタ
14a シフトレジスタ
15 第9トランジスタ
23 第8トランジスタ(デュアルゲート構造のトランジスタ)
24 シフトレジスタ
26 第2トランジスタ(デュアルゲート構造のトランジスタ)
27 第3トランジスタ(デュアルゲート構造のトランジスタ)
29 第5トランジスタ(デュアルゲート構造のトランジスタ)
34 シフトレジスタ
54 シフトレジスタ
55 第5トランジスタ
56 第6トランジスタ
57 シフト部
58 バッファ部
60 撮像装置
61 ゲートドライバ(駆動回路)
62 シフトレジスタ回路
63 ゲートドライバ(駆動回路)
64 シフトレジスタ回路
68 データ信号駆動回路(読み出し回路)
69 シフトレジスタ
70a〜70h シフトレジスタブロック
71 第1トランジスタ
72 第2トランジスタ(デュアルゲート構造のトランジスタ)
73 第3トランジスタ(デュアルゲート構造のトランジスタ)
74 第4トランジスタ
75 第5トランジスタ(デュアルゲート構造のトランジスタ)
76 第6トランジスタ
77 第7トランジスタ
78 第8トランジスタ(デュアルゲート構造のトランジスタ)
79 第9トランジスタ
80 第10トランジスタ
81 第11トランジスタ
82 第12トランジスタ
83 第13トランジスタ
114 TFT素子(スイッチング素子)
115 フォトダイオード(センサー素子)
S セット端子
R リセット端子
CKA 第1入力端子
CKB 第2入力端子
VC VCノード(第1ノード)
OUT 出力端子
VX VXノード(第2ノード)
VSS 低電位側電源
VDD 高電位側電源
CLR CLR信号(クリア信号)
VSS1 第1低電位側電源
VSS2 第2低電位側電源
Z 第2出力端子
PEN イネーブル端子
twCK クロック信号のパルス幅
twGE イネーブル信号のパルス幅
VGE イネーブル信号の電圧振幅
VGL 出力信号の電圧振幅
GLn 走査信号線
DLm データ信号線
PIX 画素部
GOUT 出力端子
Claims (20)
- 半導体層を備えた複数のスイッチング素子と、上記スイッチング素子の各々に接続された複数の走査信号線を駆動する駆動回路とが、同一基板上に形成されたアクティブ基板であって、
上記駆動回路は、上記複数の走査信号線の一つに出力信号を出力するシフトレジスタが、複数段備えられたシフトレジスタブロックをN(Nは2以上の自然数)個含み、
上記N個のシフトレジスタブロックにおける同一段目のN個のシフトレジスタの各々は、隣接するN個の走査信号線の各々に接続されており、
上記N個のシフトレジスタブロックにおける複数の同一段中、少なくとも一つ以上の同一段の各々に属するN個のシフトレジスタは、上記隣接するN個の走査信号線中の2つ以上が同時にアクティブとなるように、出力信号を出力することを特徴とするアクティブ基板。 - 上記N個のシフトレジスタブロックの各々には、クロック信号が入力され、
上記同一段目のN個のシフトレジスタの各々は、上記クロック信号に基づいて上記出力信号を出力し、
上記隣接するN個の走査信号線中の2つ以上が同時にアクティブとなるように、出力信号を出力する場合の上記N個のシフトレジスタブロックの各々に入力されるクロック信号の周波数は、上記隣接するN個の走査信号線が一つずつ順次アクティブとなるように、出力信号を出力する場合の上記N個のシフトレジスタブロックの各々に入力されるクロック信号の周波数より高いことを特徴とする請求項1に記載のアクティブ基板。 - 1垂直期間中に、少なくとも一度、上記N個のシフトレジスタブロックの各々に入力されるクロック信号の周波数を変えることを特徴とする請求項2に記載のアクティブ基板。
- 上記N個のシフトレジスタブロックの各々には、2種類以上の異なるクロック信号が入力され、
上記N個のシフトレジスタブロックの各々に、上記2種類以上の異なるクロック信号を供給する配線は、互いに電気的に分離されていることを特徴とする請求項1から3の何れか1項に記載のアクティブ基板。 - 上記N個のシフトレジスタブロックの各々には、互いに異なる第1クロック信号と第2クロック信号とが入力され、
上記N個のシフトレジスタブロックの各々における前段のシフトレジスタの第1入力端子には上記第2クロック信号が入力され、第2入力端子には上記第1クロック信号が入力され、
上記前段のシフトレジスタの次の段のシフトレジスタである現段のシフトレジスタの第1入力端子には、上記第1クロック信号が入力され、第2入力端子には、上記第2クロック信号が入力されることを特徴とする請求項4に記載のアクティブ基板。 - 上記シフトレジスタは、第1、第2、第3及び第4トランジスタを備えており、
上記第1トランジスタにおいては、ドレイン電極が上記シフトレジスタの第1入力端子に接続され、ソース電極が上記複数の走査信号線の何れかに接続された上記シフトレジスタの出力端子に接続されており、
上記第2トランジスタにおいては、ゲート電極及びドレイン電極が上記シフトレジスタのセット端子に接続され、ソース電極は上記第1トランジスタのゲート電極に接続されており、
上記第3トランジスタにおいては、ゲート電極が上記シフトレジスタのリセット端子に接続され、ドレイン電極は上記第2トランジスタのソース電極と上記第1トランジスタのゲート電極とに接続され、ソース電極は低電位側電源に接続されており、
上記第4トランジスタにおいては、ゲート電極が上記シフトレジスタの第2入力端子に接続され、ドレイン電極が上記出力端子に接続され、ソース電極が上記低電位側電源と接続されており、
上記セット端子には、前段のシフトレジスタの出力信号が入力され、
上記第1入力端子には、互いに異なる第1クロック信号と第2クロック信号中の一方が入力され、上記第2入力端子には上記互いに異なる第1クロック信号と第2クロック信号中の他方が入力されることを特徴とする請求項1から5の何れか1項に記載のアクティブ基板。 - 上記N個のシフトレジスタブロックの各々における現段のシフトレジスタのリセット端子には、上記現段のシフトレジスタの次の段のシフトレジスタである後段のシフトレジスタの出力信号が入力されることを特徴とする請求項6に記載のアクティブ基板。
- 上記出力端子から出力信号が出力される期間以外の期間中には、上記出力端子は、上記第4トランジスタを介して、上記低電位側電源と接続されることを特徴とする請求項6または7に記載のアクティブ基板。
- 上記出力端子から出力信号が出力される期間以外の期間中に、
上記第2トランジスタのソース電極及び上記第3トランジスタのドレイン電極と上記第1トランジスタのゲート電極とを接続する第1ノードは、上記低電位側電源と接続されることを特徴とする請求項6から8の何れか1項に記載のアクティブ基板。 - クリア信号に基づいて、
上記第2トランジスタのソース電極及び上記第3トランジスタのドレイン電極と、上記第1トランジスタのゲート電極とを接続する第1ノードと、
上記出力端子と接続された第2ノードとが、上記低電位側電源と接続されることを特徴とする請求項6から9の何れか1項に記載のアクティブ基板。 - 上記第2トランジスタのソース電極及び上記第3トランジスタのドレイン電極と、上記第1トランジスタのゲート電極とを接続する第1ノードと、上記出力端子と接続された第2ノードとの間には、容量素子が備えられていることを特徴とする請求項6から10の何れか1項に記載のアクティブ基板。
- 上記第2トランジスタ及び上記第3トランジスタの少なくとも一方は、デュアルゲート構造のトランジスタであることを特徴とする請求項6から11の何れか1項に記載のアクティブ基板。
- 上記シフトレジスタは、第1、第2、第3、第4、第5及び第6トランジスタを備えており、
上記第1トランジスタにおいては、ドレイン電極が上記シフトレジスタの第1入力端子に接続され、ソース電極が上記シフトレジスタの第2出力端子に接続されており、
上記第2トランジスタにおいては、ゲート電極及びドレイン電極が上記シフトレジスタのセット端子に接続され、ソース電極は上記第1トランジスタのゲート電極に接続されており、
上記第3トランジスタにおいては、ゲート電極が上記シフトレジスタのリセット端子に接続され、ドレイン電極は上記第2トランジスタのソース電極と上記第1トランジスタのゲート電極とに接続され、ソース電極は第1低電位側電源に接続されており、
上記第4トランジスタにおいては、ゲート電極が上記シフトレジスタの第2入力端子に接続され、ドレイン電極が上記第2出力端子に接続され、ソース電極が上記第1低電位側電源と接続されており、
上記第5トランジスタにおいては、ゲート電極が、上記第2トランジスタのソース電極及び上記第3トランジスタのドレイン電極と上記第1トランジスタのゲート電極とを接続する第1ノードに接続され、ソース電極が上記シフトレジスタのイネーブル端子に接続され、ドレイン電極が上記シフトレジスタの出力端子に接続されており、
上記第6トランジスタにおいては、ゲート電極が上記第2入力端子に接続され、ドレイン電極が上記出力端子に接続され、ソース電極が第2低電位側電源と接続されており、
上記セット端子には、前段のシフトレジスタの第2出力端子からの出力信号が入力され、
上記リセット端子には、後段のシフトレジスタの第2出力端子からの出力信号が入力され、
上記イネーブル端子には、イネーブル信号が入力され、
上記第1入力端子には、互いに異なる第1クロック信号と第2クロック信号中の一方が入力され、上記第2入力端子には上記互いに異なる第1クロック信号と第2クロック信号中の他方が入力されることを特徴とする請求項1から5の何れか1項に記載のアクティブ基板。 - 上記第1クロック信号及び上記第2クロック信号のパルス幅より、上記シフトレジスタの出力端子から出力される出力信号のパルス幅が狭いことを特徴とする請求項13に記載のアクティブ基板。
- 上記第1クロック信号及び上記第2クロック信号の電圧振幅より、上記シフトレジスタの出力端子から出力される出力信号の電圧振幅が小さいことを特徴とする請求項13または14に記載のアクティブ基板。
- 上記複数の走査信号線の一部には、上記出力信号が出力され、
上記複数の走査信号線の残りの一部には、上記出力信号が出力されないことを特徴とする請求項13に記載のアクティブ基板。 - 上記複数のスイッチング素子の各々に備えられた半導体層及び上記シフトレジスタの各々のトランジスタに備えられた半導体層は、酸化物半導体層であることを特徴とする請求項1から16の何れか1項に記載のアクティブ基板。
- 上記酸化物半導体層は、インジウム、ガリウム及び亜鉛を含むことを特徴とする請求項17に記載のアクティブ基板。
- 上記酸化物半導体層の少なくとも一部は、結晶質であることを特徴とする請求項18に記載のアクティブ基板。
- 上記請求項1から19の何れか1項に記載のアクティブ基板と、読み出し回路とを備えた撮像装置であって、
上記アクティブ基板には、上記スイッチング素子を備えた入射した光の光量に基づいた電気信号を発生させるセンサー素子を含む撮像ユニットがマトリクス状に配置されており、
上記走査信号線がアクティブとなった際に、上記走査信号線に接続された撮像ユニットのデータを読み出す上記読み出し回路は、上記複数の走査信号線の少なくとも一部に接続された撮像ユニットのデータを読み出すことを特徴とする撮像装置。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016067246 | 2016-03-30 | ||
JP2016067246 | 2016-03-30 | ||
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Publication Number | Publication Date |
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