WO2017148899A1 - Modul für eine leuchte - Google Patents

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WO2017148899A1
WO2017148899A1 PCT/EP2017/054573 EP2017054573W WO2017148899A1 WO 2017148899 A1 WO2017148899 A1 WO 2017148899A1 EP 2017054573 W EP2017054573 W EP 2017054573W WO 2017148899 A1 WO2017148899 A1 WO 2017148899A1
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PCT/EP2017/054573
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Frank Singer
Stefan GRÖTSCH
Thomas Schwarz
Jürgen Moosburger
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Osram Opto Semiconductors Gmbh
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    • H05K2201/10106—Light emitting diode [LED]

Definitions

  • the invention relates to a module for a luminaire, insbeson ⁇ particular for a headlight according to Claim. 1
  • the object of the invention is to provide an improved Mo ⁇ dul for a luminaire, in particular for a headlight ei ⁇ nes vehicle.
  • the object of the invention is achieved by the module according to Pa ⁇ tent screw 1.
  • a module for a luminaire in particular for a headlight of a vehicle, with a carrier provided schla ⁇ gene, said semiconductor light-emitting chips are arranged on said carrier, said first planar electrical lines are arranged on the support, wherein first terminals of the semiconductor chip with the first electrical lines are connected, wherein the first lines are guided to an edge region of the arrangement of the semiconductor chips, wherein a connecting line is arranged next to the arrangement of the semiconductor chips on the carrier, wherein the connecting line is electrically conductively connected to at least one electrical line, wherein on the carrier further carrier contacts are ⁇ assigned , wherein the semiconductor chips on the other carrier gerbiten are arranged, wherein a semiconductor chip has a second terminal contact on a bottom, where ⁇ are electrically connected at the second terminal contacts with the other carrier contacts, the other carrier contacts via at least one electrical line, which is arranged in the carrier, connected to carrier contacts are, wherein the carrier contacts and the connecting line for a power supply of the semiconductor chips, in particular for connection to contacts, where
  • the connection line is designed as a planar line.
  • the first lines and the connecting line can be produced in one method.
  • the radiation is hardly or little affected by the connecting cable.
  • the carrier contacts are connected to planar wei ⁇ mon connecting lines, which are provided for a power supply, in particular for an electrical connection with contacts of a control unit. Thus shading by the further connection lines is avoided.
  • the lines in the carrier are guided laterally beyond the arrangement of the semiconductor chips and connected to the carrier contacts, wherein the carrier contacts are arranged on an upper side of the carrier. In this way, a compact structure of the module is obtained.
  • the semiconductor chips are connected to side surfaces embedded in an electrically insulating material, where ⁇ formed in the electrically insulating material between the semi-conductor chips ⁇ webs, wherein the first planar electrical lines are arranged on the webs.
  • ⁇ formed in the electrically insulating material between the semi-conductor chips ⁇ webs, wherein the first planar electrical lines are arranged on the webs.
  • the semiconductor chips are surrounded on four sides by webs of the electrically insulating material. As a result, a protected arrangement of the semiconductor chips is achieved.
  • the webs extend slightly beyond an edge region of an upper side and / or slightly beyond an edge region of an underside of a semiconductor chip and mechanically hold the semiconductor chip on the carrier.
  • the semiconductor chip a cover layer ⁇ listed introduced from an electrically insulating material, and wherein the cover layer has in particular a Konversi ⁇ onsmaterial.
  • At least one control device for the semiconductor chips is provided on the carrier, wherein contacts of the control device with the connecting line and with the carrier contacts are electrically connected.
  • a layer of an electrically insulating material is provided between the region with the semiconductor chips and the control device on the carrier, wherein the connecting line is arranged as a planar line on the layer.
  • the carrier is arranged on a second carrier, wherein a control device is arranged next to the carrier on the second carrier, wherein a layer of an electrically insulating material between the carrier and the controller is provided on the second carrier, wherein on the compensation layer the connection line is arranged.
  • the carrier can be made smaller.
  • the second carrier may be made of a thermally conductive material, the waste heat of the control unit better abdate ⁇ ren, as the material of the carrier.
  • second connection lines are arranged on the layer and routed to the control unit, wherein the second connection lines are connected to carrier contacts via third plated-through holes.
  • the semiconductor chips have differing ⁇ che area sizes. As a result, different semiconductor chips can be used flexibly.
  • no semiconductor chips are arranged at least in a predetermined subregion adjacent to an upper side and adjacent to a narrow first side. As a result, semiconductor chips can be saved.
  • the first lines form a grid structure, which surrounds the individual semiconductor chips.
  • a large-area wiring layer can be provided despite the small space.
  • At least a portion of the semiconductor chips are arranged in such a way that adjacent half ⁇ chip chips have a distance of 250 microns or less, in particular a distance 150ym or smaller, in particular all semiconductor chips are arranged in such a way that adjacent Semiconductor chips have a spacing of 250 microns or smaller, in particular a distance of 150 microns or smaller.
  • the ers ⁇ th connection contacts are connected electrically conductively connected at least by a part of the semiconductor chips, in particular of all the semiconductor chips. This way can be a simple power supply and a simple control of the semiconductor chips achieved ⁇ who.
  • FIG. 1 is a schematic representation of a first embodiment of a module with a first carrier
  • Fig. 2 is a schematic representation of a partial cross-section through the module of Fig. 1,
  • Fig. 3 is a schematic representation of a second embodiment of a module with a carrier, wherein the carrier is arranged on a second carrier
  • FIG. 4 shows a schematic representation of a cross section through the second embodiment of the module according to FIG. 3,
  • Fig. 5 is a schematic representation of a second cross section through the second embodiment of the Mo ⁇ duls of Fig.3, Fig. 6 is a schematic representation of another embodiment of a module with differently sized semiconductor chip,
  • Fig. 7 is a schematic representation of a further exemplary form of a module with different sizes of semiconductor chips and having free surface preparation ⁇ chen in the array of Hableiterchips,
  • FIG. 8 is a schematic representation of a further embodiment of a module with an asymmetric
  • FIG. 9 is a plan view of another embodiment of a module with two carriers
  • Fig. 10 is a plan view of another embodiment of a module with two carriers, and
  • Fig. 11 is a plan view of an additional embodiment ⁇ form of a module with two carriers.
  • 1 shows a schematic representation of a plan view of a module 1, which has a carrier 2, wherein light-emitting semiconductor chips 4 are arranged on the carrier 2 in a predetermined region 3.
  • the area 3 has a rectangular shape. Depending on the chosen embodiment, the area 3 may also have other shapes.
  • the semiconductor chips 4 are designed to generate electromagnetic radiation and in particular to emit it via an upper side.
  • the semiconductor chips 4 are arranged in a predetermined grid in rows and columns within the rectangular area 3.
  • the semiconductor chips 4 are the same size and have, for example, the same structure. Depending on the selected embodiment, the semiconductor chips may also have different sizes, a different structure and different properties.
  • the semiconductor chips 4 emit electromagnetic radiation at different wavelengths.
  • the semiconductor chips 4 have first connection contacts 5 which are arranged on an upper side of the semiconductor chips 4 and which are each connected to a first electrical line 6.
  • the first electrical lines 6 are designed as planar lines, ie PI (planar interconnect) line surfaces.
  • the first electrical leads 6 are arranged between the semiconductor chips 4 and form a grid structure. In the illustrated embodiment, the planar form
  • electrical lines 6 an electrically conductive grid structure, which framing each semiconductor chip 4.
  • the first electrical connection contacts 5 of the semiconductor chips 4 are thus all electrically connected to each other.
  • the semiconductor chips 4 are arranged at a small distance from each other. Thus, the distances between the edges of two ⁇ be nachbarter semiconductor chip 4 in the range of 250 ym or less, in particular in the range of 150ym or be made smaller.
  • a connecting line 7 is provided, which is formed for example as a planar electrical line.
  • the connecting line 7 is connected to a first electrical line 6.
  • the connection line 7 may also be directly connected to a plurality of first electrical lines.
  • the connection line 7 is arranged next to the region 3 on the support 2 and led to two connection regions 9, 10.
  • a control device 11, 12 is arranged in the first and the second connection region 9, 10.
  • the Steuerge ⁇ devices 11,12 on a variety of electrical contacts 8.
  • the connection line 7 is connected at least to a contact 8 of the first and the second control device 11, 12 in order to supply the first connection contacts 5 of the semiconductor chips with an electrical voltage.
  • only one connection area or a control unit can be provided.
  • a further connection line 7 is provided, which is formed for example as a planar electrical line.
  • the further connection line 7 is connected to a first electrical line 6.
  • the further connection line 7 can also be directly connected to a plurality of first electrical lines 6.
  • the further connection line 7 is arranged next to the region 3 on the carrier 2 and guided to a third and a fourth connection region 15, 16 for a third and fifth control device.
  • a control unit 41, 42 is arranged in the third and the fifth connection area 15, 16.
  • the control units 41, 42 have a large number of electrical contacts 8.
  • the further connecting line 7 is connected to a terminal contact 8 of the third and the fourth control device 11,12 to to supply the first connection contacts 5 of the semiconductor chips with an electrical voltage.
  • only one connection area or only one control unit can be provided.
  • 2 carrier contacts 13 are provided on the carrier.
  • the carrier contacts 13 are connected via further connecting lines 14 with first contacts 8 of the control units 11,12 electrically conductive.
  • second terminal contacts of the semiconductor chips are supplied with an electrical voltage.
  • the further connection lines 14 may be formed in the form of planar electrical lines.
  • connection areas 9, 10, 15, 16 are provided for the control units on each longitudinal side of the area 3. Between the Anschlußberei ⁇ surfaces 9, 10, 15, 16 and the area 3 two rows of carrier contacts 13 are provided in each case. In addition, two rows of carrier contacts 13 are provided between the two terminal regions 9, 10, 15, 16 and the corresponding edges of the carrier 2. Furthermore, 2 contact pads 17 are arranged on the carrier, wherein two contact pads are arranged in a corner region of the carrier 2 in each case. However, the contact pads can also be arranged in other areas of the carrier 2. The contact pads are connected to unillustrated electrical leads with contacts 8 of the controllers 11,12,41,42 to provide the controllers with power or data.
  • the further connecting lines 14 which connect the carrier contacts 13 to the contacts 8 of the control devices 11, 12, 41, 42.
  • the electrically conductive connection can take place directly between the further connection lines 14 and the contacts 8 of the control devices 11, 12 or via further contacts on the carrier 2.
  • the carrier 2 may, for example, in the form of a printed circuit board, in the form of a silicon layer, in the form of a sapphire layer and / or be formed in the form of a silicon carbide layer.
  • the carrier 2 may be formed as a ceramic substrate.
  • the carrier 2 may be formed of an Al 2 O 3 / AIN ceramic substrate (two or more layers).
  • a planar electrical conductor layer is made of a metal ⁇ metallic material, said metallic material is locally applied, for example in the form of a metallic paste or a silver-containing paste.
  • processes such as a stencil printing process, a screen printing process, a dispensing process or a droplet-shaped application can be carried out with the aid of a printing device (jetting).
  • Another contemplated process for forming the electrically conductive planar conductive layer is electrochemical deposition together with a photographic technique.
  • a start layer can be deposited large area ⁇ .
  • the starting layer may, for example, comprise TiCu and be produced by sputtering.
  • a structured photoresist layer serving for masking can subsequently be formed.
  • the photoresist layer has a layer exposing the start opening portion, which is tuned to the trainees planar Lei ⁇ tung layer. Subsequently, the electrochemical deposition ⁇ mix can be done. In this case, the starting layer is used as a deposition electrode on which a metallic material, for example copper, is applied in the opening region of the photoresist layer. Subsequently, the photoresist ⁇ layer can be removed, and it can be Runaway ⁇ performs an etching process to remove the seed layer outside the area of the planar conductor layer.
  • Fig. 2 shows a schematic representation of a partial cross-section through the module 1 of FIG. 1.
  • electrically insulating material 18 are embedded.
  • semiconductor chips 4 rest with a bottom 19 on further electrical carrier contacts 20.
  • the further carrier contacts 20 are arranged on an upper side of the carrier 2.
  • the semiconductor chips 4 on the bottom 19 on second connection contacts 21 which are in communication with the other carrier ⁇ contacts 20.
  • the further carrier contacts 20 can in particular be in the form of solder surfaces.
  • As a solder material AuSn, SnAgCu, or SnAg ent ⁇ speaking suitable materials may be used.
  • Ag sinter pastes can also be used as solder material.
  • each semiconductor chip 4 has a first connection contact 5 on the upper side.
  • the first connection contact 5 is arranged in each case in a corner region of the upper side of the semiconductor chip 4.
  • a first electric line 6 is arranged as a planar line.
  • the material 18 forms ellektrisch insulating webs 23 Zvi ⁇ rule the semiconductor chips 4.
  • the electric material 18 extends over the top of the semiconductor chip 4 and thus on the upper ⁇ side of the first connection contact 5 addition.
  • the first planar line 6 is brought to the first connection contact 5 on ⁇ and extends, starting from the top of the first connection contact 5 to a top side of Mate ⁇ rials 18 in a central region between two semiconductor chips 4. Further, in the illustrated embodiment, the top side the semiconductor chip 4 and the material 18 and the first planar lines 6 covered with a cover layer 22 of an electrically insulating material.
  • the cover layer 22 is permeable to the electromagnetic radiation generated by the semiconductor chip 4.
  • the cover layer 22 Konversionsmate ⁇ rial for shifting the wavelength of the semiconductor chip 4 generated electromagnetic radiation.
  • phosphorus may be disposed in the cover layer 22.
  • the cover layer 22 may comprise, for example, a polymer material, for example silicone.
  • the phosphor material may be arranged only in the region of the emission side of the semiconductor chips 4.
  • the electrically insulating material 18 forms webs 23 between the semiconductor chips 4. In this way, the
  • a ridge 23 in a region adjacent to a semiconductor chip 4 covers the top of the semiconductor chip 4.
  • a ridge 23 adjacent to the semiconductor chip 4 covers a bottom 19 of the semiconductor chip 4.
  • second plated-through holes 26 are provided, which connect the second line level 25 to a third line level 27.
  • the second line level 25 and / or the third line level 27 led out laterally over the region 3 of the semiconductor chips 4 and guided up to the top of the carrier 2 and connected to carrier ⁇ contacts 13.
  • the carrier shown in FIG. 2 illustrates a multi-layer substrate is at least one line ⁇ planar for electrical rewiring. As a result, a separate electrical conduction from the second terminal contact 21 to a substrate contact 13 (Fig.l) may be prepared for each semiconductor chip 4.
  • the carrier contacts 13 (FIG. 1) are formed on an upper side and / or on an underside of the carrier 2.
  • every second is to ⁇ -circuit terminal 21 of a semiconductor chip 4 can be controlled individually by ei ⁇ nem control unit.
  • the carrier 2 can dispense with the second plated-through holes 26 and the third wire level 27.
  • more than two line levels may be provided in the carrier 2 in order to lead the second terminal contacts 21 laterally over the area 3 and to connect them to further carrier contacts 13.
  • only first plated-through holes 24 can be provided which are guided to a lower side of the carrier 2.
  • FIG. 3 shows a schematic view of a further embodiment of a module, which is designed substantially in accordance with FIG. 1, wherein, however, the carrier 2 is arranged on a second carrier 28.
  • the connection areas 9, 10, 15, 16 and the control devices 11, 12, 41, 42 are arranged on the second carrier 28.
  • the carrier contacts 13 are arranged adjacent to the region 3 between the region 3 and the connection regions 9, 10, 15, 16.
  • the carrier has two line levels according to FIG. 2, so that the second terminal regions of the semiconductor chips 4 are each electrically conductively connected to a carrier contact 13.
  • the contact pads 17 are arranged on the second carrier 28 ⁇ .
  • the contact pads 17 are surfaces between the Ranberei- 9, 10, 15, 16 and arranged ⁇ the edge of the second carrier 28th
  • connection lines 7 are electrically conductively connected to a first line 6 of the area 3 and electrically conductively connected to at least one contact 8 of a control unit 11, 12, 41, 42.
  • the semiconductor chips 4 and the region 3 and the carrier 2 are constructed according to FIGS. 1 and 2.
  • the control units 11, 12, 41, 42 are formed according to Fig.l.
  • FIG. 4 shows a partial cross section through the module of FIG. 3 in the region of a connection line 7.
  • the semiconductor chips 4 have on the top side first connection contacts, which are electrically conductively connected to first planar lines 6.
  • the semiconductor chips 4 are embedded in an electrically insulating material 18.
  • the carrier 2 is arranged on a second carrier 28.
  • the second carrier 28 may for example serve as a heat sink and having metal, may be formed into ⁇ particular as a metal plate.
  • a first control device 11 is arranged on the second carrier 28 next to the carrier 2.
  • the layer 44 is disposed of the electrically insulating material, so that the connecting line 7 can be performed as a planar line on top of the layer 44 to the contact 8 of the first control unit 11.
  • FIG. 5 shows a second cross section through the arrangement of FIG. 3 in the region of a further connecting line 14.
  • the connecting line 14 is designed as a planar line and arranged on the layer 44.
  • the connecting line 14 is connected via a third electrically conductive through-connection 43 to a carrier contact 13 of the carrier 2.
  • the connecting line 14 is connected to a contact 8 of the control unit 11.
  • a layer of an electrically insulating material 18 can be formed on the carrier 2 between the region 3 and the control devices 11, 12, 41, 42 ,
  • the control units 11, 12, 41, 42 are arranged on the carrier 2 in the exporting ⁇ tion in FIG. 1.
  • the layer of the material 18 can adjoin the region 3 and the control units 11, 12, 41, 42.
  • the layer of the insulating material 18 may have the same height as the control units 11, 12, 41, 42 and / or as the semiconductor chips 4 or as the webs 23.
  • the planar connection cables 7 can be performed on the layer of the insulating material 18 in a plane almost from the region 3 to the STEU ⁇ erellan 11, 12, 41, 42nd
  • height differences between upper sides of the semiconductor chips 4 and upper sides of the control devices 11, 12, 41, 42 on the carrier 2 can be compensated by means of the layer of the electrically insulating material 18.
  • the layer of the electrically insulating material 18 between the region of the carrier contacts 13 and the control units 11, 12, 41, 42 may be formed.
  • Characterized the further Ranlei ⁇ inter- faces can be formed as a planar lines 14 on the layer of the electrically insulating material 18th
  • the further connecting lines 14 may be electrically conductively connected to the carrier contacts 13 of the carrier 2 via corresponding third electrically conductive plated-through holes.
  • the planar further connection lines 14 are connected to contacts 8 of the control unit 11.
  • the planar white ⁇ additional connection lines 14 can thus be formed substantially in one plane.
  • FIG. 6 shows a plan view of a further embodiment of a module 1, which is formed essentially in accordance with the embodiment of FIG. 1.
  • this embodiment has different-sized semiconductor chips 4, 30.
  • the second semiconductor chips 30, which have a larger surface area than the semiconductor chips 4, are arranged in opposite narrow side regions 31, 32 of the region 3.
  • the second semiconductor chips 30 are also embedded in the material 18.
  • 30 have the second semiconductor chip has the same structure as the half ⁇ semiconductor chip 4, and are connected with the first connection contacts 5 to the first electrical lines.
  • each second semiconductor chip 30 has a second connection contact 21, which is connected via a further carrier contact 20 and a rewiring with a carrier contacts 13.
  • the carrier contacts 13 are connected to contacts 8 of the control units.
  • FIG. 7 shows a further embodiment of the module according to FIG. 6, but in this embodiment subareas 33, 34 of the region 3 which adjoin the first and second side regions 31, 32 are free of semiconductor chips. Thus, semiconductor chips, which are not required for a desired beam ⁇ shaping, can be saved.
  • FIG. 8 shows a further embodiment of a module 1 which is essentially constructed in accordance with the embodiment of FIG. 6.
  • a first partial region 33 is provided on the first narrow side region 31, in which no semiconductor chips are arranged.
  • second semiconductor chips 30 having a larger area are arranged adjacent to the first subarea 33.
  • semiconductor chip 4 are arranged, which have a smaller area than the second semiconductor chip 30 on ⁇ .
  • the arrangement of the semiconductor chips 4 and the second semiconductor chips 30 is formed asymmetrically with respect to a center axis of the region 3.
  • second semiconductor chips 30 are arranged only in an upper second subregion 34. In this way An asymmetrical configuration of the arrangement of the semiconductor chips 4, 30 in the region 3 is achieved.
  • a layer of an electrically insulating material 18 on the carrier 2 between the region 3 of the semiconductor chips 4 and the control units 11, 12, 41, 42 may be formed.
  • the control units 11, 12, 41, 42 are arranged in the embodiment of FIGS. 6 to 8 on the carrier 2.
  • the layer of the material 18 can adjoin the region 3 and the control units 11, 12, 41, 42.
  • the layer of the insulating material 18 may have the same height as the control units 11, 12, 41, 42 and / or as the semiconductor chips 4 or as the webs 23 on ⁇ .
  • the planar connection lines 7 on the layer of the insulating material 18 can be guided in almost one plane from the region 3 to the control devices 11, 12, 41, 42.
  • the layer of the electrically insulating material 18 height differences Zvi ⁇ rule tops of the semiconductor chips 4 and upper sides of the control units 11, 12, 41, are compensated for on the carrier 2 42nd.
  • the layer of the electrically insulating material 18 between the region of the carrier contacts 13 and the control units 11, 12, 41, 42 may be formed.
  • the further connection lines 14 can be formed as planar lines on the layer of the electrically insulating material 18.
  • the further connecting lines 14 may be electrically conductively connected to the carrier contacts 13 of the carrier 2 via corresponding third electrically conductive plated-through holes.
  • the planar further connection lines 14 are connected to contacts 8 of the control unit 11.
  • the planar white ⁇ additional connection lines 14 can thus be formed substantially in one plane.
  • 9 shows a plan view of a further embodiment of a module 1, in which area 3 is formed substantially in accordance with the embodiment of FIG. 6, but two carriers 2, 28 according to FIGS. 3-5 are provided.
  • the control devices are on the second carrier and the region 3 with the semiconductor chips and the carrier contacts 13 are arranged on the carrier 2.
  • a layer 44 of an electrically insulating material 18 is formed adjacent to the first carrier 2 in a dashed region of the second carrier 28, a layer 44 of an electrically insulating material 18 is formed.
  • the connecting lines 7 and the further connecting lines 14 are arranged in this embodiment on the layer 44 and in particular formed as a planar lines.
  • the semiconductor chips 4 are arranged at a small distance from each other.
  • the spacings of the edges of two adjacent semiconductor chips 4 can be in the range of 250 ym or smaller, in particular in the range of 150 ym or smaller.
  • FIG. 10 shows a plan view of a further embodiment of a module 1, in which area 3 is formed substantially in accordance with the embodiment of FIG. 7, but two carriers 2, 8 according to FIGS. 3-5 are provided.
  • the control devices are arranged on the second carrier and the region 3 with the semiconductor chips and the carrier contacts 13 are arranged on the carrier 2.
  • a layer 44 of an electrically insulating material 18 is formed in a dashed region of the second carrier 28.
  • the ⁇ -circuit lines 7 and the further connection lines 14 are arranged in this embodiment on the layer 44 and is formed in particular as a planar lines.
  • the half ⁇ semiconductor chip 4 are arranged at a small distance from each other.
  • Fig. 11 shows a plan view of a further execution ⁇ form of a module 1, in the region 3 substantially in accordance with the embodiment of FIG. 8 is formed, but with two carriers are provided 2.28 as shown in FIGS. 3-5.
  • the control devices are arranged on the second carrier and the region 3 with the semiconductor chips and the carrier contacts 13 are arranged on the carrier 2.
  • a layer 44 of an electrically insulating material 18 is formed in a dashed region of the second carrier 28.
  • connection lines 7 and the further connection lines 14 are arranged in this embodiment on the layer 44 and is formed in particular as a planar lines.
  • the half ⁇ semiconductor chip 4 are arranged with a small distance to each other Toggle.
  • the distances of the edges of two adjacent semiconductor chips 4 in the range of 250 ym or smaller, in particular in the range of 150ym or smaller may be formed. Also in the embodiments of FIGS. 6 to 11 are the
  • the distances of the edges of two adjacent semiconductor chips 4 and the edges of two adjacent second semiconductor chips 30 may be in the range of 250 ym or smaller, in particular in the range of 150 ym or smaller.
  • the distance between an edge of a semiconductor chip 4 and an edge of a second semiconductor chip 30 can also be formed in the range of 250 ⁇ m or smaller, in particular in the range of 150 ⁇ m or smaller.
  • the first connection contacts 5 of the semiconductor chips 4 and, if present, the second semiconductor chips 30 are connected to one another
  • the semiconductor chips 4, 30 can, for example, be designed as a thin-film LED chips.
  • the semiconductor chips ⁇ may have a square area having a size of for example 335 ym edge length.
  • the semi ⁇ conductor chips may have an anode contact on the top.
  • the semiconductor chips are arranged by soldering onto the Trä ⁇ ger 2, fixed and bottom sides electrically joined ⁇ .
  • the semiconductor chips are mounted as close as possible to each other, wherein, for example, a distance between two semiconductor chips in the range of 50 ym may be.
  • Each semiconductor chip may be connected via the bottom via the cathode connection with its own constant current source.
  • the anode contacts of the semiconductor chips are connected to each other by a planar Interconnect contact, so that one hand, no or hardly any light obscuration in contrast to the use of wire contacts formed and simultaneously a op ⁇ diagram channel separation between the individual pixels, that is arises the individual semiconductor chips.
  • the light from the semiconductor chip may for example be converted into white light by a thin spray-coating layer converter.
  • the Kon ⁇ verter für may have a thickness of 50 ym or smaller sen.
  • the smallest possible distance between the individual optical channels, ie, individual semiconductor chips, so that no Lich ⁇ tabfall between adjacent semiconductor chips can be seen.
  • This is achieved by the frame structure of the electrically insulating material 18 and by the first planar lines 6, which are formed in the form of a grid structure.
  • the lattice structure of the planar lines 6 of the described embodiments of the module 1 respectively surrounds a semi-conductor chip ⁇ 4, ie in the illustrated embodiments on four sides.
  • connection lines 14 are arranged as planar lines on the layer 44 of the electrically insulating material 18, the connecting lines 14, third electrically conductive vias 43 are connected to the carrier contacts 13 of the carrier 2. In addition, the connection lines 14 are connected to contacts 8 of the control unit 11.
  • the control devices can be designed as unhoused electronic circuits or as cased circuits (eg BGA).
  • the electrical contacts of the controllers are on the top and / or bottom.
  • the controllers may be disposed on the top, inside the carrier or on the back of the carrier or on the layer of electrically insulating material 18 or on a planar line.
  • the arrangement of the control device on a planar contact on a layer of insulating material has the advantage that in a final step, after a test of the functions of the modules ABILITY only the modules having a Steuerge ⁇ advises be fitted that are functional.
  • the cathode terminals of the semiconductor chips are individually connected via a rewiring in the carrier with the corresponding contacts of the control units and can also be connected in the case of a CoB assembly with a PI contact on the carrier with the electrical contacts of the control units.
  • Standard semiconductor chips such as UX: 3, ThinGaN, thin-film chips can be used for the described arrangements. This allows a high-precision chip-to-chip
  • Placement with an accuracy of e.g. + -50 ym can be achieved by using chip die bonders including HBH contacts.
  • chip die bonders including HBH contacts can be achieved by using chip die bonders including HBH contacts.
  • a carrier 2 may for example have a size of 10 x 16 mm and be formed for example in the form of a multilayer ceramic. For example, 320 chips may be arranged in the 8 ⁇ 40 array on the carrier 2.
  • the contact pads 17 represent an electrical module interface for the power supply and a module interface for the data lines to the control units.
  • the control units contain a constant current source and optionally further electronics for calibrating the current and voltage supply of the semiconductor chips for each semiconductor chip.
  • the control device may have memory for a temporary pixel brightness and a Businter ⁇ face.
  • control units can be attached ⁇ orders outside of the module.
  • the second carrier 28 may be made of an electrically conductive material such as copper or aluminum, wherein between the carrier 2 and the second carrier 28, an electrically insulating layer, for example with solder mask or ceramic layer is provided to the carrier 2 from the second carrier 28 electrically to isolate.
  • an electrically insulating layer for example with solder mask or ceramic layer is provided to the carrier 2 from the second carrier 28 electrically to isolate.
  • a mounting plane approximately at the level of the emission level of the semiconductor chips is advantageous.
  • the assembly ⁇ plane may for example by a casting of a fo- to Modellierbaren material (for example, SINR, ormocers), a highly filled epoxy or silicone, which has been applied with FAM molding or Dam & Fill and laser-patterned.
  • the planar leads may be titanium, platinum, gold, copper, silver, nickel, aluminum, vanadium, chromium, tungsten, tin oxide, zinc oxide, ITO, conductive polymer, graphenes, etc. Furthermore, on the upper side of the planar lines 6, a reflective terminating metal such as silver may be provided for reasons of efficiency.
  • the conversion layer may be partially structured or unstructured.
  • the conversion layer may have a thickness of greater or less than 50 ⁇ m.
  • the conversion layer may consist of converter particles and silicone, glass particles or ceramic matrix.
  • the conversion layer can be applied by layer transfer, spray coating, Dam & Fill, EPD, film lamination etc. The arrangement of Fig.
  • control devices are not attached to the carrier 2 ⁇ arranged and thereby the carrier 2 can be made smaller.
  • support material in particular a teu ⁇ re ceramics, can be saved.

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Abstract

Die Erfindung betrifftein Modul für eine Leuchte, insbesondere für einen Scheinwerfer eines Fahrzeuges, mit einem Trä- ger, wobei auf dem Träger lichtemittierende Halbleiterchips angeordnet sind, wobei erste planare elektrische Leitungen auf dem Träger angeordnet sind, wobei erste Anschlusskontakte der Halbleiterchips mitden ersten elektrischen Leitungen verbunden sind, wobei die ersten Leitungen zu einem Randbereich der Anordnung der Halbleiterchips geführt sind, wobei eine Anschlussleitung neben der Anordnung der Halbleiterchips auf dem Träger angeordnet ist, wobei die Anschlussleitung mit wenigstens einer elektrischen Leitung elektrisch leitend verbunden ist, wobei auf dem Träger weitere Trägerkontakte ange- ordnet sind, wobei die Halbleiterchips auf den weiteren Trägerkontakten angeordnet sind, wobei ein Halbleiterchip auf einer Unterseite einen zweiten Anschlusskontakt aufweist, wobei die zweiten Anschlusskontakte mit den weiteren Trägerkontakten elektrisch verbunden sind, wobei die weiteren Trägerkontakte über wenigstens eine elektrische Leitung, die im Träger angeordnet ist, mit Trägerkontakten verbunden sind, wobei die Trägerkontakte und die Anschlussleitung für eine Stromversorgung der Halbleiterchips vorgesehen sind.

Description

MODUL FÜR EINE LEUCHTE
BESCHREIBUNG Die Erfindung betrifft ein Modul für eine Leuchte, insbeson¬ dere für einen Scheinwerfer gemäß Patentanspruch 1.
Diese Patentanmeldung beansprucht die Priorität der deutschen Patentanmeldung DE 10 2016 103 552.1, deren Offenbarungsge- halt hiermit durch Rückbezug aufgenommen wird.
Im Stand der Technik sind Scheinwerfer für Fahrzeuge bekannt, die mehrere LEDs oder Multichipanordnungen mit LEDs aufwei¬ sen .
Die Aufgabe der Erfindung besteht darin, ein verbessertes Mo¬ dul für eine Leuchte, insbesondere für einen Scheinwerfer ei¬ nes Fahrzeuges bereitzustellen. Die Aufgabe der Erfindung wird durch das Modul gemäß Pa¬ tentanspruch 1 gelöst.
Weitere Ausführungsformen des Moduls sind in den abhängigen Ansprüchen angegeben.
Es wird ein Modul für eine Leuchte, insbesondere für einen Scheinwerfer eines Fahrzeuges, mit einem Träger vorgeschla¬ gen, wobei auf dem Träger lichtemittierende Halbleiterchips angeordnet sind, wobei erste planare elektrische Leitungen auf dem Träger angeordnet sind, wobei erste Anschlusskontakte der Halbleiterchips mit den ersten elektrischen Leitungen verbunden sind, wobei die ersten Leitungen zu einem Randbereich der Anordnung der Halbleiterchips geführt sind, wobei eine Anschlussleitung neben der Anordnung der Halbleiterchips auf dem Träger angeordnet ist, wobei die Anschlussleitung mit wenigstens einer elektrischen Leitung elektrisch leitend verbunden ist, wobei auf dem Träger weitere Trägerkontakte ange¬ ordnet sind, wobei die Halbleiterchips auf den weiteren Trä- gerkontakten angeordnet sind, wobei ein Halbleiterchip auf einer Unterseite einen zweiten Anschlusskontakt aufweist, wo¬ bei die zweiten Anschlusskontakte mit den weiteren Trägerkontakten elektrisch verbunden sind, wobei die weiteren Träger- kontakte über wenigstens eine elektrische Leitung, die im Träger angeordnet ist, mit Trägerkontakten verbunden sind, wobei die Trägerkontakte und die Anschlussleitung für eine Stromversorgung der Halbleiterchips, insbesondere für die Verbindung mit Kontakten eines Steuergerätes vorgesehen sind. Durch die Ausbildung der ersten Leitungen in Form von plana- ren Leitungen zwischen den Halbleiterchips wird die Lichtab- strahlung durch die ersten Leitungen kaum oder wenig beeinträchtigt . In einer Ausführung ist die Anschlussleitung als planare Leitung ausgebildet. Dadurch können die ersten Leitungen und die Anschlussleitung in einem Verfahren hergestellt werden. Zudem wird die Abstrahlung durch die Anschlussleitung kaum oder wenig beeinträchtigt.
In einer Ausführung sind die Trägerkontakte mit planaren wei¬ teren Anschlussleitungen verbunden sind, die für eine Stromversorgung, insbesondere für eine elektrische Verbindung mit Kontakten eines Steuergerätes vorgesehen sind. Somit wird ei- ne Abschattung durch die weiteren Anschlussleitungen vermieden .
In einer Ausführung sind die Leitungen im Träger seitlich über die Anordnung der Halbleiterchips hinaus geführt und mit den Trägerkontakten verbunden, wobei die Trägerkontakte auf einer Oberseite des Trägers angeordnet sind. Auf diese Weise wird ein kompakter Aufbau des Moduls erhalten.
In einer Ausführung sind die Halbleiterchips mit Seitenflä- chen in ein elektrisch isolierendes Material eingebettet, wo¬ bei das elektrisch isolierende Material zwischen den Halb¬ leiterchips Stege ausbildet, wobei die ersten planaren elektrischen Leitungen auf den Stegen angeordnet sind. Dadurch wird ein mechanisch stabiler Aufbau des Moduls erreicht, wobei zudem eine vorteilhafte Anordnung der ersten Leitungen gewählt ist. In einer Ausführung ragen die Stege wenigstens abschnittswei¬ se über Oberseiten der Halbleiterchips hinaus.
In einer Ausführung sind die Halbleiterchips auf vier Seiten von Stegen aus dem elektrisch isolierenden Material umgeben. Dadurch wird eine geschützte Anordnung der Halbleiterchips erreicht .
In einer Ausführung sind die Stege etwas über einen Randbereich einer Oberseite und/oder etwas über einen Randbereich einer Unterseite eines Halbleiterchips erstrecken und den Halbleiterchip am Träger mechanisch halten.
In einer Ausführung ist auf den Halbleiterchips eine Deck¬ schicht aus einem elektrisch isolierenden Material aufge- bracht, und wobei die Deckschicht insbesondere ein Konversi¬ onsmaterial aufweist.
In einer Ausführung ist auf dem Träger wenigstens ein Steuergerät für die Halbleiterchips vorgesehen, wobei Kontakte des Steuergerätes mit der Anschlussleitung und mit den Trägerkontakten elektrisch leitend verbunden sind. In einer Ausführung ist eine Schicht aus einem elektrisch isolierenden Material zwischen dem Bereich mit den Halbleiterchips und dem Steuergerät auf dem Träger vorgesehen ist, wobei auf der Schicht die Anschlussleitung als planare Leitung angeordnet ist.
In einer Ausführung ist der Träger auf einem zweiten Träger angeordnet, wobei ein Steuergerät neben dem Träger auf dem zweiten Träger angeordnet ist, wobei eine Schicht aus einem elektrisch isolierenden Material zwischen dem Träger und dem Steuergerät auf dem zweiten Träger vorgesehen ist, wobei auf der Ausgleichsschicht die Anschlussleitung angeordnet ist. Dadurch kann der Träger kleiner ausgebildet werden. Zudem kann der zweite Träger aus einem thermisch leitenden Material hergestellt sein, der Abwärme des Steuergerätes besser abfüh¬ ren kann als das Material des Trägers. In einer Ausführung sind zweite Anschlussleitungen auf der Schicht angeordnet und zum Steuergerät geführt, wobei die zweiten Anschlussleitungen über dritte Durchkontaktierungen mit Trägerkontakten verbunden sind. In einer Ausführung weisen die Halbleiterchips unterschiedli¬ che Flächengrößen auf. Dadurch können flexibel verschiedene Halbleiterchips eingesetzt werden.
In einer Ausführung sind wenigstens in einem vorgegebenen Teilbereich angrenzend an eine obere Seite und angrenzend an eine schmale erste Seite keine Halbleiterchips angeordnet. Dadurch können Halbleiterchips eingespart werden.
In einer Ausführung bilden die ersten Leitungen eine Git- terstruktur bilden, die die einzelnen Halbleiterchips umgibt. Somit kann eine großflächige Leitungsschicht trotz geringem Platz bereitgestellt werden.
In einer Ausführung sind wenigstens ein Teil der Halbleiter- chips in der Weise angeordnet sind, dass benachbarte Halb¬ leiterchips einen Abstand von 250ym oder kleiner aufweisen, insbesondere einen Abstand 150ym oder kleiner aufweisen, wobei insbesondere alle Halbleiterchips in der Weise angeordnet sind, dass benachbarte Halbleiterchips einen Abstand von 250ym oder kleiner aufweisen, insbesondere einen Abstand von 150ym oder kleiner aufweisen. Dadurch wird eine kompakte Bauform erhalten.
In einer Ausführung sind wenigstens von einem Teil der Halb- leiterchips, insbesondere von allen Halbleiterchips die ers¬ ten Anschlusskontakte miteinander elektrisch leitend verbunden. Auf diese Weise kann eine einfache Stromversorgung und eine einfache Ansteuerung der Halbleiterchips erreicht wer¬ den .
Die Erfindung wird im Folgenden anhand der Figuren näher er- läutert. Es zeigen
Fig. 1 eine schematische Darstellung einer ersten Ausführungsform eines Moduls mit einem ersten Träger, Fig. 2 eine schematische Darstellung eines Teilquerschnittes durch das Modul der Fig. 1,
Fig. 3 eine schematische Darstellung einer zweiten Ausführungsform eines Moduls mit einem Träger, wobei der Träger auf einem zweiten Träger angeordnet ist
Fig. 4 eine schematische Darstellung eines Querschnittes durch die zweite Ausführungsform des Moduls gemäß Fig. 3,
Fig. 5 eine schematische Darstellung eines zweiten Querschnittes durch die zweite Ausführungsform des Mo¬ duls der Fig.3, Fig. 6 eine schematische Darstellung einer weiteren Ausführungsform eines Moduls mit unterschiedlich großen Halbleiterchips,
Fig. 7 eine schematische Darstellung einer weitere Aus- führungsform eines Moduls mit unterschiedlich großen Halbleiterchips und mit freien Flächenberei¬ chen im Array der Hableiterchips,
Fig. 8 eine schematische Darstellung einer weiteren Aus- führungsform eines Moduls mit einer asymmetrischen
Anordnung der Halbleiterchips in Bezug auf eine Mittenachse, Fig. 9 eine Draufsicht auf eine weitere Ausführungsform eines Moduls mit zwei Trägern,
Fig. 10 eine Draufsicht auf eine weitere Ausführungsform eines Moduls mit zwei Trägern, und
Fig. 11 eine Draufsicht auf eine zusätzliche Ausführungs¬ form eines Moduls mit zwei Trägern. Fig. 1 zeigt in einer schematischen Darstellung eine Draufsicht auf ein Modul 1, das einen Träger 2 aufweist, wobei auf dem Träger 2 in einem vorgegebenen Bereich 3 lichtemittierende Halbleiterchips 4 angeordnet sind. In dem dargestellten Beispiel weist der Bereich 3 eine Rechteckform auf. Abhängig von der gewählten Ausführung kann der Bereich 3 auch andere Formen aufweisen. Die Halbleiterchips 4 sind ausgebildet, um elektromagnetische Strahlung zu erzeugen und insbesondere über eine Oberseite abzugeben. Die Halbleiterchips 4 sind in einem vorgegebenen Raster in Reihen und Spalten innerhalb des rechteckförmigen Bereichs 3 angeordnet. In dem dargestellten Ausführungsbeispiel sind die Halbleiterchips 4 gleich groß und weisen beispielsweise den gleichen Aufbau auf. Abhängig von der gewählten Ausführung können die Halbleiterchips auch unterschiedliche Größen, einen unterschiedlichen Aufbau und unterschiedliche Eigenschaften aufweisen. Beispielsweise kön¬ nen die Halbleiterchips 4 elektromagnetische Strahlung mit verschiedenen Wellenlängen emittieren. Die Halbleiterchips 4 weisen erste Anschlusskontakte 5 auf, die auf einer Oberseite der Halbleiterchips 4 angeordnet sind, und die jeweils mit einer ersten elektrischen Leitung 6 verbunden sind. Die ersten elektrischen Leitungen 6 sind als planare Leitungen, d.h. PI (planar interconnect ) Leitungsflächen ausgebildet. Die ersten elektrischen Leitungen 6 sind zwischen den Halbleiterchips 4 angeordnet und bilden eine Gitterstruktur. In dem dargestellten Ausführungsbeispiel bilden die planaren
elektrischen Leitungen 6 eine elektrisch leitende Gitterstruktur, die jeden Halbleiterchip 4 einrahmt. Die ersten elektrischen Anschlusskontakte 5 der Halbleiterchips 4 sind somit alle miteinander elektrisch leitend verbunden. Die Halbleiterchips 4 sind mit einem geringen Abstand zueinander angeordnet. Somit können die Abstände der Kanten zweier be¬ nachbarter Halbleiterchips 4 im Bereich von 250 ym oder klei- ner, insbesondere im Bereich von 150ym oder kleiner ausgebildet sein.
Weiterhin ist eine Anschlussleitung 7 vorgesehen, die beispielsweise als planare elektrische Leitung ausgebildet ist. Die Anschlussleitung 7 ist mit einer ersten elektrischen Leitung 6 verbunden. Die Anschlussleitung 7 kann auch mit mehreren ersten elektrischen Leitungen direkt verbunden sein. Die Anschlussleitung 7 ist neben dem Bereich 3 auf dem Träger 2 angeordnet und zu zwei Anschlussbereichen 9, 10 geführt. In dem ersten und dem zweiten Anschlussbereich 9, 10 ist jeweils ein Steuergerät 11, 12 angeordnet. Zudem weisen die Steuerge¬ räte 11,12 eine Vielzahl von elektrischen Kontakten 8 auf. Die Anschlussleitung 7 ist wenigstens mit einem Kontakt 8 des ersten und des zweiten Steuergerätes 11,12 verbunden, um die ersten Anschlusskontakte 5 der Halbleiterchips mit einer elektrischen Spannung zu versorgen. Abhängig von der gewählten Ausführung kann auch nur ein Anschlussbereich oder ein Steuergerät vorgesehen sein. Weiterhin ist eine weitere Anschlussleitung 7 vorgesehen, die beispielsweise als planare elektrische Leitung ausgebildet ist. Die weitere Anschlussleitung 7 ist mit einer ersten elektrischen Leitung 6 verbunden. Die weitere Anschlussleitung 7 kann auch mit mehreren ersten elektrischen Leitungen 6 direkt verbunden sein. Die weitere Anschlussleitung 7 ist neben dem Bereich 3 auf dem Träger 2 angeordnet und zu einem dritten und einem vierten Anschlussbereich 15,16 für ein drittes und fünftes Steuergerät geführt. In dem dritten und dem fünften Anschlussbereich 15,16 ist jeweils ein Steuerge- rät 41, 42 angeordnet. Zudem weisen die Steuergeräte 41,42 eine Vielzahl von elektrischen Kontakten 8 auf. Die weitere Anschlussleitung 7 ist mit jeweils einem Anschlusskontakt 8 des dritten und des vierten Steuergerätes 11,12 verbunden, um die ersten Anschlusskontakte 5 der Halbleiterchips mit einer elektrischen Spannung zu versorgen. Abhängig von der gewählten Ausführung kann auch nur ein Anschlussbereich oder ein nur ein Steuergerät vorgesehen sein.
Weiterhin sind auf dem Träger 2 Trägerkontakte 13 vorgesehen. Die Trägerkontakte 13 sind über weitere Anschlussleitungen 14 mit ersten Kontakten 8 der Steuergeräte 11,12 elektrisch leitend verbunden. Somit werden zweite Anschlusskontakte der Halbleiterchips mit einer elektrischen Spannung versorgt. Die weiteren Anschlussleitungen 14 können in Form von planaren elektrischen Leitungen ausgebildet sein.
In dem dargestellten Ausführungsbeispiel sind an jeder Längs- seite des Bereiches 3 zwei Anschlussbereiche 9, 10, 15, 16 für die Steuergeräte vorgesehen. Zwischen den Anschlussberei¬ chen 9, 10, 15, 16 und dem Bereich 3 sind jeweils zwei Reihen von Trägerkontakten 13 vorgesehen. Zudem sind zwei Reihen von Trägerkontakten 13 zwischen den zwei Anschlussbereichen 9, 10, 15, 16 und den entsprechenden Rändern des Trägers 2 vorgesehen. Weiterhin sind auf dem Träger 2 Kontaktpads 17 angeordnet, wobei jeweils zwei Kontaktpads in einem Eckbereich des Trägers 2 angeordnet sind. Die Kontaktpads können jedoch auch in anderen Bereichen des Trägers 2 angeordnet sein. Die Kontaktpads sind mit nicht dargestellten elektrischen Leitungen mit Kontakten 8 der Steuergeräte 11,12,41,42 verbunden, um die Steuergeräte mit Strom oder mit Daten zu versorgen.
Für eine vereinfachte Darstellung ist nur ein Teil der weite- ren Anschlussleitungen 14 dargestellt, die die Trägerkontakte 13 mit den Kontakten 8 der Steuergeräte 11,12,41,42 verbinden. Die elektrisch leitende Verbindung kann direkt zwischen den weiteren Anschlussleitungen 14 und den Kontakten 8 der Steuergeräte 11,12 oder über weitere Kontakte auf dem Träger 2 erfolgen.
Der Träger 2 kann z.B. in Form einer Leiterplatte, in Form einer Siliziumschicht, in Form einer Saphirschicht und/oder in Form einer Siliziumkarbidschicht ausgebildet sein. Der Träger 2 kann als Keramiksubstrat ausgebildet sein. Bei¬ spielsweise kann der Träger 2 aus einem AI2O3/AIN- Keramiksubstrat (zwei oder mehrlagig) ausgebildet sein.
Eine planare elektrische Leitungsschicht ist aus einem metal¬ lischen Material gefertigt, wobei das metallische Material lokal beispielsweise in Form einer metallischen Paste oder einer silberhaltigen Paste aufgebracht wird. Zu diesem Zweck können Prozesse wie ein Schablonendruckprozess , ein Sieb- druckprozess , ein Dosierprozess (Dispensing) oder ein tröpf- chenförmiges Aufbringen mithilfe einer Druckvorrichtung (Jet- ting) durchgeführt werden. Ein weiterer in Betracht kommender Prozess zum Ausbilden der elektrisch leitenden planaren Lei- tungsschicht ist eine elektrochemische Abscheidung zusammen mit einer Fototechnik. Zunächst kann eine Startschicht gro߬ flächig abgeschieden werden. Die Startschicht kann zum Beispiel TiCu aufweisen und durch Sputtern erzeugt werden. Auf der Startschicht kann anschließend eine zur Maskierung die- nende strukturierte Fotolackschicht ausgebildet werden. Die Fotolackschicht weist einen die Startschicht freilegenden Öffnungsbereich auf, der auf die auszubildende planare Lei¬ tungsschicht abgestimmt ist. Nachfolgend kann das elektroche¬ mische Abscheiden erfolgen. Hierbei wird die Startschicht als Abscheideelektrode verwendet, auf der in dem Öffnungsbereich der Fotolackschicht ein metallisches Material, zum Beispiel Kupfer, aufgebracht wird. Anschließend kann die Fotolack¬ schicht entfernt werden, und es kann ein Ätzprozess durchge¬ führt werden, um die Startschicht außerhalb des Bereichs der planaren Leitungsschicht zu entfernen.
Fig. 2 zeigt in einer schematischen Darstellung einen Teilquerschnitt durch das Modul 1 der Fig. 1. Es sind drei Halb¬ leiterchips 4 im Querschnitt dargestellt, die in ein
elektrisch isolierendes Material 18 eingebettet sind. Die
Halbleiterchips 4 liegen mit einer Unterseite 19 auf weiteren elektrischen Trägerkontakten 20 auf. Die weiteren Trägerkontakte 20 sind auf einer Oberseite des Trägers 2 angeordnet. Zudem weisen die Halbleiterchips 4 auf der Unterseite 19 zweite Anschlusskontakte 21 auf, die mit den weiteren Träger¬ kontakten 20 in Verbindung stehen. Die weiteren Trägerkontakte 20 können beispielsweise in Form von Lotflächen, insbeson- dere in Form von HBH (heated bond head) -Lötflächen ausgebil¬ det sein. Als Lotmaterial können AuSn, SnAgCu, SnAg oder ent¬ sprechend geeignete Materialien verwendet werden. Auch Ag- Sinterpasten können als Lotmaterial verwendet werden. Zudem weist jeder Halbleiterchip 4 auf der Oberseite einen ersten Anschlusskontakt 5 auf. In dem dargestellten Beispiel ist der erste Anschlusskontakt 5 jeweils in einem Eckbereich der Oberseite des Halbleiterchips 4 angeordnet. Auf dem ers¬ ten Anschlusskontakt 5 und auf dem elektrisch isolierenden Material 18, das zwischen zwei Halbleiterchips 4 angeordnet ist und an den ersten Anschlusskontakt 5 angrenzt, ist eine erste elektrische Leitung 6 als planare Leitung angeordnet. Das Material 18 bildet ellektrisch isolierende Stege 23 zwi¬ schen den Halbleiterchips 4. In dem dargestellten Ausfüh- rungsbeispiel erstreckt sich das elektrische Material 18 über die Oberseite des Halbleiterchips 4 und damit über die Ober¬ seite des ersten Anschlusskontaktes 5 hinaus. Die erste planare Leitung 6 ist auf dem ersten Anschlusskontakt 5 auf¬ gebracht und erstreckt sich ausgehend von der Oberseite des ersten Anschlusskontaktes 5 bis auf eine Oberseite des Mate¬ rials 18 in einen Mittenbereich zwischen zwei Halbleiterchips 4. Weiterhin sind in dem dargestellten Ausführungsbeispiel die Oberseite der Halbleiterchips 4 und das Material 18 und die ersten planaren Leitungen 6 mit einer Deckschicht 22 aus einem elektrisch isolierenden Material bedeckt. Die Deckschicht 22 ist durchlässig für die vom Halbleiterchip 4 erzeugte elektromagnetische Strahlung. Abhängig von der gewählten Ausführungsform kann die Deckschicht 22 Konversionsmate¬ rial zum Verschieben der Wellenlänge der vom Halbleiterchip 4 erzeugten elektromagnetischen Strahlung aufweisen. Beispielsweise kann Phosphor in der Deckschicht 22 angeordnet sein. Die Deckschicht 22 kann beispielsweise ein Polymermaterial, zum Beispiel Silikon aufweisen. Abhängig von der gewählten Ausführungsform kann das Phosphormaterial nur im Bereich der Abstrahlseite der Halbleiterchips 4 angeordnet sein.
Das elektrisch isolierende Material 18 bildet zwischen den Halbleiterchips 4 Stege 23 aus. Auf diese Weise sind die
Halbleiterchips 4 in eine Gitterstruktur aus Stegen 23 einge¬ bettet. In dem dargestellten Ausführungsbeispiel überdeckt ein Steg 23 in einem Bereich angrenzend an en Halbleiterchip 4 die Oberseite des Halbleiterchips 4. Zudem überdeckt ein Steg 23 angrenzend an den Halbleiterchip 4 eine Unterseite 19 des Halbleiterchips 4. Somit ist ein Halbleiterchip von oben und von unten in den Steg 23 eigebettet. Dadurch wird eine gute mechanische Fixierung des Halbleiterchips 4 im Material 18 erreicht. Weiterhin wird durch den Steg 23, der über die Oberseite des Halbleiterchips 4 hinausgeht, und durch die ersten elektrischen Leitungen 23, die Lichtundurchlässig sind, eine optische Trennung der einzelnen Halbleiterchips 4 erreicht . Die weiteren elektrischen Trägerkontakte 20 sind über erste
Durchkontaktierungen 24 zu einer zweiten Leitungsebene 25 geführt. Ausgehend von der zweiten Leitungsebene 25 sind zweite Durchkontaktierungen 26 vorgesehen, die die zweite Leitungsebene 25 mit einer dritten Leitungsebene 27 verbinden. Abhän- gig von der gewählten Ausführungsform ist die zweite Leitungsebene 25 und/oder die dritte Leitungsebene 27 seitlich über dem Bereich 3 der Halbleiterchips 4 herausgeführt und nach oben zur Oberseite des Trägers 2 geführt und mit Träger¬ kontakten 13 verbunden. Der in Fig. 2 dargestellte Träger stellt einen Mehrschichtträger mit wenigstens einer Leitungs¬ ebene für eine elektrische Umverdrahtung dar. Dadurch kann für jeden Halbleiterchip 4 eine getrennte elektrische Leitung vom zweiten Anschlusskontakt 21 zu einem Trägerkontakt 13 (Fig.l) hergestellt werden. Die Trägerkontakte 13 (Fig.l) sind auf einer Oberseite und/oder auf einer Unterseite des Trägers 2 ausgebildet. Auf diese Weise ist jeder zweite An¬ schlusskontakt 21 eines Halbleiterchips 4 individuell von ei¬ nem Steuergerät ansteuerbar. Abhängig von der gewählten Ausführungsform kann der Träger 2 auf die zweiten Durchkontaktierungen 26 und die dritte Leitungsebene 27 verzichten. Zudem können abhängig von der ge- wählten Ausführungsform auch mehr als zwei Leitungsebenen im Träger 2 vorgesehen sein, um die zweiten Anschlusskontakte 21 seitlich über dem Bereich 3 herauszuführen und mit weiteren Trägerkontakten 13 zu verbinden. Weiterhin können auch nur erste Durchkontaktieren 24 vorgesehen sein, die zu einer Un- terseite des Trägers 2 geführt sind.
Fig. 3 zeigt eine schematische Ansicht auf eine weitere Aus¬ führungsform eines Moduls, das im Wesentlichen gemäß Fig. 1 ausgebildet ist, wobei jedoch der Träger 2 auf einem zweiten Träger 28 angeordnet ist. Zudem sind die Anschlussbereiche 9,10,15,16 und die Steuergeräte 11,12,41,42 auf dem zweiten Träger 28 angeordnet. Die Trägerkontakte 13 sind angrenzend an den Bereich 3 zwischen dem Bereich 3 und den Anschlussbereichen 9, 10, 15, 16 angeordnet. Auch in dieser Ausführung weist der Träger 2 Leitungsebenen gemäß Fig.2 auf, so dass die zweiten Anschlussbereiche der Halbleiterchips 4 jeweils mit einem Trägerkontakt 13 elektrisch leitend verbunden ist. Zudem sind die Kontaktpads 17 auf dem zweiten Träger 28 ange¬ ordnet. Die Kontaktpads 17 sind zwischen den Anschlussberei- chen 9, 10, 15, 16 und dem Rand des zweiten Trägers 28 ange¬ ordnet. Auch bei dieser Ausführungsform sind die Trägerkontakte 13 mit den Kontakten 8 der Steuergeräte
elektrisch leitend verbunden. Weiterhin sind die Anschlussleitungen 7 mit einer ersten Leitung 6 des Bereiches 3 elektrisch leitend verbunden und mit wenigstens einem Kontakt 8 eines Steuergerätes 11, 12, 41, 42 elektrisch leitend verbunden. Die Halbleiterchips 4 und der Bereich 3 und der Träger 2 sind gemäß den Figuren 1 und 2 aufgebaut. Zudem sind die Steuergeräte 11, 12, 41, 42 gemäß Fig.l ausgebildet.
Zudem ist bei einer Ausbildungsform angrenzend an den ersten Träger 2 in einem gestrichelten Bereich des zweiten Trägers 28 eine Schicht 44 aus einem elektrisch isolierenden Material 18 ausgebildet. Die Anschlussleitungen 7 und die weiteren Anschlussleitungen 14 sind bei dieser Ausführungsform auf der Schicht 44 angeordnet und insbesondere als planare Leitungen ausgebildet. Die Halbleiterchips 4 sind mit einem geringen Abstand zueinander angeordnet. Somit können die Abstände der Kanten zweier benachbarter Halbleiterchips 4 im Bereich von 250 ym oder kleiner, insbesondere im Bereich von 150ym oder kleiner ausgebildet sein. Fig. 4 zeigt einen Teilquerschnitt durch das Modul der Figur 3 im Bereich einer Anschlussleitung 7. Die Halbleiterchips 4 weisen auf der Oberseite erste Anschlusskontakte auf, die mit ersten planaren Leitungen 6 elektrisch leitend verbunden sind. Die Halbleiterchips 4 sind in ein elektrisch isolieren- des Material 18 eingebettet. Zudem ist der Träger 2 auf einem zweiten Träger 28 angeordnet. Der zweite Träger 28 kann beispielsweise als Wärmesenke dienen und Metall aufweisen, ins¬ besondere als Metallplatte ausgebildet sein. In dieser Aus¬ führungsform ist ein erstes Steuergerät 11 auf dem zweiten Träger 28 neben dem Träger 2 angeordnet. Zwischen dem Träger 2 und dem ersten Steuergerät 11 ist die Schicht 44 aus dem elektrisch isolierenden Material angeordnet, so dass die Anschlussleitung 7 als planare Leitung auf der Oberseite der Schicht 44 zum Kontakt 8 des ersten Steuergerätes 11 geführt werden kann. Durch das Vorsehen der Schicht 44 zwischen dem Träger 2 und dem Steuergerät 11, ist es möglich, die An¬ schlussleitung 7 als planare Leitung auszubilden.
Fig. 5 zeigt einen zweiten Querschnitt durch die Anordnung der Fig. 3 im Bereich einer weiteren Anschlussleitung 14. Die Anschlussleitung 14 ist als planare Leitung ausgebildet und auf der Schicht 44 angeordnet. Die Anschlussleitung 14 ist über eine dritte elektrisch leitende Durchkontaktierung 43 mit einem Trägerkontakt 13 des Trägers 2 verbunden. Zudem ist die Anschlussleitung 14 mit einem Kontakt 8 des Steuergerätes 11 verbunden. In der gleichen Weise kann bei der Ausbildung des Moduls 1 gemäß Fig. 1 mit nur einem Träger 2 eine Schicht aus einem elektrisch isolierendes Material 18 auf dem Träger 2 zwischen dem Bereich 3 und den Steuergeräten 11, 12, 41, 42 ausgebil- det sein. Die Steuergeräte 11, 12, 41, 42 sind in der Ausfüh¬ rung der Fig. 1 auf dem Träger 2 angeordnet. Die Schicht aus dem Material 18 kann an den Bereich 3 und an die Steuergeräte 11, 12, 41, 42 angrenzen. Zudem kann die Schicht aus dem isolierenden Material 18 die gleiche Höhe wie die Steuergeräte 11, 12, 41, 42 und/oder wie die Halbleiterchips 4 bzw. wie die Stege 23 aufweisen. Dadurch können die planaren Anschlussleitungen 7 auf der Schicht aus dem isolierenden Material 18 in nahezu einer Ebene von dem Bereich 3 zu den Steu¬ ergeräten 11, 12, 41, 42 geführt werden. Somit können mithil- fe der Schicht aus dem elektrisch isolierenden Material 18 Höhenunterschiede zwischen Oberseiten der Halbleiterchips 4 und Oberseiten der Steuergeräte 11, 12, 41, 42 auf dem Träger 2 ausgeglichen werden. Zudem kann in dieser Ausführung der Fig. 1 die Schicht aus dem elektrisch isolierenden Material 18 zwischen dem Bereich der Trägerkontakte 13 und den Steuergeräten 11, 12, 41, 42 ausgebildet sein. Dadurch können die weiteren Anschlusslei¬ tungen 14 als planare Leitungen auf der Schicht aus dem elektrisch isolierenden Material 18 ausgebildet werden. Die weiteren Anschlussleitungen 14 können über entsprechende dritte elektrisch leitende Durchkontaktierung mit den Trägerkontakten 13 des Trägers 2 elektrisch leitend verbunden sein. Zudem sind die planaren weiteren Anschlussleitungen 14 mit Kontakten 8 des Steuergerätes 11 verbunden. Die planaren wei¬ teren Anschlussleitungen 14 können somit im Wesentlichen in einer Ebene ausgebildet werden.
Fig. 6 zeigt eine Draufsicht auf eine weitere Ausführungsform eines Moduls 1, das im Wesentlichen gemäß der Ausführungsform der Fig. 1 ausgebildet ist. Im Gegensatz zu der Ausführungs¬ form der Fig. 1 weist diese Ausführungsform unterschiedlich große Halbleiterchips 4, 30 auf. In dem dargestellten Ausfüh- rungsbeispiel sind zwei unterschiedliche Größen von Oberflä¬ chen von Halbleiterchips 4, 30 gewählt. In dem dargestellten Ausführungsbeispiel sind die zweiten Halbleiterchips 30, die eine größere Oberfläche als die Halbleiterchips 4 aufweisen, in gegenüberliegenden schmalen Seitenbereichen 31, 32 des Bereiches 3 angeordnet. Die zweiten Halbleiterchips 30 sind ebenfalls in das Material 18 eingebettet. Zudem weisen die zweiten Halbleiterchips 30 den gleichen Aufbau wie die Halb¬ leiterchips 4 auf und sind mit ersten Anschlusskontakten 5 an die ersten elektrischen Leitungen 6 angeschlossen. Weiterhin weist jeder zweite Halbleiterchip 30 einen zweiten Anschlusskontakt 21 auf, der über einen weiteren Trägerkontakt 20 und eine Umverdrahtung mit einem Trägerkontakte 13 verbunden ist. Die Trägerkontakte 13 sind mit Kontakten 8 der Steuergeräte verbunden.
Fig. 7 zeigt eine weitere Ausführungsform des Moduls gemäß Fig. 6, wobei jedoch in dieser Ausführungsform Teilbereiche 33, 34 des Bereichs 3, die an den ersten und den zweiten Seitenbereich 31,32 angrenzen, frei von Halbleiterchips sind. Somit können Halbleiterchips, die für eine gewünschte Strahl¬ formung nicht benötigt werden, eingespart werden.
Fig. 8 zeigt eine weitere Ausführungsform eines Moduls 1, das im Wesentlichen gemäß der Ausführungsform der Fig. 6 aufgebaut ist. In dieser Ausführungsform ist jedoch am ersten schmalen Seitenbereich 31 ein erster Teilbereich 33 vorgesehen, in dem keine Halbleiterchips angeordnet sind. Zudem sind angrenzend an den ersten Teilbereich 33 zweite Halbleiter- chips 30 mit größerer Fläche angeordnet. In einem Mittenbe¬ reich des Bereichs 3 sind Halbleiterchips 4 angeordnet, die eine kleinere Fläche als die zweiten Halbleiterchips 30 auf¬ weisen. Zudem ist die Anordnung der Halbleiterchips 4 und der zweiten Halbleiterchips 30 unsymmetrisch in Bezug auf eine Mittenachse des Bereichs 3 ausgebildet. Am zweiten schmalen Seitenbereich 32 sind nur in einem oberen zweiten Teilbereich 34 zweite Halbleiterchips 30 angeordnet. Auf diese Wei- se wird eine asymmetrische Ausgestaltung der Anordnung der Halbleiterchips 4, 30 im Bereich 3 erreicht.
Auch bei den Ausführungen der Module 1 gemäß den Figuren 6 bis 8 kann analog zu der Ausbildung der Fig. 3 bis 5 bei der Ausbildung des Moduls 1 mit nur einem Träger 2 eine Schicht aus einem elektrisch isolierendes Material 18 auf dem Träger 2 zwischen dem Bereich 3 der Halbleiterchips 4 und den Steuergeräten 11, 12, 41, 42 ausgebildet sein. Die Steuergeräte 11, 12, 41, 42 sind in der Ausführung der Fig. 6 bis 8 auf dem Träger 2 angeordnet. Die Schicht aus dem Material 18 kann an den Bereich 3 und an die Steuergeräte 11, 12, 41, 42 angrenzen. Zudem kann die Schicht aus dem isolierenden Material 18 die gleiche Höhe wie die Steuergeräte 11, 12, 41, 42 und/oder wie die Halbleiterchips 4 bzw. wie die Stege 23 auf¬ weisen. Dadurch können die planaren Anschlussleitungen 7 auf der Schicht aus dem isolierenden Material 18 in nahezu einer Ebene von dem Bereich 3 zu den Steuergeräten 11, 12, 41, 42 geführt werden. Somit können mithilfe der Schicht aus dem elektrisch isolierenden Material 18 Höhenunterschiede zwi¬ schen Oberseiten der Halbleiterchips 4 und Oberseiten der Steuergeräte 11, 12, 41, 42 auf dem Träger 2 ausgeglichen werden . Zudem kann auch in diesen Ausführungen der Fig. 6 bis 8 die Schicht aus dem elektrisch isolierenden Material 18 zwischen dem Bereich der Trägerkontakte 13 und den Steuergeräten 11, 12, 41, 42 ausgebildet sein. Dadurch können die weiteren Anschlussleitungen 14 als planare Leitungen auf der Schicht aus dem elektrisch isolierenden Material 18 ausgebildet werden. Die weiteren Anschlussleitungen 14 können über entsprechende dritte elektrisch leitende Durchkontaktierung mit den Trägerkontakten 13 des Trägers 2 elektrisch leitend verbunden sein. Zudem sind die planaren weiteren Anschlussleitungen 14 mit Kontakten 8 des Steuergerätes 11 verbunden. Die planaren wei¬ teren Anschlussleitungen 14 können somit im Wesentlichen in einer Ebene ausgebildet werden. Fig. 9 zeigt eine Draufsicht auf eine weitere Ausführungsform eines Moduls 1, bei dem Bereich 3 im Wesentlichen gemäß der Ausführungsform der Fig. 6 ausgebildet ist, wobei jedoch zwei Träger 2, 28 gemäß den Fig. 3-5 vorgesehen sind. Die Steuer- geräte sind auf dem zweiten Träger und der Bereich 3 mit den Halbleiterchips und die Trägerkontakte 13 sind auf dem Träger 2 angeordnet. Zudem ist bei dieser Ausführungsform angrenzend an den ersten Träger 2 in einem gestrichelten Bereich des zweiten Trägers 28 eine Schicht 44 aus einem elektrisch iso- lierenden Material 18 ausgebildet. Die Anschlussleitungen 7 und die weiteren Anschlussleitungen 14 sind bei dieser Ausführungsform auf der Schicht 44 angeordnet und insbesondere als planare Leitungen ausgebildet. Die Halbleiterchips 4 sind mit einem geringen Abstand zueinander angeordnet. Somit kön- nen die Abstände der Kanten zweier benachbarter Halbleiterchips 4 im Bereich von 250 ym oder kleiner, insbesondere im Bereich von 150ym oder kleiner ausgebildet sein.
Fig. 10 zeigt eine Draufsicht auf eine weitere Ausführungs- form eines Moduls 1, bei dem Bereich 3 im Wesentlichen gemäß der Ausführungsform der Fig. 7 ausgebildet ist, wobei jedoch zwei Träger 2,28 gemäß den Fig. 3-5 vorgesehen sind. Die Steuergeräte sind auf dem zweiten Träger und der Bereich 3 mit den Halbleiterchips und die Trägerkontakte 13 sind auf dem Träger 2 angeordnet. Zudem ist bei einer Ausbildungsform angrenzend an den ersten Träger 2 in einem gestrichelten Bereich des zweiten Trägers 28 eine Schicht 44 aus einem elektrisch isolierenden Material 18 ausgebildet. Die An¬ schlussleitungen 7 und die weiteren Anschlussleitungen 14 sind bei dieser Ausführungsform auf der Schicht 44 angeordnet und insbesondere als planare Leitungen ausgebildet. Die Halb¬ leiterchips 4 sind mit einem geringen Abstand zueinander angeordnet. Somit können die Abstände der Kanten zweier benachbarter Halbleiterchips 4 im Bereich von 250 ym oder kleiner, insbesondere im Bereich von 150ym oder kleiner ausgebildet sein . Fig. 11 zeigt eine Draufsicht auf eine weitere Ausführungs¬ form eines Moduls 1, bei dem Bereich 3 im Wesentlichen gemäß der Ausführungsform der Fig. 8 ausgebildet ist, wobei jedoch zwei Träger 2,28 gemäß den Fig. 3-5 vorgesehen sind. Die Steuergeräte sind auf dem zweiten Träger und der Bereich 3 mit den Halbleiterchips und die Trägerkontakte 13 sind auf dem Träger 2 angeordnet. Zudem ist bei einer Ausbildungsform angrenzend an den ersten Träger 2 in einem gestrichelten Bereich des zweiten Trägers 28 eine Schicht 44 aus einem elektrisch isolierenden Material 18 ausgebildet. Die An¬ schlussleitungen 7 und die weiteren Anschlussleitungen 14 sind bei dieser Ausführungsform auf der Schicht 44 angeordnet und insbesondere als planare Leitungen ausgebildet. Die Halb¬ leiterchips 4 sind mit einem geringen Abstand zueinander an- geordnet. Somit können die Abstände der Kanten zweier benachbarter Halbleiterchips 4 im Bereich von 250 ym oder kleiner, insbesondere im Bereich von 150ym oder kleiner ausgebildet sein . Auch bei den Ausführungsformen der Fig. 6 bis 11 sind die
Halbleiterchips 4 und die zweiten Halbleiterchips 30 mit ei¬ nem geringen Abstand zueinander angeordnet. Somit können die Abstände der Kanten zweier benachbarter Halbleiterchips 4 und die Kanten zweier benachbarter zweiter Halbleiterchips 30 im Bereich von 250 ym oder kleiner, insbesondere im Bereich von 150ym oder kleiner ausgebildet sein. Weiterhin kann auch der Abstand einer Kante eines Halbleiterchips 4 und einer Kante eines zweiten Halbleiterchips 30 im Bereich von 250 ym oder kleiner, insbesondere im Bereich von 150ym oder kleiner aus- gebildet sein.
Auch bei den Ausführungsformen der Fig. 3 bis 11 sind die ersten Anschlusskontakte 5 der Halbleiterchips 4 und, falls vorhanden, der zweiten Halbleiterchips 30 miteinander
elektrisch leitend verbunden.
Die folgenden Ausführungen beziehen sich auf alle Ausführungsbeispiele. Die Halbleiterchips 4,30 können beispielswei- se als Dünnfilm-LED-Chips ausgebildet sein. Die Halbleiter¬ chips können eine quadratische Fläche mit einer Größe von zum Beispiel 335 ym Kantenlänge aufweisen. Zudem können die Halb¬ leiterchips einen Anodenkontakt auf der Oberseite aufweisen. Die Halbleiterchips werden durch eine Lötmontage auf dem Trä¬ ger 2 angeordnet, befestigt und unterseitig elektrisch ange¬ schlossen. Die Halbleiterchips sind möglichst eng zueinander montiert, wobei beispielsweise ein Abstand zwischen zwei Halbleiterchips im Bereich von 50 ym liegen kann. Jeder Halb- leiterchip kann über die Unterseite über den Kathodenan- schluss mit einer eigenen Konstantstromquelle verbunden sein.
Abhängig von der gewählten Ausführungsform werden die Anodenkontakte der Halbleiterchips durch einen planaren Inter- connect-Kontakt miteinander verbunden, so dass einerseits keine oder kaum eine Lichtabschattung im Gegensatz zur Verwendung von Drahtkontakten entsteht und gleichzeitig eine op¬ tische Kanaltrennung zwischen den einzelnen Pixeln, das heißt den einzelnen Halbleiterchips entsteht.
Das Licht von Halbleiterchips, die z.B. blaues Licht emittie¬ ren, kann beispielsweise durch eine dünne Spray-Coating- Konverterschicht in weißes Licht umgewandelt werden. Die Kon¬ verterschicht kann eine Dicke von 50 ym oder kleiner aufwei- sen. Abhängig von der gewählten Ausführungsform besteht zwischen den einzelnen optischen Kanälen, d.h. einzelnen Halbleiterchips ein möglichst kleiner Abstand, so dass kein Lich¬ tabfall zwischen benachbarten Halbleiterchips erkennbar ist. Dies wird durch die Rahmenstruktur des elektrisch isolieren- den Materials 18 und durch die ersten planaren Leitungen 6 erreicht, die in Form einer Gitterstruktur ausgebildet sind. Die Gitterstruktur der planaren Leitungen 6 der beschriebenen Ausführungsformen des Moduls 1 umgibt jeweils einen Halb¬ leiterchip 4, d.h. in den dargestellten Ausführungen auf vier Seiten. Die Gitterstruktur weist somit eine Vielzahl von rechteckigen, insbesondere quadratischen Gitterelementen auf, die miteinander verbunden sind. Bei allen beschriebenen Ausführungsformen, bei denen die Anschlussleitungen 14 als planare Leitungen auf der Schicht 44 aus dem elektrisch isolierenden Material 18 angeordnet sind, sind die Anschlussleitungen 14 ist dritte elektrisch leitende Durchkontaktierungen 43 den Trägerkontakten 13 des Trägers 2 verbunden. Zudem sind die Anschlussleitungen 14 mit Kontakten 8 des Steuergerätes 11 verbunden.
Die Steuergeräte können als ungehäuste elektronische Schal- tungen oder als gehäuste Schaltungen (z.B. BGA) ausgebildet sein. Abhängig von der gewählten Ausführungsform liegen die elektrischen Kontakte der Steuergeräte auf der Oberseite und/oder auf der Unterseite. Die Steuergeräte können auf der Oberseite, im Inneren des Trägers oder auf der Rückseite des Trägers oder auf der Schicht aus dem elektrisch isolierenden Material 18 oder auf einer planaren Leitung angeordnet sein. Die Anordnung des Steuergeräts auf einem planaren Kontakt auf einer Schicht aus isolierendem Material weist den Vorteil auf, dass in einem letzten Schritt nach einem Test der Funk- tionsfähigkeit der Module nur die Module mit einem Steuerge¬ rät bestückt werden, die funktionsfähig sind. Die Kathodenanschlüsse der Halbleiterchips werden einzeln über eine Umver- drahtung im Träger mit den entsprechenden Kontakten der Steuergeräte verbunden und können im Falle einer CoB-Montage ebenfalls mit einem PI-Kontakt über dem Träger mit den elektrischen Kontakten der Steuergeräte verbunden werden.
Für die beschriebenen Anordnungen können Standardhalbleiterchips wie zum Beispiel UX:3-, ThinGaN-, Dünnfilm-Chips ver- wendet werden. Dadurch kann eine hochgenaue Chip-zu-Chip-
Platzierung mit einer Genauigkeit von z.B. +-50 ym durch Verwendung von Chip-Die-Bondern inklusive HBH-Kontakten erreicht werden. Somit können große Leuchtflächen in einem Modul realisiert werden, so dass eine einfache Optik für die Herstel- lung eines Scheinwerfers eines Fahrzeugs ausreicht.
Aufgrund der geringen Abstände zwischen den Halbleiterchips können dunkle Bereiche oder dunkle Kanten zwischen den Halb- leiterchips reduziert, insbesondere vermieden werden. Zudem kann ein guter Pixel-zu-Pixel-Kontrast auch mit dickeren und damit effizienteren Konversionsschichten durch eine optische Pixeltrennung mit optisch intransparenten oder wenig transpa- renten planaren Leitungen (PI-Kontaktstrukturen) erreicht werden .
Ein Träger 2 kann beispielsweise eine Größe von 10 x 16 mm aufweisen und beispielsweise in Form einer Multilayerkeramik ausgebildet sein. Auf dem Träger 2 können beispielsweise 320 Chips im 8 x 40-Array angeordnet sein. Die Kontaktpads 17 stellen ein elektrisches Modulinterface zur Stromversorgung und ein Modulinterface für die Datenleitungen zu den Steuergeräten dar. Die Steuergeräte enthalten für jeden Halbleiterchip eine Konstantstromquelle und gegebenenfalls weitere Elektronik für eine Kalibrierung der Strom- und Spannungsversorgung der Halbleiterchips. Zudem können die Steuergeräte Speicher für eine temporäre Pixelhelligkeit und ein Businter¬ face aufweisen. Weiterhin ist eine Integration weiterer
Elektronik denkbar. Abhängig von der gewählten Ausführungsform können die Steuergeräte auch außerhalb des Moduls ange¬ ordnet sein.
Der zweite Träger 28 kann aus einem elektrisch leitfähigen Material wie zum Beispiel Kupfer oder Aluminium bestehen, wobei zwischen dem Träger 2 und dem zweiten Träger 28 eine elektrisch isolierende Schicht zum Beispiel mit Lötstopplack oder Keramiklayer vorgesehen ist, um den Träger 2 vom zweiten Träger 28 elektrisch zu isolieren. Für die Ausbildung der planaren Leitungen ist eine Montageebene in etwa auf Höhe der Emissionsebene der Halbleiterchips von Vorteil. Die Montage¬ ebene kann beispielsweise durch einen Verguss aus einem fo- tostrukturierbaren Material (zum Beispiel SINR, Ormocere) , einem hochgefüllten Epoxid oder Silikon, das mit FAM-Molding oder Dam&Fill aufgebracht und laserstrukturiert wurde. Die
Oberflächen der Halbleiterchips und die ersten Anschlusskontakte der Halbleiterchips sind abhängig von der gewählten Ausführungsform frei von Vergussmaterial. Abhängig von der gewählten Ausführungsform und um Kurzschlüsse an den Kanten der Halbleiterchips zu vermeiden und um eine Kavität um die Halbleiterchips auszubilden, kann es vorgesehen sein, auf dem Vergussmaterial ein weiteres zum Beispiel fotostrukturiertes Dielektrikum auszubringen.
Die planaren Leitungen können aus Titan, Platin, Gold, Kupfer, Silber, Nickel, Aluminium, Vanadium, Chrom, Wolfram, Zinnoxid, Zinkoxid, ITO, leitfähigem Polymer, Graphenen usw. bestehen. Weiterhin kann auf der Oberseite der planaren Leitungen 6 ein reflektierendes Abschlussmetall wie zum Beispiel Silber aus Effizienzgründen vorgesehen sein. Die Konversionsschicht kann partiell strukturiert oder unstrukturiert sein. Die Konversionsschicht kann eine Dicke von größer oder klei- ner 50 ym aufweisen. Zudem kann die Konversionsschicht aus Konverterpartikeln und Silikon, Glaspartikeln oder Keramik- Matrix bestehen. Die Konversionsschicht kann durch Layer- transfer, Spraycoating, Dam&Fill, EPD, Folienlamination usw. aufgebracht werden. Die Anordnung der Fig. 3 weist den Vor- teil auf, dass die Steuergeräte nicht auf dem Träger 2 ange¬ ordnet sind und dadurch der Träger 2 kleiner ausgebildet werden kann. Dadurch kann Trägermaterial, insbesondere eine teu¬ re Keramik, eingespart werden. Durch die Anordnung von größeren Halbleiterchips können zum Beispiel mehrere Stromquellen zusammen einen Halbleiterchip ansteuern oder Stromquellen mit entsprechend höheren Strömen eingesetzt werden.
BEZUGSZEICHENLISTE
1 Modul
2 Träger
3 Bereich
4 Halbleiterchip
5 erster Anschlusskontakt
6 erste elektrische Leitung
7 Anschlussleitung
8 Kontakt
9 erster Anschlussbereich
10 zweiter Anschlussbereich
11 erstes Steuergerät
12 zweites Steuergerät
13 Trägerkontakt
14 weitere Anschlussleitung
15 dritter Anschlussbereich
16 vierter Anschlussbereich
17 Kontaktpad
18 Material
19 Unterseite
20 weiterer Trägerkontakt
21 zweiter Anschlusskontakt
22 Deckschicht
23 Steg
24 erste Durchkontaktierung
25 zweite Leitungsebene
26 zweite Durchkontaktierung
27 dritte Leitungsebene
28 zweiter Träger
30 zweiter Halbleiterchip
31 erster schmaler Seitenbereich
32 zweiter schmaler Seitenbereich
33 erster Teilbereich
34 zweiter Teilbereich
41 drittes Steuergerät
42 viertes Steuergerät
43 dritte Durchkontaktierung œchicht

Claims

PATENTA S PRÜCHE
Modul (1) für eine Leuchte, insbesondere für einen
Scheinwerfer eines Fahrzeuges, mit einem Träger (2), wobei auf dem Träger (2) lichtemittierende Halbleiterchips
(4, 30) angeordnet sind, wobei erste planare elektrische Leitungen (6) auf dem Träger (2) angeordnet sind, wobei erste Anschlusskontakte (5) der Halbleiterchips (4, 30) mit den ersten elektrischen Leitungen (6) verbunden sind, wobei die ersten Leitungen (6) zu einem Randbereich der Anordnung der Halbleiterchips (4, 30) geführt sind, wobei eine Anschlussleitung (7) neben der Anordnung der Halbleiterchips (4, 30) auf dem Träger (2) angeordnet ist, wobei die Anschlussleitung (7) mit wenigstens einer elektrischen Leitung (6) elektrisch leitend verbunden ist, wobei auf dem Träger (2) weitere Trägerkontakte (20) angeordnet sind, wobei die Halbleiterchips (4, 30) auf den weiteren Trägerkontakten (20) angeordnet sind, wobei ein Halbleiterchip (4, 30) auf einer Unterseite einen zweiten Anschlusskontakt (21) aufweist, wobei die zweiten Anschlusskontakte (21) mit den weiteren Trägerkontakten
(20) elektrisch verbunden sind, wobei die weiteren Trägerkontakte (20) über wenigstens eine elektrische Leitung
(24, 25, 26, 27), die im Träger (2) angeordnet ist, mit Trägerkontakten (13) verbunden sind, wobei die Trägerkontakte (13) und die Anschlussleitung (7) für eine Stromversorgung der Halbeleiterchips (4) vorgesehen sind.
Modul nach Anspruch 1, wobei die Anschlussleitung (7) als planare Leitung ausgebildet ist.
Modul nach Anspruch 1 oder 2, wobei die Trägerkontakte (13) mit planaren weiteren Anschlussleitungen (14) verbunden sind, die für eine elektrische Stromversorgung, insbesondere für eine Verbindung mit Kontakten (8) eines Steuergerätes (11, 12, 41, 42) vorgesehen sind. 4. Modul nach einem der vorhergehenden Ansprüche, wobei die Leitungen (24, 25, 26, 27) im Träger seitlich über die Anordnung (3) der Halbleiterchips (4, 30) hinaus geführt sind und mit den Trägerkontakten (13) verbunden sind, wobei die Trägerkontakte (13) auf einer Oberseite des Trä¬ gers (2) angeordnet sind.
5. Modul nach einem der vorhergehenden Ansprüche, wobei die Halbleiterchips (4, 30) mit Seitenflächen in ein
elektrisch isolierendes Material (18) eingebettet sind, wobei das elektrisch isolierende Material (18) zwischen den Halbleiterchips (4, 30) Stege (23) ausbildet, wobei die ersten planaren elektrischen Leitungen (6) auf den Stegen (23) angeordnet sind.
6. Modul nach Anspruch 5, wobei die Stege (23) wenigstens abschnittsweise über Oberseiten der Halbleiterchips (4, 30) hinausragen.
7. Modul nach einem der Ansprüche 5 oder 6, wobei die Halb¬ leiterchips (4, 30) auf vier Seiten von Stegen (23) aus dem elektrisch isolierenden Material (18) umgeben sind.
8. Modul nach einem der Ansprüche 5 bis 7, wobei die Stege (23) sich etwas über einen Randbereich einer Oberseite und/oder etwas über einen Randbereich einer Unterseite eines Halbleiterchips erstrecken und den Halbleiterchip (4, 30) am Träger mechanisch halten.
9. Modul nach einem der vorhergehenden Ansprüche, wobei auf den Halbleiterchips (4, 30) eine Deckschicht (22) aus ei¬ nem elektrisch isolierenden Material aufgebracht ist, und wobei die Deckschicht insbesondere ein Konversionsmateri¬ al aufweist.
10. Modul nach einem der vorhergehenden Ansprüche, wobei auf dem Träger (2) wenigstens ein Steuergerät (11, 12, 41, 42) für die Halbleiterchips (4, 30) vorgesehen ist, wobei Kontakte (8) des Steuergerätes (11, 12, 41, 42) mit der Anschlussleitung (7) und mit den Trägerkontakten (13) elektrisch leitend verbunden sind.
Modul nach Anspruch 10, wobei eine Schicht (44) aus einem elektrisch isolierenden Material (18) zwischen dem Bereich (3) mit den Halbleiterchips (4) und dem Steuergerät (11, 12, 41, 42) auf dem Träger (2) vorgesehen ist, wobei auf der Schicht (44) die Anschlussleitung (7) als planare Leitung angeordnet ist.
Modul nach einem der vorhergehenden Ansprüche, wobei der Träger (2) auf einem zweiten Träger (28) angeordnet ist, wobei ein Steuergerät (11, 12, 41 ,42) neben dem Träger (2) auf dem zweiten Träger (28) angeordnet ist, wobei ei¬ ne Schicht (44) aus einem elektrisch isolierenden Material (18) zwischen dem Träger (2) und dem Steuergerät (11, 12, 41, 42) auf dem zweiten Träger (28) vorgesehen ist, wobei auf der Schicht (44) die Anschlussleitung (7) angeordnet ist.
Modul nach Anspruch 12, wobei zweite Anschlussleitungen (14) auf der Schicht (44) angeordnet sind und zum Steuer¬ gerät geführt sind, und wobei die zweiten Anschlusslei¬ tungen (14) über dritte Durchkontaktierungen (43) in der Schicht (44) mit Trägerkontakten (13) verbunden sind.
Modul nach einem der vorhergehenden Ansprüche, wobei die Halbleiterchips (4, 30) unterschiedliche Flächengrößen aufweisen .
Modul nach einem der vorhergehenden Ansprüche, wobei wenigstens in einem vorgegebenen Teilbereich (33, 34) angrenzend an einen obere Seite und angrenzend an eine schmale erste Seite des Trägers (2) keine Halbleiterchips (4, 30) angeordnet sind. 16. Modul nach einem der vorhergehenden Ansprüche, wobei die ersten Leitungen (6) eine Gitterstruktur bilden, die die einzelnen Halbleiterchips (4, 30) umgibt. 17. Modul nach einem der vorhergehenden Ansprüche, wobei wenigstens ein Teil der Halbleiterchips (4,30) in der Weise angeordnet sind, dass benachbarte Halbleiterchips (4,30) einen Abstand von 250ym oder kleiner aufweisen, insbesondere einen Abstand 150ym oder kleiner aufweisen, wobei insbesondere alle Halbleiterchips (4,30) in der Weise an¬ geordnet sind, dass benachbarte Halbleiterchips (4,30) einen Abstand von 250ym oder kleiner aufweisen, insbesondere einen Abstand von 150ym oder kleiner aufweisen.
Modul nach einem der vorhergehenden Ansprüche, wobei wenigstens von einem Teil der Halbleiterchips (4,30), ins¬ besondere von allen Halbleiterchips (4,30) die ersten An Schlusskontakte (5) miteinander elektrisch leitend ver¬ bunden sind.
PCT/EP2017/054573 2016-02-29 2017-02-28 Modul für eine leuchte WO2017148899A1 (de)

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DE102016103552.1A DE102016103552A1 (de) 2016-02-29 2016-02-29 Modul für eine Leuchte

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