WO2023156445A1 - Herstellungsverfahren, optoelektronisches halbleiterbauteil und träger - Google Patents

Herstellungsverfahren, optoelektronisches halbleiterbauteil und träger Download PDF

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WO2023156445A1
WO2023156445A1 PCT/EP2023/053736 EP2023053736W WO2023156445A1 WO 2023156445 A1 WO2023156445 A1 WO 2023156445A1 EP 2023053736 W EP2023053736 W EP 2023053736W WO 2023156445 A1 WO2023156445 A1 WO 2023156445A1
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WO
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structures
main side
compensating
contact
contact structures
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PCT/EP2023/053736
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Thomas Schwarz
Andreas Waldschik
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Ams-Osram International Gmbh
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body

Definitions

  • a method for producing a semiconductor component is specified.
  • an optoelectronic semiconductor component and a carrier for such an optoelectronic semiconductor component are specified.
  • One problem to be solved is to specify an optoelectronic semiconductor component that can be produced efficiently.
  • the method includes the step of providing a printed circuit board.
  • the printed circuit board includes, for example, a base body and at least one metallic electrical contact structure.
  • the contact structure includes, for example, one side of an electrical via and/or electrical conductor tracks.
  • the contact structure includes one or more of the following metals or consists of one or more of these metals: Ag, Al, Au, Cu, Ni, Sn, Pd.
  • the contact structure is made of copper or a copper alloy. It is possible for the contact structure to have a multilayer structure or to consist of just a single metal layer.
  • the printed circuit board has a first main side and a second main side. The main sides face each other .
  • the first main side is provided for mounting at least one semiconductor chip.
  • the second main side is set up for mounting the semiconductor component on an external carrier, such as a circuit arrangement.
  • the second main side can be set up for surface mounting, or SMT for short, of the semiconductor component.
  • the method includes the step of applying at least one electrical compensation structure.
  • the compensating structure or structures are attached to at least some of the contact structures on the first main side indirectly or directly, for example by means of sintering or baking or soldering or gluing.
  • each of the contact structures that are provided for a semiconductor chip can be electrically connected to one or more of the compensation structures.
  • the compensating structures and/or the contact structures can be arranged in pairs and/or assigned to one another. For example, every two of the balancing structures are combined in a pair and these two balancing structures are provided for a single semiconductor chip. Correspondingly, a pair of contact structures can be present, so that these two Contact structures are assigned to the relevant pair of compensation structures.
  • the compensating structures protrude beyond the relevant contact structures in a direction parallel to the first main side.
  • the contact structures of a pair, starting from the associated contact structures converge.
  • a distance between adjacent compensating structures assigned to one another is smaller than a distance between adjacent contact structures assigned to one another. This means that the compensating structures can be used to build finer and/or smaller electrical structures than is possible with the contact structures alone. In particular, there are smaller positional tolerances when the compensating structures are produced than when the contact structures are produced.
  • the distance between the adjacent compensating structures associated with one another is at most 50 pm or at most 20 pm or at most 15 pm or at most 10 pm or at most 6 pm. This makes it possible, for example, to attach small light-emitting diode chips, or LEDs for short, to the compensating structures.
  • the method is used to produce a semiconductor component and includes the following steps, in particular in the order given:
  • A) Providing a printed circuit board, having a first main side and a second main side as well as metallic electrical contact structures on the first main side, B) application of electrical compensating structures on the first main side, in particular directly on at least some of the contact structures, the compensating structures protruding beyond the relevant contact structures in a direction parallel to the first main side, with a maximum distance between adjacent compensating structures assigned to one another Is 20 pm and is smaller than a distance between adjacent, mutually associated contact structures.
  • the method further comprises: C) applying at least one semiconductor chip directly to the compensation structures assigned to one another, the contact structures and the assigned at least one semiconductor chip not overlapping when viewed from above onto the first main side.
  • a material used for this purpose, in particular for the compensating structures, can also offer an interconnect function.
  • the term pad refers in particular to an electrical connection surface that is set up for the attachment of a semiconductor chip.
  • Semiconductor components manufactured using this process can be used, for example, in the automotive sector, in consumer electronics or for interior lighting.
  • ie light-emitting diode chips with areas of, for example, less than 0.1 mm ⁇ 0.1 mm
  • Substrates with pad-to-pad distances in the range of 10 pm required there are only a few substrate technology approaches that can in principle meet these requirements, such as printed circuit boards with embedded conductor tracks, ETS-PCB for short, printed circuit boards with galvanized conductor tracks, SAT-PCB or Semi Additive Technology-PCB for short, or thin-film conductor track Films, such as Aj inomoto Build-up Films, ABE for short.
  • substrates are comparatively expensive or have technical disadvantages:
  • the contact pads are a few micrometers below a substrate surface and/or the structure distances are subject to relatively large tolerances of, for example, +/- 5 ⁇ m;
  • the interconnect material for the pLED contact must be applied to these available substrates in an additional process step, which causes additional costs and tolerances accordingly.
  • the method and semiconductor component described here is based in particular on the idea that a very simply constructed, roughly structured base substrate is combined as a printed circuit board with, for example, a cost-effective printing process that enables the desired structural spacing. There is no need to apply an additional interconnect material, since the printed material can act both as a conductor track or redistribution structures and as an interconnect into which the component is inserted and contacted by heating.
  • printed circuit boards also known as substrates
  • substrates are used in particular, which only have a rough structuring, which have no or hardly any topography, ie height differences, on a pLED mounting side.
  • this enables cost-effective printing with particularly fine screen meshes, also referred to as Fine Screen Mesh - Micro Gap.
  • This allows very small pad-to-pad distances to be implemented.
  • the resolution can be further improved by using pastes that can be structured lithographically, for example a raybrid material. Due to the combined use of these methods in particular, the substrate does not need to have any metallization directly under the semiconductor chip - an overlap between the printed material, i.e. the compensation structure, and the substrate metallization, i.e. the contact structure, is therefore, for example, outside a particularly critical component area, where the fine structuring is required.
  • the printed material i.e. the compensating structure, can serve as a conductor track and as an interconnect material at the same time.
  • a via cap also known as a cap
  • the necessary space for a via cap can be dispensed with, which means that the component size can be reduced and/or the top side of the component can be better utilized and printing on a flat substrate is made possible.
  • the method also includes a step C):
  • At least one semiconductor chip in particular an optoelectronic semiconductor chip
  • the semiconductor chip or each of the semiconductor chips or some of the semiconductor chips are each applied to two of the compensation structures.
  • the at least one semiconductor chip is electrically contact-connected by means of the compensation structures.
  • the at least one semiconductor chip can be applied directly to the associated compensating structures, or there is merely a connecting means, such as a solder or an electrically conductive adhesive, between the at least one semiconductor chip and the associated compensating structures.
  • At least one further semiconductor chip can be installed, for example a control chip such as an IC chip. It is possible for the further semiconductor chip to be electrically and mechanically contacted in the same way as the at least one optoelectronic semiconductor chip.
  • the semiconductor chips are applied per semiconductor component. For example, there are at least three or at least ten or at least 10 ⁇ or at least 10 ⁇ or at least 10 ⁇ of the semiconductor chips per semiconductor component. Alternatively or additionally, this number is at most 10 ⁇ or at most 10 ⁇ or at most 10 ⁇ or at most 10 ⁇ or at most 10 ⁇ .
  • the at least one optoelectronic semiconductor chip is set up to generate light, in particular visible light.
  • Different types of semiconductor chips can be combined with one another in one semiconductor component, for example red, green and blue emitting semiconductor chips and/or white and red emitting semiconductor chips and/or semiconductor chips with white emission of different correlated color temperatures.
  • the at least one semiconductor chip or all semiconductor chips or some of the semiconductor chips has a size of at most 0.3 mm x 0.3 mm or at most 0.1 mm x 0.2 mm when viewed from above on the first main side or not more than 0,1 mm x 0,2 mm or not more than 40 ⁇ m x 20 ⁇ m. That is, the semiconductor chips can be pLEDs.
  • each or some of the semiconductor chips can have a single luminous area.
  • the semiconductor chips or at least some of the semiconductor chips can have a plurality of light-emitting areas, so that pixelated semiconductor chips can be present.
  • the semiconductor chip or chips each have chip contact areas on a mounting side facing the first main side.
  • the at least one semiconductor chip can therefore be a flip chip.
  • the chip contact pads are attached to the associated compensation structures. For example, a distance between the chip contact areas is at most 20 ⁇ m or at most 10 ⁇ m.
  • the compensation structures are cured only after the semiconductor chips have been applied. This means, for example, that the semiconductor chips are attached to the circuit board by curing the compensating structures.
  • the compensating structures can thus serve as an interconnect, that is to say as a connecting means, between the printed circuit board and the semiconductor chips.
  • step A) comprises the following partial steps, in particular in the one specified Sequence :
  • step A) also includes the following sub-step, which can be carried out, for example, within step A2):
  • step A3) Complete removal of the metallization on the first main side, in particular at least some of the vias on the first main side being uncovered and these exposed vias forming the contact structures. Accordingly, in step A1), in particular a printed circuit board with one metallization each on the first and on the second main side was provided.
  • step B) includes the following sub-step:
  • the compensating structures may form conductor tracks, in particular starting from the vias or starting from a metallization directly on the vias.
  • the exposed vias form the contact structures.
  • the contact structures can consist of the exposed vias.
  • the exposed vias are then in particular not provided with a metallization that extends to the first main side.
  • the printed circuit board comprises one or more embedded conductor tracks on the first main side, which are electrically connected to the vias and which form the contact structures, optionally together with a portion of the relevant vias.
  • Embedded means, for example, that the conductor tracks are flush with the base body of the printed circuit board and thus run along the first main side and/or that the conductor tracks run at least partially within the base body and thus at least in places below the first main side.
  • a planarization layer is applied between adjacent vias, in particular ones associated with a specific semiconductor chip.
  • the planarization layer can completely cover an area of the first main side that lies between the vias in question. For example, in the direction away from the first main side, the planarization layer terminates flush with a metallization on the vias in question.
  • Compensation structures partially or completely on the Planarization layer generated. Starting from the relevant vias or the metallization on the relevant vias, the compensating structures of a pair then extend towards one another, for example as conductor tracks.
  • the printed circuit board is translucent, in particular for visible light.
  • the printed circuit board is clear or milky. This applies specifically to the base body of the printed circuit board.
  • the base body is then made, for example, from a translucent plastic or also from glass.
  • At least some of the contact structures are designed as conductor tracks, it being possible for the compensating structures to start from the conductor tracks that are comprised by the contact structure.
  • step B) comprises the following partial steps, in particular in the order given:
  • the compensating structures can be produced photolithographically.
  • step B) includes the following sub-step: B5) Creation of the compensating structures by means of screen printing and/or by means of stencil printing.
  • a large number of pairs are produced from the compensating structures and, in particular, one pair of associated contact structures is produced for each pair of these compensating structures.
  • the distance between the adjacent, mutually associated contact structures is greater than or equal to the distance between the adjacent, mutually associated compensating structures plus a positional tolerance of the compensating structures relative to the associated contact structures, and/or
  • the distance between the adjacent, mutually associated compensating structures is greater than or equal to an assembly tolerance for semiconductor chips plus a manufacturing tolerance of chip contact areas.
  • the positional tolerance and the assembly tolerance as well as the manufacturing tolerance can be determined, for example, by a statistical analysis of one or more of the semiconductor components produced, especially if many of the semiconductor chips are built into each semiconductor component.
  • the contact structures form a cross-shaped pattern and/or a star-shaped pattern and/or a T-shaped pattern in places or as a whole, as seen in a plan view of the first main side. It is possible that the compensating structures partially or completely overlap with the pattern. According to at least one embodiment, the compensating structures or some of the compensating structures each include one or any combination of two or all of the following elements:
  • connection area which is set up for attaching the semiconductor chips
  • connection area an extension which extends away from the connection area and is narrower than or equal in width to the associated connection area, as seen in plan view of the first main face, and
  • One or more extensions which run transversely to the extension and extend beyond the extension and are arranged at a distance from the connection area.
  • the width of the extension is greater than the distance between the adjacent compensating structures that are associated with one another.
  • a factor that limits the geometric precision of the compensating structures and thus an electrical contact is in particular the distance between the relevant compensating structures and not their width.
  • a width of the connection area exceeds the width of the extension by at least a factor of 1, 5 or by at least a factor of 2 or by at least a factor of 3. Alternatively or additionally, this factor is at most 10 or at most 6 or at most 3 .
  • the compensating structures are produced from a sintering paste and/or from a photosensitive paste and/or from an adhesive paste.
  • the compensating structures include one or more of the following materials or consist of one or more of these materials: Ag, Au, Cu, Ni, carbon.
  • the compensating structures can have one or more of the following carbon forms or consist of them: carbon black, carbon nanotubes, soot, graphite.
  • the contact structures are produced by means of etching and/or electroplating.
  • an optoelectronic semiconductor component is specified.
  • the optoelectronic semiconductor component is produced in particular using a method as described in connection with one or more of the above-mentioned embodiments. Features of the optoelectronic semiconductor component are therefore also disclosed for the method and vice versa.
  • the optoelectronic semiconductor component comprises:
  • a printed circuit board having a first main side and a second main side and metallic electrical contact structures on the first main side, electrical compensation structures on the first main side in particular directly on at least some of the contact structures, so that the compensating structures protrude beyond the relevant contact structures in a direction parallel to the first main side, and
  • the optoelectronic semiconductor chips are set up to generate light and have a maximum size of 0.1 mm x 0.2 mm when viewed from above on the first main side,
  • the optoelectronic semiconductor chips each have chip contact surfaces on a mounting side facing the first main side, and the chip contact surfaces are attached to the associated compensation structures, and
  • a distance between adjacent, mutually associated compensating structures is at most 15 pm and is smaller than a distance between adjacent, mutually associated contact structures s.
  • a carrier for an optoelectronic semiconductor component is specified.
  • the carrier is intended in particular for a method as described in connection with one or more of the above-mentioned embodiments. Features of the carrier are therefore also disclosed for the method and for the optoelectronic semiconductor component and vice versa.
  • the carrier is provided for an optoelectronic semiconductor component and comprises:
  • a printed circuit board having a first main side and a second main side and metallic electrical Contact structures on the first main page , and
  • the electrical equalizing structures on the first main side directly on at least some of the contact structures, so that the equalizing structures protrude beyond the relevant contact structures in a direction parallel to the first main side, the electrical equalizing structures being set up for attaching semiconductor chips, in particular optoelectronic semiconductor chips.
  • some or all of the optoelectronic semiconductor chips are micro-LEDs.
  • a micro-LED is, for example, any light-emitting diode, LED for short, and in particular not a laser, with a particularly small size. It is possible for micro-LEDs to have a growth substrate removed, so that the height of such micro-LEDs is, for example, in the range from 1.5 ⁇ m to 10 ⁇ m. Such micro-LEDs can be provided on wafers with non-destructively detachable holding structures for the micro-LED.
  • a micro-LED does not necessarily have to have a rectangular radiation emission area.
  • a micro-LED can have a radiation-emitting surface that is less than or equal to 100 ⁇ m or less than or equal to 70 ⁇ m in each lateral extent of the radiation-emitting surface, viewed in plan view of the micro-LED.
  • an edge length in particular viewed from above, is less than or equal to 70 ⁇ m or less than or equal to 50 ⁇ m.
  • micro-LEDs form pixels or sub-pixels and emit light of a defined color. Due to the small pixel size and high density with small spacing, micro-LEDs are suitable, among other things, for small monolithic displays for applications in the field of augmented reality, AR, especially for data glasses. In addition, work is being done on other applications, in particular the use in data communication or pixelated lighting applications.
  • Various spellings for micro-LEDs can be found in the literature, such as pLED, p-LED, uLED, u-LED or Micro Light Emitting Diode.
  • FIG. 1 shows a schematic sectional illustration of an exemplary embodiment of an optoelectronic semiconductor component described here
  • FIG. 2 shows a schematic top view of the optoelectronic semiconductor component of FIG. 1,
  • FIG. 9 shows a schematic sectional illustration of an exemplary embodiment of an optoelectronic semiconductor component described here
  • FIGS. 10 to 12 schematic sectional representations of steps of an exemplary embodiment of a production method for optoelectronic semiconductor components described here,
  • FIGS. 13 to 15 show schematic sectional illustrations of steps of an exemplary embodiment of a production method for optoelectronic semiconductor components described here,
  • FIGS. 16 to 18 schematic sectional representations of steps of an exemplary embodiment of a production method for optoelectronic semiconductor components described here,
  • FIGS. 19 to 21 schematic top views of steps of an exemplary embodiment of a production method for optoelectronic semiconductor components described here,
  • FIGS. 22 to 25, 27 and 29 schematic plan views of exemplary embodiments of carriers for optoelectronic semiconductor components described here,
  • FIGS. 26 and 28 show schematic top views of exemplary embodiments of printed circuit boards for optoelectronic semiconductor components , and described here
  • FIGS. 30 and 31 show schematic sectional illustrations of exemplary embodiments of optoelectronic semiconductor components described here.
  • the semiconductor component 1 includes a printed circuit board 2 .
  • the circuit board 2 is formed from a base 20 made of an opaque circuit board material such as FR-4.
  • the base body 20 can also be made of a ceramic, for example made of AlN, or made of a semiconductor material such as silicon.
  • Vias 23 are formed in the base body 20 .
  • the vias 23 can taper towards a first main side 21 .
  • the vias 23 are partially or completely filled with a metal.
  • the printed circuit board 2 contains a number of electrical connection areas 24 on a second main side 22 , which are set up for surface mounting of the semiconductor component 1 .
  • the coating 61 is, for example, a metal layer applied without external current, also referred to as an electroless plating layer.
  • the vias 23 and the connection surfaces 24 can be produced with comparatively large tolerances and thus inexpensively. This is done in particular by the use of electrical compensating structures 3 enables.
  • the compensating structures 3 are attached to the first main side 21 and contain compensating tracks 31, which are designed as conductor tracks and extend from the vias 23 to a semiconductor chip 4, such as a pLED.
  • the compensating structures 3 can be produced with smaller tolerances than the electrical structures of the printed circuit board 2 .
  • the circuit board 2 together with the compensating structures 3 forms a carrier 2 .
  • the semiconductor chip 4 is mounted on the two compensating tracks 31 of the compensating structures 3 , a first chip contact area 41 and a second chip contact area 42 being located on a mounting side 40 of the semiconductor chip 4 .
  • the mounting side 40 faces the first main side 21 .
  • An emission side 43 faces away from the carrier 10 .
  • a distance between the chip contact areas 41, 42 is, for example, 0.01 mm.
  • the semiconductor component 1 preferably has a large number of semiconductor chips 4 which are electrically contacted in the same way as the illustrated semiconductor chip 4 .
  • a protective body 62 made of a light-transmitting material is optionally present.
  • the protective body 62 can terminate flush with the carrier 10 and can completely cover the semiconductor chip 4 .
  • the protective body 62 includes a phosphor, not shown.
  • Such a protective body 62 can also be present in all other examples.
  • the semiconductor chip 4 according to FIGS. 1 and 2 can be applied directly to the compensating structure 3, which can be produced precisely, so that an additional connecting means, also referred to as an interconnect, is not required. Since only the compensating structures 3 have to be manufactured with small manufacturing tolerances, but not the printed circuit board 2, the carrier 10 can be manufactured comparatively inexpensively overall.
  • FIGS. 3 to 8 A production method for a semiconductor component 1 as shown in connection with FIGS. 1 and 2 is illustrated in FIGS. 3 to 8 .
  • a circuit board 2 is provided.
  • the printed circuit board 2 comprises through-contacts 23 , only one of the through-contacts 23 being shown to simplify the illustration; the same applies to all other through-contacts 23 ; this also applies to the other examples.
  • a metallization 25 is located on the base body 20 both on the first main side 21 and on the second main side 22 j e .
  • the metallizations 25 completely cover the main sides 21 , 22 and thus also the plated-through hole 23 .
  • a recess 7 can thereby arise on the first main side 21 .
  • a depth of the recess 7 is, for example, at most 40% or at most 20% of a diameter of the via
  • connection surfaces are made from the metallization there
  • the coating 61 is applied to the uncovered metal surfaces of the plated-through hole 23 and the connection surfaces 24 .
  • a raw material layer 32 is applied.
  • the raw material layer 32 is structured phototechnically, for example.
  • the raw material layer 32 is, for example, a Raybrid paste manufactured by TORAY INDUSTRIES, INC.
  • the raw material layer 32 can be of a photosensitive silver paste.
  • Photo structuring allows a high level of manufacturing accuracy to be achieved.
  • a screen printing process or a stencil printing process can also be used to produce the compensation structure
  • the semiconductor chips 4 are applied to the compensating structure 3 .
  • the compensation structure 3 is then baked, so that the semiconductor chips are formed at the same time
  • FIG. 1 A further example of the semiconductor component 1 is illustrated in FIG.
  • the vias 23 are formed by holes through the base body 20 which are provided with a metal layer 63 on the inside.
  • the metal layer 63 is in particular formed in one piece and continuously with the connection surfaces 24 and the contact structure 26 .
  • the connection surfaces 24 and the contact structure 26 thus start from the metal layer 63 and can surround the respective associated via 23 all around, as seen in a plan view of the main side 21, 22 in question.
  • connection surfaces 24 , the contact structure 26 and the metal layer 63 are optionally covered by the coating 61 . Furthermore, the vias 23 are optionally sealed with a filling 64 .
  • the filling 64 is made of an epoxy, for example. It is possible that the filling 64 does not reach the main sides 21 , 22 .
  • the contact structure 26 forms a common plane with the planarization layer 5 .
  • the compensating structure 3 is applied on this level.
  • the compensating structure 3 partially extends onto the contact structure 26 .
  • a distance between the contact structure 26 and the semiconductor chip 4 is bridged by the compensation structure 3 on the planarization layer 5 .
  • Semiconductor chip 4 not, in plan view of the first Main page 21 seen. This can also apply to all other examples of the semiconductor component 1 .
  • a printed circuit board with embedded conductor tracks also referred to as an ETS-PCB
  • the connection surfaces 24 and embedded conductor tracks 27 of the contact structure 26 are already structured and the optional coating 61 is applied.
  • the embedded conductor tracks 27 each start from the associated vias 23 .
  • the vias 23 widen in the direction of the first main side 21.
  • the second variant mentioned can apply in particular in all ETS-PCB-based examples.
  • the embedded conductor tracks 27 are, for example, not covered by a material of the base body 20 and run on or near the first main side 21 . It is possible that the embedded circuit traces 27 are set back from the first main side 21, for example by at most 5 pm or at most 2 pm, or that the embedded circuit traces 27, together with the optional coating 61, are flush with the first main side 21 , for example with a tolerance of at most 1 pm .
  • the compensating structure 3 is produced, for example from a silver paste. This is done, for example, by means of Screen printing or stencil printing, so that in particular no excess material for the compensating structure 3 is applied to the first main side 21 and so that no lithographic process is necessary.
  • a distance between the areas of the compensating structure 3 can be smaller than a width of the compensating structure 3, seen in plan view, not visible in FIG.
  • the compensating structure 3 partially extends to the embedded conductor tracks 27 . Because of the embedded conductor tracks 27, the distance that has to be bridged by the precisely applied compensating structure 3 from the associated via 23 can be reduced, so that a reduction in line resistance can be achieved.
  • the compensation structure 3 can compensate for a typical height tolerance of the substrate metallization, that is to say of the embedded conductor tracks 27 .
  • the at least one semiconductor chip 4 is applied, with the compensation structure 3 only being baked after the semiconductor chip 4 has been attached, analogously to the method step in FIG.
  • An ETS PCB is also used as the printed circuit board 2 in the method in FIGS. According to FIG. 13, the raw material layer 32 is applied. Then the raw material layer 32 is exposed to a radiation R . Excess material of the raw material layer 32 is then removed so that the compensating structure 3 is formed, see FIG.
  • the at least one semiconductor chip 4 is attached, for example analogously to the method steps in FIGS. 8 or 12.
  • the circuit board 2 is an essentially transparent body.
  • the base body 20 is made of a translucent plastic.
  • the base body 20 is a film, such as a polyethylene terephthalate film, PET film for short.
  • the contact structure 26 is located on the base body 20 , which in particular comprises conductor tracks 28 lying thereon.
  • the conductor tracks 28 are made of copper or a copper alloy, for example, and can be produced galvanically.
  • embedded conductor tracks can also be used, analogously to FIGS. 10 to 15.
  • Compensation structure 3 is produced according to FIG. This takes place, for example, in accordance with the method steps in FIG. 11 or in FIGS. 13 and 14.
  • the at least one semiconductor chip 4 is then attached according to FIG. 18, for example according to the method steps of FIGS. 8, 12 or 15.
  • a transparent base body 20 is also used in the method of FIGS. 19 to 21, but base bodies 20 made of ceramic or of an opaque plastic can also be used in the same way.
  • the transparent printed circuit board 2 is provided.
  • a cross-shaped, square pattern 29 is attached to the first main side 21 .
  • the pattern 29 is broken, for example, along a first diagonal direction in order to ensure a spacing between contact structures 26 associated with one another.
  • the contact structure 26 includes the conductor tracks 28 .
  • the conductor tracks 26 run, for example, along a second diagonal direction, so that the conductor tracks 28 cross the pattern 29 j e at one or more points.
  • connection points for the semiconductor chips 4 can be implemented.
  • the carrier 10 can be seen in FIG. 20, which results from the circuit board 2 together with the compensating structures 3 .
  • the compensation structures 3 each include a connection area 33 which is later connected to one of the chip contact areas 41 , 42 .
  • the compensating structures 3 each include an extension 35 which emanates from the associated connection areas 33 . Due to the Extensions 35, an exact positioning of the compensating structures 3 relative to the contact structure 26 is not mandatory, since in any case there are intersections with the pattern 29 and/or with the conductor tracks 28.
  • the optoelectronic semiconductor chips 4 are then applied, which are, for example, red, green and blue emitting pLEDs.
  • a further semiconductor chip 8 is present, which can be an IC chip for driving the optoelectronic semiconductor chips 4, for example.
  • the further semiconductor chip 8 can be contacted in the same way as the optoelectronic semiconductor chips 4 .
  • a circuit trace diagram for the further semiconductor chip 8 is not drawn in detail in FIG. 21, but is only illustrated in a greatly simplified manner.
  • the semiconductor chips 4 , 8 are applied, for example, analogously to the methods described above.
  • the carriers 10 of the examples according to FIGS. 1 to 15 are based, for example, on opaque base bodies 20 .
  • Dimensions of these carriers 10, seen in a plan view of the first main side 21, are, for example, at least 0.5 mm ⁇ 0.5 mm and/or at most 5 mm ⁇ 5 mm, typically 1 mm ⁇ 0.5 mm.
  • the essentially transparent carrier 10 of FIGS. 16 to 21, designed for example as a film can be significantly larger and have dimensions of at least 5 cm x 10 cm and/or at most 1 mx 2 m, seen in a plan view of the first main side 21 exhibit .
  • the smaller carrier 10 according to Figures 1 to 15 contribute to
  • the larger carriers 10 of FIGS. 16 to 21 can carry many of the optoelectronic semiconductor chips 4, for example at least 100 and/or at most 10. 000 of the optoelectronic semiconductor chips 4 .
  • the mutually associated compensating structures 3, in particular their connection regions 33 to be at a distance of at least 5 ⁇ m and/or at most 20 ⁇ m or at most 50 ⁇ m from one another.
  • a width of the compensating tracks 31 and/or the extensions 35 is, for example, at least 5 ⁇ m and/or at most 500 ⁇ m.
  • a length of the compensating tracks 31 and/or the extensions 35 is, for example, at least 50 ⁇ m and/or at most 5 mm.
  • a size of the connection areas 33 depends in particular on a size of the chip contact surfaces 41 , 42 provided for this purpose.
  • a thickness of the compensating structures 3 is, for example, at least 0.2 ⁇ m and/or at most 20 ⁇ m, in particular at least 1 ⁇ m and/or at most 3 ⁇ m.
  • a thickness of the contact structures 26, 27, 28, 29 and/or the connection areas 24 is, for example, at least 1 ⁇ m and/or at most 40 ⁇ m.
  • a width of the contact structures 26, 27, 28, 29 and/or the connection areas 24 is, for example, at least 5 ⁇ m and/or at most 100 ⁇ m, in particular at least 10 ⁇ m and/or at most 20 ⁇ m.
  • FIG. 22 shows that the compensating structures 3 each have an extension 34 at an end of the extensions 35 facing away from the connection areas 33 .
  • the extensions 34 run transversely, in particular perpendicularly, to the associated extension 35 .
  • the compensating structures 3 can thus be bone-shaped when viewed from above.
  • An additional positioning tolerance of the compensating structures 3 compared to the contact structures 26 is achieved by the extensions 34 .
  • the compensating structures 3 have comparatively wide extensions 35 .
  • a width of the extensions 35 is, for example, at least 50% and/or at most 150% or at most 95% of a width of the respective connection areas 33 .
  • the width relates in particular to an extension perpendicular to the associated conductor tracks 28 .
  • the compensating structures 3 can therefore be designed like a herringbone pattern when viewed from above.
  • the compensating structures 3 are provided with rectangular connection areas 33 and round extensions 35 .
  • a diameter of the extensions 35 is greater than a diagonal length of the connection areas 33, for example.
  • the compensating structures 3 can be provided with comparatively long extensions 35, see FIG. A length of the extensions 35 exceeds the diagonal length of the connection areas 33 by at least a factor of 3 and/or by a maximum of a factor of 30, for example.
  • FIG. 25 also shows that only the pattern 29 is present, so that the contact structures 26 are free of the conductor tracks 28 . This is also possible in all other examples. A secure overlap with the associated contact structures 26 is nevertheless achieved by the long extensions 35 .
  • FIGS. 21 to 25 and 27 can be used correspondingly in all examples.
  • the statements relating to FIGS. 1 to 21 apply in the same way to FIGS. 22 to 25 and 27, and vice versa.
  • FIG. 26 shows that the contact structures 26 can each have contact point regions 65 .
  • the pad areas 65 are, for example, rounded extensions of the pattern 29 and/or the conductive traces 28 .
  • the contact point areas 65 overlap with the extensions 35, the connection areas 33 and the contact point areas 65 not overlapping, see FIG. In this case, the contact point regions 65 are preferably smaller than the connection regions 33 in order to achieve high transparency of the semiconductor component 1 . Due to the pad areas 65 in combination with the Extensions 35 large positioning tolerances can be achieved.
  • FIG. 28 shows that the contact structures 26 are provided with star-shaped contact point areas 65 in order to achieve large positioning tolerances, see also FIG. 29.
  • An extension of the star-shaped contact point areas 65 is, for example, larger than the connection areas 33 together with the extensions 35 in order to ensure a high level of transparency of the carrier 10 .
  • FIG. 30 shows that the at least one optoelectronic semiconductor chip 4 has a trough-shaped reflector 44 which opens in the direction away from the first main side 21 . Dimensions are also illustrated in FIG.
  • A stands for the distance between adjacent contact structures 26
  • B stands for the distance between adjacent compensation structures 3
  • C is a position tolerance of the compensation structures 3 relative to the contact structures 26
  • D is a mounting tolerance of the semiconductor chips 4, 8 relative to the compensation structures 3
  • E is a manufacturing tolerance of the chip contact areas 41 , 42 with regard to a distance between the chip contact areas 41 , 42 .
  • Tolerances in the course of the process arise specifically as a result of the positioning of the compensating structures 3 on the contact structures 26 and also due to the positioning of the semiconductor chips 4 , 8 on the compensating structures 3 .
  • a phosphor body 66 is applied to the semiconductor chip 4 .
  • the phosphor body 66 can be produced directly on the semiconductor chip 4 or produced separately and then applied to the semiconductor chip 4 . It is possible for the luminescent body 66 to be congruent with the semiconductor chip 4 when viewed from above within the scope of manufacturing tolerances, or for it to protrude laterally beyond the semiconductor chip 4 , for example by at most 10% of an edge length of the semiconductor chip 4 .
  • a reflector body 67 is available as a further option.
  • the reflector body 67 is, for example, made of a plastic, such as silicone, which is filled with reflective particles, for example made of a metal oxide such as titanium dioxide.
  • the reflector body 67 can adjoin the side of the semiconductor chip 4 and/or the luminescent body 66 directly and in particular over the whole area. It is possible that the reflector body 67 has a smaller average thickness than the phosphor body 66 and becomes thicker in the direction towards the phosphor body 66 .
  • the phosphor body 66 and the reflector body 67 can terminate flush with one another in the direction away from the first main side 21 . It is possible for the reflector body 67 to reach under the semiconductor chip 4 , in particular into an area between the chip contact areas 41 , 42 .
  • Fluorescent bodies 66 can also be present in all other exemplary embodiments.
  • the components shown in the figures preferably follow one another in the specified order, in particular directly one after the other, unless otherwise described. Components that are not touching in the figures are preferably at a distance from one another. If lines are drawn parallel to one another, the associated areas are preferably also aligned parallel to one another. In addition, the relative positions of the drawn components to one another in the figures are correctly reproduced unless otherwise indicated.

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Abstract

In mindestens einer Ausführungsform dient das Verfahren zur Herstellung eines Halbleiterbauteils (1) und umfasst die Schritte: A) Bereitstellen einer Leiterplatte (2), aufweisend eine erste Hauptseite (21) und eine zweite Hauptseite (22) sowie metallische elektrische Kontaktstrukturen (26) an der ersten Hauptseite (21), B) Aufbringen von elektrischen Ausgleichsstrukturen (3) an der ersten Hauptseite (21) direkt an zumindest einigen der Kontaktstrukturen (26), wobei die Ausgleichsstrukturen (3) die betreffenden Kontaktstrukturen (26) in Richtung parallel zur ersten Hauptseite (21) überragen, wobei ein Abstand (B) zwischen benachbarten, einander zugeordneten Ausgleichsstrukturen (3) höchstens 15 µm beträgt und kleiner ist als ein Abstand (A) zwischen benachbarten, einander zugeordneten Kontaktstrukturen (26), C) Aufbringen mindestens eines Halbleiterchips (4), wie einer Mikro-LED, direkt auf die einander zugeordneten Ausgleichsstrukturen (3), wobei die Kontaktstrukturen (26) und der zugeordnete mindestens eine Halbleiterchip (4) in Draufsicht auf die erste Hauptseite (21) gesehen nicht überlappen.

Description

Beschreibung
HERSTELLUNGSVERFAHREN, OPTOELEKTRONISCHES HALBLEITERBAUTEIL UND TRÄGER
Es wird ein Verfahren zur Herstellung eines Halbleiterbauteils angegeben . Darüber hinaus werden ein optoelektronisches Halbleiterbauteil und ein Träger für ein solches optoelektronisches Halbleiterbauteil angegeben .
Eine zu lösende Aufgabe liegt darin, ein optoelektronisches Halbleiterbauteil anzugeben, das ef fi zient herstellbar ist .
Diese Aufgabe wird unter anderem durch ein Verfahren, durch ein optoelektronisches Halbleiterbauteil und durch einen Träger mit den Merkmalen der unabhängigen Patentansprüche gelöst . Bevorzugte Weiterbildungen sind Gegenstand der abhängigen Ansprüche .
Gemäß zumindest einer Aus führungs form umfasst das Verfahren den Schritt des Bereitstellens einer Leiterplatte . Die Leiterplatte umfasst zum Beispiel einen Grundkörper und mindestens eine metallische elektrische Kontaktstruktur . Die Kontaktstruktur umfasst zum Beispiel eine Seite einer elektrischen Durchkontaktierung und/oder elektrische Leiterbahnen . Insbesondere umfasst die Kontaktstruktur eines oder mehrere der folgenden Metalle oder besteht aus einem oder aus mehreren dieser Metalle : Ag, Al , Au, Cu, Ni , , Sn, Pd . Beispielsweise ist die Kontaktstruktur aus Kupfer oder aus einer Kupferlegierung . Es ist möglich, dass die Kontaktstruktur mehrschichtig aufgebaut ist oder aus lediglich einer einzigen Metallschicht besteht . Gemäß zumindest einer Aus führungs form weist die Leiterplatte eine erste Hauptseite und eine zweite Hauptseite auf . Die Hauptseiten liegen einander gegenüber . Es ist möglich, dass eine der Hauptseiten oder beide Hauptseiten plan geformt sind . Die erste Hauptseite ist für eine Montage zumindest eines Halbleiterchips vorgesehen . Die zweite Hauptseite ist für ein Anbringen des Halbleiterbauteils auf einem externen Träger, wie einer Schaltungsanordnung, eingerichtet . Die zweite Hauptseite kann für eine Oberflächenmontage , kurz SMT , des Halbleiterbauteils eingerichtet sein .
Gemäß zumindest einer Aus führungs form umfasst das Verfahren den Schritt des Aufbringens mindestens einer elektrischen Ausgleichsstruktur auf . Die Ausgleichsstruktur oder die Ausgleichsstrukturen werden an der ersten Hauptseite mittelbar oder direkt an zumindest einigen der Kontaktstrukturen angebracht , zum Beispiel mittels Sintern oder Backen oder Löten oder Kleben .
Zum Beispiel besteht zwischen den Ausgleichsstrukturen und den Kontaktstrukturen eine eindeutige oder auch eine eineindeutige Zuordnung . Das heißt , j ede der Kontaktstrukturen, die für einen Halbleiterchips vorgesehen sind, kann mit einer oder mit mehreren der Ausgleichsstrukturen elektrisch verbunden sein .
Ferner ist es möglich, dass die Ausgleichsstrukturen und/oder die Kontaktstrukturen paarweise angeordnet und/oder einander zugeordnet sind . Zum Beispiel sind j e zwei der Ausgleichsstrukturen in einem Paar zusammengefasst und diese beiden Ausgleichsstrukturen sind für einen einzigen Halbleiterchip vorgesehen . Entsprechend kann ein Paar der Kontaktstrukturen vorhanden sein, sodass diese zwei Kontaktstrukturen dem betref fenden Paar der Ausgleichsstrukturen zugeordnet sind .
Gemäß zumindest einer Aus führungs form überragen die Ausgleichsstrukturen die betref fenden Kontaktstrukturen in Richtung parallel zur ersten Hauptseite . Insbesondere laufen die Kontaktstrukturen eines Paars , ausgehend von den zugeordneten Kontaktstrukturen, aufeinander zu .
Gemäß zumindest einer Aus führungs form ist ein Abstand zwischen benachbarten, einander zugeordneten Ausgleichsstrukturen kleiner als ein Abstand zwischen benachbarten, einander zugeordneten Kontaktstrukturen . Das heißt , die Ausgleichsstrukturen können dazu dienen, feinere und/oder kleinere elektrische Strukturen auf zubauen, als mit den Kontaktstrukturen alleine möglich . Insbesondere liegen bei einer Herstellung der Ausgleichsstrukturen kleinere Positionstoleranzen vor als bei einer Herstellung der Kontakt Struktur en .
Beispielsweise beträgt der Abstand zwischen den benachbarten, einander zugeordneten Ausgleichsstrukturen höchstens 50 pm oder höchstens 20 pm oder höchstens 15 pm oder höchstens 10 pm oder höchstens 6 pm . Hierdurch ist es möglich, zum Beispiel kleine Leuchtdiodenchips , kurz LED, auf den Ausgleichsstrukturen zu befestigen .
In mindestens einer Aus führungs form dient das Verfahren zur Herstellung eines Halbleiterbauteils und umfasst die folgenden Schritte , insbesondere in der angegebenen Reihenfolge :
A) Bereitstellen einer Leiterplatte , aufweisend eine erste Hauptseite und eine zweite Hauptseite sowie metallische elektrische Kontaktstrukturen an der ersten Hauptseite , B ) Aufbringen von elektrischen Ausgleichsstrukturen an der ersten Hauptseite insbesondere direkt an zumindest einigen der Kontaktstrukturen, wobei die Ausgleichsstrukturen die betref fenden Kontaktstrukturen in Richtung parallel zur ersten Hauptseite überragen, wobei ein Abstand zwischen benachbarten, einander zugeordneten Ausgleichsstrukturen höchstens 20 pm beträgt und kleiner ist als ein Abstand zwischen benachbarten, einander zugeordneten Kontaktstrukturen . Optional umfasst das Verfahren ferner : C ) Aufbringen mindestens eines Halbleiterchips direkt auf die einander zugeordneten Ausgleichsstrukturen, wobei die Kontaktstrukturen und der zugeordnete mindestens eine Halbleiterchip in Draufsicht auf die erste Hauptseite gesehen nicht überlappen .
Mit dem hier beschriebenen Verfahren lässt sich ein kostengünstigerer, einfacher Aufbau zur Realisierung kleinster Pad-Abstände für die Montage von Bauteilen mit kleinsten P-N-Abständen realisieren . Ein hierfür verwendetes Material , insbesondere für die Ausgleichsstrukturen, kann gleichzeitig eine Interconnect-Funktion bieten . Der Begri f f Pad bezeichnet insbesondere eine elektrische Anschluss fläche , die für die Anbringung eines Halbleiterchips eingerichtet ist .
Mit dem Verfahren hergestellte Halbleiterbauteile können zum Beispiel im Automobilbereich, in der Consumer-Elektronik oder für Innenbeleuchtungen verwendet werden .
Für die Montage von pLEDs , also Leuchtdiodenchips mit Flächen von zum Beispiel weniger als 0 , 1 mm x 0 , 1 mm, werden
Substrate mit Pad- zu-Pad-Abständen bis in den Bereich von 10 pm benötigt . Es gibt nur wenige Substrattechnologie- Ansätze , die diese Anforderungen im Prinzip erfüllen können, wie gedruckte Leiterplatten mit eingebetteten Leiterbahnen, kurz ETS-PCB, gedruckte Leiterplatten mit galvanisierten Leiterbahnen, kurz SAT-PCB oder Semi Additive Technology-PCB, oder Dünnfilm-Leiterbahn-Folien, wie Aj inomoto Build-up Films , kurz ABE . Solche Substrate sind j edoch vergleichsweise teuer oder weisen technische Nachteile auf :
- Die Kontaktpads liegen herstellungsbedingt einige Mikrometer unterhalb einer Substratoberfläche und/oder die Strukturabstände unterliegen relativ starken Toleranzen on zum Beispiel +/- 5 pm;
- im weiteren Herstellungsverlauf muss auf diesen verfügbaren Substrate in einem zusätzlichen Prozessschritt das Interconnect-Material für die pLED-Kontaktierung aufgebracht werden, was entsprechend zusätzliche Kosten und Toleranzen verursacht .
Bei der Substratherstellung wird insbesondere versucht , Linienbreite und Abstände der Pads immer weiter zu reduzieren . Dazu gibt es Prepreg-basierte und ABF-basierte Verfahren, wobei Prepreg für pre-impregnated steht und meint , dass ein nur teilweise ausgehärtetes , faserverstärktes Material verwendet wird, um Leiterbahnen zu strukturieren . Andere Ansätze sind die direkte lithografische Strukturierung von Silberpasten, was teuer ist , oder der laserunterstüt ze Trans fer von Interconnect-Material . Letzteres setzt aber bereits feine Strukturen an der Leiterplatte voraus , auf die das Material aufgetragen werden kann . Parallel dazu können Druckverfahren soweit optimiert werden, dass Strukturabstände bis hinab zu 15 pm erreicht werden können . Dem hier beschriebenen Verfahren und Halbleiterbauteil liegt insbesondere die Idee zu Grunde , dass ein sehr einfach aufgebautes , grob strukturiertes Grundsubstrat als Leiterplatte mit zum Beispiel einem kostengünstigen Druckverfahren, das die gewünschten Strukturabstände ermöglicht , kombiniert wird . Auf das Appli zieren eines zusätzlichen Interconnect-Materials kann verzichtet werden, da das gedruckte Material sowohl als Leiterbahn oder Umverteilungsstrukturen als auch als Interconnect fungieren kann, in das das Bauteil eingesetzt und durch Aushei zen ankontaktiert wird .
Bei dem hier beschriebenen Verfahren werden insbesondere Leiterplatten, auch als Substrate bezeichnet , eingesetzt , die lediglich eine Grobstrukturierung aufweisen, die keine oder kaum Topografie , also Höhenunterschiede , auf einer pLED- Montageseite aufweisen . Dadurch wird insbesondere ein kostenef fi zientes Drucken mit besonders feinen Siebgittern, auch als Fine Screen Mesh - Micro Gap bezeichnet , möglich . Damit lassen sich sehr kleine Pad- zu-Pad-Abstände realisieren . Zusätzlich kann durch den Einsatz lithografisch strukturierbarer Pasten, zum Beispiel ein Raybrid-Material , die Auflösung weiter verbessert werden . Durch den insbesondere kombinierten Einsatz dieser Verfahren braucht das Substrate keine Metallisierung direkt unter dem Halbleiterchip auf zuweisen - ein Überlapp zwischen gedrucktem Material , also der Ausgleichsstruktur, und Substratmetallisierung, also der Kontaktstruktur , befindet sich damit zum Beispiel außerhalb eines besonders kritischen Bauteilbereiches , wo die Feinstrukturierung gefordert wird .
Somit können in einem unkritischen Bereichen gröbere oder speziell ausgeführte Strukturen vorgesehen werden, die mögliche Toleranzen beim Drucken ausgleichen . Das gedruckte Material , also die Ausgleichsstruktur, kann gleichzeitig als Leiterbahn und als Interconnect-Material dienen .
Bei dem hier beschriebenen Verfahren ist es also möglich, kostengünstige Substrate mit vergleichsweise großen Toleranzen zu verwenden . Die Montage von Bauteilen, wie hori zontalen pLEDs mit pad- zu-pad-Abständen von 15 gm oder weniger, wird ermöglicht durch die fein gedruckten Strukturen, also der Ausgleichsstruktur . Es muss kein zusätzliches Material für den Interconnect aufgebracht werden - dies verkürzt die Toleranzkette an sich um einen Schritt , da Leiterbahn und Interconnect-Material in einen gemeinsamen Prozessschritt aufgebracht werden können . Durch Aufsetzen einer feinstrukturierte Schicht auf das grob strukturierte Substrat lassen sich auch gleichzeitig Justagetoleranzen und Höhentoleranzen ausgleichen . Im Fall von Substraten mit Durchkontaktierungen kann auf den notwendigen Platz für eine Durchkontaktierungskappe , auch als Cap bezeichnet , verzichtet werden, wodurch die Bauteilgröße verringert und/oder die Bauteiloberseite besser ausgenutzt werden kann und der Druck auf einem ebenen Substrat ermöglicht wird .
Gemäß zumindest einer Aus führungs form umfasst das Verfahren ferner einen Schritt C ) :
C ) Aufbringen mindestens eines Halbleiterchips , insbesondere eines optoelektronischen Halbleiterchips , auf die einander zugeordneten Ausgleichsstrukturen . Zum Beispiel wird der Halbleiterchip oder wird j eder der Halbleiterchips oder werden einige der Halbleiterchips j e auf zwei der Ausgleichsstrukturen aufgebracht . Das heißt , der mindestens eine Halbleiterchip wird mittels der Ausgleichsstrukturen elektrisch kontaktiert . Der mindestens eine Halbleiterchip kann direkt auf den zugehörigen Ausgleichsstrukturen aufgebracht werden oder es befindet sich zwischen dem mindestens einen Halbleiterchip und den zugehörigen Ausgleichsstrukturen lediglich ein Verbindungsmittel , wie ein Lot oder ein elektrisch leitfähiger Kleber .
Zusätzlich zu dem mindestens einen optoelektronischen Halbleiterchip kann zumindest ein weiterer Halbleiterchip verbaut werden, zum Beispiel ein Ansteuerchip, wie ein IC- Chip . Es ist möglich, dass der weitere Halbleiterchip in gleicher Weise elektrisch und mechanisch kontaktiert wird wie der mindestens eine optoelektronische Halbleiterchip .
Gemäß zumindest einer Aus führungs form werden mehrere der Halbleiterchips pro Halbleiterbauteil aufgebracht . Zum Beispiel liegen pro Halbleiterbauteil mindestens drei oder mindestens zehn oder mindestens 10^ oder mindestens 10^ oder mindestens 10^ der Halbleiterchips vor . Alternativ oder zusätzlich liegt diese Zahl bei höchstens 10^ oder bei höchstens 10 ^ oder bei höchstens l O^ oder bei höchstens 10^ oder bei höchstens 10^ .
Gemäß zumindest einer Aus führungs form ist der mindestens eine optoelektronische Halbleiterchip zur Erzeugung von Licht , insbesondere von sichtbarem Licht , eingerichtet . Es können dabei verschiedene Arten von Halbleiterchips miteinander in einem Halbleiterbauteil kombiniert werden, zum Beispiel , rot , grün und blau emittierende Halbleiterchips und/oder weiß und rot emittierende Halbleiterchips und/oder Halbleiterchips mit weißer Emission verschiedener korrelierter Farbtemperaturen . Gemäß zumindest einer Aus führungs form weist der mindestens eine Halbleiterchips oder alle Halbleiterchips oder einige der Halbleiterchips in Draufsicht auf die erste Hauptseite gesehen eine Größe von höchstens 0 , 3 mm x 0 , 3 mm oder von höchstens 0 , 1 mm x 0 , 2 mm oder von höchstens 0 , 1 mm x 0 , 2 mm oder von höchstens 40 pm x 20 pm auf . Das heißt , die Halbleiterchips können pLEDs sein .
Es ist möglich, dass j eder oder einige der Halbleiterchips einen einzigen Leuchtbereich aufweisen . Alternativ können die Halbleiterchips oder zumindest einig der Halbleiterchips mehrere Leuchtbereiche aufweisen, sodass pixelierte Halbleiterchips vorliegen können .
Gemäß zumindest einer Aus führungs form weist der oder weisen die Halbleiterchips an einer der ersten Hauptseite zugwandten Montageseite j eweils Chipkontaktflächen auf . Der mindestens eine Halbleiterchip kann also ein Flip-Chip sein . Die Chipkontaktflächen werden an den zugeordneten Ausgleichsstrukturen angebracht . Beispielsweise liegt ein Abstand zwischen den Chipkontaktflächen bei höchstens 20 pm oder bei höchstens 10 pm .
Gemäß zumindest einer Aus führungs form erfolgt ein Aushärten der Ausgleichsstrukturen erst nach dem Aufbringen der Halbleiterchips . Das heißt zum Beispiel , durch das Aushärten der Ausgleichsstrukturen werden die Halbleiterchips an der Leiterplatte befestigt . Damit können die Ausgleichsstrukturen als Interconnect , also als Verbindungsmittel , zwischen der Leiterplatte und den Halbleiterchips dienen .
Gemäß zumindest einer Aus führungs form umfasst der Schritt A) die folgenden Teilschritte , insbesondere in der angegebenen Reihenfolge :
Al ) Bereitstellen der Leiterplatte , die elektrische Durchkontaktierungen von der ersten Hauptseite zur zweiten Hauptseite und/oder mindestens eine durchgehende Metallisierung an der ersten Hauptseite und/oder an der zweiten Hauptseite umfasst , und A2 ) Strukturieren der mindestens einen durchgehenden Metallisierung, sodass an der zweiten Hauptseite elektrische Anschluss flächen resultieren .
Gemäß zumindest einer Aus führungs form umfasst der Schritt A) außerdem den folgenden Teilschritt , der zum Beispiel innerhalb des Schritts A2 ) durchgeführt werden kann :
A3 ) Vollständiges Entfernen der Metallisierung an der ersten Hauptseite , wobei insbesondere zumindest einige der Durchkontaktierungen an der ersten Hauptseite freigelegt werden und diese freigelegten Durchkontaktierungen die Kontaktstrukturen bilden . Demgemäß wurde zuvor im Schritt Al ) insbesondere eine Leiterplatte mit j e einer der Metallisierungen an der ersten und an der zweiten Hauptseite bereit gestellt .
Gemäß zumindest einer Aus führungs form umfasst der Schritt B ) den folgenden Teilschritt :
Bl ) Erzeugen von elektrischen Ausgleichsbahnen, die Teil der Ausgleichsstrukturen sind, ausgehend von den freigelegten Durchkontaktierungen .
Es ist somit möglich, dass die Ausgleichsstrukturen Leiterbahnen bilden, insbesondere ausgehend von den Durchkontaktierungen oder ausgehend von einer Metallisierung direkt an den Durchkontaktierungen . Gemäß zumindest einer Aus führungs form bilden die freigelegten Durchkontaktierungen die Kontaktstrukturen . Mit anderen Worten können die Kontaktstrukturen aus den freigelegten Durchkontaktierungen bestehen . Die freigelegten Durchkontaktierungen sind dann insbesondere nicht mit einer Metallisierung versehen, die sich auf die erste Hauptseite erstreckt .
Gemäß zumindest einer Aus führungs form umfasst die Leiterplatte an der ersten Hauptseite eine oder mehrere eingebettete Leiterbahnen, die elektrisch mit den Durchkontaktierungen verbunden sind und die die Kontaktstrukturen bilden, optional zusammen mit einem Teilbereich der betref fenden Durchkontaktierungen . Eingebettet bedeutet zum Beispiel , dass die Leiterbahnen bündig mit dem Grundkörper der Leiterplatte abschließen und somit entlang der ersten Hauptseite verlaufen und/oder dass die Leiterbahnen wenigstens zum Teil innerhalb des Grundkörpers und somit wenigstens stellenweise unterhalb der ersten Hauptseite verlaufen .
Gemäß zumindest einer Aus führungs form wird zwischen benachbarten, insbesondere einem bestimmten Halbleiterchip zugeordneten Durchkontaktierungen eine Planarisierungsschicht aufgebracht . Die Planarisierungsschicht kann ein Gebiet der ersten Hauptseite , das zwischen den betref fenden Durchkontaktierungen liegt , vollständig bedecken . Zum Beispiel schließt die Planarisierungsschicht in Richtung weg von der ersten Hauptseite bündig mit einer Metallisierung an den betref fenden Durchkontaktierungen ab .
Gemäß zumindest einer Aus führungs form sind die
Ausgleichsstrukturen teilweise oder vollständig auf der Planarisierungsschicht erzeugt . Ausgehend von den betref fenden Durchkontaktierungen oder der Metallisierung an den betref fenden Durchkontaktierungen erstrecken sich die Ausgleichsstrukturen eines Paars dann zum Beispiel als Leiterbahnen aufeinander zu .
Gemäß zumindest einer Aus führungs form ist die Leiterplatte lichtdurchlässig, insbesondere für sichtbares Licht . Die Leiterplatte ist zum Beispiel klarsichtig oder milchig trüb . Dies gilt speziell für den Grundkörper der Leiterplatte . Der Grundkörper ist dann zum Beispiel aus einem lichtdurchlässigen Kunststof f oder auch aus einem Glas .
Gemäß zumindest einer Aus führungs form sind zumindest einige der Kontaktstrukturen als Leiterbahnen gestaltet , wobei die Ausgleichsstrukturen von den Leiterbahnen, die von der Kontaktstruktur umfasst sind, ausgehen können .
Gemäß zumindest einer Aus führungs form umfasst der Schritt B ) die folgenden Teilschritte , insbesondere in der angegebenen Reihenfolge :
B2 ) Aufbringen einer Rohmaterialschicht ,
B3 ) Belichten der Rohmaterialschicht , und
B4 ) Entfernen überschüssigen Materials der Rohmaterialschicht , sodass die Ausgleichsstrukturen resultieren .
Mit anderen Worten können die Ausgleichsstrukturen fotolithographisch erzeugt werden .
Gemäß zumindest einer Aus führungs form umfasst der Schritt B ) den folgenden Teilschritt : B5 ) Erzeugen der Ausgleichsstrukturen mittels Siebdruck und/oder mittels Schablonendruck .
Gemäß zumindest einer Aus führungs form wird eine Viel zahl von Paaren aus den Ausgleichsstrukturen und insbesondere pro Paar dieser Ausgleichsstrukturen ein Paar zugeordneter Kontaktstrukturen erzeugt . Dabei gilt zum Beispiel , einzeln oder in Kombination :
- Der Abstand zwischen den benachbarten, einander zugeordneten Kontaktstrukturen ist größer als oder gleich dem Abstand zwischen den benachbarten, einander zugeordneten Ausgleichsstrukturen plus einer Positionstoleranz der Ausgleichsstrukturen relativ zu den zugeordneten Kontaktstrukturen, und/oder
- der Abstand zwischen den benachbarten, einander zugeordneten Ausgleichsstrukturen ist größer als oder gleich einer Montagetoleranz für Halbleiterchips plus einer Fertigungstoleranz von Chipkontaktflächen .
Die Positionstoleranz und die Montagetoleranz sowie die Fertigungstoleranz können zum Beispiel durch eine statistische Analyse eines oder mehrerer der hergestellten Halbleiterbauteile ermittelt werden, speziell wenn pro Halbleiterbauteil viele der Halbleiterchips verbaut sind .
Gemäß zumindest einer Aus führungs form bilden die Kontaktstrukturen in Draufsicht auf die erste Hauptseite gesehen stellenweise oder insgesamt ein kreuz förmiges Muster und/oder ein sternförmiges Muster und/oder ein T- förmiges Muster . Es ist möglich, dass die Ausgleichsstrukturen teilweise oder vollständig mit dem Muster überlappen . Gemäß zumindest einer Aus führungs form umfassen die Ausgleichsstrukturen oder manche der Ausgleichsstrukturen j eweils eine oder eine beliebige Kombination aus zwei oder alle der nachfolgenden Elemente :
- einen Anschlussbereich, der für ein Anbringen der Halbleiterchips eingerichtet ist ,
- eine Verlängerung, die sich vom Anschlussbereich weg erstreckt und in Draufsicht auf die erste Hauptseite gesehen schmäler als oder genauso breit wie der zugeordnete Anschlussbereich ist , und
- eine oder mehrere Erweiterungen, die quer zur Verlängerung verlaufen und sich über die Verlängerung hinaus erstrecken und beabstandet zum Anschlussbereich angeordnet sind .
Gemäß zumindest einer Aus führungs form ist eine Breite der Verlängerung größer als der Abstand zwischen den benachbarten, einander zugeordneten Ausgleichsstrukturen . Damit ist ein die geometrische Präzision begrenzender Faktor der Ausgleichsstrukturen und damit einer elektrischen Kontaktierung insbesondere der Abstand zwischen den betref fenden Ausgleichsstrukturen und nicht deren Breite .
Gemäß zumindest einer Aus führungs form übertri f ft eine Breite des Anschlussbereichs die Breite der Verlängerung um mindestens einen Faktor 1 , 5 oder um mindestens einen Faktor 2 oder um mindestens einen Faktor 3 . Alternativ oder zusätzlich liegt dieser Faktor bei höchstens 10 oder bei höchstens 6 oder bei höchstens 3 .
Gemäß zumindest einer Aus führungs form übertri f ft eine Länge der mindestens einen Erweiterung, in Richtung quer zur zugehörigen Verlängerung, die Breite dieser Verlängerung um mindestens einen Faktor 1 , 5 oder um mindestens einen Faktor 2 oder um mindestens einen Faktor 3 . Alternativ oder zusätzlich liegt dieser Faktor bei höchstens 10 oder bei höchstens 6 oder bei höchstens 3 .
Gemäß zumindest einer Aus führungs form werden die Ausgleichsstrukturen aus einer Sinterpaste und/oder aus einer fotosensiblen Paste und/oder einer Kleberpaste hergestellt . Alternativ oder zusätzlich umfassen die Ausgleichsstrukturen eines oder mehrere der folgenden Materialen oder bestehen aus einem oder mehreren dieser Materialien : Ag, Au, Cu, Ni , , Kohlenstof f . Im Falle von Kohlenstof f können die Ausgleichsstrukturen eine oder mehrere der folgenden Kohlenstof f formen aufweisen oder hieraus bestehen : carbon black, carbon nanotubes , Ruß , Graphit .
Gemäß zumindest einer Aus führungs form werden die Kontaktstrukturen mittels Ätzen und/oder Galvanisieren erzeugt .
Darüber hinaus wird ein optoelektronisches Halbleiterbauteil angegeben . Das optoelektronische Halbleiterbauteil ist insbesondere mit einem Verfahren hergestellt , wie in Verbindung mit einer oder mehrerer der oben genannten Aus führungs formen beschrieben . Merkmale des optoelektronischen Halbleiterbauteil sind daher auch für das Verfahren of fenbart und umgekehrt .
In mindestens einer Aus führungs form umfasst das optoelektronische Halbleiterbauteil :
- eine Leiterplatte , aufweisend eine erste Hauptseite und eine zweite Hauptseite sowie metallische elektrische Kontaktstrukturen an der ersten Hauptseite , elektrische Ausgleichsstrukturen an der ersten Hauptseite insbesondere direkt an zumindest einigen der Kontaktstrukturen, sodass die Ausgleichsstrukturen die betref fenden Kontaktstrukturen in Richtung parallel zur ersten Hauptseite überragen, und
- optoelektronische Halbleiterchips auf den einander zugeordneten Ausgleichs Struktur en, wobei bevorzugt ferner einzeln oder in beliebiger Kombination gilt :
- die optoelektronischen Halbleiterchips sind zur Erzeugung von Licht eingerichtet und weisen in Draufsicht auf die erste Hauptseite gesehen eine Größe von höchstens 0 , 1 mm x 0 , 2 mm auf ,
- die optoelektronischen Halbleiterchips weisen an einer der ersten Hauptseite zugwandten Montageseite j eweils Chipkontaktflächen auf und die Chipkontaktflächen sind an den zugeordneten Ausgleichsstrukturen angebracht , und
- ein Abstand zwischen benachbarten, einander zugeordneten Ausgleichsstrukturen beträgt höchstens 15 pm und ist kleiner als ein Abstand zwischen benachbarten, einander zugeordneten Kontakt Struktur en .
Darüber hinaus wird ein Träger für ein optoelektronisches Halbleiterbauteil angegeben . Der Träger ist insbesondere für ein Verfahren vorgesehen, wie in Verbindung mit einer oder mehrerer der oben genannten Aus führungs formen beschrieben . Merkmale des Trägers sind daher auch für das Verfahren sowie für das optoelektronische Halbleiterbauteil of fenbart und umgekehrt .
In mindestens einer Aus führungs form ist der Träger für ein optoelektronisches Halbleiterbauteile vorgesehen und umfasst :
- eine Leiterplatte , aufweisend eine erste Hauptseite und eine zweite Hauptseite sowie metallische elektrische Kontaktstrukturen an der ersten Hauptseite , und
- elektrische Ausgleichsstrukturen an der ersten Hauptseite direkt an zumindest einigen der Kontaktstrukturen, sodass die Ausgleichsstrukturen die betref fenden Kontaktstrukturen in Richtung parallel zur ersten Hauptseite überragen, wobei die elektrischen Ausgleichsstrukturen für ein Anbringen von Halbleiterchips , insbesondere von optoelektronischen Halbleiterchips , eingerichtet sind .
Gemäß zumindest einer Aus führungs form sind einige oder sind alle der optoelektronischen Halbleiterchips Mikro-LEDs . Eine Mikro-LED ist zum Beispiel eine beliebige Leuchtdiode , kurz LED, und insbesondere kein Laser, mit besonders kleiner Größe . Es ist möglich, dass bei Mikro-LEDs ein Aufwachssubstrat entfernt ist , so dass eine Höhe solcher Mikro-LEDs beispielsweise im Bereich von 1 , 5 pm bis 10 pm liegt . Derartige Mikro-LEDs können auf Wafern mit für die Mikro-LED zerstörungs frei lösbaren Haltestrukturen bereitgestellt werden .
Grundsätzlich muss eine Mikro-LED nicht unbedingt eine rechteckige Strahlungsemissions fläche aufweisen . Zum Beispiel kann eine Mikro-LED eine Strahlungsemissions fläche aufweisen, die in Draufsicht auf die Mikro-LED gesehen in j eder lateraler Erstreckung der Strahlungsemissions fläche kleiner oder gleich 100 pm oder kleiner oder gleich 70 pm ist . Beispielsweise bei rechteckigen Mikro-LEDs ist eine Kantenlänge , insbesondere in Draufsicht gesehen, kleiner oder gleich 70 pm oder kleiner oder gleich 50 pm .
Als Anwendungen von Mikro-LEDs kommen derzeit vor allem Displays in Betracht . Dabei bilden die Mikro-LEDs Pixel oder Subpixel aus und emittieren Licht einer definierten Farbe . Durch die kleine Pixelgröße und eine hohe Dichte mit geringem Abstand eignen sich Mikro-LEDs unter anderem für kleine monolithische Displays für Anwendungen im Bereich der Augmented Reality, AR, insbesondere für Datenbrillen . Zudem wird an weiteren Anwendungen gearbeitet , insbesondere der Anwendung in der Datenkommunikation oder auch pixelierte Beleuchtungsanwendungen . In der Literatur findet man verschiedene Schreibweisen für Mikro-LED, etwa pLED, p-LED, uLED, u-LED oder Micro Light Emitting Diode .
Nachfolgend werden ein hier beschriebenes optoelektronisches Halbleiterbauteil , ein hier beschriebener Träger und ein hier beschriebenes Verfahren unter Bezugnahme auf die Zeichnung anhand von Aus führungsbeispielen näher erläutert . Gleiche Bezugs zeichen geben dabei gleiche Elemente in den einzelnen Figuren an . Es sind dabei j edoch keine maßstäblichen Bezüge dargestellt , vielmehr können einzelne Elemente zum besseren Verständnis übertrieben groß dargestellt sein .
Es zeigen :
Figur 1 eine schematische Schnittdarstellung eines Aus führungsbeispiels eines hier beschriebenen optoelektronischen Halbleiterbauteils ,
Figur 2 eine schematische Draufsicht auf das optoelektronische Halbleiterbauteil der Figur 1 ,
Figuren 3 bis 8 schematische Schnittdarstellungen von Schritten eines Aus führungsbeispiels eines Herstellungsverfahrens für hier beschriebene optoelektronische Halbleiterbauteile , Figur 9 eine schematische Schnittdarstellung eines Aus führungsbeispiels eines hier beschriebenen optoelektronischen Halbleiterbauteils ,
Figuren 10 bis 12 schematische Schnittdarstellungen von Schritten eines Aus führungsbeispiels eines Herstellungsverfahrens für hier beschriebene optoelektronische Halbleiterbauteile ,
Figuren 13 bis 15 schematische Schnittdarstellungen von Schritten eines Aus führungsbeispiels eines Herstellungsverfahrens für hier beschriebene optoelektronische Halbleiterbauteile ,
Figuren 16 bis 18 schematische Schnittdarstellungen von Schritten eines Aus führungsbeispiels eines Herstellungsverfahrens für hier beschriebene optoelektronische Halbleiterbauteile ,
Figuren 19 bis 21 schematische Draufsichten von Schritten eines Aus führungsbeispiels eines Herstellungsverfahrens für hier beschriebene optoelektronische Halbleiterbauteile ,
Figuren 22 bis 25 , 27 und 29 schematische Draufsichten auf Aus führungsbeispiele von Trägern für hier beschriebene optoelektronische Halbleiterbauteile ,
Figuren 26 und 28 schematische Draufsichten auf Aus führungsbeispiele von Leiterplatten für hier beschriebene optoelektronische Halbleiterbauteile , und Figuren 30 und 31 schematische Schnittdarstellungen von Aus führungsbeispielen von hier beschriebenen optoelektronischen Halbleiterbauteilen .
In den Figuren 1 und 2 ist ein Beispiel eines optoelektronischen Halbleiterbauteils 1 dargestellt . Das Halbleiterbauteil 1 umfasst eine Leiterplatte 2 . Die Leiterplatte 2 ist aus einem Grundkörper 20 gebildet , der aus einem lichtundurchlässigen Leiterplattenmaterial wie FR-4 ist . Alternativ kann der Grundkörper 20 auch aus einer Keramik sein, zum Beispiel aus AIN, oder aus einem Halbleitermaterial wie Sili zium .
In dem Grundkörper 20 sind Durchkontaktierungen 23 geformt . Die Durchkontaktierungen 23 können sich in Richtung hin zu einer ersten Hauptseite 21 verj üngen . Zum Beispiel sind die Durchkontaktierungen 23 mit einem Metall teilweise oder vollständig ausgefüllt . Ferner beinhaltet die Leiterplatte 2 an einer zweiten Hauptseite 22 mehrere elektrische Anschluss flächen 24 , die für eine Oberflächenmontage des Halbleiterbauteils 1 eingerichtet sind .
Optional befindet sich an den Anschluss flächen 24 und/oder an einem freigelegten Bereich der Durchkontaktierungen 23 an der ersten Hauptseite 21 eine Beschichtung 61 , die insbesondere aus einem oder aus mehreren Metallen ist . Bei der Beschichtung 61 handelt es sich zum Beispiel um eine außenstromlos aufgebrachte Metallschicht , auch als electroless plating layer bezeichnet .
Die Durchkontaktierungen 23 und die Anschluss flächen 24 können mit vergleichsweise großen Toleranzen und damit kostengünstig erzeugt werden . Dies wird insbesondere durch die Verwendung von elektrischen Ausgleichsstrukturen 3 ermöglich . Die Ausgleichsstrukturen 3 sind an der ersten Hauptseite 21 angebracht und beinhalten Ausgleichsbahnen 31 , die als Leiterbahnen gestaltet sind und von den Durchkontaktierungen 23 hin zu einem Halbleiterchip 4 , wie einer pLED, reichen . Die Ausgleichsstrukturen 3 können mit kleineren Toleranzen erzeugt werden als die elektrischen Strukturen der Leiterplatt 2 . Die Leiterplatte 2 zusammen mit den Ausgleichsstrukturen 3 bildet einen Träger 2 .
Auf den beiden Ausgleichsbahnen 31 der Ausgleichsstrukturen 3 ist der Halbleiterchip 4 angebracht , wobei sich eine erste Chipkontakt fläche 41 und eine zweite Chipkontakt fläche 42 an einer Montageseite 40 des Halbleiterchips 4 befinden . Die Montageseite 40 ist der ersten Hauptseite 21 zugewandt . Eine Emissionsseite 43 ist dem Träger 10 abgewandt . Ein Abstand zwischen den Chipkontaktflächen 41 , 42 liegt zum Beispiel bei 0 , 01 mm .
In den Figuren 1 und 2 sind nur ein Halbleiterchip 4 und die beiden zugehörigen Ausgleichsbahnen 31 sowie Durchkontaktierungen 23 gezeichnet . Bevorzugt weist das Halbleiterbauteil 1 eine Viel zahl der Halbleiterchips 4 auf , die in gleicher Weise elektrisch kontaktiert sind wie der gezeichnete Halbleiterchip 4 .
Weiterhin ist optional ein Schutzkörper 62 aus einem lichtdurchlässigen Material vorhanden . Der Schutzkörper 62 kann bündig mit dem Träger 10 abschließen und kann den Halbleiterchip 4 vollständig überdecken . Optional umfasst der Schutzkörper 62 einen Leuchtstof f , nicht gezeichnet . Ein solcher Schutzkörper 62 kann auch in allen anderen Beispielen vorhanden sein . Damit kann der Halbleiterchip 4 gemäß der Figuren 1 und 2 direkt auf die präzise herstellbare Ausgleichsstruktur 3 aufgebracht werden, sodass ein weiteres Verbindungsmittel , auch als Interconnect bezeichnet , nicht erforderlich ist . Da nur die Ausgleichsstrukturen 3 mit geringen Fertigungstoleranzen hergestellt werden müssen, nicht aber die Leiterplatte 2 , ist der Träger 10 insgesamt vergleichsweise kostengünstig zu fertigen .
In den Figuren 3 bis 8 ist ein Herstellungsverfahren für ein Halbleiterbauteil 1 , wie in Verbindung mit den Figuren 1 und 2 gezeigt , illustriert . Gemäß Figur 3 wird eine Leiterplatte 2 bereitgestellt . Die Leiterplatte 2 umfasst Durchkontaktierungen 23 , wobei zur Vereinfachung der Darstellung nur eine der Durchkontaktierungen 23 gezeichnet ist , für alle weitere Durchkontaktierungen 23 gilt das entsprechende ; dies gilt ebenso für die weiteren Beispiele . An dem Grundkörper 20 befindet sich sowohl an der ersten Hauptseite 21 als auch an der zweiten Hauptseite 22 j e eine Metallisierung 25 . Die Metallisierungen 25 bedecken die Hauptseiten 21 , 22 und damit auch die Durchkontaktierung 23 vollständig .
Beim Schritt der Figur 4 wurde die Metallisierung 25 an der ersten Hauptseite 21 vollständig entfernt , sodass die Durchkontaktierung 23 freigelegt ist . Dabei kann eine Ausnehmung 7 an der ersten Hauptseite 21 entstehen . Eine Tiefe der Ausnehmung 7 beträgt zum Beispiel höchstens 40 % oder höchstens 20 % eines Durchmessers der Durchkontaktierung
23 an der ersten Hauptseite 21 . An der zweiten Hauptseite 22 werden aus der dortigen Metallisierung die Anschluss flächen
24 strukturiert . Im Schritt der Figur 5 wird auf die freigelegten Metall flächen der Durchkontaktierung 23 sowie der Anschluss flächen 24 die Beschichtung 61 aufgebracht .
Gemäß Figur 6 wird eine Rohmaterialschicht 32 aufgebracht . Die Rohmaterialschicht 32 wird zum Beispiel fototechnisch strukturiert . Bei der Rohmaterialschicht 32 handelt es sich zum Beispiel um eine Raybrid-Paste des Herstellers TORAY INDUSTRIES , INC . Somit kann die Rohmaterialschicht 32 aus einer fotosensiblen Silberpaste sein . Durch die Fotostrukturierung kann eine hohe Fertigungsgenauigkeit erzielt werden . Alternativ oder zusätzlich zu einer Fototechnik kann auch ein Siebdruckverfahren oder ein Schablonendruckverfahren zur Erzeugung der Ausgleichsstruktur
3 herangezogen werden .
Nach dem Strukturieren, siehe Figur 7 , wird überschüssiges Material der Rohmaterialschicht 32 entfernt , sodass die Ausgleichsbahnen 31 der Ausgleichsstruktur 3 resultieren . Dabei ist das Material der Ausgleichsstruktur 3 noch nicht gebacken .
Beim Schritt der Figur 8 werden die Halbleiterchips 4 , von denen nur einer gezeichnet ist , auf die Ausgleichsstruktur 3 aufgebracht . Anschließend erfolgt ein Backen der Ausgleichsstruktur 3 , sodass gleichzeitig die Halbleiterchips
4 fest mit der Ausgleichsstruktur 3 mechanisch und elektrisch verbunden werden .
Im Übrigen gelten die Aus führungen zu den Figuren 1 und 2 in gleicher Weise für die Figuren 3 bis 8 , und umgekehrt . In Figur 9 ist ein weiteres Beispiel des Halbleiterbauteils 1 illustriert . Die Durchkontaktierungen 23 sind durch Löcher durch den Grundkörper 20 hindurch gebildet , die innen mit einer Metallschicht 63 versehen sind . Die Metallschicht 63 ist insbesondere einstückig und durchgehend mit den Anschluss flächen 24 und der Kontaktstruktur 26 geformt . Die Anschluss flächen 24 und die Kontaktstruktur 26 gehen somit von der Metallschicht 63 aus und können die j eweils zugeordnete Durchkontaktierung 23 , in Draufsicht auf die betref fende Hauptseite 21 , 22 gesehen, ringsum umgeben .
Optional sind die Anschluss flächen 24 , die Kontaktstruktur 26 und die Metallschicht 63 von der Beschichtung 61 bedeckt . Ferner sind die Durchkontaktierungen 23 optional mit einer Füllung 64 abgedichtet . Die Füllung 64 ist zum Beispiel aus einem Epoxid . Es ist möglich, dass die Füllung 64 nicht bis an die Hauptseiten 21 , 22 heranreicht .
Zwischen den Bereichen der Kontaktstruktur 26 an den Durchkontaktierungen 23 befindet sich eine Planarisierungsschicht 5 aus einem dielektrischen Material , zum Beispiel aus einem Kunststof f . An einer der ersten Hauptseite 21 abgewandten Seite bildet die Kontaktstruktur 26 mit der Planarisierungsschicht 5 eine gemeinsame Ebene . Auf dieser Ebene ist die Ausgleichsstruktur 3 aufgebracht . Die Ausgleichsstruktur 3 erstreckt sich zum Teil auf die Kontaktstruktur 26 . Eine Strecke zwischen der Kontaktstruktur 26 und dem Halbleiterchip 4 wird von der Ausgleichsstruktur 3 auf der Planarisierungsschicht 5 überbrückt .
Somit überlappen die Kontaktstruktur 26 und der
Halbleiterchip 4 nicht , in Draufsicht auf die erste Hauptseite 21 gesehen . Dies kann auch in allen anderen Beispielen des Halbleiterbauteils 1 gelten .
Im Übrigen gelten die Aus führungen zu den Figuren 1 bis 8 in gleicher Weise für die Figur 9 , und umgekehrt .
Beim Verfahren der Figuren 10 bis 12 wird eine gedruckte Leiterplatte mit eingebetteten Leiterbahnen, auch als ETS-PCB bezeichnet , als Leiterplatte 2 verwendet . Gemäß Figur 10 sind die Anschluss flächen 24 sowie eingebettete Leiterbahnen 27 der Kontaktstruktur 26 bereits strukturiert und die optionale Beschichtung 61 ist angebracht . Die eingebetteten Leiterbahnen 27 gehen j eweils von den zugeordneten Durchkontaktierungen 23 aus . In den Figuren 10 bis 15 erweitern sich die Durchkontaktierungen 23 in Richtung hin zur ersten Hauptseite 21 . Genauso ist es aber möglich, dass sich die Durchkontaktierungen 23 hin zur ersten Hauptseite 21 schmäler werden, anders als in den Figuren 10 bis 15 gezeichnet . Die zweitgenannte Variante kann insbesondere in allen ETS-PCB-basierten Beispielen gelten .
Die eingebetteten Leiterbahnen 27 sind zum Beispiel von einem Material des Grundkörpers 20 nicht überdeckt und verlaufen an oder nahe der ersten Hauptseite 21 . Es ist möglich, dass die eingebetteten Leiterbahnen 27 gegenüber der ersten Hauptseite 21 zurückversetzt sind, zum Beispiel um höchstens 5 pm oder um höchstens 2 pm, oder dass die eingebetteten Leiterbahnen 27 , zusammen mit der optionalen Beschichtung 61 , bündig mit der ersten Hauptseite 21 abschließen, zum Beispiel mit einer Toleranz von höchstens 1 pm .
Gemäß Figur 11 wird die Ausgleichsstruktur 3 erzeugt , etwa aus einer Silberpaste . Dies erfolgt zum Beispiel mittels Siebdruck oder Schablonendruck, sodass insbesondere kein überschüssiges Material für die Ausgleichsstruktur 3 auf die erste Hauptseite 21 aufgebracht wird und sodass kein Lithographieverfahren nötig ist . Dabei kann ein Abstand zwischen den Gebieten der Ausgleichsstruktur 3 kleiner sein als eine Breite der Ausgleichsstruktur 3 , in Draufsicht gesehen, in Figur 11 nicht zu sehen .
Die Ausgleichsstruktur 3 erstreckt sich zum Teil auf die eingebetteten Leiterbahnen 27 . Aufgrund der eingebetteten Leiterbahnen 27 kann die Strecke , die von der präzise aufgebrachten Ausgleichsstruktur 3 von der zugeordneten Durchkontaktierung 23 her zu überbrücken ist , reduziert werden, sodass eine Verringerung eine Leitungswiderstandes erreicht werden kann .
Ferner kann durch die Ausgleichsstruktur 3 ein Ausgleich einer typischen Höhentoleranz der Substratmetallisierung, also der eingebetteten Leiterbahnen 27 , erzielt werden .
Schließlich wird gemäß Figur 12 der mindestens eine Halbleiterchip 4 aufgebracht , wobei ein Backen der Ausgleichsstruktur 3 erst nach dem Anbringen des Halbleiterchips 4 erfolgt , analog zum Verfahrensschritt der Figur 8 .
Im Übrigen gelten die Aus führungen zu den Figuren 1 bis 9 in gleicher Weise für die Figuren 10 bis 12 , und umgekehrt .
Auch beim Verfahren der Figuren 13 bis 15 wird ein ETS-PCB als Leiterplatte 2 verwendet . Gemäß Figur 13 erfolgt ein Aufträgen der Rohmaterialschicht 32 . Dann wird die Rohmaterialschicht 32 mit einer Strahlung R belichtet . Nachfolgend wird überschüssiges Material der Rohmaterialschicht 32 entfernt , sodass die Ausgleichsstruktur 3 gebildet wird, siehe Figur 14 .
Schließlich wird der mindestens eine Halbleiterchip 4 befestigt , zum Beispiel analog zu den Verfahrensschritten der Figuren 8 oder 12 .
Im Übrigen gelten die Aus führungen zu den Figuren 1 bis 12 in gleicher Weise für die Figuren 13 bis 15 , und umgekehrt .
In den Figuren 16 bis 18 ist ein weiteres Beispiel des Verfahrens gezeigt . Gemäß Figur 16 wird die Leiterplatte 2 bereitgestellt . Bei der Leiterplatte 2 handelt es sich um einen im Wesentlichen transparenten Körper . So ist der Grundkörper 20 zum Beispiel aus einem lichtdurchlässigen Kunststof f . Insbesondere ist der Grundkörper 20 eine Folie , etwa eine Polyethylenterephthalat-Folie , kurz PET-Folie . Auf dem Grundkörper 20 befindet sich die Kontaktstruktur 26 , die insbesondere auf liegende Leiterbahnen 28 umfasst . Die Leiterbahnen 28 sind zum Beispiel aus Kupfer oder aus einer Kupferlegierung und können galvanisch erzeugt sein . Alternativ zu aufliegenden Leiterbahnen 28 können auch eingebettete Leiterbahnen verwendet werden, analog zu den Figuren 10 bis 15 .
Gemäß Figur 17 wird die Ausgleichsstruktur 3 erzeugt . Dies erfolgt zum Beispiel entsprechend der Verfahrensschritte der Figur 11 oder der Figuren 13 und 14 . Nachfolgend wird gemäß Figur 18 der mindestens eine Halbleiterchip 4 angebracht , zum Beispiel entsprechend der Verfahrensschritte der Figuren 8 , 12 oder 15 .
Im Übrigen gelten die Aus führungen zu den Figuren 1 bis 15 in gleicher Weise für die Figuren 16 bis 18 , und umgekehrt .
Beim Verfahren der Figuren 19 bis 21 wird ebenso ein transparenter Grundkörper 20 verwendet , j edoch können auch genauso Grundkörper 20 aus einer Keramik oder aus einem lichtundurchlässigen Kunststof f verwendet werden .
Gemäß Figur 19 wird die transparente Leiterplatte 2 bereitgestellt . An der ersten Hauptseite 21 ist ein kreuz förmiges , quadratisches Muster 29 angebracht . Das Muster 29 ist zum Beispiel längs einer ersten Diagonalenrichtung durchbrochen, um einen Abstand zwischen einander zugeordneten Kontaktstrukturen 26 zu gewährleisten . Zusätzlich zu dem Muster 29 umfasst die Kontaktstruktur 26 die Leiterbahnen 28 . Die Leiterbahnen 26 verlaufen zum Beispiel entlang einer zweiten Diagonalenrichtung, sodass die Leiterbahnen 28 das Muster 29 j e an einer oder an mehreren Stellen kreuzen .
Auf diese Weise lassen sich viele Anschlusspunkte für die Halbleiterchips 4 realisieren .
In Figur 20 ist der Träger 10 zu sehen, der aus der Leiterplatte 2 zusammen mit den Ausgleichsstrukturen 3 resultiert . Die Ausgleichsstrukturen 3 umfassen j e einen Anschlussbereich 33 , der später mit einer der Chipkontaktflächen 41 , 42 verbunden wird . Ferner umfassen die Ausgleichsstrukturen 3 j e eine Verlängerung 35 , die von den zugehörigen Anschlussbereichen 33 ausgehen . Aufgrund der Verlängerungen 35 ist eine genaue Positionierung der Ausgleichsstrukturen 3 relativ zur Kontaktstruktur 26 nicht zwingend, da j edenfalls Schnittpunkte mit dem Muster 29 und/oder mit den Leiterbahnen 28 vorliegen .
Gemäß Figur 21 werden dann die optoelektronischen Halbleiterchips 4 aufgebracht , die zum Beispiel rot , grün und blau emittierende pLEDs sind .
Optional ist zusätzlich zu den optoelektronischen Halbleiterchips 4 ein weiterer Halbleiterchip 8 vorhanden, der zum Beispiel ein IC-Chip zum Ansteuern der optoelektronischen Halbleiterchips 4 sein kann . Der weitere Halbleiterchip 8 kann in gleicher Weise kontaktiert werden wie die optoelektronischen Halbleiterchips 4 . Ein Leiterbahnschema für den weiteren Halbleiterchip 8 ist hierbei in Figur 21 nicht im Detail gezeichnet , sondern lediglich stark vereinfacht illustriert .
Das Aufbringen der Halbleiterchips 4 , 8 erfolgt zum Beispiel analog zu den weiter oben beschriebenen Verfahren .
Die Träger 10 der Beispiele gemäß der Figuren 1 bis 15 basieren zum Beispiel auf lichtundurchlässigen Grundkörpern 20 . Abmessungen dieser Träger 10 , in Draufsicht auf die erste Hauptseite 21 gesehen, liegen zum Beispiel bei mindestens 0 , 5 mm x 0 , 5 mm und/oder höchstens bei 5 mm x 5 mm, typisch bei 1 mm x 0 , 5 mm . Dagegen können die im Wesentlichen transparenten, zum Beispiel als Folie gestalteten Träger 10 der Figuren 16 bis 21 deutlich größer sein und Abmessungen, in Draufsicht auf die erste Hauptseite 21 gesehen, von mindestens 5 cm x 10 cm und/oder von höchstens 1 m x 2 m aufweisen . Die kleineren Träger 10 gemäß der Figuren 1 bis 15 tragen zum
Beispiel nur einen oder mehrere der optoelektronischen
Halbleiterchips 4 , zum Beispiel mindestens drei und/oder höchstens 30 der optoelektronischen Halbleiterchips 4 . Dagegen können die größeren Träger 10 der Figuren 16 bis 21 viele der optoelektronischen Halbleiterchips 4 tragen, zum Beispiel mindestens 100 und/oder höchstens 10 . 000 der optoelektronischen Halbleiterchips 4 .
In allen Beispielen ist es möglich, dass die einander zugeordneten Ausgleichsstrukturen 3 , insbesondere deren Anschlussbereiche 33 , einen Abstand zueinander von mindestens 5 pm und/oder von höchstens 20 pm oder von höchstens 50 pm zueinander aufweisen . Eine Breite der Ausgleichsbahnen 31 und/oder der Verlängerungen 35 liegt zum Beispiel bei mindestens 5 pm und/oder bei höchstens 500 pm . Eine Länge der Ausgleichsbahnen 31 und/oder der Verlängerungen 35 liegt zum Beispiel bei mindestens 50 pm und/oder bei höchstens 5 mm . Eine Größe der Anschlussbereiche 33 richtet sich insbesondere nach einer Größe der hierfür vorgesehenen Chipkontaktflächen 41 , 42 . Eine Dicke der Ausgleichsstrukturen 3 liegt zum Beispiel bei mindestens 0 , 2 pm und/oder bei höchstens 20 pm, insbesondere bei mindestens 1 pm und/oder bei höchstens 3 pm . Eine Dicke der Kontaktstrukturen 26 , 27 , 28 , 29 und/oder der Anschluss flächen 24 liegt zum Beispiel bei mindestens 1 pm und/oder bei höchstens 40 pm . Eine Breite der Kontaktstrukturen 26 , 27 , 28 , 29 und/oder der Anschluss flächen 24 liegt zum Beispiel bei mindestens 5 pm und/oder bei höchstens 100 pm, insbesondere bei mindestens 10 pm und/oder bei höchstens 20 pm . Diese vorgenannten Werte können einzeln oder in beliebiger Kombination gelten . Im Übrigen gelten die Aus führungen zu den Figuren 1 bis 18 in gleicher Weise für die Figuren 19 bis 21 , und umgekehrt .
In Figur 22 ist gezeigt , dass die Ausgleichsstrukturen 3 j eweils an einem den Anschlussbereichen 33 abgewandten Ende der Verlängerungen 35 eine Erweiterung 34 aufweisen . Die Erweiterungen 34 verlaufen quer, insbesondere senkrecht , zur zugeordneten Verlängerung 35 . Die Ausgleichsstrukturen 3 können in Draufsicht gesehen somit knochenförmig gestaltet sein . Durch die Erweiterungen 34 wird eine zusätzliche Positioniertoleranz der Ausgleichsstrukturen 3 gegenüber den Kontaktstrukturen 26 erzielt .
Gemäß Figur 23 weisen die Ausgleichsstrukturen 3 vergleichsweise breite Verlängerungen 35 auf . Eine Breite der Verlängerungen 35 liegt zum Beispiel bei mindestens 50 % und/oder bei höchstens 150 % oder bei höchstens 95 % einer Breite der j eweiligen Anschlussbereiche 33 . Die Breite bezieht sich insbesondere auf eine Ausdehnung senkrecht zu den zugeordneten Leiterbahnen 28 .
Gemäß Figur 24 sind mehrere der Erweiterungen 34 pro Verlängerung 35 vorhanden, zum Beispiel mindestens zwei und/oder höchstens sechs der Erweiterungen 34 , um eine erhöhte Positioniertoleranz zu gewährleisten . Die Ausgleichsstrukturen 3 können also in Draufsicht gesehen wie ein Fischgrätenmuster gestaltet sein .
Gemäß Figur 27 sind die Ausgleichsstrukturen 3 mit rechteckigen Anschlussbereichen 33 und runden Verlängerungen 35 versehen . Ein Durchmesser der Verlängerungen 35 ist zum Beispiel größer als eine Diagonalenlänge der Anschlussbereiche 33 . Weiterhin können die Ausgleichsstrukturen 3 mit vergleichsweise langen Verlängerungen 35 versehen sein, siehe Figur 25 . Eine Länge der Verlängerungen 35 übersteigt die Diagonalenlänge der Anschlussbereiche 33 beispielsweise um mindestens einen Faktor 3 und/oder um höchstens einen Faktor 30 .
In Figur 25 ist ferner veranschaulicht , dass nur das Muster 29 vorhanden ist , sodass die Kontaktstrukturen 26 frei von den Leiterbahnen 28 sind . Dies ist auch in allen anderen Beispielen möglich . Durch die langen Verlängerungen 35 wird dennoch ein sicherer Überlapp mit den zugehörigen Kontaktstrukturen 26 erzielt .
Die j eweiligen, verschieden gestalteten Ausgleichsstrukturen 3 der Figuren 21 bis 25 und 27 können entsprechend in allen Beispielen verwendet werden . Somit gelten die Aus führungen zu den Figuren 1 bis 21 in gleicher Weise für die Figuren 22 bis 25 und 27 , und umgekehrt .
In Figur 26 ist dargestellt , dass die Kontaktstrukturen 26 j eweils Kontaktstellenbereiche 65 aufweisen können . Die Kontaktstellenbereiche 65 sind zum Beispiel runde Erweiterungen des Musters 29 und/oder der Leiterbahnen 28 . Die Kontaktstellenbereiche 65 überlappen mit den Verlängerungen 35 , wobei die Anschlussbereiche 33 und die Kontaktstellenbereiche 65 nicht überlappen, siehe Figur 27 . Die Kontaktstellenbereiche 65 sind dabei bevorzugt kleiner als die Anschlussbereiche 33 , um eine hohe Transparenz des Halbleiterbauteils 1 zu erreichen . Aufgrund der Kontaktstellenbereiche 65 in Kombination mit den Verlängerungen 35 können große Positioniertoleranzen erzielt werden .
In Figur 28 ist dargestellt , dass die Kontaktstrukturen 26 mit sternförmigen Kontaktstellenbereichen 65 versehen sind, um große Positioniertoleranzen zu erreichen, siehe auch Figur 29 . Eine Ausdehnung der sternförmigen Kontaktstellenbereiche 65 ist dabei zum Beispiel größer als die Anschlussbereiche 33 zusammen mit den Verlängerungen 35 , um eine hohe Transparenz des Trägers 10 zu gewährleisten .
Im Übrigen gelten die Aus führungen zu den Figuren 1 bis 25 in gleicher Weise für die Figuren 26 bis 29 , und umgekehrt .
Im Beispiel der Figur 30 ist gezeigt , dass der mindestens eine optoelektronische Halbleiterchip 4 einen wannenförmigen Reflektor 44 aufweist , der sich in Richtung weg von der ersten Hauptseite 21 öf fnet . Ferner sind in Figur 30 Abmessungen veranschaulicht .
A steht hierbei für den Abstand zwischen benachbarten Kontaktstrukturen 26 , B steht für den Abstand zwischen benachbarten Ausgleichsstrukturen 3 , C ist eine Positionstoleranz der Ausgleichsstrukturen 3 relativ zu den Kontaktstrukturen 26 , D ist eine Montagetoleranz der Halbleiterchips 4 , 8 relativ zu den Ausgleichsstrukturen 3 und E ist eine Fertigungstoleranz der Chipkontaktflächen 41 , 42 hinsichtlich eines Abstands der Chipkontaktflächen 41 , 42 zueinander . Toleranzen im Prozessablauf entstehen speziell durch die Positionierung der Ausgleichsstrukturen 3 auf den Kontaktstrukturen 26 und außerdem durch die Positionierung der Halbleiterchips 4 , 8 auf den Ausgleichsstrukturen 3 . Für die vorgenannten Größen gilt insbesondere , einzeln oder in beliebiger Kombination :
B > E oder B > E , um eine Risiko von Kursschlüssen aufgrund von Materialmigration zu reduzieren, B > E + D oder B > E + D, und/oder A > B + C oder A > B + C .
Im Beispiel der Figur 31 ist auf dem Halbleiterchip 4 ein Leuchtstof f körper 66 aufgebracht . Der Leuchtstof f körper 66 kann direkt auf dem Halbleiterchip 4 erzeugt sein oder separat hergestellt und dann auf dem Halbleiterchip 4 aufgebracht sein . Es ist möglich, dass der Leuchtstof f körper 66 im Rahmen der Herstellungstoleranzen in Draufsicht gesehen deckungsgleich mit dem Halbleiterchip 4 ist oder lateral über den Halbleiterchip 4 übersteht , zum Beispiel um höchstens 10 % einer Kantenlänge des Halbleiterchips 4 .
Als weitere Option ist ein Reflektorkörper 67 vorhanden . Der Reflektorkörper 67 ist zum Beispiel aus einem Kunststof f , wie einem Silikon, das mit reflektierenden Partikeln, zum Beispiel aus einem Metalloxid wie Titandioxid, gefüllt ist . Der Reflektorkörper 67 kann direkt und insbesondere ganz flächig seitlich an den Halbleiterchip 4 und/oder an den Leuchtstof f körper 66 angrenzen . Es ist möglich, dass der Reflektorkörper 67 eine geringere mittlere Dicke aufweist als der Leuchtstof f körper 66 und in Richtung hin zum Leuchtstof f körper 66 dicker wird . Der Leuchtstof f körper 66 und der Reflektorkörper 67 können in Richtung weg von der ersten Hauptseite 21 bündig miteinander abschließen . Es ist möglich, dass der Reflektorkörper 67 bis unter den Halbleiterchip 4 hinein reicht , insbesondere in einen Bereich zwischen den Chipkontaktflächen 41 , 42 hinein . Ein solcher Reflektorkörper 67 und/oder ein solcher
Leuchtstof f körper 66 können auch in allen anderen Aus führungsbeispielen vorhanden sein .
Im Übrigen gelten die Aus führungen zu den Figuren 1 bis 30 in gleicher Weise für Figur 30 , und umgekehrt .
Die in den Figuren gezeigten Komponenten folgen bevorzugt in der angegebenen Reihenfolge aufeinander, insbesondere unmittelbar aufeinander, sofern nichts anderes beschrieben ist . Sich in den Figuren nicht berührende Komponenten weisen bevorzugt einen Abstand zueinander auf . Sofern Linien parallel zueinander gezeichnet sind, sind die zugeordneten Flächen bevorzugt ebenso parallel zueinander ausgerichtet . Außerdem sind die relativen Positionen der gezeichneten Komponenten zueinander in den Figuren korrekt wiedergegeben, falls nichts anderes angegeben ist .
Die hier beschriebene Erfindung ist nicht durch die Beschreibung anhand der Aus führungsbeispiele beschränkt . Vielmehr umfasst die Erfindung j edes neue Merkmal sowie j ede Kombination von Merkmalen, was insbesondere j ede Kombination von Merkmalen in den Patentansprüchen beinhaltet , auch wenn dieses Merkmal oder diese Kombination selbst nicht expli zit in den Patentansprüchen oder Aus führungsbeispielen angegeben ist .
Diese Patentanmeldung beansprucht die Priorität der deutschen Patentanmeldungen 10 2022 103 762 . 2 und 10 2022 110 031 . 6 , deren Of fenbarungsgehalt hiermit durch Rückbezug aufgenommen wird . Bezugs zeichenliste
1 Halbleiterbauteil
2 Leiterplatte
20 Grundkörper
21 erste Hauptseite
22 zweite Hauptseite
23 elektrische Durchkontaktierung
24 elektrische Anschluss fläche an der zweiten Hauptseite
25 Metallisierung
26 metallische elektrische Kontaktstruktur
27 eingebettete Leiterbahn
28 aufliegende Leiterbahn
29 Muster
3 elektrische Ausgleichsstruktur
31 Ausgleichsbahn
32 Rohmaterialschicht
33 Anschlussbereich
34 Erweiterung
35 Verlängerung
4 optoelektronischer Halbleiterchip
40 Montageseite
41 erste Chipkontakt fläche
42 zweite Chipkontakt fläche
43 Emissionsseite
44 Reflektor
5 Planarisierungsschicht
61 Beschichtung
62 Schutzkörper
63 Metallschicht
64 Füllung
65 Kontaktstellenbereich
66 Leuchtstof f körper 61 Reflektorkörper
7 Ausnehmung
8 weiterer Halbleiterchip
10 Träger A Abstand zwischen benachbarten Kontaktstrukturen
B Abstand zwischen benachbarten Ausgleichsstrukturen
C Positionstoleranz der Ausgleichsstrukturen
D Montagetoleranz der Halbleiterchips
E Fertigungstoleranz der Chipkontaktflächen R Strahlung

Claims

Patentansprüche
1. Verfahren zur Herstellung eines Halbleiterbauteils (1) mit den Schritten:
A) Bereitstellen einer Leiterplatte (2) , aufweisend eine erste Hauptseite (21) und eine zweite Hauptseite (22) sowie metallische elektrische Kontaktstrukturen (26) an der ersten Hauptseite (21) ,
B) Aufbringen von elektrischen Ausgleichsstrukturen (3) an der ersten Hauptseite (21) direkt an zumindest einigen der Kontaktstrukturen (26) , wobei die Ausgleichsstrukturen (3) die betreffenden Kontaktstrukturen (26) in Richtung parallel zur ersten Hauptseite (21) überragen, wobei ein Abstand (B) zwischen benachbarten, einander zugeordneten Ausgleichsstrukturen (3) höchstens 50 pm beträgt und kleiner ist als ein Abstand (A) zwischen benachbarten, einander zugeordneten Kontaktstrukturen (26) , und
C) Aufbringen mindestens eines Halbleiterchips (4) direkt auf die einander zugeordneten Ausgleichsstrukturen (3) , wobei die Kontaktstrukturen (26) und der zugeordnete mindestens eine Halbleiterchip (4) in Draufsicht auf die erste Hauptseite (21) gesehen nicht überlappen.
2. Verfahren nach dem vorhergehenden Anspruch, wobei die optoelektronischen Halbleiterchips (4) zur Erzeugung von Licht eingerichtet sind und in Draufsicht auf die erste Hauptseite (21) gesehen eine Größe von höchstens 0,1 mm x 0,2 mm aufweisen, wobei die optoelektronischen Halbleiterchips (4) an einer der ersten Hauptseite (21) zugwandten Montageseite (40) jeweils Chipkontaktflächen (41, 42) aufweisen und die Chipkontaktflächen (41, 42) an den zugeordneten Ausgleichsstrukturen (3) angebracht werden.
3. Verfahren nach dem vorhergehenden Anspruch, wobei mindestens 3 und höchstens lO^ der optoelektronischen Halbleiterchips (4) auf die erste Hauptseite (21) des Halbleiterbauteils (1) aufgebracht werden.
4. Verfahren nach einem der Ansprüche 2 oder 3, wobei ein Aushärten der Ausgleichsstrukturen (3) erst nach dem Aufbringen der optoelektronischen Halbleiterchips (4) erfolgt und durch das Aushärten der Ausgleichsstrukturen (3) die optoelektronischen Halbleiterchips (4) an der Leiterplatte (2) befestigt werden.
5. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Schritt A) die folgenden Teilschritte umfasst: Al) Bereitstellen der Leiterplatte (2) , die elektrische Durchkontaktierungen (23) von der ersten Hauptseite (21) zur zweiten Hauptseite (22) sowie mindestens eine durchgehende Metallisierung (25) an der ersten Hauptseite (21) und/oder an der zweiten Hauptseite (22) umfasst, und
A2 ) Strukturieren der mindestens einen durchgehenden Metallisierung (25) , sodass an der zweiten Hauptseite (22) elektrische Anschlussflächen (24) resultieren.
6. Verfahren nach dem vorhergehenden Anspruch, wobei der Schritt A) außerdem den folgenden Teilschritt umfasst :
A3) Vollständiges Entfernen der Metallisierung (25) an der ersten Hauptseite (21) , sodass zumindest einige der Durchkontaktierungen (23) an der ersten Hauptseite (21) freigelegt werden und die Kontaktstrukturen (26) bilden, wobei im Schritt Al) eine Leiterplatte (2) mit je einer der Metallisierungen (25) an der ersten und an der zweiten Hauptseite (21, 22) bereitgestellt wurde, und wobei der Schritt B) den folgenden Teilschritt umfasst:
Bl) Erzeugen von elektrischen Ausgleichsbahnen (31) , die Teil der Ausgleichsstrukturen (3) sind, ausgehend von den freigelegten Durchkontaktierungen (23) .
7. Verfahren nach dem vorhergehenden Anspruch, wobei die und die freigelegten Durchkontaktierungen (23) die Kontaktstrukturen (26) bilden.
8. Verfahren nach einem der Ansprüche 5 oder 6, wobei die Leiterplatte (2) an der ersten Hauptseite (21) eingebettete Leiterbahnen (27) umfasst, die elektrisch mit den Durchkontaktierungen (23) verbunden sind und die die Kontaktstrukturen (26) bilden.
9. Verfahren nach einem der Ansprüche 5 bis 8, wobei zwischen benachbarten Durchkontaktierungen (23) eine Planarisierungsschicht (5) aufgebracht wird und die Ausgleichsstrukturen (3) teilweise auf der Planarisierungsschicht (5) erzeugt werden.
10. Verfahren nach einem der Ansprüche 1 bis 4, wobei die Leiterplatte (2) lichtdurchlässig ist und an der ersten Hauptseite (21) zumindest einige der Kontaktstrukturen (26) als Leiterbahnen (28) gestaltet sind, wobei die Ausgleichsstrukturen (3) von den Leiterbahnen (28) ausgehen .
11. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Schritt B) die folgenden Teilschritte umfasst: B2) Aufbringen einer Rohmaterialschicht (32) ,
B3) Belichten der Rohmaterialschicht (32) , und
B4) Entfernen überschüssigen Materials der Rohmaterialschicht (32) , sodass die Ausgleichsstrukturen (3) resultieren.
12. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Schritt B) den folgenden Teilschritt umfasst:
B5) Erzeugen der Ausgleichsstrukturen (3) mittels Siebdrucken oder Schablonendrücken.
13. Verfahren nach einem der vorhergehenden Ansprüche, wobei
- eine Vielzahl von Paaren aus den Ausgleichsstrukturen (3) und den diesen Ausgleichsstrukturen (3) zugeordneten Kontaktstrukturen (26) erzeugt wird,
- der Abstand (A) zwischen den benachbarten, einander zugeordneten Kontaktstrukturen (26) größer als oder gleich dem Abstand (B) zwischen den benachbarten, einander zugeordneten Ausgleichsstrukturen (3) plus einer Positionstoleranz (C) der Ausgleichsstrukturen (3) relativ zu den zugeordneten Kontaktstrukturen (26) ist, und
- der Abstand (B) zwischen den benachbarten, einander zugeordneten Ausgleichsstrukturen (3) größer als oder gleich einer Montagetoleranz (D) für Halbleiterchips (2) plus einer Fertigungstoleranz (E) von Chipkontaktflächen (41, 42) ist.
14. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Kontaktstrukturen (26) in Draufsicht auf die erste Hauptseite (21) gesehen wenigstens zum Teil ein kreuzförmiges und/oder sternförmiges Muster (29) bilden und die Ausgleichsstrukturen (3) mit dem Muster (29) überlappen.
15. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Ausgleichsstrukturen (3) jeweils umfassen:
- einen Anschlussbereich (33) , der für ein Anbringen von Halbleiterchips (2) eingerichtet ist,
- eine Verlängerung (35) , die sich vom Anschlussbereich (33) weg erstreckt und in Draufsicht auf die erste Hauptseite (21) gesehen schmäler ist als der zugeordnete Anschlussbereich ( 33 ) , und
- mindestens eine Erweiterung (34) , die quer zur Verlängerung (35) verläuft und sich über die Verlängerung (35) hinaus erstreckt und beabstandet zum Anschlussbereich (33) angeordnet ist.
16. Verfahren nach dem vorhergehenden Anspruch, wobei
- eine Breite der Verlängerung (35) größer ist als der Abstand (B) zwischen den benachbarten, einander zugeordneten Ausgleichsstrukturen (3) ,
- eine Breite des Anschlussbereichs (33) die Breite der Verlängerung (35) um mindestens einen Faktor 2 übertrifft,
- eine Länge der mindestens einen Erweiterung (34) , in Richtung quer zur Verlängerung (35) , die Breite der Verlängerung (35) um mindestens einen Faktor 2 übertrifft.
17. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Ausgleichsstrukturen (3) aus einer Sinterpaste und/oder aus einer fotosensiblen Paste hergestellt werden und Ag, Au, Cu, Ni und/oder Kohlenstoff umfassen, und wobei die Kontaktstrukturen (26) mittels Ätzen und/oder Galvanisieren erzeugt werden.
18. Optoelektronisches Halbleiterbauteil (1) mit
- einer Leiterplatte (2) , aufweisend eine erste Hauptseite (21) und eine zweite Hauptseite (22) sowie metallische elektrische Kontaktstrukturen (26) an der ersten Hauptseite (21) ,
- elektrischen Ausgleichsstrukturen (3) an der ersten Hauptseite (21) direkt an zumindest einigen der Kontaktstrukturen (26) , sodass die Ausgleichsstrukturen (3) die betreffenden Kontaktstrukturen (26) in Richtung parallel zur ersten Hauptseite (21) überragen, und - optoelektronischen Halbleiterchips (4) auf den einander zugeordneten Ausgleichsstrukturen (3) , wobei
- die optoelektronischen Halbleiterchips (4) zur Erzeugung von Licht eingerichtet sind und in Draufsicht auf die erste Hauptseite (21) gesehen eine Größe von höchstens
0,1 mm x 0,2 mm aufweisen,
- die optoelektronischen Halbleiterchips (4) an einer der ersten Hauptseite (21) zugwandten Montageseite (40) jeweils Chipkontaktflächen (41, 42) aufweisen und die Chipkontaktflächen (41, 42) an den zugeordneten Ausgleichsstrukturen (3) angebracht sind, und
- ein Abstand (B) zwischen benachbarten, einander zugeordneten Ausgleichsstrukturen (3) höchstens 50 pm beträgt und kleiner ist als ein Abstand (A) zwischen benachbarten, einander zugeordneten Kontaktstrukturen (26) .
19. Optoelektronisches Halbleiterbauteil (1) nach dem vorhergehenden Anspruch, das mit einem Verfahren nach einem der Ansprüche 2 bis 17 hergestellt ist.
20. Träger (10) für optoelektronische Halbleiterbauteile (1) mit
- einer Leiterplatte (2) , aufweisend eine erste Hauptseite (21) und eine zweite Hauptseite (22) sowie metallische elektrische Kontaktstrukturen (26) an der ersten Hauptseite (21) , und
- elektrischen Ausgleichsstrukturen (3) an der ersten Hauptseite (21) direkt an zumindest einigen der Kontaktstrukturen (26) , sodass die Ausgleichsstrukturen (3) die betreffenden Kontaktstrukturen (26) in Richtung parallel zur ersten Hauptseite (21) überragen, wobei die elektrischen Ausgleichsstrukturen (3) für ein Anbringen von optoelektronischen Halbleiterchips (4) eingerichtet sind.
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