WO2017060158A1 - Verfahren zur herstellung eines halbleiterchips und halbleiterchip - Google Patents

Verfahren zur herstellung eines halbleiterchips und halbleiterchip Download PDF

Info

Publication number
WO2017060158A1
WO2017060158A1 PCT/EP2016/073319 EP2016073319W WO2017060158A1 WO 2017060158 A1 WO2017060158 A1 WO 2017060158A1 EP 2016073319 W EP2016073319 W EP 2016073319W WO 2017060158 A1 WO2017060158 A1 WO 2017060158A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
semiconductor layer
semiconductor
semiconductor chip
auxiliary
Prior art date
Application number
PCT/EP2016/073319
Other languages
English (en)
French (fr)
Inventor
Alexander F. PFEUFFER
Dominik Scholz
Original Assignee
Osram Opto Semiconductors Gmbh
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Osram Opto Semiconductors Gmbh filed Critical Osram Opto Semiconductors Gmbh
Priority to US15/765,474 priority Critical patent/US11050002B2/en
Publication of WO2017060158A1 publication Critical patent/WO2017060158A1/de

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H01L33/382—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape the electrode extending partially in or entirely through the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0093—Wafer bonding; Removal of the growth substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40—Materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0016—Processes relating to electrodes

Definitions

  • One task is to provide a simple procedure for
  • the semiconductor chip may be a semiconductor chip of microelectronics such as
  • the semiconductor chip may be a
  • the semiconductor chip is a photodiode, a solar cell, a light-emitting diode chip or a laser.
  • the first one is provided.
  • the first one is provided.
  • the first one is provided.
  • Semiconductor layer as p-type semiconductor region, and the second semiconductor layer formed as an n-type semiconductor region, or vice versa.
  • the semiconductor layer sequence is epitaxially deposited on a growth substrate, for example.
  • the growth substrate may be formed, for example, with sapphire or silicon.
  • the semiconductor layer sequence may further comprise in particular an active region.
  • the active region can be generated between the first and the second semiconductor layer. In the active area a function of the
  • the semiconductor layer sequence can contain further semiconductor regions, such as buffer areas for crystallographic adjustments, etch stop layers,
  • the semiconductor layer sequence already structured areas and / or metal structures such as a metallic
  • the semiconductor layer sequence contains
  • III-V compound semiconductor materials are for ultraviolet radiation generation
  • Al x In y Ga x - y P in particular for yellow to red radiation
  • Al x In y Ga x - y As infrared
  • At least one recess in the first aspect at least one recess in the first aspect
  • the respective recess can in this case take place, for example, by means of dry or wet chemical etching.
  • the respective recess has a circular shape in lateral directions, that is to say parallel or substantially parallel to a main extension of the semiconductor layer sequence.
  • the semiconductor layer sequence in the region of the recess can be completely or only partially removed.
  • Training a mesa may be the case.
  • training a mesa may be the case.
  • the lateral directions are in particular perpendicular or substantially perpendicular to a growth direction of the
  • the respective recess may, for example, extend into the semiconductor layer sequence or into it through to a depth of at least 100 nm to at most 2000 nm. Preferably, a depth of the respective
  • Extension of a bottom surface of the respective recess may be at least 1 ym to at most 100 ym, preferably between 5 ym and 50 ym. In other words, the respective recess can thus be wider by a multiple than deep
  • the exposed by the respective recess side surfaces of the first and second semiconductor layer and optional intermediate layers point towards the bottom surface of the first and second semiconductor layer and optional intermediate layers
  • Semiconductor layer and optional intermediate layers to further, exposed by the respective recess and the respective recess bounding surfaces are smaller than 1: 3, for example less than 1:10, in particular less than 1: 100.
  • an auxiliary layer for electrical contacting of the second semiconductor layer applied.
  • the auxiliary layer is at least partially in direct contact with the first semiconductor layer at the side surfaces exposed by the respective recess.
  • Semiconductor regions are at least partially covered, so that the auxiliary layer after this step in direct contact with a plurality of semiconductor layers or regions of the
  • auxiliary layer sequence is.
  • the application of the auxiliary layer can be done for example by sputtering.
  • a deposition of the auxiliary layer can take place as a closed layer, in particular in the region of the respective recess.
  • a layer thickness of the auxiliary layer is, for example, between at least 5 nm and at most 200 nm.
  • a layer thickness of 10 nm to 50 nm is preferred.
  • the auxiliary layer serves in particular the electrical
  • the auxiliary layer has good electrical conductivity with respect to the second semiconductor layer.
  • a contact resistance between the auxiliary layer and the second semiconductor layer may thus for example at least 5 * 10 ⁇ * * $ 6 ⁇ cm 2 and not more than 1 * 10 "4 ⁇ cm 2.
  • the auxiliary layer furthermore has in particular a poor electrical conductivity with respect to the first
  • a contact resistance between the auxiliary layer and the first semiconductor layer can therefore be several orders of magnitude higher than in the aforementioned case lie.
  • the contact resistance is then at least 10 times to 100 times, in particular more than 100 times, preferably more than 1000 times that
  • the auxiliary layer is a contact material, which selectively only a good
  • the contact material forms a blocking diode to the first semiconductor layer during operation of the semiconductor chip.
  • the contact material forms a greatly increased ohmic contact resistance to the first semiconductor layer during operation of the semiconductor chip.
  • the auxiliary layer is after this step to the through the respective recess
  • the side surfaces of the semiconductor layer sequence that are exposed when the respective recess is formed constitute a sensitive region.
  • this region may be susceptible to defects, as a result of which increased leakage currents can occur at the exposed side surfaces, or a failure of the semiconductor chip can be effected.
  • it may therefore be necessary to passivate or electrically isolate this area.
  • the auxiliary layer can be dispensed with an extrinsic Passivitationsmaterial. In particular, the subsequent structuring steps can thus be saved so that a simple, economical and time-saving production of the semiconductor chip is contributed.
  • the semiconductor layer sequence can in particular
  • the respective recess may extend into the current spreading layer such that a bottom surface of the respective recess is formed by an exposed surface of the current spreading layer.
  • About the exposed side surfaces and / or surface of the current spreading layer can then, for example, an indirect electrical contacting of the second
  • Semiconductor layer may also be from this side
  • Anisotropic etch back of the dielectric can be done in this
  • a semiconductor chip comprises a semiconductor layer sequence with a first semiconductor layer and a second one
  • the semiconductor chip has at least one recess in the semiconductor layer sequence, through the side surfaces of the first semiconductor layer and the second
  • the semiconductor chip further comprises an auxiliary layer for electrical contacting of the second semiconductor layer.
  • the auxiliary layer is at the at least partially in direct contact with the first through the respective recess exposed side surfaces
  • the semiconductor chip according to the second aspect is in particular the one produced by the method according to the first aspect described above
  • the auxiliary layer forms with the first
  • Semiconductor layer is a diode.
  • the diode is designed such that it in the operation of the
  • the auxiliary layer has a
  • Transparent Conductive Oxide or consists of this.
  • Transparent conductive oxides are transparent, conductive materials, as a rule
  • the auxiliary layer comprises or consists of a metal.
  • this may be aluminum, titanium or rhodium.
  • the auxiliary layer can then be used during operation of the
  • Form semiconductor layer Exemplary is the first
  • the auxiliary layer has a
  • extrinsically doped semiconductor material or consists of this.
  • this may be doped amorphous silicon, doped zinc oxide or indium tin oxide.
  • Suitable dopants are, for example
  • the auxiliary layer comprises or consists of zinc oxide.
  • the semiconductor layer sequence is based on gallium nitride (GaN).
  • GaN gallium nitride
  • zinc oxide behaves intrinsically as n-type semiconductor. Surprisingly, it has been shown that this enables a selectively good electrical contact with an n-type second semiconductor layer based on gallium nitride (in short: n-GaN), and a diode which shuts off during operation of the semiconductor chip to a p-type first semiconductor layer based on
  • a contact resistance between the auxiliary layer and the second semiconductor layer may be in this case for example at least 5 * 10 "6 ⁇ * cm 2 and at most 5 * 10" 5 ⁇ * cm 2.
  • Contact resistance between the auxiliary layer and the second Semiconductor layer may further be at least 5 * 10 "5 ⁇ * cm 2 .
  • the auxiliary layer comprises a gold-germanium alloy.
  • the semiconductor layer sequence is based on aluminum gallium indium phosphide (InGaAlP).
  • Auxiliary layer and the second semiconductor layer may be "* cm 2 and at most 1 ⁇ 10 5 ⁇ " * $ 4 ⁇ cm 2 in this case, for example at least 1 * 10 degrees.
  • a contact resistance between the auxiliary layer and the second semiconductor layer may further include at least 1 * 10 "4 ⁇ ⁇ cm 2, respectively.
  • a further mirror layer is applied on a side of the auxiliary layer facing away from the semiconductor layer sequence.
  • the further mirror layer may in particular be a metallic mirror layer.
  • the further mirror layer is made of silver, aluminum, rhodium or gold.
  • Layer thickness of the further mirror layer may be more than 100 nm by way of example.
  • the respective recess can be mirrored by the further mirror layer.
  • the auxiliary layer is after the
  • the auxiliary layer is applied at least partially on a side of the first semiconductor layer facing away from the second semiconductor layer.
  • Auxiliary layer contacts the first semiconductor layer
  • a metallic mirror layer is formed on the second semiconductor layer prior to the formation of the respective recess in the semiconductor layer sequence
  • the metallic mirror layer has, corresponding to a region of the respective recess, an opening in each case towards the semiconductor layer sequence.
  • Passivation layer is on one of the Semiconductor layer sequence facing away from the metallic mirror layer applied.
  • the metallic mirror layer is formed, for example, only outside a first lateral area around the respective recess, ie spaced from it.
  • the metallic mirror layer is formed, for example, only outside a first lateral area around the respective recess, ie spaced from it.
  • the second lateral region is smaller than the first lateral region or such
  • Step of forming the respective recess is completely covered by the passivation layer, so that a
  • a lateral distance between the metallic mirror layer and the subsequently applied auxiliary layer is between at least 100 nm and at most 5 ⁇ m, in particular less than 10 ⁇ m.
  • the passivation layer becomes in a lateral area around the respective recess
  • the lateral area around the respective recess in which the passivation layer is removed is also referred to below as the third lateral area.
  • the second lateral region comprises the third lateral region, which in turn comprises the first lateral region.
  • a side surface of the metallic mirror layer can thus be completely covered by the passivation layer even after this step.
  • the side of the first semiconductor layer facing away from the second semiconductor layer is exposed at least between the first and the third region around the respective recess, so that the subsequently applied auxiliary layer has an enlarged contact surface with the first
  • Semiconductor layer comprises.
  • this contributes to a particularly high ESD strength of the semiconductor chip.
  • Auxiliary layer a mirror protective layer on the side facing away from the second semiconductor layer side of the first
  • the mirror protection layer covers the respective recess facing side surfaces of the metallic mirror layer completely.
  • the mirror protection layer may also have a side surface facing the respective recess
  • the mirror protective layer contributes in particular to the fact that the metallic mirror layer is protected in the step of forming the respective recess, for example in the case of semiconductor etching in front of etching media such as chlorine-containing plasma. Placing the mirror protective layer on the side surfaces of the metallic mirror layer, for example
  • At least one of the steps of forming the respective recess, applying the auxiliary layer, or an intermediate step thereof is incorporated
  • the modified region is, in particular, a surface modification, that is to say a modification which relates only to an extremely small proportion of the semiconductor layer sequence with respect to its main extension direction.
  • the modification may, for example, be a reaction that takes place by supplying a gas during and / or between and / or after one of the aforementioned steps. For example, in a process step after the semiconductor etching a gas such as oxygen is supplied, so that the GaN semiconductor material at its
  • the semiconductor material in particular a p-type region, may be partially damaged, destroyed or deactivated,
  • the modification can also be effected by mechanical action, for example by argon sputtering.
  • the modification relates in particular to both the first semiconductor layer and the second semiconductor layer.
  • the modification is a
  • the modified region can be between at least 1 nm and at most 100 nm deep in the
  • Extend semiconductor layer sequence for example between at least 10 nm and at most 50 nm deep,
  • a volume fraction of the modified region with respect to the semiconductor layer sequence is therefore negligible, and in particular substantially less than 1%, for example in the region of 0.1%.
  • the aforementioned gold-germanium alloy is particularly suitable as a material of the auxiliary layer.
  • the modified region of the semiconductor layer sequence is at least partially removed.
  • the modified region is at least partially removed by a selective wet-chemical etching, for example by means of hot phosphoric acid (H 3 PO 4 ) or potassium hydroxide (KOH).
  • a selective wet-chemical etching for example by means of hot phosphoric acid (H 3 PO 4 ) or potassium hydroxide (KOH).
  • H 3 PO 4 hot phosphoric acid
  • KOH potassium hydroxide
  • the contact layer serves, for example, a current expansion. This is particularly advantageous if subsequently a dielectric mirror is applied in front of the metallic mirror layer.
  • the contact layer is, for example, a
  • the side of the first semiconductor layer facing away from the second semiconductor layer before the formation of the respective recess is applied Contact layer in a lateral fourth area around the respective recess completely removed.
  • the contact layer in this region is hereby removed with a selective, wet-chemical etching step in such a way that one of the respective
  • Passivation layer is pulled.
  • the edge of the contact layer is covered by the passivation layer such that short circuits with the auxiliary layer can be avoided.
  • an active region in the step is formed in the step of forming the respective recess
  • the active area is particularly for receiving or generating
  • the active area may be, for example, a
  • auxiliary layer is at least partially in direct contact with the active region after application to the side surfaces exposed by the respective recess.
  • a semiconductor buffer region is exposed on a side of the first semiconductor layer facing away from the metallic mirror layer.
  • the auxiliary layer is at least partially in direct contact with the semiconductor buffer region after application.
  • the semiconductor buffer region can in particular have the aforementioned electrical contacts, contact layers or contact layer sequences via which the respective electrical contacting of the second semiconductor layer takes place.
  • the semiconductor buffer region comprises a current spreading layer, whose side surfaces and / or surface are exposed by the respective recess, so that an indirect electrical contacting of the second semiconductor layer by the auxiliary layer is made possible.
  • the semiconductor chip is as
  • the optoelectronic semiconductor chip can be, for example, a radiation-receiving semiconductor chip such as a
  • the optoelectronic semiconductor chip is a light-emitting semiconductor chip such as a light-emitting diode chip.
  • FIG. 2 is a schematic sectional view of a first section of the semiconductor chip produced according to FIGS.
  • FIG. 4 is a schematic sectional view of a second detail of the semiconductor chip produced according to FIGS.
  • Figure 5 shows an eighth embodiment of the according to
  • FIG. 6 shows a ninth embodiment of another semiconductor chip in a schematic sectional view.
  • the cutouts can each on the right and the left side of the
  • semiconductor chips explained in more detail.
  • the semiconductor chip described here is in particular a
  • Optoelectronic semiconductor chip such as an LED chip, for example, an InGaN LED chip.
  • LED chip for example, an InGaN LED chip.
  • the semiconductor chip can also be an InGaAlP LED chip by way of example.
  • FIG. 1 a shows a first method step in which a semiconductor buffer region 15 is attached to an upper side of a
  • Growth substrate 60 is deposited.
  • the growth substrate 60 is a
  • the semiconductor layer sequence 10 is based for example on a nitride compound semiconductor material.
  • the semiconductor buffer region 15 is a layer formed with GaN.
  • FIG. 1b a first semiconductor layer 11, an active region 12 and a second semiconductor layer 13 are epitaxially deposited.
  • the layers are likewise layers which are formed with GaN. In particular, it is the first
  • the semiconductor buffer region 15 may include a
  • the metallic mirror layer 30 is a
  • Silver mirror which may, for example, have a thickness of at least 100 nm and at most 200 nm.
  • the metallic mirror layer is first applied by vapor deposition or sputtering on and then patterned, as for example with the aid of a
  • the metallic mirror layer 30 is after this step in particular structured such that they are in lateral Direction is completely open. In other words, the metallic mirror layer 30 has at least one opening 30a. Subsequently, a passivation layer 40 on a side facing away from the semiconductor layer sequence 10 of FIG.
  • Passivation layer 40 is, for example, a layer comprising silicon dioxide or silicon nitride, for example having a thickness of at least 50 nm and
  • nm can have at most 1000 nm, in particular between 100 nm to 500 nm.
  • the passivation layer 40 can be flat over the metallic mirror layer 30
  • the passivation layer 40 may be in direct contact with the semiconductor layer sequence 10.
  • a side surface 30b exposed by the respective opening 30a of the metallic mirror layer 30 is of the
  • FIG. 1 d will be corresponding to FIG.
  • openings 40a are produced in the passivation layer 40.
  • the respective opening 40a in the passivation layer 40 is advantageously arranged so that the side surface 30b of the metallic mirror layer 30 is further away from the
  • Passivation layer 40 is covered.
  • Figure le there is a dry etching step, for example using chlorine plasma, wherein the Material of the semiconductor layer sequence 10 is at least partially removed, so that a recess 10 a in the
  • Semiconductor layer sequence 10 is formed. Around
  • Recess 10a, the side surfaces IIb, 12b, 13b of the first semiconductor layer 11, the active region 12 and the second semiconductor layer 13 are respectively exposed. Furthermore, it is conceivable for a side surface 15b of the semiconductor buffer region 15 to be exposed through the recess 10a. In other words, the recess 10a extends in
  • the side surface 30b of the metallic mirror layer 30 may be further covered by the passivation layer 40.
  • the recess 10a may be
  • the semiconductor layer sequence 10 may have a steep, exposed edge, the
  • Growth substrate 60 has.
  • an auxiliary layer 20 is subsequently applied to the exposed semiconductor layer sequence 10, for example by homogeneous sputtering.
  • the auxiliary layer 20 is a zinc oxide layer.
  • the auxiliary layer 20 may in particular have a thickness of at least 5 nm and at most 50 nm.
  • the auxiliary layer 20 is applied directly to the semiconductor layer sequence 10, so that it
  • the auxiliary layer is a contact material which selectively only makes good contact with the n-type GaN or a blocking diode or a high
  • Zinc oxide is particularly suitable in this case, since it is already intrinsically behaving as n-type semiconductor.
  • an extrinsically doped semiconductor material such as doped amorphous silicon, for example, aluminum or gallium doped zinc oxide or indium tin oxide may be used.
  • metals such as aluminum or rhodium, which form a blocking Schottky diode with the p-type GaN.
  • the auxiliary layer 20 can also be made of several of the mentioned
  • auxiliary layer 20 a Advantageously, by the auxiliary layer 20 a
  • Increase in efficiency can be achieved because a contact surface is increased to the second semiconductor layer 13 around the side surface 13 b, so that the threshold voltage can be lowered or the current density can be lowered.
  • Wax substrate 60 facing away from the auxiliary layer 20 are applied, so that the respective recess 10a is reflective coated.
  • the mirror layer may in particular be a metallic mirror layer of silver, aluminum, rhodium or gold.
  • Mirror layer may have, for example, a thickness of at least 100 nm.
  • an electrically conductive material 70 are filled into the opening 23, which electrically contacts the semiconductor material of the semiconductor buffer region 15 and / or the auxiliary layer 20.
  • a carrier 80 can be applied and the growth substrate 60 can be removed, whereby the upper side of the semiconductor buffer region 15 facing away from the carrier 80 can be roughened, see FIG. 2. The first detail of FIG.
  • finished semiconductor chip 1 in particular shows a through-contacting of the second semiconductor layer 13 via the auxiliary layer 20 from a side facing the first semiconductor layer 11, in which the recess 10a may be circular. A contact of the first
  • Platinum contact material (stack) from a p-type region forth, and by zinc oxide from an n-type region forth, has a same semiconductor layer sequence, which is contacted on both sides by zinc oxide, greatly changed
  • semiconductor layers follow a GaN LED with a lateral extension area of 1000 ⁇ 1000 ym 2 , which are each contacted flatly; for example, an operating current for conventional contact material can be between 35 mA and 1750 mA, whereas for double-sided
  • Starting voltage in the first case is between 2.8 V and 3.3 V; in the second case, on the other hand, the nominal threshold voltage is about 0.5 V to 1.0 V more, for example between 3.5 V and 4.0 V.
  • a current flow between the auxiliary layer 20 and the first semiconductor layer is further reduced and, in particular in the operating direction, negligible.
  • here is a large ratio of the bottom surface of the respective recess 10 a forming part of
  • the second embodiment differs from the first embodiment in that a
  • the third exemplary embodiment differs from the preceding exemplary embodiments in that, after and / or during the semiconductor etching, a surface modification of the semiconductor layer sequence 10 is carried out, which relates to both p-GaN and n-GaN. In particular, this may also relate to a pn junction with the active region 12. As shown in Figure 3c is thereby a modified
  • modified region 10c (see Figure 3c) is partially or completely removed prior to deposition of the auxiliary layer 20, for example by a selective wet chemical
  • the subsequently applied auxiliary layer 20 extends into the subsequently applied auxiliary layer 20
  • the fifth embodiment differs from the preceding exemplary embodiments in that a thin current spreading layer 90 is arranged between the first semiconductor layer 11 and the passivation layer 40.
  • the current spreading layer 90 may also be a layer stack which may be arranged in a plurality of layers
  • Current spreading layer 90 is applied in particular flat over the semiconductor layer sequence 10, for example directly on the first semiconductor layer 11.
  • the current spreading layer 90 may be formed in particular transparent. As an example, she is from one
  • the current spreading layer is particularly advantageous when a dielectric mirror in front of the metallic
  • Passivation layer 40 are drawn, for example, in the lateral direction by about 1 ym.
  • a selectively wet-chemical etching step is used, in which
  • the sixth exemplary embodiment differs from the previous exemplary embodiments in that the metallic mirror layer 30 is delimited by a mirror protective layer 50 toward the recess 10a.
  • Mirror protective layer 50 can be applied, for example, self-j ustierend as already in general
  • the passivation layer 40 it is not necessary for the passivation layer 40 to have the side surface 30b (see FIG.
  • the opening 40a in the passivation layer 40 may extend all the way to the side surface 30b. As shown in Figure 3f can thus very small lateral projections of the active region 12 over the metallic
  • the seventh exemplary embodiment differs from the preceding exemplary embodiments in that prior to the application of the auxiliary layer 20, a protective layer 51 is applied to the side surfaces IIb, 12b, 13b of the semiconductor layer sequence 10 so that they are covered at least in places. For example, here comes a compliant
  • the protective layer 51 has as
  • Breakthrough behavior in reverse load is equivalent to a semiconductor chip whose protective layer 51 was not or only slightly etched back, so that its
  • Passivation layer 40 A light-emitting diode formed by the semiconductor chip (see FIG.
  • counter-polarized diode 21 is formed between the auxiliary layer 20 and the first semiconductor layer 11 (also shown schematically). As further illustrated in FIG. 4, the portion of the first in direct contact with the auxiliary layer 20
  • the auxiliary layer 20 is arranged in this embodiment overlapping with respect to the metallic mirror layer 30 and is separated therefrom by the passivation layer 40. In particular, by the auxiliary layer 20 at least the part lld of the first
  • lateral overlap region of the auxiliary layer 20 with the metallic mirror layer 30 can be optionally omitted.
  • Figure 5 shows an eighth embodiment of the according to
  • the semiconductor chip 1 has a further mirror layer 25, which mirrors the respective recess 10a in a reflective manner.
  • the further mirror layer 25 extends in the lateral direction at least as far as the metallic mirror layer 30, so that a complete mirroring in the region of the respective recess 10a can be achieved.
  • the two mirror layers 25, 30 are arranged overlapping in the lateral direction.
  • FIGS. 2 and 5 schematic sectional view shown.
  • the section essentially corresponds to that of FIGS. 2 and 5, but here at least one recess 10e is of a side of the second side facing away from the second semiconductor layer 11
  • Semiconductor layer 13 is introduced into the semiconductor layer sequence 10. It is in this Embodiment in particular by a complete
  • the respective recess 10ee extends completely through the semiconductor buffer region 15 up to the conductive layer 70.
  • the side surfaces exposed by the respective recess 10e are covered by the auxiliary layer 20 analogously to the previous exemplary embodiments.
  • the respective recess 10e can also be referred to as the n-side via, and the respective recess 10a (see FIGS. 1-5) can be referred to as the p-side via.

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Led Devices (AREA)

Abstract

Es wird ein Verfahren zur Herstellung eines Halbleiterchips (1) angegeben, umfassend die folgenden Schritte: a) Bereitstellen einer Halbleiterschichtenfolge (10) mit einer ersten Halbleiterschicht (11) und einer zweiten Halbleiterschicht (13); b) Ausbilden wenigstens einer Ausnehmung (10a) in der Halbleiterschichtenfolge (10), so dass Seitenflächen (11b, 13b) der ersten Halbleiterschicht (11) und der zweiten Halbleiterschicht (13) freigelegt werden; c) Aufbringen einer Hilfsschicht (20) zur elektrischen Kontaktierung der zweiten Halbleiterschicht (13), wobei die Hilfsschicht (20) an den durch die Ausnehmung (10a) freigelegten Seitenflächen (11b, 13b) zumindest teilweise in direktem Kontakt zu der ersten Halbleiterschicht (11) steht. Es wird ferner ein Halbleiterchip angegeben.

Description

Beschreibung
Verfahren zur Herstellung eines Halbleiterchips und
Halbleiterchip
Diese Patentanmeldung beansprucht die Priorität der deutschen Patentanmeldung DE 102015116865.0, deren Offenbarungsgehalt hiermit durch Rückbezug aufgenommen wird. Es werden ein Verfahren zur Herstellung eines Halbleiterchips sowie ein Halbleiterchip angegeben.
Eine Aufgabe besteht darin, ein einfaches Verfahren zur
Herstellung eines Halbleiterchips sowie einen
korrespondierenden Halbleiterchip anzugeben, der im Betrieb eine hohe Effizienz aufweist.
Gemäß einem ersten Aspekt wird ein Verfahren zur Herstellung eines Halbleiterchips angegeben. Bei dem Halbleiterchip kann es sich um einen Halbleiterchip der Mikroelektronik wie zum
Beispiel einen integrierten Schaltkreis handeln. Insbesondere kann es sich bei dem Halbleiterchip um einen
optoelektronischen Halbleiterchip wie einen
Strahlungsempfangenden Halbleiterchip oder einen
lichtemittierenden Halbleiterchip handeln. Beispielsweise handelt es sich bei dem Halbleiterchip um eine Fotodiode, eine Solarzelle, einen Leuchtdiodenchip oder einen Laser.
In zumindest einer Ausführungsform gemäß dem ersten Aspekt wird eine Halbleiterschichtenfolge mit einer ersten
Halbleiterschicht und einer zweiten Halbleiterschicht
bereitgestellt. Beispielsweise ist die erste
Halbleiterschicht als p-leitender Halbleiterbereich, und die zweite Halbleiterschicht als n-leitender Halbleiterbereich ausgebildet, oder umgekehrt. Die Halbleiterschichtenfolge wird beispielsweise auf einem Aufwachssubstrat epitaktisch abgeschieden. Das Aufwachssubstrat kann beispielsweise mit Saphir oder Silizium gebildet sein.
Die Halbleiterschichtenfolge kann ferner insbesondere einen aktiven Bereich umfassen. Der aktive Bereich kann dabei zwischen der ersten und der zweiten Halbleiterschicht erzeugt werden. Im aktiven Bereich erfolgt eine Funktion der
Halbleiterchips. Beispielsweise kann der aktive Bereich in einem fertigen optoelektronischen Halbleiterchip zum Empfang oder zur Erzeugung von elektromagnetischer Strahlung
vorgesehen sein. Ferner kann die Halbleiterschichtenfolge weitere Halbleiterbereiche wie etwa Pufferbereiche für kristallographische Anpassungen, Ätzstoppschichten,
Opferschichten, StromaufWeitungsschichten und
Kontaktschichten umfassen. Ferner ist es möglich, dass die Halbleiterschichtenfolge bereits strukturierte Bereiche und/oder Metallstrukturen wie eine metallische
Spiegelschicht, Metallgitter zur Stromaufweitung,
elektrischen Kontaktierung oder Stromeinprägung oder andere StromaufWeitungsschichten aufweist . Beispielsweise enthält die Halbleiterschichtenfolge,
insbesondere der aktive Bereich, ein III-V-Verbindungs- Halbleitermaterial . III-V-Verbindungs-Halbleitermaterialien sind zur Strahlungserzeugung im ultravioletten
(Alx Iny Gai-x-y N ) über den sichtbaren (Alx Iny Gai-x-y N ,
insbesondere für blaue bis grüne Strahlung, oder
Alx Iny Gai-x-y P, insbesondere für gelbe bis rote Strahlung) bis in den infraroten (Alx Iny Gai-x-y As) Spektralbereich besonders geeignet. Hierbei gilt jeweils O ^ x ^ l, O ^ y ^ l und x + y < 1, insbesondere mit x ¥= 1 , y 1, x ^ O und/oder y + 0. Mit III-V-Verbindungs-Halbleitermaterialien,
insbesondere aus den genannten Materialsystemen, können weiterhin bei der Strahlungserzeugung hohe interne
Quanteneffizienzen erzielt werden.
In zumindest einer Ausführungsform gemäß dem ersten Aspekt wird wenigstens eine Ausnehmung in der
Halbleiterschichtenfolge ausgebildet, so dass Seitenflächen der ersten Halbleiterschicht und der zweiten
Halbleiterschicht freigelegt werden. In diesem Zusammenhang können insbesondere auch Seitenflächen weiterer
Halbleiterbereiche freigelegt werden. Das Ausbilden der jeweiligen Ausnehmung kann hierbei zum Beispiel mittels trocken- oder nasschemischem Ätzen erfolgen. Beispielsweise weist die jeweilige Ausnehmung in lateralen Richtungen, also parallel oder im Wesentlichen parallel einer Haupterstreckung der Halbleiterschichtenfolge, eine Kreisform auf. Die
jeweilige Ausnehmung kann dann beispielsweise als
Durchkontaktierung (sogenanntes „Via") dienen. Hierbei kann die Halbleiterschichtenfolge im Bereich der Ausnehmung vollständig oder auch nur teilweise abgetragen werden.
Abweichend hiervon oder zusätzlich ist auch denkbar, dass die jeweilige Ausnehmung in lateralen Richtungen eine
Gitterstruktur annimmt, wie dies beispielsweise zur
Ausbildung einer Mesa der Fall sein kann. Hierzu kann
insbesondere chlorhaltiges Plasma eingesetzt werden.
Die lateralen Richtungen sind insbesondere senkrecht oder im Wesentlichen senkrecht zu einer Aufwachsrichtung der
Halbleiterschichtenfolge. Die durch die jeweilige Ausnehmung freigelegten Seitenflächen können mit den lateralen
Richtungen einen steilen Winkel, beispielsweise größer 75° einschließen. Alternativ kann in zusätzlichen
Prozessschritten Lack aufgebracht werden, beispielhaft
Positivlack, unter dessen Einsatz auch flachere Winkel, beispielsweise zwischen 45% und 75%, erreicht werden können. Dies kann insbesondere nachfolgende Überformungsschritte vereinfachen .
Die jeweilige Ausnehmung kann sich beispielsweise bis in eine Tiefe von wenigstens 100 nm bis höchstens 2000 nm in die Halbleiterschichtenfolge hinein, oder durch diese hindurch erstrecken. Bevorzugt beträgt eine Tiefe der jeweiligen
Ausnehmung zwischen 300 nm und 1000 nm. Eine laterale
Erstreckung einer Bodenfläche der jeweiligen Ausnehmung kann wenigstens 1 ym bis höchstens 100 ym betragen, bevorzugt zwischen 5 ym und 50 ym. In anderen Worten kann die jeweilige Ausnehmung also um ein Vielfaches breiter als tief
ausgebildet sein.
Die durch die jeweilige Ausnehmung freigelegten Seitenflächen der ersten und zweiten Halbleiterschicht sowie optionalen Zwischenschichten weisen hin zu der Bodenfläche der
jeweiligen Ausnehmung eine Erstreckung auf, die begrenzt ist durch die Tiefer der jeweiligen Ausnehmung. Somit kann ein Flächenverhältnis der durch die jeweilige Ausnehmung
freigelegten Seitenflächen der ersten und zweiten
Halbleiterschicht sowie optionalen Zwischenschichten zu weiteren, durch die jeweilige Ausnehmung freigelegten und die jeweilige Ausnehmung begrenzenden Flächen kleiner als 1 : 3 betragen, beispielsweise kleiner als 1 : 10, insbesondere kleiner als 1 : 100.
In zumindest einer Ausführungsform gemäß dem ersten Aspekt wird eine Hilfsschicht zur elektrischen Kontaktierung der zweiten Halbleiterschicht aufgebracht. Die Hilfsschicht steht nach diesem Schritt an den durch die jeweilige Ausnehmung freigelegten Seitenflächen zumindest teilweise in direktem Kontakt zu der ersten Halbleiterschicht. Insbesondere können in diesem Zusammenhang auch die freigelegten Seitenflächen der ersten Halbleiterschicht und/oder der weiteren
Halbleiterbereiche zumindest teilweise bedeckt werden, so dass die Hilfsschicht nach diesem Schritt in direktem Kontakt zu mehreren Halbleiterschichten oder -bereichen der
Halbleiterschichtenfolge ist. Das Aufbringen der Hilfsschicht kann beispielsweise durch Sputtern erfolgen. Hierbei kann eine Abscheidung der Hilfsschicht als geschlossene Schicht erfolgen, insbesondere im Bereich der jeweiligen Ausnehmung. Eine Schichtdicke der Hilfsschicht beträgt dabei beispielhaft zwischen wenigstens 5 nm und höchstens 200 nm. Bevorzugt ist eine Schichtdicke von 10 nm bis 50 nm.
Die Hilfsschicht dient insbesondere der elektrischen
Kontaktierung der zweiten Halbleiterschicht. In anderen
Worten weist die Hilfsschicht im Betrieb des Halbleiterchips eine gute elektrische Leitfähigkeit bezüglich der zweiten Halbleiterschicht auf. Ein Kontaktwiderstand zwischen der Hilfsschicht und der zweiten Halbleiterschicht kann also beispielsweise wenigstens 5 * 10~6 Ω * cm2 und höchstens 1 * 10"4 Ω * cm2 betragen. Bei Anlegen einer Betriebsspannung wird also ein Stromfluss mittelbar oder unmittelbar zwischen der Hilfsschicht und der zweiten Halbleiterschicht ermöglicht.
Die Hilfsschicht weist ferner insbesondere eine schlechte elektrische Leitfähigkeit bezüglich der ersten
Halbleiterschicht auf. Ein Kontaktwiderstand zwischen der Hilfsschicht und der ersten Halbleiterschicht kann also um mehrere Größenordnungen höher als im vorgenannten Fall liegen. Beispielsweise beträgt der Kontaktwiderstand dann mindestens das 10-fache bis 100-fache, insbesondere mehr als das 100-fache, bevorzugt mehr als das 1000-fache der
vorgenannten Bereichsobergrenze, also wenigstens mehr als 1 * 10"3 Ω * cm2. Im Hinblick auf eine Funktionalität des
Halbleiterchips wird also ein Stromfluss zwischen der
Hilfsschicht und der ersten Halbleiterschicht im Wesentlichen verhindert . In anderen Worten handelt es sich bei der Hilfsschicht um ein Kontaktmaterial, welches selektiv nur einen guten
elektrischen Kontakt mit der zweiten Halbleiterschicht eingeht. Beispielhaft bildet das Kontaktmaterial bei Betrieb des Halbleiterchips hingegen eine sperrende Diode zu der ersten Halbleiterschicht aus. Alternativ oder zusätzlich bildet das Kontaktmaterial bei Betrieb des Halbleiterchips einen stark erhöhten ohmschen Übergangswiderstand zu der ersten Halbleiterschicht aus. In zumindest einer Ausführungsform gemäß dem ersten Aspekt wird zunächst eine Halbleiterschichtenfolge mit einer ersten Halbleiterschicht und einer zweiten Halbleiterschicht
bereitgestellt. Nachfolgend wird wenigstens eine Ausnehmung in der Halbleiterschichtenfolge ausgebildet, so dass
Seitenflächen der ersten Halbleiterschicht und der zweiten Halbleiterschicht freigelegt werden. Anschließend wird eine Hilfsschicht zur elektrischen Kontaktierung der zweiten
Halbleiterschicht aufgebracht. Die Hilfsschicht steht nach diesem Schritt an den durch die jeweilige Ausnehmung
freigelegten Seitenflächen zumindest teilweise in direktem Kontakt zu der ersten Halbleiterschicht. Die bei Ausbilden der jeweiligen Ausnehmung freigelegten Seitenflächen der Halbleiterschichtenfolge stellen einen empfindlichen Bereich dar. Beispielsweise kann dieser Bereich anfällig für Defekte sein, durch die erhöhte Verlustströme an den freigelegten Seitenflächen auftreten können, oder ein Ausfall des Halbleiterchips bewirkt werden kann. Für die weitere Prozessierung kann es daher notwendig sein, diesen Bereich zu passivieren bzw. elektrisch zu isolieren. Durch Aufbringen der Hilfsschicht kann dabei auf ein extrinsisches Passivierungsmaterial verzichtet werden. Insbesondere können damit nachfolgende Strukturierungsschritte eingespart werden, so dass zu einer einfachen, kostengünstigen und zeitsparenden Herstellung des Halbleiterchips beigetragen wird. Die Halbleiterschichtenfolge kann dabei insbesondere
elektrische Kontakte, Kontaktschichten oder
Kontaktschichtenfolgen aufweisen, über die eine jeweilige elektrische Kontaktierung der ersten Halbleiterschicht bzw. der zweiten Halbleiterschicht im Wesentlichen erfolgt.
Beispielsweise ist in diesem Zusammenhang eine
Stromaufweitungsschicht innerhalb der zweiten
Halbleiterschicht, oder auf einer der ersten
Halbleiterschicht abgewandten Seite der zweiten
Halbleiterschicht angeordnet. Durch die jeweilige Ausnehmung können Seitenflächen der Stromaufweitungsschicht freigelegt werden. Alternativ oder zusätzlich kann sich die jeweilige Ausnehmung derart in die Stromaufweitungsschicht erstrecken, dass eine Bodenfläche der jeweiligen Ausnehmung durch eine freigelegte Oberfläche der Stromaufweitungsschicht gebildet wird. Über die freigelegten Seitenflächen und/oder Oberfläche der Stromaufweitungsschicht kann dann beispielsweise eine mittelbare elektrische Kontaktierung der zweiten
Halbleiterschicht durch die Hilfsschicht erfolgen. Die elektrische Kontaktierung der zweiten Halbleiterschicht erfolgt also von der der ersten Halbleiterschicht zugewandten Seite der zweiten Halbleiterschicht. Die erste
Halbleiterschicht kann ebenfalls von dieser Seite her
elektrisch kontaktiert werden, beispielsweise über eine auf einer der zweiten Halbleiterschicht abgewandten Seite der ersten Halbleiterschicht aufgebrachte metallische
Spiegelschicht .
Das Einbringen eines zusätzlichen Dielektrikums zwischen der Hilfsschicht und der ersten Halbleiterschicht ist in
vorteilhafter Weise nur mehr optional. Auch auf eine
anisotrope Rückätzung des Dielektrikums kann in diesem
Zusammenhang somit verzichtet werden. Dies vereinfacht einen Prozessfluss zur Herstellung des Halbleiterchips, da sowohl das Abscheiden des Dielektrikums sowie dessen Strukturierung entfallen kann, so dass zu einer kostengünstigen Herstellung des Halbleiterchips beigetragen wird. Ferner wird eine erhöhte Zuverlässigkeit des Halbleiterchips und damit eine gesteigerte Ausbeute bei der Herstellung ermöglicht.
Weiterhin dient in vorteilhafter Weise ein und dasselbe
Material zur Kontaktierung und zur Isolierung, je nachdem an welche Schicht das Material grenzt. Gemäß einem zweiten Aspekt wird ein Halbleiterchip angegeben. Der Halbleiterchip umfasst eine Halbleiterschichtenfolge mit einer ersten Halbleiterschicht und einer zweiten
Halbleiterschicht. Der Halbleiterchip weist wenigstens eine Ausnehmung in der Halbleiterschichtenfolge auf, durch die Seitenflächen der ersten Halbleiterschicht und der zweiten
Halbleiterschicht freigelegt sind. Der Halbleiterchip umfasst ferner eine Hilfsschicht zur elektrischen Kontaktierung der zweiten Halbleiterschicht. Die Hilfsschicht steht an den durch die jeweilige Ausnehmung freigelegten Seitenflächen zumindest teilweise in direktem Kontakt zu der ersten
Halbleiterschicht .
Bei dem Halbleiterchip gemäß dem zweiten Aspekt handelt es sich insbesondere um den mittels dem vorstehend beschriebenen Verfahren gemäß dem ersten Aspekt hergestellten
Halbleiterchip, sodass sämtliche für das Verfahren
offenbarten Merkmale auch für den Halbleiterchip offenbart sind und umgekehrt.
Die im Folgenden angegebenen Ausführungsformen beziehen sich sowohl auf hier beschriebene Verfahren als auch auf hier beschriebene Halbleiterchips. In zumindest einer Ausführungsform gemäß dem ersten und/oder zweiten Aspekt bildet die Hilfsschicht mit der ersten
Halbleiterschicht eine Diode. Insbesondere ist die Diode dabei derart ausgebildet, dass sie im Betrieb des
Halbleiterchips, also bei Anlegen einer Betriebsspannung, sperrt. In vorteilhafter Weise trägt dies zu einer hohen ESD- Festigkeit des Halbleiterchips bei. In anderen Worten ist die Diode antiparallel bezüglich der ersten und zweiten
Halbleiterschicht geschaltet, insbesondere antiparallel hinsichtlich eines pn-Übergangs .
In zumindest einer weiteren Ausführungsform gemäß dem ersten und/oder zweiten Aspekt weist die Hilfsschicht ein
transparentes leitfähiges Oxid (TCO, Transparent Conductive Oxide) auf oder besteht aus diesem. Transparente leitfähige Oxide sind transparente, leitende Materialien, in der Regel
Metalloxide, wie beispielsweise Indiumzinnoxid oder Zinkoxid. In zumindest einer weiteren Ausführungsform gemäß dem ersten und/oder zweiten Aspekt weist die Hilfsschicht ein Metall auf oder besteht aus diesem. Beispielsweise kann es sich hierbei um Aluminium, Titan oder Rhodium handeln. In vorteilhafter Weise kann die Hilfsschicht dann eine im Betrieb des
Halbleiterchips sperrende Schottky-Diode zu der ersten
Halbleiterschicht bilden. Beispielhaft ist die erste
Halbleiterschicht dabei als p-GaN ausgebildet. In zumindest einer weiteren Ausführungsform gemäß dem ersten und/oder zweiten Aspekt weist die Hilfsschicht ein
extrinsisch dotiertes Halbleitermaterial auf oder besteht aus diesem. Beispielsweise kann es sich hierbei um dotiertes amorphes Silizium, dotiertes Zinkoxid oder Indiumzinnoxid handeln. Als Dotierstoffe eignen sich beispielsweise
Aluminium oder Gallium.
In zumindest einer weiteren Ausführungsform gemäß dem ersten und/oder zweiten Aspekt weist die Hilfsschicht Zinkoxid auf oder besteht aus diesem. Die Halbleiterschichtenfolge basiert auf Galliumnitrid (GaN) . In vorteilhafter Weise verhält sich Zinkoxid intrinsisch als n-Halbleiter . Überraschenderweise hat sich gezeigt, dass dies einen selektiv guten elektrischen Kontakt mit einer n-leitenden zweiten Halbleiterschicht basierend auf Galliumnitrid (kurz: n-GaN) ermöglicht, und eine im Betrieb des Halbleiterchips sperrende Diode zu einer p-leitenden ersten Halbleiterschicht basierend auf
Galliumnitrid (kurz p-GaN) bildet. Ein Kontaktwiderstand zwischen der Hilfsschicht und der zweiten Halbleiterschicht kann in diesem Fall beispielsweise wenigstens 5 * 10"6 Ω * cm2 und höchstens 5 * 10"5 Ω * cm2 betragen. Ein
Kontaktwiderstand zwischen der Hilfsschicht und der zweiten Halbleiterschicht kann ferner wenigstens 5 * 10"5 Ω * cm2 betragen .
In zumindest einer weiteren Ausführungsform gemäß dem ersten und/oder zweiten Aspekt weist die Hilfsschicht eine Gold- Germanium Legierung auf. Die Halbleiterschichtenfolge basiert auf Aluminiumgalliumindiumphosphid (InGaAlP).
Überraschenderweise hat sich analog zur vorigen
Ausführungsform gezeigt, dass sich die Gold-Germanium
Legierung als selektiver elektrischer Kontakt bei
Halbleiterschichten basierend auf InGaAlP besonders eignet. Des Weiteren kann eine derartige Legierung reflektiv und bei entsprechend geringer Schichtdicke semitransparent
ausgebildet sein. Ein Kontaktwiderstand zwischen der
Hilfsschicht und der zweiten Halbleiterschicht kann in diesem Fall beispielsweise wenigstens 1 * 10"5 Ω * cm2 und höchstens 1 * 10"4 Ω * cm2 betragen. Ein Kontaktwiderstand zwischen der Hilfsschicht und der zweiten Halbleiterschicht kann ferner wenigstens 1 * 10"4 Ω * cm2 betragen.
In zumindest einer weiteren Ausführungsform gemäß dem ersten und/oder zweiten Aspekt wird eine weitere Spiegelschicht auf einer der Halbleiterschichtenfolge abgewandten Seite der Hilfsschicht aufgebracht. Bei der weiteren Spiegelschicht kann es sich insbesondere um eine metallische Spiegelschicht handeln. Beispielweise ist die weitere Spiegelschicht aus Silber, Aluminium, Rhodium oder Gold ausgebildet. Eine
Schichtdicke der weiteren Spiegelschicht kann beispielhaft mehr als lOOnm betragen. In vorteilhafter Weise kann durch die weitere Spiegelschicht die jeweilige Ausnehmung reflektiv verspiegelt werden. In zumindest einer weiteren Ausführungsform gemäß dem ersten und/oder zweiten Aspekt steht die Hilfsschicht nach dem
Aufbringen an den durch die jeweilige Ausnehmung freigelegten Seitenflächen zumindest teilweise in direktem Kontakt zu der zweiten Halbleiterschicht. Dadurch wird insbesondere eine Kontaktfläche zwischen der Hilfsschicht und der zweiten
Halbleiterschicht vergrößert, nämlich um die Seitenflächen der zweiten Halbleiterschicht. In vorteilhafter Weise kann so eine Effizienzsteigerung des Halbleiterchips erreicht werden. In diesem Zusammenhang ist sowohl eine Senkung der
Einsatzspannung als auch eine Lichtsteigerung durch Senkung der Stromdichte denkbar (sogenannter „Droop-Effekt" ) .
In zumindest einer weiteren Ausführungsform gemäß dem ersten und/oder zweiten Aspekt wird die Hilfsschicht zumindest teilweise auf einer der zweiten Halbleiterschicht abgewandten Seite der ersten Halbleiterschicht aufgebracht. Die
Hilfsschicht kontaktiert die erste Halbleiterschicht
zumindest in einem Bereich um die jeweilige Ausnehmung direkt kontaktiert. Dadurch wird insbesondere eine Kontaktfläche zwischen der Hilfsschicht und der ersten Halbleiterschicht vergrößert. In vorteilhafter Weise kann so eine weitere
Steigerung der ESD-Festigkeit des Halbleiterchips erreicht werden . In zumindest einer weiteren Ausführungsform gemäß dem ersten und/oder zweiten Aspekt wird vor dem Ausbilden der jeweiligen Ausnehmung in der Halbleiterschichtenfolge eine metallische Spiegelschicht auf der der zweiten Halbleiterschicht
abgewandten Seite der ersten Halbleiterschicht aufgebracht. Die metallische Spiegelschicht weist korrespondierend zu einem Bereich der jeweiligen Ausnehmung jeweils eine Öffnung zu der Halbleiterschichtenfolge hin auf. Eine
Passivierungsschicht wird auf einer der Halbleiterschichtenfolge abgewandten Seite der metallischen Spiegelschicht aufgebracht.
In diesem Zusammenhang ist die metallische Spiegelschicht beispielsweise lediglich außerhalb eines ersten lateralen Bereichs um die jeweilige Ausnehmung, also beabstandet zu dieser ausgebildet. Beispielsweise wird die
Passivierungsschicht vor dem Schritt oder in dem Schritt des Ausbildens der jeweiligen Ausnehmung in einem zweiten
lateralen Bereich um die jeweilige Ausnehmung abgetragen.
Hierbei kann beispielsweise fluorhaltiges Plasma eingesetzt werden. Der zweite laterale Bereich ist dabei beispielhaft kleiner als der erste laterale Bereich bzw. derart
zurückgezogen bezüglich der jeweiligen Ausnehmung, dass eine Seitenfläche der metallischen Spiegelschicht auch nach dem
Schritt des Ausbildens der jeweiligen Ausnehmung vollständig von der Passivierungsschicht bedeckt ist, so dass ein
Kurzschluss zwischen der nachfolgend aufgebrachten
Hilfsschicht und der metallischen Spiegelschicht vermieden werden kann. Beispielsweise beträgt ein lateraler Abstand zwischen der metallischen Spiegelschicht zu der nachfolgend aufgebrachten Hilfsschicht zwischen wenigstens 100 nm und höchstens 5 ym, insbesondere weniger als 10 ym. In zumindest einer weiteren Ausführungsform gemäß dem ersten und/oder zweiten Aspekt wird die Passivierungsschicht in einem lateralen Bereich um die jeweilige Ausnehmung
abgetragen . Beispielsweise wird hierzu ein nasschemisches Ätzmedium eingesetzt. Der laterale Bereich um die jeweilige Ausnehmung, in dem die Passivierungsschicht abgetragen wird, wird im Folgenden auch als dritter lateraler Bereich bezeichnet. Insbesondere umfasst der zweite laterale Bereich den dritten lateralen Bereich, welcher wiederum den ersten lateralen Bereich umfasst. In anderen Worten kann eine Seitenfläche der metallischen Spiegelschicht so auch nach diesem Schritt vollständig von der Passivierungsschicht bedeckt sein.
Insbesondere ist die der zweiten Halbleiterschicht abgewandte Seite der ersten Halbleiterschicht zumindest zwischen dem ersten und dem dritten Bereich um die jeweilige Ausnehmung freigelegt, so dass die nachfolgend aufgebrachte Hilfsschicht eine vergrößerte Kontaktfläche zu der ersten
Halbleiterschicht aufweist. In vorteilhafter Weise wird damit zu einer besonders hohen ESD-Festigkeit des Halbleiterchips beigetragen. Eine laterale Erstreckung, um die die
Passivierungsschicht zurückgezogen ist, beträgt
beispielsweise zwischen wenigstens 500 nm und höchstens 5000 nm.
In zumindest einer weiteren Ausführungsform gemäß dem ersten und/oder zweiten Aspekt wird vor dem Aufbringen der
Hilfsschicht eine Spiegelschutzschicht auf der der zweiten Halbleiterschicht abgewandten Seite der ersten
Halbleiterschicht aufgebracht. Die Spiegelschutzschicht bedeckt der jeweiligen Ausnehmung zugewandte Seitenflächen der metallischen Spiegelschicht vollständig.
Insbesondere kann die Spiegelschutzschicht auch eine der jeweiligen Ausnehmung zugewandte Seitenfläche der
Passivierungsschicht teilweise oder vollständig bedecken. Die Spiegelschutzschicht trägt insbesondere dazu bei, dass die metallische Spiegelschicht in dem Schritt des Ausbildens der jeweiligen Ausnehmung geschützt ist, beispielsweise bei Halbleiterätzung vor Ätzmedien wie chlorhaltigem Plasma. Das Anordnen der Spiegelschutzschicht an den Seitenflächen der metallischen Spiegelschicht kann beispielsweise
selbstj ustierend erfolgen. Eine derartige selbstj ustierend aufgebrachte Spiegelschutzschicht ist beispielsweise in der DE 10 2012 107 921 AI beschrieben, die hiermit ausdrücklich durch Rückbezug aufgenommen ist.
In zumindest einer weiteren Ausführungsform gemäß dem ersten und/oder zweiten Aspekt wird in wenigstens einem der Schritte des Ausbildens der jeweiligen Ausnehmung, dem Aufbringen der Hilfsschicht oder einem Zwischenschritt hiervon ein
modifizierter Bereich der Halbleiterschichtenfolge um die freigelegten Seitenflächen der ersten Halbleiterschicht und der zweiten Halbleiterschicht ausgebildet. Der modifizierte Bereich beeinträchtigt eine elektrische Leitfähigkeit
zwischen der Hilfsschicht und der der ersten
Halbleiterschicht .
Bei dem modifizierten Bereich handelt es sich insbesondere um eine Oberflächenmodifikation, also eine Modifikation, die nur einen äußerst geringen Anteil der Halbleiterschichtenfolge bezüglich ihrer Haupterstreckungsrichtung betrifft. Bei der Modifikation kann es sich beispielsweise um eine Reaktion handeln, die durch Zuführung eines Gases während und/oder zwischen und/oder nach einem der vorgenannten Schritte erfolgt. Beispielsweise wird in einem Prozessschritt nach dem Halbleiterätzen ein Gas wie beispielsweise Sauererstoff zugeführt, so dass das GaN Halbleitermaterial an seiner
Oberfläche 02-Plasma ausgesetzt ist. In diesem Bereich kann das Halbleitermaterial, insbesondere ein p-leitender Bereich, teilweise geschädigt, zerstört oder deaktiviert sein,
beispielhaft durch Oxidation, so dass beispielsweise eine Durchbruchspannung und/oder eine Einsatzspannung hin zu der nachfolgend aufgetragenen Hilfsschicht angehoben wird. Alternativ ist beispielsweise ein Einsatz von Fluor oder Wasserstoff denkbar, so dass die Oberfläche F-Plasma bzw. H- Plasma ausgesetzt ist. Weiterhin kann die Modifikation auch durch mechanisches Einwirken erfolgen, beispielsweise durch Argon-Sputtern .
Die Modifikation betrifft dabei insbesondere sowohl die erste Halbleiterschicht, als auch die zweite Halbleiterschicht. In vorteilhafter Weise wird durch die Modifikation eine
elektrische Leitfähigkeit zwischen der Hilfsschicht und der empfindlichen ersten Halbleiterschicht weiter eingeschränkt, während die im Wesentlichen unempfindliche zweite
Halbleiterschicht nahezu keine Beeinträchtigung der
elektrischen Leitfähigkeit erfährt. Ein derartiger
Verfahrensschritt kann dabei besonders aufwandsarm
durchgeführt werden.
Der modifizierte Bereich kann sich dabei zwischen wenigstens 1 nm und höchstens 100 nm tief in die
Halbleiterschichtenfolge hinein erstrecken, beispielsweise zwischen wenigstens 10 nm und höchstens 50 nm tief,
insbesondere zwischen wenigstens 10 nm und höchstens 20 nm tief. Ein Volumenanteil des modifizierten Bereichs bezüglich der Halbleiterschichtenfolge ist damit vernachlässigbar, und insbesondere wesentlich geringer als 1%, beispielsweise im Bereich von 0,1%.
In zumindest einer weiteren Ausführungsform gemäß dem ersten und/oder zweiten Aspekt wird die Halbleiterschichtenfolge im Bereich der freigelegten Seitenflächen der ersten
Halbleiterschicht und der zweiten Halbleiterschicht
umdotiert. Beispielsweise können Bestandteile der nachfolgend aufgebrachten Hilfsschicht, die die freigelegten Seitenflächen der Halbleiterschichtenfolge zumindest
teilweise bedeckt, in die angrenzenden Halbleiterbereiche diffundieren, wodurch deren Halbleitereigenschaften
insbesondere im Hinblick auf jeweilige Übergangswiderstände stark verändert werden können. Für eine derartige Umdotierung ist beispielsweise die vorgenannte Gold-Germanium Legierung als Material der Hilfsschicht besonders geeignet.
In zumindest einer weiteren Ausführungsform gemäß dem ersten und/oder zweiten Aspekt wird der modifizierte Bereich der Halbleiterschichtenfolge zumindest teilweise abgetragen.
Beispielsweise wird der modifizierte Bereich durch eine selektive nasschemische Ätzung, beispielsweise mittels heißer Phosphorsäure (H3PO4) oder Kaliumhydroxid (KOH) , zumindest teilweise abgetragen. In vorteilhafter Weise trägt dies zu einer hohen ESD-Festigkeit des Halbleiterchips bei.
In zumindest einer weiteren Ausführungsform gemäß dem ersten und/oder zweiten Aspekt wird vor dem Ausbilden der jeweiligen Ausnehmung, insbesondere vor Aufbringen der metallischen Spiegelschicht, eine Kontaktschicht auf der der zweiten
Halbleiterschicht abgewandten Seite der ersten
Halbleiterschicht aufgebracht. Die Kontaktschicht dient beispielsweise einer Stromaufweitung . Diese ist insbesondere vor Vorteil, wenn nachfolgend ein dielektrischer Spiegel vor der metallischen Spiegelschicht aufgebracht wird. Bei der Kontaktschicht handelt es sich beispielsweise um ein
transparentes leitfähiges Oxid (TCO) . In zumindest einer weiteren Ausführungsform gemäß dem ersten und/oder zweiten Aspekt wird die vor dem Ausbilden der jeweiligen Ausnehmung auf der der zweiten Halbleiterschicht abgewandten Seite der ersten Halbleiterschicht aufgebrachte Kontaktschicht in einem lateralen vierten Bereich um die jeweilige Ausnehmung vollständig entfernt. Beispielsweise wird nach dem Aufbringen der Hilfsschicht die Kontaktschicht in diesem Bereich hierzu mit einem selektiven, nasschemischen Ätzschritt derart abgetragen, dass eine der jeweiligen
Ausnehmung zugewandte Kante der Kontaktschicht hinter eine der Ausnehmung zugewandte Seitenfläche der
Passivierungsschicht gezogen wird. In vorteilhafter Weise ist die Kante der Kontaktschicht so von der Passivierungsschicht überdeckt, dass Kurzschlüsse mit der Hilfsschicht vermieden werden können.
In zumindest einer weiteren Ausführungsform gemäß dem ersten und/oder zweiten Aspekt wird in dem Schritt des Ausbildens der jeweiligen Ausnehmung ein aktiver Bereich in der
Halbleiterschichtenfolge durchdrungen. Der aktive Bereich ist insbesondere zum Empfang oder zur Erzeugung von
elektromagnetischer Strahlung ausgebildet. Bei dem aktiven Bereich kann es sich beispielsweise um einen
Strahlungserzeugenden pn-Übergang oder einfach- oder
mehrfach-Quantenstruktur handeln. Ferner werden in diesem Schritt Seitenflächen des aktiven Bereichs freigelegt. Die Hilfsschicht steht nach dem Aufbringen an den durch die jeweilige Ausnehmung freigelegten Seitenflächen zumindest teilweise in direktem Kontakt zu dem aktiven Bereich.
In zumindest einer weiteren Ausführungsform gemäß dem ersten und/oder zweiten Aspekt wird in dem Schritt des Ausbildens der jeweiligen Ausnehmung ein Halbleiter-Pufferbereich an einer der metallischen Spiegelschicht abgewandten Seite der ersten Halbleiterschicht freigelegt. Die Hilfsschicht steht nach dem Aufbringen zumindest teilweise in direktem Kontakt zu dem Halbleiter-Pufferbereich . Der Halbleiter-Pufferbereich kann dabei insbesondere die vorgenannten elektrische Kontakte, Kontaktschichten oder Kontaktschichtenfolgen aufweisen, über die die jeweilige elektrische Kontaktierung der zweiten Halbleiterschicht erfolgt. Beispielsweise umfasst der Halbleiter-Pufferbereich eine Stromaufweitungsschicht , deren Seitenflächen und/oder Oberfläche durch die jeweilige Ausnehmung freigelegt werden, so dass eine mittelbare elektrische Kontaktierung der zweiten Halbleiterschicht durch die Hilfsschicht ermöglicht wird.
Insbesondere wird in dem Schritt des Ausbildens der
jeweiligen Ausnehmung eine Stromaufweitungsschicht an einer der metallischen Spiegelschicht abgewandten Seite der ersten Halbleiterschicht freigelegt, so dass die Hilfsschicht nach dem Aufbringen zumindest teilweise in direktem Kontakt zu der Stromaufweitungsschicht steht. Der oben genannte
Kontaktwiderstand zwischen der Hilfsschicht und der zweiten Halbleiterschicht kann sich insbesondere durch die
Kontaktierung über die Stromaufweitungsschicht ergeben.
In zumindest einer weiteren Ausführungsform gemäß dem ersten und/oder zweiten Aspekt ist der Halbleiterchip als
optoelektronischer Halbleiterchip ausgebildet. Bei dem optoelektronischen Halbleiterchip kann es sich beispielsweise um einen Strahlungsempfangenden Halbleiterchip wie eine
Fotodiode oder eine Solarzelle handeln. Insbesondere handelt es sich bei dem optoelektronischen Halbleiterchip um einen lichtemittierenden Halbleiterchip wie einen Leuchtdiodenchip. Weitere Merkmale, Ausgestaltungen und Zweckmäßigkeiten ergeben sich aus der folgenden Beschreibung der
Ausführungsbeispiele in Verbindung mit den Figuren. Es zeigen:
Figuren la bis lf ein Ausführungsbeispiel eines Verfahrens zur Herstellung eines Halbleiterchips anhand von jeweils in schematischer
Schnittansicht dargestellten
Zwischenschritten;
Figur 2 ein erster Ausschnitt des gemäß Figuren la bis lf hergestellten Halbleiterchips in schematischer Schnittansicht;
Figuren 3a bis 3g ein erstes bis siebtes
Ausführungsbeispiel des gemäß Figuren la bis lf hergestellten Halbleiterchips in schematischer Schnittansicht;
Figur 4 ein zweiter Ausschnitt des gemäß Figuren la bis lf hergestellten Halbleiterchips in schematischer Schnittansicht;
Figur 5 ein achtes Ausführungsbeispiel des gemäß
Figuren la bis lf hergestellten
Halbleiterchips in schematischer
Schnittansicht; und
Figur 6 ein neuntes Ausführungsbeispiel eines weiteren Halbleiterchips in schematischer Schnittansicht .
Gleiche, gleichartige oder gleich wirkende Elemente sind in den Figuren mit den gleichen Bezugszeichen versehen. Die Figuren und die Größenverhältnisse der in den Figuren dargestellten Elemente untereinander sind nicht als
maßstäblich zu betrachten. Vielmehr können einzelne Elemente zur besseren Darstellbarkeit und/oder für eine bessere
Verständlichkeit übertrieben groß dargestellt sein.
Die Figuren zeigen insbesondere jeweils Ausschnitte eines
Teils eines herzustellenden Halbleiterchips. Die Ausschnitte können jeweils an der rechten und der linken Seite der
Schnittdarstellung entsprechend fortgesetzt werden, wie dies durch Strich-Punkt-Linien gekennzeichnet ist.
In Verbindung mit den schematischen Schnittdarstellungen der Figuren la bis lf ist ein Ausführungsbeispiel eines hier beschriebenen Verfahrens zur Herstellung eines
Halbleiterchips näher erläutert. Bei dem hier beschriebenen Halbleiterchip handelt es sich insbesondere um einen
optoelektronischen Halbleiterchip wie einen LED-Chip, beispielhaft einem InGaN-LED-Chip . In anderen
Ausführungsbeispielen kann es sich bei dem Halbleiterchip beispielhaft auch um einen InGaAlP-LED-Chip handeln.
Die Figur la zeigt einen ersten Verfahrensschritt, in dem ein Halbleiter-Pufferbereich 15 an einer Oberseite eines
Aufwachssubstrats 60 abgeschieden wird. Beispielsweise handelt es sich bei dem Aufwachssubstrat 60 um ein
Saphirsubstrat oder ein Siliziumsubstrat, auf das nachfolgend eine Halbleiterschichtenfolge 10 abgeschieden werden kann (vergleiche Figur lb) . Die Halbleiterschichtenfolge 10 basiert beispielsweise auf einem Nitrid-Verbindungs- Halbleitermaterial . Beispielsweise handelt es sich bei dem Halbleiter-Pufferbereich 15 um eine Schicht, die mit GaN gebildet ist. Nachfolgend, Figur lb, werden eine erste Halbleiterschicht 11, ein aktiver Bereich 12 und eine zweite Halbleiterschicht 13 epitaktisch abgeschieden. Bei den Schichten handelt es sich beispielsweise um ebenfalls um Schichten, die mit GaN gebildet sind. Insbesondere handelt es sich bei der ersten
Halbleiterschicht 11 um einen p-dotierten Bereich und bei der zweiten Halbleiterschicht 13 um einen n-dotierten Bereich. Handelt es sich bei dem Halbleiterchip beispielsweise um einen Strahlungserzeugenden Halbleiterchip, so wird im fertig gestellten Halbleiterchip 1 (vgl. Figur 2) im aktiven Bereich 12 elektromagnetische Strahlung erzeugt.
Der Halbleiter-Pufferbereich 15 kann eine
Stromaufweitungsschicht 16 aufweisen (vgl. Figur la) , die sich beispielsweise flächig durch die Halbleiter- Pufferbereich 15 erstreckt. Der Übersicht halber ist die Stromaufweitungsschicht 16 lediglich in den Figuren la und le dargestellt . Nachfolgend, Figur lc, erfolgt die strukturierte Anordnung einer metallischen Spiegelschicht 30 auf der dem
Aufwachssubstrat 60 abgewandten Oberseite der
Halbleiterschichtenfolge 10. Beispielsweise handelt es sich bei der metallischen Spiegelschicht 30 um einen
Silberspiegel, der zum Beispiel eine Dicke von wenigstens 100 nm und höchstens 200 nm aufweisen kann. Beispielsweise wird die metallische Spiegelschicht hierbei zunächst flächig aufgedampft oder aufgesputtert und anschließend strukturiert, wie zum Beispiel unter zu Hilfenahme einer
fotostrukturierbaren Schutzschicht und Belichtung.
Die metallische Spiegelschicht 30 ist nach diesem Schritt insbesondere derart strukturiert, dass sie in lateraler Richtung vollständig geöffnet ist. In anderen Worten weist die metallische Spiegelschicht 30 wenigstens eine Öffnung 30a auf . Anschließend wird eine Passivierungsschicht 40 auf einer der Halbleiterschichtenfolge 10 abgewandten Seite der
metallischen Spiegelschicht 30 aufgebracht. Bei der
Passivierungsschicht 40 handelt es sich beispielsweise um eine Siliziumdioxid oder Siliziumnitrid aufweisende Schicht, die zum Beispiel eine Dicke von wenigstens 50 nm und
höchstens 1000 nm, insbesondere zwischen 100 nm bis 500 nm aufweisen kann.
Wie in Figur lc angedeutet kann sich die Passivierungsschicht 40 flächig über der metallischen Spiegelschicht 30
erstrecken. Im Bereich der jeweiligen Öffnung 30a kann die Passivierungsschicht 40 ferner in direktem Kontakt zu der Halbleiterschichtenfolge 10 stehen. Insbesondere ist eine durch die jeweilige Öffnung 30a freigelegte Seitenfläche 30b der metallischen Spiegelschicht 30 von der
Passivierungsschicht 40 bedeckt.
Nachfolgend, Figur ld, werden korrespondierend zu der
jeweiligen Öffnung 30a in der metallischen Spiegelschicht 30 beispielsweise mit einer Fotomaske und fluorhaltigem Plasma Öffnungen 40a in der Passivierungsschicht 40 erzeugt. Die jeweilige Öffnung 40a in der Passivierungsschicht 40 ist dabei vorteilhaft so angeordnet, dass die Seitenfläche 30b der metallischen Spiegelschicht 30 weiterhin von der
Passivierungsschicht 40 bedeckt ist.
Anschließend, Figur le, erfolgt ein Trockenätzschritt, beispielsweise unter Einsatz von Chlorplasma, bei dem das Material der Halbleiterschichtenfolge 10 zumindest teilweise entfernt wird, sodass eine Ausnehmung 10a in der
Halbleiterschichtenfolge 10 entsteht. Im Bereich der
Ausnehmung 10a sind die Seitenflächen IIb, 12b, 13b der ersten Halbleiterschicht 11, des aktiven Bereichs 12 und der zweiten Halbleiterschicht 13 jeweils freigelegt. Des Weiteren ist denkbar, dass durch die Ausnehmung 10a eine Seitenfläche 15b des Halbleiter-Pufferbereichs 15 freigelegt wird. In anderen Worten erstreckt sich die Ausnehmung 10a in
vertikaler Richtung bis in den Halbleiter-Pufferbereich 15 hinein, insbesondere bis hin zu der StromaufWeitungsschicht 16.
Die Seitenfläche 30b der metallischen Spiegelschicht 30 hingegen kann weiterhin von der Passivierungsschicht 40 bedeckt sein. Bei der Ausnehmung 10a kann es sich
beispielsweise um eine kreisförmige Ausnehmung oder eine Gitterstruktur handeln. Die Halbleiterschichtenfolge 10 kann dabei eine steile, freigelegte Kante aufweisen, die
beispielsweise einen Winkel von über 75° zu dem
Aufwachssubstrat 60 aufweist.
In einem weiteren Verfahrensschritt, der in Verbindung mit Figur lf erläutert ist, wird anschließend auf die freigelegte Halbleiterschichtenfolge 10 eine Hilfsschicht 20 aufgebracht, beispielsweise durch homogenes Sputtern. Beispielsweise handelt es sich bei der Hilfsschicht 20 um eine Zinkoxid Schicht. Die Hilfsschicht 20 kann insbesondere eine Dicke von wenigstens 5 nm und höchstens 50 nm aufweisen.
Zwischen den in Figur le und Figur lf dargestellten
Verfahrensschritten erfolgt also insbesondere kein Zwischenschritt, in dem ein Dielektrikum, wie beispielsweise TEOS-S1O2, abgeschieden und anisotrop rückgeätzt wird.
Die Hilfsschicht 20 wird in anderen Worten direkt auf die Halbleiterschichtenfolge 10 aufgebracht, so dass sie
zumindest in direktem Kontakt zu der ersten Halbleiterschicht 11 über die Seitenfläche IIb steht.
Die Hilfsschicht stellt insbesondere ein Kontaktmaterial dar, das selektiv nur einen guten Kontakt mit dem n-GaN eingeht bzw. eine sperrende Diode oder einen hohen
Übergangswiderstand zu dem p-GaN ausbildet, wenn der
Halbleiterchip betrieben wird. Zinkoxid eignet sich in diesem Fall besonders gut, da es sich bereits intrinsisch als n- Halbleiter verhält. Alternativ dazu kann auch ein extrinsisch dotiertes Halbleitermaterial wie dotiertes amorphes Silizium, mit beispielsweise Aluminium oder Gallium dotiertes Zinkoxid oder Indiumzinnoxid verwendet werden. Weiterhin können auch Metalle wie Aluminium oder Rhodium eingesetzt werden, die eine sperrende Schottky-Diode mit dem p-GaN ausbilden. Die Hilfsschicht 20 kann auch aus mehreren der genannten
Materialien bestehen oder diese aufweisen, beispielsweise in Form eines Kontaktstapels. In vorteilhafter Weise kann durch die Hilfsschicht 20 eine
Effizienzsteigerung erreicht werden, da eine Kontaktfläche zu der zweiten Halbleiterschicht 13 um die Seitenfläche 13b erhöht wird, so dass die Einsatzspannung gesenkt oder die Stromdichte gesenkt werden kann. Durch Entfall des
zusätzlichen Dielektrikums wird ein vereinfachter
Prozessfluss ermöglicht, so dass der Halbleiterchip
kostengünstig hergestellt werden kann. In nachfolgenden Verfahrensschritten kann eine weitere
Spiegelschicht 25 (vergleiche Figur 5) auf einer dem
Aufwachssubstrat 60 abgewandten Seite der Hilfsschicht 20 aufgebracht werden, so dass die jeweilige Ausnehmung 10a reflektiv verspiegelt wird. Bei der Spiegelschicht kann es sich insbesondere um eine metallische Spiegelschicht aus Silber, Aluminium, Rhodium oder Gold handeln. Die
Spiegelschicht kann beispielsweise eine Dicke von wenigstens 100 nm aufweisen.
Ferner kann in nachfolgenden Verfahrensschritten
beispielsweise ein elektrisch leitendes Material 70 in die Öffnung 23 verfüllt werden, das das Halbleitermaterial des Halbleiter-Pufferbereichs 15 und/oder die Hilfsschicht 20 elektrisch kontaktiert. Ferner kann ein Träger 80 aufgebracht und das Aufwachssubstrat 60 entfernt werden, wobei die dem Träger 80 abgewandte Oberseite des Halbleiter-Pufferbereichs 15 aufgeraut werden kann, siehe Figur 2. Der in Figur 2 dargestellte erste Ausschnitt des
fertiggestellten Halbleiterchips 1 zeigt insbesondere eine Durchkontaktierung der zweiten Halbleiterschicht 13 über die Hilfsschicht 20 von einer der ersten Halbleiterschicht 11 zugewandten Seite her, bei der die Ausnehmung 10a kreisförmig ausgebildet sein kann. Eine Kontaktierung der ersten
Halbleiterschicht 11 ist hier nicht näher dargestellt.
In Figuren 3a bis 3g ist ein erstes bis siebtes
Ausführungsbeispiel eines gemäß Figuren la bis lf
hergestellten Halbleiterchips jeweils in schematischer
Schnittansicht gezeigt. In dem Halbleiterchip gemäß dem ersten Ausführungsbeispiel (Figur 3a) ist die Hilfsschicht 20 über die jeweiligen
Seitenflächen IIb, 12b, 13b in direktem Kontakt zu der ersten Halbleiterschicht 11, dem aktiven Bereich 12 und der zweiten Halbleiterschicht 13.
Im Vergleich zu einer GaN Halbleiterschichtenfolge, welche mit herkömmlichem Kontaktmaterial kontaktiert wird, also beispielsweise durch Silber- oder
Platinkontaktmaterial (stapel) von einem p-leitenden Bereich her, und durch Zinkoxid von einem n-leitenden Bereich her, weist eine gleiche Halbleiterschichtenfolge, die beidseitig durch Zinkoxid kontaktiert wird, stark veränderte
Charakteristika auf. Handelt es sich bei diesen
Halbleiterschichtenfolgen beispielsweise um eine GaN-LED mit einer lateralen Erstreckungsfläche von 1000 x 1000 ym2 , die jeweils flächig kontaktiert werden, so kann ein Betriebsstrom bei herkömmlichem Kontaktmaterial beispielsweise zwischen 35 mA und 1750 mA betragen, wohingegen bei beidseitiger
Kontaktierung durch Zinkoxid lediglich ein Betriebsstrom von weniger als 1 mA bis 10 mA auftritt. Eine nominale
Einsatzspannung beträgt dabei im ersten Fall zwischen 2,8 V und 3,3 V; im zweiten Fall hingegen beträgt die nominale Einsatzspannung etwa 0,5 V bis 1,0 V mehr, beispielsweise zwischen 3,5 V und 4,0 V.
In anderen Worten nimmt die notwendige
Betriebs (einsätz ) Spannung drastisch zu. Bei
Betriebs (einsätz ) Spannungen von 2,7 V und 3,5 V, wie diese im ersten Fall üblich sind, fließt im zweiten Fall also nur mehr ein Strom, der wesentlich kleiner ist.
Da außerdem ein Verhältnis von Kontaktflächen zu der
Hilfsschicht 20 zwischen der ersten und zweiten Halbleiterschicht 11, 13 und weiteren, durch die jeweilige Ausnehmung freigelegten Flächen wie beispielsweise der
Stromaufweitungsschicht 16, wie im allgemeinen Teil der
Beschreibung aufgezeigt, zumindest weniger als 1 : 3 beträgt, ist ein Stromfluss zwischen der Hilfsschicht 20 und der ersten Halbleiterschicht weiter verringert und insbesondere in Betriebsrichtung vernachlässigbar. Insbesondere ist hierbei ein großes Verhältnis eines die Bodenfläche der jeweiligen Ausnehmung 10a bildenden Teils der
Stromaufweitungsschicht 16 zusammen mit einer durch die jeweilige Ausnehmung 10a freigelegten Seitenfläche der
Stromaufweitungsschicht 16 zu den freigelegten Seitenflächen IIb, 12b vorteilhaft. Das zweite Ausführungsbeispiel (Figur 3b) unterscheidet sich von dem ersten Ausführungsbeispiel dadurch, dass ein
zusätzlicher Rückzug der Passivierungsschicht 40 nach dem Halbleiterätzen durchgeführt wird, beispielsweise mit einem nasschemischen Ätzmedium. Somit wird auch ein Teil lld einer Oberfläche der ersten Halbleiterschicht 11 freigelegt. In vorteilhafter Weise steht somit eine größere p-GaN Fläche zur Ausbildung einer dem Halbleiterchip gegengepolten Diode zur Verfügung, so dass zu einer ESD-Stabilität des
Halbleiterchips beigetragen wird.
Das dritte Ausführungsbeispiel (Figur 3c) unterscheidet sich von den vorigen Ausführungsbeispielen dadurch, dass nach und/oder bei dem Halbleiterätzen eine Oberflächenmodifikation der Halbleiterschichtenfolge 10 durchgeführt wird, die sowohl p-GaN als auch n-GaN betrifft. Insbesondere kann diese auch einen pn-Übergang mit dem aktiven Bereich 12 betreffen. Wie in Figur 3c dargestellt wird dadurch ein modifizierter
Bereich 10c an den Seitenflächen IIb, 12b, 13b der Halbleiterschichtenfolge 10 erzeugt, beispielsweise durch Zuführung von Sauerstoff, Fluor oder Wasserstoff (02-Plasma, F-Plasma bzw. H-Plasma) , oder durch Sputtern von Argon. Das vierte Ausführungsbeispiel (Figur 3d) unterscheidet sich von dem dritten Ausführungsbeispiel dadurch, dass der
modifizierte Bereich 10c (vgl. Figur 3c) teilweise oder vollständig vor Abscheidung der Hilfsschicht 20 entfernt wird, beispielsweise durch eine selektive nasschemische
Ätzung, beispielhaft mittels heißer H3PO4 oder KOH. In vorteilhafter Weise wird so zu der ESD-Stabilität des
Halbleiterchips beigetragen. Beispielsweise erstreckt sich die nachfolgend aufgetragene Hilfsschicht 20 in den
entfernten Bereich 10c hinein. Insbesondere kann dieser durch Material 20c der Hilfsschicht 20 vollständig ausgefüllt sein.
Das fünfte Ausführungsbeispiel (Figur 3e) unterscheidet sich von den vorigen Ausführungsbeispielen dadurch, dass zwischen der ersten Halbleiterschicht 11 und der Passivierungsschicht 40 eine dünne StromaufWeitungsschicht 90 angeordnet ist.
Beispielsweise kann es sich bei der StromaufWeitungsschicht 90 auch um einen Schichtstapel handeln, der in mehreren
Beschichtungsvorgängen abgeschieden wird. Die
Stromaufweitungsschicht 90 wird insbesondere flächig der Halbleiterschichtenfolge 10, beispielsweise direkt auf der ersten Halbleiterschicht 11 aufgebracht.
Die Stromaufweitungsschicht 90 kann insbesondere transparent ausgebildet sein. Beispielhaft ist sie aus einem
transparenten leitfähigen Oxid wie Indiumzinnoxid gebildet. Die Stromaufweitungsschicht ist besonders vorteilhaft, wenn ein dielektrischer Spiegel vor der metallischen
Spiegelschicht implementiert werden soll. In einem nachfolgenden Schritt, beispielsweise nach der
Halbleiterätzung, kann eine der Ausnehmung 10a zugewandte Kante der StromaufWeitungsschicht 90 in lateraler Richtung hinter eine der Ausnehmung 10a zugewandte Kante der
Passivierungsschicht 40 gezogen werden, in lateraler Richtung beispielhaft um etwa 1 ym. Beispielsweise kommt hierzu ein selektiv nasschemischer Ätzschritt zum Einsatz, bei dem
Material 91 der StromaufWeitungsschicht 90 vollständig entfernt wird. In vorteilhafter Weise können so Kurzschlüsse mit der Hilfsschicht 20 vermieden werden.
Das sechste Ausführungsbeispiel (Figur 3f) unterscheidet sich von den vorigen Ausführungsbeispielen dadurch, dass die metallische Spiegelschicht 30 durch eine Spiegelschutzschicht 50 hin zu der Ausnehmung 10a begrenzt wird. Die
Spiegelschutzschicht 50 kann beispielsweise selbst-j ustierend aufgebracht werden wie bereits im allgemeinen
Beschreibungsteil erwähnt. In diesem Zusammenhang ist es nicht erforderlich, dass die Passivierungsschicht 40 die Seitenfläche 30b (vgl. Figur ld) der metallischen
Spiegelschicht 30 bedeckt, vielmehr kann sich die Öffnung 40a in der Passivierungsschicht 40 bis hin zu der Seitenfläche 30b erstrecken. Wie in Figur 3f dargestellt können somit sehr kleine laterale Überstände des aktiven Bereichs 12 über die metallische
Spiegelschicht 30 erreicht werden. Auf diese Weise ist ein zur Strahlungserzeugung oder Strahlungsdetektion nicht nutzbarer Bereich des aktiven Bereichs sehr klein gehalten. Die metallische Spiegelschicht 30 kann in diesem Zusammenhang bis hin zu 90% einer Fläche des aktiven Bereichs 12 bedecken. Das siebte Ausführungsbeispiel (Figur 3g) unterscheidet sich von den vorigen Ausführungsbeispielen dadurch, dass vor dem Aufbringen der Hilfsschicht 20 eine Schutzschicht 51 auf den Seitenflächen IIb, 12b, 13b der Halbleiterschichtenfolge 10 aufgebracht wird, so dass diese zumindest stellenweise bedeckt sind. Beispielsweise kommt hier ein konformes
Abscheiden zum Einsatz. Die Schutzschicht 51 weist als
Material beispielhaft Oxide oder Nitride wie Siliziumdioxid, S13N4 und/oder AI2O3 oder einen Materialstapel hiervon auf. In einem nachfolgenden Verfahrensschritt erfolgt eine gerichtete Rückätzung der Schutzschicht 51, so dass zumindest die
Seitenfläche IIb der ersten Halbleiterschicht 11 freigelegt wird. Messungen haben gezeigt, dass ein derartig
hergestellter Halbleiterchip überraschenderweise hinsichtlich Kleinstromverhalten, Hochstromverhalten und
Durchbruchverhalten in Rückwärtsbelastung gleichwertig zu einem Halbleiterchip ist, dessen Schutzschicht 51 nicht oder nur geringfügig rückgeätzt wurde, so dass dessen
Seitenflächen IIb, 12b, 13b der Halbleiterschichtenfolge 10 weiterhin von der Schutzschicht 51 bedeckt sind.
Der in Figur 4 dargestellte zweite Ausschnitt des
Halbleiterchips zeigt die in Verbindung mit dem zweiten
Ausführungsbeispiel (vgl. Figur 3b) lateral eingerückte
Passivierungsschicht 40. Eine zu der durch den Halbleiterchip gebildete lichtemittierende Diode (siehe schematisch
dargestellt in Betriebsrichtung) gegengepolte Diode 21 ist zwischen der Hilfsschicht 20 und der ersten Halbleiterschicht 11 gebildet (ebenfalls schematisch dargestellt) . Wie in Figur 4 ferner dargestellt weist der in direktem Kontakt zu der Hilfsschicht 20 stehende Abschnitt der ersten
Halbleiterschicht 11 dabei einen lateralen Abstand zu der metallischen Spiegelschicht 30 auf, so dass Kurzschlüsse vermieden werden können. Die Hilfsschicht 20 ist in diesem Ausführungsbeispiel überlappend bezüglich der metallischen Spiegelschicht 30 angeordnet und ist von dieser durch die Passivierungsschicht 40 getrennt. Insbesondere sind durch die Hilfsschicht 20 zumindest der Teil lld der ersten
Halbleiterschicht 11 (vergleiche Figur 3b) sowie die
Seitenflächen IIb und 12b sicher überdeckt. Auf einen
lateralen Überlappungsbereich der Hilfsschicht 20 mit der metallischen Spiegelschicht 30 kann optional verzichtet werden.
Figur 5 zeigt ein achtes Ausführungsbeispiel des gemäß
Figuren la bis lf hergestellten Halbleiterchips in
schematischer Schnittansicht. Der dargestellte Ausschnitt entspricht dabei dem in Figur 2 dargestellten Ausschnitt, zusätzlich weist der Halbleiterchip 1 hier jedoch eine weitere Spiegelschicht 25 auf, die die jeweilige Ausnehmung 10a reflektiv verspiegelt. In vorteilhafter Weise erstreckt sich die weitere Spiegelschicht 25 in lateraler Richtung zumindest bis hin zu der metallischen Spiegelschicht 30, so dass ein vollständiges Verspiegeln im Bereich der jeweiligen Ausnehmung 10a erreicht werden kann. In diesem Zusammenhang ist es auch denkbar, dass die beiden Spiegelschichten 25, 30 in lateraler Richtung überlappend angeordnet sind.
Ein neuntes Ausführungsbeispiel eines weiteren
Halbleiterchips 2 ist in Figur 6 ausschnittweise in
schematischer Schnittansicht dargestellt. Der Ausschnitt entspricht im Wesentlichen dem der Figuren 2 und 5, jedoch ist hier wenigstens eine Ausnehmung lOe von einer der zweiten Halbleiterschicht 11 abgewandten Seite der zweiten
Halbleiterschicht 13 in die Halbleiterschichtenfolge 10 eingebracht. Dabei handelt es sich in diesem Ausführungsbeispiel insbesondere um eine vollständig
durchgeätzten Halbleiterstapel, bei dem sich die jeweilige Ausnehmung lOe vollständig durch den Halbleiter-Pufferbereich 15 bis hin zu der leitfähigen Schicht 70 erstreckt. Die durch die jeweilige Ausnehmung lOe freigelegten Seitenflächen werden analog zu den vorigen Ausführungsbeispielen durch die Hilfsschicht 20 bedeckt. Die jeweilige Ausnehmung lOe kann auch als n-seitiges Via, und die jeweilige Ausnehmung 10a (vgl. Figuren 1-5) als p-seitiges Via bezeichnet werden.
Die Erfindung ist nicht durch die Beschreibung anhand der Ausführungsbeispiele beschränkt. Vielmehr umfasst die
Erfindung jedes neue Merkmal sowie jede Kombination von
Merkmalen, was insbesondere jede Kombination von Merkmalen in den Patentansprüchen beinhaltet, auch wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den
Patentansprüchen oder Ausführungsbeispielen angegeben ist.
Bezugs zeichenliste :
I, 2 Halbleiterchip
10 Halbleiterschichtenfolge 10a, lOe Ausnehmung
10c modifizierter Bereich
II, 13 Halbleiterschichten lld Oberfläche
12 aktiver Bereich
IIb, 12b, 13b Seitenflächen
15 Halbleiter-Pufferbereich 15b Seitenfläche
16 Stromaufweitungsschicht 20 Hilfsschicht
21 Diode
25 weitere Spiegelschicht
30 metallische Spiegelschicht
30a Öffnung
30b Seitenfläche
40 Passivierungsschicht
40a Öffnung
50 Spiegelschutzschicht
51 Schutzschicht
60 Aufwachssubstrat
70 leitfähiges Material
80 Träger
90 Stromaufweitungsschicht

Claims

Verfahren zur Herstellung eines Halbleiterchips (1), umfassend die folgenden Schritte:
Bereitstellen einer Halbleiterschichtenfolge (10) mit einer ersten Halbleiterschicht (11) und einer zweiten Halbleiterschicht (13);
Ausbilden wenigstens einer Ausnehmung (10a) in der Halbleiterschichtenfolge (10), so dass Seitenflächen (IIb, 13b) der ersten Halbleiterschicht (11) und der zweiten Halbleiterschicht (13) freigelegt werden;
Aufbringen einer Hilfsschicht (20) zur elektrischen Kontaktierung der zweiten Halbleiterschicht (13), wobei die Hilfsschicht (20) an den durch die jeweilige
Ausnehmung (10a) freigelegten Seitenflächen (IIb, 13b) zumindest teilweise in direktem Kontakt zu der ersten Halbleiterschicht (11) steht.
Halbleiterchip (1), umfassend
- eine Halbleiterschichtenfolge (10) mit einer ersten Halbleiterschicht (11) und einer zweiten
Halbleiterschicht (13);
- wenigstens eine Ausnehmung (10a) in der
Halbleiterschichtenfolge (10), durch die Seitenflächen (IIb, 13b) der ersten Halbleiterschicht (11) und der zweiten Halbleiterschicht (13) freigelegt sind;
- eine Hilfsschicht (20) zur elektrischen Kontaktierung der zweiten Halbleiterschicht (13), wobei die
Hilfsschicht (20) an den durch die jeweilige Ausnehmung (10a) freigelegten Seitenflächen (IIb, 13b) zumindest teilweise in direktem Kontakt zu der ersten
Halbleiterschicht (11) steht. Verfahren oder Halbleiterchip (1) nach einem der vorstehenden Ansprüche, bei dem die Hilfsschicht (20) mit der ersten Halbleiterschicht (11) eine Diode (21) bildet .
Verfahren oder Halbleiterchip (1) nach einem der vorstehenden Ansprüche, bei dem die Hilfsschicht (20) eines der folgenden Materialien enthält oder aus diesem besteht :
- transparentes leitfähiges Oxid,
- Metall,
- extrinsisch dotiertes Halbleitermaterial.
Verfahren oder Halbleiterchip (1) nach einem der vorstehenden Ansprüche, bei dem die Hilfsschicht (20) Zinkoxid aufweist oder aus diesem besteht, und die Halbleiterschichtenfolge (10) auf GaN basiert.
Verfahren oder Halbleiterchip (1) nach einem der
Ansprüche 1 bis 4, bei dem die Hilfsschicht (20) eine Gold-Germanium Legierung aufweist oder aus dieser besteht, und die Halbleiterschichtenfolge (10) auf InGaAlP basiert.
Verfahren oder Halbleiterchip (1) nach einem der vorstehenden Ansprüche, bei dem die Hilfsschicht (20) nach dem Schritt c) an den durch die jeweilige
Ausnehmung (10a) freigelegten Seitenflächen (IIb, 13b) zumindest teilweise in direktem Kontakt zu der zweiten Halbleiterschicht (13) steht.
Verfahren oder Halbleiterchip (1) nach einem der vorstehenden Ansprüche, bei dem die Hilfsschicht (20) zumindest teilweise auf einer der zweiten
Halbleiterschicht (13) abgewandten Seite der ersten Halbleiterschicht (11) aufgebracht wird und diese zumindest in einem Bereich um die jeweilige Ausnehmung (10a) direkt kontaktiert.
Verfahren oder Halbleiterchip (1) nach einem der vorstehenden Ansprüche, bei dem vor dem Schritt b)
- eine metallische Spiegelschicht (30) auf der der zweiten Halbleiterschicht (13) abgewandten Seite der ersten Halbleiterschicht (11) aufgebracht wird, die korrespondierend zu einem Bereich der jeweiligen
Ausnehmung (10a) jeweils eine Öffnung (30a) zu der Halbleiterschichtenfolge (10) hin aufweist, und
- eine Passivierungsschicht (40) auf einer der
Halbleiterschichtenfolge (10) abgewandten Seite der metallischen Spiegelschicht (30) aufgebracht wird.
Verfahren oder Halbleiterchip (1) nach Anspruch 9, bei dem die Passivierungsschicht (40) in einem lateralen Bereich um die jeweilige Ausnehmung (10a) abgetragen wird .
Verfahren oder Halbleiterchip (1) nach einem der vorstehenden Ansprüche 9 oder 10, bei dem vor dem
Schritt c) eine Spiegelschutzschicht (50) auf der der zweiten Halbleiterschicht (13) abgewandten Seite der ersten Halbleiterschicht (11) aufgebracht wird, wobei die Spiegelschutzschicht (50) der jeweiligen Ausnehmung (10a) zugewandte Seitenflächen (30b) der metallischen Spiegelschicht (30) vollständig bedeckt. Verfahren oder Halbleiterchip (1) nach einem der
vorstehenden Ansprüche, bei dem in wenigstens einem der Schritte b) , c) oder einem Zwischenschritt hiervon ein modifizierter Bereich (10c) der Halbleiterschichtenfolge (10) um die freigelegten Seitenflächen (IIb, 13b) der ersten Halbleiterschicht (11) und der zweiten
Halbleiterschicht (13) ausgebildet wird, der eine elektrische Leitfähigkeit zwischen der Hilfsschicht (20) und der der ersten Halbleiterschicht (11)
beeinträchtigt .
Verfahren oder Halbleiterchip (1) nach Anspruch 12, bei dem der modifizierte Bereich (10c) der
Halbleiterschichtenfolge (10) zumindest teilweise abgetragen wird.
Verfahren oder Halbleiterchip (1) nach einem der
vorstehenden Ansprüche, bei dem
- in dem Schritt b) ein aktiver Bereich (12),
insbesondere zum Empfang oder zur Erzeugung von
elektromagnetischer Strahlung, in der
Halbleiterschichtenfolge (10) durchdrungen wird und Seitenflächen (12b) des aktiven Bereichs (12) freigelegt werden, und
- die Hilfsschicht (20) nach dem Schritt c) an den durch die Ausnehmung (10a) freigelegten Seitenflächen (12b) zumindest teilweise in direktem Kontakt zu dem aktiven Bereich (12) steht. 15. Verfahren oder Halbleiterchip (1) nach einem der
vorstehenden Ansprüche, bei dem in dem Schritt b) ein Halbleiter-Pufferbereich (15) an einer der metallischen Spiegelschicht (30) abgewandten Seite der ersten
Halbleiterschicht (11) freigelegt wird, und
- die Hilfsschicht (20) nach dem Schritt c) zumindest teilweise in direktem Kontakt zu dem Halbleiter- Pufferbereich (15) steht.
Verfahren oder Halbleiterchip (1) nach einem der
vorstehenden Ansprüche, wobei der Halbleiterchip (1) als optoelektronischer Halbleiterchip ausgebildet ist.
PCT/EP2016/073319 2015-10-05 2016-09-29 Verfahren zur herstellung eines halbleiterchips und halbleiterchip WO2017060158A1 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US15/765,474 US11050002B2 (en) 2015-10-05 2016-09-29 Method for producing a semiconductor chip and semiconductor chip

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102015116865.0A DE102015116865A1 (de) 2015-10-05 2015-10-05 Verfahren zur Herstellung eines Halbleiterchips und Halbleiterchip
DE102015116865.0 2015-10-05

Publications (1)

Publication Number Publication Date
WO2017060158A1 true WO2017060158A1 (de) 2017-04-13

Family

ID=57018152

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/EP2016/073319 WO2017060158A1 (de) 2015-10-05 2016-09-29 Verfahren zur herstellung eines halbleiterchips und halbleiterchip

Country Status (3)

Country Link
US (1) US11050002B2 (de)
DE (1) DE102015116865A1 (de)
WO (1) WO2017060158A1 (de)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102015119353B4 (de) 2015-11-10 2024-01-25 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronisches Halbleiterbauteil und Verfahren zur Herstellung eines optoelektronischen Halbleiterbauteils
JP7096485B2 (ja) * 2018-03-26 2022-07-06 日亜化学工業株式会社 発光素子の製造方法
DE102022119108A1 (de) * 2022-07-29 2024-02-01 Ams-Osram International Gmbh Optoelektronisches halbleiterbauelement und verfahren zur herstellung zumindest eines optoelektronischen halbleiterbauelements

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009006177A1 (de) * 2008-11-28 2010-06-02 Osram Opto Semiconductors Gmbh Strahlungsemittierender Halbleiterchip
DE102011115659A1 (de) * 2011-09-28 2013-03-28 Osram Opto Semiconductors Gmbh Photovoltaischer Halbleiterchip
DE102012106953A1 (de) * 2012-07-30 2014-01-30 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Mehrzahl von optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip
WO2014033041A1 (de) * 2012-08-28 2014-03-06 Osram Opto Semiconductors Gmbh Verfahren zur herstellung eines optoelektronischen halbleiterchips mit reflektierender elektrode

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2856507A1 (de) 1978-12-28 1980-07-17 Amann Markus Christian Dipl In Halbleiter-laserdiode
DE10033496A1 (de) 2000-07-10 2002-01-31 Osram Opto Semiconductors Gmbh Halbleiterchip für die Optoelektronik
DE10261676A1 (de) 2002-12-31 2004-07-22 Osram Opto Semiconductors Gmbh Leuchtdioden-Chip mit strahlungsdurchlässiger elektrischer Stromaufweitungsschicht
DE10261675B4 (de) 2002-12-31 2013-08-14 Osram Opto Semiconductors Gmbh Optoelektronisches Bauelement mit strahlungsdurchlässiger elektrischer Kontaktschicht
DE20320295U1 (de) 2003-01-31 2004-08-05 Osram Opto Semiconductors Gmbh Bauelement mit einem elektrischen Kontaktbereich auf einer Halbleiterschicht
DE102004025684A1 (de) * 2004-04-29 2005-11-17 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip und Verfahren zum Ausbilden einer Kontaktstruktur zur elektrischen Kontaktierung eines optoelektronischen Halbleiterchips
US8158450B1 (en) * 2006-05-05 2012-04-17 Nanosolar, Inc. Barrier films and high throughput manufacturing processes for photovoltaic devices
JP2008244425A (ja) * 2007-02-21 2008-10-09 Mitsubishi Chemicals Corp ＧａＮ系ＬＥＤ素子および発光装置
DE102010024079A1 (de) 2010-06-17 2011-12-22 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip
KR101219972B1 (ko) * 2011-11-02 2013-01-21 엘지이노텍 주식회사 태양전지 및 이의 제조방법
US8895337B1 (en) * 2012-01-19 2014-11-25 Sandia Corporation Method of fabricating vertically aligned group III-V nanowires
US8735189B2 (en) * 2012-05-17 2014-05-27 Starlite LED Inc Flip light emitting diode chip and method of fabricating the same
FR3011383B1 (fr) * 2013-09-30 2017-05-26 Commissariat Energie Atomique Procede de fabrication de dispositifs optoelectroniques a diodes electroluminescentes
DE102014102029A1 (de) 2014-02-18 2015-08-20 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung von Halbleiterbauelementen und Halbleiterbauelement
US9640715B2 (en) * 2015-05-15 2017-05-02 X-Celeprint Limited Printable inorganic semiconductor structures

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009006177A1 (de) * 2008-11-28 2010-06-02 Osram Opto Semiconductors Gmbh Strahlungsemittierender Halbleiterchip
DE102011115659A1 (de) * 2011-09-28 2013-03-28 Osram Opto Semiconductors Gmbh Photovoltaischer Halbleiterchip
DE102012106953A1 (de) * 2012-07-30 2014-01-30 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Mehrzahl von optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip
WO2014033041A1 (de) * 2012-08-28 2014-03-06 Osram Opto Semiconductors Gmbh Verfahren zur herstellung eines optoelektronischen halbleiterchips mit reflektierender elektrode
DE102012107921A1 (de) 2012-08-28 2014-03-06 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Halbleiterchips

Also Published As

Publication number Publication date
DE102015116865A1 (de) 2017-04-06
US20180309027A1 (en) 2018-10-25
US11050002B2 (en) 2021-06-29

Similar Documents

Publication Publication Date Title
EP2015372B1 (de) Halbleiterchip und Verfahren zur Herstellung eines Halbleiterchips
EP2583305B1 (de) Verfahren zur herstellung eines optoelektronischen halbleiterchips und optoelektronischer halbleiterchip
EP1920508B1 (de) Verfahren zum lateralen zertrennen eines halbleiterstapelwafers
EP1709694B1 (de) Dünnfilm-led mit einer stromaufweitungsstruktur
DE102004023856B4 (de) Solarzelle mit integrierter Schutzdiode und zusätzlich auf dieser angeordneten Tunneldiode
WO2009039805A1 (de) Optoelektronisches bauelement sowie verfahren zu dessen herstellung
DE102008034560A1 (de) Strahlungsemittierender Halbleiterchip und Verfahren zur Herstellung eines strahlungsemittierenden Halbleiterchips
EP2013917A1 (de) Strahlungsemittierender halbleiterkörper mit trägersubstrat und verfahren zur herstellung eines solchen
WO2015124551A1 (de) Verfahren zur herstellung von halbleiterbauelementen und halbleiterbauelement
EP2519979B1 (de) Optoelektronischer halbleiterchip mit zwei auf algan basierenden zwischenschichten
DE102009059887A1 (de) Optoelektronischer Halbleiterchip
WO2017060158A1 (de) Verfahren zur herstellung eines halbleiterchips und halbleiterchip
WO2014072254A1 (de) Optoelektronischer halbleiterchip und verfahren zur herstellung von optoelektronischen halbleiterchips
DE102007009227A1 (de) Halbleiterbauelement mit gleichrichtenden Übergängen sowie Herstellungsverfahren zur Herstellung desselben
EP3259783B1 (de) Verfahren zur herstellung eines halbleiterkörpers
WO2018172205A1 (de) Optoelektronischer halbleiterchip und verfahren zu dessen herstellung
WO2017009292A1 (de) Verfahren zur herstellung eines optoelektronischen halbleiterchips und optoelektronischer halbleiterchip
WO2020035498A1 (de) Optoelektronischer halbleiterchip und verfahren zur herstellung eines optoelektronischen halbleiterchips
DE112015002477B4 (de) Elektrische Kontaktstruktur für ein Halbleiterbauelement und Halbleiterbauelement
DE102012112771A1 (de) Verfahren zur Herstellung eines optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip
WO2016050561A1 (de) Optoelektronischer halbleiterchip und verfahren zu dessen herstellung
WO2020114759A1 (de) Optoelektronisches halbleiterbauteil und verfahren zur herstellung von optoelektronischen halbleiterbauteilen
WO2020182406A1 (de) Halbleiterlaserdiode und verfahren zur herstellung einer halbleiterlaserdiode
WO2019025206A1 (de) Optoelektronischer halbleiterchip und verfahren zur herstellung eines optoelektronischen halbleiterchips
WO2017021301A1 (de) Verfahren zur herstellung eines nitrid-halbleiterbauelements und nitrid-halbleiterbauelement

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 16774515

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 15765474

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 16774515

Country of ref document: EP

Kind code of ref document: A1