WO2017057329A1 - トンネル電界効果トランジスタ - Google Patents

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孝志 福井
克広 冨岡
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国立大学法人北海道大学
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    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78681—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising AIIIBV or AIIBVI or AIVBVI semiconductor materials, or Se or Te
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    • H01L29/772—Field effect transistors
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    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic

Definitions

  • the present invention relates to a tunnel field effect transistor including a tunnel field effect transistor (TFET) structure and a high electron mobility transistor (HEMT) structure.
  • TFET tunnel field effect transistor
  • HEMT high electron mobility transistor
  • CMOS complementary MOSFET
  • Si which is a group IV semiconductor, is mainly used as a material for the semiconductor substrate.
  • a subthreshold coefficient (mV / digit) is used as an index indicating CMOS switch characteristics.
  • the subthreshold coefficient corresponds to the minimum drive voltage for turning on the MOSFET.
  • the switching characteristics of conventional MOSFETs are based on the phenomenon of electron and hole (carrier) diffusion. Therefore, in the conventional MOSFET, the theoretical minimum value of the subthreshold coefficient is 60 mV / digit, and a switch characteristic showing a subthreshold value smaller than this cannot be realized.
  • a tunnel field effect transistor has been reported as a switching element that exceeds the physical theoretical limit and operates with a smaller subthreshold coefficient.
  • a tunnel field effect transistor is considered as a promising candidate for a next-generation switch element because it has no short channel effect and can realize a high ON / OFF ratio at a low voltage.
  • tunnel field effect transistors using III-V compound semiconductor nanowires have been reported (see, for example, Non-Patent Document 1).
  • Non-Patent Document 1 discloses a p-type silicon (111) substrate, an InAs nanowire arranged on the (111) plane of the silicon substrate along the normal direction to the substrate surface, and a source connected to the silicon substrate.
  • a tunnel field effect transistor is described having an electrode, a drain electrode connected to the InAs nanowire, and a gate electrode located at a position that can affect the interface between the silicon substrate and the InAs nanowire.
  • This tunnel field effect transistor has been reported to be operable with a small subthreshold coefficient (60 mV / digit or less).
  • the conventional tunnel field effect transistor has a problem that the current value is remarkably smaller than that of the MOSFET because tunnel transport is used.
  • An object of the present invention is to provide a tunnel field effect transistor that can operate with a small subthreshold coefficient (60 mV / digit or less) and has a current value larger than that of a conventional tunnel field effect transistor.
  • the present inventor solved the above problem by combining a tunnel field effect transistor (TFET) structure and a high electron mobility transistor (HEMT) structure, and simultaneously generating a tunnel phenomenon and a two-dimensional electron gas with one gate electrode. As a result, the present invention was completed.
  • TFET tunnel field effect transistor
  • HEMT high electron mobility transistor
  • the present invention relates to the following tunnel field effect transistors and switch elements.
  • a channel a source electrode connected directly or indirectly to one end of the channel, a drain electrode connected directly or indirectly to the other end of the channel, and an electric field applied to the channel
  • a tunnel field effect transistor comprising: a gate electrode that causes a tunnel phenomenon at a junction of the channel on the source electrode side and simultaneously generates a two-dimensional electron gas in the channel.
  • a substrate made of a group IV semiconductor doped with a first conductivity type and having a (111) plane, an insulating film having an opening covering the (111) plane of the substrate, and in the opening A core multi-shell nanowire made of a group III-V compound semiconductor disposed on the exposed (111) plane of the substrate and the insulating film around the opening; the source electrode connected to the substrate; and One of the drain electrodes, the other of the source electrode and the drain electrode connected to the core multishell nanowire, a gate insulating film disposed on a side surface of the core multishell nanowire, and the gate insulating film
  • the gate electrode for applying an electric field to at least a part of the core multi-shell nanowire, wherein the core multi-shell nanowire is A first region connected to the (111) surface of the substrate exposed in the opening, and a second region doped to a second conductivity type different from the first conductivity type, connected to the first region.
  • a central nanowire as the channel comprising a group III-V compound semiconductor, and a group III-V compound semiconductor having a larger band gap than the group III-V compound semiconductor constituting the center nanowire.
  • the barrier layer and the cap layer are each intrinsic semiconductors or doped to the second conductivity type lower than the impurity density of the modulation doped layer.
  • the other of the source electrode and the drain electrode is connected to the second region of the central nanowire, and the gate electrode has a bonding interface between the (111) plane of the substrate and the central nanowire; An electric field is applied to the first region of the central nanowire to cause a tunnel phenomenon at the junction interface, and at the same time, a two-dimensional electron gas is applied to the first region. Causing a tunnel field effect transistor according to [1].
  • the core multishell nanowire is a III-V compound semiconductor having the same composition as the III-V compound semiconductor constituting the modulation doped layer, which is disposed between the barrier layer and the modulation doped layer.
  • Group III-V having the same composition as the group III-V compound semiconductor constituting the first modulation layer and the first spacer layer, which is disposed between the first modulation layer and the modulation doping layer and the cap layer.
  • a second spacer layer made of a compound semiconductor, and a band gap of the first spacer layer and the second spacer layer is larger than a band gap of a group III-V compound semiconductor constituting the central nanowire, and
  • the tunnel field effect transistor according to [2], which is smaller than the band gap of the III-V group compound semiconductor constituting the barrier layer [4]
  • the tunnel field effect transistor according to [2] or [3], wherein an impurity density of the modulation doped layer is in a range of 10 17 to 10 21 cm ⁇ 3 .
  • a switch element comprising the tunnel field effect transistor according to any one of [1] to [4].
  • the present invention it is possible to provide a tunnel field effect transistor and a switch element that can operate with a small subthreshold coefficient (60 mV / digit or less) and have a large current value.
  • a tunnel field effect transistor it is possible to improve the degree of integration and performance of the semiconductor microprocessor and the highly integrated circuit while suppressing an increase in power consumption of the semiconductor microprocessor and the highly integrated circuit.
  • FIG. 1 is a diagram showing an example of an equivalent circuit of a tunnel field effect transistor according to the present invention.
  • FIG. 2 is a schematic cross-sectional view showing the configuration of a tunnel field effect transistor according to an embodiment of the present invention.
  • FIG. 3A is an enlarged cross-sectional view of the core multishell nanowire of the tunnel field effect transistor shown in FIG.
  • FIG. 3B is an enlarged cross-sectional view of a modification of the core multishell nanowire.
  • FIG. 4 is a schematic diagram of the band structure of the tunnel field-effect transistor shown in FIG.
  • FIG. 5 is a schematic diagram of the band structure of the tunnel field-effect transistor shown in FIG. 6A to 6C are schematic cross-sectional views showing an example of a method for manufacturing the tunnel field-effect transistor shown in FIG.
  • FIG. 7A and 7B are schematic cross-sectional views showing an example of a method for manufacturing the tunnel field effect transistor shown in FIG.
  • FIG. 8 is a classification diagram of a silicon surface reconstruction structure (a phenomenon in which the arrangement period of surface atoms changes) that occurs when the substrate temperature is raised and when the substrate temperature is lowered from a high temperature.
  • FIG. 9A is a schematic diagram showing the (111) plane.
  • FIG. 9B is a schematic diagram showing a (111) 1 ⁇ 1 plane.
  • FIG. 10 is a scanning electron micrograph of a silicon substrate on which core multishell nanowires for TFET-1 are periodically arranged.
  • FIG. 11 is a band diagram of the HEMT structure included in TFET-1.
  • FIG. 12 is a graph showing the relationship between the drain current and the subthreshold coefficient in TFET-1 and TFET-2.
  • FIG. 13A is a graph showing the relationship between gate voltage and drain current in TFET-1.
  • FIG. 13B is a graph showing the relationship between drain voltage and drain current in TFET-1.
  • FIG. 14A is a graph showing the relationship between the gate voltage and the drain current in TFET-2.
  • FIG. 14B is a graph showing the relationship between drain voltage and drain current in TFET-2.
  • Tunnel Field Effect Transistor A tunnel field effect transistor (TFET) according to the present invention includes a channel, a source electrode connected directly or indirectly to one end of the channel, and a drain connected directly or indirectly to the other end of the channel. It has an electrode and a gate electrode for applying an electric field to the channel. The gate electrode applies an electric field to the channel to cause a tunnel phenomenon at the junction of the channel on the source electrode side, and at the same time, generates a two-dimensional electron gas in the channel.
  • the tunnel field effect transistor according to the present invention has both a tunnel field effect transistor (TFET) structure and a high electron mobility transistor (HEMT) structure.
  • FIG. 1 is a diagram showing an example of an equivalent circuit of a tunnel field effect transistor according to the present invention.
  • a tunnel field effect transistor including a substrate made of a group IV semiconductor and a core multishell nanowire made of a group III-V compound semiconductor will be described as an example of the tunnel field effect transistor according to the present invention.
  • FIG. 2 is a schematic cross-sectional view showing the configuration of tunnel field effect transistor 100 according to one embodiment of the present invention.
  • the tunnel field effect transistor 100 includes a substrate 110, an insulating film 120, a core multishell nanowire 130, a source electrode 140, a drain electrode 150, a gate insulating film 160, and a gate electrode 170. And an insulating protective film 180.
  • a tunnel phenomenon occurs at the junction interface between (111) plane of substrate 110 and central nanowire 131 of core multishell nanowire 130.
  • a two-dimensional electron gas is generated at the outer periphery of the central nanowire 131.
  • each component will be described.
  • the substrate 110 is made of a group IV semiconductor such as silicon or germanium and has a (111) plane.
  • the substrate 110 is doped to the first conductivity type (n-type or p-type).
  • the substrate is an n-type silicon (111) substrate or a p-type silicon (111) substrate.
  • the insulating film 120 covers the (111) surface of the substrate 110 and has one or more openings.
  • the insulating film 120 functions as a mask pattern when the central nanowire 131 is grown from the (111) plane of the substrate 110.
  • the material of the insulating film 120 is not particularly limited as long as it can inhibit the growth of the central nanowire and is an insulator. Examples of the material of the insulating film 120 include silicon oxide (SiO 2 ), silicon nitride (SiN), aluminum oxide (Al 2 O 3 ), and the like.
  • the insulating film 120 may be a single layer or may be composed of two or more layers.
  • the thickness of the insulating film 120 is not particularly limited as long as the insulating performance can be appropriately exhibited. For example, the insulating film 120 is a silicon oxide film having a thickness of 20 nm.
  • the opening of the insulating film 120 penetrates to the (111) plane of the substrate 110, and the (111) plane of the substrate 110 is exposed in the opening.
  • the opening defines the growth position, thickness, and shape of the central nanowire 131 when the tunnel field effect transistor 100 according to the present embodiment is manufactured.
  • the shape of the opening is not particularly limited and can be arbitrarily determined. Examples of the shape of the opening include a triangle, a quadrangle, a hexagon, and a circle.
  • the diameter of the circumscribed circle of the opening may be about 2 to 500 nm. When the number of openings is two or more, the distance between the centers of the openings may be about several tens of nm to several ⁇ m.
  • the core multishell nanowire 130 is a structure of a core multishell structure made of a III-V compound semiconductor and having a diameter of 7.6 nm to 1 ⁇ m and a length of 100 nm to 100 ⁇ m.
  • the core multi-shell nanowire 130 is disposed on the (111) plane of the substrate 110 exposed in the opening of the insulating film 120 and the surrounding insulating film 120 so that the major axis is perpendicular to the (111) plane of the substrate.
  • the central nanowire 131 of the core multishell nanowire 130 is disposed on the (111) plane of the substrate 110 exposed in the opening of the insulating film 120 and covers the side surface of the central nanowire 131.
  • the central nanowire 131 is disposed on the (111) plane of the substrate 110 around the opening. In this manner, by forming the central nanowire 131 on the (111) plane of the substrate 110, the central nanowire 131 can be arranged to be perpendicular to the (111) plane.
  • FIG. 3A is an enlarged cross-sectional view of the core multishell nanowire 130.
  • the core multishell nanowire 130 covers the central nanowire 131, the barrier layer 134 that covers the side surface of the central nanowire 131 (the surface that does not intersect the axial line extending in the axial direction), and the barrier layer 134.
  • a cap layer 136 covering the modulation dope layer 135. All the covering layers (barrier layer 134, modulation doped layer 135, and cap layer 136) cover the side surfaces of the central nanowire 131, but two end surfaces of the central nanowire 131 (surfaces intersecting the axial line extending in the axial direction). Is not covered.
  • the film thickness of the entire coating layer is not particularly limited, but may be about 2.8 to 250 nm.
  • the central nanowire 131 is made of a III-V group compound semiconductor and extends upward from the (111) plane of the substrate 110 through the opening of the insulating film 120.
  • the group III-V compound semiconductor constituting the central nanowire 131 may be any of a binary compound semiconductor, a ternary compound semiconductor, a quaternary compound semiconductor, and a semiconductor composed of more elements.
  • the binary compound semiconductor include InAs, InP, GaAs, GaN, InSb, GaSb, and AlSb.
  • Examples of ternary compound semiconductors include AlGaAs, InGaAs, InGaN, AlGaN, GaNAs, InAsSb, GaAsSb, InGaSb, and AlInSb.
  • the quaternary compound semiconductor examples include InGaAlN, AlInGaP, InGaAsP, GaInAsN, InGaAlSb, InGaAsSb, and AlInGaPSb.
  • the thickness of the central nanowire 131 (diameter of a circumscribed circle in a cross section orthogonal to the axial direction) may be about 2 to 500 nm.
  • the length of the central nanowire 131 may be about 100 nm to 100 ⁇ m.
  • the central nanowire 131 is an In 0.7 Ga 0.3 As nanowire having a thickness of 30 nm or 70 nm.
  • the central nanowire 131 has a first region 132 functioning as a channel connected to the (111) plane of the substrate 110 and a conductivity type different from the conductivity type (first conductivity type) of the substrate 110 connected to the first region 132. And a second region 133 doped in two conductivity types (p-type or n-type).
  • the first region 132 is an intrinsic semiconductor or is doped to a second conductivity type (p-type or n-type) lower than the impurity density of the second region 133.
  • the first region 132 is an intrinsic semiconductor.
  • the first region 132 is made of non-doped In 0.7 Ga 0.3 As nanowires, and the second region 133 is n-type doped In It consists of 0.7 Ga 0.3 As nanowires.
  • the substrate 110 is an n-type silicon (111) substrate, the first region 132 is made of non-doped In 0.7 Ga 0.3 As nanowires, and the second region 133 is p-type doped In It consists of 0.7 Ga 0.3 As nanowires.
  • the second region 133 is connected to the drain electrode 150.
  • the first region 132 of the central nanowire 131 and the (111) plane of the substrate 110 basically form a dislocation-free and defect-free bonding interface.
  • the barrier layer 134 covers the side surface of the central nanowire 131.
  • the barrier layer 134 has a function of making the threshold of the high electron mobility transistor (HEMT) positive (forms a two-dimensional electron gas in the central nanowire 131 when a positive gate voltage is applied to the gate electrode 170). ing.
  • the barrier layer 134 is in contact with the insulating film 120, but not in contact with the substrate 110.
  • the barrier layer 134 has a larger band gap than the group III-V compound semiconductor constituting the central nanowire 131 and a larger band gap than the group III-V compound semiconductor constituting the modulation doped layer 135. Consists of.
  • the group III-V compound semiconductor constituting the barrier layer 134 is an intrinsic semiconductor or is doped to the second conductivity type (p-type or n-type) lower than the impurity density of the modulation doped layer 135.
  • the barrier layer 134 is an intrinsic semiconductor.
  • the group III-V compound semiconductor constituting the barrier layer 134 is not particularly limited as long as these conditions are satisfied.
  • An example of the III-V compound semiconductor constituting the barrier layer 134 is the same as the example of the III-V compound semiconductor constituting the central nanowire 131 described above.
  • the film thickness of the barrier layer 134 is not particularly limited, and may be about 0.5 to 10 nm, for example.
  • the barrier layer 134 is an 8 nm thick undoped InP layer.
  • the modulation doped layer 135 covers the barrier layer 134.
  • the modulation doped layer 135 is in contact with the insulating film 120, but not in contact with the substrate 110.
  • the modulation doped layer 135 has a larger band gap than the group III-V compound semiconductor constituting the central nanowire 131 and a smaller band gap than the group III-V compound semiconductor constituting the barrier layer 134. Consists of.
  • An example of a group III-V compound semiconductor constituting the modulation doped layer 135 is the same as the example of a group III-V compound semiconductor constituting the central nanowire 131 described above.
  • the group III-V compound semiconductor constituting the modulation doped layer 135 is doped to the second conductivity type.
  • the impurity density of the modulation doped layer 135 is preferably in the range of 10 17 to 10 20 cm ⁇ 3 .
  • the thickness of the modulation dope layer 135 is not particularly limited, and may be about 0.3 to 10 nm.
  • the modulation doped layer 135 is an InAlAs layer doped with Si having a thickness of 5 nm.
  • the cap layer 136 covers the modulation dope layer 135.
  • the cap layer 136 has a function of inactivating the surface of the core multishell nanowire 130 and a function of forming a good bonding interface with the gate insulating film 160.
  • the cap layer 136 is in contact with the insulating film 120, but not in contact with the substrate 110.
  • the cap layer 136 is made of a group III-V compound semiconductor having a band gap equal to or larger than the band gap of the group III-V compound semiconductor constituting the central nanowire 131.
  • the III-V group compound semiconductor constituting the cap layer 136 is an intrinsic semiconductor, or is doped to the second conductivity type (p-type or n-type) lower than the impurity density of the modulation doped layer 135.
  • the cap layer 136 is an intrinsic semiconductor.
  • the group III-V compound semiconductor constituting the cap layer 136 is not particularly limited as long as these conditions are satisfied.
  • the group III-V compound semiconductor constituting the cap layer 136 may be the same as the group III-V compound semiconductor constituting the central nanowire 131.
  • An example of the III-V compound semiconductor constituting the cap layer 136 is the same as the example of the III-V compound semiconductor constituting the central nanowire 131 described above.
  • the thickness of the cap layer 136 is not particularly limited, and may be about 1 to 10 nm.
  • the center nanowire 131 is an InGaAs nanowire
  • the cap layer 136 is an undoped InGaAs layer with a thickness of 7 nm.
  • FIG. 3B is an enlarged cross-sectional view of a modified example of the core multishell nanowire 130.
  • the core multishell nanowire 130 is disposed between the first spacer layer 137 disposed between the barrier layer 134 and the modulation doped layer 135, and between the modulation doped layer 135 and the cap layer 136.
  • a second spacer layer 138 may be further included.
  • the first spacer layer 137 and the second spacer layer 138 are both in contact with the insulating film 120 but are not in contact with the substrate 110.
  • Each of the first spacer layer 137 and the second spacer layer 138 is made of a III-V group compound semiconductor having the same composition as the III-V group compound semiconductor constituting the modulation doped layer 135.
  • the band gap of the group III-V compound semiconductor constituting the first spacer layer 137 is larger than the band gap of the group III-V compound semiconductor constituting the central nanowire 131 and the group III-V compound constituting the barrier layer 134 It is smaller than the band gap of a semiconductor.
  • the film thicknesses of the first spacer layer 137 and the second spacer layer 138 may be about 1 to 10 nm, for example.
  • the central nanowire 131 is an InGaAs nanowire
  • the barrier layer 134 is an InP layer
  • the modulation doped layer 135 is an InAlAs layer
  • the first spacer layer 137 and the second spacer layer 138 are each doped with a thickness of 10 nm. This is an InAlAs layer that has not been formed.
  • the source electrode 140 is connected to the source region of the tunnel field effect transistor 100, and the drain electrode 150 is connected to the drain region of the tunnel field effect transistor 100.
  • the substrate 110 functions as a source region
  • the first region 132 of the central nanowire 131 functions as a channel
  • the second region 133 of the central nanowire 131 functions as a drain region, as shown in FIG.
  • the source electrode 140 is connected to the substrate 110, and the drain electrode 150 is connected to the second region 133 of the central nanowire 131.
  • the source electrode 140 is connected to the central nanowire 131.
  • the drain electrode 150 is connected to the substrate 110.
  • the type of electrode connected to the substrate 110 is not particularly limited, but a metal film, an alloy film, a metal multilayer film, or a silicide metal film that can make ohmic contact with the substrate 110 is preferable.
  • the metal multilayer film that can make ohmic contact with the substrate 110 include a Ti / Au multilayer film and a Ni / Au multilayer film.
  • Examples of the silicide metal film that can make ohmic contact with the substrate 110 include a NiSi film and a TiSi film.
  • the type of electrode connected to the second region 133 of the central nanowire 131 is not particularly limited, but a metal film, an alloy film, or a metal multilayer film that can make ohmic contact with the second region 133 is preferable.
  • Examples of the metal film that can make ohmic contact with the second region 133 include Mo.
  • Examples of the multilayer metal film that can make ohmic contact with the second region 133 include a Ti / Au multilayer film, a Ni / Ge / Au multilayer film, a Ge / Au / Ni / Au multilayer film, a Ti / Pt / Au multilayer film, and a Ti / Pt multilayer film.
  • a Pd / Au multilayer film is included.
  • the source electrode 140 is a Ti / Au multilayer film formed on the substrate 110
  • the drain electrode 150 is a Ti / Au multilayer film disposed on the core multishell nanowire 130 and the insulating protective film 180.
  • the gate insulating film 160 covers the side surfaces (all surfaces except both end surfaces) of the core multishell nanowire 130.
  • the material of the gate insulating film 160 is not particularly limited as long as it is an insulator, but is preferably a high dielectric.
  • Examples of the material of the gate insulating film 160 include silicon oxide (SiO 2 ), aluminum oxide (Al 2 O 3 ), hafnium aluminate (HfAlO x ), zirconium oxide (ZrO 2 ), and lanthanum oxide (La 2 O 3 ). Is included.
  • the gate insulating film 160 is a hafnium aluminate film having a thickness of 14 nm.
  • the gate electrode 170 is disposed on the gate insulating film 160 so as to cover the periphery of the first region 132 of the core multishell nanowire 130.
  • the gate electrode 170 is disposed on the gate insulating film 160.
  • the gate electrode 170 causes an electric field to act on the channel (the first region 132 of the central nanowire 131) to simultaneously generate a tunnel phenomenon and a two-dimensional electron gas.
  • the gate electrode 170 applies an electric field to the bonding interface between the (111) plane of the substrate 110 and the central nanowire 131 and the first region 132 of the central nanowire 131.
  • the gate electrode 170 causes a tunnel phenomenon at the junction interface by applying an electric field to the junction interface between the substrate 110 and the central nanowire 131.
  • the gate electrode 170 generates a two-dimensional electron gas at the outer periphery of the central nanowire 131 by applying an electric field to the first region 132 of the central nanowire 131.
  • the relationship between the position of the upper end of the gate electrode 170 and the position of the boundary between the first region 132 and the second region 133 in the central nanowire 131 is such that the upper end of the gate electrode 170 is the first region as shown in the schematic diagram of FIG.
  • the type of the gate electrode 170 is not particularly limited as long as it has conductivity, and is, for example, a metal film, a metal multilayer film, a metal compound film, or another conductive film.
  • the metal constituting the metal film include W, Ti, Pt, Au, and Mo.
  • the metal multilayer film include a Ti / Au multilayer film.
  • the metal compound film include a tantalum nitride (TaN) film and a tungsten nitride (WN) film.
  • the gate electrode 170 is a Ti / Au multilayer film formed on the gate insulating film 160.
  • the insulating protective film 180 is a film made of an insulating resin that covers the core multishell nanowire 130, the gate insulating film 160, and the gate electrode 170.
  • the junction interface between (111) plane of substrate 110 made of group IV semiconductor and central nanowire 131 made of group III-V compound semiconductor is dislocation-free and defect-free. Although preferred, it may contain a small number of dislocations or defects.
  • the misfit dislocation period at the junction interface is the misfit dislocation calculated from the lattice mismatch between the group IV semiconductor composing the substrate 110 and the group III-V compound semiconductor composing the central nanowire 131. What is necessary is just to be larger than a period. Further, the density of threading dislocations at the bonding interface may be in the range of 0 to 10 10 pieces / cm 2 .
  • the junction interface between the (111) plane of the substrate 110 made of a group IV semiconductor and the central nanowire 131 made of a group III-V compound semiconductor functions as a tunnel layer.
  • the substrate 110 functions as a source region
  • carriers in the source region (substrate 110) are caused to tunnel through the channel region (the first region 132 of the central nanowire 131). )
  • the second region 133 of the central nanowire 131 functions as a source region
  • carriers in the channel region (first region of the central nanowire) move into the drain region (substrate 110) due to a tunnel phenomenon (ON state) Become).
  • This operation corresponds to the switch operation of the n-type or p-type MOSFET of the CMOS switch. Since the energy barrier height of the junction interface changes depending on the type of III-V compound semiconductor constituting the central nanowire 131, the supply voltage required for the ON state can be arbitrarily set by changing the type of III-V compound semiconductor. Can be controlled.
  • tunnel field effect transistor 100 In tunnel field effect transistor 100 according to the present embodiment, a high voltage is applied to the outer periphery of the channel region (first region 132 of central nanowire 131) by applying a positive voltage to gate electrode 170. Electron gas is generated, and carriers in the source region (the substrate 110 or the second region 133 of the central nanowire 131) flow into the drain region (the central nanowire) via the two-dimensional electron gas in the channel region (the first region 132 of the central nanowire 131). 131 (second region 133 or substrate 110) of 131 (becomes ON state). That is, the tunnel field effect transistor 100 according to the present embodiment operates not only as a tunnel field effect transistor (TFET) but also as a high electron mobility transistor (HEMT). Therefore, tunnel field effect transistor 100 of the present embodiment can achieve a larger current value than conventional tunnel field effect transistors.
  • TFET tunnel field effect transistor
  • HEMT high electron mobility transistor
  • FIG. 4 is a schematic diagram of the band structure of the tunnel field-effect transistor 100 when the substrate 110 is a p-type silicon (111) substrate and the second region 133 of the central nanowire 131 is doped n-type.
  • FIG. 5 is a schematic diagram of the band structure of the tunnel field effect transistor 100 when the substrate 110 is an n-type silicon (111) substrate and the second region 133 of the central nanowire 131 is doped p-type.
  • the tunnel field effect transistor 100 by applying a positive voltage to the gate electrode 170, carriers in the substrate 110 move into the central nanowire 131 by a tunnel phenomenon.
  • the tunnel field effect transistor 100 achieves both a small subthreshold coefficient (60 mV / digit or less) and an increase in current value by simultaneously realizing tunnel transport and switching by a two-dimensional electron gas. (See examples).
  • the power consumption of the semiconductor device can be reduced by using the tunnel field effect transistor 100 according to the present embodiment as a switch element. As a result, energy saving and environmental load reduction can also be realized.
  • FIGS. 7A and 7B are schematic cross-sectional views showing an example of a method for manufacturing tunnel field effect transistor 100 according to the present embodiment.
  • a first step for preparing a substrate 110 and 2) a core multishell nanowire 130 are formed.
  • a second step (FIGS. 6B and 6C), 3) a third step (FIG. 7A) for forming the gate electrode 170, and 4) a fourth step (FIG. 7B) for forming the source electrode 140 and the drain electrode 150; Can be manufactured.
  • FIG. 6A a first step for preparing a substrate 110 and 2) a core multishell nanowire 130 are formed.
  • a second step (FIGS. 6B and 6C), 3) a third step (FIG. 7A) for forming the gate electrode 170, and 4) a fourth step (FIG. 7B) for forming the source electrode 140 and the drain electrode 150; Can be manufactured.
  • each step will be described.
  • a substrate 110 covered with an insulating film 120 having an opening is prepared (FIG. 6A).
  • the type of the substrate 110 is not particularly limited as long as it is a substrate made of a group IV semiconductor having a (111) plane.
  • the substrate 110 is doped to the first conductivity type (n-type or p-type).
  • the substrate 110 is an n-type silicon (111) substrate or a p-type silicon (111) substrate.
  • the substrate 110 is a substrate having no (111) plane (such as a silicon (100) substrate), the (111) plane is exposed by anisotropic etching or the like.
  • the material of the insulating film 120 is not particularly limited as long as it is an inorganic insulating material.
  • the inorganic insulating material include silicon oxide and silicon nitride.
  • the thickness of the insulating film 120 covering the (111) plane is not particularly limited, but may be about 20 nm, for example.
  • the silicon oxide film can be formed, for example, by thermally oxidizing a silicon substrate.
  • the insulating film 120 may be formed by a general thin film forming method such as a sputtering method.
  • one or more openings for growing the central nanowire 131 are formed.
  • the opening can be formed by using a fine pattern processing technique such as electron beam lithography, photolithography, or nanoimprint lithography.
  • the (111) plane of the substrate 110 is exposed to the outside through the opening.
  • the shape of the opening is not particularly limited and can be arbitrarily determined. Examples of the shape of the opening include a triangle, a quadrangle, a hexagon, and a circle.
  • the diameter of the circumscribed circle of the opening may be about 2 to 100 nm, for example. If the opening is too large, a large number of dislocations or defects may be formed at the bonding interface between the (111) plane of the substrate 110 and the central nanowire 131.
  • the distance between the openings may be about 10 nm to several ⁇ m.
  • a natural oxide film is formed on the surface of the substrate 110. Since this natural oxide film inhibits the growth of the central nanowire 131, it is preferably removed. Therefore, after the opening is provided in the insulating film 120 covering the (111) surface of the substrate 110, the natural oxide film formed on the (111) surface exposed in the opening is removed by high-temperature heat treatment. Is preferred.
  • the high-temperature heat treatment may be performed at about 900 ° C. in an inert gas atmosphere such as hydrogen gas, nitrogen gas, or argon gas. By performing the high-temperature heat treatment in this manner, the natural oxide film covering the (111) surface exposed through the opening is removed, and oxygen atoms are removed from the crystal structure at the interface between the group IV semiconductor and the natural oxide film. Is done.
  • a group III atom or a group V atom is adsorbed in place of the oxygen atom instead of the oxygen atom (described later).
  • the (111) plane after the high temperature heat treatment has a 1 ⁇ 1 structure.
  • the temperature of the substrate 110 is lowered as it is, an irregular atomic arrangement is formed on the surface of the substrate 110 as shown in the classification (compound semiconductor growth temperature range) shown in FIG.
  • the temperature is further lowered to about 400 ° C., the surface of the substrate 110 is restored to the 1 ⁇ 1 structure again. Therefore, in the manufacturing method according to the present embodiment, the temperature of the substrate 110 is once lowered to a low temperature (about 400 ° C.) after the high-temperature heat treatment.
  • low temperature refers to a temperature lower than the temperature required to grow the central nanowire 131.
  • the (111) 2 ⁇ 1 surface of the substrate 110 can be converted into a (111) 1 ⁇ 1 surface.
  • the “(111) 2 ⁇ 1 plane” refers to a plane in which the minimum unit constituting the atomic arrangement is 2 atomic intervals ⁇ 1 atomic interval, as shown in FIG. 9A.
  • “(111) 1 ⁇ 1 plane” means a plane in which the minimum unit constituting the atomic arrangement is 1 atomic interval ⁇ 1 atomic interval, as shown in FIG. 9B.
  • the (111) 1 ⁇ 1 surface of the substrate 110 is converted into a (111) A surface or a (111) B surface by a group III element or a group V element.
  • the “(111) A plane” means a structure in which a V group atom is attached to the outermost group IV atom or a structure in which the outermost group IV atom is substituted with a group III atom.
  • the “(111) B plane” refers to a structure in which a group III atom is attached to the outermost group IV atom or a structure in which the outermost group IV atom is substituted with a group V atom.
  • the (111) 1 ⁇ 1 plane of the substrate 110 into a (111) A plane or a (111) B plane, a III-V group compound semiconductor can be easily grown from that plane.
  • the (111) A plane or (111) B plane of the III-V group compound semiconductor has a (111) 2 ⁇ 2 plane, that is, a structure in which the minimum unit is a period of 2 atomic intervals ⁇ 2 atomic intervals. Therefore, when a group III element or a group V element is arranged on the surface of a group IV semiconductor substrate with a minimum unit smaller than 2 atom intervals ⁇ 2 atom intervals, a group III-V compound semiconductor is likely to grow on the surface. .
  • the stable structure of the (111) plane that is likely to occur by heat-treating the silicon substrate is reported to be the (111) 7 ⁇ 7 plane (Surf. Sci. Vol.164, (1985), p.367). -392).
  • the minimum unit is an array period of 7 atomic intervals ⁇ 7 atomic intervals. This minimum unit is larger than the minimum unit of the arrangement period in the crystal structure of the III-V compound semiconductor. Therefore, the III-V compound semiconductor is difficult to grow on the surface.
  • the low temperature heat treatment for changing the (111) 2 ⁇ 1 surface of the substrate 110 to the (111) 1 ⁇ 1 surface may be performed at a temperature of about 350 to 450 ° C. (for example, about 400 ° C.).
  • the low-temperature heat treatment is preferably performed in an atmosphere of an inert gas such as hydrogen gas, nitrogen gas, argon gas, or helium gas.
  • the (111) 2 ⁇ 1 surface of the substrate 110 is converted into a (111) 1 ⁇ 1 surface by low-temperature heat treatment, and a Group III material or a Group V material is supplied to the surface of the substrate 110 to provide a (111) A surface or (111 ) Convert to B side.
  • the group III raw material is preferably a gas containing boron, aluminum, gallium, indium or titanium (which may be an organometallic compound).
  • the group III raw material is an organic alkyl metal compound such as trimethylindium.
  • the group V raw material is preferably a gas containing nitrogen, phosphorus, arsenic, antimony or bismuth (which may be an organometallic compound).
  • the group V raw material is, for example, arsenic hydride (arsine; AsH 3 ).
  • the supply of the group III material or the group V material is preferably performed at 400 to 500 ° C.
  • the step of converting the surface of the substrate 110 into the (111) A surface or the (111) B surface may be performed after the step of converting the surface of the substrate 110 into the (111) 1 ⁇ 1 surface.
  • the substrate 110 when the substrate 110 is heat-treated at a high temperature (for example, 900 ° C.) to remove the natural oxide film, oxygen atoms are removed from the (111) plane.
  • a high temperature for example, 900 ° C.
  • oxygen atoms are removed from the (111) plane.
  • the (111) 1 ⁇ 1 plane is formed in a state where oxygen atoms are removed, a portion where bonds between group IV elements are broken is formed.
  • the (111) plane after the high-temperature heat treatment has a 1 ⁇ 1 structure, and when the temperature is lowered as it is, atomic arrays with various irregular periods are formed on the surface. Further, by lowering the temperature to about 400 ° C., the (111) plane is restored to a 1 ⁇ 1 structure.
  • the recovered 1 ⁇ 1 structure is thermodynamically unstable, and when a group III element or group V element is supplied to this state, the group III element or group V element is converted to an outermost group IV atom (for example, a silicon atom).
  • the group III atom or the group V atom is adsorbed on the surface so as to replace (), thereby forming the (111) A plane or the (111) B plane. For this reason, the (111) A surface or the (111) B surface can be obtained relatively easily.
  • core multishell nanowire 130 is formed (FIGS. 6B and 6C). More specifically, the central nanowire 131 is grown from the (111) plane of the substrate 110 exposed in the opening of the insulating film 120 (FIG. 6B), and then a plurality of coating layers are formed on the side surfaces of the central nanowire 131 (FIG. 6). 6C). At this time, before growing the central nanowire 131, it is preferable to form a III-V compound semiconductor thin film on the (111) plane of the substrate 110 by the alternating source supply modulation method.
  • a source gas containing a group III element and a source gas containing a group V element are alternately provided on the substrate 110 (hereinafter referred to as an “alternate source supply modulation method”) and exposed in the opening of the insulating film 120 (111) A.
  • a III-V compound semiconductor thin film is formed on the surface or the (111) B surface.
  • the thin film formation by this alternate material supply modulation method is preferably performed at a temperature lower than the temperature necessary for growing the central nanowire 131.
  • thin film formation by the alternating material supply modulation method may be performed at about 400 ° C. or while the temperature is increased from 400 ° C.
  • a source gas containing a group III element is supplied, and then a source gas containing a group V element is supplied. Further, a source gas containing a group III element and a source gas containing a group V element are alternately and repeatedly supplied.
  • a source gas containing a group V element and a source gas containing a group III element are alternately and repeatedly supplied.
  • the supply time of the source gas containing the group V element and the supply time of the source gas containing the group III element may be about several seconds each. Further, it is preferable to provide an interval of several seconds between the supply of the source gas containing the group V element and the supply of the source gas containing the group III element.
  • the source gas containing the group V element and the source gas containing the group III element may be alternately supplied until the thin film of the group III-V compound semiconductor has a desired thickness. By repeatedly supplying the gas several times, a thin film of a III-V compound semiconductor is formed.
  • the substrate temperature is raised to grow the central nanowire 131, but the thin film of the III-V compound semiconductor formed by the alternating source supply modulation method causes the group III element or group IV element adsorbed on the substrate to be separated by heat. To prevent.
  • the central nanowire 131 made of the III-V compound semiconductor is grown from the (111) plane of the substrate 110 through the opening of the insulating film 120 (FIG. 6B).
  • the growth of the central nanowire 131 is performed by, for example, a metal organic chemical vapor phase epitaxy method (hereinafter also referred to as “MOVPE method”), a molecular beam epitaxy method (hereinafter also referred to as “MBE method”), or the like.
  • MOVPE method metal organic chemical vapor phase epitaxy method
  • MBE method molecular beam epitaxy method
  • the growth of the central nanowire 131 is performed by the MOVPE method. Note that the growth of the central nanowire 131 is inhibited by the insulating film 120 in a region other than the opening of the insulating film 120.
  • the formation of the central nanowire 131 by the MOVPE method can be performed using a normal MOVPE apparatus. That is, a source gas containing a group III element and a source gas containing a group V element may be provided at a predetermined temperature and under reduced pressure.
  • a source gas containing a group III element and a source gas containing a group V element may be provided at a predetermined temperature and under reduced pressure.
  • a gas containing trimethylindium and arsenic hydride may be provided at about 540 ° C.
  • a gas containing trimethylgallium and arsenic hydride may be provided at about 750 ° C.
  • a gas containing trimethylindium, trimethylgallium, and arsenic hydride may be provided at about 670 ° C.
  • the central nanowire 131 made of a III-V compound semiconductor can be formed on the (111) plane of the substrate 110 so that the major axis thereof is perpendicular to the (111) plane.
  • the joint interface between the central nanowire 131 formed in this way and the (111) plane of the substrate 110 is basically dislocation-free and defect-free.
  • At least the second region 133 of the formed central nanowire 131 is doped with a second conductivity type (p-type or n-type) different from that of the substrate 110.
  • the central nanowire 131 can be doped with a p-type dopant or an n-type dopant by supplying a doping gas or a doping organic metal while forming a III-V compound semiconductor nanowire by the MOVPE method.
  • the doping gas and the kind of the doping organic metal are not particularly limited as long as they contain C, Zn, or Te when doped p-type, and C, Si, Ge, Sn, O, when doped n-type. There is no particular limitation as long as it contains S, Se, or Te.
  • a gas or organometallic material containing a group VI atom and the material of the central nanowire 131 are supplied at the same time, so that the p-type III ⁇ that becomes the second region 133 is formed.
  • Group V compound semiconductor nanowires can be formed.
  • a gas or an organic metal material containing a group IV atom and the material of the central nanowire 131 are simultaneously supplied, so that the n region that becomes the second region 133 is formed.
  • Type III-V compound semiconductor nanowires can be formed.
  • the second region 133 can be made p-type by implanting ions made of group VI atoms into the portion of the central nanowire 131 that becomes the second region 133.
  • the second region 133 can be made to be n-type by implanting ions made of group IV atoms into the portion to be the second region 133 of the central nanowire 131 by the ion implantation method.
  • the rising voltage in the tunnel field effect transistor (TFET) structure and the threshold voltage in the high electron mobility transistor (HEMT) structure need to match.
  • the rising voltage in the TFET structure is adjusted to match the threshold voltage in the HEMT structure by controlling the impurity density in the first region 132 of the central nanowire 131.
  • the rising voltage in the TFET structure can be shifted by intermittently doping a dopant of the first conductivity type (pulse doping) while forming the first region 132 of the central nanowire 131 (international). Publication No. 2015/022777).
  • the density of the first conductivity type dopant in the first region 132 is less than the density of the second conductivity type dopant in the first region 132.
  • a coating layer is formed on the side surface of the central nanowire 131 (FIG. 6C). More specifically, the barrier layer 134 is formed on the side surface of the central nanowire 131, and then the modulation doped layer 135 and the cap layer 136 (or the first spacer layer 137, the modulation doped layer 135, the second layer) are formed on the barrier layer 134. The spacer layer 138 and the cap layer 136) are laminated in this order.
  • the coating layer is formed by, for example, a metal organic chemical vapor phase epitaxy method (hereinafter also referred to as “MOVPE method”), a molecular beam epitaxy method (hereinafter also referred to as “MBE method”), or the like. From the viewpoint of reducing work steps, the method for forming the coating layer is preferably the same as the method for manufacturing the central nanowire 131.
  • MOVPE method metal organic chemical vapor phase epitaxy method
  • MBE method molecular beam epitaxy method
  • the temperature of the substrate 110 may be lowered by about 50 to 200 ° C. from the temperature at which the central nanowire 131 is grown. Thereby, the growth rate on the side surface of the central nanowire 131 becomes larger than the growth rate in the length direction of the central nanowire 131, and lateral growth in which a coating layer is formed on the side surface of the central nanowire 131 can be realized. Longitudinal growth does not have to be completely inhibited.
  • the coating layer is formed so as to cover the upper end surface of the center nanowire 131, the end surfaces of the center nanowire 131 and each coating layer may be exposed by mechanical polishing or the like.
  • the type of source gas supplied in the process of forming the coating layer is switched.
  • the type of source gas supplied in the process of forming the coating layer is switched.
  • a structure in which InP (barrier layer 134), ⁇ -doped InAlAs (modulation doped layer 135), and InGaAs (cap layer 136) are stacked in this order from the central nanowire 131 made of InGaAs in the radial direction see FIG. 3A).
  • trimethylindium gas and tertiary butylphosphine gas were supplied and InP (barrier layer 134) was grown at 580 ° C .; then trimethylindium gas, trimethylaluminum gas, arsenic hydride gas and monosilane gas were used.
  • InAlAs (modulation doped layer 135) is grown at 580 ° C .; then, InGaAs (cap layer 136) is grown at 580 ° C. by feeding trimethylindium gas, trimethylgallium gas, and arsenic hydride gas.
  • InP (barrier layer 134), InAlAs (first spacer layer 137), ⁇ -doped InAlAs (modulation doped layer 135), InAlAs (second spacer layer 138) in the radial direction from the central nanowire 131 made of InGaAs,
  • trimethylindium gas and tertiary butylphosphine gas are supplied to grow InP (barrier layer 134) at 580 ° C.
  • trimethylindium gas, trimethylaluminum gas and arsenic hydride gas are supplied to grow InAlAs (first spacer layer 137) at 580 ° C .; InAlAs (modulation doped layer 135) is grown at 580 ° C .; then, InAlAs (second spacer layer 138) is grown at 580 ° C. by supplying trimethylindium gas, trimethylaluminum gas and arsenic hydride gas; InGaAs (cap layer 136) may be grown at 580 ° C. by supplying trimethylindium gas, trimethylgallium gas, and arsenic hydride gas.
  • the modulation doped layer 135 is doped to the second conductivity type (n-type or p-type).
  • the barrier layer 134 and the cap layer 136 may or may not be doped to a second conductivity type (p-type or n-type).
  • the first spacer layer 137 and the second spacer layer 138 may or may not be doped to the first conductivity type (n-type or p-type) or the second conductivity type (p-type or n-type).
  • An n-type coating layer can be formed by simultaneously supplying a gas or organometallic material containing a group IV atom and a coating layer material by the MOVPE method.
  • a p-type coating layer can be formed by simultaneously supplying a gas or an organometallic material containing a group VI atom and the coating layer material.
  • the doping gas and the kind of the doping organic metal are not particularly limited as long as they contain C, Si, Ge, Sn, O, S, Se, or Te when doping n-type, and when doping into p-type There is no particular limitation as long as it contains C, Zn, or Te.
  • the carrier concentration is not particularly limited, and may be about 1 ⁇ 10 16 to 5 ⁇ 10 20 cm ⁇ 3 .
  • the gate electrode 170 is formed (FIG. 7A). Specifically, the gate insulating film 160 is formed on the side surface of the central nanowire 131, and the gate electrode 170 is formed thereon.
  • a method for forming the gate insulating film 160 is not particularly limited. For example, a film made of silicon oxide (SiO 2 ), aluminum oxide (Al 2 O 3 ), hafnium oxide (HfO 2 ), zirconium oxide (ZrO 2 ), or lanthanum oxide (La 2 O 3 ) using an ALD method or the like. What is necessary is just to form. Further, a method for forming the gate electrode 160 is not particularly limited.
  • a region other than a region where an electrode is to be formed is masked with a resist film, a metal such as gold, platinum, titanium, chromium, aluminum, palladium, molybdenum, or a semiconductor such as polysilicon is vapor-deposited.
  • the film may be removed (lifted off).
  • gold may be further deposited and stacked to form an electrode having a two-layer structure.
  • the insulating protective film 180 is a film made of, for example, an insulating resin.
  • the source electrode 140 and the drain electrode 150 are formed (FIG. 7B).
  • a method for forming the source electrode 140 and the drain electrode 150 is not particularly limited. For example, like the gate electrode 170, a photolithography method may be used.
  • the tunnel field effect transistor 100 according to the present embodiment can be manufactured by the above procedure.
  • tunnel field effect transistor 100 core multishell nanowires 130 are formed without using a metal catalyst, so that a device is formed with a high-quality crystal structure without being affected by metal contamination. be able to.
  • the method for manufacturing tunnel field effect transistor 100 according to the present embodiment has desired characteristics without using a precise doping technique by appropriately selecting the type of group IV semiconductor and group III-V compound semiconductor.
  • a tunnel field effect transistor can be manufactured.
  • when central nanowire 131 made of a mixed crystal semiconductor such as InGaAs is formed the band discontinuities at the junction interface are mutually changed only by changing the In composition. It shows the opposite nature. Therefore, by utilizing this property, the tunnel field effect transistor 100 having different switch characteristics can be manufactured by growing the central nanowire 131 made of a III-V group compound semiconductor only once.
  • the tunnel field effect transistor according to the present invention has, for example, a HEMT having a FinFET or a three-dimensional gate structure as long as it has both a tunnel field effect transistor (TFET) structure and a high electron mobility transistor (HEMT) structure. Such a structure may be used.
  • the tunnel field effect transistor according to the present invention can be used in place of, for example, a communication HEMT that is currently available on the market or an in-vehicle AlGaN / GaN power HEMT.
  • Fabrication of tunnel field effect transistor (1) Fabrication of TFET-1 (Example) A p-type silicon (111) substrate (carrier concentration: 7 ⁇ 10 18 cm ⁇ 3 ) was thermally oxidized to form a silicon oxide film having a thickness of 20 nm on the surface. Openings were periodically formed in the silicon oxide film by electron beam lithography and wet chemical etching to expose the surface of the silicon substrate. The shape of the opening was hexagonal, and the size of the opening (diameter of circumscribed circle) was 30 nm.
  • the substrate on which the opening was formed was set in a reduced pressure horizontal MOVPE apparatus (HR2339; Taiyo Nippon Sanso Corporation).
  • the natural oxide film formed on the surface of the opening of the silicon substrate was removed by raising the temperature of the silicon substrate to 925 ° C. and maintaining it for 5 minutes. Next, the temperature of the silicon substrate was lowered from 925 ° C. to 400 ° C.
  • Arsenic hydride was supplied together with hydrogen gas (carrier gas). The partial pressure of arsenic hydride was 1.3 ⁇ 10 ⁇ 4 atm.
  • an InGaAs thin film was formed in the opening of the silicon substrate by the alternating material supply modulation method. Specifically, the combination of trimethylindium and trimethylgallium for 1 second, the hydrogen gas interval for 2 seconds, the arsenic hydride supply for 1 second, and the hydrogen gas interval for 2 seconds is one cycle, taking 2 minutes. And repeated 20 times.
  • the partial pressure of trimethylindium was 4.7 ⁇ 10 ⁇ 7 atm
  • the partial pressure of trimethylgallium was 5.7 ⁇ 10 ⁇ 7 atm
  • the partial pressure of arsenic hydride was 1.3 ⁇ 10 ⁇ 4 atm.
  • an In 0.7 Ga 0.3 As nanowire (central nanowire) having a thickness (diameter of the circumscribed circle) of 30 nm and a length of 1.2 ⁇ m is grown by the MOVPE method. It was. Specifically, after the temperature of the silicon substrate is increased from 400 ° C. to 670 ° C., trimethylindium, trimethylgallium and arsenic hydride are supplied together with hydrogen gas, so that In 0.7 Ga 0.3 having a length of 100 nm is supplied. As nanowires (first region) were grown. At this time, diethyl zinc was intermittently supplied together with continuous supply of trimethylindium, trimethylgallium and arsenic hydride.
  • the cycle was repeated 30 times, with the supply of diethylzinc being 1 second and the interval being 29 seconds as one cycle.
  • the partial pressure of trimethylindium is 4.7 ⁇ 10 ⁇ 7 atm
  • the partial pressure of trimethylgallium is 5.7 ⁇ 10 ⁇ 7 atm
  • the partial pressure of arsenic hydride is 1.3 ⁇ 10 ⁇ 4 atm
  • diethyl The partial pressure of zinc was 3.0 ⁇ 10 ⁇ 7 atm.
  • the concentration of the dopant (Zn) in the first region was 1 ⁇ 10 15 cm ⁇ 3 .
  • trimethylindium, trimethylgallium, arsenic hydride and monosilane were supplied together with hydrogen gas to grow an n-type In 0.7 Ga 0.3 As nanowire (second region) having a length of 1.1 ⁇ m.
  • the partial pressure of trimethylindium is 4.9 ⁇ 10 ⁇ 7 atm
  • the partial pressure of trimethylgallium is 5.7 ⁇ 10 ⁇ 7 atm
  • the partial pressure of arsenic hydride is 1.3 ⁇ 10 ⁇ 4 atm
  • monosilane was set to 7 ⁇ 10 ⁇ 8 atm.
  • the concentration of dopant (Si) in the second region was 5 ⁇ 10 18 cm ⁇ 3 .
  • an InP layer barrier layer
  • an In 0.5 Al 0.5 As layer first spacer layer
  • ⁇ -Doping InAlAs layer modulation doped layer
  • In 0.5 Al 0.5 As layer second spacer layer
  • In 0.7 Ga 0.3 As layer cap layer
  • the temperature of the silicon substrate is set to 580 ° C.
  • trimethylindium gas and tertiary butylphosphine gas are supplied together with hydrogen gas, and the film thickness is formed on the side surface of In 0.7 Ga 0.3 As nanowire (central nanowire).
  • a 5 nm InP layer (barrier layer) was formed.
  • trimethylindium gas, trimethylaluminum gas, and arsenic hydride gas are supplied together with hydrogen gas, and a 2.5 nm thick In 0.5 Al 0.5 As layer (first layer) is formed on the InP layer (barrier layer).
  • Spacer layer was formed.
  • trimethylindium gas, trimethylaluminum gas, arsenic hydride gas and monosilane gas are supplied together with hydrogen gas, and ⁇ -doping with a film thickness of 5 nm is formed on the In 0.5 Al 0.5 As layer (first spacer layer).
  • An InAlAs layer (modulation doped layer) was formed.
  • trimethylindium gas, trimethylaluminum gas, and arsenic hydride gas are supplied together with hydrogen gas, and a 2.5 nm thick In 0.5 Al 0.5 As film is formed on the ⁇ -doped InAlAs layer (modulation doped layer).
  • a layer (second spacer layer) was formed.
  • trimethylindium gas, trimethylgallium gas, and arsenic hydride gas are supplied together with hydrogen gas to form an In 0.7 film with a thickness of 5 nm on the In 0.5 Al 0.5 As layer (second spacer layer).
  • a Ga 0.3 As layer (cap layer) was formed.
  • the partial pressure of trimethylindium is 3.6 ⁇ 10 ⁇ 6 atm
  • the partial pressure of tertiary butylphosphine is 1.2 ⁇ 10 ⁇ 4 atm
  • the partial pressure of trimethylaluminum is 7.5 ⁇ 10 ⁇ 7 atm
  • the partial pressure of arsenic hydride was 1.3 ⁇ 10 ⁇ 4 atm
  • the partial pressure of monosilane was 1.2 ⁇ 10 ⁇ 7 atm
  • the partial pressure of trimethylgallium was 8.2 ⁇ 10 ⁇ 7 atm.
  • the carrier concentration of the ⁇ -doped InAlAs layer (modulation doped layer) was 1 ⁇ 10 19 cm ⁇ 3 .
  • FIG. 10 is a scanning electron micrograph (perspective image) of a silicon substrate on which core multishell nanowires are periodically arranged. As shown in FIG. 10, the long axis of the core multishell nanowire was perpendicular to the surface of the silicon substrate.
  • a gate insulating film was formed on the side surface of the core multishell nanowire, and a gate electrode was further formed thereon. Specifically, the ALD method to form a thickness 14nm of Hf 0.8 Al 0.2 O film (gate insulating film). Thereafter, a W film (gate electrode) having a film thickness of 100 nm was formed on the silicon substrate side portion of the core multishell nanowire by high frequency sputtering. The length of the gate electrode along the long axis direction of the core multishell nanowire was 150 nm.
  • an insulating resin (BCB resin) film was formed on the silicon substrate, and the core multishell nanowires and the like on the silicon substrate were embedded in the insulating resin.
  • a part of the upper side of the insulating resin was removed by reactive ion etching to expose the tip of the In 0.7 Ga 0.3 As nanowire (central nanowire).
  • a 120 nm-thick Ti (20 nm) / Pd (20 nm) / Au (100 nm) multilayer film was formed as a drain electrode on the surface where the In 0.7 Ga 0.3 As nanowire (center nanowire) was exposed. Further, a Ti (20 nm) / Au (30 nm) multilayer film having a film thickness of 50 nm was formed as a source electrode on the silicon substrate.
  • TFET-2 Fabrication of TFET-2 (comparative example)
  • the tunnel electric field for comparison is the same as TFET-1, except that each coating layer such as a modulation doped layer is not formed on the side surface of In 0.7 Ga 0.3 As nanowire (central nanowire).
  • TFET-2 which is an effect transistor, was produced.
  • the thickness of In 0.7 Ga 0.3 As nanowire (central nanowire) was 30 nm.
  • TFET-1 has both a tunnel field effect transistor (TFET) structure and a high electron mobility transistor (HEMT) structure.
  • TFET-2 has a tunnel field effect transistor (TFET) structure, but does not have a high electron mobility transistor (HEMT) structure.
  • FIG. 12 is a graph showing the relationship between the drain current (I DS ) and the subthreshold coefficient in TFET-1 (Example) and TFET-2 (Comparative Example). As shown in this graph, the subthreshold coefficient of the TFET-1 of the example was 60 mV / digit or less (40 mV / digit). From this result, it is understood that the tunnel field effect transistor according to the present invention can be operated with a small subthreshold coefficient of 60 mV / digit or less, which is the theoretical minimum value of the subthreshold coefficient of the MOSFET.
  • the field effect transistor of the present invention is useful as a switching element formed in, for example, a semiconductor microprocessor and a highly integrated circuit.

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Abstract

本発明に係るトンネル電界効果トランジスタは、チャネルと、前記チャネルの一端に直接または間接的に接続されたソース電極と、前記チャネルの他端に直接または間接的に接続されたドレイン電極と、前記チャネルに電界を作用させて、前記チャネルの前記ソース電極側の接合部にトンネル現象を生じさせるとともに、同時に前記チャネルに二次元電子ガスを生じさせるゲート電極と、を有する。

Description

トンネル電界効果トランジスタ
　本発明は、トンネル電界効果トランジスタ（ＴＦＥＴ）構造と高電子移動度トランジスタ（ＨＥＭＴ）構造とを含むトンネル電界効果トランジスタに関する。
　半導体マイクロプロセッサおよび高集積回路は、金属－酸化膜－半導体（ＭＯＳ）電界効果トランジスタ（ＦＥＴ）などの素子を半導体基板上に集積して製造される。一般的には、相補型ＭＯＳＦＥＴ（ＣＭＯＳ）が集積回路の基本素子（スイッチ素子）となる。半導体基板の材料には、IV族半導体であるシリコンが主として使用される。ＣＭＯＳを構成するトランジスタを小型化することで、半導体マイクロプロセッサおよび高集積回路の集積度および性能を向上させることができる。ＣＭＯＳを小型化する際の課題の一つは、電力消費量の増大である。電力消費量の増大の主な原因としては、１つのマイクロチップに搭載可能なＣＭＯＳの数が増加すること、および短チャネル効果によるリーク電流が増大することの２つが挙げられる。これらのうち、リーク電流の増大は、供給電圧の増大をもたらすことになる。したがって、各ＣＭＯＳについて、リーク電流を抑制し、駆動電圧を低減させる必要がある。
　ＣＭＯＳのスイッチ特性を示す指標として、サブスレッショルド係数（ｍＶ／桁）が用いられる。サブスレッショルド係数は、ＭＯＳＦＥＴをＯＮ状態にするための最低駆動電圧に相当する。従来のＭＯＳＦＥＴのスイッチ特性は、電子および正孔（キャリア）の拡散現象に基づくものである。したがって、従来のＭＯＳＦＥＴでは、サブスレッショルド係数の理論的な最小値は６０ｍＶ／桁であり、これよりも小さなサブ閾値を示すスイッチ特性を実現することはできなかった。
　この物理的な理論限界を超え、より小さなサブスレッショルド係数で動作するスイッチ素子として、トンネル電界効果トランジスタ（ＴＦＥＴ）が報告されている。トンネル電界効果トランジスタは、短チャネル効果がなく、かつ高いＯＮ／ＯＦＦ比を低電圧で実現できるため、次世代スイッチ素子の有力な候補と考えられている。近年、III－Ｖ族化合物半導体ナノワイヤを用いたトンネル電界効果トランジスタが報告されている（例えば、非特許文献１参照）。
　非特許文献１には、ｐ型シリコン（１１１）基板と、シリコン基板の（１１１）面上に基板面に対して法線方向に沿って配置されたＩｎＡｓナノワイヤと、シリコン基板に接続されたソース電極と、ＩｎＡｓナノワイヤに接続されたドレイン電極と、シリコン基板とＩｎＡｓナノワイヤとの界面に効果を及ぼしうる位置に配置されたゲート電極とを有するトンネル電界効果トランジスタが記載されている。このトンネル電界効果トランジスタは、小さなサブスレッショルド係数（６０ｍＶ／桁以下）で動作可能であると報告されている。
Tomioka, K., Yoshimura, M. and Fukui, T., "Sub 60 mV/decade Switch Using an InAs Nanowire-Si Heterojunction and Turn-on Voltage Shift with a Pulsed Doping Technique", Nano Lett., Vol.13, pp.5822-5826.
　しかしながら、従来のトンネル電界効果トランジスタには、トンネル輸送を利用するため、電流値がＭＯＳＦＥＴに比べて顕著に小さいという問題がある。
　本発明の目的は、小さなサブスレッショルド係数（６０ｍＶ／桁以下）で動作可能であり、かつ電流値が従来のトンネル電界効果トランジスタよりも大きいトンネル電界効果トランジスタを提供することである。
　本発明者は、トンネル電界効果トランジスタ（ＴＦＥＴ）構造と高電子移動度トランジスタ（ＨＥＭＴ）構造とを組み合わせ、一つのゲート電極でトンネル現象および二次元電子ガスを同時に生じさせることで、上記課題を解決しうることを見出し、さらに検討を加えて本発明を完成させた。
　すなわち、本発明は、以下のトンネル電界効果トランジスタおよびスイッチ素子に関する。
　［１］チャネルと、前記チャネルの一端に直接または間接的に接続されたソース電極と、前記チャネルの他端に直接または間接的に接続されたドレイン電極と、前記チャネルに電界を作用させて、前記チャネルの前記ソース電極側の接合部にトンネル現象を生じさせるとともに、同時に前記チャネルに二次元電子ガスを生じさせるゲート電極と、を有する、トンネル電界効果トランジスタ。
　［２］（１１１）面を有し、第１導電型にドープされたIV族半導体からなる基板と、前記基板の（１１１）面を被覆した、開口部を有する絶縁膜と、前記開口部内に露出した前記基板の（１１１）面および当該開口部の周囲の前記絶縁膜上に配置された、III－Ｖ族化合物半導体からなるコアマルチシェルナノワイヤと、前記基板に接続された、前記ソース電極および前記ドレイン電極の一方と、前記コアマルチシェルナノワイヤに接続された、前記ソース電極および前記ドレイン電極の他方と、前記コアマルチシェルナノワイヤの側面に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置された、前記コアマルチシェルナノワイヤの少なくとも一部に電界を作用させる前記ゲート電極と、を有し、前記コアマルチシェルナノワイヤは、前記開口部内に露出した前記基板の（１１１）面に接続された第１領域と、前記第１領域に接続された、前記第１導電型と異なる第２導電型にドープされた第２領域とを含む、III－Ｖ族化合物半導体からなる、前記チャネルとしての中心ナノワイヤと、そのバンドギャップが前記中心ナノワイヤを構成するIII－Ｖ族化合物半導体よりも大きいIII－Ｖ族化合物半導体からなる、前記中心ナノワイヤの側面を被覆するバリア層と、そのバンドギャップが前記中心ナノワイヤを構成するIII－Ｖ族化合物半導体よりも大きく、かつ前記バリア層を構成するIII－Ｖ族化合物半導体よりも小さい、前記第２導電型のIII－Ｖ族化合物半導体からなる、前記バリア層を被覆する変調ドープ層と、そのバンドギャップが前記中心ナノワイヤを構成するIII－Ｖ族化合物半導体のバンドギャップ以上であるIII－Ｖ族化合物半導体からなる、前記変調ドープ層を被覆するキャップ層と、を有し、前記第１領域は、真性半導体であるか、または前記第２領域の不純物密度よりも低く前記第２導電型にドープされており、前記バリア層および前記キャップ層は、それぞれ、真性半導体であるか、または前記変調ドープ層の不純物密度よりも低く前記第２導電型にドープされており、前記ソース電極およびドレイン電極の他方は、前記中心ナノワイヤの前記第２領域に接続されており、前記ゲート電極は、前記基板の（１１１）面と前記中心ナノワイヤとの接合界面と、前記中心ナノワイヤの前記第１領域とに電界を作用させて、前記接合界面にトンネル現象を生じさせるとともに、同時に前記第１領域に二次元電子ガスを生じさせる、［１］に記載のトンネル電界効果トランジスタ。
　［３］前記コアマルチシェルナノワイヤは、前記バリア層および前記変調ドープ層の間に配置されている、前記変調ドープ層を構成するIII－Ｖ族化合物半導体と同じ組成のIII－Ｖ族化合物半導体からなる第１スペーサー層と、前記変調ドープ層および前記キャップ層の間に配置されている、前記変調ドープ層および前記第１スペーサー層を構成するIII－Ｖ族化合物半導体と同じ組成のIII－Ｖ族化合物半導体からなる第２スペーサー層とをさらに有し、前記第１スペーサー層および前記第２スペーサー層のバンドギャップは、前記中心ナノワイヤを構成するIII－Ｖ族化合物半導体のバンドギャップよりも大きく、かつ前記バリア層を構成するIII－Ｖ族化合物半導体のバンドギャップよりも小さい、［２］に記載のトンネル電界効果トランジスタ。
　［４］前記変調ドープ層の不純物密度は、１０１７～１０２１ｃｍ－３の範囲内である、［２］または［３］に記載のトンネル電界効果トランジスタ。
　［５］［１］～［４］のいずれか一項に記載のトンネル電界効果トランジスタを含むスイッチ素子。
　本発明によれば、小さなサブスレッショルド係数（６０ｍＶ／桁以下）で動作可能であり、かつ電流値が大きいトンネル電界効果トランジスタおよびスイッチ素子を提供することができる。本発明に係るトンネル電界効果トランジスタを用いることで、半導体マイクロプロセッサおよび高集積回路の電力消費量の増大を抑制しつつ、半導体マイクロプロセッサおよび高集積回路の集積度および性能を向上させることができる。
図１は、本発明に係るトンネル電界効果トランジスタの等価回路の一例を示す図である。 図２は、本発明の一実施の形態に係るトンネル電界効果トランジスタの構成を示す断面模式図である。 図３Ａは、図２に示されるトンネル電界効果トランジスタのコアマルチシェルナノワイヤの拡大断面図である。図３Ｂは、コアマルチシェルナノワイヤの変形例の拡大断面図である。 図４は、図２に示されるトンネル電界効果トランジスタのバンド構造の模式図である。 図５は、図２に示されるトンネル電界効果トランジスタのバンド構造の模式図である。 図６Ａ～Ｃは、図２に示されるトンネル電界効果トランジスタの製造方法の一例を示す断面模式図である。 図７Ａ，Ｂは、図２に示されるトンネル電界効果トランジスタの製造方法の一例を示す断面模式図である。 図８は、基板温度を上昇させたとき、および基板温度を高温から低下させたときに生じるシリコン表面の再構成構造（表面原子の配列周期が変化する現象）の分類図である。 図９Ａは、（１１１）面を示す模式図である。図９Ｂは、（１１１）１×１面を示す模式図である。 図１０は、ＴＦＥＴ－１用のコアマルチシェルナノワイヤが周期的に配列されたシリコン基板の走査電子顕微鏡写真である。 図１１は、ＴＦＥＴ－１に含まれるＨＥＭＴ構造のバンド図である。 図１２は、ＴＦＥＴ－１およびＴＦＥＴ－２におけるドレイン電流とサブスレッショルド係数との関係を示すグラフである。 図１３Ａは、ＴＦＥＴ－１におけるゲート電圧とドレイン電流との関係を示すグラフである。図１３Ｂは、ＴＦＥＴ－１におけるドレイン電圧とドレイン電流との関係を示すグラフである。 図１４Ａは、ＴＦＥＴ－２におけるゲート電圧とドレイン電流との関係を示すグラフである。図１４Ｂは、ＴＦＥＴ－２におけるドレイン電圧とドレイン電流との関係を示すグラフである。
　１．トンネル電界効果トランジスタ
　本発明に係るトンネル電界効果トランジスタ（ＴＦＥＴ）は、チャネルと、チャネルの一端に直接または間接的に接続されたソース電極と、チャネルの他端に直接または間接的に接続されたドレイン電極と、チャネルに電界を作用させるゲート電極とを有する。ゲート電極は、チャネルに電界を作用させて、チャネルのソース電極側の接合部にトンネル現象を生じさせるとともに、同時にチャネルに二次元電子ガスを生じさせる。本発明に係るトンネル電界効果トランジスタは、トンネル電界効果トランジスタ（ＴＦＥＴ）構造および高電子移動度トランジスタ（ＨＥＭＴ）構造の両方を有することを特徴とする。図１は、本発明に係るトンネル電界効果トランジスタの等価回路の一例を示す図である。以下、本発明に係るトンネル電界効果トランジスタの一例として、IV族半導体からなる基板と、III－Ｖ族化合物半導体からなるコアマルチシェルナノワイヤとを含むトンネル電界効果トランジスタについて説明する。
　図２は、本発明の一実施の形態に係るトンネル電界効果トランジスタ１００の構成を示す断面模式図である。図２に示されるように、本実施の形態に係るトンネル電界効果トランジスタ１００は、基板１１０、絶縁膜１２０、コアマルチシェルナノワイヤ１３０、ソース電極１４０、ドレイン電極１５０、ゲート絶縁膜１６０、ゲート電極１７０および絶縁保護膜１８０を有する。本実施の形態に係るトンネル電界効果トランジスタ１００では、ゲート電極１７０に電圧を印加したときに、基板１１０の（１１１）面とコアマルチシェルナノワイヤ１３０の中心ナノワイヤ１３１との接合界面においてトンネル現象が生じるとともに、中心ナノワイヤ１３１の外周部において二次元電子ガスが発生する。以下、各構成要素について説明する。
　基板１１０は、シリコンやゲルマニウムなどのIV族半導体からなり、（１１１）面を有する。基板１１０は、第１導電型（ｎ型またはｐ型）にドープされている。たとえば、基板は、ｎ型シリコン（１１１）基板またはｐ型シリコン（１１１）基板である。
　絶縁膜１２０は、基板１１０の（１１１）面を被覆しており、１または２以上の開口部を有している。絶縁膜１２０は、中心ナノワイヤ１３１を基板１１０の（１１１）面から成長させる際にマスクパタンとして機能する。絶縁膜１２０の材料は、中心ナノワイヤの成長を阻害することができ、かつ絶縁体であれば特に限定されない。絶縁膜１２０の材料の例には、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ２Ｏ３）などが含まれる。絶縁膜１２０は、１層であってもよいし、２層以上からなっていてもよい。絶縁膜１２０の膜厚は、絶縁性能を適切に発揮しうる限り特に限定されない。たとえば、絶縁膜１２０は、膜厚２０ｎｍの酸化シリコン膜である。
　絶縁膜１２０の開口部は、基板１１０の（１１１）面まで貫通しており、開口部内では基板１１０の（１１１）面が露出している。開口部は、本実施の形態に係るトンネル電界効果トランジスタ１００を製造する際に、中心ナノワイヤ１３１の成長位置、太さおよび形状を規定する。開口部の形状は、特に限定されず、任意に決定することができる。開口部の形状の例には、三角形、四角形、六角形および円形が含まれる。開口部の外接円の直径は、２～５００ｎｍ程度であればよい。開口部の数が２以上の場合、開口部の中心間距離は、数十ｎｍ～数μｍ程度であればよい。
　コアマルチシェルナノワイヤ１３０は、III－Ｖ族化合物半導体からなる、直径７.６ｎｍ～１μｍ、長さ１００ｎｍ～１００μｍのコアマルチシェル構造の構造体である。コアマルチシェルナノワイヤ１３０は、絶縁膜１２０の開口部内に露出した基板１１０の（１１１）面およびその周囲の絶縁膜１２０上に、その長軸が基板の（１１１）面に垂直になるように配置されている。より具体的には、コアマルチシェルナノワイヤ１３０の中心ナノワイヤ１３１は、絶縁膜１２０の開口部内に露出した基板１１０の（１１１）面上に配置されており、中心ナノワイヤ１３１の側面を被覆するバリア層１３４、変調ドープ層１３５およびキャップ層１３６は、開口部の周囲の絶縁膜１２０上に配置されている。このように、基板１１０の（１１１）面上に中心ナノワイヤ１３１を形成することで、中心ナノワイヤ１３１を（１１１）面に垂直になるように配置することができる。
　図３Ａは、コアマルチシェルナノワイヤ１３０の拡大断面図である。図３Ａに示されるように、コアマルチシェルナノワイヤ１３０は、中心ナノワイヤ１３１と、中心ナノワイヤ１３１の側面（軸方向に延びる中心線と交わらない面）を被覆するバリア層１３４と、バリア層１３４を被覆する変調ドープ層１３５と、変調ドープ層１３５を被覆するキャップ層１３６とを有する。すべての被覆層（バリア層１３４、変調ドープ層１３５およびキャップ層１３６）は、中心ナノワイヤ１３１の側面を被覆しているが、中心ナノワイヤ１３１の２つの端面（軸方向に延びる中心線と交わる面）を被覆していない。被覆層全体の膜厚は、特に限定されないが、２.８～２５０ｎｍ程度であればよい。
　中心ナノワイヤ１３１は、III－Ｖ族化合物半導体からなり、基板１１０の（１１１）面から絶縁膜１２０の開口部を通って上方に延伸している。中心ナノワイヤ１３１を構成するIII－Ｖ族化合物半導体は、２元化合物半導体、３元化合物半導体、４元化合物半導体、それ以上の元素からなる半導体のいずれでもよい。２元化合物半導体の例には、ＩｎＡｓ、ＩｎＰ、ＧａＡｓ、ＧａＮ，ＩｎＳｂ、ＧａＳｂおよびＡｌＳｂが含まれる。３元化合物半導体の例には、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＩｎＧａＮ、ＡｌＧａＮ、ＧａＮＡｓ、ＩｎＡｓＳｂ、ＧａＡｓＳｂ、ＩｎＧａＳｂおよびＡｌＩｎＳｂが含まれる。４元化合物半導体の例には、ＩｎＧａＡｌＮ、ＡｌＩｎＧａＰ、ＩｎＧａＡｓＰ、ＧａＩｎＡｓＮ、ＩｎＧａＡｌＳｂ、ＩｎＧａＡｓＳｂおよびＡｌＩｎＧａＰＳｂが含まれる。中心ナノワイヤ１３１の太さ（軸方向に直交する断面の外接円の直径）は、２～５００ｎｍ程度であればよい。また、中心ナノワイヤ１３１の長さは、１００ｎｍ～１００μｍ程度であればよい。たとえば、中心ナノワイヤ１３１は、太さ３０ｎｍまたは７０ｎｍのＩｎ０.７Ｇａ０.３Ａｓナノワイヤである。
　中心ナノワイヤ１３１は、基板１１０の（１１１）面に接続された、チャネルとして機能する第１領域１３２と、第１領域１３２に接続された、基板１１０の導電型（第１導電型）と異なる第２導電型（ｐ型またはｎ型）にドープされた第２領域１３３とを含む。第１領域１３２は、真性半導体であるか、または第２領域１３３の不純物密度よりも低く第２導電型（ｐ型またはｎ型）にドープされている。好ましくは、第１領域１３２は、真性半導体である。たとえば、基板１１０がｐ型シリコン（１１１）基板である場合、第１領域１３２は、ノンドープのＩｎ０.７Ｇａ０.３Ａｓナノワイヤからなり、第２領域１３３は、ｎ型にドープされたＩｎ０.７Ｇａ０.３Ａｓナノワイヤからなる。また、基板１１０がｎ型シリコン（１１１）基板である場合、第１領域１３２は、ノンドープのＩｎ０.７Ｇａ０.３Ａｓナノワイヤからなり、第２領域１３３は、ｐ型にドープされたＩｎ０.７Ｇａ０.３Ａｓナノワイヤからなる。第２領域１３３は、ドレイン電極１５０に接続されている。中心ナノワイヤ１３１の第１領域１３２と基板１１０の（１１１）面とは、基本的に無転位かつ無欠陥の接合界面を形成する。
　バリア層１３４は、中心ナノワイヤ１３１の側面を被覆している。バリア層１３４は、高電子移動度トランジスタ（ＨＥＭＴ）の閾値を正にする（ゲート電極１７０に正のゲート電圧を印加した場合に、中心ナノワイヤ１３１内に二次元電子ガスを形成する）機能を担っている。バリア層１３４は、絶縁膜１２０に接触しているが、基板１１０には接触していない。バリア層１３４は、中心ナノワイヤ１３１を構成するIII－Ｖ族化合物半導体よりもバンドギャップが大きく、かつ変調ドープ層１３５を構成するIII－Ｖ族化合物半導体よりもバンドギャップが大きいIII－Ｖ族化合物半導体からなる。また、バリア層１３４を構成するIII－Ｖ族化合物半導体は、真性半導体であるか、または変調ドープ層１３５の不純物密度よりも低く第２導電型（ｐ型またはｎ型）にドープされている。好ましくは、バリア層１３４は、真性半導体である。バリア層１３４を構成するIII－Ｖ族化合物半導体は、これらの条件を満たせば特に限定されない。バリア層１３４を構成するIII－Ｖ族化合物半導体の例は、前述の中心ナノワイヤ１３１を構成するIII－Ｖ族化合物半導体の例と同じである。バリア層１３４の膜厚は、特に限定されず、例えば０.５～１０ｎｍ程度であればよい。たとえば、中心ナノワイヤ１３１がＩｎＧａＡｓナノワイヤである場合、バリア層１３４は、膜厚８ｎｍのドープされていないＩｎＰ層である。
　変調ドープ層１３５は、バリア層１３４を被覆している。変調ドープ層１３５は、絶縁膜１２０に接触しているが、基板１１０には接触していない。変調ドープ層１３５は、中心ナノワイヤ１３１を構成するIII－Ｖ族化合物半導体よりもバンドギャップが大きく、かつバリア層１３４を構成するIII－Ｖ族化合物半導体よりもバンドギャップが小さいIII－Ｖ族化合物半導体からなる。変調ドープ層１３５を構成するIII－Ｖ族化合物半導体の例は、前述の中心ナノワイヤ１３１を構成するIII－Ｖ族化合物半導体の例と同じである。変調ドープ層１３５を構成するIII－Ｖ族化合物半導体は、第２導電型にドープされている。変調ドープ層１３５の不純物密度は、１０１７～１０２０ｃｍ－３の範囲内であることが好ましい。変調ドープ層１３５の膜厚は、特に限定されず、０.３～１０ｎｍ程度であればよい。たとえば、中心ナノワイヤ１３１がＩｎＧａＡｓナノワイヤであり、バリア層１３４がＩｎＰ層である場合、変調ドープ層１３５は、膜厚５ｎｍのＳｉがドープされたＩｎＡｌＡｓ層である。
　キャップ層１３６は、変調ドープ層１３５を被覆している。キャップ層１３６は、コアマルチシェルナノワイヤ１３０の表面を不活性化する機能およびゲート絶縁膜１６０と良好な接合界面を形成する機能を担っている。キャップ層１３６は、絶縁膜１２０に接触しているが、基板１１０には接触していない。キャップ層１３６は、中心ナノワイヤ１３１を構成するIII－Ｖ族化合物半導体のバンドギャップ以上のバンドギャップのIII－Ｖ族化合物半導体からなる。また、キャップ層１３６を構成するIII－Ｖ族化合物半導体は、真性半導体であるか、または変調ドープ層１３５の不純物密度よりも低く第２導電型（ｐ型またはｎ型）にドープされている。好ましくは、キャップ層１３６は、真性半導体である。キャップ層１３６を構成するIII－Ｖ族化合物半導体は、これらの条件を満たせば特に限定されない。たとえば、キャップ層１３６を構成するIII－Ｖ族化合物半導体は、中心ナノワイヤ１３１を構成するIII－Ｖ族化合物半導体と同じであってもよい。キャップ層１３６を構成するIII－Ｖ族化合物半導体の例は、前述の中心ナノワイヤ１３１を構成するIII－Ｖ族化合物半導体の例と同じである。キャップ層１３６の膜厚は、特に限定されず、１～１０ｎｍ程度であればよい。たとえば、中心ナノワイヤ１３１がＩｎＧａＡｓナノワイヤである場合、キャップ層１３６は、膜厚７ｎｍのドープされていないＩｎＧａＡｓ層である。
　図３Ｂは、コアマルチシェルナノワイヤ１３０の変形例の拡大断面図である。図３Ｂに示されるように、コアマルチシェルナノワイヤ１３０は、バリア層１３４および変調ドープ層１３５の間に配置された第１スペーサー層１３７と、変調ドープ層１３５およびキャップ層１３６の間に配置された第２スペーサー層１３８とをさらに有していてもよい。第１スペーサー層１３７および第２スペーサー層１３８は、いずれも絶縁膜１２０に接触しているが、基板１１０には接触していない。また、第１スペーサー層１３７および第２スペーサー層１３８は、いずれも変調ドープ層１３５を構成するIII－Ｖ族化合物半導体と同じ組成のIII－Ｖ族化合物半導体からなる。第１スペーサー層１３７を構成するIII－Ｖ族化合物半導体のバンドギャップは、中心ナノワイヤ１３１を構成するIII－Ｖ族化合物半導体のバンドギャップよりも大きく、かつバリア層１３４を構成するIII－Ｖ族化合物半導体のバンドギャップよりも小さい。第１スペーサー層１３７および第２スペーサー層１３８の膜厚は、例えば１～１０ｎｍ程度であればよい。たとえば、中心ナノワイヤ１３１がＩｎＧａＡｓナノワイヤであり、バリア層１３４がＩｎＰ層であり、変調ドープ層１３５がＩｎＡｌＡｓ層である場合、第１スペーサー層１３７および第２スペーサー層１３８は、それぞれ膜厚１０ｎｍのドープされていないＩｎＡｌＡｓ層である。
　ソース電極１４０は、トンネル電界効果トランジスタ１００のソース領域に接続され、ドレイン電極１５０は、トンネル電界効果トランジスタ１００のドレイン領域に接続される。たとえば、基板１１０がソース領域として機能し、中心ナノワイヤ１３１の第１領域１３２がチャネルとして機能し、中心ナノワイヤ１３１の第２領域１３３がドレイン領域として機能する場合は、図２に示されるように、ソース電極１４０は基板１１０に接続され、ドレイン電極１５０は中心ナノワイヤ１３１の第２領域１３３に接続される。一方、中心ナノワイヤ１３１の第２領域１３３がソース領域として機能し、中心ナノワイヤ１３１の第１領域１３２がチャネルとして機能し、基板１１０がドレイン領域として機能する場合は、ソース電極１４０は中心ナノワイヤ１３１の第２領域１３３に接続され、ドレイン電極１５０は基板１１０に接続される。基板１１０に接続される電極の種類は、特に限定されないが、基板１１０にオーミック接触できる金属膜、合金膜、金属多層膜またはシリサイド金属膜が好ましい。基板１１０にオーミック接触できる金属多層膜の例には、Ｔｉ／Ａｕ多層膜およびＮｉ／Ａｕ多層膜が含まれる。基板１１０にオーミック接触できるシリサイド金属膜の例には、ＮｉＳｉ膜およびＴｉＳｉ膜が含まれる。中心ナノワイヤ１３１の第２領域１３３に接続される電極の種類は、特に限定されないが、第２領域１３３にオーミック接触できる金属膜、合金膜または金属多層膜が好ましい。第２領域１３３にオーミック接触できる金属膜の例には、Ｍｏが含まれる。第２領域１３３にオーミック接触できる多層金属膜の例には、Ｔｉ／Ａｕ多層膜、Ｎｉ／Ｇｅ／Ａｕ多層膜、Ｇｅ／Ａｕ／Ｎｉ／Ａｕ多層膜、Ｔｉ／Ｐｔ／Ａｕ多層膜およびＴｉ／Ｐｄ／Ａｕ多層膜が含まれる。本実施の形態では、ソース電極１４０は、基板１１０上に形成されたＴｉ／Ａｕ多層膜であり、ドレイン電極１５０は、コアマルチシェルナノワイヤ１３０および絶縁保護膜１８０上に配置されたＴｉ／Ａｕ多層膜またはＧｅ／Ａｕ／Ｎｉ／Ａｕ多層膜である。
　ゲート絶縁膜１６０は、コアマルチシェルナノワイヤ１３０の側面（両端面を除くすべての面）を被覆している。ゲート絶縁膜１６０の材料は、絶縁体であれば特に限定されないが、高誘電体であることが好ましい。ゲート絶縁膜１６０の材料の例には、酸化シリコン（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、ハフニウムアルミネート（ＨｆＡｌＯｘ）、酸化ジルコニウム（ＺｒＯ２）および酸化ランタン（Ｌａ２Ｏ３）が含まれる。たとえば、ゲート絶縁膜１６０は、膜厚１４ｎｍのハフニウムアルミネート膜である。
　ゲート電極１７０は、コアマルチシェルナノワイヤ１３０の第１領域１３２の周囲を覆うようにゲート絶縁膜１６０上に配置されている。本実施の形態では、ゲート電極１７０は、ゲート絶縁膜１６０の上に配置されている。ゲート電極１７０は、チャネル（中心ナノワイヤ１３１の第１領域１３２）に電界を作用させてトンネル現象および二次元電子ガスを同時に生じさせる。具体的には、ゲート電極１７０は、基板１１０の（１１１）面と中心ナノワイヤ１３１との接合界面と、中心ナノワイヤ１３１の第１領域１３２とに電界を作用させる。ゲート電極１７０は、基板１１０と中心ナノワイヤ１３１との接合界面に電界を作用させることで、この接合界面においてトンネル現象を生じさせる。同時に、ゲート電極１７０は、中心ナノワイヤ１３１の第１領域１３２に電界を作用させることで、中心ナノワイヤ１３１の外周部において二次元電子ガスを生じさせる。ゲート電極１７０の上端の位置と、中心ナノワイヤ１３１における第１領域１３２および第２領域１３３の境界の位置との関係は、図２の概略図に示されるようにゲート電極１７０の上端が第１領域１３２および第２領域１３３の境界よりも下側（基板１１０側）に位置することが好ましいが、特に限定されない。
　ゲート電極１７０の種類は、導電性を有していれば特に限定されず、例えば金属膜、金属多層膜、金属化合物膜またはそれ以外の導電性膜である。金属膜を構成する金属の例には、Ｗ、Ｔｉ、Ｐｔ、ＡｕおよびＭｏが含まれる。金属多層膜の例には、Ｔｉ／Ａｕ多層膜が含まれる。金属化合物膜の例には、窒化タンタル（ＴａＮ）膜および窒化タングステン（ＷＮ）膜が含まれる。本実施の形態では、ゲート電極１７０は、ゲート絶縁膜１６０上に形成されたＴｉ／Ａｕ多層膜である。
　絶縁保護膜１８０は、コアマルチシェルナノワイヤ１３０、ゲート絶縁膜１６０およびゲート電極１７０を被覆する、絶縁樹脂からなる膜である。
　本実施の形態に係るトンネル電界効果トランジスタ１００では、IV族半導体からなる基板１１０の（１１１）面とIII－Ｖ族化合物半導体からなる中心ナノワイヤ１３１との接合界面は、無転位かつ無欠陥であることが好ましいが、少数の転位または欠陥を含んでいてもよい。具体的には、前記接合界面におけるミスフィット転位の周期は、基板１１０を構成するIV族半導体と中心ナノワイヤ１３１を構成するIII－Ｖ族化合物半導体との格子不整合から計算されるミスフィット転位の周期よりも大きければよい。また、前記接合界面における貫通転位の密度は、０～１０１０個／ｃｍ２の範囲内であればよい。後述する製造方法で中心ナノワイヤ１３１を形成することで、基本的に無転位かつ無欠陥の接合界面を有する本実施の形態のトンネル電界効果トランジスタ１００を製造することができる。
　本実施の形態に係るトンネル電界効果トランジスタ１００では、IV族半導体からなる基板１１０の（１１１）面とIII－Ｖ族化合物半導体からなる中心ナノワイヤ１３１との接合界面がトンネル層として機能する。たとえば、基板１１０がソース領域として機能する場合は、ゲート電極１７０に正の電圧を印加することで、ソース領域（基板１１０）内のキャリアがトンネル現象によりチャネル領域（中心ナノワイヤ１３１の第１領域１３２）内に移動する（ＯＮ状態となる）。一方、中心ナノワイヤ１３１の第２領域１３３がソース領域として機能する場合は、チャネル領域（中心ナノワイヤの第１領域）内のキャリアがトンネル現象によりドレイン領域（基板１１０）内に移動する（ＯＮ状態となる）。この動作は、ＣＭＯＳスイッチのｎ型またはｐ型ＭＯＳＦＥＴのスイッチ動作に相当する。中心ナノワイヤ１３１を構成するIII－Ｖ族化合物半導体の種類により接合界面のエネルギー障壁の高さが変わるため、III－Ｖ族化合物半導体の種類を変えることにより、ＯＮ状態に必要な供給電圧を任意に制御することができる。
　また、本実施の形態に係るトンネル電界効果トランジスタ１００では、ゲート電極１７０に正の電圧を印加することで、チャネル領域（中心ナノワイヤ１３１の第１領域１３２）の外周部に高移動度の二次元電子ガスが生じて、ソース領域（基板１１０または中心ナノワイヤ１３１の第２領域１３３）内のキャリアがチャネル領域（中心ナノワイヤ１３１の第１領域１３２）の二次元電子ガスを介してドレイン領域（中心ナノワイヤ１３１の第２領域１３３または基板１１０）に移動する（ＯＮ状態となる）。すなわち、本実施の形態に係るトンネル電界効果トランジスタ１００は、トンネル電界効果トランジスタ（ＴＦＥＴ）としてだけでなく高電子移動度トランジスタ（ＨＥＭＴ）としても動作する。したがって、本実施の形態のトンネル電界効果トランジスタ１００は、従来のトンネル電界効果トランジスタよりも大きい電流値を実現することができる。
　図４は、基板１１０がｐ型シリコン（１１１）基板であり、中心ナノワイヤ１３１の第２領域１３３がｎ型にドープされている場合における、トンネル電界効果トランジスタ１００のバンド構造の模式図である。図５は、基板１１０がｎ型シリコン（１１１）基板であり、中心ナノワイヤ１３１の第２領域１３３がｐ型にドープされている場合における、トンネル電界効果トランジスタ１００のバンド構造の模式図である。これらの図に示されるように、本実施の形態に係るトンネル電界効果トランジスタ１００では、ゲート電極１７０に正の電圧を印加することで、基板１１０内のキャリアがトンネル現象により中心ナノワイヤ１３１内に移動するとともに、中心ナノワイヤ１３１内に移動したキャリアが二次元電子ガス内を高速で移動する（ＯＮ状態となる）。このように、本実施の形態に係るトンネル電界効果トランジスタ１００は、トンネル輸送および二次元電子ガスによるスイッチングを同時に実現することで、小さなサブスレッショルド係数（６０ｍＶ／桁以下）と電流値の増大を両立することができる（実施例参照）。
　本実施の形態に係るトンネル電界効果トランジスタ１００をスイッチ素子として利用することで、半導体デバイスの消費電力を削減することができる。その結果、省エネルギーおよび環境負荷低減も実現することができる。
　２．トンネル電界効果トランジスタの製造方法
　次に、本実施の形態に係るトンネル電界効果トランジスタ１００の製造方法について説明する。図６Ａ～Ｃおよび図７Ａ，Ｂは、本実施の形態に係るトンネル電界効果トランジスタ１００の製造方法の一例を示す断面模式図である。これらの図に示されるように、本実施の形態に係るトンネル電界効果トランジスタ１００は、例えば、１）基板１１０を準備する第１ステップ（図６Ａ）と、２）コアマルチシェルナノワイヤ１３０を形成する第２ステップ（図６Ｂおよび図６Ｃ）と、３）ゲート電極１７０を形成する第３ステップ（図７Ａ）と、４）ソース電極１４０およびドレイン電極１５０を形成する第４ステップ（図７Ｂ）と、により製造されうる。以下、各工程について説明する。
　１）基板の準備
　第１ステップでは、開口部を有する絶縁膜１２０で被覆された基板１１０を準備する（図６Ａ）。基板１１０の種類は、（１１１）面を有するIV族半導体からなる基板であれば特に限定されない。基板１１０は、第１導電型（ｎ型またはｐ型）にドープされている。たとえば、基板１１０は、ｎ型シリコン（１１１）基板またはｐ型シリコン（１１１）基板である。基板１１０が（１１１）面を有さない基板（シリコン（１００）基板など）である場合は、異方性エッチングなどにより（１１１）面を露出させる。
　絶縁膜１２０の材料は、無機絶縁材料であれば特に限定されない。無機絶縁材料の例には、酸化シリコン、窒化シリコンなどが含まれる。（１１１）面を被覆する絶縁膜１２０の厚さは、特に限定されないが、例えば２０ｎｍ程度であればよい。酸化シリコン膜は、例えばシリコン基板を熱酸化することで形成されうる。もちろん、絶縁膜１２０は、スパッタ法などの一般的な薄膜形成法により形成されてもよい。
　絶縁膜１２０には、中心ナノワイヤ１３１を成長させるための１または２以上の開口部が形成される。開口部は、電子ビームリソグラフィーや、フォトリソグラフィー、ナノインプリントリソグラフィーなどの微細パターン加工技術を用いることで形成されうる。基板１１０の（１１１）面は、開口部を通して外部に露出する。開口部の形状は、特に限定されず、任意に決定することができる。開口部の形状の例には、三角形、四角形、六角形および円形が含まれる。開口部の外接円の直径は、例えば２～１００ｎｍ程度であればよい。開口部が大きすぎると、基板１１０の（１１１）面と中心ナノワイヤ１３１との接合界面に多数の転位または欠陥が形成されるおそれがある。１つの基板１１０上に複数の開口部を周期的に配列する場合、開口部の間隔は１０ｎｍ～数μｍ程度であればよい。
　通常、基板１１０の表面には、自然酸化膜が形成されている。この自然酸化膜は、中心ナノワイヤ１３１の成長を阻害するので、除去されることが好ましい。そこで、基板１１０の（１１１）面を覆う絶縁膜１２０に開口部を設けた後、高温熱処理することにより、開口部内で露出している（１１１）面に形成された自然酸化膜を除去することが好ましい。高温熱処理は、例えば水素ガスや窒素ガス、アルゴンガスなどの不活性ガス雰囲気中で約９００℃の条件で熱処理すればよい。このように高温熱処理を行うことにより、開口部を通して露出した（１１１）面を被覆する自然酸化膜が除去されるとともに、IV族半導体と自然酸化膜との界面における結晶構造から、酸素原子が除去される。この酸素原子が除去された箇所には、酸素原子の代わりにIII族原子またはＶ族原子が吸着する（後述）。
　高温熱処理後の（１１１）面は、１×１構造で構成される。ところが、そのまま基板１１０の温度を下げると、図８に示される分類（化合物半導体成長温度範囲）のように不規則な原子配列が基板１１０の表面に形成される。しかしながら、さらに温度を４００℃程度にまで下げると、再び基板１１０の表面が１×１構造に回復する。そこで、本実施の形態に係る製造方法では、高温熱処理後に、基板１１０の温度を一旦低温（約４００℃程度）に下げる。ここで「低温」とは、中心ナノワイヤ１３１を成長させるのに必要な温度よりも低い温度をいう。このように基板１１０の温度を低下させることにより、基板１１０の（１１１）２×１面を（１１１）１×１面に変換することができる。「（１１１）２×１面」とは、図９Ａに示されるように、原子配列を構成する最小単位が２原子間隔×１原子間隔となっている面をいう。一方、「（１１１）１×１面」とは、図９Ｂに示されるように、原子配列を構成する最小単位が１原子間隔×１原子間隔となっている面をいう。
　後述の通り、基板１１０の（１１１）１×１面は、III族元素またはＶ族元素により、（１１１）Ａ面または（１１１）Ｂ面に変換される。ここで、「（１１１）Ａ面」とは、最表面のIV族原子にＶ族原子が付いた構造、または最表面のIV族原子がIII族原子で置換された構造をいう。また、「（１１１）Ｂ面」とは、最表面のIV族原子にIII族原子が付いた構造、または最表面のIV族原子がＶ族原子で置換された構造をいう。
　基板１１０の（１１１）１×１面を（１１１）Ａ面または（１１１）Ｂ面にすることで、その面からIII－Ｖ族化合物半導体を成長させやすくすることができる。III－Ｖ族化合物半導体の（１１１）Ａ面または（１１１）Ｂ面は、（１１１）２×２面、つまり最小単位が２原子間隔×２原子間隔の周期で構成された構造である。よって、IV族半導体基板の表面に、２原子間隔×２原子間隔よりも小さい最小単位でIII族元素またはＶ族元素が配置されていると、その表面にIII－V族化合物半導体が成長しやすい。
　一方、シリコン基板を熱処理することによって生じやすい（１１１）面の安定構造は、（１１１）７×７面であると報告されている（Surf. Sci. Vol.164, (1985), p.367-392）。（１１１）７×７面を、（１１１）Ａ面または（１１１）Ｂ面に変換しても、最小単位が７原子間隔×７原子間隔の配列周期となる。この最小単位は、III－Ｖ族化合物半導体の結晶構造における配列周期の最小単位よりも大きい。よって、その表面にIII－Ｖ族化合物半導体が成長しにくい。
　基板１１０の（１１１）２×１面を（１１１）１×１面にするための低温熱処理は、約３５０～４５０℃（例えば、約４００℃）の温度で行えばよい。低温熱処理は、水素ガス、窒素ガス、アルゴンガス、ヘリウムガスなどの不活性ガス囲気下で行うことが好ましい。
　基板１１０の（１１１）２×１面を低温熱処理により（１１１）１×１面に変換するとともに、III族原料またはＶ族原料を基板１１０の表面に供給して（１１１）Ａ面または（１１１）Ｂ面に変換する。III族原料は、ホウ素、アルミニウム、ガリウム、インジウムまたはチタン（有機金属化合物であってもよい）を含むガスであることが好ましい。III族原料は、例えばトリメチルインジウムなどの有機アルキル金属化合物である。Ｖ族原料は、窒素、リン、ヒ素、アンチモンまたはビスマス（有機金属化合物であってもよい）を含むガスであることが好ましい。Ｖ族原料は、例えば水素化ヒ素（アルシン；ＡｓＨ３）である。III族原料またはＶ族原料の供給は、４００～５００℃にて行われることが好ましい。
　基板１１０の表面を（１１１）Ａ面または（１１１）Ｂ面に変換する工程は、基板１１０の表面を（１１１）１×１面に変換する工程の後に行ってもよいが、（１１１）１×１面に変換する工程と同時に行ってもよい。すなわち、基板１１０の（１１１）面を約４００℃での低温熱処理により（１１１）１×１面に変換しながら、III族原料またはＶ族原料も供給して（１１１）Ａ面または（１１１）Ｂ面に変換してもよい。
　前述の通り、基板１１０を高温（例えば９００℃）で熱処理して自然酸化膜を除去するときに、（１１１）面から酸素原子が除去される。酸素原子が除去された状態で（１１１）１×１面とすると、IV族元素同士の結合が切れている部分が形成される。図８に示されるように、高温熱処理した後の（１１１）面は１×１構造で構成され、そのまま温度を下げると、様々な不規則な周期の原子配列が表面に形成される。さらに温度を４００℃程度まで下げることで、（１１１）面は１×１構造に回復する。回復した１×１構造は、熱力学的に不安定であり、この状態にIII族元素またはＶ族元素を供給すると、III族元素またはＶ族元素は、最表面のIV族原子（例えばシリコン原子）と置き換わるようにIII族原子またはＶ族原子が表面吸着して、（１１１）Ａ面または（１１１）Ｂ面を形成する。このため、比較的容易に（１１１）Ａ面または（１１１）Ｂ面が得られる。
　２）コアマルチシェルナノワイヤの作製
　第２ステップでは、コアマルチシェルナノワイヤ１３０を形成する（図６Ｂおよび図６Ｃ）。より具体的には、絶縁膜１２０の開口部内に露出した基板１１０の（１１１）面から中心ナノワイヤ１３１を成長させ（図６Ｂ）、次いで中心ナノワイヤ１３１の側面に複数の被覆層を形成する（図６Ｃ）。このとき、中心ナノワイヤ１３１を成長させる前に、交互原料供給変調法により基板１１０の（１１１）面にIII－Ｖ族化合物半導体の薄膜を形成することが好ましい。
　［交互原料供給変調法］
　基板１１０にIII族元素を含む原料ガスとＶ族元素を含む原料ガスとを交互に提供して（以下「交互原料供給変調法」という）、絶縁膜１２０の開口部内に露出した（１１１）Ａ面または（１１１）Ｂ面にIII－Ｖ族化合物半導体の薄膜を形成する。この交互原料供給変調法による薄膜形成は、中心ナノワイヤ１３１を成長させるために必要な温度よりも低い温度にて行われることが好ましい。たとえば、交互原料供給変調法による薄膜形成は、約４００℃で行うか、または４００℃から昇温しながら行えばよい。
　具体的には、基板１１０に（１１１）Ａ面が形成されている場合は、まずIII族元素を含む原料ガスを供給し、その後Ｖ族元素を含む原料ガスを供給する。さらに、III族元素を含む原料ガスとＶ族元素を含む原料ガスとを交互に繰り返し供給する。一方、基板１１０に（１１１）Ｂ面が形成されている場合は、まずＶ族元素を含む原料ガスを供給し、その後III族元素を含む原料ガスを供給する。さらに、Ｖ族元素を含む原料ガスとIII族元素を含む原料ガスとを交互に繰り返し供給する。
　Ｖ族元素を含む原料ガスの供給時間およびIII族元素を含む原料ガスの供給時間は、それぞれ数秒程度であればよい。また、Ｖ族元素を含む原料ガスの供給とIII族元素を含む原料ガスの供給との間に、数秒のインターバルを設けることが好ましい。III－Ｖ族化合物半導体の薄膜が所望の厚さになるまで、Ｖ族元素を含む原料ガスとIII族元素を含む原料ガスとを交互に供給すればよい。何回か繰り返してガスを供給することにより、III－Ｖ化合物半導体の薄膜が形成される。
　この交互原料供給変調法は、基板１１０の（１１１）１×１面を（１１１）Ａ面または（１１１）Ｂ面に変換したときに変換できなかった部位があったとしても、（１１１）Ａ面または（１１１）Ｂ面を再形成することができるという補償効果もある。交互原料供給変調法により、IV族元素とIII族元素またはＶ族元素とが結合するからである。
　この後、中心ナノワイヤ１３１を成長させるために基板温度を上げるが、交互原料供給変調法により形成されたIII－Ｖ化合物半導体の薄膜は、基板に吸着したIII族元素やIV族元素が熱で乖離することを防ぐ。
　［中心ナノワイヤの形成］
　III－Ｖ化合物半導体の薄膜を形成した後に、基板１１０の（１１１）面から絶縁膜１２０の開口部を通してIII－Ｖ族化合物半導体からなる中心ナノワイヤ１３１を成長させる（図６Ｂ）。中心ナノワイヤ１３１の成長は、例えば有機金属化学気相エピタキシ法（以下「ＭＯＶＰＥ法」ともいう）や、分子線エピタキシ法（以下「ＭＢＥ法」ともいう）などにより行われる。好ましくは、中心ナノワイヤ１３１の成長は、ＭＯＶＰＥ法により行われる。なお、絶縁膜１２０の開口部以外の領域では、絶縁膜１２０により中心ナノワイヤ１３１の成長は阻害される。
　ＭＯＶＰＥ法による中心ナノワイヤ１３１の形成は、通常のＭＯＶＰＥ装置を用いて行うことができる。つまり、所定の温度かつ減圧条件下で、III族元素を含む原料ガスおよびＶ族元素を含む原料ガスを提供すればよい。たとえば、ＩｎＡｓナノワイヤを形成するときは、約５４０℃でトリメチルインジウムおよび水素化ヒ素を含むガスを提供すればよい。また、ＧａＡｓナノワイヤを形成するときは、約７５０℃でトリメチルガリウムおよび水素化ヒ素を含むガスを提供すればよい。また、ＩｎＧａＡｓナノワイヤを形成するときは、約６７０℃でトリメチルインジウム、トリメチルガリウムおよび水素化ヒ素を含むガスを提供すればよい。
　以上の手順によりIII－Ｖ族化合物半導体からなる中心ナノワイヤ１３１を、その長軸が（１１１）面に対して垂直になるように基板１１０の（１１１）面上に形成することができる。このようにして形成された中心ナノワイヤ１３１と基板１１０の（１１１）面との接合界面は、基本的に無転位かつ無欠陥である。
　形成された中心ナノワイヤ１３１の少なくとも第２領域１３３は、基板１１０とは異なる第２の導電型（ｐ型またはｎ型）にドープされる。たとえば、ＭＯＶＰＥ法でIII－Ｖ族化合物半導体ナノワイヤを形成している間にドーピングガスまたはドーピング有機金属を供給することで、中心ナノワイヤ１３１にｐ型ドーパントまたはｎ型ドーパントをドープすることができる。ドーピングガスおよびドーピング有機金属の種類は、ｐ型にドープする場合はＣ、ＺｎまたはＴｅを含むものであれば特に限定されず、ｎ型にドープする場合はＣ、Ｓｉ、Ｇｅ、Ｓｎ、Ｏ、Ｓ、ＳｅまたはＴｅを含むものであれば特に限定されない。たとえば、中心ナノワイヤ１３１の第１領域１３２を形成した後に、VI族原子を含むガスまたは有機金属材料と中心ナノワイヤ１３１の材料とを同時に供給することで、第２領域１３３となるｐ型のIII－Ｖ族化合物半導体ナノワイヤを形成することができる。同様に、ＭＯＶＰＥ法で中心ナノワイヤ１３１の第１領域１３２を形成した後に、IV族原子を含むガスまたは有機金属材料と中心ナノワイヤ１３１の材料とを同時に供給することで、第２領域１３３となるｎ型のIII－Ｖ族化合物半導体ナノワイヤを形成することができる。この他にも、中心ナノワイヤ１３１の第２領域１３３となる部分に対してVI族原子からなるイオンを打ち込むことで、第２領域１３３をｐ型とすることができる。同様に、中心ナノワイヤ１３１の第２領域１３３となる部分に対してIV族原子からなるイオンをイオン注入法で打ち込むことで、第２領域１３３をｎ型とすることができる。
　本実施の形態に係るトンネル電界効果トランジスタ１００では、トンネル電界効果トランジスタ（ＴＦＥＴ）構造における立ち上がり電圧と、高電子移動度トランジスタ（ＨＥＭＴ）構造における閾値電圧とが一致する必要がある。これを達成するために、中心ナノワイヤ１３１の第１領域１３２の不純物密度を制御して、ＨＥＭＴ構造における閾値電圧と一致するようにＴＦＥＴ構造における立ち上がり電圧を調整する。たとえば、中心ナノワイヤ１３１の第１領域１３２を形成している間に第１の導電型のドーパントを断続的にドープすることで（パルスドーピング）、ＴＦＥＴ構造における立ち上がり電圧をシフトさせることができる（国際公開第２０１５／０２２７７７号）。この場合、第１領域１３２における第１の導電型のドーパントの密度は、第１領域１３２における第２の導電型のドーパントの密度未満である。このようにパルスドーピングを利用して第１領域１３２の不純物密度を制御することで、ＴＦＥＴ構造における立ち上がり電圧を調整することができる。
　［被覆層の形成］
　中心ナノワイヤ１３１を形成した後に、中心ナノワイヤ１３１の側面に被覆層を形成する（図６Ｃ）。より具体的には、中心ナノワイヤ１３１の側面にバリア層１３４を形成し、次いでバリア層１３４の上に変調ドープ層１３５およびキャップ層１３６（または、第１スペーサー層１３７、変調ドープ層１３５、第２スペーサー層１３８およびキャップ層１３６）をこの順番で積層させる。被覆層の形成は、例えば有機金属化学気相エピタキシ法（以下「ＭＯＶＰＥ法」ともいう）や、分子線エピタキシ法（以下「ＭＢＥ法」ともいう）などにより行われる。作業工程を減らす観点からは、被覆層の形成方法は、中心ナノワイヤ１３１の製造方法と同じであることが好ましい。
　中心ナノワイヤ１３１の側面に被覆層を形成するためには、中心ナノワイヤ１３１の長さ方向よりも動径方向の成長を促進させることが好ましい。動径方向の成長を促進させるには、基板１１０の温度を中心ナノワイヤ１３１を成長させた際の温度から５０～２００℃程度低下させればよい。これにより、中心ナノワイヤ１３１の側面における成長速度が中心ナノワイヤ１３１の長さ方向の成長速度よりも大きくなり、中心ナノワイヤ１３１の側面に被覆層を形成する横方向成長を実現できる。縦方向の成長は、完全に阻害されていなければならないわけではない。中心ナノワイヤ１３１の上側の端面を被覆するように被覆層が形成された場合は、機械研磨などにより中心ナノワイヤ１３１および各被覆層の端面を露出させればよい。
　バリア層１３４（、第１スペーサー層１３７）、変調ドープ層１３５（、第２スペーサー層１３８）およびキャップ層１３６を順に形成するには、被覆層の形成過程において供給する原料ガスの種類を切り替えればよい。たとえば、ＩｎＧａＡｓからなる中心ナノワイヤ１３１側から動径方向にＩｎＰ（バリア層１３４）、δ－ドーピングＩｎＡｌＡｓ（変調ドープ層１３５）、ＩｎＧａＡｓ（キャップ層１３６）の順で積層した構造（図３Ａ参照）の被覆層を形成するには、トリメチルインジウムガスおよびターシャルブチルホスフィンガスを供給して５８０℃でＩｎＰ（バリア層１３４）を成長させ；次いでトリメチルインジウムガス、トリメチルアルミニウムガス、水素化ヒ素ガスおよびモノシランガスを供給して５８０℃でＩｎＡｌＡｓ（変調ドープ層１３５）を成長させ；次いでトリメチルインジウムガス、トリメチルガリウムガスおよび水素化ヒ素ガスを供給して５８０℃でＩｎＧａＡｓ（キャップ層１３６）を成長させればよい。また、ＩｎＧａＡｓからなる中心ナノワイヤ１３１側から動径方向にＩｎＰ（バリア層１３４）、ＩｎＡｌＡｓ（第１スペーサー層１３７）、δ－ドーピングＩｎＡｌＡｓ（変調ドープ層１３５）、ＩｎＡｌＡｓ（第２スペーサー層１３８）、ＩｎＧａＡｓ（キャップ層１３６）の順で積層した構造（図３Ｂ参照）の被覆層を形成するには、トリメチルインジウムガスおよびターシャルブチルホスフィンガスを供給して５８０℃でＩｎＰ（バリア層１３４）を成長させ；次いでトリメチルインジウムガス、トリメチルアルミニウムガスおよび水素化ヒ素ガスを供給して５８０℃でＩｎＡｌＡｓ（第１スペーサー層１３７）を成長させ；次いでトリメチルインジウムガス、トリメチルアルミニウムガス、水素化ヒ素ガスおよびモノシランガスを供給して５８０℃でＩｎＡｌＡｓ（変調ドープ層１３５）を成長させ；次いでトリメチルインジウムガス、トリメチルアルミニウムガスおよび水素化ヒ素ガスを供給して５８０℃でＩｎＡｌＡｓ（第２スペーサー層１３８）を成長させ；次いでトリメチルインジウムガス、トリメチルガリウムガスおよび水素化ヒ素ガスを供給して５８０℃でＩｎＧａＡｓ（キャップ層１３６）を成長させればよい。
　変調ドープ層１３５は、第２の導電型（ｎ型またはｐ型）にドープされる。バリア層１３４およびキャップ層１３６は、第２導電型（ｐ型またはｎ型）にドープされることもあれば、ドープされないこともある。第１スペーサー層１３７および第２スペーサー層１３８は、第１導電型（ｎ型またはｐ型）または第２導電型（ｐ型またはｎ型）にドープされることもあれば、ドープされないこともある。ＭＯＶＰＥ法でIV族原子を含むガスまたは有機金属材料と被覆層の材料とを同時に供給することで、ｎ型の被覆層を形成することができる。同様に、VI族原子を含むガスまたは有機金属材料と被覆層の材料とを同時に供給することで、ｐ型の被覆層を形成することができる。ドーピングガスおよびドーピング有機金属の種類は、ｎ型にドープする場合はＣ、Ｓｉ、Ｇｅ、Ｓｎ、Ｏ、Ｓ、ＳｅまたはＴｅを含むものであれば特に限定されず、ｐ型にドープする場合はＣ、ＺｎまたはＴｅを含むものであれば特に限定されない。キャリアの濃度は、特に限定されず、１×１０１６～５×１０２０ｃｍ－３程度であればよい。
　３）ゲート電極の形成
　第３ステップでは、ゲート電極１７０を形成する（図７Ａ）。具体的には、中心ナノワイヤ１３１の側面にゲート絶縁膜１６０を形成し、その上にゲート電極１７０を形成する。ゲート絶縁膜１６０を形成する方法は、特に限定されない。たとえば、ＡＬＤ法などを用いて酸化シリコン（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）または酸化ランタン（Ｌａ２Ｏ３）からなる膜を形成すればよい。また、ゲート電極１６０を形成する方法も、特に限定されない。たとえば、フォトリソグラフィー法を用いて、電極形成予定部位以外の領域をレジスト膜でマスクし、金や白金、チタン、クロム、アルミニウム、パラジウム、モリブデンなどの金属またはポリシリコンなどの半導体を蒸着させ、レジスト膜を除去（リフトオフ）すればよい。また、チタンを蒸着させた後、さらに金を蒸着させて重層して、二層構造の電極としてもよい。ゲート電極１７０を形成した後に、コアマルチシェルナノワイヤ１３０、ゲート絶縁膜１６０およびゲート電極１７０を保護する絶縁保護膜１８０を形成してもよい。絶縁保護膜１８０は、例えば絶縁樹脂からなる膜である。
　４）ソース電極およびドレイン電極の形成
　第４ステップでは、ソース電極１４０およびドレイン電極１５０を形成する（図７Ｂ）。ソース電極１４０およびドレイン電極１５０を形成する方法は、特に限定されない。たとえば、ゲート電極１７０と同様にフォトリソグラフィー法を用いて形成すればよい。
　以上の手順により、本実施の形態に係るトンネル電界効果トランジスタ１００を製造することができる。
　本実施の形態に係るトンネル電界効果トランジスタ１００の製造方法は、金属触媒を用いずにコアマルチシェルナノワイヤ１３０を形成するため、金属汚染の影響を受けることなく高品位の結晶構造でデバイスを形成することができる。また、本実施の形態に係るトンネル電界効果トランジスタ１００の製造方法は、IV族半導体およびIII－Ｖ族化合物半導体の種類を適宜選択することで、精密なドーピング技術を用いることなく所望の特性を有するトンネル電界効果トランジスタを製造することができる。さらに、本実施の形態に係るトンネル電界効果トランジスタ１００の製造方法では、ＩｎＧａＡｓなどの混晶半導体からなる中心ナノワイヤ１３１を形成する場合、Ｉｎ組成を変化させるのみで接合界面のバンド不連続性が互いに反対の性質を示すようになる。したがって、この性質を利用することで、III－Ｖ族化合物半導体からなる中心ナノワイヤ１３１を１回成長させるのみで、異なるスイッチ特性を示すトンネル電界効果トランジスタ１００を製造することができる。
　なお、ここまで、本発明に係るトンネル電界効果トランジスタの一例としてIV族半導体からなる基板と、III－Ｖ族化合物半導体からなるコアマルチシェルナノワイヤとを含む電界効果トランジスタについて説明してきたが、本発明に係るトンネル電界効果トランジスタは、これに限定されない。前述のとおり、本発明に係るトンネル電界効果トランジスタは、トンネル電界効果トランジスタ（ＴＦＥＴ）構造および高電子移動度トランジスタ（ＨＥＭＴ）構造の両方を有していれば、例えばＦｉｎＦＥＴや立体ゲート構造を有するＨＥＭＴなどのような構造であってもよい。本発明に係るトンネル電界効果トランジスタは、例えば、現在市販されているような通信用のＨＥＭＴや車載用のＡｌＧａＮ／ＧａＮパワーＨＥＭＴなどの代わりに使用されうる。
　以下、本発明について実施例を参照して詳細に説明するが、本発明はこれらの実施例により限定されない。
　１．本発明に係るトンネル電界効果トランジスタの作製
　（１）ＴＦＥＴ－１の作製（実施例）
　ｐ型シリコン（１１１）基板（キャリア濃度：７×１０１８ｃｍ－３）を、熱酸化処理して、表面に膜厚２０ｎｍの酸化シリコン膜を形成した。電子線ビームリソグラフィーおよびウェットケミカルエッチングにより酸化シリコン膜に周期的に開口部を形成して、シリコン基板の表面を露出させた。開口部の形状は六角形とし、開口部の大きさ（外接円の直径）は３０ｎｍとした。
　開口部を形成した基板を減圧横型ＭＯＶＰＥ装置（ＨＲ２３３９；大陽日酸株式会社）にセットした。シリコン基板の温度を９２５℃に上昇させて５分間維持することで、シリコン基板の開口部表面に形成された自然酸化膜を除去した。次いで、シリコン基板の温度を９２５℃から４００℃に低下させた。水素化ヒ素を水素ガス（キャリアガス）とともに供給した。水素化ヒ素の分圧は１.３×１０－４ａｔｍとした。
　次に、交互原料供給変調法によりシリコン基板の開口部にＩｎＧａＡｓの薄膜を形成した。具体的には、トリメチルインジウムおよびトリメチルガリウムの供給を１秒間、水素ガスによるインターバルを２秒間、水素化ヒ素の供給を１秒間、水素ガスによるインターバルを２秒間の組合せを１サイクルとして、２分間かけて２０回繰り返した。トリメチルインジウムの分圧は４.７×１０－７ａｔｍとし、トリメチルガリウムの分圧は５.７×１０－７ａｔｍとし、水素化ヒ素の分圧は１.３×１０－４ａｔｍとした。
　次に、シリコン基板の温度を上昇させた後、ＭＯＶＰＥ法により、太さ（外接円の直径）３０ｎｍ、長さ１.２μｍのＩｎ０.７Ｇａ０.３Ａｓナノワイヤ（中心ナノワイヤ）を成長させた。具体的には、シリコン基板の温度を４００℃から６７０℃に上昇させた後、トリメチルインジウム、トリメチルガリウムおよび水素化ヒ素を水素ガスとともに供給して、長さ１００ｎｍのＩｎ０.７Ｇａ０.３Ａｓナノワイヤ（第１の領域）を成長させた。このとき、トリメチルインジウム、トリメチルガリウムおよび水素化ヒ素の連続供給に併せて、ジエチル亜鉛を断続的に供給した。ジエチル亜鉛の供給では、ジエチル亜鉛の供給を１秒間、インターバルを２９秒間の組み合わせを１サイクルとして、３０回サイクルを繰り返した。トリメチルインジウムの分圧は４.７×１０－７ａｔｍとし、トリメチルガリウムの分圧は５.７×１０－７ａｔｍとし、水素化ヒ素の分圧は１.３×１０－４ａｔｍとし、ジエチル亜鉛の分圧は３.０×１０－７ａｔｍとした。第１の領域におけるドーパント（Ｚｎ）の濃度は１×１０１５ｃｍ－３であった。続いて、トリメチルインジウム、トリメチルガリウム、水素化ヒ素およびモノシランを水素ガスとともに供給して、長さ１.１μｍのｎ型Ｉｎ０.７Ｇａ０.３Ａｓナノワイヤ（第２の領域）を成長させた。トリメチルインジウムの分圧は４.９×１０－７ａｔｍとし、トリメチルガリウムの分圧は５.７×１０－７ａｔｍとし、水素化ヒ素の分圧は１.３×１０－４ａｔｍとし、モノシランの分圧は７×１０－８ａｔｍとした。第２の領域におけるドーパント（Ｓｉ）の濃度は５×１０１８ｃｍ－３であった。
　次に、Ｉｎ０.７Ｇａ０.３Ａｓナノワイヤ（中心ナノワイヤ）の周囲（主として側面）に、ＩｎＰ層（バリア層）、Ｉｎ０.５Ａｌ０.５Ａｓ層（第１スペーサー層）、δ－ドーピングＩｎＡｌＡｓ層（変調ドープ層）、Ｉｎ０.５Ａｌ０.５Ａｓ層（第２スペーサー層）、Ｉｎ０.７Ｇａ０.３Ａｓ層（キャップ層）をこの順番で形成した（図３Ｂ参照）。具体的には、シリコン基板の温度を５８０℃として、トリメチルインジウムガスおよびターシャルブチルホスフィンガスを水素ガスとともに供給して、Ｉｎ０.７Ｇａ０.３Ａｓナノワイヤ（中心ナノワイヤ）の側面に膜厚５ｎｍのＩｎＰ層（バリア層）を形成した。次いで、トリメチルインジウムガス、トリメチルアルミニウムガスおよび水素化ヒ素ガスを水素ガスとともに供給して、ＩｎＰ層（バリア層）の上に膜厚２.５ｎｍのＩｎ０.５Ａｌ０.５Ａｓ層（第１スペーサー層）を形成した。次いで、トリメチルインジウムガス、トリメチルアルミニウムガス、水素化ヒ素ガスおよびモノシランガスを水素ガスとともに供給して、Ｉｎ０.５Ａｌ０.５Ａｓ層（第１スペーサー層）の上に膜厚５ｎｍのδ－ドーピングＩｎＡｌＡｓ層（変調ドープ層）を形成した。次いで、トリメチルインジウムガス、トリメチルアルミニウムガスおよび水素化ヒ素ガスを水素ガスとともに供給して、δ－ドーピングＩｎＡｌＡｓ層（変調ドープ層）の上に膜厚２.５ｎｍのＩｎ０.５Ａｌ０.５Ａｓ層（第２スペーサー層）を形成した。最後に、トリメチルインジウムガス、トリメチルガリウムガスおよび水素化ヒ素ガスを水素ガスとともに供給して、Ｉｎ０.５Ａｌ０.５Ａｓ層（第２スペーサー層）の上に膜厚５ｎｍのＩｎ０.７Ｇａ０.３Ａｓ層（キャップ層）を形成した。トリメチルインジウムの分圧は３.６×１０－６ａｔｍとし、ターシャルブチルホスフィンの分圧は１.２×１０－４ａｔｍとし、トリメチルアルミニウムの分圧は７.５×１０－７ａｔｍとし、水素化ヒ素の分圧は１.３×１０－４ａｔｍとし、モノシランの分圧は１.２×１０－７ａｔｍとし、トリメチルガリウムの分圧は８.２×１０－７ａｔｍとした。δ－ドーピングＩｎＡｌＡｓ層（変調ドープ層）のキャリア濃度は、１×１０１９ｃｍ－３とした。
　これらの工程により、太さ（外接円の直径）７０ｎｍ、長さ１.２μｍのコアマルチシェルナノワイヤがシリコン基板表面に形成された。図１０は、コアマルチシェルナノワイヤが周期的に配列されたシリコン基板の走査電子顕微鏡写真（斜視像）である。図１０に示されるように、コアマルチシェルナノワイヤの長軸は、シリコン基板の表面に対して垂直であった。
　コアマルチシェルナノワイヤの側面にゲート絶縁膜を形成し、さらにその上にゲート電極を形成した。具体的には、ＡＬＤ法により、膜厚１４ｎｍのＨｆ０.８Ａｌ０.２Ｏ膜（ゲート絶縁膜）を形成した。その後、高周波スパッタリング法により、コアマルチシェルナノワイヤのシリコン基板側の部分に膜厚１００ｎｍのＷ膜（ゲート電極）を形成した。コアマルチシェルナノワイヤの長軸方向に沿ったゲート電極の長さは、１５０ｎｍであった。
　次に、シリコン基板上に絶縁樹脂（ＢＣＢ樹脂）膜を形成して、シリコン基板上のコアマルチシェルナノワイヤなどを絶縁樹脂中に包埋した。次いで、反応性イオンエッチングにより絶縁樹脂の上側の一部を除去して、Ｉｎ０.７Ｇａ０.３Ａｓナノワイヤ（中心ナノワイヤ）の先端を露出させた。
　次に、Ｉｎ０.７Ｇａ０.３Ａｓナノワイヤ（中心ナノワイヤ）が露出した面にドレイン電極として膜厚１２０ｎｍのＴｉ（２０ｎｍ）／Ｐｄ（２０ｎｍ）／Ａｕ（１００ｎｍ）多層膜を形成した。また、シリコン基板上にソース電極として膜厚５０ｎｍのＴｉ（２０ｎｍ）／Ａｕ（３０ｎｍ）多層膜を形成した。
　以上の手順により、本発明に係るトンネル電界効果トランジスタであるＴＦＥＴ－１を作製した（図２および図３Ｂ参照）。このトンネル電界効果トランジスタに含まれるＨＥＭＴ構造のバンド図（ＶＧ＝０.５０Ｖ）を図１１に示す。
　（２）ＴＦＥＴ－２の作製（比較例）
　Ｉｎ０.７Ｇａ０.３Ａｓナノワイヤ（中心ナノワイヤ）の側面上に変調ドープ層などの各被覆層を形成しなかった点を除いてはＴＦＥＴ－１と同様の手順で、比較用のトンネル電界効果トランジスタであるＴＦＥＴ－２を作製した。Ｉｎ０.７Ｇａ０.３Ａｓナノワイヤ（中心ナノワイヤ）の太さ（外接円の直径）は３０ｎｍであった。
　以上の手順により、ＴＦＥＴ－１およびＴＦＥＴ－２の２つのトンネル電界効果トランジスタを作製した。ＴＦＥＴ－１は、トンネル電界効果トランジスタ（ＴＦＥＴ）構造および高電子移動度トランジスタ（ＨＥＭＴ）構造の両方を有している。一方、ＴＦＥＴ－２は、トンネル電界効果トランジスタ（ＴＦＥＴ）構造を有するが、高電子移動度トランジスタ（ＨＥＭＴ）構造を有していない。
　３．電気特性の評価
　上記工程により作製された２つのトンネル電界効果トランジスタの電気特性を測定した。
　図１２は、ＴＦＥＴ－１（実施例）およびＴＦＥＴ－２（比較例）におけるドレイン電流（ＩＤＳ）とサブスレッショルド係数との関係を示すグラフである。このグラフに示されるように、実施例のＴＦＥＴ－１のサブスレッショルド係数は、６０ｍＶ／桁以下（４０ｍＶ／桁）であった。この結果から、本発明に係るトンネル電界効果トランジスタは、ＭＯＳＦＥＴのサブスレッショルド係数の理論的最小値の６０ｍＶ／桁以下の小さなサブスレッショルド係数で動作可能であることがわかる。
　図１３Ａは、ＴＦＥＴ－１（実施例）におけるゲート電圧（ＶＧ）とドレイン電流（ＩＤＳ）との関係を示すグラフである（ＶＤＳ＝０.０５，０.１０，０.２５，０.５０，１.００Ｖ）。図１３Ｂは、ＴＦＥＴ－１（実施例）におけるドレイン電圧（ＶＤＳ）とドレイン電流（ＩＤＳ）との関係を示すグラフである（ＶＧ＝－０.４０～０.７０Ｖ、０.０５Ｖ刻み）。図１４Ａは、ＴＦＥＴ－２（比較例）におけるゲート電圧（ＶＧ）とドレイン電流（ＩＤＳ）との関係を示すグラフである（ＶＤＳ＝０.０５，０.１０，０.２５，０.５０，１.００Ｖ）。図１４Ｂは、ＴＦＥＴ－２（比較例）におけるドレイン電圧（ＶＤＳ）とドレイン電流（ＩＤＳ）との関係を示すグラフである（ＶＧ＝－０.８～１.２０Ｖ、０.１０Ｖ刻み）。
　図１４Ａおよび図１４Ｂに示されるように、高電子移動度トランジスタ（ＨＥＭＴ）構造を有していない比較例のＴＦＥＴ－２では、ドレイン電圧（ＶＤＳ）が０.５Ｖの場合、ＯＮ電流は４ｎＡ／μｍ程度であった。一方、図１３Ａおよび図１３Ｂに示されるように、高電子移動度トランジスタ（ＨＥＭＴ）構造を有している実施例のＴＦＥＴ－１では、ドレイン電圧（ＶＤＳ）が０.５Ｖの場合、ＯＮ電流は３.５μＡ／μｍ程度（８７５倍）であった。この結果から、本発明に係るトンネル電界効果トランジスタは、電流値が大きいことがわかる。
　本出願は、２０１５年９月３０日出願の特願２０１５－１９３１９６に基づく優先権を主張する。当該出願明細書および図面に記載された内容は、すべて本願明細書に援用される。
　本発明の電界効果トランジスタは、例えば半導体マイクロプロセッサおよび高集積回路に形成されるスイッチ素子として有用である。
　１００　トンネル電界効果トランジスタ
　１１０　基板
　１２０　絶縁膜
　１３０　コアマルチシェルナノワイヤ
　１３１　中心ナノワイヤ
　１３２　第１領域
　１３３　第２領域
　１３４　バリア層
　１３５　変調ドープ層
　１３６　キャップ層
　１３７　第１スペーサー層
　１３８　第２スペーサー層
　１４０　ソース電極
　１５０　ドレイン電極
　１６０　ゲート絶縁膜
　１７０　ゲート電極
　１８０　絶縁保護膜

Claims (5)

  1. 　チャネルと、
    　前記チャネルの一端に直接または間接的に接続されたソース電極と、
    　前記チャネルの他端に直接または間接的に接続されたドレイン電極と、
    　前記チャネルに電界を作用させて、前記チャネルの前記ソース電極側の接合部にトンネル現象を生じさせるとともに、同時に前記チャネルに二次元電子ガスを生じさせるゲート電極と、
    　を有する、トンネル電界効果トランジスタ。
  2. 　（１１１）面を有し、第１導電型にドープされたIV族半導体からなる基板と、
    　前記基板の（１１１）面を被覆した、開口部を有する絶縁膜と、
    　前記開口部内に露出した前記基板の（１１１）面および当該開口部の周囲の前記絶縁膜上に配置された、III－Ｖ族化合物半導体からなるコアマルチシェルナノワイヤと、
    　前記基板に接続された、前記ソース電極および前記ドレイン電極の一方と、
    　前記コアマルチシェルナノワイヤに接続された、前記ソース電極および前記ドレイン電極の他方と、
    　前記コアマルチシェルナノワイヤの側面に配置されたゲート絶縁膜と、
    　前記ゲート絶縁膜上に配置された、前記コアマルチシェルナノワイヤの少なくとも一部に電界を作用させる前記ゲート電極と、
    　を有し、
    　前記コアマルチシェルナノワイヤは、
    　前記開口部内に露出した前記基板の（１１１）面に接続された第１領域と、前記第１領域に接続された、前記第１導電型と異なる第２導電型にドープされた第２領域とを含む、III－Ｖ族化合物半導体からなる、前記チャネルとしての中心ナノワイヤと、
    　そのバンドギャップが前記中心ナノワイヤを構成するIII－Ｖ族化合物半導体よりも大きいIII－Ｖ族化合物半導体からなる、前記中心ナノワイヤの側面を被覆するバリア層と、
    　そのバンドギャップが前記中心ナノワイヤを構成するIII－Ｖ族化合物半導体よりも大きく、かつ前記バリア層を構成するIII－Ｖ族化合物半導体よりも小さい、前記第２導電型のIII－Ｖ族化合物半導体からなる、前記バリア層を被覆する変調ドープ層と、
    　そのバンドギャップが前記中心ナノワイヤを構成するIII－Ｖ族化合物半導体のバンドギャップ以上であるIII－Ｖ族化合物半導体からなる、前記変調ドープ層を被覆するキャップ層と、
    　を有し、
    　前記第１領域は、真性半導体であるか、または前記第２領域の不純物密度よりも低く前記第２導電型にドープされており、
    　前記バリア層および前記キャップ層は、それぞれ、真性半導体であるか、または前記変調ドープ層の不純物密度よりも低く前記第２導電型にドープされており、
    　前記ソース電極およびドレイン電極の他方は、前記中心ナノワイヤの前記第２領域に接続されており、
    　前記ゲート電極は、前記基板の（１１１）面と前記中心ナノワイヤとの接合界面と、前記中心ナノワイヤの前記第１領域とに電界を作用させて、前記接合界面にトンネル現象を生じさせるとともに、同時に前記第１領域に二次元電子ガスを生じさせる、
    　請求項１に記載のトンネル電界効果トランジスタ。
  3. 　前記コアマルチシェルナノワイヤは、前記バリア層および前記変調ドープ層の間に配置されている、前記変調ドープ層を構成するIII－Ｖ族化合物半導体と同じ組成のIII－Ｖ族化合物半導体からなる第１スペーサー層と、前記変調ドープ層および前記キャップ層の間に配置されている、前記変調ドープ層および前記第１スペーサー層を構成するIII－Ｖ族化合物半導体と同じ組成のIII－Ｖ族化合物半導体からなる第２スペーサー層とをさらに有し、
    　前記第１スペーサー層および前記第２スペーサー層のバンドギャップは、前記中心ナノワイヤを構成するIII－Ｖ族化合物半導体のバンドギャップよりも大きく、かつ前記バリア層を構成するIII－Ｖ族化合物半導体のバンドギャップよりも小さい、
    　請求項２に記載のトンネル電界効果トランジスタ。
  4. 　前記変調ドープ層の不純物密度は、１０１７～１０２１ｃｍ－３の範囲内である、請求項２または請求項３に記載のトンネル電界効果トランジスタ。
  5. 　請求項１～４のいずれか一項に記載のトンネル電界効果トランジスタを含むスイッチ素子。
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