TW201712870A - 通道場效電晶體 - Google Patents

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Katsuhiro Tomioka
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Abstract

本發明的通道場效電晶體包括：通道；源電極，直接或間接地連接於所述通道的一端；汲電極，直接或間接地連接於所述通道的另一端；以及閘電極，使電場對所述通道發揮作用，而於所述通道的所述源電極側的接合部產生通道現象，並且同時於所述通道中產生二維電子氣。

Description

通道場效電晶體
本發明是有關於一種包含通道場效電晶體（Tunnel Field Effect Transistor，TFET）結構與高電子移動率電晶體（High Electron Mobility Transistor，HEMT）結構的通道場效電晶體。
半導體微處理器及高積體電路是將金屬-氧化膜-半導體（Metal Oxide Semiconductor，MOS）場效電晶體（Field Effect Transistor，FET）等元件集成於半導體基板上來製造。通常，互補型MOSFET（互補金氧半導體（Complementary Metal Oxide Semiconductor，CMOS））成為積體電路的基本元件（開關元件）。半導體基板的材料主要使用作為IV族半導體的矽。藉由將構成CMOS的電晶體小型化，可提昇半導體微處理器及高積體電路的積體度及性能。將CMOS小型化時的課題之一是電力消耗量的增大。作為電力消耗量的增大的主要原因，可列舉以下2個原因：可搭載於1個微晶片上的CMOS的數量增加、以及由短通道效應（short channel effect）所引起的漏電流增大。該些之中，漏電流的增大會導致供給電壓的增大。因此，針對各CMOS，必須抑制漏電流，並降低驅動電壓。
作為表示CMOS的開關特性的指標，可使用次臨限（subthreshold）係數（mV/位數）。次臨限係數相當於用以使MOSFET變成ON狀態的最低驅動電壓。先前的MOSFET的開關特性是基於電子及電洞（載子）的擴散現象者。因此，於先前的MOSFET中，次臨限係數的理論上的最小值為60 mV/位數，無法實現顯示出比其小的次臨限的開關特性。
作為超越該物理的理論極限，以更小的次臨限係數進行動作的開關元件，報告有通道場效電晶體（TFET）。通道場效電晶體無短通道效應、且能夠以低電壓實現高ON/OFF比，因此被認為是下一代開關元件的有力的候選。近年來，報告有使用III-V族化合物半導體奈米線的通道場效電晶體（例如，參照非專利文獻1）。
於非專利文獻1中記載有一種通道場效電晶體，其包括：p型矽（111）基板、相對於基板面沿著法線方向配置在矽基板的（111）面上的InAs奈米線、連接於矽基板上的源電極、連接於InAs奈米線上的汲電極、以及配置在可對矽基板與InAs奈米線的界面帶來效果的位置上的閘電極。報告有該通道場效電晶體能夠以小的次臨限係數（60 mV/位數以下）進行動作。 現有技術文獻 非專利文獻
非專利文獻1：Tomioka,K.,Yoshimura,M.與Fukui,T.,「使用InAs奈米線-矽異質接面及利用脈衝摻雜技術開啟電壓漂移的Sub 60 mV/decade開關（Sub 60 mV/decade Switch Using an InAs Nanowire-Si Heterojunction and Turn-on Voltage Shift with a Pulsed Doping Technique）」, 「奈米通訊（Nano Lett. ）」, Vol.13, pp.5822-5826.
[發明所欲解決之課題] 但是，於先前的通道場效電晶體中利用通道傳輸，因此存在電流值明顯比MOSFET小這一問題。
本發明的目的在於提供一種能夠以小的次臨限係數（60 mV/位數以下）進行動作、且電流值比先前的通道場效電晶體大的通道場效電晶體。 [解決課題之手段]
本發明者發現將通道場效電晶體（TFET）結構與高電子移動率電晶體（HEMT）結構加以組合，並藉由一個閘電極來同時產生通道現象及二維電子氣（Two-dimensional electron gas，2DEG），藉此可解決所述課題，進一步加以研究而完成了本發明。
即，本發明是有關於以下的通道場效電晶體及開關元件。 [1] 一種通道場效電晶體，其包括：通道；源電極，直接或間接地連接於所述通道的一端；汲電極，直接或間接地連接於所述通道的另一端；以及閘電極，使電場對所述通道發揮作用，而於所述通道的所述源電極側的接合部產生通道現象，並且同時於所述通道中產生二維電子氣。 [2] 如[1]所述的通道場效電晶體，其包括：基板，具有（111）面，被摻雜成第1導電型並包含IV族半導體；絕緣膜，包覆所述基板的（111）面，並具有開口部；核-多殼（core-multishell）奈米線，配置於所述開口部內所露出的所述基板的（111）面及該開口部的周圍的所述絕緣膜上，並包含III-V族化合物半導體；所述源電極及所述汲電極的一者，連接於所述基板上；所述源電極及所述汲電極的另一者，連接於所述核-多殼奈米線上；閘極絕緣膜，配置於所述核-多殼奈米線的側面；以及所述閘電極，配置於所述閘極絕緣膜上，並使電場對所述核-多殼奈米線的至少一部分發揮作用；並且所述核-多殼奈米線包括：作為所述通道的中心奈米線，含有連接於所述開口部內所露出的所述基板的（111）面上的第1區域、及連接於所述第1區域且被摻雜成與所述第1導電型不同的第2導電型的第2區域，並包含III-V族化合物半導體；障壁層，包含其帶隙比構成所述中心奈米線的III-V族化合物半導體大的III-V族化合物半導體，並包覆所述中心奈米線的側面；調變摻雜層，包含其帶隙比構成所述中心奈米線的III-V族化合物半導體大、且比構成所述障壁層的III-V族化合物半導體小的所述第2導電型的III-V族化合物半導體，並包覆所述障壁層；以及覆蓋層，包含其帶隙為構成所述中心奈米線的III-V族化合物半導體的帶隙以上的III-V族化合物半導體，並包覆所述調變摻雜層；並且所述第1區域為本徵半導體、或比所述第2區域的雜質密度低並被摻雜成所述第2導電型，所述障壁層及所述覆蓋層分別為本徵半導體、或比所述調變摻雜層的雜質密度低並被摻雜成所述第2導電型，所述源電極及汲電極的另一者連接於所述中心奈米線的所述第2區域，所述閘電極使電場對所述基板的（111）面與所述中心奈米線的接合界面、及所述中心奈米線的所述第1區域發揮作用，而於所述接合界面產生通道現象，並且同時於所述第1區域中產生二維電子氣。 [3] 如[2]所述的通道場效電晶體，其中所述核-多殼奈米線更包括：第1間隔物層，配置於所述障壁層及所述調變摻雜層之間，並包含組成與構成所述調變摻雜層的III-V族化合物半導體相同的III-V族化合物半導體；以及第2間隔物層，配置於所述調變摻雜層及所述覆蓋層之間，並包含組成與構成所述調變摻雜層及所述第1間隔物層的III-V族化合物半導體相同的III-V族化合物半導體；所述第1間隔物層及所述第2間隔物層的帶隙比構成所述中心奈米線的III-V族化合物半導體的帶隙大、且比構成所述障壁層的III-V族化合物半導體的帶隙小。 [4] 如[2]或[3]所述的通道場效電晶體，其中所述調變摻雜層的雜質密度為1017 cm-3 ～1021 cm-3 的範圍內。 [5] 一種開關元件，其包括如[1]至[4]中任一項所述的通道場效電晶體。 [發明的效果]
根據本發明，可提供一種能夠以小的次臨限係數（60 mV/位數以下）進行動作、且電流值大的通道場效電晶體及開關元件。藉由使用本發明的通道場效電晶體，可抑制半導體微處理器及高積體電路的電力消耗量的增大，並提昇半導體微處理器及高積體電路的積體度及性能。
1.通道場效電晶體 本發明的通道場效電晶體（TFET）包括：通道；源電極，直接或間接地連接於通道的一端；汲電極，直接或間接地連接於通道的另一端；以及閘電極，使電場對通道發揮作用。閘電極使電場對通道發揮作用，而於通道的源電極側的接合部產生通道現象，並且同時於通道中產生二維電子氣。本發明的通道場效電晶體的特徵在於：具有通道場效電晶體（TFET）結構及高電子移動率電晶體（HEMT）結構兩者。圖1是表示本發明的通道場效電晶體的等效電路的一例的圖。以下，作為本發明的通道場效電晶體的一例，對具有包含IV族半導體的基板與包含III-V族化合物半導體的核-多殼奈米線的通道場效電晶體進行說明。
圖2是表示本發明的一實施形態的通道場效電晶體100的構成的剖面示意圖。如圖2所示，本實施形態的通道場效電晶體100包括：基板110、絕緣膜120、核-多殼奈米線130、源電極140、汲電極150、閘極絕緣膜160、閘電極170及絕緣保護膜180。於本實施形態的通道場效電晶體100中，當對閘電極170施加電壓時，在基板110的（111）面與核-多殼奈米線130的中心奈米線131的接合界面產生通道現象，並且於中心奈米線131的外周部產生二維電子氣。以下，對各構成要素進行說明。
基板110包含矽或鍺等IV族半導體，並具有（111）面。基板110被摻雜成第1導電型（n型或p型）。例如，基板為n型矽（111）基板或p型矽（111）基板。
絕緣膜120包覆基板110的（111）面，並具有1個或2個以上的開口部。絕緣膜120於使中心奈米線131自基板110的（111）面成長時作為遮罩圖案發揮功能。絕緣膜120的材料只要可阻礙中心奈米線的成長、且為絕緣體，則並無特別限定。絕緣膜120的材料的例子包括：氧化矽（SiO2 ）、氮化矽（SiN）、氧化鋁（Al2 O3 ）等。絕緣膜120可為1層，亦可包含2層以上。絕緣膜120的膜厚只要可適當地發揮絕緣性能，則並無特別限定。例如，絕緣膜120是膜厚為20 nm的氧化矽膜。
絕緣膜120的開口部貫穿至基板110的（111）面為止，於開口部內基板110的（111）面露出。當製造本實施形態的通道場效電晶體100時，開口部規定中心奈米線131的成長位置、粗細及形狀。開口部的形狀並無特別限定，可任意地決定。開口部的形狀的例子包括：三角形、四邊形、六邊形及圓形。開口部的外接圓的直徑只要是2 nm～500 nm左右即可。當開口部的數量為2個以上時，開口部的中心間距離只要是幾十nm～幾μm左右即可。
核-多殼奈米線130是包含III-V族化合物半導體，且直徑為7.6 nm～1μm、長度為100 nm～100 μm的核-多殼結構的結構體。核-多殼奈米線130以其長軸垂直於基板的（111）面的方式，配置在絕緣膜120的開口部內所露出的基板110的（111）面及其周圍的絕緣膜120上。更具體而言，核-多殼奈米線130的中心奈米線131配置於絕緣膜120的開口部內所露出的基板110的（111）面上，包覆中心奈米線131的側面的障壁層134、調變摻雜層135及覆蓋層136配置於開口部的周圍的絕緣膜120上。如此，藉由將中心奈米線131形成於基板110的（111）面上，而能夠以垂直於（111）面的方式配置中心奈米線131。
圖3A是核-多殼奈米線130的擴大剖面圖。如圖3A所示，核-多殼奈米線130包括：中心奈米線131；障壁層134，包覆中心奈米線131的側面（與在軸方向上延伸的中心線不相交的面）；調變摻雜層135，包覆障壁層134；以及覆蓋層136，包覆調變摻雜層135。所有包覆層（障壁層134、調變摻雜層135及覆蓋層136）包覆中心奈米線131的側面，但未包覆中心奈米線131的2個端面（與在軸方向上延伸的中心線相交的面）。包覆層整體的膜厚並無特別限定，只要是2.8 nm～250 nm左右即可。
中心奈米線131包含III-V族化合物半導體，自基板110的（111）面穿過絕緣膜120的開口部而朝上方延伸。構成中心奈米線131的III-V族化合物半導體可為二元化合物半導體、三元化合物半導體、四元化合物半導體、包含其以上的元素的半導體的任一種。二元化合物半導體的例子包括：InAs、InP、GaAs、GaN、InSb、GaSb及AlSb。三元化合物半導體的例子包括：AlGaAs、InGaAs、InGaN、AlGaN、GaNAs、InAsSb、GaAsSb、InGaSb及AlInSb。四元化合物半導體的例子包括：InGaAlN、AlInGaP、InGaAsP、GaInAsN、InGaAlSb、InGaAsSb及AlInGaPSb。中心奈米線131的粗細（與軸方向正交的剖面的外接圓的直徑）只要是2 nm～500 nm左右即可。另外，中心奈米線131的長度只要是100 nm～100 μm左右即可。例如，中心奈米線131是粗細為30 nm或70 nm的In0.7 Ga0.3 As奈米線。
中心奈米線131包括：第1區域132，連接於基板110的（111）面上，並作為通道發揮功能；以及第2區域133，連接於第1區域132上，並被摻雜成與基板110的導電型（第1導電型）不同的第2導電型（p型或n型）。第1區域132為本徵半導體、或比第2區域133的雜質密度低並被摻雜成第2導電型（p型或n型）。較佳為第1區域132為本徵半導體。例如，當基板110為p型矽（111）基板時，第1區域132包含無摻雜的In0.7 Ga0.3 As奈米線，第2區域133包含被摻雜成n型的In0.7 Ga0.3 As奈米線。另外，當基板110為n型矽（111）基板時，第1區域132包含無摻雜的In0.7 Ga0.3 As奈米線，第2區域133包含被摻雜成p型的In0.7 Ga0.3 As奈米線。第2區域133連接於汲電極150上。中心奈米線131的第1區域132與基板110的（111）面形成基本上無位錯且無缺陷的接合界面。
障壁層134包覆中心奈米線131的側面。障壁層134承擔使高電子移動率電晶體（HEMT）的閾值變成正（當對閘電極170施加正的閘極電壓時，於中心奈米線131內形成二維電子氣）的功能。障壁層134接觸絕緣膜120，但未接觸基板110。障壁層134包含帶隙比構成中心奈米線131的III-V族化合物半導體大、且帶隙比構成調變摻雜層135的III-V族化合物半導體大的III-V族化合物半導體。另外，構成障壁層134的III-V族化合物半導體為本徵半導體、或比調變摻雜層135的雜質密度低並被摻雜成第2導電型（p型或n型）。較佳為障壁層134為本徵半導體。構成障壁層134的III-V族化合物半導體只要滿足該些條件，則並無特別限定。構成障壁層134的III-V族化合物半導體的例子與構成所述中心奈米線131的III-V族化合物半導體的例子相同。障壁層134的膜厚並無特別限定，例如只要是0.5 nm～10 nm左右即可。例如，當中心奈米線131為InGaAs奈米線時，障壁層134是膜厚為8 nm的未經摻雜的InP層。
調變摻雜層135包覆障壁層134。調變摻雜層135接觸絕緣膜120，但未接觸基板110。調變摻雜層135包含帶隙比構成中心奈米線131的III-V族化合物半導體大、且帶隙比構成障壁層134的III-V族化合物半導體小的III-V族化合物半導體。構成調變摻雜層135的III-V族化合物半導體的例子與構成所述中心奈米線131的III-V族化合物半導體的例子相同。構成調變摻雜層135的III-V族化合物半導體被摻雜成第2導電型。調變摻雜層135的雜質密度較佳為1017 cm-3 ～1020 cm-3 的範圍內。調變摻雜層135的膜厚並無特別限定，只要是0.3 nm～10 nm左右即可。例如，當中心奈米線131為InGaAs奈米線，障壁層134為InP層時，調變摻雜層135是膜厚為5 nm的摻雜有Si的InAlAs層。
覆蓋層136包覆調變摻雜層135。覆蓋層136承擔使核-多殼奈米線130的表面鈍化的功能、及與閘極絕緣膜160形成良好的接合界面的功能。覆蓋層136接觸絕緣膜120，但未接觸基板110。覆蓋層136包含帶隙為構成中心奈米線131的III-V族化合物半導體的帶隙以上的III-V族化合物半導體。另外，構成覆蓋層136的III-V族化合物半導體為本徵半導體、或比調變摻雜層135的雜質密度低並被摻雜成第2導電型（p型或n型）。較佳為覆蓋層136為本徵半導體。構成覆蓋層136的III-V族化合物半導體只要滿足該些條件，則並無特別限定。例如，構成覆蓋層136的III-V族化合物半導體可與構成中心奈米線131的III-V族化合物半導體相同。構成覆蓋層136的III-V族化合物半導體的例子與構成所述中心奈米線131的III-V族化合物半導體的例子相同。覆蓋層136的膜厚並無特別限定，只要是1 nm～10 nm左右即可。例如，當中心奈米線131為InGaAs奈米線時，覆蓋層136是膜厚為7 nm的未經摻雜的InGaAs層。
圖3B是核-多殼奈米線130的變形例的擴大剖面圖。如圖3B所示，核-多殼奈米線130可進而具有配置在障壁層134與調變摻雜層135之間的第1間隔物層137、及配置在調變摻雜層135與覆蓋層136之間的第2間隔物層138。第1間隔物層137及第2間隔物層138均接觸絕緣膜120，但未接觸基板110。另外，第1間隔物層137及第2間隔物層138均包含組成與構成調變摻雜層135的III-V族化合物半導體相同的III-V族化合物半導體。構成第1間隔物層137的III-V族化合物半導體的帶隙比構成中心奈米線131的III-V族化合物半導體的帶隙大、且比構成障壁層134的III-V族化合物半導體的帶隙小。第1間隔物層137及第2間隔物層138的膜厚例如只要是1 nm～10 nm左右即可。例如，當中心奈米線131為InGaAs奈米線，障壁層134為InP層，調變摻雜層135為InAlAs層時，第1間隔物層137及第2間隔物層138分別是膜厚為10 nm的未經摻雜的InAlAs層。
源電極140連接於通道場效電晶體100的源極區域，汲電極150連接於通道場效電晶體100的汲極區域。例如，當基板110作為源極區域發揮功能，中心奈米線131的第1區域132作為通道發揮功能，中心奈米線131的第2區域133作為汲極區域發揮功能時，如圖2所示，源電極140連接於基板110，汲電極150連接於中心奈米線131的第2區域133。另一方面，當中心奈米線131的第2區域133作為源極區域發揮功能，中心奈米線131的第1區域132作為通道發揮功能，基板110作為汲極區域發揮功能時，源電極140連接於中心奈米線131的第2區域133，汲電極150連接於基板110。連接於基板110的電極的種類並無特別限定，但較佳為可與基板110進行歐姆接觸的金屬膜、合金膜、金屬多層膜或矽化物金屬膜。可與基板110進行歐姆接觸的金屬多層膜的例子包括：Ti/Au多層膜及Ni/Au多層膜。可與基板110進行歐姆接觸的矽化物金屬膜的例子包括：NiSi膜及TiSi膜。連接於中心奈米線131的第2區域133的電極的種類並無特別限定，但較佳為可與第2區域133進行歐姆接觸的金屬膜、合金膜或金屬多層膜。可與第2區域133進行歐姆接觸的金屬膜的例子包括：Mo。可與第2區域133進行歐姆接觸的多層金屬膜的例子包括：Ti/Au多層膜、Ni/Ge/Au多層膜、Ge/Au/Ni/Au多層膜、Ti/Pt/Au多層膜及Ti/Pd/Au多層膜。於本實施形態中，源電極140為形成於基板110上的Ti/Au多層膜，汲電極150為配置於核-多殼奈米線130及絕緣保護膜180上的Ti/Au多層膜或Ge/Au/Ni/Au多層膜。
閘極絕緣膜160包覆核-多殼奈米線130的側面（除兩端面以外的所有面）。閘極絕緣膜160的材料只要是絕緣體，則並無特別限定，但較佳為高電介質。閘極絕緣膜160的材料的例子包括：氧化矽（SiO2 ）、氧化鋁（Al2 O3 ）、鋁酸鉿（HfAlOx ）、氧化鋯（ZrO2 ）及氧化鑭（La2 O3 ）。例如，閘極絕緣膜160是膜厚為14 nm的鋁酸鉿膜。
閘電極170以覆蓋核-多殼奈米線130的第1區域132的周圍的方式配置於閘極絕緣膜160上。於本實施形態中，閘電極170配置於閘極絕緣膜160上。閘電極170使電場對通道（中心奈米線131的第1區域132）發揮作用而同時產生通道現象及二維電子氣。具體而言，閘電極170使電場對基板110的（111）面與中心奈米線131的接合界面、及中心奈米線131的第1區域132發揮作用。閘電極170藉由使電場對基板110與中心奈米線131的接合界面發揮作用，而於該接合界面產生通道現象。同時，閘電極170藉由使電場對中心奈米線131的第1區域132發揮作用，而於中心奈米線131的外周部產生二維電子氣。閘電極170的上端的位置與中心奈米線131中的第1區域132及第2區域133的邊界的位置的關係如圖2的概略圖所示，較佳為閘電極170的上端位於比第1區域132及第2區域133的邊界更下側（基板110側），但並無特別限定。
只要具有導電性，則閘電極170的種類並無特別限定，例如為金屬膜、金屬多層膜、金屬化合物膜或其以外的導電性膜。構成金屬膜的金屬的例子包括：W、Ti、Pt、Au及Mo。金屬多層膜的例子包括：Ti/Au多層膜。金屬化合物膜的例子包括：氮化鉭（TaN）膜及氮化鎢（WN）膜。於本實施形態中，閘電極170為形成於閘極絕緣膜160上的Ti/Au多層膜。
絕緣保護膜180是包覆核-多殼奈米線130、閘極絕緣膜160及閘電極170的包含絕緣樹脂的膜。
於本實施形態的通道場效電晶體100中，包含IV族半導體的基板110的（111）面與包含III-V族化合物半導體的中心奈米線131的接合界面較佳為無位錯且無缺陷，但亦可包含少數的位錯或缺陷。具體而言，所述接合界面中的誤置位錯（misfit dislocation）的週期只要比根據構成基板110的IV族半導體與構成中心奈米線131的III-V族化合物半導體的晶格失配（lattice mismatch）所計算的誤置位錯的週期大即可。另外，所述接合界面中的貫穿位錯的密度只要是0個/cm2 ～1010 個/cm2 的範圍內即可。藉由後述的製造方法來形成中心奈米線131，藉此可製造具有基本上無位錯且無缺陷的接合界面的本實施形態的通道場效電晶體100。
於本實施形態的通道場效電晶體100中，包含IV族半導體的基板110的（111）面與包含III-V族化合物半導體的中心奈米線131的接合界面作為通道層發揮功能。例如，當基板110作為源極區域發揮功能時，藉由對閘電極170施加正的電壓，源極區域（基板110）內的載子藉由通道現象而於通道區域（中心奈米線131的第1區域132）內移動（變成ON狀態）。另一方面，當中心奈米線131的第2區域133作為源極區域發揮功能時，通道區域（中心奈米線的第1區域）內的載子藉由通道現象而於汲極區域（基板110）內移動（變成ON狀態）。該動作相當於CMOS開關的n型或p型MOSFET的開關動作。接合界面的能量障壁的高度根據構成中心奈米線131的III-V族化合物半導體的種類而變化，因此藉由改變III-V族化合物半導體的種類，可任意地控制ON狀態所需的供給電壓。
另外，於本實施形態的通道場效電晶體100中，藉由對閘電極170施加正的電壓，於通道區域（中心奈米線131的第1區域132）的外周部產生高移動率的二維電子氣，源極區域（基板110或中心奈米線131的第2區域133）內的載子經由通道區域（中心奈米線131的第1區域132）的二維電子氣而移動至汲極區域（中心奈米線131的第2區域133或基板110）內（變成ON狀態）。即，本實施形態的通道場效電晶體100不僅作為通道場效電晶體（TFET）進行動作，亦作為高電子移動率電晶體（HEMT）進行動作。因此，本實施形態的通道場效電晶體100可實現比先前的通道場效電晶體大的電流值。
圖4是基板110為p型矽（111）基板，中心奈米線131的第2區域133被摻雜成n型時的通道場效電晶體100的能帶結構的示意圖。圖5是基板110為n型矽（111）基板，中心奈米線131的第2區域133被摻雜成p型時的通道場效電晶體100的能帶結構的示意圖。如該些圖所示，於本實施形態的通道場效電晶體100中，藉由對閘電極170施加正的電壓，基板110內的載子藉由通道現象而於中心奈米線131內移動，並且於中心奈米線131內移動的載子於二維電子氣內高速移動（變成ON狀態）。如此，本實施形態的通道場效電晶體100可同時實現通道傳輸及利用二維電子氣的開關，藉此使小的次臨限係數（60 mV/位數以下）與電流值的增大並存（參照實施例）。
藉由將本實施形態的通道場效電晶體100用作開關元件，可削減半導體元件的消耗電力。其結果，亦可實現節能及環境負荷減少。
2.通道場效電晶體的製造方法 繼而，對本實施形態的通道場效電晶體100的製造方法進行說明。圖6A～圖6C及圖7A、圖7B是表示本實施形態的通道場效電晶體100的製造方法的一例的剖面示意圖。如該些圖所示，本實施形態的通道場效電晶體100例如可藉由如下步驟來製造：1）準備基板110的第1步驟（圖6A），2）形成核-多殼奈米線130的第2步驟（圖6B及圖6C），3）形成閘電極170的第3步驟（圖7A），以及4）形成源電極140及汲電極150的第4步驟（圖7B）。以下，對各步驟進行說明。
1）基板的準備 於第1步驟中，準備由具有開口部的絕緣膜120包覆的基板110（圖6A）。基板110的種類只要是具有（111）面的包含IV族半導體的基板，則並無特別限定。基板110被摻雜成第1導電型（n型或p型）。例如，基板110為n型矽（111）基板或p型矽（111）基板。當基板110為不具有（111）面的基板（矽（100）基板等）時，藉由各向異性蝕刻等來使（111）面露出。
絕緣膜120的材料只要是無機絕緣材料，則並無特別限定。無機絕緣材料的例子包括：氧化矽、氮化矽等。包覆（111）面的絕緣膜120的厚度並無特別限定，例如只要是20 nm左右即可。氧化矽膜例如可藉由對矽基板進行熱氧化來形成。當然，絕緣膜120亦可藉由濺鍍法等一般的薄膜形成法來形成。
於絕緣膜120中形成用以使中心奈米線131成長的1個或2個以上的開口部。開口部可藉由使用電子束微影或光微影、奈米壓印微影等微細圖案加工技術來形成。基板110的（111）面穿過開口部而朝外部露出。開口部的形狀並無特別限定，可任意地決定。開口部的形狀的例子包括：三角形、四邊形、六邊形及圓形。開口部的外接圓的直徑例如只要是2 nm～100 nm左右即可。若開口部過大，則存在於基板110的（111）面與中心奈米線131的接合界面上形成多個位錯或缺陷之虞。當將多個開口部週期性地排列於1個基板110上時，開口部的間隔只要是10 nm～幾μm左右即可。
通常，於基板110的表面上形成有自然氧化膜。該自然氧化膜阻礙中心奈米線131的成長，因而較佳為將其去除。因此，較佳為於覆蓋基板110的（111）面的絕緣膜120中設置開口部後，進行高溫熱處理，藉此將形成於開口部內所露出的（111）面上的自然氧化膜去除。高溫熱處理例如只要於氫氣或氮氣、氬氣等惰性氣體環境中，以約900℃的條件進行熱處理即可。藉由如所述般進行高溫熱處理，將包覆穿過開口部而露出的（111）面的自然氧化膜去除，並且自IV族半導體與自然氧化膜的界面上的結晶結構中去除氧原子。III族原子或V族原子代替氧原子吸附於去除了該氧原子的部位上（後述）。
高溫熱處理後的（111）面包含1×1結構。然而，若直接降低基板110的溫度，則如圖8中所示的分類（化合物半導體成長溫度範圍）般於基板110的表面上形成不規則的原子排列。但是，若將溫度進一步降低至400℃左右為止，則基板110的表面再次恢復成1×1結構。因此，於本實施形態的製造方法中，於高溫熱處理後將基板110的溫度暫時下降至低溫（約400℃左右）。此處，所謂「低溫」，是指比使中心奈米線131成長所需的溫度低的溫度。藉由如所述般降低基板110的溫度，可將基板110的（111）2×1面轉換成（111）1×1面。所謂「（111）2×1面」，如圖9A所示，是指構成原子排列的最小單位變成2原子間隔×1原子間隔的面。另一方面，所謂「（111）1×1面」，如圖9B所示，是指構成原子排列的最小單位變成1原子間隔×1原子間隔的面。
如後述般，基板110的（111）1×1面藉由III族元素或V族元素而轉換成（111）A面或（111）B面。此處，所謂「（111）A面」，是指於最表面的IV族原子上帶有V族原子的結構、或最表面的IV族原子經III族原子取代的結構。另外，所謂「（111）B面」，是指於最表面的IV族原子上帶有III族原子的結構、或最表面的IV族原子經V族原子取代的結構。
藉由將基板110的（111）1×1面設成（111）A面或（111）B面，可容易使III-V族化合物半導體自該面成長。III-V族化合物半導體的（111）A面或（111）B面是包含（111）2×2面，即最小單位為2原子間隔×2原子間隔的週期的結構。藉此，若以比2原子間隔×2原子間隔小的最小單位將III族元素或V族元素配置於IV族半導體基板的表面上，則III-V族化合物半導體容易於該表面上成長。
另一方面，報告有藉由對矽基板進行熱處理而容易產生的（111）面的穩定結構為（111）7×7面（「表面科學（Surf.Sci.）」Vol.164,（1985）,p.367-392）。即便將（111）7×7面轉換成（111）A面或（111）B面，最小單位亦變成7原子間隔×7原子間隔的排列週期。該最小單位比III-V族化合物半導體的結晶結構中的排列週期的最小單位大。因此，III-V族化合物半導體難以於該表面上成長。
用以將基板110的（111）2×1面變成（111）1×1面的低溫熱處理只要於約350℃～450℃（例如，約400℃）的溫度下進行即可。低溫熱處理較佳為於氫氣、氮氣、氬氣、氦氣等惰性氣體環境下進行。
藉由低溫熱處理來將基板110的（111）2×1面轉換成（111）1×1面，並且將III族原料或V族原料供給至基板110的表面來轉換成（111）A面或（111）B面。III族原料較佳為包含硼、鋁、鎵、銦或鈦（亦可為有機金屬化合物）的氣體。III族原料例如為三甲基銦等有機烷基金屬化合物。V族原料較佳為包含氮、磷、砷、銻或鉍（亦可為有機金屬化合物）的氣體。V族原料例如為氫化砷（胂；AsH3 ）。III族原料或V族原料的供給較佳為於400℃～500℃下進行。
將基板110的表面轉換成（111）A面或（111）B面的步驟可於將基板110的表面轉換成（111）1×1面的步驟後進行，但亦可與轉換成（111）1×1面的步驟同時進行。即，可一面藉由約400℃下的低溫熱處理來將基板110的（111）面轉換成（111）1×1面，一面亦供給III族原料或V族原料來轉換成（111）A面或（111）B面。
如上所述，當於高溫（例如900℃）下對基板110進行熱處理來去除自然氧化膜時，自（111）面上去除氧原子。若於去除了氧原子的狀態下變成（111）1×1面，則形成IV族元素彼此的鍵結斷開的部分。如圖8所示，進行高溫熱處理後的（111）面包含1×1結構，若直接降低溫度，則於表面上形成各種不規則的週期的原子排列。藉由將溫度進一步降低至400℃左右為止，（111）面恢復成1×1結構。經恢復的1×1結構的於熱力學上不穩定，若於該狀態下供給III族元素或V族元素，則III族元素或V族元素如與最表面的IV族原子（例如矽原子）調換般，III族原子或V族原子進行表面吸附，而形成（111）A面或（111）B面。因此，比較容易獲得（111）A面或（111）B面。
2）核-多殼奈米線的製作 於第2步驟中，形成核-多殼奈米線130（圖6B及圖6C）。更具體而言，使中心奈米線131自絕緣膜120的開口部內所露出的基板110的（111）面成長（圖6B），繼而於中心奈米線131的側面形成多個包覆層（圖6C）。此時，較佳為於使中心奈米線131成長前，藉由交替原料供給調變法來於基板110的（111）面上形成III-V族化合物半導體的薄膜。
[交替原料供給調變法] 對基板110交替地提供含有III族元素的原料氣體與含有V族元素的原料氣體（以下稱為「交替原料供給調變法」），而於絕緣膜120的開口部內所露出的（111）A面或（111）B面上形成III-V族化合物半導體的薄膜。利用該交替原料供給調變法的薄膜形成較佳為於比為了使中心奈米線131成長所需的溫度低的溫度下進行。例如，利用交替原料供給調變法的薄膜形成只要於約400℃下進行、或一面自400℃起升溫一面進行即可。
具體而言，當於基板110上形成有（111）A面時，首先供給含有III族元素的原料氣體，其後供給含有V族元素的原料氣體。進而，交替地重複供給含有III族元素的原料氣體與含有V族元素的原料氣體。另一方面，當於基板110上形成有（111）B面時，首先供給含有V族元素的原料氣體，其後供給含有III族元素的原料氣體。進而，交替地重複供給含有V族元素的原料氣體與含有III族元素的原料氣體。
含有V族元素的原料氣體的供給時間及含有III族元素的原料氣體的供給時間分別只要為幾秒左右即可。另外，較佳為在含有V族元素的原料氣體的供給與含有III族元素的原料氣體的供給之間設置幾秒的間隔。只要交替地供給含有V族元素的原料氣體與含有III族元素的原料氣體，直至III-V族化合物半導體的薄膜變成所期望的厚度為止即可。藉由重複供給氣體幾次，而形成III-V族化合物半導體的薄膜。
該交替原料供給調變法亦具有即便於將基板110的（111）1×1面轉換成（111）A面或（111）B面時存在無法轉換的部位，亦可再形成（111）A面或（111）B面這一補償效果。其原因在於：藉由交替原料供給調變法，IV族元素與III族元素或V族元素進行鍵結。
其後，為了使中心奈米線131成長而提昇基板溫度，但藉由交替原料供給調變法所形成的III-V族化合物半導體的薄膜防止吸附於基板上的III族元素或IV族元素因熱而分離。
[中心奈米線的形成] 於形成III-V族化合物半導體的薄膜後，使包含III-V族化合物半導體的中心奈米線131自基板110的（111）面，透過絕緣膜120的開口部而成長（圖6B）。中心奈米線131的成長例如藉由有機金屬化學氣相磊晶法（以下亦稱為「MOVPE（Metalorganic Vapour Phase Epitaxy）法」）、或分子束磊晶法（以下亦稱為「MBE（Molecular Beam Epitaxy）法」）等來進行。較佳為中心奈米線131的成長藉由MOVPE法來進行。再者，於絕緣膜120的開口部以外的區域，藉由絕緣膜120來阻礙中心奈米線131的成長。
利用MOVPE法的中心奈米線131的形成可使用通常的MOVPE裝置來進行。即，只要於規定的溫度且減壓條件下，提供含有III族元素的原料氣體及含有V族元素的原料氣體即可。例如，當形成InAs奈米線時，只要於約540℃下提供含有三甲基銦及氫化砷的氣體即可。另外，當形成GaAs奈米線時，只要於約750℃下提供含有三甲基鎵及氫化砷的氣體即可。另外，當形成InGaAs奈米線時，只要於約670℃下提供含有三甲基銦、三甲基鎵及氫化砷的氣體即可。
藉由以上的程序，可將包含III-V族化合物半導體的中心奈米線131以其長軸相對於（111）面垂直的方式形成於基板110的（111）面上。以所述方式形成的中心奈米線131與基板110的（111）面的接合界面基本上無位錯且無缺陷。
所形成的中心奈米線131的至少第2區域133被摻雜成與基板110不同的第2導電型（p型或n型）。例如，於藉由MOVPE法來形成III-V族化合物半導體奈米線的期間內供給摻雜氣體或摻雜有機金屬，藉此可將p型摻雜劑或n型摻雜劑摻雜至中心奈米線131中。摻雜氣體及摻雜有機金屬的種類於摻雜成p型的情況下，只要是含有C、Zn或Te者，則並無特別限定，於摻雜成n型的情況下，只要是含有C、Si、Ge、Sn、O、S、Se或Te者，則並無特別限定。例如，於形成中心奈米線131的第1區域132後，同時供給含有VI族原子的氣體或有機金屬材料與中心奈米線131的材料，藉此可形成變成第2區域133的p型的III-V族化合物半導體奈米線。同樣地，於藉由MOVPE法來形成中心奈米線131的第1區域132後，同時供給含有IV族原子的氣體或有機金屬材料與中心奈米線131的材料，藉此可形成變成第2區域133的n型的III-V族化合物半導體奈米線。除此以外，藉由對變成中心奈米線131的第2區域133的部分植入包含VI族原子的離子，亦可將第2區域133變成p型。同樣地，利用離子注入法對變成中心奈米線131的第2區域133的部分植入包含IV族原子的離子，藉此可將第2區域133變成n型。
於本實施形態的通道場效電晶體100中，通道場效電晶體（TFET）結構中的上升電壓與高電子移動率電晶體（HEMT）結構中的閾值電壓必須一致。為了達成該目標，而控制中心奈米線131的第1區域132的雜質密度，並以與HEMT結構中的閾值電壓一致的方式調整TFET結構中的上升電壓。例如，於形成中心奈米線131的第1區域132的期間內斷續地摻雜第1導電型的摻雜劑（脈衝摻雜），藉此可使TFET結構中的上升電壓偏移（國際公開第2015/022777號）。於此情況下，第1區域132中的第1導電型的摻雜劑的密度小於第1區域132中的第2導電型的摻雜劑的密度。如所述般利用脈衝摻雜控制第1區域132的雜質密度，藉此可調整TFET結構中的上升電壓。
[包覆層的形成] 於形成中心奈米線131後，於中心奈米線131的側面形成包覆層（圖6C）。更具體而言，於中心奈米線131的側面形成障壁層134，繼而於障壁層134上依次積層調變摻雜層135及覆蓋層136（或者第1間隔物層137、調變摻雜層135、第2間隔物層138及覆蓋層136）。包覆層的形成例如藉由有機金屬化學氣相磊晶法（以下亦稱為「MOVPE法」）、或分子束磊晶法（以下亦稱為「MBE法」）等來進行。就減少作業步驟的觀點而言，包覆層的形成方法較佳為與中心奈米線131的製造方法相同。
為了於中心奈米線131的側面形成包覆層，較佳為比中心奈米線131的長度方向更促進矢徑方向的成長。於促進矢徑方向的成長時，只要將基板110的溫度自使中心奈米線131成長時的溫度下降50℃～200℃左右即可。藉此，中心奈米線131的側面的成長速度大於中心奈米線131的長度方向的成長速度，可實現於中心奈米線131的側面形成包覆層的橫向成長。縱向的成長並非必須被完全地阻礙。當以包覆中心奈米線131的上側的端面的方式形成包覆層時，只要藉由機械研磨等來使中心奈米線131及各包覆層的端面露出即可。
於依次形成障壁層134（第1間隔物層137）、調變摻雜層135（第2間隔物層138）及覆蓋層136時，只要於包覆層的形成過程中切換所供給的原料氣體的種類即可。例如，於自包含InGaAs的中心奈米線131側起，形成於矢徑方向上依次積層有InP（障壁層134）、δ-摻雜InAlAs（調變摻雜層135）、InGaAs（覆蓋層136）的結構（參照圖3A）的包覆層時，只要供給三甲基銦氣體及第三丁基膦氣體並於580℃下使InP（障壁層134）成長；繼而，供給三甲基銦氣體、三甲基鋁氣體、氫化砷氣體及單矽烷氣體並於580℃下使InAlAs（調變摻雜層135）成長；繼而，供給三甲基銦氣體、三甲基鎵氣體及氫化砷氣體並於580℃下使InGaAs（覆蓋層136）成長即可。另外，於自包含InGaAs的中心奈米線131側起，形成於矢徑方向上依次積層有InP（障壁層134）、InAlAs（第1間隔物層137）、δ-摻雜InAlAs（調變摻雜層135）、InAlAs（第2間隔物層138）、InGaAs（覆蓋層136）的結構（參照圖3B）的包覆層時，只要供給三甲基銦氣體及第三丁基膦氣體並於580℃下使InP（障壁層134）成長；繼而，供給三甲基銦氣體、三甲基鋁氣體及氫化砷氣體並於580℃下使InAlAs（第1間隔物層137）成長；繼而，供給三甲基銦氣體、三甲基鋁氣體、氫化砷氣體及單矽烷氣體並於580℃下使InAlAs（調變摻雜層135）成長；繼而，供給三甲基銦氣體、三甲基鋁氣體及氫化砷氣體並於580℃下使InAlAs（第2間隔物層138）成長；繼而，供給三甲基銦氣體、三甲基鎵氣體及氫化砷氣體並於580℃下使InGaAs（覆蓋層136）成長即可。
調變摻雜層135被摻雜成第2導電型（n型或p型）。障壁層134及覆蓋層136存在被摻雜成第2導電型（p型或n型）的情況，亦存在未被摻雜的情況。第1間隔物層137及第2間隔物層138存在被摻雜成第1導電型（n型或p型）或第2導電型（p型或n型）的情況，亦存在未被摻雜的情況。藉由MOVPE法來同時供給含有IV族原子的氣體或有機金屬材料與包覆層的材料，藉此可形成n型的包覆層。同樣地，藉由同時供給含有VI族原子的氣體或有機金屬材料與包覆層的材料，可形成p型的包覆層。摻雜氣體及摻雜有機金屬的種類於摻雜成n型的情況下，只要是含有C、Si、Ge、Sn、O、S、Se或Te者，則並無特別限定，於摻雜成p型的情況下，只要是含有C、Zn或Te者，則並無特別限定。載子的濃度並無特別限定，只要是1×1016 cm-3 ～5×1020 cm-3 左右即可。
3）閘電極的形成 於第3步驟中，形成閘電極170（圖7A）。具體而言，於中心奈米線131的側面形成閘極絕緣膜160，於其上形成閘電極170。形成閘極絕緣膜160的方法並無特別限定。例如，只要使用原子層沈積（Atomic Layer Deposition，ALD）法等形成包含氧化矽（SiO2 ）、氧化鋁（Al2 O3 ）、氧化鉿（HfO2 ）、氧化鋯（ZrO2 ）及氧化鑭（La2 O3 ）的膜即可。另外，形成閘電極160的方法亦無特別限定。例如，只要使用光微影法，並利用抗蝕劑膜遮蔽電極形成預定部位以外的區域，使金或鉑、鈦、鉻、鋁、鈀、鉬等金屬或多晶矽等半導體進行蒸鍍，將抗蝕劑膜去除（剝離）即可。另外，亦可於使鈦進行蒸鍍後，進而使金進行蒸鍍來形成多層，而作為二層結構的電極。亦可於形成閘電極170後，形成保護核-多殼奈米線130、閘極絕緣膜160及閘電極170的絕緣保護膜180。絕緣保護膜180例如為包含絕緣樹脂的膜。
4）源電極及汲電極的形成 於第4步驟中，形成源電極140及汲電極150（圖7B）。形成源電極140及汲電極150的方法並無特別限定。例如，只要與閘電極170同樣地使用光微影法來形成即可。
藉由以上的程序，可製造本實施形態的通道場效電晶體100。
本實施形態的通道場效電晶體100的製造方法因不使用金屬觸媒而形成核-多殼奈米線130，故可不受金屬污染的影響而以高品質的結晶結構形成元件。另外，本實施形態的通道場效電晶體100的製造方法藉由適宜選擇IV族半導體及III-V族化合物半導體的種類，可不使用精密的摻雜技術而製造具有所期望的特性的通道場效電晶體。進而，於本實施形態的通道場效電晶體100的製造方法中，當形成包含InGaAs等混晶半導體的中心奈米線131時，僅使In組成變化，接合界面的能帶不連續性便顯示出相互相反的性質。因此，藉由利用該性質，僅使包含III-V族化合物半導體的中心奈米線131成長1次，便可製造顯示出不同的開關特性的通道場效電晶體100。
再者，目前為止，作為本發明的通道場效電晶體的一例，對具有包含IV族半導體的基板與包含III-V族化合物半導體的核-多殼奈米線的場效電晶體進行了說明，但本發明的通道場效電晶體並不限定於此。如上所述，本發明的通道場效電晶體只要具有通道場效電晶體（TFET）結構及高電子移動率電晶體（HEMT）結構兩者，則例如亦可為如鰭式場效電晶體（Fin Field Effect Transistor，FinFET）或具有立體閘極結構的HEMT等般的結構。本發明的通道場效電晶體例如可代替如目前所市售的通信用的HEMT或車載用的AlGaN/GaN功率HEMT等來使用。 實施例
以下，參照實施例對本發明進行詳細說明，但本發明並不由該些實施例限定。
1.本發明的通道場效電晶體的製作 （1）TFET-1的製作（實施例） 對p型矽（111）基板（載子濃度：7×1018 cm-3 ）進行熱氧化處理，而於表面形成膜厚為20 nm的氧化矽膜。藉由電子束微影及濕式化學蝕刻來於氧化矽膜上週期性地形成開口部，而使矽基板的表面露出。將開口部的形狀設為六邊形，將開口部的大小（外接圓的直徑）設為30 nm。
將形成有開口部的基板設置於減壓橫型MOVPE裝置（HR2339；大陽日酸股份有限公司）中。使矽基板的溫度上升至925℃並維持5分鐘，藉此去除形成於矽基板的開口部表面上的自然氧化膜。繼而，使矽基板的溫度自925℃下降至400℃。將氫化砷與氫氣（載氣）一同供給。將氫化砷的分壓設為1.3×10-4 atm。
繼而，藉由交替原料供給調變法來於矽基板的開口部形成InGaAs的薄膜。具體而言，將三甲基銦及三甲基鎵的供給1秒、由氫氣所形成的間隔2秒、氫化砷的供給1秒、由氫氣所形成的間隔2秒的組合設為1個循環，並歷時2分鐘重複20次。將三甲基銦的分壓設為4.7×10-7 atm，將三甲基鎵的分壓設為5.7×10-7 atm，將氫化砷的分壓設為1.3×10-4 atm。
繼而，使矽基板的溫度上升後，藉由MOVPE法來使粗細（外接圓的直徑）為30 nm、長度為1.2 μm的In0.7 Ga0.3 As奈米線（中心奈米線）成長。具體而言，使矽基板的溫度自400℃上升至670℃後，將三甲基銦、三甲基鎵及氫化砷與氫氣一同供給，而使長度為100 nm的In0.7 Ga0.3 As奈米線（第1區域）成長。此時，配合三甲基銦、三甲基鎵及氫化砷的連續供給，斷續地供給二乙基鋅。於供給二乙基鋅時，將二乙基鋅的供給1秒、間隔29秒的組合設為1個循環，並重複30次循環。將三甲基銦的分壓設為4.7×10-7 atm，將三甲基鎵的分壓設為5.7×10-7 atm，將氫化砷的分壓設為1.3×10-4 atm，將二乙基鋅的分壓設為3.0×10-7 atm。第1區域中的摻雜劑（Zn）的濃度為1×1015 cm-3 。繼而，將三甲基銦、三甲基鎵、氫化砷及單矽烷與氫氣一同供給，而使長度為1.1 μm的n型In0.7 Ga0.3 As奈米線（第2區域）成長。將三甲基銦的分壓設為4.9×10-7 atm，將三甲基鎵的分壓設為5.7×10-7 atm，將氫化砷的分壓設為1.3×10-4 atm，將單矽烷的分壓設為7×10-8 atm。第2區域中的摻雜劑（Si）的濃度為5×1018 cm-3 。
繼而，於In0.7 Ga0.3 As奈米線（中心奈米線）的周圍（主要為側面）依次形成InP層（障壁層）、In0.5 Al0.5 As層（第1間隔物層）、δ-摻雜InAlAs層（調變摻雜層）、In0.5 Al0.5 As層（第2間隔物層）、In0.7 Ga0.3 As層（覆蓋層）（參照圖3B）。具體而言，將矽基板的溫度設為580℃，將三甲基銦氣體及第三丁基膦氣體與氫氣一同供給，而於In0.7 Ga0.3 As奈米線（中心奈米線）的側面形成膜厚為5 nm的InP層（障壁層）。繼而，將三甲基銦氣體、三甲基鋁氣體及氫化砷氣體與氫氣一同供給，而於InP層（障壁層）上形成膜厚為2.5 nm的In0.5 Al0.5 As層（第1間隔物層）。繼而，將三甲基銦氣體、三甲基鋁氣體、氫化砷氣體及單矽烷氣體與氫氣一同供給，而於In0.5 Al0.5 As層（第1間隔物層）上形成膜厚為5 nm的δ-摻雜InAlAs層（調變摻雜層）。繼而，將三甲基銦氣體、三甲基鋁氣體及氫化砷氣體與氫氣一同供給，而於δ-摻雜InAlAs層（調變摻雜層）上形成膜厚為2.5 nm的In0.5 Al0.5 As層（第2間隔物層）。最後，將三甲基銦氣體、三甲基鎵氣體及氫化砷氣體與氫氣一同供給，而於In0.5 Al0.5 As層（第2間隔物層）上形成膜厚為5 nm的In0.7 Ga0.3 As層（覆蓋層）。將三甲基銦的分壓設為3.6×10-6 atm，將第三丁基膦的分壓設為1.2×10-4 atm，將三甲基鋁的分壓設為7.5×10-7 atm，將氫化砷的分壓設為1.3×10-4 atm，將單矽烷的分壓設為1.2×10-7 atm，將三甲基鎵的分壓設為8.2×10-7 atm。將δ-摻雜InAlAs層（調變摻雜層）的載子濃度設為1×1019 cm-3 。
藉由該些步驟，而於矽基板表面上形成粗細（外接圓的直徑）為70 nm、長度為1.2 μm的核-多殼奈米線。圖10是週期性地排列有核-多殼奈米線的矽基板的掃描電子顯微鏡照片（立體像）。如圖10所示，核-多殼奈米線的長軸相對於矽基板的表面垂直。
於核-多殼奈米線的側面形成閘極絕緣膜，進而於其上形成閘電極。具體而言，藉由ALD法來形成膜厚為14 nm的Hf0.8 Al0.2 O膜（閘極絕緣膜）。其後，藉由高頻濺鍍法，於核-多殼奈米線的矽基板側的部分形成膜厚為100 nm的W膜（閘電極）。沿著核-多殼奈米線的長軸方向的閘電極的長度為150 nm。
繼而，於矽基板上形成絕緣樹脂（BCB樹脂）膜，而將矽基板上的核-多殼奈米線等包埋於絕緣樹脂中。繼而，藉由反應性離子蝕刻來去除絕緣樹脂的上側的一部分，而使In0.7 Ga0.3 As奈米線（中心奈米線）的前端露出。
繼而，於In0.7 Ga0.3 As奈米線（中心奈米線）所露出的面上形成膜厚為120 nm的Ti（20 nm）/Pd（20 nm）/Au（100 nm）多層膜作為汲電極。另外，於矽基板上形成膜厚為50 nm的Ti（20 nm）/Au（30 nm）多層膜作為源電極。
藉由以上的程序，製作作為本發明的通道場效電晶體的TFET-1（參照圖2及圖3B）。將該通道場效電晶體中所含有的HEMT結構的能帶圖（VG ＝0.50 V）示於圖11中。
（2）TFET-2的製作（比較例） 除於In0.7 Ga0.3 As奈米線（中心奈米線）的側面上未形成調變摻雜層等各包覆層這一點以外，以與TFET-1相同的程序製作作為比較用的通道場效電晶體的TFET-2。In0.7 Ga0.3 As奈米線（中心奈米線）的粗細（外接圓的直徑）為30 nm。
藉由以上的程序，製作TFET-1及TFET-2這兩種通道場效電晶體。TFET-1具有通道場效電晶體（TFET）結構及高電子移動率電晶體（HEMT）結構兩者。另一方面，TFET-2具有通道場效電晶體（TFET）結構，但不具有高電子移動率電晶體（HEMT）結構。
3.電特性的評價 對藉由所述步驟所製作的兩種通道場效電晶體的電特性進行測定。
圖12是表示TFET-1（實施例）及TFET-2（比較例）中的汲極電流（IDS ）與次臨限係數的關係的圖表。如該圖表所示，實施例的TFET-1的次臨限係數為60 mV/位數以下（40 mV/位數）。根據該結果，可知本發明的通道場效電晶體能夠以MOSFET的次臨限係數的理論最小值60 mV/位數以下的小的次臨限係數進行動作。
圖13A是表示TFET-1（實施例）中的閘極電壓（VG ）與汲極電流（IDS ）的關係的圖表（VDS ＝0.05 V、0.10 V、0.25 V、0.50 V、1.00 V）。圖13B是表示TFET-1（實施例）中的汲極電壓（VDS ）與汲極電流（IDS ）的關係的圖表（VG ＝-0.40 V～0.70 V，以0.05 V為間隔）。圖14A是表示TFET-2（比較例）中的閘極電壓（VG ）與汲極電流（IDS ）的關係的圖表（VDS ＝0.05 V、0.10 V、0.25 V、0.50 V、1.00 V）。圖14B是表示TFET-2（比較例）中的汲極電壓（VDS ）與汲極電流（IDS ）的關係的圖表（VG ＝-0.8 V～1.20 V，以0.10 V為間隔）。
如圖14A及圖14B所示，於不具有高電子移動率電晶體（HEMT）結構的比較例的TFET-2中，當汲極電壓（VDS ）為0.5 V時，ON電流為4 nA/μm左右。另一方面，如圖13A及圖13B所示，於具有高電子移動率電晶體（HEMT）結構的實施例的TFET-1中，當汲極電壓（VDS ）為0.5 V時，ON電流為3.5 μA/μm左右（875倍）。根據該結果，可知本發明的通道場效電晶體的電流值大。
本申請主張基於2015年9月30日申請的日本專利特願2015-193196的優先權。該申請說明書及圖式中所記載的內容全部被引用於本申請案說明書中。 [產業上之可利用性]
本發明的場效電晶體例如作為形成於半導體微處理器及高積體電路上的開關元件有用。
100‧‧‧通道場效電晶體 110‧‧‧基板 120‧‧‧絕緣膜 130‧‧‧核-多殼奈米線 131‧‧‧中心奈米線 132‧‧‧第1區域 133‧‧‧第2區域 134‧‧‧障壁層 135‧‧‧調變摻雜層 136‧‧‧覆蓋層 137‧‧‧第1間隔物層 138‧‧‧第2間隔物層 140‧‧‧源電極 150‧‧‧汲電極 160‧‧‧閘極絕緣膜 170‧‧‧閘電極 180‧‧‧絕緣保護膜
圖1是表示本發明的通道場效電晶體的等效電路的一例的圖。 圖2是表示本發明的一實施形態的通道場效電晶體的構成的剖面示意圖。 圖3A是圖2中所示的通道場效電晶體的核-多殼奈米線的擴大剖面圖。圖3B是核-多殼奈米線的變形例的擴大剖面圖。 圖4是圖2中所示的通道場效電晶體的能帶結構的示意圖。 圖5是圖2中所示的通道場效電晶體的能帶結構的示意圖。 圖6A～圖6C是表示圖2中所示的通道場效電晶體的製造方法的一例的剖面示意圖。 圖7A、圖7B是表示圖2中所示的通道場效電晶體的製造方法的一例的剖面示意圖。 圖8是使基板溫度上升時、及使基板溫度自高溫下降時所產生的矽表面的再構成結構（表面原子的排列週期變化的現象）的分類圖。 圖9A是表示（111）面的示意圖。圖9B是表示（111）1×1面的示意圖。 圖10是週期性地排列有TFET-1用的核-多殼奈米線的矽基板的掃描電子顯微鏡照片。 圖11是TFET-1中所含有的HEMT結構的能帶圖。 圖12是表示TFET-1及TFET-2中的汲極電流與次臨限係數的關係的圖表。 圖13A是表示TFET-1中的閘極電壓與汲極電流的關係的圖表。圖13B是表示TFET-1中的汲極電壓與汲極電流的關係的圖表。 圖14A是表示TFET-2中的閘極電壓與汲極電流的關係的圖表。圖14B是表示TFET-2中的汲極電壓與汲極電流的關係的圖表。

Claims (5)

  1. 一種通道場效電晶體，其包括： 通道； 源電極，直接或間接地連接於所述通道的一端； 汲電極，直接或間接地連接於所述通道的另一端；以及 閘電極，使電場對所述通道發揮作用，而於所述通道的所述源電極側的接合部產生通道現象，並且同時於所述通道中產生二維電子氣。
  2. 如申請專利範圍第1項所述的通道場效電晶體，其包括： 基板，具有（111）面，被摻雜成第1導電型並包含IV族半導體； 絕緣膜，包覆所述基板的（111）面，並具有開口部； 核-多殼奈米線，配置於所述開口部內所露出的所述基板的（111）面及所述開口部的周圍的所述絕緣膜上，並包含III-V族化合物半導體； 所述源電極及所述汲電極的一者，連接於所述基板上； 所述源電極及所述汲電極的另一者，連接於所述核-多殼奈米線上； 閘極絕緣膜，配置於所述核-多殼奈米線的側面；以及 所述閘電極，配置於所述閘極絕緣膜上，並使電場對所述核-多殼奈米線的至少一部分發揮作用；並且 所述核-多殼奈米線包括： 作為所述通道的中心奈米線，含有連接於所述開口部內所露出的所述基板的（111）面上的第1區域、及連接於所述第1區域且被摻雜成與所述第1導電型不同的第2導電型的第2區域，並包含III-V族化合物半導體； 障壁層，包含其帶隙比構成所述中心奈米線的III-V族化合物半導體大的III-V族化合物半導體，並包覆所述中心奈米線的側面； 調變摻雜層，包含其帶隙比構成所述中心奈米線的III-V族化合物半導體大、且比構成所述障壁層的III-V族化合物半導體小的所述第2導電型的III-V族化合物半導體，並包覆所述障壁層；以及 覆蓋層，包含其帶隙為構成所述中心奈米線的III-V族化合物半導體的帶隙以上的III-V族化合物半導體，並包覆所述調變摻雜層；並且 所述第1區域為本徵半導體、或比所述第2區域的雜質密度低並被摻雜成所述第2導電型， 所述障壁層及所述覆蓋層分別為本徵半導體、或比所述調變摻雜層的雜質密度低並被摻雜成所述第2導電型， 所述源電極及汲電極的另一者連接於所述中心奈米線的所述第2區域， 所述閘電極使電場對所述基板的（111）面與所述中心奈米線的接合界面、及所述中心奈米線的所述第1區域發揮作用，而於所述接合界面產生通道現象，並且同時於所述第1區域中產生二維電子氣。
  3. 如申請專利範圍第2項所述的通道場效電晶體，其中所述核-多殼奈米線更包括：第1間隔物層，配置於所述障壁層及所述調變摻雜層之間，並包含組成與構成所述調變摻雜層的III-V族化合物半導體相同的III-V族化合物半導體；以及第2間隔物層，配置於所述調變摻雜層及所述覆蓋層之間，並包含組成與構成所述調變摻雜層及所述第1間隔物層的III-V族化合物半導體相同的III-V族化合物半導體； 所述第1間隔物層及所述第2間隔物層的帶隙比構成所述中心奈米線的III-V族化合物半導體的帶隙大、且比構成所述障壁層的III-V族化合物半導體的帶隙小。
  4. 如申請專利範圍第2項或第3項所述的通道場效電晶體，其中所述調變摻雜層的雜質密度為1017 cm-3 ～1021 cm-3 的範圍內。
  5. 一種開關元件，其包括如申請專利範圍第1項至第4項中任一項所述的通道場效電晶體。
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