WO2017047774A1 - 半導体素子及び固体撮像装置 - Google Patents

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川人　祥二
▲みん▼雄 徐
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    • H04N25/65—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to reset noise, e.g. KTC noise related to CMOS structures by techniques other than CDS

Definitions

  • the present invention relates to a semiconductor element having a function of transferring and accumulating electrons generated by light, and a solid-state imaging device in which a plurality of such semiconductor elements are arranged one-dimensionally or two-dimensionally.
  • a CCD image sensor has a configuration in which a p-type semiconductor region is sandwiched between an n-type floating diffusion layer and a reset drain region, and in the reset operation of signal charges in the floating diffusion layer, A method is known in which a direct pulse voltage is applied to cause punch-through in a semiconductor region sandwiched between a floating diffusion layer and a reset drain region, thereby discharging charges (see Patent Document 1).
  • the conventional reset gate electrode is not necessary, and the parasitic capacitance with the floating diffusion layer is eliminated, so that the floating diffusion layer capacitance can be reduced and the sensitivity can be improved.
  • CMOS image sensors have been developed to put ultra-low noise imaging into practical use.
  • ultra-low noise imaging with high pixel conversion gain and photon count level can be achieved. It is difficult to realize.
  • An object of the present invention is to provide a semiconductor element capable of realizing a high pixel conversion gain and a very low noise with a photon counting level, and a solid-state imaging device using the semiconductor element as a sensor element (pixel).
  • a semiconductor region of a first conductivity type and (b) a semiconductor region and a photodiode embedded in a part of an upper portion of the semiconductor region.
  • a charge generation buried region of a second conductivity type that generates charge in the first step; and (c) a charge that is provided in another part of the semiconductor region apart from the charge generation buried region and transferred from the charge generation buried region
  • a reset generation region of the second conductivity type provided in another part is provided, and is variable so as to change the height of the potential barrier generated in the semiconductor region sandwiched between the charge readout region and the reset generation region Charge read by applying voltage to reset generation region And summarized in that a semiconductor device for discharging the charge accumulated in the region.
  • a semiconductor region of a first conductivity type (a) a semiconductor region of a first conductivity type, and (b) a second conductivity that is embedded in a part of the upper portion of the semiconductor region and generates a charge by forming a photodiode with the semiconductor region.
  • Type charge generation buried region and (c) a second conductivity type provided in another part of the semiconductor region apart from the charge generation buried region and storing charges transferred from the charge generation buried region A charge readout region; (d) charge transfer means for controlling the transfer of charge from the charge generation embedded region to the charge readout region; and (e) a semiconductor region spaced apart from the charge readout region.
  • a reset generation region of the second conductivity type, and a variable voltage is applied to the reset generation region so as to change the height of the potential barrier generated in the semiconductor region sandwiched between the charge readout region and the reset generation region.
  • the charge accumulated in the charge readout area is summarized in that a solid-state imaging device is formed by arranging plural pixels to.
  • the present invention it is possible to provide a semiconductor element capable of realizing a high pixel conversion gain and a very low noise with a photon counting level, and a solid-state imaging device using the semiconductor element as a sensor element (pixel).
  • FIG. 3 is a schematic cross-sectional view seen from the AA direction in FIG. 2.
  • 1 is an equivalent circuit diagram of a semiconductor element according to a first embodiment.
  • FIG. 3 is a schematic plan view in which a readout transistor (amplification transistor), a pixel selection switching transistor, a surface wiring, and the like are further added to the configuration of the semiconductor element of FIG. 2.
  • FIG. 6 is a potential diagram based on a three-dimensional simulation focusing on a reset potential barrier when a voltage of 3 V is applied to the reset generation region of the semiconductor element according to the first embodiment. It is a potential diagram by three-dimensional simulation paying attention to the reset potential barrier when a voltage of 25 V is applied to the reset generation region of the semiconductor element according to the first embodiment. It is a graph which shows the measurement result of the read-out noise histogram of the solid-state imaging device concerning a 1st embodiment. It is a graph which shows the input-output relationship of the solid-state imaging device which concerns on 1st Embodiment. FIG.
  • FIG. 15A is a graph showing a measurement result of the photoelectron measurement histogram (PCH) of the solid-state imaging device according to the first embodiment, and FIG. 15B is a Poisson corresponding to FIG. It is a graph which shows the theoretical curve of distribution.
  • FIG. 16A is a graph showing a measurement result of PCH of the solid-state imaging device according to the first embodiment, and FIG. 16B shows a Poisson distribution theoretical curve corresponding to FIG. It is a graph to show.
  • FIG. 17A is an image of a signal range of 0 to 20 electrons captured by the solid-state imaging device according to the first embodiment using the US Air Force (USAF) test chart.
  • USAF US Air Force
  • FIG. 17C is a conventional image using the USAF test chart.
  • 2 is an image of a signal range of 0 to 8 electrons captured by a low noise solid-state imaging device.
  • 3 is a timing chart for explaining a readout method of the solid-state imaging device according to the first embodiment for one frame.
  • 1 is a schematic cross-sectional view including a configuration of a signal readout circuit of a semiconductor element according to a first embodiment.
  • FIG. 20A is a schematic cross-sectional view for explaining a configuration of a semiconductor element according to a first modification of the first embodiment
  • FIG. 20B is a diagram of the first embodiment.
  • FIG. 21A is a schematic circuit diagram of a signal readout circuit for explaining a semiconductor element readout method according to a first modification of the first embodiment
  • FIG. 22 is a potential diagram in a state corresponding to FIG. 21A of the semiconductor element according to the first modification example of the first embodiment
  • FIG. 22A is a schematic circuit diagram of a signal readout circuit for explaining a semiconductor element readout method according to the first modification of the first embodiment
  • FIG. 23 is a potential diagram in a state corresponding to FIG. 22A of the semiconductor element according to the first modification example of the first embodiment.
  • FIG. 21A is a schematic circuit diagram of a signal readout circuit for explaining a semiconductor element readout method according to a first modification of the first embodiment
  • FIG. 22A is a schematic circuit diagram of a signal readout circuit for explaining a semiconductor element readout method according to the first modification of the first embodiment
  • FIG. 23 is a potential diagram in a state corresponding to FIG. 22A of the semiconductor element according to the first modification example of the first embodiment
  • FIG. 23A is a schematic circuit diagram of a signal readout circuit for explaining a semiconductor element readout method according to a first modification of the first embodiment
  • FIG. FIG. 24 is a potential diagram in the state corresponding to FIG. 23A of the semiconductor element according to the first modification example of the first embodiment.
  • It is an equivalent circuit schematic of the semiconductor element which concerns on the 1st modification of 1st Embodiment.
  • It is a typical circuit diagram of the semiconductor element concerning the 2nd modification of a 1st embodiment.
  • It is a typical circuit diagram of the semiconductor element concerning the 2nd modification of a 1st embodiment.
  • It is a typical circuit diagram of the semiconductor element concerning the 2nd modification of a 1st embodiment.
  • It is a typical circuit diagram of the semiconductor element concerning the 2nd modification of a 1st embodiment.
  • FIG. 30A is a schematic cross-sectional view seen from the direction AA in FIG. 29, and FIG. 30B is a potential diagram corresponding to FIG. 6 is an equivalent circuit diagram of a semiconductor device according to a second embodiment.
  • FIG. It is a schematic circuit diagram of the semiconductor element which concerns on the modification of 2nd Embodiment. It is a schematic circuit diagram of the semiconductor element which concerns on the modification of 2nd Embodiment. It is a schematic circuit diagram of the semiconductor element which concerns on the modification of 2nd Embodiment. It is a schematic circuit diagram of the semiconductor element which concerns on the modification of 2nd Embodiment.
  • first to fourth embodiments exemplify apparatuses and methods for embodying the technical idea of the present invention, and show the fluorescence and fluorescence lifetime from stained biological cells.
  • the present invention can be applied to various solid-state imaging devices such as a bioimaging solid-state imaging device for measurement or a time correlation image sensor for performing various measurements.
  • the technical idea of the present invention does not specify the material, shape, structure, arrangement, etc. of the component parts as described below, and the technical idea of the present invention is the technical idea described in the claims. Various changes can be made within the scope.
  • the first conductivity type is p-type and the second conductivity type is n-type
  • the first conductivity type may be n-type and the second conductivity type may be p-type.
  • the first conductivity type is p-type and the second conductivity type is n-type
  • carriers as signal charges are electrons, but when the first conductivity type is n-type and the second conductivity type is p-type, the signal
  • carriers as electric charges become holes.
  • the directions of “left and right” and “up and down” in the following description are merely definitions for convenience of description, and do not limit the technical idea of the present invention. Thus, for example, if the paper is rotated 90 degrees, “left and right” and “up and down” are read interchangeably, and if the paper is rotated 180 degrees, “left” becomes “right” and “right” becomes “left”. Of course it becomes.
  • the solid-state imaging device (two-dimensional image sensor) according to the first embodiment of the present invention includes a pixel array unit 1 and peripheral circuit units (2, 3, 4, 6, 7). They are integrated on the same semiconductor chip.
  • the imaging region is configured.
  • the lower side of the pixel array unit 1 has pixel rows X 11 , X 12 , X 13 ,..., X 1m ; X 21 , X 22 , X 23 , ..., X 2m ; X 31 , X 32 , X 33 ,..., X 3m ; ising; X n1 , X n2 , X n3 ,..., X nm are provided along the horizontal scanning circuit 2, and the pixel array X 11 , X 21, X 31, ......, X n1; X 12, X 22, X 32, (2003), X n2; X 13, X 23, X 33, ...., X n3; ......; X 1m, X 2m , X 3m ,...,
  • a vertical scanning circuit 3 is provided along the X nm direction.
  • a timing generation circuit 4 is connected to the vertical scanning circuit 3 and the horizontal scanning circuit 2.
  • timing generation circuit 4, horizontal scanning circuit 2 and vertical scanning circuit 3 sequentially scan the unit pixels Xij in the pixel array section 1, and read out pixel signals and perform electronic shutter operations. That is, in the solid-state imaging device according to the first embodiment, the pixel array unit 1 is arranged in each pixel row X 11 , X 12 , X 13 ,..., X 1m ; X 21 , X 22 , X 23 ,. X 2m; X 31, X 32 , X 33, ...., X 3m; ......; X n1, X n2, X n3, —, by scanning in the vertical direction X nm units, each pixel row X 11 , X 12, X 13, «
  • the pixel signals read from the vertical signal lines B 1 , B 2 , B 3 ,..., B m are correlated with the correlated double sampling circuits CDS 1 , CDS 2 , CDS 3 ,.
  • Signal processing is performed at m , and further, signal processing is performed at the analog / digital conversion circuits ADC 1 , ADC 2 , ADC 3 ,..., ADC m of the signal processing circuit 7, and then output as an imaging signal to an external circuit (not shown).
  • FIG. 2 An example of the planar structure of the semiconductor element functioning as each pixel X ij of the solid-state imaging device according to the first embodiment is shown in FIG. 2 and viewed from the AA direction of the semiconductor element in the plan view of FIG. A corresponding cross-sectional view is shown in FIG.
  • the semiconductor element that is a part of the pixel X ij includes a first conductivity type (p-type) semiconductor region 11 and a second conductivity type that is embedded in the upper portion of the semiconductor region 11 and receives light.
  • An (n-type) charge generation buried region (light-receiving cathode region) 16 and a part of the upper portion of the semiconductor region 11 are buried away from the charge generation buried region 16 to the right.
  • the second conductivity type (n-type) charge induction region 13 having a lower impurity density than that of the charge read region 15 and guiding the charged charge to the charge read region 15 and a part of the upper portion of the semiconductor region 11 from the charge read region 15 a second conductivity type buried at a distance from each other in the right (n And a reset generation region 12 of the mold).
  • the charge readout region 15 and the charge induction region 13 function as a charge readout region.
  • the charge generation embedded region 16 and the semiconductor region (anode region) 11 immediately below the charge generation embedded region 16 constitute an embedded photodiode (hereinafter simply referred to as “photodiode”) D 1 .
  • the opening of the light shielding film 20 is selectively provided so that the generation of photocharge occurs in the semiconductor region 11 immediately below the charge generation buried region 16 constituting the photodiode. Yes.
  • the light shielding film 20 is made of aluminum (Al) or the like provided on any one of a plurality of interlayer insulating films having a multilayer wiring structure (not shown). The metal thin film may be used.
  • a first conductivity type (p + type) pinning layer 17 is disposed on the charge generation buried region 16.
  • a pinning layer 14 of the first conductivity type (p + type) is disposed on a part of the charge induction region 13.
  • the pinning layers 14 and 17 are layers that suppress the generation of carriers and the capture of signal carriers on the dark surface, and are used as preferred layers for reducing the capture of dark current and signal carriers.
  • FIG. 3 illustrates the case where the first conductivity type semiconductor region 11 is used as the “first conductivity type semiconductor region”, but the first conductivity type (p-type) semiconductor is used instead of the semiconductor region 11.
  • a first conductivity type (p-type) silicon epitaxial growth layer having a lower impurity density than the semiconductor substrate may be formed on the substrate, and the epitaxial growth layer may be employed as the first conductivity type semiconductor region.
  • a first conductivity type (p type) silicon epitaxial growth layer may be formed on an (n type) semiconductor substrate, and the epitaxial growth layer may be employed as the first conductivity type semiconductor region.
  • a first conductivity type (p-type) epitaxial growth layer is formed on a second conductivity type (n-type) semiconductor substrate so as to form a pn junction, light is emitted in the case of a long wavelength.
  • the semiconductor substrate penetrates deeply, the carriers generated by the light generated in the second conductivity type semiconductor substrate cannot enter the first conductivity type epitaxial growth layer because of the potential barrier due to the built-in potential of the pn junction.
  • Carriers generated deep in the conductive type semiconductor substrate can be positively discarded. This makes it possible to prevent carriers generated at a deep position from returning due to diffusion and leaking into adjacent pixels. This is particularly effective in preventing color mixing in the case of a single-plate color image sensor equipped with RGB color filters.
  • the semiconductor region 11 preferably has an impurity density of about 5 ⁇ 10 12 cm ⁇ 3 or more and about 5 ⁇ 10 16 cm ⁇ 3 or less.
  • the impurity density of the charge induction region 13 is such that the potential at the bottom of the potential valley for the majority carriers in the charge induction region 13 is deeper than the potential at the bottom of the potential valley formed by the charge generation buried region 16 (see FIG. 7). It is set higher than the charge generation buried region 16.
  • the impurity density of the charge generation embedded region 16 is about 1 ⁇ 10 17 cm ⁇ 3 or more and 8 ⁇ 10 18 cm ⁇ 3 or less, preferably about 2 ⁇ 10 17 cm ⁇ 3 or more and 1 ⁇ 10 18 cm.
  • about -3 typically may be employed are relatively depletion easily value, for example, of about 8 ⁇ 10 17 cm -3, the thickness thereof is 0.1 ⁇ 3 [mu] m approximately, preferably 0.1 It can be set to about 0.3 ⁇ m.
  • the impurity density of the charge induction region 13 is about 1 ⁇ 10 17 cm ⁇ 3 or more and 8 ⁇ 10 18 cm ⁇ 3 or less, preferably about 4 ⁇ 10 17 cm ⁇ 3 or more and 2 ⁇ 10 18 cm ⁇ 3.
  • a value of about 1.6 ⁇ 10 18 cm ⁇ 3 can be adopted, and the thickness is about 0.1 to 3 ⁇ m, preferably about 0.1 to 0.3 ⁇ m. It is possible.
  • the impurity density of the charge induction region 13 is set to 1.2 to 5 times, preferably about 1.5 to 2.5 times the impurity density of the charge generation buried region 16, the potential of the charge induction region 13 can be increased.
  • the potential at the bottom of the valley is appropriately deeper than the potential at the bottom of the potential valley formed by the charge generation buried region 16.
  • Impurity density of the reset generation region 12 is about 2 ⁇ 10 18 ⁇ 1 ⁇ 10 21 cm -3.
  • the impurity density of the pinning layers 14 and 17 is about 2.3 ⁇ 10 17 cm ⁇ 3 .
  • the impurity density of the charge readout region 15 is about 5 ⁇ 10 18 to 1 ⁇ 10 21 cm ⁇ 3 .
  • the charge induction region 13 may be configured to function as a charge readout region.
  • a gate insulating film 19 is formed on the pinning layers 14 and 17, on the semiconductor region 11 between the pinning layers 14 and 17, and on the semiconductor region 11 between the reset generation region 12 and the charge induction region 13. .
  • the gate insulating film 19 is preferably a silicon oxide film (SiO 2 film), but may have an insulated gate structure of an insulated gate transistor (MIS transistor) using various insulating films other than the silicon oxide film.
  • MIS transistor insulated gate transistor
  • an ONO film composed of a three-layered film of silicon oxide film / silicon nitride film (Si 3 N 4 film) / silicon oxide film may be used.
  • At least one element of strontium (Sr), aluminum (Al), magnesium (Mg), yttrium (Y), hafnium (Hf), zirconium (Zr), tantalum (Ta), and bismuth (Bi) is contained.
  • An oxide containing, silicon nitride containing these elements, or the like can be used as the gate insulating film 19.
  • the thickness of the thermal oxide film may be about 150 nm or more and about 1000 nm or less, preferably about 200 nm or more and about 400 nm or less.
  • an oxide film (SiO 2 film) formed by standard CMOS technology for the gate insulating film 19 and using a field oxide film in the CMOS technology for the gate insulating film 19 simplifies the manufacturing process. Is suitable.
  • the potential of a transfer channel formed between the charge generation buried region 16 and the charge readout region 15 is controlled, and electrons generated by the charge generation buried region 16 are transferred to the charge readout region.
  • a transfer gate electrode 18 that transfers to the charge generation buried region 16 and the charge readout region 15 is disposed.
  • the gate insulating film 19 and the transfer gate electrode 18 on the gate insulating film 19 control the potential of the channel formed above the semiconductor region 11 between the charge generation buried region 16 and the charge reading region 15.
  • charge transfer means (18, 19) for transferring charges from the charge generation embedded region 16 to the charge readout region 15 is configured.
  • FIG. 4 shows an equivalent circuit of the signal readout circuit 8 of the semiconductor element shown in FIG.
  • the transfer transistor Q TX is connected constituted by the charge transfer means in the photodiode D 1, which forms the semiconductor region 11 and the charge generation buried region 16 (18, 19).
  • a control signal TX is applied to the transfer gate electrode 18 of the transfer transistor QTX .
  • the charge read area 15 indicated by the one electrode of the transfer transistor Q TX is connected to the gate electrode of the read transistor Q R. Drain region of the read transistor Q R is connected to power supply V DD, and a source region of the read transistor Q R is connected to the drain region of the switching transistor Q SL for pixel selection.
  • the switching transistor Q selection control signal SL to the gate electrode of the SL is applied.
  • the source region of the switching transistor Q SL is connected to the vertical signal line B j.
  • the semiconductor element according to the first embodiment is characterized by not having a reset transistor.
  • FIG. 4 the function of the reset generation region 12 shown in FIG. 3 is schematically shown, and the reset mechanism QRT is expressed by a symbol mark similar to the transistor whose gate electrode is indicated by a broken line, and the reset electrode having the gate electrode. Modeling that it can be reset without using.
  • the charge read area 15 of the pixel X ij, the gate electrode 31 of the read transistor Q R constituting the signal reading circuit 8 is connected through a surface wiring 27.
  • Drain region 35 of the read transistor Q R, via the surface wires 33,34,23 are connected to the power supply V DD, common region between the drain region of the switching transistor Q SL for the source region pixel selection of the read transistor Q R 30.
  • the source region 37 of the switching transistor Q SL for pixel selection is connected to the surface wiring 21 (the vertical signal line B j), the control signal for selection of a horizontal line to the gate electrode 32 SL (i) is via the surface wiring 25 From the vertical scanning circuit 3.
  • a current conducting switching transistor Q SL corresponds to the potential of the charge readout area 15 is amplified by the reading transistor (amplification transistor) Q R It flows to the surface wiring 21 (vertical signal line B j ).
  • the reset signal RT (i) is given to the reset generation region 12 via the reset wiring 22.
  • the variable voltage V Drain is set so as to change the height of the potential barrier (reset potential barrier) generated in the semiconductor region 11 sandwiched between the charge readout region 15 and the reset generation region 12.
  • the charge accumulated in the charge reading region 15 is discharged.
  • the reset signal RT (i) is generated in the semiconductor region 11 sandwiched between the reset generation region 12 and the charge readout region 15.
  • the height of the reset potential barrier is lowered to discharge a predetermined amount of charge, which is the majority of the charge accumulated in the charge readout region 15, so that the charge readout region 15 is set to the reset level. That is, the charge reading region 15 can be set to the reset level without providing a reset transistor having a reset gate electrode.
  • each circuit configuration including the correlated double sampling circuit CDS j and the analog / digital conversion circuit ADC j shown in FIG. 1 is connected to the switch circuit 41 and the output side of the switch circuit 41.
  • the adder 43 and the sample hold circuit 44 constitute an integrator.
  • An input signal from the vertical signal line B j is input to the switch circuit 41.
  • the switch circuit 41 outputs either an input signal or a reset level signal having a polarity opposite to that of the input signal ( ⁇ 1).
  • the adder 43 adds the input signal or reset level signal output from the switch circuit 41 and the signal fed back from the sample hold circuit 44 to perform multiple sampling.
  • the S / H circuit 44 holds the signal output from the adder 43 in accordance with the pulse signal ⁇ SI.
  • the ADC 45 converts the analog signal held in the S / H circuit 44 into a digital signal.
  • the register 46 holds the digital signal converted by the ADC 45. The noise is canceled by reading out the digital signal held by the register 46 to the outside through the switch 42 on the output side of the register 46.
  • FIG. 7 is a potential diagram in which the downward direction in the cross section (X direction) of the charge generation buried region 16, the charge readout region 15, and the reset generation region 12 in the horizontal plane in the cross sectional view of FIG. It is.
  • a potential valley PW1 indicating the position of the conduction band edge of the charge generation buried region 16 is shown on the left side of the center of FIG.
  • the potential well PW2 of the charge readout region 15 is shown on the right side of the potential valley PW1 via a transfer potential barrier.
  • a state in which electrons below the Fermi level are filled is indicated by hatching rising to the right.
  • the potential well PW3 of the reset generation region 12 is shown on the right side of the potential well PW2 via a reset potential barrier.
  • a state in which electrons below the Fermi level are filled is indicated by hatching rising to the right. Since the bottom depths of the potential well PW2 in the charge readout region 15 and the potential well PW3 in the reset generation region 12 are Fermi levels, the level of the upper end of the region indicated by the right-up hatching is the depth of the bottom of the potential well.
  • the height of the transfer potential barrier between the potential valley PW1 and the potential well PW2 is determined by the potential distribution at the conduction band edge of the semiconductor region 11 immediately below the transfer gate electrode 18, it can be controlled by the voltage of the transfer gate electrode 18.
  • the height of the reset potential barrier between the potential well PW2 and the potential well PW3 is such that the potential distribution at the conduction band edge of the semiconductor region 11 sandwiched between the charge readout region 15 and the reset generation region 12 is expressed in the reset generation region 12. It is determined by changing the applied voltage.
  • the transfer gate electrode 18 electrostatically controls the potential of the transfer channel via the gate insulating film 19. For example, when a low voltage (0 V or negative voltage) is applied to the transfer gate electrode 18 as the control signal TX, a transfer potential barrier against electrons is formed between the charge generation buried region 16 and the charge readout region 15, and charge generation is performed. No charge is transferred from the buried region 16 to the charge reading region 15.
  • FIG. 8 shows a potential diagram focusing on the reset potential barrier of FIG.
  • the charge required for resetting from the charge readout region 15 to the reset generation region 12 can be discharged.
  • FIG. 9 shows the peak potential V B of the reset potential barrier when the distance L between the charge readout region 15 and the reset generation region 12 is changed for two types of voltages V Drain as the reset signal RT, 3V and 25V .
  • the simulation result of MIN is shown.
  • FIG. 9 shows that as the distance L increases, the peak potential V B.MIN of the reset potential barrier decreases when the voltage V Drain as the reset signal RT is 3V or 25V.
  • the peak potential V B.MIN of the reset potential barrier changes sharply as the distance L increases. Therefore, it can be seen that when the distance L is increased, when the voltage V Drain as the reset signal RT is changed between 3 V and 25 V, the change in the height of the reset potential barrier is reduced.
  • FIG. 10 shows a potential diagram in which the downward direction is the positive direction of the potential by the three-dimensional simulation corresponding to the semiconductor element according to the first embodiment.
  • the simulation conditions are as follows: the impurity density of the charge generation buried region 16 is 6.75 ⁇ 10 16 cm ⁇ 3 , the impurity density of the pinning layer 17 is 2.24 ⁇ 10 17 cm ⁇ 3 , and the impurity density of the semiconductor region 11 is 5.
  • the height of the reset potential barrier between the region 15 and the reset generation region 12 is about 1V.
  • V Drain 25V
  • the height of the reset potential barrier between the charge readout region 15 and the reset generation region 12 was reduced to about 3V.
  • the charge in the charge reading region 15 is discharged through the reset generation region 12, and the charge reading region 15 can be reset to a predetermined residual charge amount level.
  • FIG. 13 shows the measurement result of the readout noise histogram.
  • 510 (vertical) ⁇ 31 (horizontal) 15810 pixels were captured, and the integration time was 149 msec.
  • the peak value of the read noise 0.27E - it was confirmed that the rms and low noise level.
  • the conversion gain for converting the voltage into electrons was 219.4 ⁇ V / e ⁇ .
  • the value of this conversion gain was obtained from the calculation results of photon shot noise and signal input / output as shown in FIG.
  • the parameter ⁇ is the expected number of events that occur within a given interval, and is the number of effective photons determined in the calculation, and corresponds to the average value.
  • FIG. 16 (a) the conversion gain is 219.4 ⁇ V / e - a is, 230LSB / e using an internal ADC - a and the noise is 0.27E - a rms, is detected photoelectrons in 100,000 The number of events (number of events) was measured.
  • FIG. 16 (a) also the conversion gain is 219.4 ⁇ V / e - a is, 230LSB / e using an internal ADC - is similar to FIG. 15 (a), the noise 0.26E - Figure in rms It is different from 15 (a).
  • FIG. 16A also measured the number of times photoelectrons were detected in 100,000 times.
  • the horizontal axis of FIG.15 (b) and FIG.16 (b) shows the number of photoelectrons (y).
  • the probability h (y) that photoelectrons are detected y times within a given interval can be obtained by the following equation (1).
  • x is the number of photoelectrons corresponding to each event and is a discrete value that is an average value of the Gaussian distribution
  • y is a continuous value corresponding to the number of detected photoelectrons
  • e 2.71828 is the number of Napier.
  • ⁇ is a standard deviation indicating a read noise level
  • photoelectrons were captured by the solid-state imaging device according to the first embodiment and the conventional low-noise solid-state imaging device using a US Air Force (USAF) test chart.
  • Read noise level of the conventional low-noise CMOS image sensor 0.45E - a rms, pixel conversion gain 135 ⁇ V / e - a.
  • the sensor chip was air-cooled to ⁇ 10 ° C. and measured in an area of horizontal 35 ⁇ vertical 512 pixels.
  • FIGS. 17A to 17C show images in which photoelectrons are captured.
  • the signal (photoelectron) per pixel for 142 msec was calculated from the PCH of each pixel.
  • FIG. 17A shows a signal range of 0 to 20 electrons captured by the solid-state imaging device according to the first embodiment
  • FIG. 17B shows a signal range captured by the solid-state imaging device according to the first embodiment
  • FIG. 17C shows the signal range of 0 to 8 electrons captured by the conventional low noise solid-state imaging device.
  • the captured images of FIGS. 17 (a) to 17 (c) have different signal ranges adjusted by a fixed light intensity and ND filter.
  • the captured image of the solid-state imaging device according to the first embodiment shown in FIGS. 17A and 17B has a contrast as compared with the captured image of the conventional low noise CMOS image sensor shown in FIG. You can see that it was emphasized.
  • a solid-state imaging device was prototyped.
  • the number of effective pixels was set to horizontal 35 ⁇ vertical 512
  • the pixel size was set to 11.2 ⁇ m ⁇ 5.6 ⁇ m
  • the saturation capacity (FWC) was set to about 1500 electrons.
  • both the reset signal RT applied to the reset generation region 12 and the control signal TX applied to the transfer gate electrode 18 are maintained at the low (L) level, as shown in FIG. as, via the opening of the light blocking film 20 of each pixel X ij, it enters the photodiode D 1 of the respective pixel X ij.
  • Photodiode D 1 is the light incident through an opening of the light shielding film 20 receives an optical signal and converts the optical signal into an electric charge.
  • the switching transistor Q SL for pixel selection is turned on, the read transistor (amplification transistor) Q current vertical signal depending on the gate potential of R constituting the signal readout circuit shown in FIG. 19 Read through line Bj.
  • a positive voltage is applied to the reset generation region 12 and an electrostatic induction electric field from the reset generation region 12 is used to reset the reset generation region 12 and the charge readout region.
  • the reset potential barrier By changing the reset potential barrier to 15, the charge in the charge readout region 15 can be discharged to the reset generation region 12 and the reset operation can be performed. Therefore, the reset transistor having the reset gate electrode in the conventional pixel is not necessary. For this reason, since the parasitic capacitance between the reset gate electrode and the charge readout region in the conventional pixel can be removed, the floating diffusion capacitance can be reduced. As a result, a high pixel conversion gain can be obtained, noise inside the pixel can be reduced, and temporal fluctuations can be reduced. In addition, since a high conversion gain and a very low noise of the photon counting level can be achieved by using a standard CMOS technology without using a fine process, it is more efficient and more feasible than the conventional technology.
  • FIG. 20A shows the configuration of the semiconductor element according to the first modification of the first embodiment
  • FIG. 20 shows a potential diagram corresponding to FIG. 20A where the downward direction is the positive direction of the potential. Shown in (b).
  • the switching transistor Q to the source of the read transistor Q R signal reading circuit connected to the charge readout area 15 SW1 is connected, that the drain of the switching transistor Q SW2 to the vertical signal line B j is connected is different from the configuration of a signal readout circuit of a semiconductor device according to the first embodiment shown in FIG.
  • a variable voltage applied to the reset generation region 12, and the vertical signal line B j, the switching transistor Q SW1, a read transistor Q R, the switching transistor Q SW2 By changing the state, the charge accumulated in the charge reading region 15 is discharged. At this time, by using the gate capacitance of the read transistor Q R as a bootstrap capacitance to change the potential of the charge read area 15, to discharge the charges accumulated in the charge read area 15.
  • V Drain 0.5 V as a reset signal RT applied to the reset generation region 12, as shown in FIG. .
  • a voltage V Drain 0.5 V is applied as a variable voltage to the reset generation region 12.
  • the reset generation region 12 is set to a constant potential lower than the potential of the charge readout region 15, charges are supplied to the reset generation region 12 across the reset potential barrier, and the potential of the charge readout region 15 is reset and generated.
  • the potential V Drain applied to the region 12 is set to the same potential as 0.5 V.
  • the potential well PW2 in the charge readout region 15 and the potential well PW3 in the reset generation region 12 are filled with electrons, and the Fermi level is 0.5 V. Become.
  • the same potential V FD is set to 1 V.
  • the potential difference between the bottom potential of the potential well PW2 in the charge readout region 15 and the reset potential barrier is 2V.
  • the charge is generated by the bootstrap effect as shown in FIG.
  • the potential at the bottom of the potential well PW2 in the read region 15 becomes 3V, and the reset of the potential well PW2 in the charge read region 15 is completed.
  • a switching transistor Q SW1 connected between the power supply V DD and the read transistor Q R It can be represented as a circuit having a switching transistor Q SW2 connected between the control signal line and the vertical signal line B j having a predetermined voltage V R.
  • the transfer transistor Q TX is connected constituted by the charge transfer means in the photodiode D 1, which forms the semiconductor region 11 and the charge generation buried region 16 (18, 19).
  • the charge readout area indicated by one of the electrodes of the transfer transistor Q TX is connected to the gate electrode of the read transistor Q R.
  • Drain region of the read transistor Q R is connected to the switching transistor Q SW1, the source region of the read transistor Q R is connected to the drain region of the switching transistor Q SL for pixel selection.
  • the source region of the switching transistor Q SL is connected to the vertical signal line B j.
  • FIG. 24 the function of the reset generation region 12 shown in FIG. 20 is schematically shown, and the reset mechanism QRT is expressed by a symbol mark similar to the transistor whose gate electrode is indicated by a broken line, and the reset electrode having the gate electrode. Modeling that it can be reset without using.
  • FIG. 26 in addition to the two photodiodes D 1 and D 2 and the two transfer transistors Q TX1 and Q TX2 connected to the two photodiodes D 1 and D 2 , respectively. has a power supply V DD and the read transistor Q switching transistor Q SW1 connected between the R, the switching transistor Q SW2 connected between the control signal line and the vertical signal line B j having a predetermined voltage V R It may be. Further, as shown in FIG. 27, it may be configured to remove switching transistor Q SW2 from the configuration shown in FIG. 24, as shown in FIG. 28, the switching transistor Q SW2 from the configuration shown in FIG. 26 removed It may be the configuration.
  • the overall configuration of the solid-state imaging device according to the second embodiment of the present invention is substantially the same as the configuration shown in FIG.
  • the semiconductor element constituting the pixel X ij of the solid-state imaging device according to the second embodiment is shown in FIG. 29A corresponding to the plan view of FIG. 29 and the cross-sectional view seen from the AA direction of FIG.
  • the horizontal electric field control transistor having the pair of horizontal electric field control gate electrodes 51 and 52 is provided, and the transfer channel is provided between the pair of horizontal electric field control gate electrodes 51 and 52.
  • each of the pair of lateral electric field control gate electrodes 51 and 52 is arranged symmetrically across the transfer channel between the charge generation buried region 16 and the charge readout region 15.
  • an n-type transfer channel 56c having a narrower width than the charge generation buried region 16 is formed above the semiconductor region 11 between the lateral electric field control gate electrodes 51 and 52.
  • An n-type semiconductor region 57 having a width wider than that of the charge generation buried region 16 is disposed.
  • a charge induction region 56b that guides the charge transferred from the charge generation buried region 16 to the charge readout region 15, and the charge induction region 56b It is in contact with the reading area 15.
  • an n-type charge introduction portion 56a that introduces charges from the charge generation buried region 16 to the transfer channel 56c is provided, which is opposite to the side where the lateral electric field control gate electrodes 51 and 52 are adjacent to each other.
  • n + type semiconductor regions 53 and 54 are arranged, respectively.
  • the bottom of the semiconductor region 57 is deeper than the bottom of the charge generation buried region 16, and the bottom of the transfer channel 56c is deeper than the bottom of the semiconductor region 57.
  • the impurity density n 2 of the semiconductor region 57 is set lower than the impurity density n 0 of the charge generator buried region 16, the charge inlet portion 56a, the transfer channel 56c, the impurity density n 1 of the charge guiding area 56b is generated buried charge It is set higher than the impurity density n 2 impurity density n 0 and the semiconductor region 57 in the write area 16.
  • the magnitude relationship among the impurity density n 2 of the semiconductor region 57, the impurity density n 0 of the charge generation buried region 16, the charge introduction portion 56a, the transfer channel 56c, and the impurity density n 1 of the charge induction region 56b is not limited to this.
  • the potential distribution has steps corresponding to the charge generation buried region 16, the transfer channel 56 c, and the semiconductor region 57.
  • Charges can be transferred from the charge generation buried region 16 to the charge induction region 56b by controlling the potential of the transfer channel 56c sandwiched between the lateral electric field control gate electrodes 51 and 52 by the voltage of the lateral electric field control gate electrodes 51 and 52. .
  • FIG. 31 shows an equivalent circuit of the semiconductor element according to the second embodiment.
  • the lateral electric field control transistor Q TX gate electrode is indicated by a dashed line having a pair of transverse electric field control gate electrodes 51 and 52, the broken line with no gate electrode transistor is provided on the transfer channel Is equivalent to the structure.
  • Transverse electric field control transistor Q TX pair of transverse electric field control gate electrodes 51 and 52 on the photodiode D 1 to function equivalently forming the semiconductor region 11 and the charge generation buried region 16 is virtually connected.
  • the charge readout area indicated by one of the electrodes of the lateral electric field control transistor Q TX defined by a pair of transverse electric field control gate electrodes 51 and 52 are connected to the gate electrode of the read transistor Q R.
  • Drain region of the read transistor Q R is connected to the power supply V DD, and a source region of the read transistor Q R is connected to the drain region of the switching transistor Q SL for pixel selection.
  • the source region of the switching transistor Q SL is connected to the vertical signal line B j.
  • a positive voltage is applied to the reset generation region 12 shown in FIG.
  • the reset potential barrier between the reset generation region 12 and the charge readout region 15 By changing the reset potential barrier between the reset generation region 12 and the charge readout region 15 using an electric field, the charge in the charge readout region 15 can be discharged to the reset generation region 12 and the reset operation can be performed. High pixel conversion gain and extremely low noise can be realized. Further, since no transfer gate electrode is disposed immediately above the transfer channel between the charge generation buried region 16 and the charge read region 15, the parasitic capacitance around the charge read region 15 is reduced as in the first embodiment. This can be further reduced as compared with the case.
  • Each of the plural (two) lateral electric field control transistors Q TX1 and Q TX2 has a gate electrode indicated by a symbol mark represented by a broken line, which means that it is equivalent to a transistor without a gate electrode.
  • a switching transistor Q SW1 connected between the power supply V DD and the read transistor Q R is connected between the control signal line and the vertical signal line B j having a predetermined voltage V R
  • the switching transistor QSW2 may be included.
  • two photodiodes D 1 and D 2 and two lateral electric field control transistors Q TX1 and Q TX2 connected to each of the two photodiodes D 1 and D 2 has a power supply V DD and the read transistor Q switching transistor Q SW1 connected between the R, the switching transistor Q SW2 connected between the control signal line and the vertical signal line B j having a predetermined voltage V R It may be. 35, the switching transistor Q SW2 may be removed from the configuration shown in FIG. 33. As shown in FIG. 36, the switching transistor Q SW2 may be removed from the configuration shown in FIG. It may be the configuration.
  • switching transistors Q 11 , Q 12 , Q 13 ,... Q 1m are provided in a peripheral circuit outside the pixel X ij. This is different from the configuration of the solid-state imaging device according to the first embodiment.
  • the bit line B j to which the switching transistor Q SL constituting the signal readout circuit of the semiconductor element constituting the pixel X ij of the solid-state imaging device according to the third embodiment is connected is connected to the pixel the switching transistor Q 1j outer peripheral circuits X ij is connected.
  • the switching transistor Q SW1 is connected to the read transistor Q R constituting the signal readout circuit of a semiconductor device according to the third embodiment.
  • the readout method of the solid-state imaging device according to the third embodiment corresponds to the bootstrap operation described with reference to FIGS.
  • the control signal TX applied to the transfer gate electrode 18 is maintained at the low (L) level (0 V), and the control signal SW applied to the gate electrode of the switching transistor Q SW1 is set to low (L ) Level (0V). Since the inverted signal of the control signal SW is applied to the gate electrode of the switching transistor Q 1j, the switching transistor Q 1j becomes high (H) level.
  • the reset signal RT applied to the reset generation region 12 shifts from the high (H) level (3V) to the low (L) level (0.5V)
  • the voltage V FD of the charge readout region 15 0. It drops to 5V.
  • the photodiode receives incident light as an optical signal and converts the optical signal into electric charge.
  • the control signal TX applied to the transfer gate electrode 18 becomes high (H) level (3.3 V) at time t5
  • the charge is transferred from the charge generation buried region 16 to the charge readout region 15 at times t5 to t6.
  • the potential V FD of the charge read region 15 decreases by ⁇ V SIG .
  • the switching transistors Q 11 , Q 12 , Q 13 ,... Q 1m are provided in the peripheral circuit outside the pixel X ij , high pixel conversion gain and pole Low noise can be realized.
  • the solid-state imaging device according to the fourth embodiment of the present invention includes switching transistors Q 11 , Q 12 , Q 13 ,... Q 1m and switching transistors Q 21 , Q 22 , Q 23 ,.
  • the difference from the configuration of the solid-state imaging device according to the third embodiment of the present invention is that Q 2m is provided in the peripheral circuit outside the pixel X ij .
  • the drain region of the read transistor (amplification transistor) Q R constituting the signal readout circuit of a semiconductor device according to the fourth embodiment is the switching transistor Q 2j is a peripheral circuit of the pixel X ij Connected.
  • the driving method of the solid-state imaging device according to the solid-state imaging device according to the fourth embodiment is substantially the same as the driving method of the solid-state imaging device according to the third embodiment.
  • the switching transistor Q 11, Q 12, Q 13 , ... Q 1m and the switching transistor Q 21, Q 22, Q 23 , ... outside the pixel X ij and Q 2m Since the size of each pixel X ij can be reduced by providing it in the peripheral circuit, it is possible to realize a high spatial resolution.
  • the first conductivity type is p-type and the second conductivity type is n-type.
  • the first conductivity type is n-type and the second conductivity type is n-type. It will be easily understood that the same effect can be obtained even if the two conductivity type is p-type, if the electrical polarity is reversed.
  • a two-dimensional solid-state imaging device in which a plurality of semiconductor elements of the present invention are two-dimensionally arranged has been described as an example.
  • These semiconductor elements should not be interpreted so as to be used only for the pixels of the two-dimensional solid-state imaging device.
  • the present invention is used for various image sensors such as a security camera utilizing ultra-high sensitivity, an ultra-sensitive vehicle camera for supervision for night vision such as a broadcasting camera, and a super-resolution biomicroscope camera. Is possible.
  • Gate insulating film 20 Light-shielding films 21, 23, 25, 27, 33, 34 ... Surface wiring 22 ... Reset wiring 30 ... Common region 31, 32 ... Gate electrode 35 ... Drain region 37 ... Source region 41 ... Switch circuit 42 ... Switch 43 ... Adder 44 ... Sample hold (S / H) circuit 45 ... Analog-to-digital converter (ADC) ) 46 ... Registers 51, 52 ... Horizontal electric field control gate electrodes 53, 54, 57 ... Semiconductor region 56a ... Charge introduction part 56c ... Transfer channel

Landscapes

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Abstract

高い画素変換利得及びフォトン計数レベルの極低ノイズを実現可能な半導体素子及びこの半導体素子を画素として用いた固体撮像装置を提供する。第１導電型の半導体領域（１１）と、半導体領域（１１）の上部の一部に埋め込まれ、半導体領域（１１）とフォトダイオード（Ｄ１）をなして電荷を生成する第２導電型の電荷生成埋込領域（１６）と、半導体領域（１１）に設けられ、電荷生成埋込領域（１６）から転送された電荷を蓄積する第２導電型の電荷読出領域（１５）と、半導体領域（１１）に設けられた第２導電型のリセット生成領域（１２）とを備え、電荷読出領域（１５）とリセット生成領域（１２）の間に挟まれた半導体領域（１１）に生じた電位障壁の高さを変化させるように可変電圧をリセット生成領域（１２）に印加して、電荷読出領域（１５）に蓄積された電荷を排出させる。

Description

半導体素子及び固体撮像装置
　本発明は、光が生成した電子を転送、蓄積する機能を持った半導体素子、及びこの半導体素子を１次元又は２次元に複数配列した固体撮像装置に関する。
　低ノイズイメージング技術はバイオ・医療分野や科学分野など様々な分野に応用可能であるため、近年は低ノイズイメージングに対する関心が高まっている。回路の技術の進化で１ノイズ電子付近までは実現できているが、所謂フォトン計数（フォトンカウンティング）と呼ばれる極低ノイズイメージングを実用化するためには、ノイズレベルを更に低減する必要がある。
　従来、ＣＣＤイメージセンサにおいて、ｎ型の浮遊拡散層とリセットドレイン領域とでｐ型の半導体領域を挟んだ構成を有し、浮遊拡散層の信号電荷のリセット動作の際には、リセットドレイン領域に直接パルス電圧を与えることにより、浮遊拡散層とリセットドレイン領域とで挟まれた半導体領域にパンチスルーを起こさせて、電荷を排出する手法が知られている（特許文献１参照）。特許文献１に記載の構成によれば、従来のリセットゲート電極が不要となり、浮遊拡散層との間の寄生容量がなくなるので、浮遊拡散層容量を小さくでき、感度を向上できる。
特開平７－１０６５５３号公報
　一方、ＣＭＯＳイメージセンサにおいて、極低ノイズイメージングを実用化するための開発が行われているが、標準的なＣＭＯＳイメージセンサのプロセスを用いて、高い画素変換利得及びフォトン計数レベルの極低ノイズを実現することは困難である。
　本発明は、高い画素変換利得及びフォトン計数レベルの極低ノイズを実現可能な半導体素子、及びこの半導体素子をセンサ要素（画素）として用いた固体撮像装置を提供することを目的とする。
　上記目的を達成するために、本発明の第１の態様は、（ａ）第１導電型の半導体領域と、（ｂ）半導体領域の上部の一部に埋め込まれ、半導体領域とフォトダイオードをなして電荷を生成する第２導電型の電荷生成埋込領域と、（ｃ）電荷生成埋込領域から離間して半導体領域の他の一部に設けられ、電荷生成埋込領域から転送された電荷を蓄積する第２導電型の電荷読出領域と、（ｄ）電荷生成埋込領域から電荷読出領域への電荷の転送を制御する電荷転送手段と、（ｅ）電荷読出領域から離間した半導体領域の更に他の一部に設けられた第２導電型のリセット生成領域とを備え、電荷読出領域とリセット生成領域の間に挟まれた半導体領域に生じた電位障壁の高さを変化させるように可変電圧をリセット生成領域に印加して、電荷読出領域に蓄積された電荷を排出させる半導体素子であることを要旨とする。
　本発明の第２の態様は、（ａ）第１導電型の半導体領域と、（ｂ）半導体領域の上部の一部に埋め込まれ、半導体領域とフォトダイオードをなして電荷を生成する第２導電型の電荷生成埋込領域と、（ｃ）電荷生成埋込領域から離間して半導体領域の他の一部に設けられ、電荷生成埋込領域から転送された電荷を蓄積する第２導電型の電荷読出領域と、（ｄ）電荷生成埋込領域から電荷読出領域への電荷の転送を制御する電荷転送手段と、（ｅ）電荷読出領域から離間した半導体領域の更に他の一部に設けられた第２導電型のリセット生成領域とを備え、電荷読出領域とリセット生成領域の間に挟まれた半導体領域に生じた電位障壁の高さを変化させるように可変電圧をリセット生成領域に印加して、電荷読出領域に蓄積された電荷を排出させる画素を複数配列した固体撮像装置であることを要旨とする。
　本発明によれば、高い画素変換利得及びフォトン計数レベルの極低ノイズを実現可能な半導体素子、及びこの半導体素子をセンサ要素（画素）として用いた固体撮像装置を提供することができる。
本発明の第１の実施の形態に係る固体撮像装置（２次元イメージセンサ）の半導体チップ上のレイアウトを説明する模式的な平面図である。 第１の実施の形態に係る固体撮像装置の画素の一部となる半導体素子の構成を説明する概略的な平面図である。 図２のＡ－Ａ方向から見た模式的な断面図である。 第１の実施の形態に係る半導体素子の等価回路図である。 図２の半導体素子の構成に、読み出しトランジスタ（増幅トランジスタ）、画素選択用のスイッチングトランジスタ及び表面配線等を更に追加した概略的な平面図である。 第１の実施の形態に係る固体撮像装置の相関二重サンプリング回路及びアナログ・デジタル変換回路の構成の一例を示す回路図である。 第１の実施の形態に係る半導体素子の転送ゲート電極に印加する電圧を変化させた場合のポテンシャル図である。 第１の実施の形態に係る半導体素子のリセット生成領域に印加する電圧を変化させたときのポテンシャル図である。 第１の実施の形態に係る半導体素子の電荷読出領域の端部とリセット生成領域の間の距離と、リセット電位障壁の高さとの関係を示すグラフである。 第１の実施の形態に係る半導体素子のリセット生成領域に３Ｖの電圧を印加したときの３次元シミュレーションによるポテンシャル図である。 第１の実施の形態に係る半導体素子のリセット生成領域に３Ｖの電圧を印加したときのリセット電位障壁に着目した３次元シミュレーションによるポテンシャル図である。 第１の実施の形態に係る半導体素子のリセット生成領域に２５Ｖの電圧を印加したときのリセット電位障壁に着目した３次元シミュレーションによるポテンシャル図である。 第１の実施の形態に係る固体撮像装置の読み出しノイズヒストグラムの測定結果を示すグラフである。 第１の実施の形態に係る固体撮像装置の入出力の関係を示すグラフである。 図１５（ａ）は、第１の実施の形態に係る固体撮像装置の光電子計測ヒストグラム（ＰＣＨ）の測定結果を示すグラフであり、図１５（ｂ）は、図１５（ａ）に対応するポアソン分布の理論曲線を示すグラフである。 図１６（ａ）は、第１の実施の形態に係る固体撮像装置のＰＣＨの測定結果を示すグラフであり、図１６（ｂ）は、図１６（ａ）に対応するポアソン分布の理論曲線を示すグラフである。 図１７（ａ）は、米国空軍（ＵＳＡＦ）テストチャートを用いて第１の実施の形態に係る固体撮像装置により捕獲された捕獲された０～２０電子の信号範囲の画像であり、図１７（ｂ）は、ＵＳＡＦテストチャートを用いて第１の実施の形態に係る固体撮像装置により捕獲された０～８電子の信号範囲画像であり、図１７（ｃ）は、ＵＳＡＦテストチャートを用いて従来の低ノイズの固体撮像装置により捕獲された０～８電子の信号範囲の画像である。 第１の実施の形態に係る固体撮像装置の読み出し方法を、１フレームについて説明するタイミングチャートである。 第１の実施の形態に係る半導体素子の信号読み出し回路の構成を含む模式的な断面図である。 図２０（ａ）は、第１の実施の形態の第１の変形例に係る半導体素子の構成を説明する概略的な断面図であり、図２０（ｂ）は、第１の実施の形態の第１の変形例に係る半導体素子のポテンシャル図である。 図２１（ａ）は、第１の実施の形態の第１の変形例に係る半導体素子の読み出し方法を説明するための信号読み出し回路の模式的な回路図であり、図２１（ｂ）は、第１の実施の形態の第１の変形例に係る半導体素子の図２１（ａ）に対応した状態におけるポテンシャル図である。 図２２（ａ）は、第１の実施の形態の第１の変形例に係る半導体素子の読み出し方法を説明するための信号読み出し回路の模式的な回路図であり、図２２（ｂ）は、第１の実施の形態の第１の変形例に係る半導体素子の図２２（ａ）に対応した状態におけるポテンシャル図である。 図２３（ａ）は、第１の実施の形態の第１の変形例に係る半導体素子の読み出し方法を説明するための信号読み出し回路の模式的な回路図であり、図２３（ｂ）は、第１の実施の形態の第１の変形例に係る半導体素子の図２３（ａ）に対応した状態におけるポテンシャル図である。 第１の実施の形態の第１の変形例に係る半導体素子の等価回路図である。 第１の実施の形態の第２の変形例に係る半導体素子の模式的な回路図である。 第１の実施の形態の第２の変形例に係る半導体素子の模式的な回路図である。 第１の実施の形態の第２の変形例に係る半導体素子の模式的な回路図である。 第１の実施の形態の第２の変形例に係る半導体素子の模式的な回路図である。 第２の実施の形態に係る固体撮像装置の半導体素子の構成を説明する概略的な平面図である。 図３０（ａ）は、図２９のＡ－Ａ方向から見た模式的な断面図であり、図３０（ｂ）は、図３０（ａ）に対応するポテンシャル図である。 第２の実施の形態に係る半導体素子の等価回路図である。 第２の実施の形態の変形例に係る半導体素子の模式的な回路図である。 第２の実施の形態の変形例に係る半導体素子の模式的な回路図である。 第２の実施の形態の変形例に係る半導体素子の模式的な回路図である。 第２の実施の形態の変形例に係る半導体素子の模式的な回路図である。 第２の実施の形態の変形例に係る半導体素子の模式的な回路図である。 第３の実施の形態に係る固体撮像装置の半導体チップ上のレイアウトを説明する模式的な平面図である。 第３の実施の形態に係る固体撮像装置の画素の一部となる半導体素子の概略的な断面図である。 第３の実施の形態に係る固体撮像装置の読み出し方法を説明するためのタイミングチャートである。 第４の実施の形態に係る固体撮像装置の半導体チップ上のレイアウトを説明する模式的な平面図である。 第４の実施の形態に係る固体撮像装置の画素の一部となる半導体素子の概略的な断面図である。
　次に、図面を参照して、第１～第４の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
　又、以下に示す第１～第４の実施の形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、染色した生体細胞からの蛍光や蛍光寿命を測定するバイオイメージング用固体撮像装置、或いは、各種の計測を行う時間相関イメージセンサ等の種々の固体撮像装置に適用可能である。又、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでなく、本発明の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
　以下の第１～第４の実施形態の説明では、第１導電型がｐ型、第２導電型がｎ型の場合について例示的に説明するが、導電型を逆の関係に選択して、第１導電型がｎ型、第２導電型がｐ型としても構わない。 第１導電型がｐ型、第２導電型がｎ型の場合は、信号電荷としてのキャリアは電子となるが、第１導電型がｎ型、第２導電型がｐ型の場合は、信号電荷としてのキャリアは正孔（ホール）となることは、勿論である。又、以下の説明における「左右」や「上下」の方向は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。よって、例えば、紙面を９０度回転すれば「左右」と「上下」は、互いに交換して読まれ、紙面を１８０度回転すれば「左」が「右」に、「右」が「左」になることは勿論である。
　（第１の実施の形態）
　本発明の第１の実施の形態に係る固体撮像装置（２次元イメージセンサ）は、図１に示すように、画素アレイ部１と周辺回路部（２，３，４，６，７）とを同一の半導体チップ上に集積化している。画素アレイ部１には、２次元マトリクス状に多数の画素Ｘij（ｉ＝１～ｍ；ｊ＝１～ｎ：ｍ，ｎはそれぞれ整数である。）が配列されており、例えば、方形状の撮像領域を構成している。画素アレイ部１の下辺部には、画素行Ｘ11，Ｘ12，Ｘ13，……，Ｘ1m；Ｘ21，Ｘ22，Ｘ23，……，Ｘ2m；Ｘ31，Ｘ32，Ｘ33，……，Ｘ3m；……；Ｘn1，Ｘn2，Ｘn3，……，Ｘnm方向に沿って水平走査回路２が設けられ、画素アレイ部１の左辺部には画素列Ｘ11，Ｘ21，Ｘ31，……，Ｘn1；Ｘ12，Ｘ22，Ｘ32，……，Ｘn2；Ｘ13，Ｘ23，Ｘ33，……，Ｘn3；……；Ｘ1m，Ｘ2m，Ｘ3m，……，Ｘnm方向に沿って垂直走査回路３が設けられている。垂直走査回路３及び水平走査回路２には、タイミング発生回路４が接続されている。
　これらのタイミング発生回路４、水平走査回路２及び垂直走査回路３によって画素アレイ部１内の単位画素Ｘijが順次走査され、画素信号の読み出しや電子シャッタ動作が実行される。即ち、第１の実施の形態に係る固体撮像装置では、画素アレイ部１を各画素行Ｘ11，Ｘ12，Ｘ13，……，Ｘ1m；Ｘ21，Ｘ22，Ｘ23，……，Ｘ2m；Ｘ31，Ｘ32，Ｘ33，……，Ｘ3m；……；Ｘn1，Ｘn2，Ｘn3，……，Ｘnm単位で垂直方向に走査することにより、各画素行Ｘ11，Ｘ12，Ｘ13，……，Ｘ1m；Ｘ21，Ｘ22，Ｘ23，……，Ｘ2m；Ｘ31，Ｘ32，Ｘ33，……，Ｘ3m；……；Ｘn1，Ｘn2，Ｘn3，……，Ｘnmの画素信号を各画素列Ｘ11，Ｘ21，Ｘ31，……，Ｘn1；Ｘ12，Ｘ22，Ｘ32，……，Ｘn2；Ｘ13，Ｘ23，Ｘ33，……，Ｘn3；……；Ｘ1m，Ｘ2m，Ｘ3m，……，Ｘnm毎に設けられた垂直信号線Ｂ１，Ｂ2，Ｂ3，……，Ｂmによって画素信号を読み出す構成となっている。
　各垂直信号線Ｂ１，Ｂ2，Ｂ3，……，Ｂmから読み出された画素信号は、ノイズキャンセル回路６の相関二重サンプリング回路ＣＤＳ1，ＣＤＳ2，ＣＤＳ3，……，ＣＤＳmにおいて信号処理され、更に信号処理回路７のアナログ・デジタル変換回路ADC１，ADC2，ADC3，……，ADCｍにおいて信号処理された後、撮像信号として図示を省略した外部回路に出力される。
　第１の実施の形態に係る固体撮像装置のそれぞれの画素Ｘijとして機能する半導体素子の平面構造の一例を、図２に示し、図２の平面図における半導体素子のＡ－Ａ方向から見た対応する断面図を図３に示す。図３に示すように、画素Ｘijの一部となる半導体素子は、第１導電型（ｐ型）の半導体領域１１と、半導体領域１１の上部に埋め込まれ、光を入射する第２導電型（ｎ型）の電荷生成埋込領域（受光カソード領域）１６と、半導体領域１１の上部の一部に電荷生成埋込領域１６から右方に離間して埋め込まれ、電荷生成埋込領域１６により生成された電荷を蓄積する第２導電型（ｎ＋型）の電荷読出領域１５と、半導体領域１１の上部の一部に電荷読出領域１５に接して埋め込まれ、電荷生成埋込領域１６により生成された電荷を電荷読出領域１５へ導く、電荷読出領域１５よりも低不純物密度の第２導電型（ｎ型）の電荷誘導領域１３と、半導体領域１１の上部の一部に電荷読出領域１５から右方に離間して埋め込まれた第２導電型（ｎ＋型）のリセット生成領域１２とを備える。第１の実施の形態では、電荷読出領域１５及び電荷誘導領域１３の部分が電荷読出領域の機能をなす。
　電荷生成埋込領域１６と、電荷生成埋込領域１６の直下の半導体領域（アノード領域）１１とで埋込フォトダイオード（以下において、単に「フォトダイオード」という。）Ｄ１を構成している。図３に示すように、遮光膜２０の開口部は、光電荷の発生が、フォトダイオードを構成している電荷生成埋込領域１６の直下の半導体領域１１で生じるように選択的に設けられている。図３では、ゲート絶縁膜１９のみを示しているが、遮光膜２０は、図示を省略した多層配線構造をなす複数の層間絶縁膜の内のいずれかの上部に設けられたアルミニウム（Ａｌ）等の金属薄膜で構成すれば良い。
　電荷生成埋込領域１６の上には第１導電型（ｐ＋型）のピニング層１７が配置されている。電荷誘導領域１３の上の一部には、第１導電型（ｐ＋型）のピニング層１４が配置されている。ピニング層１４，１７は、ダーク時の表面でのキャリアの生成や信号キャリアの捕獲を抑制する層であり、ダーク電流や信号キャリアの捕獲の削減のために好ましい層として用いている。
　図３では、「第１導電型の半導体領域」として、第１導電型の半導体領域１１を用いる場合を例示しているが、半導体領域１１の代わりに、第１導電型（ｐ型）の半導体基板上に、半導体基板よりも低不純物密度の第１導電型（ｐ型）のシリコンエピタキシャル成長層を形成して、エピタキシャル成長層を第１導電型の半導体領域として採用しても良く、第２導電型（ｎ型）の半導体基板上に、第１導電型（ｐ型）のシリコンエピタキシャル成長層を形成して、エピタキシャル成長層を第１導電型の半導体領域として採用しても良い。第２導電型（ｎ型）の半導体基板上に、ｐｎ接合を形成するように、第１導電型（ｐ型）のエピタキシャル成長層を形成すれば、長い波長の場合光が、第２導電型の半導体基板深くまで浸入するが、第２導電型の半導体基板で発生した光によるキャリアは、ｐｎ接合のビルトインポテンシャルによる電位障壁のため第１導電型のエピタキシャル成長層まで入って来られないので、第２導電型の半導体基板深くで発生したキャリアを積極的に捨てることができる。これによって、深い位置で発生したキャリアが拡散で戻ってきて、隣の画素に漏れ込むのを防ぐことが可能になる。これは特に、ＲＧＢのカラーフィルタが搭載された単板カラーのイメージセンサの場合に、色の混合を起こさないようにできる効果を奏する。
　半導体領域１１は、不純物密度５×１０１２ｃｍ－３程度以上、５×１０１６ｃｍ－３程度以下が好ましい。電荷誘導領域１３の多数キャリアに対するポテンシャル谷の底の電位が、電荷生成埋込領域１６がなすポテンシャル谷の底の電位よりも深くなるように（図７参照）、電荷誘導領域１３の不純物密度は電荷生成埋込領域１６よりも高く設定している。例えば、電荷生成埋込領域１６の不純物密度は、１×１０１７ｃｍ－３程度以上、８×１０１８ｃｍ－３程度以下、好ましくは２×１０１７ｃｍ－３程度以上、１×１０１８ｃｍ－３程度以下、代表的には、例えば８×１０１７ｃｍ－３程度の比較的空乏化が容易な値が採用可能であり、その厚さは０．１～３μｍ程度、好ましくは０．１～０．３μｍ程度とすることが可能である。
　一方、電荷誘導領域１３の不純物密度は、１×１０１７ｃｍ－３程度以上、８×１０１８ｃｍ－３程度以下、好ましくは４×１０１７ｃｍ－３程度以上、２×１０１８ｃｍ－３程度以下、代表的には、例えば１．６×１０１８ｃｍ－３程度の値が採用可能であり、その厚さは０．１～３μｍ程度、好ましくは０．１～０．３μｍ程度とすることが可能である。電荷誘導領域１３の不純物密度は、電荷生成埋込領域１６の不純物密度の１．２～５倍、好ましくは１．５～２．５倍程度に設定しておけば、電荷誘導領域１３のポテンシャル谷の底の電位が、電荷生成埋込領域１６がなすポテンシャル谷の底の電位よりも適度に深くなる。
　リセット生成領域１２の不純物密度は２×１０１８～１×１０２１ｃｍ－３程度である。ピニング層１４，１７の不純物密度は２．３×１０１７ｃｍ－３程度である。電荷読出領域１５の不純物密度は５×１０１８～１×１０２１ｃｍ－３程度である。なお、電荷誘導領域１３が無く、電荷が電荷生成埋込領域１６からチャネル部を介して電荷読出領域１５へ転送される構成であってもよい。逆に、電荷読出領域１５が無い場合は、電荷誘導領域１３の部分が電荷読出領域の機能をなすように構成してもよい。
　ピニング層１４，１７上、ピニング層１４，１７間の半導体領域１１の上、及びリセット生成領域１２と電荷誘導領域１３との間の半導体領域１１の上にはゲート絶縁膜１９が形成されている。ゲート絶縁膜１９としては、シリコン酸化膜（ＳｉＯ２膜）が好適であるが、シリコン酸化膜以外の種々の絶縁膜を用いた絶縁ゲート型トランジスタ（ＭＩＳトランジスタ）の絶縁ゲート構造をなしても良い。例えば、シリコン酸化膜／シリコン窒化膜（Ｓｉ３Ｎ４膜）／シリコン酸化膜の３層積層膜からなるＯＮＯ膜でも良い。更には、ストロンチウム（Ｓｒ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ビスマス（Ｂｉ）のいずれか１つの元素を少なくとも含む酸化物、又はこれらの元素を含むシリコン窒化物等がゲート絶縁膜１９として使用可能である。
　ゲート絶縁膜１９を熱酸化膜で形成する場合は、熱酸化膜の厚さは、１５０ｎｍ程度以上、１０００ｎｍ程度以下、好ましくは２００ｎｍ程度以上、４００ｎｍ程度以下とすれば良い。ゲート絶縁膜１９を熱酸化膜以外の誘電体膜とする場合は、熱酸化膜の比誘電率εr（１ＭＨｚでεr＝３．８）で換算した等価な厚さとすれば良い。例えば、比誘電率εr＝４．４であるＣＶＤ酸化膜を用いるのであれば上記厚さを４．４／３．８＝１．１６倍した厚さを、比誘電率εr＝７であるシリコン窒化物（Ｓｉ3Ｎ4）膜をゲート絶縁膜１９に用いるのであれば上記厚さを７／３．８＝１．８４倍した厚さを採用すれば良い。但し、標準的なＣＭＯＳ技術で形成される酸化膜（ＳｉＯ2膜）をゲート絶縁膜１９に用いるのが好ましく、ＣＭＯＳ技術におけるフィールド酸化膜をゲート絶縁膜１９に用いるのが製造工程の簡略化に適している。
　ゲート絶縁膜１９の上部には、電荷生成埋込領域１６と電荷読出領域１５との間に形成される転送チャネルの電位を制御して、電荷生成埋込領域１６が生成した電子を電荷読出領域１５へ転送する転送ゲート電極１８が電荷生成埋込領域１６と電荷読出領域１５の間に配置されている。又、ゲート絶縁膜１９とゲート絶縁膜１９上の転送ゲート電極１８とで、電荷生成埋込領域１６と電荷読出領域１５との間の半導体領域１１の上部に形成されるチャネルの電位を制御して、電荷生成埋込領域１６から電荷読出領域１５へ電荷を転送する電荷転送手段（１８，１９）を構成している。
　図３に示した半導体素子の信号読み出し回路８の等価回路を図４に示す。半導体領域１１と電荷生成埋込領域１６でなすフォトダイオードＤ１に電荷転送手段（１８，１９）により構成される転送トランジスタＱＴＸが接続されている。転送トランジスタＱＴＸの転送ゲート電極１８には制御信号ＴＸが印加される。転送トランジスタＱＴＸの一方の電極で示される電荷読出領域１５には読み出しトランジスタＱＲのゲート電極が接続されている。読み出しトランジスタＱＲのドレイン領域は電源ＶＤＤに接続され、読み出しトランジスタＱＲのソース領域は画素選択用のスイッチングトランジスタＱＳＬのドレイン領域に接続される。スイッチングトランジスタＱＳＬのゲート電極には選択用制御信号ＳＬが印加される。スイッチングトランジスタＱＳＬのソース領域は垂直信号線Ｂjに接続されている。
　第１の実施の形態に係る半導体素子はリセットトランジスタを有さないことを特徴とする。図４においては、図３に示したリセット生成領域１２による機能を模式的に、ゲート電極を破線で示したトランジスタに類似したシンボルマークによって、リセット機構ＱＲＴを表現し、ゲート電極を有するリセット電極を用いないでリセットできることをモデル化している。
　図５に示すように、画素Ｘijの電荷読出領域１５には、信号読み出し回路８を構成する読み出しトランジスタＱＲのゲート電極３１が表面配線２７を介して接続されている。読み出しトランジスタＱＲのドレイン領域３５は、表面配線３３，３４，２３を介して電源ＶＤＤに接続され、読み出しトランジスタＱＲのソース領域は画素選択用のスイッチングトランジスタＱＳＬのドレイン領域との共通領域３０をなしている。画素選択用のスイッチングトランジスタＱＳＬのソース領域３７は、表面配線２１（垂直信号線Ｂj）に接続され、ゲート電極３２には水平ラインの選択用制御信号ＳＬ（ｉ）が表面配線２５を介して垂直走査回路３から与えられる。選択用制御信号ＳＬ（ｉ）をハイ（Ｈ）レベルにすることにより、スイッチングトランジスタＱＳＬが導通し、読み出しトランジスタ（増幅トランジスタ）ＱＲで増幅された電荷読出領域１５の電位に対応する電流が表面配線２１（垂直信号線Ｂj）に流れる。
　一方、リセット生成領域１２にはリセット配線２２を介してリセット信号ＲＴ（ｉ）が与えられる。第1の実施の形態においては、電荷読出領域１５とリセット生成領域１２の間に挟まれた半導体領域１１に生じた電位障壁（リセット電位障壁）の高さを変化させるように可変電圧ＶDrainをリセット生成領域１２に印加して、電荷読出領域１５に蓄積された電荷を排出させる。例えば、リセット信号ＲＴ（ｉ）として電圧ＶDrain＝２０Ｖ程度のハイ（Ｈ）レベルの電圧を印加することにより、リセット生成領域１２と電荷読出領域１５の間に挟まれた半導体領域１１に生成されるリセット電位障壁の高さを下げて、電荷読出領域１５に蓄積された電荷の大部分となる所定量の電荷を吐き出し、電荷読出領域１５をリセットレベルにする。即ち、リセットゲート電極を有するリセットトランジスタを設けなくても、電荷読出領域１５をリセットレベルに設定することができる。
　図１に示した相関二重サンプリング回路ＣＤＳｊとアナログ・デジタル変換回路ＡＤＣｊからなる回路構成のそれぞれは、図６に示すように、スイッチ回路４１と、スイッチ回路４１の出力側に接続された加算器４３と、加算器４３の出力側に接続されたサンプルホールド（Ｓ／Ｈ）回路４４と、Ｓ／Ｈ回路４４の出力側に接続されたアナログ・デジタル変換器（ＡＤＣ）４５と、ＡＤＣ４５の出力側に接続されたレジスタ４６とを有する。加算器４３及びサンプルホールド回路４４により積分器が構成されている。
　スイッチ回路４１には垂直信号線Ｂjからの入力信号が入力される。スイッチ回路４１は、入力信号と、入力信号とは逆極性（－１）のリセットレベルの信号とのいずれかを出力する。加算器４３は、スイッチ回路４１から出力される入力信号又はリセットレベルの信号と、サンプルホールド回路４４からフィードバックされる信号とを加算して多重サンプリングする。Ｓ／Ｈ回路４４は、パルス信号φSIに応じて、加算器４３から出力された信号を保持する。Ｓ／Ｈ回路４４の出力を加算器４３に入力することで、多数回数サンプリングして平均化した信号と、同じ処理を行った初期値レベルとの相関差分を求めることができる。相関差分を求めることで、フリーズノイズ、特に熱ノイズを低減できる。サンプリングしてＡＤＣ４５は、Ｓ／Ｈ回路４４に保持されたアナログ信号をデジタル信号に変換する。レジスタ４６は、ＡＤＣ４５により変換されたデジタル信号を保持する。レジスタ４６により保持されたデジタル信号を、レジスタ４６の出力側のスイッチ４２を介して外部へ読み出すことによりノイズをキャンセルする。
　図７は、図３の断面図において、電荷生成埋込領域１６、電荷読出領域１５及びリセット生成領域１２を水平面で切った断面（Ｘ方向）における、下向きを電圧の正の方向とするポテンシャル図である。図３の中央の左側に電荷生成埋込領域１６の伝導帯端の位置を示すポテンシャル谷ＰＷ１を示す。更に、ポテンシャル谷ＰＷ１の右側に、転送電位障壁を介して、電荷読出領域１５のポテンシャル井戸ＰＷ２を示す。ポテンシャル井戸ＰＷ２において、フェルミレベル以下の電子が充満した状態が右上がりのハッチングで示されている。更に、ポテンシャル井戸ＰＷ２の右側に、リセット電位障壁を介して、リセット生成領域１２のポテンシャル井戸ＰＷ３を示す。ポテンシャル井戸ＰＷ３において、フェルミレベル以下の電子が充満した状態が右上がりのハッチングで示されている。電荷読出領域１５のポテンシャル井戸ＰＷ２及びリセット生成領域１２のポテンシャル井戸ＰＷ３の底の深さは、フェルミレベルになるので、右上がりのハッチングで示した領域の上端のレベルが、ポテンシャル井戸の底の深さを定義する。
　ポテンシャル谷ＰＷ１とポテンシャル井戸ＰＷ２の間の転送電位障壁の高さは、転送ゲート電極１８直下の半導体領域１１の伝導帯端のポテンシャル分布により決まるので、転送ゲート電極１８の電圧で制御できる。ポテンシャル井戸ＰＷ２とポテンシャル井戸ＰＷ３の間のリセット電位障壁の高さは、電荷読出領域１５とリセット生成領域１２の間に挟まれた半導体領域１１の伝導帯端のポテンシャル分布を、リセット生成領域１２に印加する電圧を変えることにより決定する。
　図７に示すように、転送ゲート電極１８に印加する電圧を－１．０Ｖ、１．０Ｖ、１．５Ｖ、２．５Ｖ、３．３Ｖと増大させると、ポテンシャル谷ＰＷ１とポテンシャル井戸ＰＷ２との間の転送電位障壁の高さが低くなる。即ち、転送ゲート電極１８は、ゲート絶縁膜１９を介して転送チャネルの電位を静電的に制御する。例えば、転送ゲート電極１８に制御信号ＴＸとして低い電圧（０Ｖ、又は負電圧）を与えると、電荷生成埋込領域１６と電荷読出領域１５との間に電子に対する転送電位障壁が形成され、電荷生成埋込領域１６から電荷読出領域１５へ電荷は転送されない。一方、転送ゲート電極１８に制御信号ＴＸとして高い電圧（正の電圧）を与えると、電荷生成埋込領域１６と電荷読出領域１５との間の転送電位障壁の高さが減少、若しくは消滅し、電荷生成埋込領域１６から電荷読出領域１５へ電荷が転送される。
　図８は、図７のリセット電位障壁に着目したポテンシャル図を示す。電荷読出領域１５とリセット生成領域１２との距離Ｌ＝２．３５μｍに設定し、リセット信号ＲＴとしての電圧ＶDrainを３Vから２５Vまで２Vずつ段階的に増大させた場合の、電荷読出領域１５とリセット生成領域１２の間のリセット電位障壁の高さであるピーク電位ＶB.MINをシミュレーションにより計算した。リセット信号ＲＴとしての電圧ＶDrain＝３Vの場合には、リセット電位障壁のピーク電位ＶB.MIN＝０．８３Vであり、リセット信号ＲＴとしての電圧ＶDrainを増大させるにつれてピーク電位ＶB.MINの絶対値は大きく（リセット電位障壁の高さは低く）なっていく。そして、リセット信号ＲＴとしての電圧ＶDrain＝２５Vの場合には、ピーク電位ＶB.MIN＝２．９１Vとなり、リセット電位障壁の高さは電源電圧３．３Ｖで決まる約３Ｖの転送電位障壁に対して低くなるので、電荷読出領域１５からリセット生成領域１２へのリセットに必要な電荷の吐き出しが可能となる。
　図９は、リセット信号ＲＴとしての電圧ＶDrainが３Vと２５Vの２通りについて、電荷読出領域１５とリセット生成領域１２との距離Ｌを変化させた場合の、リセット電位障壁のピーク電位ＶB.MINのシミュレーション結果を示す。図９から、距離Ｌが大きくなると、リセット信号ＲＴとしての電圧ＶDrainが３Vと２５Vのいずれの場合もリセット電位障壁のピーク電位ＶB.MINが小さくなることが分かる。図９においてリセット信号ＲＴとしての電圧ＶDrainが２５Vの場合は距離Ｌが大きくなると、リセット電位障壁のピーク電位ＶB.MINが急峻に変化する。このため、距離Ｌが大きくなると、リセット信号ＲＴとしての電圧ＶDrainを３Vと２５Vとの間で変化させた場合、リセット電位障壁の高さの変化が小さくなることが分かる。
　図１０は、第１の実施の形態に係る半導体素子に対応する３次元シミュレーションによる、下向きを電位の正の方向とするポテンシャル図を示す。シミュレーション条件は、電荷生成埋込領域１６の不純物密度を６．７５×１０16ｃｍ-3、ピニング層１７の不純物密度を２．２４×１０17ｃｍ-3、半導体領域１１の不純物密度を５．０×１０13ｃｍ-3、リセット信号ＲＴとしての電圧ＶDrain＝３Vに設定した。図１１及び図１２は、リセット生成領域１２側に着目して拡大した３次元のポテンシャル図で、図１１に示すように、リセット信号ＲＴとして低い電圧ＶDrain＝３Ｖを印加した場合は、電荷読出領域１５とリセット生成領域１２の間のリセット電位障壁の高さは１Ｖ程度である。一方、図１２に示すように、リセット信号ＲＴとして高い電圧ＶDrain＝２５Ｖを印加した場合は、電荷読出領域１５とリセット生成領域１２の間のリセット電位障壁の高さが３Ｖ程度に低減した。これにより、電荷読出領域１５の電荷がリセット生成領域１２を介して排出され、電荷読出領域１５は所定の残留電荷量のレベルまでリセット可能となる。
　図１３は、読み出しノイズヒストグラムの測定結果を示す。１００フレームで、５１０（垂直）×３１（水平）＝１５８１０画素で捕獲し、積分時間は１４９ｍｓｅｃとした。測定された読み出しノイズヒストグラムから、読み出しノイズのピーク値が０．２７ｅ－ ｒｍｓと低ノイズレベルであることが確認された。電圧を電子に変換するための変換利得は２１９．４μＶ／ｅ－を用いた。この変換利得の値は、図１４に示すようにフォトンショットノイズ及び信号の入出力の計算結果から求めた。
　図１５（ａ）及び図１５（ｂ）は、ポアソン分布のパラメータとなる有効光電子数λ＝２．０５の場合の光電子計測ヒストグラム（ＰＣＨ）の測定結果及びこれに対応するポアソン分布の理論曲線を示し、図１６（ａ）及び図１６（ｂ）は、有効光電子数λ＝４．０の場合のＰＣＨの測定結果及びこれに対応するポアソン分布の理論曲線を示す。パラメータλは所与の区間内で発生する事象の期待発生回数で、計算上で決まる有効フォトン数であり、平均値に対応する。
　図１５（ａ）では、変換利得は２１９．４μＶ／ｅ－であり、内部ＡＤＣを用いた２３０ＬＳＢ／ｅ－であり、ノイズは０．２７ｅ－ rmsであり、１０万回中の光電子が検出された回数（イベント数）を測定した。一方、図１６（ａ）も変換利得は２１９．４μＶ／ｅ－であり、内部ＡＤＣを用いた２３０ＬＳＢ／ｅ－で図１５（ａ）と同様であるが、ノイズは０．２６ｅ－ rmsで図１５（ａ）とは異なる。図１６（ａ）も１０万回中の光電子が検出された回数を測定した。図１５（ｂ）及び図１６（ｂ）の横軸は光電子数（ｙ）を示す。
　図１５（ａ）及び図１６（ａ）に示すように、ＰＣＨの測定結果は、図１５（ｂ）及び図１６（ｂ）に示すノイズによるガウス分布の拡がりを有したポアソン分布の理論曲線と略一致する。図１５（ａ）～図１６（ｂ）において、各ピークはノイズがあるため拡がっているが、ノイズがなければデルタ関数となる。
　所与の区間内で光電子がｙ回検出される確率ｈ（ｙ）は、以下の式（１）で求められる。
Figure JPOXMLDOC01-appb-M000001
　ここで、ｘは各事象に対応する光電子数でガウス分布の平均値となる離散値、ｙは検出した光電子数に対応する連続値、ｅ＝２．７１８２８はネイピア数である。σは読み出しノイズレベルを示す標準偏差であり、図１５（ｂ）ではσ＝０．２６ｅ－ ｒｍｓ、図１６（ｂ）ではσ＝０．２７ｅ－ ｒｍｓである。
　光電子計測能力を評価するため、米国空軍（ＵＳＡＦ）テストチャートを用いて第１の実施形態に係る固体撮像装置及び従来の低ノイズの固体撮像装置により光電子を捕獲した。従来の低ノイズＣＭＯＳイメージセンサの読み出しノイズレベルは０．４５ｅ－ ｒｍｓであり、画素変換利得は１３５μＶ／ｅ－である。ダーク電流の影響を最小限とするため、センサチップを－１０℃まで空冷し、水平３５×垂直５１２画素の領域で測定した。図１７（ａ）～図１７（ｃ）は、光電子が捕獲された画像を示す。１４２ｍｓｅｃ、１画素当たりの信号（光電子）は各画素のＰＣＨから計算した。
　図１７（ａ）は、第１の実施形態に係る固体撮像装置により捕獲された０～２０電子の信号範囲を示し、図１７（ｂ）は、第１の実施形態に係る固体撮像装置により捕獲された０～８電子の信号範囲を示し、図１７（ｃ）は、従来の低ノイズの固体撮像装置により捕獲された０～８電子の信号範囲を示す。図１７（ａ）～図１７（ｃ）の捕獲された画像は、固定の光強度及びＮＤフィルタにより調整された異なる信号範囲を有する。図１７（ａ）及び図１７（ｂ）の第１の実施形態に係る固体撮像装置の撮像画像は、図１７（ｃ）の、従来の低ノイズＣＭＯＳイメージセンサの撮像画像と比較してコントラストが強調されたことが分かる。
　又、第１の実施形態に係る固体撮像装置を試作した。水平３１２×垂直５１２の全画素アレイのうち、有効画素数は水平３５×垂直５１２に設定し、画素サイズは１１．２μｍ×５．６μｍ、飽和容量（ＦＷＣ）は約１５００電子に設定した。試作した固体撮像装置において変換利得と読み出しノイズを測定した結果、２２０μＶ／ｅ－程度の高い変換利得及び０．２７ｅ－ ｒｍｓの低い読み出しノイズレベルが達成できた。
　＜固体撮像装置の動作＞
　次に、図１８のタイミングチャートを参照しながら、第１の実施の形態に係る固体撮像装置の動作の一例を説明する。
　（ａ）時刻ｔ１～ｔ２において、転送ゲート電極１８に印加される制御信号ＴＸをロー（L）レベル（０Ｖ）に維持して、矩形のリセット信号ＲＴをリセット生成領域１２に印加し、電荷読出領域１５のリセット動作が行われる。即ち、時刻ｔ１でリセット信号ＲＴがロー（L）レベル（３Ｖ）からハイ（H）レベル（２５Ｖ）への移行が開始され、図８に示したリセット生成領域１２と電荷読出領域１５との間のリセット電位障壁の高さが低下して電荷読出領域１５から電荷が吐き出される。時刻ｔ１～ｔ２では、図８及び図１２に示したように電荷読出領域１５の電位ＶＦＤが３Ｖになる。その後、時刻ｔ２でリセット信号ＲＴがハイ（H）レベル（２５Ｖ）からロー（L）レベル（３Ｖ）に移行すると、電荷読出領域１５の電位ＶＦＤは３Vより少し低下する。
　（ｂ）時刻ｔ２～ｔ３において、リセット生成領域１２に印加されるリセット信号ＲＴ及び転送ゲート電極１８に印加される制御信号ＴＸはいずれもロー（L）レベルに維持されており、図３に示したように、それぞれの画素Ｘijの遮光膜２０の開口部を介して、それぞれの画素ＸijのフォトダイオードＤ１に入射する。フォトダイオードＤ１は、遮光膜２０の開口部を介して入射した光を光信号として受光し、この光信号を電荷に変換する。
　（ｃ）時刻ｔ３で、転送ゲート電極１８に印加される制御信号ＴＸがハイ（H）レベル（３．３Ｖ）になると、図７に示したポテンシャル谷ＰＷ１とポテンシャル井戸ＰＷ２の間の転送電位障壁の高さが低下し、時刻ｔ３～ｔ４で電荷生成埋込領域１６から電荷読出領域１５へ電荷が転送される。電荷生成埋込領域１６から電荷読出領域１５へ転送された電荷量に対応して、電荷読出領域１５の電位ＶＦＤがΔＶＳＩＧだけ低下する。
　（ｄ）時刻ｔ４以降のタイミングで、画素選択用のスイッチングトランジスタＱＳＬがターンオンすると、図１９に示す信号読み出し回路を構成する読み出しトランジスタ（増幅トランジスタ）ＱＲのゲート電位に依存する電流が垂直信号線Ｂｊを介して読み出される。
　第１の実施の形態に係る固体撮像装置によれば、リセット生成領域１２に正の電圧を印加し、リセット生成領域１２からの静電誘導電界を利用して、リセット生成領域１２と電荷読出領域１５との間のリセット電位障壁を可変することにより、電荷読出領域１５の電荷をリセット生成領域１２に吐き出させてリセット動作を行うことができる。したがって、従来の画素におけるリセットゲート電極を有するリセットトランジスタが不要となる。このため、従来の画素におけるリセットゲート電極と電荷読出領域間の寄生容量を除去できるので、浮遊拡散容量を低減できる。この結果、高い画素変換利得を得られるとともに、ピクセル内部のノイズが低減され、時間的なゆらぎを低減できる。又、ファインプロセスを使わなくても標準的なＣＭＯＳ技術を用いて、高い変換利得やフォトン計数レベルの極低ノイズを達成できるので、従来の技術と比べて効率的で実現性が高い。
　［第１の実施の形態の第１の変形例］
　第１の実施の形態の第１の変形例に係る半導体素子の構成を図２０（ａ）に示し、図２０（ａ）に対応する、下向きが電位の正の方向であるポテンシャル図を図２０（ｂ）に示す。図２０（ａ）に示すように、第１の実施の形態の第１の変形例に係る半導体素子では、電荷読出領域１５に接続する信号読み出し回路の読み出しトランジスタＱＲのソース側にスイッチングトランジスタＱＳＷ１が接続され、垂直信号線ＢｊにスイッチングトランジスタＱＳＷ２のドレイン側が接続されている点が、図４に示した第１の実施の形態に係る半導体素子の信号読み出し回路の構成と異なる。
　第１の実施の形態の第１の変形例においては、リセット生成領域１２に印加する可変電圧と、垂直信号線Ｂｊと、スイッチングトランジスタＱＳＷ１と、読み出しトランジスタＱＲと、スイッチングトランジスタＱＳＷ２の状態をそれぞれ変化させることで、電荷読出領域１５に蓄積された電荷を排出させる。このとき、読み出しトランジスタＱＲのゲート容量をブートストラップ容量として用いて電荷読出領域１５の電位を変化させ、電荷読出領域１５に蓄積された電荷を排出させる。
　電荷読出領域１５に蓄積された電荷を排出させる動作としては、まず、図２１（ａ）に示すように、リセット生成領域１２に印加されるリセット信号ＲＴとしての電圧ＶDrain＝０．５Vを考える。スイッチングトランジスタＱSW１をオフ状態として、スイッチングトランジスタＱＳＷ２がオンし、選択トランジスタＱＳＬがオンすることにより、図２１（ｂ）に示すように、読み出しトランジスタＱRのソース領域に所定の電圧VR＝０Vが印加され、読み出しトランジスタＱRのソース領域が接地電位とされる。リセット生成領域１２には可変電圧として電圧ＶDrain＝０．５Vを印加する。これにより、リセット生成領域１２を電荷読出領域１５の電位よりも低い一定の電位に設定して、リセット電位障壁を越えてリセット生成領域１２に電荷を供給し、電荷読出領域１５の電位をリセット生成領域１２に印加した電位ＶDrain＝０．５Vと同一の電位に設定する。このとき、図２１（ｂ）に示すポテンシャル図のように、電荷読出領域１５のポテンシャル井戸ＰＷ２及びリセット生成領域１２のポテンシャル井戸ＰＷ３に電子が充満された状態になり、フェルミレベルも０．５Ｖとなる。
　次に、図２２（ａ）及び図２２（ｂ）に示すように、スイッチングトランジスタＱSW１がオフ状態、スイッチングトランジスタＱＳＷ２がオン状態で、リセット信号に対応する可変電圧として電圧ＶDrain＝３Ｖをリセット生成領域１２に印加する。これにより、リセット生成領域１２を、電荷読出領域１５が読出動作において取り得る電位よりも高い一定の電位に設定し、リセット電位障壁の高さを変化させて電荷読出領域１５の電位をリセット電位障壁の電位と同一の電位ＶＦＤ＝１Ｖとする。この読み出し電圧ＶＦＤ＝１Ｖが読み出しトランジスタＱRのゲート電極に印加される。電荷読出領域１５のポテンシャル井戸ＰＷ２の底の電位とリセット電位障壁の間の電位差は２Vある。
　次に、図２３（ａ）に示すように、スイッチングトランジスタＱSW2がオフし、スイッチングトランジスタＱSW１がオンすると、電圧ＶDD＝３．３Vが読み出しトランジスタＱRのドレイン領域に印加される。このときの読み出しトランジスタＱRのゲート容量をブートストラップ容量として用い、読み出しトランジスタＱRのゲートの電位ＶＦＤ、即ち電荷読出領域１５の電位が、電荷の排出に必要な電位ＶＦＤ＝３Ｖとなる。そして、図２２（ｂ）で示した電荷読出領域１５のポテンシャル井戸ＰＷ２の底の電位とリセット電位障壁の間の電位差２Vを維持したまま、図２３（ｂ）に示すようにブートストラップ効果により電荷読出領域１５のポテンシャル井戸ＰＷ２の底の電位が３Vとなり、電荷読出領域１５のポテンシャル井戸ＰＷ２のリセットが完了する。
　第１の実施の形態の第１の変形例に係る半導体素子の全体の等価回路は、図２４に示すように、電源VDDと読み出しトランジスタQRの間に接続されたスイッチングトランジスタQSW１と、所定の電圧VRを有する制御信号線と垂直信号線Bｊの間に接続されたスイッチングトランジスタQSW２を有する回路として表現できる。半導体領域１１と電荷生成埋込領域１６でなすフォトダイオードＤ１に電荷転送手段（１８，１９）により構成される転送トランジスタＱＴＸが接続されている。転送トランジスタＱＴＸの一方の電極で示される電荷読出領域には読み出しトランジスタＱＲのゲート電極が接続されている。読み出しトランジスタＱＲのドレイン領域はスイッチングトランジスタQSW１に接続され、読み出しトランジスタＱＲのソース領域は画素選択用のスイッチングトランジスタＱＳＬのドレイン領域に接続される。スイッチングトランジスタＱＳＬのソース領域は垂直信号線Ｂjに接続されている。図２４においては、図２０に示したリセット生成領域１２による機能を模式的に、ゲート電極を破線で示したトランジスタに類似したシンボルマークによって、リセット機構ＱＲＴを表現し、ゲート電極を有するリセット電極を用いないでリセットできることをモデル化している。
　［第１の実施の形態の第２の変形例］
　第１の実施の形態の第２の変形例として、第１の実施の形態に係る半導体素子の構成の変形例を説明する。図２５に示すように、複数（2個）のフォトダイオードＤ１，Ｄ２と、複数（2個）のフォトダイオードＤ１，Ｄ２のそれぞれに接続された複数（2個）の転送トランジスタQTX1，QTX2を有していてもよい。複数（2個）のフォトダイオードＤ１，Ｄ２に対して1個の電荷読出領域１５が設けられることにより、各画素Ｘijのサイズを縮小できるので、高空間解像度を実現可能となる。なお、フォトダイオードＤ１，Ｄ２及び転送トランジスタQTX1，QTX2の組み合わせは3個以上であってもよい。
　更に、図２６に示すように、2個のフォトダイオードＤ１，Ｄ２と、2個のフォトダイオードＤ１，Ｄ２のそれぞれに接続された2個の転送トランジスタQTX1，QTX2に加えて、電源VDDと読み出しトランジスタQRの間に接続されたスイッチングトランジスタQSW１と、所定の電圧VRを有する制御信号線と垂直信号線Bｊの間に接続されたスイッチングトランジスタQSW２を有していてもよい。又、図２７に示すように、図２４に示した構成からスイッチングトランジスタQSW２を除去した構成であってもよく、図２８に示すように、図２６に示した構成からスイッチングトランジスタQSW２を除去した構成であってもよい。
　（第２の実施の形態）
　本発明の第２の実施の形態に係る固体撮像装置の全体構成は、図１に示した構成と実質的に同様であるので、重複した説明を省略する。第２の実施の形態に係る固体撮像装置の画素Ｘijを構成する半導体素子は、図２９の平面図及び図２９のＡ－Ａ方向から見た断面図に対応する図３０（ａ）に示すように、一対の横電界制御ゲート電極５１，５２を有する横電界制御トランジスタを設け、この一対の横電界制御ゲート電極５１，５２の間に転送チャネルを設けている点が、第１の実施の形態に係る半導体素子と異なる。図２９に示すように、一対の横電界制御ゲート電極５１，５２のそれぞれは、電荷生成埋込領域１６と電荷読出領域１５との間の転送チャネルを挟んで対称に配置されている。
　図３０（ａ）の断面図に示すように、横電界制御ゲート電極５１，５２の間の半導体領域１１の上部には、電荷生成埋込領域１６よりも狭い幅のｎ型の転送チャネル５６ｃと、電荷生成埋込領域１６よりも広い幅のｎ型の半導体領域５７が配置されている。図２９の平面図から分かるように、転送チャネル５６ｃの右側には、電荷生成埋込領域１６から転送された電荷を電荷読出領域１５へ導く電荷誘導領域５６ｂが設けられ、電荷誘導領域５６ｂは電荷読出領域１５と接している。転送チャネル５６ｃの左側には、電荷生成埋込領域１６から転送チャネル５６ｃに電荷を導入するｎ型の電荷導入部５６ａが設けられ、横電界制御ゲート電極５１，５２の隣り合う側と反対側の半導体領域１１の上部には、ｎ＋型の半導体領域５３，５４がそれぞれ配置されている。図３０（ａ）に示すように、半導体領域５７の底部は電荷生成埋込領域１６の底部よりも深く、転送チャネル５６ｃの底部は半導体領域５７の底部よりも深い。例えば、半導体領域５７の不純物密度ｎ２は電荷生成埋込領域１６の不純物密度ｎ０よりも低く設定され、電荷導入部５６ａ、転送チャネル５６ｃ、電荷誘導領域５６ｂの不純物密度ｎ１は電荷生成埋込領域１６の不純物密度ｎ０および半導体領域５７の不純物密度ｎ２よりも高く設定されている。なお、半導体領域５７の不純物密度ｎ２、電荷生成埋込領域１６の不純物密度ｎ０、電荷導入部５６ａ、転送チャネル５６ｃ、電荷誘導領域５６ｂの不純物密度ｎ１の大小関係はこれに限定されない。
　図３０（ｂ）に示すように、電荷生成埋込領域１６、転送チャネル５６ｃ、半導体領域５７に対応して段差を有するポテンシャル分布となる。横電界制御ゲート電極５１，５２に印加する電圧VGを共通して－１V、０V、１Vと変化させた場合、相対的な段差を有したまま電位が変化する。横電界制御ゲート電極５１，５２の電圧により、横電界制御ゲート電極５１，５２に挟まれた転送チャネル５６ｃの電位を制御して、電荷生成埋込領域１６から電荷誘導領域５６ｂへ電荷を転送できる。
　図３１に、第２の実施の形態に係る半導体素子の等価回路を示す。図３１では、一対の横電界制御ゲート電極５１，５２を有する横電界制御トランジスタQTXをゲート電極が破線で表示されたシンボルマークで示し、破線は転送チャネル上にゲート電極の無いトランジスタが設けられた構造と等価であることを意味している。半導体領域１１と電荷生成埋込領域１６でなすフォトダイオードＤ１に一対の横電界制御ゲート電極５１，５２が等価的に機能する横電界制御トランジスタQTXが仮想的に接続されている。一対の横電界制御ゲート電極５１，５２で定義される横電界制御トランジスタQTXの一方の電極で示される電荷読出領域には読み出しトランジスタＱＲのゲート電極が接続されている。読み出しトランジスタＱＲのドレイン領域は、電源VDDに接続され、読み出しトランジスタＱＲのソース領域は画素選択用のスイッチングトランジスタＱＳＬのドレイン領域に接続される。スイッチングトランジスタＱＳＬのソース領域は垂直信号線Ｂjに接続される。
　第２の実施の形態に係る半導体素子によれば、第１の実施の形態と同様に、図２９に示したリセット生成領域１２に正の電圧を印加し、リセット生成領域１２からの静電誘導電界を利用して、リセット生成領域１２と電荷読出領域１５との間のリセット電位障壁を可変することにより、電荷読出領域１５の電荷をリセット生成領域１２に吐き出させてリセット動作を行うことができ、高い画素変換利得及び極低ノイズを実現可能となる。更に、電荷生成埋込領域１６と電荷読出領域１５との間の転送チャネルの直上には転送ゲート電極が配置されていないため、電荷読出領域１５の周辺の寄生容量を第１の実施の形態の場合に比して更に低減できる。
　［第２の実施の形態の変形例］
　第２の実施の形態の変形例として、第２の実施の形態に係る半導体素子の構成の変形例を説明する。図３２に示すように、複数（2個）のフォトダイオードＤ１，Ｄ２と、複数（2個）のフォトダイオードＤ１，Ｄ２のそれぞれに接続された複数（2個）の横電界制御トランジスタQTX1，QTX2を有していてもよい。横電界制御トランジスタQTX1，QTX2のそれぞれは、一対の横電界制御ゲート電極を転送チャネルを挟むように対向させて配置している。複数（2個）の横電界制御トランジスタQTX1，QTX2のそれぞれは、ゲート電極が破線で表されたシンボルマークで示され、ゲート電極の無いトランジスタと等価であることを意味している。複数（2個）のフォトダイオードＤ１，Ｄ２に対して1個の電荷読出領域１５が設けられることにより、各画素Ｘijのサイズを縮小できるので、高空間解像度を実現可能となる。なお、フォトダイオードＤ１，Ｄ２及び転送トランジスタQTX1，QTX2の組み合わせは3個以上であってもよい。
　又、図３３に示すように、電源VDDと読み出しトランジスタQRの間に接続されたスイッチングトランジスタQSW１と、所定の電圧VRを有する制御信号線と垂直信号線Bｊの間に接続されたスイッチングトランジスタQSW２を有していてもよい。又、図３４に示すように、2個のフォトダイオードＤ１，Ｄ２と、2個のフォトダイオードＤ１，Ｄ２のそれぞれに接続された2個の横電界制御トランジスタQTX1，QTX2と、電源VDDと読み出しトランジスタQRの間に接続されたスイッチングトランジスタQSW１と、所定の電圧VRを有する制御信号線と垂直信号線Bｊの間に接続されたスイッチングトランジスタQSW２を有していてもよい。又、図３５に示すように、図３３に示した構成からスイッチングトランジスタQSW２を除去した構成であってもよく、図３６に示すように、図３４に示した構成からスイッチングトランジスタQSW２を除去した構成であってもよい。
　（第３の実施の形態）
　本発明の第３の実施の形態に係る固体撮像装置は、図３７に示すように、スイッチングトランジスタQ１１，Q１２，Q１３，…Q１ｍが画素Ｘijの外側の周辺回路に設けられている点が、第１の実施の形態に係る固体撮像装置の構成と異なる。図３８に示すように、第３の実施の形態に係る固体撮像装置の画素Ｘijを構成する半導体素子の信号読み出し回路を構成するスイッチングトランジスタＱＳＬが接続されるビット線Ｂjには、画素Ｘijの外側の周辺回路のスイッチングトランジスタQ１ｊが接続される。又、第３の実施の形態に係る半導体素子の信号読み出し回路を構成する読み出しトランジスタＱRにはスイッチングトランジスタＱＳＷ１が接続されている。
　次に、図３９のタイミングチャートを参照しながら、第３の実施の形態に係る固体撮像装置の読み出し方法の一例を説明する。第３の実施の形態に係る固体撮像装置の読み出し方法は、図２０～図２３を用いて説明したブートストラップの動作に対応する。
　（ａ）時刻ｔ１において、転送ゲート電極１８に印加される制御信号ＴＸをロー（Ｌ）レベル（０Ｖ）に維持して、スイッチングトランジスタQSW1のゲート電極に印加される制御信号ＳＷをロー（L）レベル（０Ｖ）とする。スイッチングトランジスタQ1jのゲート電極には制御信号ＳＷの反転信号が印加されるため、スイッチングトランジスタQ1jはハイ（Ｈ）レベルとなる。時刻ｔ２において、リセット生成領域１２に印加されるリセット信号ＲＴがハイ（Ｈ）レベル（３Ｖ）からロー（L）レベル（０．５Ｖ）に移行すると、電荷読出領域１５の電圧ＶＦＤ＝０．５Ｖに低下する。
　（ｂ）時刻ｔ３において、制御信号ＴＸ及び制御信号ＳＷをロー（L）レベルに維持して、リセット信号ＲＴとしてハイ（H）レベル（３Ｖ）がリセット生成領域１２に印加されると、電荷読出領域１５の電位が読み出し電圧ＶＦＤ＝１Ｖとなる。この読み出し電圧ＶＦＤ＝１Ｖが読み出しトランジスタＱＲのゲート電極に印加される。
　（ｃ）時刻ｔ４において、スイッチングトランジスタQSW1に印加される制御信号ＳＷがハイ（H）レベル（３．３Ｖ）になり、スイッチングトランジスタQSW1がオンする。このとき、電荷読出領域１５の電位が読み出し電圧ＶＦＤ＝３Ｖとなり、ブートストラップ効果により電荷読出領域１５のポテンシャル井戸ＰＷ２のリセットが完了する。
　（ｄ）時刻ｔ４以降のタイミングで、図３８に示した画素Ｘijのフォトダイオードに光が入射する。フォトダイオードは、入射した光を光信号として受光し、この光信号を電荷に変換する。時刻ｔ５で、転送ゲート電極１８に印加される制御信号ＴＸがハイ（H）レベル（３．３Ｖ）になると、図７に示したポテンシャル谷ＰＷ１とポテンシャル井戸ＰＷ２の間の転送電位障壁の高さが低下し、時刻ｔ５～ｔ６で電荷生成埋込領域１６から電荷読出領域１５へ電荷が転送される。電荷生成埋込領域１６から電荷読出領域１５へ転送された電荷量に対応して、電荷読出領域１５の電位ＶＦＤがΔＶＳＩＧだけ低下する。
　（ｅ）画素選択用のスイッチングトランジスタＱＳＬがオン状態にある画素Ｘijにおいては、図３８に示す信号読み出し回路を構成する読み出しトランジスタ（増幅トランジスタ）ＱＲのゲート電位に依存する電流が垂直信号線Ｂｊに読み出される。
　第３の実施の形態に係る固体撮像装置によれば、スイッチングトランジスタQ１１，Q１２，Q１３，…Q１ｍを画素Ｘijの外側の周辺回路に設けた場合でも、高い画素変換利得及び極低ノイズを実現可能となる。
　（第４の実施の形態）
　本発明の第４の実施の形態に係る固体撮像装置は、図４０に示すように、スイッチングトランジスタQ１１，Q１２，Q１３，…Q１ｍ及びスイッチングトランジスタQ２１，Q２２，Q２３，…Q２ｍが画素Xijの外側の周辺回路に設けられている点が、本発明の第３の実施の形態に係る固体撮像装置の構成と異なる。図４１に示すように、第４の実施の形態に係る半導体素子の信号読み出し回路を構成する読み出しトランジスタ（増幅トランジスタ）ＱＲのドレイン領域が、画素Xijの周辺回路であるスイッチングトランジスタQ２jに接続される。
　第４の実施の形態に係る固体撮像装置に係る固体撮像装置の駆動方法は、第３の実施の形態に係る固体撮像装置の駆動方法と実質的に同様である。第４の実施の形態に係る固体撮像装置によれば、スイッチングトランジスタQ１１，Q１２，Q１３，…Q１ｍ及びスイッチングトランジスタQ２１，Q２２，Q２３，…Q２ｍを画素Xijの外側の周辺回路に設けることにより、各画素Xijのサイズを縮小することができるので、高空間解像度を実現可能となる。
　（その他の実施の形態）
　上記のように、本発明は第１～第４の実施の形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
　既に述べた第１～第４の実施の形態に係る固体撮像装置の説明では、第１導電型をｐ型、第２導電型をｎ型として説明したが、第１導電型をｎ型、第２導電型をｐ型としても、電気的な極性を反対にすれば同様な効果が得られることは容易に理解できるであろう。
　又、既に述べた第１～第４の実施の形態の説明においては、本発明の半導体素子を２次元に複数配列した２次元固体撮像装置（エリアセンサ）を例示的に説明したが、本発明の半導体素子は２次元固体撮像装置の画素のみに用いられるように限定して解釈するべきではない。例えば、図１に示した２次元マトリクスにおいて、ｊ＝ｍ＝１とした１次元固体撮像装置（ラインセンサ）の画素として複数の半導体素子を１次元に配列しても良いことは、上記開示の内容から、容易に理解できるはずである。
　このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
　本発明は、超高感度を活用した防犯カメラや、放送用カメラ等のナイトビジョンへの応用を目的とした超高感度車載用カメラ、超解像バイオ顕微鏡用カメラ等の種々の撮像素子に利用可能である。
Ｘ11，Ｘ12，Ｘ13，Ｘ1m，Ｘ21，Ｘ22，Ｘ23，Ｘ2m，Ｘ31，Ｘ32，Ｘ33，Ｘ3m，Ｘn1，Ｘn2，Ｘn3，Ｘnm…画素
１…画素アレイ部
２…水平走査回路
３…垂直走査回路
４…タイミング発生回路
６…ノイズキャンセル回路
７…信号処理回路
８…信号読み出し回路
１１…半導体領域
１２…リセット生成領域
１３，５６ｂ…電荷誘導領域
１４，１７…ピニング層
１５…電荷読出領域
１６…電荷生成埋込領域
１８…転送ゲート電極
１９…ゲート絶縁膜
２０…遮光膜
２１，２３，２５，２７，３３，３４…表面配線
２２…リセット配線
３０…共通領域
３１，３２…ゲート電極
３５…ドレイン領域
３７…ソース領域
４１…スイッチ回路
４２…スイッチ
４３…加算器
４４…サンプルホールド（Ｓ／Ｈ）回路
４５…アナログ・デジタル変換器（ＡＤＣ）
４６…レジスタ
５１，５２…横電界制御ゲート電極
５３，５４，５７…半導体領域
５６ａ…電荷導入部
５６ｃ…転送チャネル

Claims (10)

  1. 　第１導電型の半導体領域と、
    　前記半導体領域の上部の一部に埋め込まれ、前記半導体領域とフォトダイオードをなして電荷を生成する第２導電型の電荷生成埋込領域と、
    　前記電荷生成埋込領域から離間して前記半導体領域の他の一部に設けられ、前記電荷生成埋込領域から転送された前記電荷を蓄積する第２導電型の電荷読出領域と、
    　前記電荷生成埋込領域から前記電荷読出領域への前記電荷の転送を制御する電荷転送手段と、
    　前記電荷読出領域から離間した前記半導体領域の更に他の一部に設けられた第２導電型のリセット生成領域とを備え、
    　前記電荷読出領域と前記リセット生成領域の間に挟まれた半導体領域に生じた電位障壁の高さを変化させるように可変電圧を前記リセット生成領域に印加して、前記電荷読出領域に蓄積された電荷を排出させることを特徴とする半導体素子。
  2. 　前記電荷生成埋込領域側で前記電荷読出領域に接して設けられ、前記電荷読出領域よりも低不純物密度の第２導電型の電荷誘導領域を更に備えることを特徴とする請求項１に記載の半導体素子。
  3. 　前記電荷生成埋込領域の上の前記半導体領域の上部の一部に、前記半導体領域よりも高不純物密度の第１導電型のピニング層を更に備えることを特徴とする請求項１又は２に記載の半導体素子。
  4. 　第１導電型の半導体領域と、
    　前記半導体領域の上部の一部に埋め込まれ、前記半導体領域とフォトダイオードをなして電荷を生成する第２導電型の電荷生成埋込領域と、
    　前記電荷生成埋込領域から離間して前記半導体領域の他の一部に設けられ、前記電荷生成埋込領域から転送された前記電荷を蓄積する第２導電型の電荷読出領域と、
    　前記電荷生成埋込領域から前記電荷読出領域への前記電荷の転送を制御する電荷転送手段と、
    　前記電荷読出領域から離間した前記半導体領域の更に他の一部に設けられた第２導電型のリセット生成領域とを備え、
    　前記電荷読出領域と前記リセット生成領域の間に挟まれた半導体領域に生じた電位障壁の高さを変化させるように可変電圧を前記リセット生成領域に印加して、前記電荷読出領域に蓄積された電荷を排出させる画素を複数配列したことを特徴とする固体撮像装置。
  5. 　前記電荷生成埋込領域側で前記電荷読出領域に接して設けられ、前記電荷読出領域よりも低不純物密度の第２導電型の電荷誘導領域を更に備えることを特徴とする請求項４に記載の固体撮像装置。
  6. 　前記電荷生成埋込領域の上の前記半導体領域の上部の一部に、前記半導体領域よりも高不純物密度の第１導電型のピニング層を更に備えることを特徴とする請求項４又は５に記載の固体撮像装置。
  7. 　前記電荷読出領域が、前記画素にそれぞれ設けられた読み出しトランジスタのゲート電極に接続されることを特徴とする請求項４～６のいずれか１項に記載の固体撮像装置。
  8. 　前記読み出しトランジスタのドレイン領域と電源との間に、第１のスイッチングトランジスタが前記画素にそれぞれ設けられ、
    　所定の電圧を有する制御信号線と垂直信号線の間に、第２のスイッチングトランジスタが前記画素にそれぞれ設けられ、
    　前記可変電圧と、前記垂直信号線と、前記第１のスイッチングトランジスタと、前記読み出しトランジスタと、前記第２のスイッチングトランジスタの状態を、それぞれ変化させることで、前記電荷読出領域に蓄積された電荷を排出させることを特徴とする請求項７に記載の固体撮像装置。
  9. 　前記読み出しトランジスタのゲート容量をブートストラップ容量として用いて前記電荷読出領域の電位を変化させ、前記電荷読出領域に蓄積された電荷を排出させることを特徴とする請求項８に記載の固体撮像装置。
  10. 　前記電荷読出領域に蓄積された電荷を排出させる動作において、
    　前記第１のスイッチングトランジスタをオフ状態、かつ前記第２のスイッチングトランジスタをオン状態として前記読み出しトランジスタのソース領域を接地電位とし、
    　前記リセット生成領域に、前記可変電圧として第１の電圧を印加することにより、前記リセット生成領域を前記電荷読出領域の電位よりも低い一定の第１の電位に設定して前記電位障壁を越えて前記リセット生成領域に電荷を供給し、前記電荷読出領域の電位を前記第１の電位に設定し、
    　前記リセット生成領域に、前記可変電圧として第２の電圧を印加することにより、前記リセット生成領域を前記電荷読出領域が読出動作において取り得る電位よりも高い一定の第２の電位に設定し、前記電位障壁の高さを変化させて前記電荷読出領域の電位を前記電位障壁の電位と同一である第３の電位とし、
    　前記第１のスイッチングトランジスタをオン状態、かつ前記第２のスイッチングトランジスタをオフ状態として前記読み出しトランジスタのゲート容量をブートストラップ容量として用い、前記読み出しトランジスタのゲートの電位と等価な前記電荷読出領域の電位を電荷の排出に必要な電位とする
    　ことを特徴とする請求項９に記載の固体撮像装置。
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