WO2016155194A1 - 一种阵列基板及其制备方法、显示装置 - Google Patents

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李永谦
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Definitions

  • Embodiments of the present disclosure provide an array substrate, a method of fabricating the same, and a display device, wherein as long as charges are accumulated on a signal line, the accumulated charges can be dispersed to all signals connected thereto through the signal line connecting lines. On the line, in this way, although a potential difference is generated between the signal lines that are not connected, there is no potential difference between the signal line and other signal lines that are not connected due to the accumulation of charges on a certain signal line. In the case where an electrostatic discharge occurs, the embodiment of the present disclosure can effectively reduce the electrostatic discharge generated in the manufacturing process of the TFT array substrate and improve the product yield.
  • FIG. 7 is a schematic diagram of a process for preparing an array substrate according to another embodiment of the present disclosure.
  • the gate line connecting line 11 is one and the data line connecting line 21 is two, all the data line connecting lines 21 can be electrically connected to the gate line connecting line 11 or one of them.
  • the data line communication line 21 is electrically connected to the gate line communication line 11.
  • the first protective layer 40 may be a layer structure or an at least two layer structure, which is not limited.
  • a via hole located at a position on the signal line communication line or the signal line is close to the signal line communication line is used to disconnect between the signal lines. Electrically connected, thus necessarily in the process of forming the above array substrate, The intermediate process in which the signal lines are electrically connected through the signal line connecting lines can also solve the problem of electrostatic discharge.
  • the pixel electrode and the common electrode are spaced apart in the same layer and are strip electrodes; for advanced super-dimensional field conversion type (for an In-Plane Switch (IPS) array substrate) In the case of an Advanced-Super Dimensional Switching (ADS) array substrate, the pixel electrode and the common electrode are disposed in different layers, wherein the upper electrode is a strip electrode and the lower electrode is a plate electrode.
  • IPS In-Plane Switch
  • ADS Advanced-Super Dimensional Switching
  • the first electrode may also be an anode or a cathode.
  • the array substrate further includes: a functional layer of an organic material and a cathode or an anode. That is, when the first electrode 40 is an anode, an organic material functional layer and a cathode are further included; and when the first electrode 40 is a cathode, an organic material functional layer and an anode are further included.

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Abstract

一种阵列基板及其制备方法和使用阵列基板的显示装置。阵列基板的制备方法，包括形成薄膜晶体管以及信号线（10；20），还包括形成信号线连通线（11；21），其中，所述信号线连通线（11；21）至少将同一类信号线（10；20）电连接；在所述阵列基板制程的最后一层膜层制作完成前，所述方法还包括：在所述信号线连通线（11；21）上或所述信号线（10；20）靠近所述信号线连通线（11；21）的位置处刻蚀出过孔（50；60），所述过孔（50；60）用于断开所述信号线（10；20）之间的电连接。采用上述阵列基板及其制备方法，可有效减少TFT阵列基板在制造过程中发生的静电放电，提高产品良率。

Description

一种阵列基板及其制备方法、显示装置 技术领域
本公开涉及显示技术领域，尤其涉及一种阵列基板及其制备方法、显示装置。
背景技术
在薄膜晶体管(Thin-Film Transistor，简称TFT)阵列基板的制作过程中，常会有静电累积的现象产生，且由于显示的需求，需要选用绝缘性质的玻璃基板，因此导致在制作过程中产生的静电累积无法消除。所产生的静电累积容易引起静电放电(Electro-Static Discharge，简称ESD)的问题，造成阵列基板性能下降甚至被破坏，从而降低产品良率。
具体的，在薄膜晶体管制作过程中，一些制程环境会产生静电的累积，如：化学气相沉积(Chemical Vapor phase Deposition，简称CVD)、溅射(sputtering)或干法刻蚀等等离子体相关制程。另外，在一些制程转换或基板传输的过程中，也会有来自于外界的静电产生。由于绝缘的玻璃基板无法自行将静电累积消除，因此，在阵列基板上的导体部分将形成明显的电位差异；一旦发生静电放电，瞬间产生的高电压或高电流则会造成阵列基板上的半导体层或者金属走线的性能下降甚至被破坏。
发明内容
本公开的实施例提供一种阵列基板及其制备方法、显示装置，其可有效减少TFT阵列基板在制造过程中发生的静电放电，提高产品良率。
在本公开的第一方面中，提供一种阵列基板的制备方法，包括形成薄膜晶体管以及信号线，以及形成信号线连通线，其中，所述信号线连通线至少将同一类信号线电连接；在所述阵列基板制程的最后一层膜层制作完成前，所述方法还包括：在所述信号线连通线上或所述信号线靠近所述信号线连通线的位置处设置过孔，所述过孔用于断开所述信号线之间的电连接。
在一个实施例中，所述信号线可以包括栅线和数据线，所述信号线连通线包括栅线连通线和数据线连通线；其中，至少一根所述栅线连通线将所有所述栅线电连接，至少一根所述数据线连通线将所有所述数据线电连接。
在实施例中，在所述信号线连通线上或所述信号线靠近所述信号线连通线的位置处蚀刻出过孔，所述过孔用于断开所述信号线之间的电连接，可以包括：在所述栅线连通线上或所述栅线靠近所述栅线连通线的位置处设置多个第一过孔，所述第一过孔用于断开所述栅线之间的电连接；在所述数据线连通线上或所述数据线靠近所述数据线连通线的位置处设置多个第二过孔，所述第二过孔用于断开所述数据线之间的电连接。
在另一实施例中，所述栅线连通线可以为两根，分别位于显示区域两侧的周边区域，且均与所述栅线电连接；所述数据线连通线可以为两根，分别位于显示区域两侧的周边区域，且均与所述数据线电连接。
在又一实施例中，所述栅线连通线和所述数据线连通线可以与所述栅线通过同一次构图工艺形成；或者，所述栅线连通线和所述数据线连通线可以与所述数据线通过同一次构图工艺形成；或者，所述栅线连通线与所述栅线通过同一次构图工艺形成，所述数据线连通线与所述数据线通过同一次构图工艺形成。
在再一实施例中，所述方法还可以包括：将所述栅线连通线和所述数据线连通线电连接。
在另外的实施例中，对绝缘材料的刻蚀可以采用干法刻蚀，对金属材料的刻蚀可以采用湿法刻蚀。
在本公开的第二方面中，提供一种阵列基板，包括薄膜晶体管、信号线，以及信号线连通线，所述信号线连通线至少将同一类信号线电连接；其中，在所述信号线连通线上或所述信号线靠近所述信号线连通线的位置处设置多个过孔，所述过孔用于断开所述信号线之间的电连接。
在一个实施例中，所述信号线可以包括栅线和数据线，所述信号线连通线可以包括栅线连通线和数据线连通线，所述栅线连通线将所有所述栅线电连接，所述数据线连通线将所有所述数据线电连接；其 中，在所述信号线连通线上或所述信号线靠近所述信号线连通线的位置处设置多个过孔，所述过孔用于断开所述信号线之间的电连接，包括：在所述栅线连通线上或所述栅线靠近所述栅线连通线的位置处设置多个第一过孔，所述第一过孔用于断开所述栅线之间的电连接；在所述数据线连通线上或所述数据线靠近所述数据线连通线的位置处设置多个第二过孔，所述第二过孔用于断开所述数据线之间的电连接。
在另一实施例中，所述栅线连通线可以为两根，且分别位于显示区域两侧的周边区域；其中，所述第一过孔用于断开经每根栅线连通线连接的所述栅线之间的电连接；所述数据线连通线可以为两根，且分别位于显示区域两侧的周边区域；其中，所述第二过孔用于断开经每根数据线连通线连接的所述数据线之间的电连接。
在再一示例中，所述栅线连通线和所述数据线连通线可以与所述栅极同层设置；或者，所述栅线连通线和所述数据线连通线可以与所述数据线同层设置；或者，所述栅线连通线与所述栅线同层设置，所述数据线连通线与所述数据线同层设置。
在另外的实施例中，所述栅线连通线可以与所述数据线连通线电连接。
在本公开的第三方面中，提供一种显示装置，包括上述的阵列基板。
本公开的实施例提供一种阵列基板及其制备方法、显示装置，其中，只要在信号线上聚集了电荷，便可以通过所述信号线连通线把聚集的电荷分散到与之连接的所有信号线上，这样，虽然在不相连接的信号线之间会产生电势差，但是不会存在由于电荷聚集到某个信号线上而导致该信号线与不相连的其他信号线存在较大的电位差异而发生静电放电的情况，因而本公开实施例可有效减少TFT阵列基板在制造过程中发生的静电放电，提高产品良率。
附图说明
为了更清楚地说明本公开实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些 附图获得其他的附图。
图1为本公开的一个实施例提供的一种信号线连通线与信号线连接的结构示意图；
图2为本公开的另一实施例提供的一种信号线连通线与信号线连接的结构示意图；
图3为本公开的又一实施例提供的一种信号线连通线与信号线连接的结构示意图；
图4为本公开实施例提供的一种制备阵列基板的流程示意图；
图5为本公开的一个实施例提供的一种制备阵列基板的过程示意图；
图6a为沿图5中AA’的剖视示意图；
图6b为沿图5中BB’的剖视示意图；
图7为本公开的另一实施例提供的一种制备阵列基板的过程示意图；
图8为本公开实施例提供的在数据线连通线上方包括多层结构的绝缘层时对数据线连通线刻蚀的过程示意图。
附图标记：
01-显示区域；02-周边区域；10-栅线；11-栅线连通线；20-数据线；21-数据线连通线；30-栅绝缘层；31-第三过孔；40-第一保护层；41-第四过孔；50-第一过孔；60-第二过孔。
具体实施方式
下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。
本公开实施例提供了一种阵列基板的制备方法，包括形成薄膜晶体管以及信号线，以及形成信号线连通线，其中，所述信号线连通线至少将同一类信号线电连接；在所述阵列基板制程的最后一层膜层制作完成前，所述方法还包括：在所述信号线连通线上或所述信号线靠近所述信号线连通线的位置处刻蚀出过孔，所述过孔用于断开所述信 号线之间的电连接。
需要说明的是，第一，不对所述信号线的类型进行限定，只要是形成在所述阵列基板上且可能与其他导电体产生静电放电的信号线均可。例如：所述信号线可以是栅线，或者是数据线，或者是公共电极线等。
其中，本公开实施例中将起相同作用的一类信号线称为同一类信号线，例如将所有栅线称为同一类信号线，将所有数据线称为同一类信号线。
第二，所述信号线和所述信号线连通线的连接方式可以是直接连接也可以是间接连接，具体不做限定。
其中，不对信号线连通线的形成位置进行限定，其可以形成在显示区域，也可形成在周边区域；当其形成在周边区域时，若其用于连接的信号线位于显示区域，则可将该信号线延长至周边区域，以使其能与位于周边区域的信号线连通线连接。
第三，不对断开经所述信号线连通线连接的所述信号线之间的电连接的工艺所处的时间点进行具体限定，在形成所述信号线连通线并在该信号线连通线与所述信号线已经电连接到完成所述阵列基板最后一层膜层之间的过程中，可综合考虑该断开操作的工艺以及即使断开后会引入静电但该静电也不会导致信号线之间产生静电放电等因素，来选择合适的时间点进行上述的断开操作。这里，阵列基板制成的最后一层膜层可以是形成取向层。
其中，断开所述信号线之间的电连接的操作例如可以是：在信号线连通线或信号线的预定位置，通过湿法或干法刻蚀方式，将该预定位置处的信号线连通线或信号线刻蚀掉，以使原本就不连接的信号线之间不再电连接。即：在信号线连通线或信号线的预定位置通过湿法或干法刻蚀方式刻蚀出过孔，该过孔将经信号线连通线连接在一起的信号线之间的电连接断开。
在示例中，在形成所述信号线和信号线连通线且二者已经电连接的情况下，在其上方又形成了绝缘层；由于绝缘层的存在，因此即使后续引入静电也使得信号线上不会因为累计较大的电荷而发生静电放电，因此，可在形成上述绝缘层后进行断开操作。
其中，由于在阵列基板中包括不同类型的信号线，而每种类型的 信号线都可能与其他导电体之间产生静电放电，因而，本公开实施例可以在最可能发生静电放电的不同类型的信号线都被信号线连通线导通后进行上述断开操作。
第四，在所述信号线连通线上刻蚀出过孔，可以是在信号线连通线与信号线连接的相邻连接点之间的位置处刻蚀过孔，也可以是在信号线连通线与信号线连接处刻蚀过孔。
本公开实施例提供了一种阵列基板的制备方法，只要在信号线上聚集了电荷，便可以通过所述信号线连通线把聚集的电荷分散到与之连接的所有信号线上，这样，虽然在不相连接的信号线之间会产生电势差，但是不会存在由于电荷聚集到某个信号线上而导致该信号线与不相连的其他信号线存在较大的电位差异而发生静电放电，因而本公开实施例可有效减少TFT阵列基板在制造过程中发生的静电放电，提高产品良率。
由于在实际生产过程中，最经常发生的是在数据线和栅线之间的静电放电，因而，本公开实施例的所述信号线可以为栅线和数据线这两类信号线；在此基础上，如图1-2所示，所述信号线连通线包括用于连接所有栅线10的栅线连通线11和用于连接所有数据线20的数据线连通线21。
其中，所述栅线连通线11的个数可以为至少一根，所述数据线连通线21的个数也可以至少为一根。
需要说明的是，附图1-2仅仅为了说明栅线10以及栅线连通线11的连接关系和数据线20以及数据线连通线21的连接关系，而不对所述栅线10与数据线20的形成顺序进行限定，当然也不对栅线10与栅线连通线11、数据线20与数据线连通线21的连接方式进行限定。
在示例实施例中，如图2所示，所述栅线连通线11为两根，分别位于显示区域01两侧的周边区域02，且均与所有所述栅线10电连接；所述数据线连通线21为两根，分别位于所述显示区域01两侧的周边区域02，且均与所有所述数据线20电连接。
这里，要实现所述栅线连通线11电连接所述栅线10，则需使栅线10能延伸到周边区域02；同理要实现所述数据线连通线21电连接所述数据线20，则需使数据线20能延伸到周边区域。
相比所述栅线连通线11和所述数据线连通线21均为一根的实施 例，由于在阵列基板的制备过程中，所述栅线10和所述栅线连通线11或所述数据线20和所述数据线连通线21需要通过过孔电连接，在此过程中，可能会由于电连接不良导致某些栅线10和栅线连通线11或某些数据线20和数据线连通线21不能电连接，因此，通过设置两根栅线连通线11并使其均与栅线10电连接，设置两根数据线连通线21并使其均与数据线20电连接，可以减少发生电连接不良的概率。此外，若将所述栅线连通线11和所述数据线连通线21的数目选择得过大则会占用周边区域中的太多空间，导致周边区域的其他布线受到限制而增加工艺难度。
需要说明的是，图2中虚直线表示的栅线10表示其与数据线20不在同一层。
在示例实施例中，在形成所述栅线连通线11和数据线连通线21时，为了避免构图工艺次数的增加，所述栅线连通线11和所述数据线连通线21可以通过如下方法制备形成：
第一种方法：所述栅线连通线11和所述数据线连通线21与所述栅线10通过同一次构图工艺形成。
此时，所述栅线10与所述栅线连通线11直接电连接。由于所述数据线20与所述栅线10之间绝缘，因而所述数据线20与所述数据线连通线21通过绝缘层上的过孔相连接。
第二种方法：所述栅线连通线11和所述数据线连通线21与所述数据线20通过同一次构图工艺形成。
此时，所述数据线20与所述数据线连通线21直接电连接。由于所述数据线20与所述栅线10之间绝缘，因而所述栅线10与所述栅线连通线11通过绝缘层上的过孔相连接。
第三种方法：所述栅线连通线11与所述栅线10通过同一次构图工艺形成，所述数据线连通线21与所述数据线20通过同一次构图工艺形成。
此时，所述栅线10与所述栅线连通线11直接电连接，所述数据线20与所述数据线连通线21直接电连接。
基于上述，如图3所示，所述方法还包括：将所述栅线连通线11和所述数据线连通线21电连接。
这样，通过上述的电连接关系便可以将聚集的电荷分布在所有栅 线10和所有数据线20上，形成静电平衡而没有电势差，因而可进一步减少TFT阵列基板在制造过程中发生静电放电的几率。
其中，所述栅线连通线11和所述数据线连通线21电连接的方式可以是直接电连接，也可以是间接电连接方式。
基于此，若所述栅线连通线11为两根，所述数据线连通线21为一根，则可使所有栅线连通线11均与所述数据线连通线21电连接，也可以使其中一根所述栅线连通线11与所述数据线连通线21电连接。
若所述栅线连通线11为一根，所述数据线连通线21为两根，则可使所有数据线连通线21均与所述栅线连通线11电连接，也可以使其中一根所述数据线连通线21与所述栅线连通线11电连接。
若所述栅线连通线11为两根，所述数据线连通线21也为两根，则可仅使一根所述栅线连通线11与一根所述数据线连通线21电连接，或者使两根所述栅线连通线11中的任一根与两根所述数据线连通线21中的任一根电连接。
此外，对于上述第一种和第二种方法，在形成所述栅线连通线11和所述数据线连通线21时，其直接电连接；对于上述第三种方法，所述栅线连通线11和所述数据线连通线21通过绝缘层上的过孔电连接。
在示例实施例中，不管是在形成用于使所述栅线10和所述栅线连通线11、所述数据线20和所述数据线连通线21电连接的过孔、以及用于使栅线连通线11和所述数据线连通线21电连接的过孔，还是在栅线连通线11上或栅线10靠近所述栅线连通线11的位置处刻蚀出过孔、在数据线连通线21上或数据线20靠近数据线连通线21的位置处刻蚀出过孔，只要在刻蚀的过程中对绝缘材料进行刻蚀，则采用干法刻蚀，对金属材料进行刻蚀，则采用湿法刻蚀。
下面提供一具体的实施例以详细描述本公开实施例提供的一种阵列基板的制备方法，如图4所示，该方法包括如下步骤：
在S101处，参考图5所示，在衬底基板上通过一次构图工艺在显示区域形成栅极(图5中未标识出)、与所述栅极连接的栅线10，在所述显示区域两侧的周边区域分别形成一根栅线连通线11；其中，每根所述栅线连通线11均与所述栅线10连接。
在S102处，参考图5所示，在完成S101的基础上，通过一次构图工艺形成栅绝缘层30，在周边区域所述栅绝缘层30包括露出每根栅 线连通线11的第三过孔31。
其中，所述第三过孔31位于每根所述栅线连通线11的两侧边缘。
所述第三过孔31通过干法刻蚀形成。
这里，所述栅绝缘层30可以为一层结构，也可以为至少两层结构，具体不做限定。
在S103处，在完成S102的基础上，通过一次构图工艺在显示区域形成半导体有源层(图5中未标识出)。
在S104处，参考图5所示，在完成S103的基础上，通过一次构图工艺在显示区域形成源极和漏极(图5中未标识出)、与所述源极或漏极连接的数据线20，在所述显示区域两侧的周边区域分别形成一根数据线连通线21；其中，每根所述数据线连通线21均与所述数据线10连接，且每根所述数据线连通线21通过所述栅绝缘层30上的第三过孔31与所述栅线连通线11电连接。
在S105处，参考图6a、6b所示，在完成S104的基础上，通过一次构图工艺形成第一保护层40，所述第一保护层40包括第四过孔41，所述第四过孔41与待形成的用于断开栅线10之间的电连接的第一过孔和用于断开数据线20之间的电连接的第二过孔对应。
其中，所述第四过孔41通过干法刻蚀形成。
所述第一保护层40可以为一层结构，也可以为至少两层结构，具体不做限定。
在S106处，参考图7所示，在完成S105的基础上，在与所述第四过孔41对应的位置处对栅线连通线11和数据线连通线21进行刻蚀，分别刻蚀出第一过孔50和第二过孔60；所述第一过孔50将栅线10之间的电连接断开、所述第二过孔60将数据线20之间的电连接断开。
其中，采用湿法刻蚀方法对栅线连通线11和数据线连通线21进行刻蚀，分别刻蚀出第一过孔50和第二过孔60。
参考图6b所示，在刻蚀形成所述第一过孔50时，需先将栅绝缘层30与所述第一过孔50对应的部分刻蚀出过孔，才能对所述栅线连通线11进行刻蚀以形成所述第一过孔50。这里，对所述栅绝缘层30的刻蚀采用干法刻蚀。
在S107处，在完成S106的基础上，形成第二保护层，通过一次构图工艺对所述第二保护层和所述第一保护层40与所述漏极对应的部 分进行刻蚀，形成第五过孔，第五过孔露出所述漏极。
其中，所述第二保护层覆盖所述第一保护层40的第四过孔41。
采用干法刻蚀对所述第二保护层和所述第一保护层40与所述漏极对应的部分进行刻蚀，形成第五过孔
在S108处，在完成S107的基础上，通过一次构图工艺形成像素电极，所述像素电极通过位于第一保护层40和第二保护层上的第五过孔与所述漏极电连接。
在本公开的实施例中，由于在形成所述第一保护层后才将栅线连通线11与栅线10、数据线连通线21与数据线20的电连接断开，因此，即使在形成像素电极的过程中引入静电，也由于有位于数据线20上方的保护层的存在，使得栅线10和数据线20上不会累计较大的电荷而发生静电放电。
需要说明的是，上述实施例仅以在形成第一保护层40后将栅线连通线11与栅线10、数据线连通线21与数据线20的电连接断开为例进行说明，但本公开实施例并不限于此。例如，如图8所示，可以在所述数据线连通线21与数据线20上方形成多层结构的绝缘层后才将数据线连通线21与数据线20的电连接断开，即，先在数据线连通线21上的多层结构的绝缘层上刻蚀出过孔，然后对该过孔露出的数据线连通线21进行刻蚀。当然，在栅线连通线11与栅线10的断开也是如此，具体不再赘述。
其中，当堆叠的多层结构的绝缘层存在不同材质例如氮化硅和氧化硅时，需更换刻蚀气体对相应材料的绝缘层进行刻蚀，具体需根据实际情况设定，在此不做限定。
本公开实施例还提供了一种阵列基板，包括薄膜晶体管以及信号线，以及信号线连通线；其中，在所述信号线连通线上或所述信号线靠近所述信号线连通线的位置处设置多个过孔，所述过孔用于断开所述信号线之间的电连接。
所述薄膜晶体管包括栅极、栅绝缘层、半导体有源层、源极和漏极。
需要说明的是，本公开实施例中，由于位于所述信号线连通线上或所述信号线靠近所述信号线连通线的位置处的过孔是用于断开所述信号线之间的电连接，因而势必在形成上述阵列基板的过程中，存在 信号线通过所述信号线连通线电连接的中间过程，因而也就能解决静电放电的问题。其中，对于断开所述信号线之间的电连接的工艺所处的时间点，可在形成所述信号线连通线并在该信号线连通线与所述信号线已经电连接到完成所述阵列基板最后一层膜层之间的过程中，综合考虑该断开操作的工艺以及即使断开后会引入静电但该静电也不会导致信号线之间产生静电放电等因素，来选择合适的时间点进行上述的断开操作。
本公开实施例提供了一种阵列基板，在断开所述信号线之间的电连接之前，只要在信号线上聚集了电荷，便可以通过所述信号线连通线把聚集的电荷分散到与之连接的所有信号线上，这样，虽然在不相连接的信号线之间会产生电势差，但是不会存在由于电荷聚集到某个信号线上而导致该信号线与不相连的其他信号线存在较大的电位差异而发生静电放电，因而本公开实施例可有效减少TFT阵列基板在制造过程中发生的静电放电，提高产品良率。
由于在实际生产过程中，最经常发生的是在栅线10和数据线20之间发生静电放电，因而，本公开实施例所述信号线可以为栅线10和数据线20这两类信号线，在此基础上，所述信号线连通线包括栅线连通线11和数据线连通线21。
基于此，参考图7所示，在所述栅线连通线11上设置多个第一过孔50，所述第一过孔50用于断开所述栅线10之间的电连接；在所述数据线连通线21上设置多个第二过孔60，所述第二过孔60用于断开所述数据线20之间的电连接。
当然，也可在所述栅线10靠近所述栅线连通线11的位置处设置多个第一过孔50，用于断开所述栅线10之间的电连接；也可在所述数据线20靠近所述数据线连通线21的位置处设置多个第二过孔60，用于断开所述数据线20之间的电连接。
其中，所述栅线连通线11的个数可以为至少一根，所述数据线连通线21的个数可以至少为一根。
进一步的，如图7所示，所述栅线连通线11可以为两根，分别位于所述显示区域01两侧的周边区域02；其中，所述第一过孔50用于断开经每根栅线连通线11连接的所述栅线10之间的电连接。
所述数据线连通线21为可以两根，分别位于所述显示区域01两 侧的周边区域02；其中，所述第二过孔60用于断开经每根数据线21连接的所述数据线20之间的电连接。
相比所述栅线连通线11和所述数据线连通线21均为一根的情况，由于在阵列基板的制备过程中，所述栅线10和所述栅线连通线11或所述数据线20和所述数据线连通线21需要通过过孔电连接，在此过程中，可能会由于电连接不良导致某些栅线10和栅线连通线11或某些数据线20和数据线连通线21不能电连接，因此，通过设置两根栅线连通线11并使其均与栅线10电连接，设置两根数据线连通线21并使其均与数据线20电连接，可以减少发生电连接不良的概率，从而避免由于发生电连接不良而使某个信号线上累积电荷而发生静电放电。此外，若将所述栅线连通线11和所述数据线连通线21的数目选择得过大则会占用周边区域的太多空间，导致周边区域的其他布线受到限制而增加工艺难度。
在示例实施例中，所述栅线连通线11和所述数据线连通线21与所述栅极10同层设置；或者，所述栅线连通线11和所述数据线连通线21与所述数据线20同层设置；或者，所述栅线连通线11与所述栅线10同层设置，所述数据线连通线21与所述数据线20同层设置。
这样，即使在原有工艺基础上，增加了栅线连通线11和数据线连通线21，也不会导致构图工艺次数的增加。
另外，所述阵列基板还可以包括成与所述漏极电连接的第一电极。
其中，所述第一电极可以为像素电极，在此基础上，所述阵列基板还包括：形成公共电极。
其中，对于共平面切换型(In-Plane Switch，简称IPS)阵列基板而言，所述像素电极和所述公共电极同层间隔设置，且均为条状电极；对于高级超维场转换型(Advanced-super Dimensional Switching，简称ADS)阵列基板而言，所述像素电极和所述公共电极不同层设置，其中在上的电极为条状电极，在下的电极为板状电极。
当然，所述第一电极也可以为阳极或阴极，在此基础上，所述阵列基板还包括：有机材料功能层和阴极或阳极。即：当所述第一电极40为阳极的情况下，还包括有机材料功能层和阴极；当所述第一电极40为阴极的情况下，还包括有机材料功能层和阳极。
其中，所述有机材料功能层至少包括电子传输层、发光层和空穴 传输层；为了能够提高所述电子和所述空穴注入发光层的效率，所述有机材料功能层还可以包括设置在所述阴极与所述电子传输层之间的电子注入层，以及在所述阳极与所述空穴传输层之间的空穴注入层。
根据所述阳极和所述阴极的材料的不同，可以分为单面发光型柔性显示基板和双面发光型柔性显示基板；即：当所述阳极和所述阴极中其中一个电极的材料为不透明材料时，所述柔性显示基板为单面发光型；当所述阳极和所述阴极的材料均为透明材料时，所述柔性显示基板为双面发光型。
本公开实施例还提供了一种显示装置，包括上述的阵列基板。
上述显示装置具体可以是液晶显示装置，可以为液晶显示器、液晶电视、数码相框、手机、平板电脑等具有任何显示功能的产品或者部件。当然，上述显示装置也可以是有机电致发光二极管显示装置。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (13)

  1. 一种阵列基板的制备方法，包括形成薄膜晶体管以及信号线，以及形成信号线连通线，其中，所述信号线连通线至少将同一类信号线电连接；
    在所述阵列基板制程的最后一层膜层制作完成前，所述方法还包括：在所述信号线连通线上或所述信号线靠近所述信号线连通线的位置处设置过孔，所述过孔用于断开所述信号线之间的电连接。
  2. 根据权利要求1所述的方法，其中，所述信号线包括栅线和数据线，所述信号线连通线包括栅线连通线和数据线连通线；
    其中，至少一根所述栅线连通线将所有所述栅线电连接，至少一根所述数据线连通线将所有所述数据线电连接。
  3. 根据权利要求2所述的方法，其中，在所述信号线连通线上或所述信号线靠近所述信号线连通线的位置处蚀刻出过孔，所述过孔用于断开所述信号线之间的电连接，包括：
    在所述栅线连通线上或所述栅线靠近所述栅线连通线的位置处设置多个第一过孔，所述第一过孔用于断开所述栅线之间的电连接；在所述数据线连通线上或所述数据线靠近所述数据线连通线的位置处设置多个第二过孔，所述第二过孔用于断开所述数据线之间的电连接。
  4. 根据权利要求2所述的方法，其中，所述栅线连通线为两根，分别位于显示区域两侧的周边区域，且均与所述栅线电连接；
    所述数据线连通线为两根，分别位于显示区域两侧的周边区域，且均与所述数据线电连接。
  5. 根据权利要求2所述的方法，其中，所述栅线连通线和所述数据线连通线与所述栅线通过同一次构图工艺形成；
    或者，所述栅线连通线和所述数据线连通线与所述数据线通过同一次构图工艺形成；
    或者，所述栅线连通线与所述栅线通过同一次构图工艺形成，所述数据线连通线与所述数据线通过同一次构图工艺形成。
  6. 根据权利要求2所述的方法，还包括：将所述栅线连通线和所述数据线连通线电连接。
  7. 根据权利要求1-6任一项所述的方法，其中，对绝缘材料的刻 蚀采用干法刻蚀，对金属材料的刻蚀采用湿法刻蚀。
  8. 一种阵列基板，包括薄膜晶体管、信号线，以及信号线连通线，所述信号线连通线至少将同一类信号线电连接；
    其中，在所述信号线连通线上或所述信号线靠近所述信号线连通线的位置处设置多个过孔，所述过孔用于断开所述信号线之间的电连接。
  9. 根据权利要求8所述的阵列基板，其中，所述信号线包括栅线和数据线，所述信号线连通线包括栅线连通线和数据线连通线，所述栅线连通线将所有所述栅线电连接，所述数据线连通线将所有所述数据线电连接；
    其中，在所述信号线连通线上或所述信号线靠近所述信号线连通线的位置处设置多个过孔，所述过孔用于断开所述信号线之间的电连接，包括：
    在所述栅线连通线上或所述栅线靠近所述栅线连通线的位置处设置多个第一过孔，所述第一过孔用于断开所述栅线之间的电连接；在所述数据线连通线上或所述数据线靠近所述数据线连通线的位置处设置多个第二过孔，所述第二过孔用于断开所述数据线之间的电连接。
  10. 根据权利要求9所述的阵列基板，其中，所述栅线连通线为两根，且分别位于显示区域两侧的周边区域；其中，所述第一过孔用于断开经每根栅线连通线连接的所述栅线之间的电连接；
    所述数据线连通线为两根，且分别位于所述显示区域两侧的周边区域；其中，所述第二过孔用于断开经每根数据线连通线连接的所述数据线之间的电连接。
  11. 根据权利要求9所述的阵列基板，其中，所述栅线连通线和所述数据线连通线与所述栅极同层设置；
    或者，所述栅线连通线和所述数据线连通线与所述数据线同层设置；
    或者，所述栅线连通线与所述栅线同层设置，所述数据线连通线与所述数据线同层设置。
  12. 根据权利要求9所述的阵列基板，其中所述栅线连通线与所述数据线连通线电连接。
  13. 一种显示装置，包括权利要求8-12任一项所述的阵列基板。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220320151A1 (en) * 2020-09-09 2022-10-06 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Array substrate and method for fabricating same

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104716146B (zh) * 2015-03-30 2018-06-15 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示装置
CN108508664B (zh) * 2018-03-28 2020-10-30 深圳市华星光电技术有限公司 阵列基板的制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1195117A (zh) * 1997-03-26 1998-10-07 夏普株式会社 显示板
CN102289115A (zh) * 2010-06-21 2011-12-21 北京京东方光电科技有限公司 母板及tft阵列基板的制造方法
CN104716146A (zh) * 2015-03-30 2015-06-17 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示装置
CN104900589A (zh) * 2015-06-16 2015-09-09 京东方科技集团股份有限公司 阵列基板及其制作方法、显示器件

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5023701A (en) * 1988-03-31 1991-06-11 Advanced Micro Devices, Inc. Gate array structure and process to allow optioning at second metal mask only
JP2764139B2 (ja) * 1989-10-20 1998-06-11 ホシデン・フィリップス・ディスプレイ株式会社 アクティブマトリックス液晶表示素子
JP2712764B2 (ja) * 1990-06-08 1998-02-16 三菱電機株式会社 マトリクス型液晶表示装置
US5313319A (en) * 1992-06-17 1994-05-17 General Electric Company Active array static protection devices
US5976978A (en) * 1997-12-22 1999-11-02 General Electric Company Process for repairing data transmission lines of imagers
US7522248B2 (en) * 2005-11-01 2009-04-21 Chunghwa Picture Tubes, Ltd. Liquid crystal display and thin film transistor array substrate thereof
KR101165472B1 (ko) * 2005-12-30 2012-07-13 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조방법
US8716605B2 (en) * 2010-10-22 2014-05-06 Lg Display Co., Ltd. Structure for shorting line connecting signal lines of flat panel display device
CN102540524B (zh) * 2010-12-30 2015-10-07 北京京东方光电科技有限公司 防止静电击穿的方法、阵列基板的制造方法和显示背板
WO2012147704A1 (ja) * 2011-04-28 2012-11-01 シャープ株式会社 Ｔｆｔ基板およびｔｆｔ基板の配線欠陥修正方法
KR102106006B1 (ko) * 2013-08-14 2020-05-04 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1195117A (zh) * 1997-03-26 1998-10-07 夏普株式会社 显示板
CN102289115A (zh) * 2010-06-21 2011-12-21 北京京东方光电科技有限公司 母板及tft阵列基板的制造方法
CN104716146A (zh) * 2015-03-30 2015-06-17 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示装置
CN104900589A (zh) * 2015-06-16 2015-09-09 京东方科技集团股份有限公司 阵列基板及其制作方法、显示器件

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP3279941A4 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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