WO2016150586A1 - Verfahren und vorrichtung zur regelung einer totzeit in einem synchronwandler - Google Patents

Verfahren und vorrichtung zur regelung einer totzeit in einem synchronwandler Download PDF

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WO2016150586A1
WO2016150586A1 PCT/EP2016/051300 EP2016051300W WO2016150586A1 WO 2016150586 A1 WO2016150586 A1 WO 2016150586A1 EP 2016051300 W EP2016051300 W EP 2016051300W WO 2016150586 A1 WO2016150586 A1 WO 2016150586A1
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synchronous
voltage
switch
switching
signal
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PCT/EP2016/051300
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Juergen Wittmann
Bernhard Wicht
Alexander Barner
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Robert Bosch Gmbh
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    • H03K5/1515—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs non-overlapping
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    • H02M3/158—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load
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    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Definitions

  • the present invention relates to a method for controlling a dead time in a synchronous converter, in which a cyclic switching of a
  • Control switch and a synchronous switch wherein the control switch by means of a first switching signal and the synchronous switch by means of a second
  • DC converter of special design is the synchronous converter.
  • Synchronous converter is compared to an asynchronous switching converter a
  • Freewheeling diode replaced by a synchronous switch.
  • the synchronous switch is formed by a power transistor. It is a way to reduce the size of the synchronous converter, by its
  • Dead time is a time that between a closing of a control switch of the synchronous converter and an opening of a synchronous switch of the synchronous converter passes, so also a time that elapses between an opening of a control switch and a closing of a synchronous switch.
  • Synchronous converter in which a cyclic switching of a control switch and a synchronous switch take place, wherein the control switch by means of a first
  • Switching signal and the synchronous switch are switched by means of a second switching signal comprises detecting and holding a voltage value, which an output voltage via the synchronous switch to a
  • the control switch is also referred to as a high-side switch of the synchronous converter.
  • the synchronous switch is also referred to as a low-side switch of the synchronous converter.
  • Synchronous switches are typically each a power transistor
  • MOSFET in particular in each case a MOSFET.
  • the inventive method is a particularly efficient
  • inventive method is suitable for high voltage ranges and allows a high temporal resolution. This allows to realize dead times that are not achievable with other concepts. Applied to existing systems, dead times can be achieved that are reduced by one power of ten.
  • a forward-looking method is provided in which in each cycle a switching time of the control switch and a
  • Switching time of the synchronous switch are determined for a subsequent cycle. This results in a high switching frequency and control frequency of the
  • Synchronous converter allows, which in particular fast settling times and thus fast settling times for load jumps and
  • a first voltage value is detected and stored, which describes the voltage at a first time at which the second switching signal triggers a first switching of the synchronous switch, wherein the synchronous switch in the first switching in a closed state is switched.
  • the synchronous switch and the control switch of a synchronous converter are cyclically switched to an open and a closed state during cyclic switching.
  • a state change of the synchronous converter in which the control switch is switched to an open state and the synchronous switch is in a closed state such a first
  • a second voltage value is detected and stored, which describes the voltage at a second time, which occurs after a predetermined time interval, which has elapsed after the second switching signal has triggered a second switching of the synchronous switch, wherein the synchronous switch at the second switching in an open state is switched.
  • the method is a setting of a control value, if the detected and held voltage value is outside a target range, and adjusting the first and second switching signal corresponding to
  • Control value includes. By implementing such a control value, a particularly rapid adaptation of the first and / or second switching signal can be achieved.
  • the manipulated variable is a digital value
  • the method further comprises generating the first and the second control signal from a common control signal, which is in particular a feedback signal of an output voltage of the synchronous converter. In this way, an adjustment of the output voltage via the synchronous switch is possible with little additional effort.
  • the common control signal is delayed in generating the first and / or second control signal according to the manipulated value. In this way, a particularly fast control loop for controlling the dead time is realized.
  • the device for controlling the dead time is to
  • Such a synchronous converter has all the advantages of the method performed by this.
  • the synchronous switch and the control switch of the synchronous converter are each a power transistor, in particular a MOSFET.
  • a particularly fast switching of the synchronous switch and the control switch is made possible.
  • Voltage value in the device for controlling a dead time by a digital or analog sample-and-hold circuit takes place. In this way, the detected output voltage is minimally affected. Furthermore, it can be used on inexpensive standard components.
  • FIG. 1 is a circuit diagram of a synchronous converter
  • Figure 2 is a circuit diagram of a device according to the invention for
  • Figure 3 is a representation of signal waveforms in the apparatus for
  • Control of a dead time according to the first embodiment a circuit diagram of a device for controlling a dead time according to a second embodiment, a representation of signal waveforms in the device for controlling a dead time according to the second embodiment, a circuit diagram of a device for controlling a dead time according to a third embodiment.
  • Synchronous converter 100 alternately switched to an ON state and an OFF state in each cycle.
  • the synchronous switch 3 and the control switch 2 are here as MOSFETs, so as power transistors executed. In the ON state, the control switch 2 is closed and the
  • Synchronous switch 3 opened. In the OFF state, the control switch 2 is opened and the synchronous switch 3 is closed. At a transition between the ON state and the OFF state, the control switch 2 and the synchronous switch 3 change their switching state. A transition from the on-state to the off-state is considered a shutdown and a transition from the off-state to the off-state.
  • switch-on State in the ON state is referred to as switch-on.
  • Control switch and the synchronous switch are closed simultaneously, whereby a high current through the control switch and the synchronous switch would flow to a circuit earth 4. In this case, it would come during the dead time to a low positive output voltage V S w. Thus, both too short and too long a dead time, a current flows through the synchronous switch, which leads to losses in the synchronous converter. If the shutdown process is considered, the following behavior of the
  • Synchronous converter 100 If too much dead time between an opening of the control switch 2 and a subsequent closing of the synchronous switch 3, a parasitic diode of the synchronous switch 3 is biased after the switching voltage V S w has dropped to a voltage below 0 volts. The switching voltage V S w falls below 0 volts, since the switching contacts of the
  • Synchronous switch 3 are connected in the synchronous converter 100 with a filter 103 which comprises both capacitive and inductive elements. It comes thus to a large dead time to leakage currents through the
  • Synchronous switch 3 is closed before the switching voltage V S w is completely degraded. In this case, a short time a high current flows through the Synchronous switch 3 to a circuit earth 4. In this case, a high positive switching voltage V S w would be present during the entire dead time. Thus, both too short and too long a dead time, a current flows through the synchronous switch, which leads to losses in the synchronous converter.
  • the synchronous switch 3 is at the same time the synchronous switch or else the low-side switch of this synchronous converter 100. Both the control switch 2 and the synchronous switch 3 are each a MOSFET , The synchronous converter 100 is shown in FIG.
  • the synchronous converter 100 has a
  • Supply input is a supply voltage V
  • the positive pole 101 is connected to a drain contact of the control switch 2.
  • a source contact of the control switch 2 is connected to the drain contact of the synchronous switch 3.
  • the source contact of the synchronous switch 3 is connected to the negative pole 102.
  • the source contact of the synchronous switch 3 is further connected to the circuit earth 4.
  • Synchronous switches 3 are alternately switched to the ON state and the OFF state as described above. Depending on a duration of the ON state, a duration of the OFF state and the intervening dead times, the supply voltage V
  • FIG. 2 shows a circuit diagram of a device 1 for regulating the dead time according to a first embodiment.
  • the device 1 comprises the control switch 2 and the synchronous switch 3.
  • the control switch 2 and the synchronous switch 3 are in accordance with the synchronous converter 100 shown in Figure 1 with their
  • Control switch 2 connected to the drain contact of the synchronous switch 3.
  • the drain contact of the control switch 2 is connected to the positive pole 101 of the supply input.
  • the source contact of the synchronous switch 3 is connected to the negative pole 102 of the supply input.
  • the source contact of the synchronous switch 3 is connected to the circuit earth 4.
  • the switching voltage V S w is the voltage that exists between the drain contact of the
  • Synchronous switch 3 and the source contact of the synchronous switch 3 is applied.
  • the device 1 further has a control input 5 to which a control signal is applied.
  • the control signal is for example a difference between the output voltage V 0 UT and a reference voltage.
  • Control input 5 is connected via a first amplifier V1 to an inverting input of a first operational amplifier OP1. At an output of the first amplifier results in an amplified control signal V c .
  • a non-inverting input of the first operational amplifier OP1 is connected to a signal generator 7, which provides a sawtooth signal in which a sawtooth voltage V S AW rises slowly and drops abruptly.
  • An output of the first operational amplifier OP1 is via a
  • Matching circuit 8 and a first driver circuit 9 connected to a gate contact of the control switch 2.
  • the matching circuit 8 and the first driver circuit 9 are connected in series.
  • the non-inverting input of the first operational amplifier OP1 is connected to the non-inverted input of a second operational amplifier OP2 and the inverting input of a third operational amplifier OP3.
  • An output of the second operational amplifier OP2 and an output of the third operational amplifier OP3 are connected to an input of an AND gate 6, respectively.
  • An output of the AND gate 6 is over one
  • the drain contact of the synchronous switch 3 is connected to a first input of a first sample-and-hold circuit 13.
  • a second input of the first sample-and-hold circuit 13 is connected to the gate contact of the synchronous switch 3.
  • a first input of a second sample-and-hold circuit 14 is connected to the drain contact of the synchronous switch 3.
  • a second input of the second sample-and-hold circuit 14 is connected to the gate contact of the synchronous switch via a first delay element 17 and an inverting element 18 3 connected.
  • the first delay element 17 delays an applied to this input signal in its time course and thus ensures a minimum dead time.
  • the first delay element 17 delays the time profile of the second switching signal, for example by 500 ps.
  • the first sample-and-hold circuit 13 and the second sample-and-hold circuit 14 are arranged to detect the voltage applied to their first input when a rising voltage edge occurs at their second input and to output this at their output , So hold up until again a rising voltage edge occurs at its second input.
  • the switching voltage V S w is applied to the first inputs of the first sample-and-hold circuit 13 and the second sample-and-hold circuit 14.
  • the detection of the applied voltage can be done by an analog or digital scanning.
  • the output of the first sample-and-hold circuit 13 is connected via a second amplifier V2 to an inverting input of the second operational amplifier OP2.
  • the output of the second sampling is connected via a second amplifier V2 to an inverting input of the second operational amplifier OP2.
  • Holding circuit 14 is connected via a third amplifier V3 to a non-inverted input of the third operational amplifier OP3.
  • FIG. 3 shows, by way of example, a time profile of a plurality of signals of the circuit shown in FIG. There are three cycles of cyclic switching of the
  • the three cycles will consist of a first cycle Z1, a second cycle Z2 and a third cycle Z3 formed.
  • Each cycle Z1, Z2, Z3 comprises an ON state 50, an OFF state 51, a first dead time t1, which follows the ON state 50, and a second dead time t2, which follows the OFF state 51.
  • In the upper diagram of Figure 3 is a time course of the
  • Sawtooth voltage V S AW which rises within a cycle Z1, Z2, Z3 and at the end of each cycle Z1, Z2, Z3 drops abruptly.
  • the sawtooth voltage VSAW rises from a minimum value V Sa w, min to a maximum value
  • a time profile of the amplified control signal V c is shown in the upper diagram of FIG.
  • the amplified control signal V c is constant in the illustrated cycles Z1, Z2, Z3. That means the
  • Output voltage V 0 UT corresponds to the reference voltage. Furthermore, a time profile of the first feedback voltage V L S , ON and the second
  • VLS.ON- The voltage of the first feedback voltage V L S , ON is greater than the voltage of the amplified control signal V c.
  • the lower diagram of FIG. 3 shows an exemplary profile of the first switching signal S1, which is shown in FIG. 3 as a dotted line. Further, the second switching signal S2 is shown in the lower diagram of Figure 2 with a dashed line.
  • the control switch 2 turns on when the first switching signal S1 is HIGH at a high signal level, and turns off when the first switching signal S1 is at a low signal level LOW.
  • the synchronous switch 3 turns on when the second switching signal S2 is high at a high signal level, and turns off when the second switching signal S2 is at a low signal level LOW. It can be seen that the control switch 2 always turns on when the sawtooth voltage V Saw is smaller than the amplified control signal V c and turns off whenever the sawtooth voltage V S AW is greater than the amplified control signal V c . It can also be seen that the synchronous switch
  • the inventive method is carried out in a first embodiment.
  • the detection and provision of a voltage value which is the
  • Voltage detected and held which describes the switching voltage V S w at a second time.
  • the first voltage value is detected and held by means of the first sample-and-hold circuit 13
  • the second voltage value is detected and stored by means of the second sample-and-hold circuit 14.
  • the first time is a time at which the second switching signal S2 triggers a switching of the synchronous switch 3, wherein the synchronous switch 3 is switched to a closed state in this switching.
  • the second input of the first sample-and-hold circuit 13 is the second
  • the second time is a time that occurs when the second switching signal has triggered switching of the synchronous switch 3 and after this switching a predetermined time interval has expired.
  • a modified second switching signal S2 which corresponds to the second switching signal S2, but by the first delay element 17 has a time offset relative to the second switching signal S2 and by the inverting element 18 relative to the second switching signal S2 is inverted.
  • the signal which is applied to the output of the first sample-and-hold circuit 13 is amplified via the second amplifier V2 and optionally raised by an offset value. This results in the first feedback voltage
  • the signal applied to the output of the second sample and hold circuit 14 is amplified by the third amplifier V3 and optionally raised by an offset. This results in the second feedback voltage V L S , OFF for a respective following cycle.
  • a control of the first dead time can thus be set.
  • a control of the second dead time t2 can thus be set.
  • the offset values are selected in this embodiment such that the control switch 2 at a
  • Control voltage V S w switches from 0 volts to the closed state
  • Synchronous switch 3 at a control voltage V S w of 0 volts in the
  • FIG. 4 shows a circuit diagram of a device 1 for regulating a dead time in the synchronous converter 100 in a second embodiment.
  • the device 1 comprises the control switch 2 and the synchronous switch 3.
  • the control switch 2 and the synchronous switch 3 are corresponding to that shown in FIG.
  • Synchronous converter 100 connected in series with their switching contacts.
  • the source contact of the control switch 2 is connected to the drain contact of the
  • Synchronous switch 3 connected.
  • the drain contact of the control switch 2 is connected to the positive pole 101 of the supply input.
  • the source contact of the synchronous switch 3 is connected to the negative pole 102 of the
  • the source contact of the synchronous switch 3 is connected to the circuit earth 4.
  • the switching voltage V S w is the
  • the device 1 for controlling a dead time in the second embodiment comprises an adjustable dead time generator 20.
  • the adjustable dead time generator 20 The adjustable
  • Deadtime generator 20 has a first output, a second output, a first input, a second input and a third input.
  • the device 1 further comprises the control input 5, to which in this embodiment a control signal is applied, by which a switching cycle of the synchronous converter is defined.
  • Embodiment corresponds to, for example, a signal which is present at an output of the first operational amplifier OP1 of the first embodiment.
  • the control input 5 is connected to the first input of the adjustable
  • Deadtime generator 20 connected. The first output of the adjustable
  • Deadtime generator 20 is via the matching circuit 8 and the first
  • Driver circuit 9 is connected to the gate contact of the control switch 2.
  • the matching circuit 8 and the first driver circuit 9 are connected in series.
  • the second output of the adjustable dead time generator 20 is connected via the second driver circuit 12 to the gate contact of the synchronous switch 3.
  • the drain contact of the synchronous switch 3 is connected to the first input of the first sample-and-hold circuit 13.
  • the second input of the first sample-and-hold circuit 13 is connected to the gate contact of the synchronous switch 3.
  • the first input of the second sample-and-hold circuit 14 is connected to the drain contact of the synchronous switch 3.
  • the second input of the second sample-and-hold circuit 14 is connected to the gate contact of the synchronous switch 3 via the first delay element 17 and the inverting element 18.
  • the first sample-and-hold circuit 13 and the second sample-and-hold circuit 14 are arranged to detect the voltage applied to their first input when a rising voltage edge occurs at their second input and to output this at their output , So hold up until again a rising voltage edge occurs at its second input.
  • the second input of the adjustable dead time generator 20 is via a first
  • Bit counter 22 and a first analysis circuit 21 connected to the output of the first sample-and-hold circuit 13.
  • the first bit counter 22 and the first analysis circuit 21 are connected in series. The first
  • the third input of the adjustable dead time generator 20 is connected via a second bit counter 24 and a second analysis circuit 23 to the output of the second sample-and-hold circuit 14.
  • the second bit counter 24 and the second analysis circuit 23 are connected in series.
  • Feedback voltage V L S , OFF is in this second embodiment, the voltage applied to the output of the second sample-and-hold circuit 14.
  • the first analysis circuit 21 is a circuit configured to check whether an input signal, which in this embodiment is the first one
  • the first analysis circuit 21 outputs a digital bit value at its output.
  • the first analysis circuit 21 outputs a first bit value when the first feedback voltage V L S , ON above the
  • Target area 30 is, outputs a second bit value when the first
  • the bit value output from the first analyzing circuit 21 is transmitted to the first bit counter 22.
  • the first bit counter 22 increments its count value by "1" when the first bit value is output from the first analyzing circuit 21.
  • the first bit counter 22 reduces its count value by "1” when the second bit value is output from the first analyzing circuit 21 becomes.
  • the first bit counter 22 maintains its count value when the third bit value is output from the first analyzing circuit 21.
  • the first bit counter 22 changes its count value only once per cycle of the synchronous converter 100. The count of the first bit counter 22 is thus a control value, which is then changed when the detected and held voltage value, ie the first feedback voltage V L S , ON, outside of the target area 30 is located.
  • the second analysis circuit 23 is a circuit configured to check whether an input signal, which in this embodiment is the second feedback voltage V L s, oFF, lies within the target area 30, above the target area 30 or below the target area 30 lies. According to a result of this check, the second analysis circuit 23 outputs at its
  • the second analysis circuit 23 outputs a first bit value when the second feedback voltage V L s OFF is above the target area 30, outputs a second bit value when the second
  • Feedback voltage V L S , OFF is below the target area 30, and outputs a third bit value off when the second feedback voltage V L s OFF within the
  • Target area 30 is located.
  • the bit value output from the second analyzing circuit 23 is transmitted to the second bit counter 24.
  • the second bit counter 24 increments its count by the value "1" when the first bit value is output from the second analyzing circuit 23.
  • Bit counter 24 reduces its count by the value "1" when the second bit value is output from the second analyzing circuit 23.
  • the second bit counter 24 keeps its count value when the third bit value is output from the second analyzing circuit 23.
  • the second bit counter 24 changes its count value only once per cycle of the synchronous converter
  • Bit counter 24 is thus a control value, which is then changed when the detected and stored voltage value, that is, the second feedback voltage V L S , OFF, outside of the target area 30 is located.
  • the adjustable dead time generator is configured to query the counts of the first and second bit counters 22, 24 as digital values.
  • Dead time generator 20 generates based on the control signal, which is applied to the first input, the first control signal S1 and the second control signal S2. At this time, the first dead time t1 is set to a time value based on the count value of the first bit counter 22. The second dead time t2 is set to a time value based on the count value of the second bit counter 24.
  • FIG. 5 shows, by way of example, a chronological progression of a plurality of signals of the circuit shown in FIG.
  • a first cycle Z1, a second cycle Z2 and a third cycle Z3 of the cyclic switching of the control switch 2 and the synchronous switch 3 are shown.
  • Each cycle Z1, Z2, Z3 comprises an AN
  • State 50 an OFF state 51, a first dead time t1 following the on state 50, and a second dead time t2 following the off state 51.
  • Diagram shows a time course of the second switching signal S2 with a dashed line.
  • a time profile of the switching voltage V S w is shown by a solid line. It can be seen that the switching voltage V S w drops when the first
  • Switching voltage V S w increases when the first scarf signal S1 increases, since at this time, the control switch 3 is switched to a closed state.
  • the lower diagram of FIG. 5 shows an exemplary voltage profile of the first feedback voltage V L S , ON and the second feedback voltage VLS.OFF . Further, the target area 30 is shown.
  • the target area 30 is here selected as an area covering a voltage range from just below 0 volts to just over 0 volts.
  • Time at which the synchronous switch 3 is closed is always adapts to an optimum time and the synchronous switch 3 is closed in the third cycle Z3 exactly when the switching voltage V S w has a voltage value of 0 volts.
  • a corresponding regulation takes place for the first switching signal S1 based on the second feedback voltage V L s OFF .
  • a time is shifted, at which the first switching signal rises to the high signal level HIGH and thus the control switch 2 is closed.
  • the detection and provision of the voltage values describing a switching voltage V S w via the synchronous switch 3 at the first and second timings is performed by means of the first and second sample-and-hold circuits 13, 14.
  • the adaptation of the first and second switching signals S1, S2 for a following cycle takes place on the basis of that of the first and second sampling signals S1, S2.
  • Holding circuit 13, 14 held voltage values and thus based on the first feedback voltage V L S , ON and the second feedback voltage
  • FIG. 6 shows a circuit diagram of a device for regulating a dead time of the synchronous converter 100 in a third embodiment.
  • Embodiment corresponds substantially to the second embodiment, but with a specific solution for an embodiment of the first
  • the control signal applied to the control input 5 is in this third embodiment, a square wave signal with its frequency, the duration of the ON state and the duration of the OFF state and thus the duration of a cycle Z1, Z2, Z3 of the cyclic switching of the control switch 2 and of the synchronous switch 3 pretends.
  • the first analysis circuit 21 is supplied with an upper reference voltage V ref, h and a lower reference voltage V ref, i.
  • V ref upper reference voltage
  • V ref lower reference voltage
  • Reference voltage V ref, h defines an upper limit of the target range 30 and the lower reference voltage V ref, i defines a lower limit of the
  • Each of the reference voltages V ref, h, V ref, i is compared via a respective comparator 41, 42 with the first feedback voltage V L S , ON. From the output signals of the comparators 41, 42 is by a
  • Evaluation circuit 40 determines whether the first feedback voltage V L S , ON lies in the target area 30.
  • Embodiment corresponds to the first analysis circuit 21 of this third embodiment. However, each of the reference voltages V ref, h , V ref, i is compared via a respective comparator with the second feedback voltage V L S , OFF.
  • the adjustable deadtime generator 20 in this third embodiment comprises a first adjustable delay element 43 and a second adjustable delay element 44.
  • the square-wave signal which is applied to the control input 5, is delayed via the first adjustable delay element 43.
  • a delay of the first adjustable delay element 43 corresponds to the count value of the second bit counter 24.
  • the first adjustable by the first Delay element 43 delayed rectangular signal is a further delay element 46, the matching circuit 8 and the first
  • Driver circuit 9 is applied to the control switch 2. It will thus become one
  • the square-wave signal which is applied to the control input 5, is further inverted via the second inverting element 45 and delayed via the second adjustable delay element 44.
  • a delay of the second adjustable delay element 44 corresponds to the count value of the first bit counter 22.
  • the rectangular signal delayed by the second adjustable delay element 44 is applied to the synchronous switch 2 via the further delay element 46 and the second driver circuit 9. Thus, turning on the synchronous switch 3 is delayed in accordance with the count value of the first bit counter 22.
  • first and second control signals S1, S2 are generated from a common control signal, here the square-wave signal.
  • control switch 2 and the synchronous switch 3 are in the previously described embodiments designed as a respective NMOS transistor. It should be noted that the control switch 2 and / or the
  • Synchronous switch 3 can also be performed as a PMOS transistor.

Abstract

Die vorliegende Erfindung betrifft ein Verfahren zur Regelung einer Totzeit in einem Synchronwandler (100), in welchem ein zyklisches Schalten eines Steuerschalters (2) und eines Synchronschalters (3) erfolgen, wobei der Steuerschalter (2) mittels eines ersten Schaltsignals (S1) und der Synchronschalter (3) mittels eines zweiten Schaltsignals (S2) geschaltet werden. Das Verfahren umfasst ein Erfassen und Vorhalten eines Spannungswertes, welcher eine Spannung (VSw) über den Synchronschalter (3) zu einem bestimmten Zeitpunkt beschreibt, und ein Anpassen des ersten und/oder zweiten Schaltsignals (S1, S2) für einen folgenden Zyklus basierend auf dem vorgehaltenen Spannungswert.

Description

Beschreibung
Titel
Verfahren und Vorrichtung zur Regelung einer Totzeit in einem Svnchronwandler Stand der Technik
Die vorliegende Erfindung betrifft ein Verfahren zur Regelung einer Totzeit in einem Synchronwandler, in welchem ein zyklisches Schalten eines
Steuerschalters und eines Synchronschalters erfolgen, wobei der Steuerschalter mittels eines ersten Schaltsignals und der Synchronschalter mittels eines zweiten
Schaltsignals geschaltet werden und einen nach dem entsprechenden Verfahren arbeitenden Synchronwandler.
Die Anzahl einzelner elektrischer Schaltkreise in elektrischen Gesamtsystemen ist in den letzten Jahren kontinuierlich angestiegen. So umfassen beispielsweise aktuelle Fahrzeuge bis zu 60 oder sogar mehrere elektrische Steuereinheiten. Es ergibt sich daraus ein Bedarf nach kompakten elektrischen Schaltkreisen, die eine möglichst geringe Verlustleistung aufweisen. Viele solcher elektrischer Schaltkreise umfassen Gleichstromwandler. Ein
Gleichstromwandler besonderer Bauart ist der Synchronwandler. In dem
Synchronwandler ist gegenüber einem asynchronen Schaltwandler eine
Freilaufdiode durch einen Synchronschalter ersetzt. Der Synchronschalter wird dabei durch einen Leistungstransistor gebildet. Dabei ist es eine Möglichkeit, die Baugröße des Synchronwandlers zu verringern, indem man dessen
Schaltfrequenz erhöht. Dadurch können insbesondere die Filterkomponenten, also kapazitive und induktive Elemente des Synchronwandlers, kleiner dimensioniert werden. Die Verluste eines Synchronwandlers steigen jedoch mit steigender
Schaltfrequenz an. Dabei hat eine Totzeit des Synchronwandlers einen hohen Einfluss auf die Verluste des Synchronwandlers. Die Totzeit ist eine Zeit, die zwischen einem Schließen eines Steuerschalters des Synchronwandlers und einem Öffnen eines Synchronschalters des Synchronwandlers vergeht, also auch eine Zeit, die zwischen einem Öffnen eines Steuerschalters und einem Schließen eines Synchronschalters vergeht.
Offenbarung der Erfindung
Das erfindungsgemäße Verfahren zur Regelung einer Totzeit in einem
Synchronwandler, in welchem ein zyklisches Schalten eines Steuerschalters und eines Synchronschalters erfolgen, wobei der Steuerschalter mittels eines ersten
Schaltsignals und der Synchronschalter mittels eines zweiten Schaltsignals geschaltet werden, umfasst ein Erfassen und Vorhalten eines Spannungswertes, welcher eine Ausgangspannung über den Synchronschalter zu einem
bestimmten Zeitpunkt beschreibt und ein Anpassen des ersten und/oder zweiten Schaltsignals für einen folgenden Zyklus, basierend auf dem vorgehaltenen
Spannungswert. Der Steuerschalter wird auch als High-Side-Schalter des Synchronwandlers bezeichnet. Der Synchronschalter wird auch als Low-Side- Schalter des Synchronwandlers bezeichnet. Der Steuerschalter und der
Synchronschalter sind typischerweise jeweils ein Leistungstransistor,
insbesondere jeweils ein MOSFET.
Durch das erfindungsgemäße Verfahren wird eine besonders effiziente
Erfassung der Totzeit in dem Synchronwandler ermöglicht. Das
erfindungsgemäße Verfahren eignet sich für hohe Spannungsbereiche und ermöglicht eine hohe zeitliche Auflösung. Damit lassen sich Totzeiten realisieren, die mit anderen Konzepten nicht erreichbar sind. Angewendet auf bestehende Systeme können Totzeiten erreicht werden, die um eine Zehnerpotenz verringert sind. Es wird somit ein vorausschauendes Verfahren geschaffen, in dem in einem Zyklus jeweils ein Schaltzeitpunkt des Steuerschalters und ein
Schaltzeitpunkt des Synchronschalters für einen folgenden Zyklus bestimmt werden. Dadurch wird eine hohe Schaltfrequenz und Regelfrequenz des
Synchronwandlers ermöglicht, wodurch insbesondere schnelle Einschwingzeiten und damit schnelle Ausregelzeiten bei Lastsprüngen und
Eingangsspannungsänderungen ermöglicht werden.
Die Unteransprüche zeigen bevorzugte Weiterbildungen der Erfindung. Es ist vorteilhaft, wenn bei dem Erfassen und Vorhalten eines Spannungswertes ein erster Spannungswert erfasst und vorgehalten wird, der die Spannung zu einem ersten Zeitpunkt beschreibt, an dem das zweite Schaltsignal ein erstes Schalten des Synchronschalters auslöst, wobei der Synchronschalter bei dem ersten Schalten in einen geschlossenen Zustand geschaltet wird. Typischerweise schalten der Synchronschalter und der Steuerschalter eines Synchronwandlers bei dem zyklischen Schalten gegenzyklisch in einen offenen und einen geschlossenen Zustand. Bei einem Zustandswechsel des Synchronwandlers, bei dem der Steuerschalter in einen offenen Zustand und der Synchronschalter in einen geschlossenen Zustand geschaltet wird, umfasst ein solcher erster
Spannungswert daher präzise Informationen darüber, ob die Totzeit zu lang, zu kurz oder optimal ist.
Ebenso vorteilhaft ist es, wenn bei dem Erfassen und Vorhalten eines
Spannungswertes ein zweiter Spannungswert erfasst und vorgehalten wird, der die Spannung zu einem zweiten Zeitpunkt beschreibt, der nach Ablauf eines vorgegebenen Zeitintervalls eintritt, welches verstrichen ist, nachdem das zweite Schaltsignal ein zweites Schalten des Synchronschalters ausgelöst hat, wobei der Synchronschalter bei dem zweiten Schalten in einen offenen Zustand geschaltet wird. Typischerweise schalten der Synchronschalter und der
Steuerschalter eines Synchronwandlers bei dem zyklischen Schalten
gegenzyklisch in einen offenen und einen geschlossenen Zustand. Bei einem Zustandswechsel des Synchronwandlers, bei dem der Synchronschalter in einen offenen Zustand geschaltet wird und der Steuerschalter in einen geschlossenen Zustand geschaltet wird, umfasst ein solcher zweiter Spannungswert daher präzise Informationen darüber, ob die Totzeit zu lang, zu kurz oder optimal ist.
Auch ist es vorteilhaft, wenn das Verfahren ein Stellen eines Stellwertes, falls der erfasste und vorgehaltene Spannungswert außerhalb eines Zielbereiches liegt, und ein Anpassen des ersten und zweiten Schaltsignals entsprechend dem
Stellwert umfasst. Durch die Implementierung eines solchen Stellwertes kann eine besonders schnelle Anpassung des ersten und/oder zweiten Schaltsignals erreicht werden.
Ferner ist es vorteilhaft, wenn der Stellwert ein digitaler Wert ist, der
inkrementiert oder dekrementiert wird. Es wird somit eine schrittweise Anpassung des ersten und/oder zweiten Schaltsignals ermöglicht. Somit wird die
Empfindlichkeit der Schaltung gegenüber einzelner Fehlmessungen verringert.
Auch ist es vorteilhaft, wenn das Verfahren ferner ein Erzeugen des ersten und des zweiten Steuersignals aus einem gemeinsamen Steuersignal umfasst, welches insbesondere ein Rückkopplungssignal einer Ausgangsspannung des Synchronwandlers ist. Auf diese Weise wird mit geringem zusätzlichem Aufwand eine Anpassung der Ausgangsspannung über den Synchronschalter ermöglicht.
Auch ist es vorteilhaft, wenn das gemeinsame Steuersignal bei einem Erzeugen des ersten und/oder zweiten Steuersignals gemäß dem Stellwert verzögert wird. Auf diese Weise wird ein besonders schneller Regelkreis zum Regeln der Totzeit realisiert. Bei einem Synchronwandler mit einer Vorrichtung zur Regelung einer Totzeit nach der Erfindung ist die Vorrichtung zur Regelung der Totzeit dazu
eingerichtet, das erfindungsgemäße Verfahren auszuführen. Ein solcher Synchronwandler weist alle Vorteile des von diesem durchgeführten Verfahrens auf.
Ferner ist es vorteilhaft, wenn der Synchronschalter und der Steuerschalter des Synchronwandlers jeweils ein Leistungstransistor, insbesondere ein MOSFET sind. Somit wird ein besonders schnelles Schalten des Synchronschalters und des Steuerschalters ermöglicht.
Ferner ist es vorteilhaft, wenn das Erfassen und Vorhalten eines
Spannungswertes in der Vorrichtung zur Regelung einer Totzeit durch eine digitale oder analoge Abtast-Halte-Schaltung erfolgt. Auf diese Weise wird die erfasste Ausgangsspannung minimal beeinflusst. Ferner kann damit auf kostengünstige Standardbauelemente zurückgegriffen werden.
Kurze Beschreibung der Zeichnungen
Nachfolgend werden Ausführungsbeispiele der Erfindung unter Bezugnahme auf die begleitende Zeichnung im Detail beschrieben. In der Zeichnung ist:
Figur 1 ein Schaltbild eines Synchronwandlers, Figur 2 ein Schaltbild einer erfindungsgemäßen Vorrichtung zur
Regelung einer Totzeit in einer ersten Ausführungsform, Figur 3 eine Darstellung von Signalverläufen in der Vorrichtung zur
Regelung einer Totzeit gemäß der ersten Ausführungsform, ein Schaltbild einer Vorrichtung zur Regelung einer Totzeit gemäß einer zweiten Ausführungsform, eine Darstellung von Signalverläufen in der Vorrichtung zur Regelung einer Totzeit gemäß der zweiten Ausführungsform, ein Schaltbild einer Vorrichtung zur Regelung einer Totzeit gemäß einer dritten Ausführungsform.
Ausführungsformen der Erfindung
In einem Synchronwandler 100 erfolgt ein zyklisches Schalten eines
Synchronschalters 3 und eines Steuerschalters 2. Dabei wird der
Synchronwandler 100 in jedem Zyklus abwechselnd in einen AN-Zustand und in einen AUS-Zustand geschaltet. Der Synchronschalter 3 und der Steuerschalter 2 sind hier als MOSFETs, also als Leistungstransistoren, ausgeführt. In dem AN-Zustand ist der Steuerschalter 2 geschlossen und der
Synchronschalter 3 geöffnet. In dem AUS-Zustand ist der Steuerschalter 2 geöffnet und der Synchronschalter 3 geschlossen. Bei einem Übergang zwischen dem AN-Zustand und dem AUS-Zustand ändern der Steuerschalter 2 und der Synchronschalter 3 ihren Schaltzustand. Ein Übergang von dem AN-Zustand in den AUS-Zustand wird als Abschaltvorgang und ein Übergang von dem AUS-
Zustand in den AN-Zustand wird als Einschaltvorgang bezeichnet.
Sowohl bei dem Abschaltvorgang als auch bei dem Einschaltvorgang werden ein Schalten des Synchronschalters 3 und des Steuerschalters 2 nicht gleichzeitig ausgelöst, sondern es verstreicht eine Totzeit zwischen einem Auslösen der beiden Schaltvorgänge. Dabei hängt eine Verlustleistung des Synchronwandlers von dieser Totzeit ab. Wird der Einschaltvorgang betrachtet, so ergibt sich folgendes Verhalten des Synchronwandlers 100. Liegt eine zu große Totzeit zwischen einem Öffnen des Synchronschalters 3 und einem darauf folgenden Schließen des Steuerschalters 2, so wird eine parasitäre Diode des Synchronschalters 3 vorgespannt und es kann zu Leckströmen durch den Synchronschalter 3 und somit zu einer geringen negativen Schaltspannung VSw während der Totzeit kommen. Auch kommt es bei einem Einschalten des Steuerschalters 2 nach der Totzeit zu Strömen durch den Steuerschalter 2, welche durch den sogenannten Reverse-Recovery-Effekt verursacht werden. Dieser Effekt wird dadurch verursacht, dass eine vorwärtsleitende parasitäre Diode des als MOSFET ausgeführten Steuerschalters 2 beim Einschalten des Steuerschalters nicht sofort schließt. Es werden somit Verluste verursacht, die je nach Arbeitspunkt des Synchronwandlers dominant werden, was insbesondere bei einer hohen Schaltfrequenz des Steuerschalters und des Synchronschalters der Fall ist. Die Schaltspannung ist eine Spannung, die zwischen einem Source-Kontakt und einem Drain-Kontakt des Synchronschalters 3 anliegt. Ist die Totzeit zu gering kann es dazu kommen, dass der
Steuerschalter und der Synchronschalter gleichzeitig geschlossen sind, wodurch ein hoher Strom durch den Steuerschalter und den Synchronschalter zu einer Schaltungserde 4 fließen würde. In diesem Falle würde es während der Totzeit zu einer geringen positiven Ausgangsspannung VSw kommen. Sowohl bei einer zu kurzen als auch bei einer zu langen Totzeit fließt somit ein Strom über den Synchronschalter, der zu Verlusten in dem Synchronwandler führt. Wird der Abschaltvorgang betrachtet, so ergibt sich folgendes Verhalten des
Synchronwandlers 100. Liegt eine zu große Totzeit zwischen einem Öffnen des Steuerschalters 2 und einem darauf folgenden Schließen des Synchronschalters 3, so wird eine parasitäre Diode des Synchronschalters 3 vorgespannt, nachdem die Schaltspannung VSw auf einen Spannungswert unter 0 Volt abgefallen ist. Die Schaltspannung VSw fällt dabei auf unter 0 Volt ab, da die Schaltkontakte des
Synchronschalters 3 in dem Synchronwandler 100 mit einem Filter 103 verbunden sind, welcher sowohl kapazitive als auch induktive Elemente umfasst. Es kommt somit bei einer zu großen Totzeit zu Leckströmen durch den
Synchronschalter 3 und somit zu einer geringen negativen Schaltspannung VSw am Ende der Totzeit. Ist die Totzeit zu gering kann es dazu kommen, dass der
Synchronschalter 3 geschlossen wird, bevor die Schaltspannung VSw vollständig abgebaut ist. In diesem Falle fließt kurzeitig ein hoher Strom durch den Synchronschalter 3 zu einer Schaltungserde 4. In diesem Falle würde während der gesamten Totzeit eine hohe positive Schaltspannung VSw vorliegen. Sowohl bei einer zu kurzen als auch bei einer zu langen Totzeit fließt somit ein Strom über den Synchronschalter, der zu Verlusten in dem Synchronwandler führt.
In den folgenden Ausführungsformen der Erfindung wird jeweils eine Vorrichtung zur Regelung der Totzeit beschrieben. Dabei ist der Steuerschalter 2 gleichzeitig der Steuerschalter oder auch High-Side-Schalter eines Synchronwandlers 100. Der Synchronschalter 3 ist gleichzeitig der Synchronschalter oder auch Low- Side-Schalter dieses Synchronwandlers 100. Sowohl der Steuerschalter 2 als auch der Synchronschalter 3 sind jeweils ein MOSFET. Der Synchronwandler 100 ist in Figur 1 gezeigt. Der Synchronwandler 100 weist einen
Versorgungseingang mit einem positiven Pol 101 und einem negativen Pol 102 auf. Zwischen dem positiven Pol 101 und dem negativen Pol 102 des
Versorgungseingangs liegt eine Versorgungsspannung V|N an, die eine
Gleichspannung ist. Der positive Pol 101 ist mit einem Drain-Kontakt des Steuerschalters 2 verbunden. Ein Source-Kontakt des Steuerschalters 2 ist mit dem Drain-Kontakt des Synchronschalters 3 verbunden. Der Source-Kontakt des Synchronschalters 3 ist mit dem negativen Pol 102 verbunden. Der Source- Kontakt des Synchronschalters 3 ist ferner mit der Schaltungserde 4 verbunden.
An die Schaltkontakte des Synchronschalters 3, also den Drain-Kontakt und den Source-Kontakt des Synchronschalters 3, ist ein Eingang des Filters 103 geschaltet, welcher die Schaltspannung VSw über deren zeitlichen Verlauf filtert. An einem Ausgang des Filters 103 wird eine Ausgangsspannung V0UT des Synchronwandlers 100 ausgegeben. Der Steuerschalter 2 und der
Synchronschalter 3 werden wie zuvor beschrieben wechselweise in den AN- Zustand und den AUS-Zustand geschaltet. Abhängig von einer Dauer des AN- Zustandes, einer Dauer des AUS-Zustandes sowie den dazwischenliegenden Totzeiten wird die Versorgungsspannung V|N in die Ausgangsspannung V0UT gewandelt.
Figur 2 zeigt ein Schaltbild einer Vorrichtung 1 zur Regelung der Totzeit gemäß einer ersten Ausführungsform. Die Vorrichtung 1 umfasst den Steuerschalter 2 und den Synchronschalter 3. Der Steuerschalter 2 und der Synchronschalter 3 sind entsprechend dem in Figur 1 gezeigten Synchronwandler 100 mit ihren
Schaltkontakten in Reihe geschaltet. Somit ist der Source-Kontakt des
Steuerschalters 2 mit dem Drain-Kontakt des Synchronschalters 3 verbunden. Der Drain-Kontakt des Steuerschalters 2 ist mit dem positiven Pol 101 des Versorgungseingangs verbunden. Der Source-Kontakt des Synchronschalters 3 ist mit dem negativen Pol 102 des Versorgungseingangs verbunden. Der Source- Kontakt des Synchronschalters 3 ist mit der Schaltungserde 4 verbunden. Die Schaltspannung VSw ist die Spannung, die zwischen dem Drain-Kontakt des
Synchronschalters 3 und dem Source-Kontakt des Synchronschalters 3 anliegt.
Die Vorrichtung 1 weist ferner einen Steuereingang 5 auf, an welchen ein Steuersignal angelegt wird. Das Steuersignal ist beispielsweise eine Differenz zwischen der Ausgangsspannung V0UT und einer Referenzspannung. Der
Steuereingang 5 ist über einen ersten Verstärker V1 mit einem invertierenden Eingang eines ersten Operationsverstärkers OP1 verbunden. An einem Ausgang des ersten Verstärkers ergibt sich ein verstärktes Steuersignal Vc. Ein nicht- invertierender Eingang des ersten Operationsverstärkers OP1 ist mit einem Signalgenerator 7 verbunden, welcher ein Sägezahnsignal bereitstellt, in welchem eine Sägezahnspannung VSAW langsam ansteigt und abrupt abfällt. Ein Ausgang des ersten Operationsverstärkers OP1 ist über eine
Anpassungsschaltung 8 und eine erste Treiberschaltung 9 mit einem Gate- Kontakt des Steuerschalters 2 verbunden. Die Anpassungsschaltung 8 und die erste Treiberschaltung 9 sind dabei in Reihe geschaltet.
Der nicht-invertierende Eingang des ersten Operationsverstärkers OP1 ist mit dem nicht-invertierten Eingang eines zweiten Operationsverstärkers OP2 und dem invertierenden Eingang eines dritten Operationsverstärkers OP3 verbunden. Ein Ausgang des zweiten Operationsverstärkers OP2 und ein Ausgang des dritten Operationsverstärkers OP3 sind jeweils mit einem Eingang eines Und- Gatters 6 verbunden. Ein Ausgang des Und-Gatters 6 ist über eine
Kompensationsschaltung 1 1 und eine zweite Treiberschaltung 12 mit einem Gate-Kontakt des Synchronschalters 3 verbunden.
Der Drain-Kontakt des Synchronschalters 3 ist mit einem ersten Eingang einer ersten Abtast-Halte-Schaltung 13 verbunden. Ein zweiter Eingang der ersten Abtast-Halte-Schaltung 13 ist mit dem Gate-Kontakt des Synchronschalters 3 verbunden. Ein erster Eingang einer zweiten Abtast-Halte-Schaltung 14 ist mit dem Drain-Kontakt des Synchronschalters 3 verbunden. Ein zweiter Eingang der zweiten Abtast-Halte-Schaltung 14 ist über ein erstes Verzögerungselement 17 und ein invertierendes Element 18 mit dem Gate-Kontakt des Synchronschalters 3 verbunden. Das erste Verzögerungselement 17 verzögert ein an dieses anliegendes Eingangssignal in seinem zeitlichen Verlauf und stellt somit eine minimale Totzeit sicher. So verzögert das erste Verzögerungselement 17 den zeitlichen Verlauf des zweiten Schaltsignals beispielsweise um 500ps. Die erste Abtast-Halte-Schaltung 13 sowie die zweite Abtast-Halte-Schaltung 14 sind dazu eingerichtet, die Spannung, welche an ihrem ersten Eingang anliegt, zu erfassen, wenn eine steigende Spannungsflanke an ihrem zweiten Eingang auftritt, und diese an ihrem Ausgang auszugeben, also vorzuhalten, bis erneut eine steigende Spannungsflanke an ihrem zweiten Eingang auftritt. In der in Figur 2 gezeigten Schaltung liegt die Schaltspannung VSw an den ersten Eingängen der ersten Abtast-Halte-Schaltung 13 und der zweiten Abtast-Halte-Schaltung 14 an. Das Erfassen der anliegenden Spannung kann dabei durch ein analoges oder digitales Abtasten erfolgen. Der Ausgang der ersten Abtast-Halte-Schaltung 13 ist über einen zweiten Verstärker V2 mit einem invertierenden Eingang des zweiten Operationsverstärkers OP2 verbunden. Der Ausgang der zweiten Abtast-
Halte-Schaltung 14 ist über einen dritten Verstärker V3 mit einem nichtinvertierten Eingang des dritten Operationsverstärkers OP3 verbunden.
An dem Ausgang des zweiten Verstärkers V2 liegt somit eine erste
Feedbackspannung VLS,ON an, die sich aus einer verstärkten Spannung am
Ausgang der ersten Abtast-Halte-Schaltung 13 und somit aus der zu einem ersten Zeitpunkt abgetasteten Schaltspannung VSw ergibt. An dem Ausgang des dritten Verstärkers V3 liegt somit eine zweite Feedbackspannung VLs OFF an, die sich aus einer verstärkten Spannung am Ausgang der zweiten Abtast-Halte- Schaltung 14 und somit aus der zu einem zweiten Zeitpunkt abgetasteten
Schaltspannung VSw ergibt.
Eine Spannung, die an dem Gate-Kontakt des Steuerschalters 2 anliegt, bildet dabei ein erstes Schaltsignal S1 , welches dazu geeignet ist, den Steuerschalter 2 zu schalten. Eine Spannung, die an dem Gate-Kontakt des Synchronschalters 3 anliegt, bildet dabei ein zweites Schaltsignal S2, welches dazu geeignet ist, den Synchronschalter 3 zu schalten.
Figur 3 zeigt beispielhaft einen zeitlichen Verlauf mehrerer Signale der in Figur 2 gezeigten Schaltung. Dabei sind drei Zyklen des zyklischen Schaltens des
Steuerschalters 2 und des Synchronschalters 3 gezeigt. Die drei Zyklen werden aus einem ersten Zyklus Z1 , einem zweiten Zyklus Z2 und einem dritten Zyklus Z3 gebildet. Jeder Zyklus Z1 , Z2, Z3 umfasst dabei einen AN-Zustand 50, einen AUS-Zustand 51 , eine erste Totzeit t1 , die auf den AN-Zustand 50 folgt und eine zweite Totzeit t2, die auf den AUS-Zustand 51 folgt. In dem oberen Diagramm der Figur 3 ist ein zeitlicher Verlauf der
Sägezahnspannung VSAW gezeigt, die innerhalb eines Zyklus Z1 , Z2, Z3 ansteigt und am Ende jedes Zyklus Z1 , Z2, Z3 abrupt abfällt. Die Sägezahnspannung VSAW steigt dabei jeweils von einem Minimalwert VSaw,min zu einem Maximalwert
Ferner ist in dem oberen Diagramm der Figur 3 ein zeitlicher Verlauf des verstärkten Steuersignals Vc gezeigt. Das verstärkte Steuersignal Vc ist in den dargestellten Zyklen Z1 , Z2, Z3 konstant. Das bedeutet, dass die
Ausgangsspannung V0UT der Referenzspannung entspricht. Ferner ist ein zeitlicher Verlauf der ersten Feedbackspannung VLS,ON und der zweiten
Feedbackspannung VLS,OFF gezeigt. Sowohl die erste Feedbackspannung VLS,ON als auch die zweiten Feedbackspannung VLs,oFF Sind in den dargestellten Zyklen konstant. Das bedeutet, dass sowohl die erste als auch die zweite Totzeit t1 , t2 bereits optimal gewählt sind. Die Spannung des verstärkten Steuersignals Vc ist größer als der Minimalwert VSaw,min und kleiner als die erste Feedbackspannung
VLS.ON- Die Spannung der erste Feedbackspannung VLS,ON ist größer als die Spannung des verstärkte Steuersignals Vc. Die Spannung der zweiten
Feedbackspannung VLS,OFF ist größer als die Spannung der ersten
Feedbackspannung VLS,ON- Die Spannung der zweiten Feedbackspannung VLS.OFF ist kleiner als der Maximalwert VSaw,max-
Das untere Diagramm der Figur 3 zeigt einen beispielhaften Verlauf des ersten Schaltsignals S1 , welches in Figur 3 als gepunktete Linie dargestellt ist. Ferner ist das zweite Schaltsignal S2 in dem unteren Diagramm der Figur 2 mit einer gestrichelten Linie dargestellt.
Der Steuerschalter 2 schaltet durch, wenn das erste Schaltsignal S1 auf einem hohen Signalpegel HIGH ist, und schaltet ab, wenn das erste Schaltsignal S1 auf einem niedrigen Signalpegel LOW ist. Der Synchronschalter 3 schaltet durch, wenn das zweite Schaltsignal S2 auf einem hohen Signalpegel HIGH ist, und schaltet ab, wenn das zweite Schaltsignal S2 auf einem niedrigen Signalpegel LOW ist. Es ist ersichtlich, dass der Steuerschalter 2 immer dann durchschaltet, wenn die Sägezahnspannung VSaw kleiner als das verstärkte Steuersignals Vc ist und immer dann abschaltet, wenn die Sägezahnspannung VSAW größer als das verstärkte Steuersignal Vc ist. Es ist ferner ersichtlich, dass der Synchronschalter
3 immer dann geschlossen ist, wenn die Sägezahnspannung VSAW größer als die erste Feedbackspannung VLs oN und kleiner als die zweite Feedbackspannung VLS.OFF ist. Dies ergibt sich, da der erste Operationsverstärker OP1 , der zweite Operationsverstärker OP2 und der dritte Operationsverstärker OP3 jeweils als ein Komparator geschaltet sind.
Bei einem Betrieb der in Figur 1 gezeigten Schaltung wird das erfindungsgemäße Verfahren in einer ersten Ausführungsform durchgeführt. Dabei erfolgt das Erfassen und Vorhalten eines Spannungswertes, welcher die
Schaltspannung VSw über den Synchronschalter 3 zu einem bestimmten
Zeitpunkt beschreibt. In dieser ersten Ausführungsform erfolgt dies, indem ein erster Spannungswert, der die Schaltspannung VSw zu einem ersten
Zeitpunkt beschreibt, erfasst und vorgehalten wird und ein zweiter
Spannungswert erfasst und vorgehalten wird, der die Schaltspannung VSw zu einem zweiten Zeitpunkt beschreibt. Dabei wird der erste Spannungswert mittels der ersten Abtast-Halte-Schaltung 13 erfasst und vorgehalten und der zweite Spannungswert mittels der zweiten Abtast-Halte-Schaltung 14 erfasst und vorgehalten.
Der erste Zeitpunkt ist ein Zeitpunkt, an dem das zweite Schaltsignal S2 ein Schalten des Synchronschalters 3 auslöst, wobei der Synchronschalter 3 bei diesem Schalten in einen geschlossenen Zustand geschalten wird. An dem zweiten Eingang der ersten Abtast-Halte-Schaltung 13 liegt das zweite
Schaltsignal S2 an. Tritt in dem zweiten Schaltsignal S2 eine steigende
Spannungsflanke auf, was der Fall ist, wenn dieses von dem niedrigen
Signalpegel LOW auf den hohen Signalpegel HIGH wechselt, so wird die erste Abtast-Halte-Schaltung 13 dazu angeregt, die Schaltspannung VSw zu erfassen und diese an ihrem Ausgang vorzuhalten. Gleichzeitig schaltet der
Synchronschalter 3 aufgrund des hohen Signalpegels HIGH des zweiten
Schaltsignal S2 in den geschlossenen Zustand. Der zweite Zeitpunkt ist ein Zeitpunkt, der eintritt, wenn das zweite Schaltsignal ein Schalten des Synchronschalters 3 ausgelöst hat und nach diesem Schalten ein vorgegebenes Zeitintervall abgelaufen ist. An dem zweiten Eingang der zweiten Abtast-Halte-Schaltung 14 liegt ein modifiziertes zweites Schaltsignal S2 an, welches dem zweiten Schaltsignal S2 entspricht, jedoch durch das erste Verzögerungselement 17 einen zeitlichen Versatz gegenüber dem zweiten Schaltsignal S2 aufweist und durch das invertierenden Element 18 gegenüber dem zweiten Schaltsignal S2 invertiert ist. Tritt in dem zweiten Schaltsignal S2 eine abfallende Spannungsflanke auf, was der Fall ist, wenn dieses von dem hohen Signalpegel HIGH auf den niedrigen Signalpegel LOW wechselt, so wird die zweite Abtast-Halte-Schaltung 14 nach Ablauf einer durch das erste Verzögerungselement 17 definierten Zeit dazu angeregt, die Schaltspannung VSw zu erfassen und diese an ihrem Ausgang vorzuhalten. Dabei schaltet der Synchronschalter 3 aufgrund des niedrigen
Signalpegels LOW des zweiten Schaltsignal S2 in den offenen Zustand.
Das Signal, welches an dem Ausgang der ersten Abtast-Halte-Schaltung 13 anliegt, wird über den zweiten Verstärker V2 verstärkt und gegebenenfalls um einen Offsetwert angehoben. Es ergibt sich daraus die erste Feedbackspannung
VLS.ON für einen jeweils folgenden Zyklus.
Das an dem Ausgang der zweiten Abtast-Halte-Schaltung 14 anliegende Signal wird durch den dritten Verstärker V3 verstärkt und gegebenenfalls um einen Offset angehoben. Es ergibt sich daraus die zweite Feedbackspannung VLS,OFF für einen jeweils folgenden Zyklus.
Insbesondere durch ein Einstellen des Offsetwertes, um welchen der zweite Verstärker V2 das Signal an dem Ausgang der ersten Abtast-Halte-Schaltung 13 anhebt, kann somit eine Regelung der ersten Totzeit eingestellt werden. Durch ein Einstellen des Offsetwertes, um welchen der dritte Verstärker V3 das Signal an dem Ausgang der zweiten Abtast-Halte-Schaltung 14 anhebt, kann somit eine Regelung der zweiten Totzeit t2 eingestellt werden. Die Offsetwerte sind in dieser Ausführungsform derart gewählt, dass der Steuerschalter 2 bei einer
Steuerspannung VSw von 0 Volt in den geschlossenen Zustand schaltet und der
Synchronschalter 3 bei einer Steuerspannung VSw von 0 Volt in den
geschlossenen Zustand schaltet. Figur 4 zeigt ein Schaltbild einer Vorrichtung 1 zur Regelung einer Totzeit in dem Synchronwandler 100 in einer zweiten Ausführungsform. Die Vorrichtung 1 umfasst den Steuerschalter 2 und den Synchronschalter 3. Der Steuerschalter 2 und der Synchronschalter 3 sind entsprechend dem in Figur 1 gezeigten
Synchronwandler 100 mit ihren Schaltkontakten in Reihe geschaltet. Somit ist der Source-Kontakt des Steuerschalters 2 mit dem Drain-Kontakt des
Synchronschalters 3 verbunden. Der Drain-Kontakt des Steuerschalters 2 ist mit dem positiven Pol 101 des Versorgungseingangs verbunden. Der Source- Kontakt des Synchronschalters 3 ist mit dem negativen Pol 102 des
Versorgungseingangs verbunden. Der Source-Kontakt des Synchronschalters 3 ist mit der Schaltungserde 4 verbunden. Die Schaltspannung VSw ist die
Spannung, die zwischen dem Drain-Kontakt des Synchronschalters 3 und dem Source-Kontakt des Synchronschalters 3 anliegt.
Die Vorrichtung 1 zur Regelung einer Totzeit in der zweiten Ausführungsform umfasst einen einstellbaren Totzeitgenerator 20. Der einstellbare
Totzeitgenerator 20 weist einen ersten Ausgang, einen zweiten Ausgang, einen ersten Eingang, einen zweiten Eingang und einen dritten Eingang auf.
Die Vorrichtung 1 weist ferner den Steuereingang 5 auf, an welchen in dieser Ausführungsform ein Steuersignal angelegt wird, durch das ein Schaltzyklus des Synchronwandlers definiert wird. Das Steuersignal dieser zweiten
Ausführungsform entspricht beispielsweise einem Signal, welches an einem Ausgang des ersten Operationsverstärkers OP1 der ersten Ausführungsform vorliegt.
Der Steuereingang 5 ist mit dem ersten Eingang des einstellbaren
Totzeitgenerators 20 verbunden. Der erste Ausgang des einstellbaren
Totzeitgenerators 20 ist über die Anpassungsschaltung 8 und die erste
Treiberschaltung 9 mit dem Gate-Kontakt des Steuerschalters 2 verbunden. Die Anpassungsschaltung 8 und die erste Treiberschaltung 9 sind dabei in Reihe geschaltet. Der zweite Ausgang des einstellbaren Totzeitgenerators 20 ist über die zweite Treiberschaltung 12 mit dem Gate-Kontakt des Synchronschalters 3 verbunden. Der Drain-Kontakt des Synchronschalters 3 ist mit dem ersten Eingang der ersten Abtast-Halte-Schaltung 13 verbunden. Der zweite Eingang der ersten Abtast-Halte-Schaltung 13 ist mit dem Gate-Kontakt des Synchronschalters 3 verbunden. Der erste Eingang der zweiten Abtast-Halte-Schaltung 14 ist mit dem Drain-Kontakt des Synchronschalters 3 verbunden. Der zweite Eingang der zweiten Abtast-Halte-Schaltung 14 ist über das erste Verzögerungselement 17 und das invertierende Element 18 mit dem Gate-Kontakt des Synchronschalters 3 verbunden. Die erste Abtast-Halte-Schaltung 13 sowie die zweite Abtast-Halte- Schaltung 14 sind dazu eingerichtet, die Spannung, welche an ihrem ersten Eingang anliegt, zu erfassen, wenn eine steigende Spannungsflanke an ihrem zweiten Eingang auftritt, und diese an ihrem Ausgang auszugeben, also vorzuhalten, bis erneut eine steigende Spannungsflanke an ihrem zweiten Eingang auftritt. Der zweite Eingang des einstellbaren Totzeitgenerators 20 ist über einen ersten
Bitzähler 22 und eine erste Analyseschaltung 21 mit dem Ausgang der ersten Abtast-Halte-Schaltung 13 verbunden. Der erste Bitzähler 22 und die erste Analyseschaltung 21 sind dabei in Reihe geschaltet. Die erste
Feedbackspannung VLS,ON ist in dieser zweiten Ausführungsform die Spannung, welche an dem Ausgang der ersten Abtast-Halte-Schaltung 13 anliegt.
Der dritte Eingang des einstellbaren Totzeitgenerators 20 ist über einen zweiten Bitzähler 24 und eine zweite Analyseschaltung 23 mit dem Ausgang der zweiten Abtast-Halte-Schaltung 14 verbunden. Der zweite Bitzähler 24 und die zweite Analyseschaltung 23 sind dabei in Reihe geschaltet. Die zweite
Feedbackspannung VLS,OFF ist in dieser zweiten Ausführungsform die Spannung, welches an dem Ausgang der zweiten Abtast-Halte-Schaltung 14 anliegt.
Die ersten Analyseschaltung 21 ist eine Schaltung, die dazu eingerichtet ist, zu prüfen, ob ein Eingangssignal, welches in dieser Ausführungsform die erste
Feedbackspannung VLs,oN ist, innerhalb eines Zielbereichs 30 liegt, oberhalb des Zielbereichs 30 liegt oder unterhalb des Zielbereichs 30 liegt. Entsprechend einem Ergebnis dieser Prüfung gibt die erste Analyseschaltung 21 an ihrem Ausgang einen digitalen Bitwert aus. Die erste Analyseschaltung 21 gibt einen ersten Bitwert aus, wenn die erste Feedbackspannung VLS,ON oberhalb des
Zielbereichs 30 liegt, gibt einen zweiten Bitwert aus , wenn die erste
Feedbackspannung VLS,ON unterhalb des Zielbereichs 30 liegt, und gibt einen dritten Bitwert aus aus, wenn die erste Feedbackspannung VLS,ON innerhalb des Zielbereichs 30 liegt. Der von der ersten Analyseschaltung 21 ausgegebene Bittwert wird an den ersten Bitzähler 22 übertragen. Der erste Bitzähler 22 erhöht seinen Zählwert um den Wert„1 ", wenn von der ersten Analyseschaltung 21 der erste Bitwert ausgegeben wird. Der erste Bitzähler 22 reduziert seinen Zählwert um den Wert„1 ", wenn von der ersten Analyseschaltung 21 der zweite Bitwert ausgegeben wird. Der erste Bitzähler 22 behält seinen Zählwert bei, wenn von der ersten Analyseschaltung 21 der dritte Bitwert ausgegeben wird. Der erste Bitzähler 22 ändert seinen Zählwert dabei nur einmal pro Zyklus des Synchronwandlers 100. Der Zählwert des ersten Bitzählers 22 ist somit ein Stellwert, der dann geändert wird, wenn der erfasste und vorgehaltene Spannungswert, also die erste Feedbackspannung VLS,ON, außerhalb des Zielbereiches 30 liegt.
Die zweite Analyseschaltung 23 ist eine Schaltung, die dazu eingerichtet ist, zu prüfen, ob ein Eingangssignal, welches in dieser Ausführungsform die zweite Feedbackspannung VLs,oFF ist, innerhalb des Zielbereichs 30 liegt, oberhalb des Zielbereichs 30 liegt oder unterhalb des Zielbereichs 30 liegt. Entsprechend einem Ergebnis dieser Prüfung gibt die zweite Analyseschaltung 23 an ihrem
Ausgang einen digitalen Bitwert aus. Die zweite Analyseschaltung 23 gibt einen ersten Bitwert aus, wenn die zweite Feedbackspannung VLs OFF oberhalb des Zielbereichs 30 liegt, gibt einen zweiten Bitwert aus , wenn die zweite
Feedbackspannung VLS,OFF unterhalb des Zielbereichs 30 liegt, und gibt einen dritten Bitwert aus aus, wenn die zweite Feedbackspannung VLs OFF innerhalb des
Zielbereichs 30 liegt. Der von der zweiten Analyseschaltung 23 ausgegebene Bittwert wird an den zweiten Bitzähler 24 übertragen.
Der zweite Bitzähler 24 erhöht seinen Zählwert um den Wert„1 ", wenn von der zweiten Analyseschaltung 23 der erste Bitwert ausgegeben wird. Der zweite
Bitzähler 24 reduziert seinen Zählwert um den Wert„1 ", wenn von der zweiten Analyseschaltung 23 der zweite Bitwert ausgegeben wird. Der zweite Bitzähler 24 behält seinen Zählwert bei, wenn von der zweiten Analyseschaltung 23 der dritte Bitwert ausgegeben wird. Der zweite Bitzähler 24 ändert seinen Zählwert dabei nur einmal pro Zyklus des Synchronwandlers. Der Zählwert des zweiten
Bitzählers 24 ist somit ein Stellwert, der dann geändert wird, wenn der erfasste und vorgehaltene Spannungswert, also die zweite Feedbackspannung VLS,OFF, außerhalb des Zielbereiches 30 liegt.
Der einstellbare Totzeitgenerator ist dazu eingerichtet, die Zählwerte des ersten und zweiten Bitzählers 22, 24 als digitale Werte abzufragen. Der einstellbare
Totzeitgenerator 20 erzeugt basierend auf dem Steuersignal, welches an dessen ersten Eingang anliegt, das erste Steuersignal S1 und das zweite Steuersignal S2. Dabei wird die erste Totzeit t1 auf einen Zeitwert eingestellt, der auf dem Zählwert des ersten Bitzählers 22 beruht. Die zweite Totzeit t2 wird auf einen Zeitwert eingestellt, der auf dem Zählwert des zweiten Bitzählers 24 beruht.
Figur 5 zeigt beispielhaft einen zeitlichen Verlauf mehrerer Signale der in Figur 4 gezeigten Schaltung. Dabei sind ein erster Zyklus Z1 , ein zweiter Zyklus Z2 und ein dritter Zyklus Z3 des zyklischen Schaltens des Steuerschalters 2 und des Synchronschalters 3 gezeigt. Jeder Zyklus Z1 , Z2, Z3 umfasst dabei einen AN-
Zustand 50, einen AUS-Zustand 51 , eine erste Totzeit t1 , die auf den An-Zustand 50 folgt und eine zweite Totzeit t2, die auf den AUS-Zustand 51 folgt.
In dem oberen Diagramm der Figur 5 ist dabei ein beispielhafter Verlauf des ersten Schaltsignals S1 als gepunktete Linie dargestellt. Ferner ist in diesem
Diagramm ein zeitlicher Verlauf des zweiten Schaltsignal S2 mit einer gestrichelten Linie dargestellt. Ein zeitlicher Verlauf der Schaltspannung VSw ist mit einer durchgezogenen Linie dargestellt. Es ist ersichtlich, dass die Schaltspannung VSw abfällt, wenn das erste
Schalsignal S1 abfällt, da zu diesem Zeitpunkt der Steuerschalter 3 in einen offenen Zustand geschaltet wird. Es ist ferner ersichtlich, dass die
Schaltspannung VSw ansteigt, wenn das erste Schalsignal S1 ansteigt, da zu diesem Zeitpunkt der Steuerschalter 3 in einen geschlossenen Zustand geschaltet wird.
Das untere Diagramm der Figur 5 zeigt einen beispielhaften Spannungsverlauf der ersten Feedbackspannung VLS,ON und der zweiten Feedbackspannung VLS.OFF. Ferner ist der Zielbereich 30 gezeigt. Der Zielbereich 30 ist hier als ein Bereich gewählt, der einen Spannnungsbereich von knapp unter 0 Volt bis knapp über 0 Volt abdeckt. So ist in dem in Figur 5 gezeigten Beispiel ersichtlich, dass die Schaltspannung VSw an einem Ende der ersten Totzeit t1 in dem ersten Zyklus Z1 nicht vollständig abgefallen ist, bevor das zweite Schaltsignal S2 ansteigt und der Synchronschalter 3 somit in einen geschlossenen Zustand schaltet. Die erste Totzeit t1 ist somit nicht optimal, sondern zu kurz. Entsprechend ist auch die von der ersten Abtast-Halte-Schaltung 13 zu diesem Zeitpunkt erfasste
Schaltspannung VSw zu hoch. Da die erste Feedbackspannung VLS,ON abhängig von der erfassten Schaltspannung VSw ist, ist die erste Feedbackspannung VLS,ON zu hoch, was sich dadurch erkennen lässt, dass die erste Feedbackspannung VLS,ON außerhalb des Zielbereiches 30 liegt.
Dies wird bei der Prüfung durch die Analyseschaltung 21 erkannt und es wird eine negative Spannung ausgegeben, durch welche der Zählwert des ersten Bitzählers 22 um den Wert„1" inkrementiert wird. Der neue Zählwert des ersten Bitzählers 22 wird von dem Totzeitgenerator 20 ausgelesen. Dieser verzögert den Zeitpunkt, zu dem das zweite Schaltsignal 2 auf den hohen Signalpegel HIGH ansteigt und somit den Zeitpunkt, zu dem der Synchronschalter 3 in dem zweiten Zyklus Z2 geschlossen wird. Somit erfolgt ein Anpassen des zweiten Schaltsignals S2 entsprechend einem Stellwert, hier entsprechend dem Zählwert des ersten Bitzählers 22. Es ist ersichtlich, dass sich auf diese Weise ein
Zeitpunkt zu dem der Synchronschalter 3 geschlossen wird immer weiter an einen optimalen Zeitpunkt anpasst und der Synchronschalter 3 in dem dritten Zyklus Z3 genau dann geschlossen wird, wenn die Schaltspannung VSw einen Spannungswert von 0 Volt aufweist.
Eine entsprechende Regelung erfolgt für das erste Schaltsignal S1 basierend auf der zweiten Feedbackspannung VLs OFF. Dabei wird ein Zeitpunkt verschoben, zu dem das erste Schaltsignal auf den hohen Signalpegel HIGH ansteigt und somit der Steuerschalter 2 geschlossen wird.
Somit erfolgt das Erfassen und Vorhalten der Spannungswerte, welche eine Schaltspannung VSw über den Synchronschalter 3 zu dem ersten und zweiten Zeitpunkt beschreiben, entsprechend der ersten Ausführungsform mittels der ersten und der zweiten Abtast-Halte-Schaltung 13, 14.
Das Anpassen des ersten und zweiten Schaltsignals S1 , S2 für einen folgenden Zyklus erfolgt basierend auf den von den durch die erste und zweite Abtast- Halte-Schaltung 13, 14 vorgehaltenen Spannungswerten und somit basierend auf der ersten Feedbackspannung VLS,ON und der zweiten Feedbackspannung
Figur 6 zeigt ein Schaltbild einer Vorrichtung zur Regelung einer Totzeit des Synchronwandlers 100 in einer dritten Ausführungsform. Die dritte
Ausführungsform entspricht im Wesentlichen der zweiten Ausführungsform, wobei jedoch eine spezielle Lösung für eine Ausführung der ersten
Analyseschaltung 21 , der zweiten Analyseschaltung 23 und des einstellbaren Totzeitgenerators 20 aufgezeigt werden. Das an dem Steuereingang 5 anliegende Steuersignal ist in dieser dritten Ausführungsform ein Rechtecksignal, welches mit seiner Frequenz die Dauer des AN-Zustands und die Dauer des AUS-Zustands und somit die Dauer eines Zyklus Z1 , Z2, Z3 des zyklischen Schaltens des Steuerschalters 2 und des Synchronschalters 3 vorgibt.
Die erste Analyseschaltung 21 wird dabei mit einer oberen Referenzspannung Vref,h und einer unteren Referenzspannung Vref,i versorgt. Die obere
Referenzspannung Vref,h definiert dabei eine obere Grenze des Zielbereichs 30 und die untere Referenzspannung Vref,i definiert eine untere Grenze des
Zielbereichs 30. Jede der Referenzspannungen Vref,h, Vref,i wird über jeweils einen Komparator 41 , 42 mit der ersten Feedbackspannung VLS,ON verglichen. Aus den Ausgangssignalen der Komparatoren 41 , 42 wird durch eine
Auswertungsschaltung 40 ermittelt, ob die erste Feedbackspannung VLS,ON in dem Zielbereich 30 liegt. Die zweite Analyseschaltung 23 dieser dritten
Ausführungsform entspricht der ersten Analyseschaltung 21 dieser dritten Ausführungsform. Dabei wird jedoch jede der Referenzspannungen Vref,h, Vref,i über jeweils einen Komparator mit der zweiten Feedbackspannung VLS,OFF verglichen.
Der einstellbaren Totzeitgenerator 20 umfasst in dieser dritten Ausführungsform ein erstes einstellbares Verzögerungselement 43 und ein zweites einstellbares Verzögerungselement 44.
Das Rechtecksignal, welches an dem Steuereingang 5 anliegt, wird über das erste einstellbare Verzögerungselement 43 verzögert. Eine Verzögerung des ersten einstellbares Verzögerungselements 43 korrespondiert dabei zu dem Zählwert des zweiten Bitzählers 24. Das durch das erste einstellbare Verzögerungselement 43 verzögerte Rechtecksignal wird über ein weiteres Verzögerungselement 46, die Anpassungsschaltung 8 und die erste
Treiberschaltung 9 an den Steuerschalter 2 angelegt. Es wird somit ein
Einschalten des Steuerschalters 2 entsprechend dem Zählwert des zweiten Bitzählers 24 verzögert.
Das Rechtecksignal, welches an dem Steuereingang 5 anliegt, wird ferner über das zweite invertierende Element 45 invertiert und über das zweite einstellbare Verzögerungselement 44 verzögert. Eine Verzögerung des zweiten einstellbaren Verzögerungselements 44 korrespondiert dabei zu dem Zählwert des ersten Bitzählers 22. Das durch das zweite einstellbare Verzögerungselement 44 verzögerte Rechtecksignal wird über das weiteres Verzögerungselement 46 und die zweite Treiberschaltung 9 an den Synchronschalter 2 angelegt. Es wird somit ein Einschalten des Synchronschalters 3 entsprechend dem Zählwert des ersten Bitzählers 22 verzögert.
Es ergibt sich, dass das erste und des zweite Steuersignal S1 , S2 aus einem gemeinsamen Steuersignal, hier dem Rechtecksignal, erzeugt werden.
Der der Steuerschalter 2 und der Synchronschalter 3 sind in den zuvor beschriebenen Ausführungsformen als jeweils ein NMOS-Transistor ausgeführt. Es wird darauf hingewiesen, dass der Steuerschalter 2 und/oder der
Synchronschalter 3 ebenso als PMOS-Transistor ausgeführt werden können.
Neben der obigen schriftlichen Offenbarung wird explizit auf die Offenbarung der Figuren 1 bis 6 verwiesen.

Claims

Verfahren zur Regelung einer Totzeit in einem Synchronwandler (100), in welchem ein zyklisches Schalten eines Steuerschalters (2) und eines Synchronschalters (3) erfolgen, wobei der Steuerschalter (2) mittels eines ersten Schaltsignals (S1) und der Synchronschalter (3) mittels eines zweiten Schaltsignals (S2) geschaltet werden, umfassend:
- Erfassen und Vorhalten eines Spannungswertes, welcher eine Spannung
(VSw) über den Synchronschalter (3) zu einem bestimmten Zeitpunkt beschreibt, und
- Anpassen des ersten und/oder zweiten Schaltsignals (S1 , S2) für einen folgenden Zyklus basierend auf dem vorgehaltenen Spannungswert.
Verfahren gemäß Anspruch 1 , dadurch gekennzeichnet, dass bei dem Erfassen und Vorhalten eines Spannungswertes ein erster Spannungswert erfasst und vorgehalten wird, der die Spannung zu einem ersten Zeitpunkt beschreibt, an dem das zweite Schaltsignal (S2) ein erstes Schalten des Synchronschalters (3) auslöst, wobei der Synchronschalter bei dem ersten Schalten in einen geschlossenen Zustand geschaltet wird.
Verfahren gemäß einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass bei dem Erfassen und Vorhalten eines
Spannungswertes ein zweiter Spannungswert erfasst und vorgehalten wird, der die Spannung zu einem zweiten Zeitpunkt beschreibt, der nach Ablauf eines vorgegebenen Zeitintervalls eintritt, welches verstrichen ist, nachdem das zweite Schaltsignal (S2) ein zweites Schalten des
Synchronschalters (3) ausgelöst hat, wobei der Synchronschalter (3) bei dem zweiten Schalten in einen offenen Zustand geschaltet wird.
Verfahren gemäß einem der vorhergehenden Ansprüche, ferner umfassend:
- Stellen eines Stellwertes, falls der erfasste und vorgehaltene
Spannungswert außerhalb eines Zielbereiches (30) liegt. - Anpassen des ersten und/oder zweiten Schaltsignals (S1 , S2) entsprechend dem Stellwert.
Verfahren gemäß Anspruch 4, dadurch gekennzeichnet, dass der Stellwert ein digitaler Wert ist, der inkrementiert oder dekrementiert wird.
Verfahren gemäß einem der vorhergehenden Ansprüche, ferner umfassend:
- Erzeugen des ersten und des zweiten Steuersignals (S1 , S2) aus einem gemeinsamen Steuersignal, welches insbesondere ein
Rückkopplungssignal einer Ausgangsspannung des Synchronwandlers (100) ist.
Verfahren gemäß einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das gemeinsame Steuersignal bei einem Erzeugen des ersten und/oder zweiten Steuersignals (S1 , S2) gemäß dem Stellwert verzögert wird.
Synchronwandler (100) mit einer Vorrichtung (1) zur Regelung einer Totzeit, wobei die Vorrichtung dazu eingerichtet ist, das Verfahren gemäß einem der vorhergehenden Ansprüche auszuführen.
Synchronwandler (100) gemäß Anspruch 8, dadurch gekennzeichnet, dass der Synchronschalter (3) und der Steuerschalter (2) des Synchronwandlers (100) jeweils ein Leistungstransistor, insbesondere ein MOSFET sind.
Synchronwandler (100) gemäß einem der Ansprüche 8 oder 9, dadurch gekennzeichnet, dass das Erfassen und Vorhalten eines Spannungswertes in der Vorrichtung zur Regelung einer Totzeit durch eine digitale oder analoge Abtast-Halte-Schaltung (13, 14) erfolgt.
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