WO2016132902A1 - 光電変換素子および光電変換装置 - Google Patents

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WO2016132902A1
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semiconductor film
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photoelectric conversion
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直城 浅野
大西　哲也
親扶 岡本
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シャープ株式会社
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    • Y02E10/50—Photovoltaic [PV] energy

Definitions

  • the present invention relates to a photoelectric conversion element and a photoelectric conversion device.
  • the most manufactured and sold solar cells have a structure in which electrodes are formed on the light receiving surface on the side where sunlight enters and the back surface on the opposite side of the light receiving surface, respectively. is there.
  • FIG. 19 shows a schematic cross-sectional view of the back junction solar cell described in Patent Document 1.
  • the back junction solar cell shown in FIG. 19 has a substantially intrinsic amorphous semiconductor 119, n-type amorphous silicon 120, and nitride on the light-receiving surface of a substrate 111 made of an n-type single crystal silicon wafer.
  • a protective film 124 such as silicon is sequentially stacked.
  • a substantially intrinsic amorphous semiconductor layer 112 In the n region 122 corresponding to the n-type electrode 116 on the back surface of the substrate 111, a substantially intrinsic amorphous semiconductor layer 112, an n-type amorphous semiconductor layer 114, a silicon nitride layer 121, and N-type electrodes 116 are sequentially stacked. Further, the n-type amorphous semiconductor layer 114 and the n-type electrode 116 are connected through a hole penetrating the silicon nitride layer 121.
  • substantially intrinsic amorphous semiconductor layer 113, p-type amorphous semiconductor layer 115, and p-type electrode 117 are formed on substrate 111. They are sequentially stacked.
  • the n-type electrode 116 and the p-type electrode 117 are respectively formed by providing copper layers 116b and 117b on the base electrodes 116a and 117a formed by sputtering or the like by plating.
  • the n-type electrode 116 and the p-type electrode 117 are spaced apart from each other by a predetermined distance so as to cover substantially the entire back surface of the substrate 111. It is formed in a comb shape with a gap. Specifically, the n-type electrode 116 and the p-type electrode 117 are respectively current collectors that electrically connect the strip-shaped current extraction portions 116c and 117c corresponding to comb teeth and the plurality of current extraction portions 116c and 117c, respectively. Parts 116d and 117d.
  • a photoelectric conversion element of a type in which a pn junction is formed by forming an amorphous semiconductor film on the back surface of a semiconductor substrate such as a back junction solar cell described in Patent Document 1 has p-type impurities and Compared with a photoelectric conversion element that forms a pn junction by diffusing an n-type impurity to form an impurity diffusion layer, the electrical resistance is equivalent to the formation of an amorphous semiconductor film on the back surface of the semiconductor substrate. Get higher. Therefore, in a photoelectric conversion element of a type in which a pn junction is formed by forming an amorphous semiconductor film on the back surface of the semiconductor substrate, an electrode is provided on substantially the entire back surface of the semiconductor substrate in order to extract current efficiently. It is preferable to form. Therefore, as shown in FIG. 20, in the back junction solar cell described in Patent Document 1, the n-type electrode 116 and the p-type electrode 117 are formed so as to cover substantially the entire back surface of the substrate 111.
  • the embodiment disclosed herein includes a semiconductor substrate of a first conductivity type or a second conductivity type, a first conductivity type amorphous semiconductor film on a first surface side of the semiconductor substrate, and a first surface of the semiconductor substrate.
  • a second conductive type amorphous semiconductor film on the side, a first electrode on the first conductive type amorphous semiconductor film, and a second electrode on the second conductive type amorphous semiconductor film, Is a photoelectric conversion element surrounding the second electrode with a gap from the second electrode.
  • the embodiment disclosed herein includes a semiconductor substrate of a first conductivity type or a second conductivity type, a first conductivity type amorphous semiconductor film on a first surface side of the semiconductor substrate, and a first surface of the semiconductor substrate.
  • Embodiment disclosed here is provided with the photoelectric conversion element and the wiring sheet electrically connected with the photoelectric conversion element, and a photoelectric conversion element is a 1st conductivity type or 2nd conductivity type semiconductor substrate, A first conductive type amorphous semiconductor film on the first surface side of the semiconductor substrate, a second conductive type amorphous semiconductor film on the first surface side of the semiconductor substrate, and the first conductive type amorphous semiconductor film And a second electrode on the second conductivity type amorphous semiconductor film, the first electrode surrounds the second electrode with a space from the second electrode, and the wiring sheet is insulative.
  • the photoelectric conversion device is electrically connected to the wiring.
  • Embodiment disclosed here is provided with the photoelectric conversion element and the wiring sheet electrically connected with the photoelectric conversion element, and a photoelectric conversion element is a 1st conductivity type or 2nd conductivity type semiconductor substrate, A first conductive type amorphous semiconductor film on the first surface side of the semiconductor substrate, a second conductive type amorphous semiconductor film on the first surface side of the semiconductor substrate, and the first conductive type amorphous semiconductor film And a second electrode on the second conductive type amorphous semiconductor film.
  • the first electrode surrounds the second electrode at a distance from the second electrode, and the first electrode
  • the wiring sheet includes an insulating base material, a first wiring on the insulating base material, and a second wiring on the insulating base material.
  • the first electrode is electrically connected to the first wiring
  • the second electrode is electrically connected to the second wiring. It is the location.
  • a photoelectric conversion element of a type that forms a pn junction by forming an amorphous semiconductor film on the back surface of a semiconductor substrate patterning failure of electrodes located at the periphery of the semiconductor substrate It is possible to suppress the occurrence of a short circuit due to.
  • FIG. 4 is a schematic enlarged plan view of the back surface of the heterojunction back contact cell of Embodiment 1.
  • FIG. FIG. 2 is a schematic enlarged sectional view taken along the line II-II in FIG.
  • FIG. 3 is a schematic enlarged sectional view taken along line III-III in FIG. 6 is a schematic cross-sectional view illustrating a part of the manufacturing process of the example of the method for manufacturing the heterojunction back contact cell of Embodiment 1.
  • FIG. 6 is a schematic cross-sectional view illustrating a part of the manufacturing process of the example of the method for manufacturing the heterojunction back contact cell of Embodiment 1.
  • FIG. 6 is a schematic cross-sectional view illustrating a part of the manufacturing process of the example of the method for manufacturing the heterojunction back contact cell of Embodiment 1.
  • FIG. 6 is a schematic cross-sectional view illustrating a part of the manufacturing process of the example of the method for manufacturing the heterojunction back contact cell of Embodiment 1.
  • FIG. 6 is a schematic cross-sectional view illustrating a part of the manufacturing process of the example of the method for manufacturing the heterojunction back contact cell of Embodiment 1.
  • FIG. 6 is a schematic cross-sectional view illustrating a part of the manufacturing process of the example of the method for manufacturing the heterojunction back contact cell of Embodiment 1.
  • FIG. 6 is a schematic cross-sectional view illustrating a part of the manufacturing process of the example of the method for manufacturing the heterojunction back contact cell of Embodiment 1.
  • FIG. 3 is a schematic plan view of a heterojunction back contact cell with a wiring sheet according to Embodiment 1.
  • FIG. 3 is a schematic plan view of a wiring sheet used in the heterojunction back contact cell with a wiring sheet of Embodiment 1.
  • FIG. 3 is a schematic cross-sectional view along the longitudinal direction of the first wiring of the heterojunction back contact cell with wiring sheet of Embodiment 1.
  • FIG. 4 is a schematic cross-sectional view along the longitudinal direction of a second wiring of the heterojunction back contact cell with a wiring sheet of Embodiment 1.
  • FIG. 6 is a schematic enlarged plan view of the back surface of the heterojunction back contact cell of Embodiment 2.
  • FIG. 6 is a schematic enlarged plan view of the back surface of a heterojunction back contact cell of Embodiment 3.
  • FIG. 10 is a schematic cross-sectional view illustrating an example of a method for partially removing the first stacked body by laser light irradiation in the fourth embodiment.
  • 10 is a schematic cross-sectional view illustrating an example of a method for partially removing a second stacked body by laser light irradiation in Embodiment 4.
  • FIG. 2 is a schematic cross-sectional view of a back junction solar cell described in Patent Document 1.
  • FIG. 6 is a schematic plan view of an electrode of a back junction solar cell described in Patent Document 1.
  • FIG. 6 is a schematic enlarged plan view of the back surface of a heterojunction back contact cell according to Embodiment 5.
  • FIG. FIG. 22 is a schematic enlarged cross-sectional view along XII-XII in FIG. 21.
  • FIG. 22 is a schematic enlarged cross-sectional view along XIII-XIII in FIG. 21.
  • FIG. 1 is a schematic enlarged plan view of the back surface of the heterojunction back contact cell 10 according to the first embodiment.
  • the heterojunction back contact cell 10 of Embodiment 1 has a p-electrode 7 and an n-electrode 8 on the back side of an n-type semiconductor substrate 1.
  • the p electrode 7 is located on the p-type amorphous semiconductor film 3
  • the n electrode 8 is located on the n-type amorphous semiconductor film 5.
  • FIG. 1 shows two rectangular island-shaped n-electrodes 8, and these n-electrodes 8 are positioned so as to extend in the same direction with a space between each other.
  • the p-electrode 7 surrounds each n-electrode 8 with a space from each n-electrode 8, and a part of the p-electrode 7 is a region 71 1 mm inward from the outer periphery of the back surface of the n-type semiconductor substrate 1. Contained within.
  • the p-type amorphous semiconductor film 3 and the n-type amorphous semiconductor film 5 are located.
  • the n-type amorphous semiconductor film 5 located below each n-electrode 8 has a rectangular island shape larger than the n-electrode 8 in plan view.
  • the p-type amorphous semiconductor film 3 surrounds the n-type amorphous semiconductor film 5, and a part of the p-type amorphous semiconductor film 3 is 1 mm inward from the outer periphery of the back surface of the n-type semiconductor substrate 1. 71.
  • FIG. 1 two n electrodes 8 and two n-type amorphous semiconductor films 5 are shown, but the number of n electrodes 8 and n-type amorphous semiconductor films 5 is not limited to two. .
  • FIG. 2 shows a schematic enlarged cross-sectional view along II-II in FIG.
  • a rectangular island-shaped i-type amorphous semiconductor film 4 and a periphery of the i-type amorphous semiconductor film 4 are formed on the first surface 1 a serving as the back surface of the n-type semiconductor substrate 1.
  • An i-type amorphous semiconductor film 2 surrounding the substrate is positioned.
  • a p-type amorphous semiconductor film 3 is located on the i-type amorphous semiconductor film 2
  • an n-type amorphous semiconductor film 5 is located on the i-type amorphous semiconductor film 4.
  • a p-electrode 7 is located on the p-type amorphous semiconductor film 3, and an n-electrode 8 is located on the n-type amorphous semiconductor film 5. As shown in FIG. 2, there is a gap between the p electrode 7 and the n electrode 8.
  • the edge 5 a of the n-type amorphous semiconductor film 5 is located on the edge 3 a of the p-type amorphous semiconductor film 3.
  • the edge 4 a of the i-type amorphous semiconductor film 4 is located between the portion 3 a and the edge 5 a of the n-type amorphous semiconductor film 5.
  • FIG. 3 shows a schematic enlarged cross-sectional view along III-III in FIG.
  • the i-type amorphous semiconductor film 2, the p-type amorphous semiconductor film 3, and the p-electrode 7 are stacked in this order on the first surface 1 a of the n-type semiconductor substrate 1.
  • the second surface 1b which is the light receiving surface of the n-type semiconductor substrate 1
  • the second surface 1b is provided with an uneven structure such as a texture structure.
  • a dielectric film (not shown) may be formed on the second surface 1b of the n-type semiconductor substrate 1.
  • the i-type amorphous material is in contact with the entire surface of the first surface 1 a of the n-type semiconductor substrate 1 in which the second surface 1 b is provided with an uneven structure such as a texture structure in advance.
  • the semiconductor film 2 is formed, and then the p-type amorphous semiconductor film 3 is formed so as to be in contact with the entire surface of the i-type amorphous semiconductor film 2.
  • a first stacked body 51 that is a stacked body of the i-type amorphous semiconductor film 2 and the p-type amorphous semiconductor film 3 is formed.
  • the formation method of the i-type amorphous semiconductor film 2 and the p-type amorphous semiconductor film 3 is not particularly limited.
  • a plasma CVD (Chemical Vapor Deposition) method can be used.
  • an n-type single crystal silicon substrate can be preferably used, but is not limited to an n-type single crystal silicon substrate, and for example, a conventionally known n-type semiconductor substrate can be appropriately used.
  • an i-type amorphous silicon film can be suitably used, but is not limited to an i-type amorphous silicon film. Can also be used.
  • i-type is not only a completely intrinsic state but also a sufficiently low concentration (the n-type impurity concentration is less than 1 ⁇ 10 15 / cm 3 and the p-type impurity concentration is 1).
  • ⁇ 10 15 / cm 3 means to include those in which n-type or p-type impurities are mixed.
  • amorphous silicon includes not only amorphous silicon in which dangling bonds of silicon atoms are not terminated with hydrogen, but also hydrogenated amorphous silicon and the like. Also included are those in which dangling bonds of silicon atoms are terminated with hydrogen or the like.
  • a p-type amorphous silicon film can be suitably used as the p-type amorphous semiconductor film 3.
  • the p-type amorphous semiconductor film is not limited to a p-type amorphous silicon film.
  • a conventionally known p-type amorphous semiconductor film is used. Can also be used.
  • p-type impurity contained in the p-type amorphous semiconductor film 3 for example, boron can be used.
  • p-type means a state in which the p-type impurity concentration is 1 ⁇ 10 15 / cm 3 or more.
  • an etching paste 31 is applied on the p-type amorphous semiconductor film 3.
  • the etching paste 31 is not particularly limited as long as it can etch the first stacked body 51.
  • the etching paste 31 is heated to etch part of the first stacked body 51 in the thickness direction. Thereby, for example, as shown in FIG. 6, a part of the first surface 1a of the n-type semiconductor substrate 1 is exposed.
  • an i-type amorphous semiconductor film 4 is formed so as to be in contact with the exposed surface of the first surface 1a of the n-type semiconductor substrate 1 and the first stacked body 51, and then The n-type amorphous semiconductor film 5 is formed so as to be in contact with the entire surface of the i-type amorphous semiconductor film 4.
  • a second stacked body 52 that is a stacked body of the i-type amorphous semiconductor film 4 and the n-type amorphous semiconductor film 5 is formed.
  • the method for forming the i-type amorphous semiconductor film 4 and the n-type amorphous semiconductor film 5 is not particularly limited, and for example, a plasma CVD method can be used.
  • an i-type amorphous silicon film can be preferably used.
  • the i-type amorphous semiconductor film is not limited to the i-type amorphous silicon film. Can also be used.
  • an n-type amorphous silicon film can be preferably used, but is not limited to an n-type amorphous silicon film.
  • a conventionally known n-type amorphous semiconductor film is used. Can also be used.
  • phosphorus can be used as an n-type impurity contained in the n-type amorphous silicon film constituting the n-type amorphous semiconductor film 5.
  • n-type means a state in which the n-type impurity concentration is 1 ⁇ 10 15 / cm 3 or more.
  • an etching mask 32 is provided on the n-type amorphous semiconductor film 5.
  • the etching mask 32 is not particularly limited as long as it can function as a mask when the second stacked body 52 is etched.
  • etching mask 32 As a mask, a part of the second stacked body 52 is etched in the thickness direction, and then the etching mask 32 is removed. Thereby, for example, as shown in FIG. 9, a part of the surface of the p-type amorphous semiconductor film 3 is exposed.
  • the p-electrode 7 is formed on the p-type amorphous semiconductor film 3 and the n-electrode 8 is formed on the n-type amorphous semiconductor film 5.
  • the heterojunction back contact cell 10 can be manufactured.
  • FIG. 11 is a schematic plan view of the heterojunction back contact cell with a wiring sheet according to the first embodiment.
  • the heterojunction back contact cell with the wiring sheet of Embodiment 1 has a plurality of heterojunction back contact cells 10 of Embodiment 1 installed on the wiring sheet 20 and electrically connected in series. It is configured by being connected.
  • FIG. 12 shows a schematic plan view of a wiring sheet 20 used in the heterojunction back contact cell with a wiring sheet of the first embodiment.
  • the wiring sheet 20 includes an insulating base material 21, first wirings 22 and second wirings 23 on the insulating base material 21.
  • the first wirings 22 and the second wirings 23 are also formed in a band shape, and are spaced apart from each other on the insulating base material 21 so that the longitudinal directions of these wirings are the same direction. Has been placed.
  • one end of the plurality of first wirings 22 and one end of the plurality of second wirings 23 are electrically connected to a strip-shaped current collection wiring 24, respectively.
  • the current collecting wiring 24 is disposed on the insulating base material 21 so as to have a longitudinal direction in a direction orthogonal to the longitudinal directions of the first wiring 22 and the second wiring 23.
  • the current collecting wiring 24 collects current from the plurality of first wirings 22 or the plurality of second wirings 23 and electrically connects the heterojunction back contact cells 10 of the first embodiment in series.
  • an insulating substrate can be used.
  • a film of polyester, polyethylene naphthalate, polyimide, or the like can be used.
  • first wiring 22, the second wiring 23, and the current collecting wiring 24 a conductive material can be used, for example, copper or the like can be used.
  • the first wiring 22, the second wiring 23, and the current collecting wiring 24 are each formed, for example, by forming a conductive film such as a metal film on the entire surface of the insulating base 21 and then etching a part thereof. It can be formed by removing and patterning.
  • FIG. 13 is a schematic cross-sectional view along the longitudinal direction of the first wiring 22 of the heterojunction back contact cell with a wiring sheet according to the first embodiment.
  • the first wiring 22 of the wiring sheet 20 and the n-electrode 8 of the heterojunction back contact cell 10 of Embodiment 1 are electrically connected through the conductive layer 41 along the respective longitudinal directions.
  • the insulating layer 42 is located between the p electrode 7 and the first wiring 22, the p electrode 7 and the first wiring 22 are electrically insulated by the insulating layer 42.
  • FIG. 14 is a schematic cross-sectional view along the longitudinal direction of the second wiring 23 of the heterojunction back contact cell with a wiring sheet according to the first embodiment. As shown in FIG. 14, the second wiring 23 of the wiring sheet 20 and the p-electrode 8 of the heterojunction back contact cell 10 of Embodiment 1 are electrically connected through the conductive layer 41 along the respective longitudinal directions. Has been.
  • the electrical separation between the p electrode 7 and the n electrode 8 is n.
  • This can be done not on the periphery of the back surface of the n-type semiconductor substrate 1 but on the inside of the back surface of the n-type semiconductor substrate 1.
  • This eliminates the need to pattern the electrodes located at the periphery of the back surface of the n-type semiconductor substrate 1 with high accuracy, thereby suppressing the occurrence of a short circuit due to poor patterning of the electrodes positioned at the periphery of the back surface of the n-type semiconductor substrate 1. be able to.
  • the p-electrode 7 can be formed so that a part of the p-electrode 7 is included in the 1 mm region 71 from the outer periphery of the back surface of the n-type semiconductor substrate 1 to the inside.
  • the formation area of the electrode on the back surface of the semiconductor substrate 1 can be increased. Therefore, in the photoelectric conversion element of the type that forms a pn junction by forming an amorphous semiconductor film on the back surface of the semiconductor substrate, the carrier collection efficiency can be increased and the current can be efficiently taken out. Resistance can also be lowered. Thereby, the characteristics of the heterojunction back contact cell of Embodiment 1 and the heterojunction back contact cell with wiring sheet of Embodiment 1 can be improved.
  • FIG. 15 is a schematic enlarged plan view of the back surface of the heterojunction back contact cell 10 according to the second embodiment.
  • the heterojunction back contact cell 10 according to the second embodiment is characterized in that a p-type semiconductor substrate 11 such as a p-type single crystal silicon substrate is used instead of the n-type semiconductor substrate 1. Yes.
  • FIG. 16 is a schematic enlarged plan view of the back surface of the heterojunction back contact cell 10 according to the third embodiment.
  • the n electrode 8 surrounds the periphery 7 of the rectangular island-shaped p electrode, and a part of the n electrode 8 is an n-type semiconductor. It is characterized by being included in a 1 mm area from the outer periphery of the back surface of the substrate 1 to the inside.
  • Embodiment 4 The heterojunction back contact cell 10 of Embodiment 4 is replaced with partial removal of the first stacked body 51 using the etching paste 31 and partial removal of the second stacked body 52 using the etching mask 32.
  • partial removal of the first stacked body 51 and partial removal of the second stacked body 52 are performed by laser light irradiation, respectively.
  • FIG. 17 is a schematic cross-sectional view illustrating an example of a method of partially removing the first stacked body 51 by laser light irradiation.
  • the p-type amorphous semiconductor film 3 of the first stacked body 51 is partially irradiated with a laser beam 61 to heat and evaporate the first stacked body 51.
  • One layered body 51 can be partially removed.
  • FIG. 18 is a schematic cross-sectional view illustrating an example of a method of partially removing the second stacked body 52 by laser light irradiation.
  • the n-type amorphous semiconductor film 5 of the second stacked body 52 is partially irradiated with laser light 62 to heat and vaporize the second stacked body 52, thereby It is possible to perform partial removal of the second stacked body 52.
  • FIG. 21 is a schematic enlarged plan view of the back surface of the heterojunction back contact cell according to the fifth embodiment.
  • FIG. 22 is a schematic enlarged cross-sectional view along XII-XII in FIG. 21, and
  • FIG. 23 is a schematic enlarged cross-sectional view along XIII-XIII in FIG.
  • the heterojunction back contact cell of the fifth embodiment is not limited to that the p-electrode 7 is partially limited to being included in a region 71 of 1 mm inward from the outer periphery of the back surface of the n-type semiconductor substrate 1. This is different from the heterojunction back contact cell. That is, in the heterojunction back contact cell of Embodiment 5, for example, as shown in FIG. 21, all of the p-electrode 7 is included in a region 71 of 1 mm inward from the outer periphery of the back surface of the n-type semiconductor substrate 1. It does not have to be.
  • the p electrode 7 is disposed so as to surround the n electrode 8 with a space from the n electrode 8, and therefore, between the p electrode 7 and the n electrode 8. Can be performed not on the periphery of the back surface of the n-type semiconductor substrate 1 but on the inside of the back surface of the n-type semiconductor substrate 1. This eliminates the need to pattern the electrodes located at the periphery of the back surface of the n-type semiconductor substrate 1 with high accuracy, thereby suppressing the occurrence of a short circuit due to poor patterning of the electrodes positioned at the periphery of the back surface of the n-type semiconductor substrate 1. be able to.
  • An embodiment disclosed herein includes a semiconductor substrate of a first conductivity type or a second conductivity type, a first conductivity type amorphous semiconductor film on a first surface side of the semiconductor substrate, and a first substrate of the semiconductor substrate.
  • the first electrode is a photoelectric conversion element that surrounds the second electrode at a distance from the second electrode.
  • the embodiment disclosed herein includes a semiconductor substrate of a first conductivity type or a second conductivity type, a first conductivity type amorphous semiconductor film on a first surface side of the semiconductor substrate, and a first surface of the semiconductor substrate.
  • a second conductive type amorphous semiconductor film on the side, a first electrode on the first conductive type amorphous semiconductor film, and a second electrode on the second conductive type amorphous semiconductor film Is a photoelectric conversion element that surrounds the second electrode at a distance from the second electrode and that a part of the first electrode is included within a 1 mm region from the outer periphery of the semiconductor substrate.
  • a photoelectric conversion element of a type that forms a pn junction by forming an amorphous semiconductor film on the back surface of the semiconductor substrate occurrence of a short circuit due to poor patterning of electrodes located at the periphery of the semiconductor substrate is suppressed. can do.
  • the first i-type amorphous semiconductor film may be located between the semiconductor substrate and the first conductive amorphous semiconductor film.
  • the photoelectric conversion element of the type that forms a pn junction by forming an amorphous semiconductor film on the back surface of the semiconductor substrate occurrence of a short circuit due to defective patterning of electrodes located on the periphery of the semiconductor substrate is suppressed. can do.
  • the first i-type amorphous semiconductor film may be in contact with each of the semiconductor substrate and the first conductivity-type amorphous semiconductor film. Also in this case, in the photoelectric conversion element of the type that forms a pn junction by forming an amorphous semiconductor film on the back surface of the semiconductor substrate, occurrence of a short circuit due to defective patterning of electrodes located on the periphery of the semiconductor substrate is suppressed. can do.
  • the second i-type amorphous semiconductor film may be located between the semiconductor substrate and the second conductive amorphous semiconductor film.
  • the photoelectric conversion element of the type that forms a pn junction by forming an amorphous semiconductor film on the back surface of the semiconductor substrate occurrence of a short circuit due to defective patterning of electrodes located on the periphery of the semiconductor substrate is suppressed. can do.
  • the second i-type amorphous semiconductor film may be in contact with each of the semiconductor substrate and the second conductive amorphous semiconductor film. Also in this case, in the photoelectric conversion element of the type that forms a pn junction by forming an amorphous semiconductor film on the back surface of the semiconductor substrate, occurrence of a short circuit due to defective patterning of electrodes located on the periphery of the semiconductor substrate is suppressed. can do.
  • the second electrode may be in an island shape. Also in this case, in the photoelectric conversion element of the type that forms a pn junction by forming an amorphous semiconductor film on the back surface of the semiconductor substrate, occurrence of a short circuit due to defective patterning of electrodes located on the periphery of the semiconductor substrate is suppressed. can do.
  • the second electrode may be rectangular. Also in this case, in the photoelectric conversion element of the type that forms a pn junction by forming an amorphous semiconductor film on the back surface of the semiconductor substrate, occurrence of a short circuit due to defective patterning of electrodes located on the periphery of the semiconductor substrate is suppressed. can do.
  • An embodiment disclosed herein includes a step of forming a first conductivity type amorphous semiconductor film on a first surface side of a semiconductor substrate of a first conductivity type or a second conductivity type; Forming a second conductive type amorphous semiconductor film on the first surface side, forming a first electrode on the first conductive type amorphous semiconductor film, and on the second conductive type amorphous semiconductor film Forming the second electrode, and the first electrode is a method of manufacturing a photoelectric conversion element that surrounds the second electrode at a distance from the second electrode.
  • the embodiment disclosed herein includes a step of forming a first conductivity type amorphous semiconductor film on a first surface side of a semiconductor substrate of a first conductivity type or a second conductivity type, and a first surface of the semiconductor substrate. Forming a second conductive type amorphous semiconductor film on the side, forming a first electrode on the first conductive type amorphous semiconductor film, and a second on the second conductive type amorphous semiconductor film.
  • the first electrode surrounds the second electrode at a distance from the second electrode, and a part of the first electrode is included in a region of 1 mm inward from the outer periphery of the semiconductor substrate.
  • the step of forming the first conductivity type amorphous semiconductor film includes the step of forming a first i-type amorphous material on the first surface side of the semiconductor substrate.
  • a step of forming a crystalline semiconductor film and a step of forming a first conductive amorphous semiconductor film on the first i-type amorphous semiconductor film may be included.
  • occurrence of a short circuit due to defective patterning of electrodes located on the periphery of the semiconductor substrate is suppressed. can do.
  • the first i-type amorphous semiconductor film and the first conductivity type are formed after the step of forming the first conductivity-type amorphous semiconductor film.
  • a step of removing a part of the first stacked body that is a stacked body with the amorphous semiconductor film may be further included.
  • the photoelectric conversion element of the type that forms a pn junction by forming an amorphous semiconductor film on the back surface of the semiconductor substrate occurrence of a short circuit due to defective patterning of electrodes located on the periphery of the semiconductor substrate is suppressed. can do.
  • the step of removing a part of the first stacked body is a step of applying an etching paste to a part of the first stacked body or A step of irradiating a part of the laminated body with laser light may be included. Also in this case, in the photoelectric conversion element of the type that forms a pn junction by forming an amorphous semiconductor film on the back surface of the semiconductor substrate, occurrence of a short circuit due to defective patterning of electrodes located on the periphery of the semiconductor substrate is suppressed. can do.
  • the step of forming the second conductivity type amorphous semiconductor film is performed after the step of removing a part of the first stacked body.
  • occurrence of a short circuit due to defective patterning of electrodes located on the periphery of the semiconductor substrate is suppressed. can do.
  • the second i-type amorphous semiconductor film and the second conductivity type are formed after the step of forming the first conductivity-type amorphous semiconductor film.
  • a step of removing a part of the second stacked body that is a stacked body with the amorphous semiconductor film may be further included.
  • the photoelectric conversion element of the type that forms a pn junction by forming an amorphous semiconductor film on the back surface of the semiconductor substrate occurrence of a short circuit due to defective patterning of electrodes located on the periphery of the semiconductor substrate is suppressed. can do.
  • the step of removing a part of the second stacked body includes a step of installing an etching mask on a part of the second stacked body or The process of irradiating a part of 2 laminated body with a laser beam may be included. Also in this case, in the photoelectric conversion element of the type that forms a pn junction by forming an amorphous semiconductor film on the back surface of the semiconductor substrate, occurrence of a short circuit due to defective patterning of electrodes located on the periphery of the semiconductor substrate is suppressed. can do.
  • An embodiment disclosed herein includes a photoelectric conversion element and a wiring sheet electrically connected to the photoelectric conversion element, and the photoelectric conversion element is a semiconductor of a first conductivity type or a second conductivity type.
  • a first conductive type amorphous semiconductor film on the first surface side of the semiconductor substrate; a second conductive type amorphous semiconductor film on the first surface side of the semiconductor substrate; and a first conductive type amorphous semiconductor film A first electrode on the semiconductor film; and a second electrode on the second conductive type amorphous semiconductor film, the first electrode surrounding the second electrode at a distance from the second electrode; , An insulating base material, a first wiring on the insulating base material, and a second wiring on the insulating base material, wherein the first electrode is electrically connected to the first wiring, and the second electrode Is a photoelectric conversion device electrically connected to the second wiring.
  • Embodiment disclosed here is provided with the photoelectric conversion element and the wiring sheet electrically connected with the photoelectric conversion element, and a photoelectric conversion element is a 1st conductivity type or 2nd conductivity type semiconductor substrate, A first conductive type amorphous semiconductor film on the first surface side of the semiconductor substrate, a second conductive type amorphous semiconductor film on the first surface side of the semiconductor substrate, and the first conductive type amorphous semiconductor film And a second electrode on the second conductive type amorphous semiconductor film.
  • the first electrode surrounds the second electrode at a distance from the second electrode, and the first electrode
  • the wiring sheet includes an insulating base material, a first wiring on the insulating base material, and a second wiring on the insulating base material.
  • the first electrode is electrically connected to the first wiring
  • the second electrode is electrically connected to the second wiring. It is the location.
  • a photoelectric conversion element of a type that forms a pn junction by forming an amorphous semiconductor film on the back surface of the semiconductor substrate occurrence of a short circuit due to poor patterning of electrodes located at the periphery of the semiconductor substrate is suppressed. can do.
  • the second electrode may have an island shape. Also in this case, in the photoelectric conversion element of the type that forms a pn junction by forming an amorphous semiconductor film on the back surface of the semiconductor substrate, occurrence of a short circuit due to defective patterning of electrodes located on the periphery of the semiconductor substrate is suppressed. can do.
  • the second electrode may be rectangular. Also in this case, in the photoelectric conversion element of the type that forms a pn junction by forming an amorphous semiconductor film on the back surface of the semiconductor substrate, occurrence of a short circuit due to defective patterning of electrodes located on the periphery of the semiconductor substrate is suppressed. can do.
  • the second wiring may be strip-shaped, and may further include an insulating layer between the first electrode and the second wiring. Also in this case, in the photoelectric conversion element of the type that forms a pn junction by forming an amorphous semiconductor film on the back surface of the semiconductor substrate, occurrence of a short circuit due to defective patterning of electrodes located on the periphery of the semiconductor substrate is suppressed. can do.
  • Embodiment disclosed here can be utilized for a photoelectric conversion element, a manufacturing method of a photoelectric conversion element, and a photoelectric conversion device, and can be suitably used for a solar cell, a manufacturing method of a solar cell, and a solar cell module suitably.
  • the heterojunction back contact cell, the method of manufacturing the heterojunction back contact cell, and the heterojunction back contact cell with a wiring sheet may be particularly preferably used.

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Abstract

　光電変換素子（１０）は、第１導電型または第２導電型の半導体基板（１１）の第１の面側の第１導電型非晶質半導体膜（３）および第２導電型非晶質半導体膜（５）と、第１導電型非晶質半導体膜（３）上の第１電極（７）と、第２導電型非晶質半導体膜（５）上の第２電極（８）とを備えている。第１電極（７）は第２電極（８）と間隔を空けて第２電極（８）を取り囲んでいる。

Description

光電変換素子および光電変換装置
　本発明は、光電変換素子および光電変換装置に関する。
　太陽光エネルギを電気エネルギに直接変換する太陽電池は、近年、特に、地球環境問題の観点から、次世代のエネルギ源としての期待が急激に高まっている。なかでも、現在、最も多く製造および販売されている太陽電池は、太陽光が入射する側の面である受光面と受光面の反対側である裏面とにそれぞれ電極が形成された構造のものである。
　しかしながら、受光面に電極を形成した場合には、電極における太陽光の反射および吸収があることから、電極の面積分だけ入射する太陽光の量が減少する。そのため、裏面のみに電極を形成した裏面接合型太陽電池の開発が進められている（たとえば特許文献１参照）。
　図１９に、特許文献１に記載の裏面接合型太陽電池の模式的な断面図を示す。図１９に示される裏面接合型太陽電池は、ｎ型の単結晶シリコンウェハーからなる基板１１１の受光面上に、実質的に真性な非晶質半導体１１９、ｎ型非晶質シリコン１２０、および窒化シリコンなどの保護膜１２４が順次積層された構成を有する。
　基板１１１の裏面のｎ型電極１１６に対応するｎ領域１２２においては、基板１１１上に、実質的に真性な非晶質半導体層１１２、ｎ型非晶質半導体層１１４、窒化シリコン層１２１、およびｎ型電極１１６が順次積層されている。また、窒化シリコン層１２１を貫通する穴を介して、ｎ型非晶質半導体層１１４とｎ型電極１１６とが接続されている。
　基板１１１の裏面のｐ型電極１１７に対応するｐ領域１２３においては、基板１１１上に、実質的に真性な非晶質半導体層１１３、ｐ型非晶質半導体層１１５、およびｐ型電極１１７が順次積層されている。
　ｎ型電極１１６およびｐ型電極１１７は、それぞれ、スパッタなどにより形成した下地電極１１６ａ，１１７ａ上にめっきにより銅層１１６ｂ，１１７ｂを設けて形成されている。
　図２０に示すように、特許文献１に記載の裏面接合型太陽電池においては、ｎ型電極１１６およびｐ型電極１１７は、それぞれ、基板１１１の裏面の略全面を覆うように、互いに所定の間隔を隔てた櫛型形状に形成されている。具体的には、ｎ型電極１１６およびｐ型電極１１７は、それぞれ、櫛歯に相当する帯状の電流取出部１１６ｃ，１１７ｃと、複数の電流取出部１１６ｃ，１１７ｃをそれぞれ電気的に接続する集電部１１６ｄ，１１７ｄとを有している。
国際公開第２０１３／０２７５９１号
　特許文献１に記載の裏面接合型太陽電池のような半導体基板の裏面上に非晶質半導体膜を形成することによってｐｎ接合を形成するタイプの光電変換素子は、基板の裏面にｐ型不純物および／またはｎ型不純物を拡散して不純物拡散層を形成することによってｐｎ接合を形成するタイプの光電変換素子と比べて、半導体基板の裏面上に非晶質半導体膜を形成する分だけ電気抵抗が高くなる。そのため、半導体基板の裏面上に非晶質半導体膜を形成することによってｐｎ接合を形成するタイプの光電変換素子においては、電流を効率的に取り出すために、半導体基板の裏面の略全面に電極を形成することが好ましい。したがって、図２０に示すように、特許文献１に記載の裏面接合型太陽電池においては、基板１１１の裏面の略全面を覆うように、ｎ型電極１１６およびｐ型電極１１７が形成されている。
　しかしながら、基板１１１の周縁に位置する電極のフォトリソグラフィによるパターニングおよびスクリーン印刷等の印刷による高精度のパターニングはそれぞれ困難であったため、特許文献１に記載の裏面接合型太陽電池においては、電極のパターニングの不良により、電流取出部１１６ｃと集電部１１７ｄとの間、または電流取出部１１７ｃと集電部１１６ｄとの間に短絡が生じることが多かった。
　ここで開示された実施形態は、第１導電型または第２導電型の半導体基板と、半導体基板の第１の面側の第１導電型非晶質半導体膜と、半導体基板の第１の面側の第２導電型非晶質半導体膜と、第１導電型非晶質半導体膜上の第１電極と、第２導電型非晶質半導体膜上の第２電極とを備え、第１電極は第２電極と間隔を空けて第２電極を取り囲んでいる光電変換素子である。ここで開示された実施形態は、第１導電型または第２導電型の半導体基板と、半導体基板の第１の面側の第１導電型非晶質半導体膜と、半導体基板の第１の面側の第２導電型非晶質半導体膜と、第１導電型非晶質半導体膜上の第１電極と、第２導電型非晶質半導体膜上の第２電極とを備え、第１電極は第２電極と間隔を空けて第２電極を取り囲んでおり、第１電極の一部が半導体基板の外周から内側に１ｍｍの領域内に含まれている光電変換素子である。
　ここで開示された実施形態は、光電変換素子と、光電変換素子と電気的に接続されている配線シートとを備え、光電変換素子は、第１導電型または第２導電型の半導体基板と、半導体基板の第１の面側の第１導電型非晶質半導体膜と、半導体基板の第１の面側の第２導電型非晶質半導体膜と、第１導電型非晶質半導体膜上の第１電極と、第２導電型非晶質半導体膜上の第２電極とを備え、第１電極は第２電極と間隔を空けて第２電極を取り囲んでおり、配線シートは、絶縁性基材と、絶縁性基材上の第１配線と、絶縁性基材上の第２配線とを備えており、第１電極は第１配線に電気的に接続され、第２電極は第２配線に電気的に接続されている光電変換装置である。ここで開示された実施形態は、光電変換素子と、光電変換素子と電気的に接続されている配線シートとを備え、光電変換素子は、第１導電型または第２導電型の半導体基板と、半導体基板の第１の面側の第１導電型非晶質半導体膜と、半導体基板の第１の面側の第２導電型非晶質半導体膜と、第１導電型非晶質半導体膜上の第１電極と、第２導電型非晶質半導体膜上の第２電極とを備え、第１電極は第２電極と間隔を空けて第２電極を取り囲んでいるとともに、第１電極の一部が半導体基板の外周から内側に１ｍｍの領域内に含まれており、配線シートは、絶縁性基材と、絶縁性基材上の第１配線と、絶縁性基材上の第２配線とを備えており、第１電極は第１配線に電気的に接続され、第２電極は第２配線に電気的に接続されている光電変換装置である。
　ここで開示された実施形態によれば、半導体基板の裏面上に非晶質半導体膜を形成することによってｐｎ接合を形成するタイプの光電変換素子において、半導体基板の周縁に位置する電極のパターニング不良による短絡の発生を抑制することができる。
実施形態１のヘテロ接合型バックコンタクトセルの裏面の模式的な拡大平面図である。 図１のＩＩ－ＩＩに沿った模式的な拡大断面図である。 図１のＩＩＩ－ＩＩＩに沿った模式的な拡大断面図である。 実施形態１のヘテロ接合型バックコンタクトセルの製造方法の一例の製造工程の一部について図解する模式的な断面図である。 実施形態１のヘテロ接合型バックコンタクトセルの製造方法の一例の製造工程の一部について図解する模式的な断面図である。 実施形態１のヘテロ接合型バックコンタクトセルの製造方法の一例の製造工程の一部について図解する模式的な断面図である。 実施形態１のヘテロ接合型バックコンタクトセルの製造方法の一例の製造工程の一部について図解する模式的な断面図である。 実施形態１のヘテロ接合型バックコンタクトセルの製造方法の一例の製造工程の一部について図解する模式的な断面図である。 実施形態１のヘテロ接合型バックコンタクトセルの製造方法の一例の製造工程の一部について図解する模式的な断面図である。 実施形態１のヘテロ接合型バックコンタクトセルの製造方法の一例の製造工程の一部について図解する模式的な断面図である。 実施形態１の配線シート付きヘテロ接合型バックコンタクトセルの模式的な平面図である。 実施形態１の配線シート付きヘテロ接合型バックコンタクトセルに用いられる配線シートの模式的な平面図である。 実施形態１の配線シート付きヘテロ接合型バックコンタクトセルの第１配線の長手方向に沿った模式的な断面図である。 実施形態１の配線シート付きヘテロ接合型バックコンタクトセルの第２配線の長手方向に沿った模式的な断面図である。 実施形態２のヘテロ接合型バックコンタクトセルの裏面の模式的な拡大平面図である。 実施形態３のヘテロ接合型バックコンタクトセルの裏面の模式的な拡大平面図である。 実施形態４におけるレーザ光の照射によって第１の積層体を部分的に除去する方法の一例を図解する模式的な断面図である。 実施形態４におけるレーザ光の照射によって第２の積層体を部分的に除去する方法の一例を図解する模式的な断面図である。 特許文献１に記載の裏面接合型太陽電池の模式的な断面図である。 特許文献１に記載の裏面接合型太陽電池の電極の模式的な平面図である。 実施形態５のヘテロ接合型バックコンタクトセルの裏面の模式的な拡大平面図である。 図２１のＸＩＩ－ＸＩＩに沿った模式的な拡大断面図である。 図２１のＸＩＩＩ－ＸＩＩＩに沿った模式的な拡大断面図である。
　以下、ここで開示される実施形態の光電変換素子の一例としての実施形態１～４のヘテロ接合型バックコンタクトセル、およびここで開示される実施形態の光電変換装置の一例としての配線シート付きヘテロ接合型バックコンタクトセルについて説明する。なお、実施形態の説明に用いられる図面において、同一の参照符号は、同一部分または相当部分を表わすものとする。
　［実施形態１］
　＜ヘテロ接合型バックコンタクトセルの構造＞
　図１に、実施形態１のヘテロ接合型バックコンタクトセル１０の裏面の模式的な拡大平面図を示す。図１に示すように、実施形態１のヘテロ接合型バックコンタクトセル１０は、ｎ型半導体基板１の裏面側にｐ電極７とｎ電極８とを有している。ｐ電極７はｐ型非晶質半導体膜３上に位置しており、ｎ電極８はｎ型非晶質半導体膜５上に位置している。
　図１には、矩形のアイランド状のｎ電極８が２つ示されており、これらのｎ電極８は互いに間隔を空けて同一方向に延在するように位置している。ｐ電極７はそれぞれのｎ電極８と間隔を空けてそれぞれのｎ電極８の周囲を取り囲んでいるとともに、ｐ電極７の一部がｎ型半導体基板１の裏面の外周から内側に１ｍｍの領域７１内に含まれている。
　ｐ電極７とｎ電極８との間の領域にはｐ型非晶質半導体膜３とｎ型非晶質半導体膜５とが位置している。それぞれのｎ電極８の下方に位置するｎ型非晶質半導体膜５は、平面視においてｎ電極８よりも大きな矩形のアイランド状となっている。ｐ型非晶質半導体膜３はｎ型非晶質半導体膜５を取り囲んでいるとともに、ｐ型非晶質半導体膜３の一部がｎ型半導体基板１の裏面の外周から内側に１ｍｍの領域７１内に含まれている。なお、図１には、ｎ電極８およびｎ型非晶質半導体膜５はそれぞれ２つずつ図示されているが、ｎ電極８およびｎ型非晶質半導体膜５の数は２つに限定されない。
　図２に、図１のＩＩ－ＩＩに沿った模式的な拡大断面図を示す。図２に示すように、ｎ型半導体基板１の裏面となる第１の面１ａ上には、矩形のアイランド状のｉ型非晶質半導体膜４と、ｉ型非晶質半導体膜４の周囲を取り囲むｉ型非晶質半導体膜２とが位置している。ｉ型非晶質半導体膜２上にはｐ型非晶質半導体膜３が位置しており、ｉ型非晶質半導体膜４上にはｎ型非晶質半導体膜５が位置している。ｐ型非晶質半導体膜３上にはｐ電極７が位置しており、ｎ型非晶質半導体膜５上にはｎ電極８が位置している。図２に示すように、ｐ電極７とｎ電極８との間には間隔が空いている。
　図２に示すように、ｐ型非晶質半導体膜３の縁部３ａ上にはｎ型非晶質半導体膜５の縁部５ａが位置しており、ｐ型非晶質半導体膜３の縁部３ａとｎ型非晶質半導体膜５の縁部５ａとの間にはｉ型非晶質半導体膜４の縁部４ａが位置している。
　図３に、図１のＩＩＩ－ＩＩＩに沿った模式的な拡大断面図を示す。図３に示す断面においては、ｎ型半導体基板１の第１の面１ａ上にｉ型非晶質半導体膜２、ｐ型非晶質半導体膜３およびｐ電極７がこの順に積層されている。
　図２および図３に示すように、ｎ型半導体基板１の受光面となる第２の面１ｂには、たとえばテクスチャ構造等の凹凸構造が設けられている。なお、ｎ型半導体基板１の第２の面１ｂ上に誘電体膜（図示せず）が形成されていてもよい。
　＜ヘテロ接合型バックコンタクトセルの製造方法＞
　以下、図４～図１０の模式的断面図を参照して、実施形態１のヘテロ接合型バックコンタクトセル１０の製造方法の一例について説明する。まず、図４に示すように、第２の面１ｂには予めたとえばテクスチャ構造等の凹凸構造が設けられたｎ型半導体基板１の第１の面１ａの全面に接するようにｉ型非晶質半導体膜２を形成し、その後、ｉ型非晶質半導体膜２の全面に接するようにｐ型非晶質半導体膜３を形成する。これにより、ｉ型非晶質半導体膜２とｐ型非晶質半導体膜３との積層体である第１の積層体５１が形成される。ｉ型非晶質半導体膜２およびｐ型非晶質半導体膜３の形成方法は特に限定されないが、たとえばプラズマＣＶＤ（Chemical　Vapor　Deposition）法を用いることができる。
　ｎ型半導体基板１としては、ｎ型単結晶シリコン基板を好適に用いることができるがｎ型単結晶シリコン基板に限定されず、たとえば従来から公知のｎ型半導体基板を適宜用いることができる。
　ｉ型非晶質半導体膜２としては、ｉ型非晶質シリコン膜を好適に用いることができるがｉ型非晶質シリコン膜に限定されず、たとえば従来から公知のｉ型非晶質半導体膜を用いることもできる。
　なお、本実施形態において、「ｉ型」とは、完全な真性の状態だけでなく、十分に低濃度（ｎ型不純物濃度が１×１０15個／ｃｍ3未満、かつｐ型不純物濃度が１×１０15個／ｃｍ3未満）であればｎ型またはｐ型の不純物が混入された状態のものも含む意味である。
　また、本実施形態において、「非晶質シリコン」には、シリコン原子の未結合手（ダングリングボンド）が水素で終端されていない非晶質シリコンだけでなく、水素化非晶質シリコンなどのシリコン原子の未結合手が水素等で終端されたものも含まれるものとする。
　ｐ型非晶質半導体膜３としては、ｐ型非晶質シリコン膜を好適に用いることができるがｐ型非晶質シリコン膜に限定されず、たとえば従来から公知のｐ型非晶質半導体膜を用いることもできる。
　ｐ型非晶質半導体膜３に含まれるｐ型不純物としては、たとえばボロンを用いることができる。また、本実施形態において、「ｐ型」とは、ｐ型不純物濃度が１×１０15個／ｃｍ3以上の状態を意味する。
　次に、図５に示すように、ｐ型非晶質半導体膜３上にエッチングペースト３１を塗布する。ここで、エッチングペースト３１としては、第１の積層体５１をエッチングすることができるものであれば特に限定されない。
　次に、エッチングペースト３１を加熱することによって、第１の積層体５１の一部を厚さ方向にエッチングする。これにより、たとえば図６に示すように、ｎ型半導体基板１の第１の面１ａの一部を露出させる。
　次に、図７に示すように、ｎ型半導体基板１の第１の面１ａの露出面および第１の積層体５１のそれぞれに接するようにｉ型非晶質半導体膜４を形成し、その後、ｉ型非晶質半導体膜４の全面に接するようにｎ型非晶質半導体膜５を形成する。これにより、ｉ型非晶質半導体膜４とｎ型非晶質半導体膜５との積層体である第２の積層体５２が形成される。ｉ型非晶質半導体膜４およびｎ型非晶質半導体膜５の形成方法は特に限定されないが、たとえばプラズマＣＶＤ法を用いることができる。
　ｉ型非晶質半導体膜４としては、ｉ型非晶質シリコン膜を好適に用いることができるがｉ型非晶質シリコン膜に限定されず、たとえば従来から公知のｉ型非晶質半導体膜を用いることもできる。
　ｎ型非晶質半導体膜５としては、ｎ型非晶質シリコン膜を好適に用いることができるがｎ型非晶質シリコン膜に限定されず、たとえば従来から公知のｎ型非晶質半導体膜を用いることもできる。
　なお、ｎ型非晶質半導体膜５を構成するｎ型非晶質シリコン膜に含まれるｎ型不純物としては、たとえばリンを用いることができる。また、本実施形態において、「ｎ型」とは、ｎ型不純物濃度が１×１０15個／ｃｍ3以上の状態を意味する。
　次に、図８に示すように、ｎ型非晶質半導体膜５上にエッチングマスク３２を設置する。ここで、エッチングマスク３２としては、第２の積層体５２をエッチングする際にマスクとして機能することができるものであれば特に限定されない。
　次に、エッチングマスク３２をマスクとしたエッチングを行うことによって、第２の積層体５２の一部を厚さ方向にエッチングし、その後、エッチングマスク３２を除去する。これにより、たとえば図９に示すように、ｐ型非晶質半導体膜３の表面の一部を露出させる。
　その後、図１０に示すように、ｐ型非晶質半導体膜３上にｐ電極７を形成するとともに、ｎ型非晶質半導体膜５上にｎ電極８を形成することによって、実施形態１のヘテロ接合型バックコンタクトセル１０を製造することができる。
　＜配線シート付きヘテロ接合型バックコンタクトセル＞
　図１１に、実施形態１の配線シート付きヘテロ接合型バックコンタクトセルの模式的な平面図を示す。実施形態１の配線シート付きヘテロ接合型バックコンタクトセルは、たとえば図１１に示すように、実施形態１のヘテロ接合型バックコンタクトセル１０の複数が配線シート２０上に設置されて電気的に直列に接続されることにより構成される。
　図１２に、実施形態１の配線シート付きヘテロ接合型バックコンタクトセルに用いられる配線シート２０の模式的な平面図を示す。配線シート２０は、絶縁性基材２１と、絶縁性基材２１上の第１配線２２と第２配線２３とを備えている。第１配線２２および第２配線２３も、それぞれ帯状に形成されており、絶縁性基材２１上で互いに間隔を空けて、これらの配線の長手方向が同一の方向となるようにして、交互に配置されている。また、複数の第１配線２２の一端および複数の第２配線２３の一端は、それぞれ、帯状の集電用配線２４に電気的に接続されている。集電用配線２４は、第１配線２２および第２配線２３の長手方向と直交する方向に長手方向を有するように、絶縁性基材２１上に配置されている。集電用配線２４は、複数の第１配線２２または複数の第２配線２３から電流を集電するとともに、実施形態１のヘテロ接合型バックコンタクトセル１０を電気的に直列に接続している。
　絶縁性基材２１としては、絶縁性の基材を用いることができ、たとえば、ポリエステル、ポリエチレンナフタレートまたはポリイミドなどのフィルムを用いることができる。
　第１配線２２、第２配線２３および集電用配線２４としては、導電性材料を用いることができ、たとえば、銅などを用いることができる。なお、第１配線２２、第２配線２３および集電用配線２４は、それぞれ、たとえば、絶縁性基材２１の表面の全面に金属膜などの導電膜を形成した後に、その一部をエッチングなどにより除去してパターニングすることによって形成することができる。
　図１３に、実施形態１の配線シート付きヘテロ接合型バックコンタクトセルの第１配線２２の長手方向に沿った模式的な断面図を示す。図１３に示すように、配線シート２０の第１配線２２と実施形態１のヘテロ接合型バックコンタクトセル１０のｎ電極８とはそれぞれの長手方向に沿って導電層４１を介して電気的に接続されている。一方、ｐ電極７と第１配線２２との間には絶縁層４２が位置しているため、ｐ電極７と第１配線２２とは絶縁層４２によって電気的に絶縁されている。
　図１４に、実施形態１の配線シート付きヘテロ接合型バックコンタクトセルの第２配線２３の長手方向に沿った模式的な断面図を示す。図１４に示すように、配線シート２０の第２配線２３と実施形態１のヘテロ接合型バックコンタクトセル１０のｐ電極８とはそれぞれの長手方向に沿って導電層４１を介して電気的に接続されている。
　＜課題解決のメカニズム＞
　本実施形態においては、ｐ電極７がｎ電極８と間隔を空けてｎ電極８の周囲を取り囲むように配置されているため、ｐ電極７とｎ電極８との間の電気的な分離をｎ型半導体基板１の裏面の周縁ではなくｎ型半導体基板１の裏面の内側で行うことができる。これにより、ｎ型半導体基板１の裏面の周縁に位置する電極を高精度でパターニングする必要がなくなるため、ｎ型半導体基板１の裏面の周縁に位置する電極のパターニング不良による短絡の発生を抑制することができる。
　また、本実施形態においては、ｐ電極７の一部がｎ型半導体基板１の裏面の外周から内側に１ｍｍの領域７１内に含まれるようにｐ電極７を形成することができるため、ｎ型半導体基板１の裏面における電極の形成面積を広くすることができる。そのため、半導体基板の裏面上に非晶質半導体膜を形成することによってｐｎ接合を形成するタイプの光電変換素子において、キャリア収集効率が上昇して電流を効率的に取り出すことができるとともに、電極の抵抗も低くすることができる。これにより、実施形態１のヘテロ接合型バックコンタクトセルおよび実施形態１の配線シート付きヘテロ接合型バックコンタクトセルの特性を向上することができる。
　［実施形態２］
　図１５に、実施形態２のヘテロ接合型バックコンタクトセル１０の裏面の模式的な拡大平面図を示す。図１５に示すように、実施形態２のヘテロ接合型バックコンタクトセル１０は、ｎ型半導体基板１の代わりに、ｐ型単結晶シリコン基板等のｐ型半導体基板１１を用いていることを特徴としている。
　実施形態２における上記以外の説明は実施形態１と同様であるため、その説明については繰り返さない。
　［実施形態３］
　図１６に、実施形態３のヘテロ接合型バックコンタクトセル１０の裏面の模式的な拡大平面図を示す。図１６に示すように、実施形態３のヘテロ接合型バックコンタクトセル１０は、ｎ電極８が矩形のアイランド状のｐ電極の周囲７を取り囲んでいるとともに、ｎ電極８の一部がｎ型半導体基板１の裏面の外周から内側に１ｍｍの領域内に含まれていることを特徴としている。
　実施形態３における上記以外の説明は実施形態１および実施形態２と同様であるため、その説明については繰り返さない。
　［実施形態４］
　実施形態４のヘテロ接合型バックコンタクトセル１０は、エッチングペースト３１を用いた第１の積層体５１の部分的な除去およびエッチングマスク３２を用いた第２の積層体５２の部分的な除去に代えて、レーザ光の照射によって第１の積層体５１の部分的な除去および第２の積層体５２の部分的な除去をそれぞれ行うことを特徴としている。
　図１７の模式的断面図に、レーザ光の照射によって第１の積層体５１を部分的に除去する方法の一例を図解する。図１７に示すように、第１の積層体５１のｐ型非晶質半導体膜３に部分的にレーザ光６１を照射して、第１の積層体５１を加熱し、蒸散させることによって、第１の積層体５１の部分的な除去を行うことができる。
　図１８の模式的断面図に、レーザ光の照射によって第２の積層体５２を部分的に除去する方法の一例を図解する。図１８に示すように、第２の積層体５２のｎ型非晶質半導体膜５に部分的にレーザ光６２を照射して、第２の積層体５２を加熱し、蒸散させることによって、第２の積層体５２の部分的な除去を行うことができる。
　実施形態４における上記以外の説明は実施形態１～実施形態３と同様であるため、その説明については繰り返さない。
　［実施形態５］
　図２１に、実施形態５のヘテロ接合型バックコンタクトセルの裏面の模式的な拡大平面図を示す。図２２に、図２１のＸＩＩ－ＸＩＩに沿った模式的な拡大断面図を示し、図２３に、図２１のＸＩＩＩ－ＸＩＩＩに沿った模式的な拡大断面図を示す。実施形態５のヘテロ接合型バックコンタクトセルは、ｐ電極７の一部がｎ型半導体基板１の裏面の外周から内側に１ｍｍの領域７１内に含まれていることに限定されない点で実施形態１のヘテロ接合型バックコンタクトセルと相違している。すなわち、実施形態５のヘテロ接合型バックコンタクトセルにおいては、たとえば図２１に示すように、ｐ電極７のすべてがｎ型半導体基板１の裏面の外周から内側に１ｍｍの領域７１内に含まれていなくてもよい。
　実施形態５のヘテロ接合型バックコンタクトセルにおいても、ｐ電極７がｎ電極８と間隔を空けてｎ電極８の周囲を取り囲むように配置されているため、ｐ電極７とｎ電極８との間の電気的な分離をｎ型半導体基板１の裏面の周縁ではなくｎ型半導体基板１の裏面の内側で行うことができる。これにより、ｎ型半導体基板１の裏面の周縁に位置する電極を高精度でパターニングする必要がなくなるため、ｎ型半導体基板１の裏面の周縁に位置する電極のパターニング不良による短絡の発生を抑制することができる。
　実施形態５における上記以外の説明は実施形態１～実施形態４と同様であるため、その説明については繰り返さない。
　［付記］
　（１）ここで開示された実施形態は、第１導電型または第２導電型の半導体基板と、半導体基板の第１の面側の第１導電型非晶質半導体膜と、半導体基板の第１の面側の第２導電型非晶質半導体膜と、第１導電型非晶質半導体膜上の第１電極と、第２導電型非晶質半導体膜上の第２電極とを備え、第１電極は第２電極と間隔を空けて第２電極を取り囲んでいる光電変換素子である。この場合には、半導体基板の裏面上に非晶質半導体膜を形成することによってｐｎ接合を形成するタイプの光電変換素子において、半導体基板の周縁に位置する電極のパターニング不良による短絡の発生を抑制することができる。ここで開示された実施形態は、第１導電型または第２導電型の半導体基板と、半導体基板の第１の面側の第１導電型非晶質半導体膜と、半導体基板の第１の面側の第２導電型非晶質半導体膜と、第１導電型非晶質半導体膜上の第１電極と、第２導電型非晶質半導体膜上の第２電極とを備え、第１電極は第２電極と間隔を空けて第２電極を取り囲んでいるとともに第１電極の一部が半導体基板の外周から内側に１ｍｍの領域内に含まれている光電変換素子である。この場合には、半導体基板の裏面上に非晶質半導体膜を形成することによってｐｎ接合を形成するタイプの光電変換素子において、半導体基板の周縁に位置する電極のパターニング不良による短絡の発生を抑制することができる。
　（２）ここで開示された実施形態の光電変換素子においては、半導体基板と第１導電型非晶質半導体膜との間に第１のｉ型非晶質半導体膜が位置していてもよい。この場合にも、半導体基板の裏面上に非晶質半導体膜を形成することによってｐｎ接合を形成するタイプの光電変換素子において、半導体基板の周縁に位置する電極のパターニング不良による短絡の発生を抑制することができる。
　（３）ここで開示された実施形態の光電変換素子においては、第１のｉ型非晶質半導体膜が半導体基板および第１導電型非晶質半導体膜のそれぞれと接していてもよい。この場合にも、半導体基板の裏面上に非晶質半導体膜を形成することによってｐｎ接合を形成するタイプの光電変換素子において、半導体基板の周縁に位置する電極のパターニング不良による短絡の発生を抑制することができる。
　（４）ここで開示された実施形態の光電変換素子においては、半導体基板と第２導電型非晶質半導体膜との間に第２のｉ型非晶質半導体膜が位置していてもよい。この場合にも、半導体基板の裏面上に非晶質半導体膜を形成することによってｐｎ接合を形成するタイプの光電変換素子において、半導体基板の周縁に位置する電極のパターニング不良による短絡の発生を抑制することができる。
　（５）ここで開示された実施形態の光電変換素子においては、第２のｉ型非晶質半導体膜が半導体基板および第２導電型非晶質半導体膜のそれぞれと接していてもよい。この場合にも、半導体基板の裏面上に非晶質半導体膜を形成することによってｐｎ接合を形成するタイプの光電変換素子において、半導体基板の周縁に位置する電極のパターニング不良による短絡の発生を抑制することができる。
　（６）ここで開示された実施形態の光電変換素子においては、第２電極はアイランド状であってもよい。この場合にも、半導体基板の裏面上に非晶質半導体膜を形成することによってｐｎ接合を形成するタイプの光電変換素子において、半導体基板の周縁に位置する電極のパターニング不良による短絡の発生を抑制することができる。
　（７）ここで開示された実施形態の光電変換素子においては、第２電極は矩形状であってもよい。この場合にも、半導体基板の裏面上に非晶質半導体膜を形成することによってｐｎ接合を形成するタイプの光電変換素子において、半導体基板の周縁に位置する電極のパターニング不良による短絡の発生を抑制することができる。
　（８）ここで開示された実施形態は、第１導電型または第２導電型の半導体基板の第１の面側に第１導電型非晶質半導体膜を形成する工程と、半導体基板の第１の面側に第２導電型非晶質半導体膜を形成する工程と、第１導電型非晶質半導体膜上に第１電極を形成する工程と、第２導電型非晶質半導体膜上の第２電極を形成する工程とを含み、第１電極は第２電極と間隔を空けて第２電極を取り囲んでいる光電変換素子の製造方法である。この場合には、半導体基板の裏面上に非晶質半導体膜を形成することによってｐｎ接合を形成するタイプの光電変換素子において、半導体基板の周縁に位置する電極のパターニング不良による短絡の発生を抑制することができる。ここで開示された実施形態は、第１導電型または第２導電型の半導体基板の第１の面側に第１導電型非晶質半導体膜を形成する工程と、半導体基板の第１の面側に第２導電型非晶質半導体膜を形成する工程と、第１導電型非晶質半導体膜上に第１電極を形成する工程と、第２導電型非晶質半導体膜上の第２電極を形成する工程とを含み、第１電極は第２電極と間隔を空けて第２電極を取り囲んでいるとともに、第１電極の一部が半導体基板の外周から内側に１ｍｍの領域内に含まれている光電変換素子の製造方法である。この場合には、半導体基板の裏面上に非晶質半導体膜を形成することによってｐｎ接合を形成するタイプの光電変換素子において、半導体基板の周縁に位置する電極のパターニング不良による短絡の発生を抑制することができる。
　（９）ここで開示された実施形態の光電変換素子の製造方法において、第１導電型非晶質半導体膜を形成する工程は、半導体基板の第１の面側に第１のｉ型非晶質半導体膜を形成する工程と、第１のｉ型非晶質半導体膜上に第１導電型非晶質半導体膜を形成する工程とを含んでいてもよい。この場合にも、半導体基板の裏面上に非晶質半導体膜を形成することによってｐｎ接合を形成するタイプの光電変換素子において、半導体基板の周縁に位置する電極のパターニング不良による短絡の発生を抑制することができる。
　（１０）ここで開示された実施形態の光電変換素子の製造方法は、第１導電型非晶質半導体膜を形成する工程の後に、第１のｉ型非晶質半導体膜と第１導電型非晶質半導体膜との積層体である第１の積層体の一部を除去する工程をさらに含んでいてもよい。この場合にも、半導体基板の裏面上に非晶質半導体膜を形成することによってｐｎ接合を形成するタイプの光電変換素子において、半導体基板の周縁に位置する電極のパターニング不良による短絡の発生を抑制することができる。
　（１１）ここで開示された実施形態の光電変換素子の製造方法において、第１の積層体の一部を除去する工程は、第１の積層体の一部にエッチングペーストを塗布する工程または第１の積層体の一部にレーザ光を照射する工程を含んでいてもよい。この場合にも、半導体基板の裏面上に非晶質半導体膜を形成することによってｐｎ接合を形成するタイプの光電変換素子において、半導体基板の周縁に位置する電極のパターニング不良による短絡の発生を抑制することができる。
　（１２）ここで開示された実施形態の光電変換素子の製造方法において、第２導電型非晶質半導体膜を形成する工程は、第１の積層体の一部を除去する工程の後に、半導体基板の第１の面側に第２のｉ型非晶質半導体膜を形成する工程と、第２のｉ型非晶質半導体膜上に第２導電型非晶質半導体膜を形成する工程とを含んでいてもよい。この場合にも、半導体基板の裏面上に非晶質半導体膜を形成することによってｐｎ接合を形成するタイプの光電変換素子において、半導体基板の周縁に位置する電極のパターニング不良による短絡の発生を抑制することができる。
　（１３）ここで開示された実施形態の光電変換素子の製造方法は、第１導電型非晶質半導体膜を形成する工程の後に、第２のｉ型非晶質半導体膜と第２導電型非晶質半導体膜との積層体である第２の積層体の一部を除去する工程をさらに含んでいてもよい。この場合にも、半導体基板の裏面上に非晶質半導体膜を形成することによってｐｎ接合を形成するタイプの光電変換素子において、半導体基板の周縁に位置する電極のパターニング不良による短絡の発生を抑制することができる。
　（１４）ここで開示された実施形態の光電変換素子の製造方法において、第２の積層体の一部を除去する工程は、第２の積層体の一部にエッチングマスクを設置する工程または第２の積層体の一部にレーザ光を照射する工程を含んでいてもよい。この場合にも、半導体基板の裏面上に非晶質半導体膜を形成することによってｐｎ接合を形成するタイプの光電変換素子において、半導体基板の周縁に位置する電極のパターニング不良による短絡の発生を抑制することができる。
　（１５）ここで開示された実施形態は、光電変換素子と、光電変換素子と電気的に接続されている配線シートとを備え、光電変換素子は、第１導電型または第２導電型の半導体基板と、半導体基板の第１の面側の第１導電型非晶質半導体膜と、半導体基板の第１の面側の第２導電型非晶質半導体膜と、第１導電型非晶質半導体膜上の第１電極と、第２導電型非晶質半導体膜上の第２電極とを備え、第１電極は第２電極と間隔を空けて第２電極を取り囲んでおり、配線シートは、絶縁性基材と、絶縁性基材上の第１配線と、絶縁性基材上の第２配線とを備えており、第１電極は第１配線に電気的に接続され、第２電極は第２配線に電気的に接続されている光電変換装置である。この場合には、半導体基板の裏面上に非晶質半導体膜を形成することによってｐｎ接合を形成するタイプの光電変換素子において、半導体基板の周縁に位置する電極のパターニング不良による短絡の発生を抑制することができる。ここで開示された実施形態は、光電変換素子と、光電変換素子と電気的に接続されている配線シートとを備え、光電変換素子は、第１導電型または第２導電型の半導体基板と、半導体基板の第１の面側の第１導電型非晶質半導体膜と、半導体基板の第１の面側の第２導電型非晶質半導体膜と、第１導電型非晶質半導体膜上の第１電極と、第２導電型非晶質半導体膜上の第２電極とを備え、第１電極は第２電極と間隔を空けて第２電極を取り囲んでいるとともに、第１電極の一部が半導体基板の外周から内側に１ｍｍの領域内に含まれており、配線シートは、絶縁性基材と、絶縁性基材上の第１配線と、絶縁性基材上の第２配線とを備えており、第１電極は第１配線に電気的に接続され、第２電極は第２配線に電気的に接続されている光電変換装置である。この場合には、半導体基板の裏面上に非晶質半導体膜を形成することによってｐｎ接合を形成するタイプの光電変換素子において、半導体基板の周縁に位置する電極のパターニング不良による短絡の発生を抑制することができる。
　（１６）ここで開示された実施形態の光電変換装置において、第２電極はアイランド状であってもよい。この場合にも、半導体基板の裏面上に非晶質半導体膜を形成することによってｐｎ接合を形成するタイプの光電変換素子において、半導体基板の周縁に位置する電極のパターニング不良による短絡の発生を抑制することができる。
　（１７）ここで開示された実施形態の光電変換装置において、第２電極は矩形状であってもよい。この場合にも、半導体基板の裏面上に非晶質半導体膜を形成することによってｐｎ接合を形成するタイプの光電変換素子において、半導体基板の周縁に位置する電極のパターニング不良による短絡の発生を抑制することができる。
　（１８）ここで開示された実施形態の光電変換装置において、第２配線は帯状であって、第１電極と第２配線との間の絶縁層をさらに含んでいてもよい。この場合にも、半導体基板の裏面上に非晶質半導体膜を形成することによってｐｎ接合を形成するタイプの光電変換素子において、半導体基板の周縁に位置する電極のパターニング不良による短絡の発生を抑制することができる。
　以上のように実施形態について説明を行なったが、上述の各実施形態の構成を適宜組み合わせることも当初から予定している。
　今回開示された実施形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　ここで開示された実施形態は、光電変換素子、光電変換素子の製造方法および光電変換装置に利用することができ、好適には太陽電池、太陽電池の製造方法および太陽電池モジュールに利用できる可能性があり、特に好適にはヘテロ接合型バックコンタクトセル、ヘテロ接合型バックコンタクトセルの製造方法および配線シート付きヘテロ接合型バックコンタクトセルに利用できる可能性がある。
　１　ｎ型半導体基板、１ａ　第１の面、１ｂ　第２の面、２　ｉ型非晶質半導体膜、３　ｐ型非晶質半導体膜、３ａ　縁部、４　ｉ型非晶質半導体膜、４ａ　縁部、５　ｎ型非晶質半導体膜、５ａ　縁部、７　ｐ電極、８　ｎ電極、１０　ヘテロ接合型バックコンタクトセル、２０　配線シート、２１　絶縁性基材、２２　第１配線、２３　第２配線、３１　エッチングペースト、３２　エッチングマスク、４１　導電層、４２　絶縁層、５１　第１の積層体、５２　第２の積層体、６１，６２　レーザ光、７１　領域、１１１　基板、１１２，１１３　実質的に真性な非晶質半導体層、１１４　ｎ型非晶質半導体層、１１５　ｐ型非晶質半導体層、１１６　ｎ型電極、１１６ａ　下地電極、１１６ｂ　銅層、１１６ｃ　電流取出部、１１６ｄ　集電部、１１７　ｐ型電極、１１７ａ　下地電極、１１７ｂ　銅層、１１７ｃ　電流取出部、１１７ｄ　集電部、１１９　実質的に真性な非晶質半導体、１２０　ｎ型非晶質シリコン、１２１　窒化シリコン層、１２２　ｎ領域、１２３　ｐ領域、１２４　保護膜。

Claims (7)

  1. 　第１導電型または第２導電型の半導体基板と、
    　前記半導体基板の第１の面側の第１導電型非晶質半導体膜と、
    　前記半導体基板の前記第１の面側の第２導電型非晶質半導体膜と、
    　前記第１導電型非晶質半導体膜上の第１電極と、
    　前記第２導電型非晶質半導体膜上の第２電極と、を備え、
    　前記第１電極は、前記第２電極と間隔を空けて、前記第２電極を取り囲んでいる、光電変換素子。
  2. 　前記第２電極は、アイランド状である、請求項１に記載の光電変換素子。
  3. 　前記第１電極の一部が前記半導体基板の外周から内側に１ｍｍの領域内に含まれている、請求項１または請求項２に記載の光電変換素子。
  4. 　光電変換素子と、
    　前記光電変換素子と電気的に接続されている配線シートと、を備え、
    　前記光電変換素子は、第１導電型または第２導電型の半導体基板と、前記半導体基板の第１の面側の第１導電型非晶質半導体膜と、前記半導体基板の前記第１の面側の第２導電型非晶質半導体膜と、前記第１導電型非晶質半導体膜上の第１電極と、前記第２導電型非晶質半導体膜上の第２電極とを備え、前記第１電極は前記第２電極と間隔を空けて前記第２電極を取り囲んでおり、
    　前記配線シートは、絶縁性基材と、前記絶縁性基材上の第１配線と、前記絶縁性基材上の第２配線とを備えており、
    　前記第１電極は、前記第１配線に電気的に接続され、
    　前記第２電極は、前記第２配線に電気的に接続されている、光電変換装置。
  5. 　前記第２電極は、アイランド状である、請求項４に記載の光電変換装置。
  6. 　前記第２配線は帯状であって、前記第１電極と前記第２配線との間の絶縁層をさらに含む、請求項４または請求項５に記載の光電変換装置。
  7. 　前記第１電極の一部が前記半導体基板の外周から内側に１ｍｍの領域内に含まれている、請求項４～請求項６のいずれか１項に記載の光電変換装置。
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