KR20140027047A - 개선된 패시베이션을 구비하는 광전 디바이스 및 모듈 및 제조 방법 - Google Patents

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프란치스코 티오도러스 아그리콜라
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에너지 리서치 센터 오브 더 네덜란드
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Abstract

본 발명은 제1 및 제2반노체 층의 pn 접합부가 연장되는 예를 들어 후방 접촉 금속 랩 투과 광전 디바이스의 외주 외부벽 및/또는 개구벽과 같은 개선된 표면 패시베이션을 구비하는 광전 디바이스에 관한 것이다. 본 패시베이션은 pn 접합부에 걸쳐 결핍 구역에 실질적으로 포함된 이 벽의 적어도 일부를 커버하는 제1유형의 패시베이션 층; 상기 제1반도체 층에 포함된 이 벽의 적어도 일부를 커버하는 제2유형의 패시베이션 층; 및 제2반도체 층에 포함된 외부 벽의 적어도 일부를 커버하는 제3유형의 패시베이션 층을 포함한다.

Description

개선된 패시베이션을 구비하는 광전 디바이스 및 모듈 및 제조 방법{PHOTOVOLTAIC DEVICE AND MODULE WITH IMPROVED PASSIVATION AND A METHOD OF MANUFACTURING}
본 발명은 광전 디바이스(photovoltaic device)에 관한 것으로, 보다 상세하게는 소위 금속 랩 투과 기술(metal wrap-through technology)을 사용하는 배면측 혹은 후방 접촉 디바이스 개념에 관한 것이다.
광전 디바이스 또는 태양광 셀은 태양 복사선과 같은 광 에너지를 전기 에너지로 변환한다. 이들 디바이스는 본질적으로 광 복사선을 수신하는 전방면(front surface)과 이 전방면의 배면측 또는 후방면(back or rear surface)을 구비하는 층상화된 구조(layered structure)로 구성된다. 층상화된 구조는 일반적으로 제1전도성 유형의 제1반도체 층과, 상기 제1층에 인접하게(contiguous) 연장되는 제2전도성 유형의 제2반도체 층을 구비한다. 능동층이라고도 지칭되는 pn 접합부(junction) 또는 결핍 층(depletion layer)에 의해 제1 및 제2층이 분리되도록 제1 및 제2전도성 유형은 반대 극성(polarity)이다.
전방면에 인접하게 연장되는 제1층은 층상화된 구조의 전방면에 전방 접촉부 또는 전방 전극이라고도 지칭되는 적어도 하나의 전기 접촉부에 연결된다. 제2층은 층상화된 구조의 배면측 또는 후방면에 배면측 혹은 후방 접촉부 또는 배면측 혹은 후방 전극이라고도 지칭되는 적어도 하나의 전기 접촉부에 연결된다.
예를 들어 광전 디바이스의 전방면에 도달하는 태양광 복사선에 포함된 광자는 디바이스에서 전자-홀 쌍을 생성한다. 이들 전하 캐리어는 전방 접촉부와 후방 접촉부에서 이용가능한 pn 접합부 양단의 전압 차에 의해 분리된다. 전방 접촉부와 후방 접촉부 사이에 전기 부하를 연결함으로써, 전류는 이 부하를 통과하여 흐를 수 있다.
단일 태양광 셀은 전방 접촉부와 후방 접촉부 사이에 상대적으로 낮은 전압 차를 가지는 상대적인 작은 양의 전기 에너지를 생성한다. 실제 사용을 위하여, 여러 태양광 셀은 더 높은 출력 전압을 가지는 태양광 모듈을 달성하기 위해 직렬로 연결되어야 하고/하거나 여러 직렬 연결된 셀은 더 높은 출력 전류를 제공하는 태양광 모듈을 달성하기 위해 평행하게 연결되어야 한다. 셀이 더 커지고 더 효율적일 때 출력 전류는 증가하고, 이 배선 내에서 저항 손실을 제한하기 위하여, 전방면에 대한 크기는 증가한다. 특히 실제 광전 디바이스 및 모듈에서, 전방면에 있는 버스 바(bus bar) 등의 형태인 전기 배선은 섀도우 손실(shadowing loss)에 비례적으로 기여한다.
금속 랩 투과(MWT: Metal Wrap-Through) 기술을 통해 작은 개구(aperture) 또는 비아(via)는 전방면으로부터 후방면으로 연장되며 층상화된 구조로 제공된다. 층상화된 구조의 배면측 혹은 후방면에는 배면측 혹은 후방 접촉 배열 또는 배면측 혹은 후방 접촉 그리드(grid)가 제공된다. 개구를 금속화함으로써, 즉 전기적으로 전도성 플러그를 개구에 충전함으로써 전방 접촉부 또는 태양광 셀의 복수의 전방 접촉부를 배면측 접촉 배열에 연결하는 전기 접촉 경로가 제공된다.
배면측 접촉 배열은 전방면에서 에너지로 변환되는데 기여하는 유효 복사선 양을 방해함이 없이 태양광 모듈의 접촉 배선에서 전기적 손실을 감소시키기 위해 적절한 크기를 가지게 설계될 수 있는 것으로 이해된다.
전방면에서 전기 에너지로 변환되는 유효 양의 복사선을 증가시키기 위하여 면 텍스처(surface texturing)와 같은 광 포획 구조(light trapping scheme)가 도입된다. 즉, 태양광 복사선을 수집하는 전방면은 적절한 표면 처리에 의해 효과적으로 증가되고/되거나 적절한 반사방지 코팅을 구비한다. 배면측 면을 반사성으로 만들거나 또는 확산시킴으로써 이 후방면에 도달하는 광자 중 많은 부분들이 시 전방면 쪽으로 반사되거나 산란될 수 있고, 이는 광전 디바이스에 전자-홀 쌍, 즉, 전기 에너지의 증가된 생산을 생성하는데 추가적인 기여를 제공한다.
특히, 반도체 디바이스에서 알려진 상당한 손실 효과는 반도체 층의 표면에서 전하 캐리어의 재결합이다. 전자 및 홀의 표면 재결합을 방지하기 위하여, 패시베이션 층 또는 막이 광전 디바이스의 외부면에 도포된다. 광전 영역에서 패시베이션 표면 층은 특정 반도체 층의 표면에서 반대 극성의 표면 전계를 생성함으로써 표면 재결합을 감소시킨다.
제1 및 제2반도체 층 및 그 사이에 형성된 pn 접합부 또는 결핍 구역은 층상화된 구조의 외주 외벽으로 연장할 수 있다. 나아가, 금속 랩 투과 셀에서, 제1 및 제2반도체 층 및 그 사이에 형성된 pn 접합부 또는 결핍 구역은 층상화된 구조에서 생성된 여러 개구의 개구 벽으로 연장된다. 따라서, 패시베이션은 층상화된 구조의 전방면 및 후방면으로 제한되지 않고, 외부 외주벽에 및 후방 접촉 금속 랩 투과 광전 셀의 경우에 개구 내에 도포되어야 한다.
본 발명의 목적은 개선된 패시베이션을 가지는 복수의 광전 디바이스를 구비하는, 광전 디바이스, 특히 배면측 접촉 금속 랩 투과 광전 디바이스 및 모듈 및 그 제조 방법을 제공하는 것이다.
제1양상에서, 외주 외부벽, 광 복사선을 수신하는 전방면, 이 전방 면의 반대쪽 후방면을 구비하는 층상화된 구조; 전기 접촉 배열(electrical contact arrangement); 상기 전방면에 인접하여 연장되고 상기 접촉 배열에 연결된 적어도 하나의 전방 전기 접촉부(electrical front contact)를 구비하는 제1전도성 유형의 제1반도체 층; 및 상기 제1층에 인접하여 연장되고 상기 접촉 배열에 연결된 적어도 하나의 후방 전기 접촉부(electrical rear contact)를 구비하는 제2전도성 유형의 제2반도체 층을 포함하는 광전 디바이스가 제공된다. 상기 제1 및 제2전도성 유형은 제1 및 제2층이 pn 접합부에 의해 분리되도록 반대 극성이고, 제1 및 제2층은 외부 벽으로 연장된다. 제1유형의 패시베이션 층은 pn 접합부에 걸쳐 결핍 구역에 실질적으로 포함된 외부벽의 적어도 일부를 커버한다. 제2유형의 패시베이션 층은 제1반도체 층에 포함된 외부벽의 적어도 일부를 커버하고, 상기 제2유형의 패시베이션 층은 제1유형의 패시베이션 층에 인접하며, 제3유형의 패시베이션 층은 제2반도체 층에 포함된 외부 벽의 적어도 일부를 커버하며, 상기 제3유형의 패시베이션 층은 제1유형의 패시베이션 층에 인접하다.
제2양상에서, 광 복사선을 수신하는 전방면, 상기 전방면의 반대쪽 후방면을 구비하는 층상화된 구조; 상기 후방면에 있는 전기 접촉 배열; 상기 전방면에 인접하여 연장되고 적어도 하나의 전방 전기 접촉부를 구비하는 제1전도성 유형의 제1반도체 층; 및 상기 제1층에 인접하여 연장되고, 상기 접촉 배열에 연결된 적어도 하나의 후방 전기 접촉부를 구비하는 제2전도성 유형의 제2반도체 층을 포함하는 광전 디바이스가 제공된다. 제1 및 제2전도성 유형은 제1 및 제2층이 pn 접합부에 의해 분리되도록 반대 극성이다. 층상화된 구조는 전방면으로부터 후방면으로 연장되는 적어도 하나의 개구를 구비하며, 상기 개구는 개구벽에 의해 한정되고, 상기 적어도 하나의 전방 전기 접촉부를 상기 후방면에 있는 전기 접촉 배열에 연결하는 전기 접촉 경로를 구비한다. 제1유형의 패시베이션 층은 적어도 하나의 개구에서 연장되며, pn 접합부에 걸쳐 결핍 구역에 실질적으로 포함된 개구벽의 적어도 일부를 커버한다. 제2유형의 패비세이션 층은 제1유형의 패시베이션 층에 인접한 적어도 하나의 개구에서 연장되며, 상기 제1반도체 층에 포함된 개구벽의 일부를 커버하며, 제3유형의 패시베이션 층은 제1유형의 패시베이션 층에 인접하여 적어도 하나의 개구에서 연장되며, 제2반도체 층에 포함된 개구벽의 일부를 커버한다.
상기 두 양상은 조합되어 제1양상에 따른 외주 외부벽의 패시베이션과 제2양상에 따른 개구 패시베이션을 구비하는 배면측 접촉 금속 랩 투과 광전 셀 디바이스를 형성할 수 있다.
패시베이션 층들 각각은 층상화된 구조의 외주 외부벽 및/또는 개구에서 원치 않는 표면 재결합을 최적으로 감소시키기 위하여 외주 외부벽 및/또는 개구에 노출된 특정 반도체 층에 개별적으로 선택되어 일치될 수 있다. 특히, 광전 디바이스의 노출된 벽 또는 영역을 형성하는 외부 벽 및/또는 개구 내 pn 접합부 또는 결핍 구역에 걸쳐 반도체 층들 사이의 누설 전류로 인한 단락 또는 분기 저항 손실 및/또는 역 항복 효과가 바람직하게는 실질적으로 전기적으로 중성인 유효 표면 전하 밀도를 구비하는 적절한 패시베이션 물질을 선택함으로써 효과적으로 방지되거나 감소될 수 있다. 이에 의해 광전 디바이스의 효율을 개선시킨다.
본 발명의 목적을 위하여, 적절한 전기적으로 중성인 또는 실질적으로 전기적으로 중성인 유효 표면 전하 밀도를 구비하는 제1유형의 패시베이션 층을 형성하는 패시베이션 물질은 비정질 실리콘, 어닐링된 실리콘 이산화물 등이다.
제1 또는 제2반도체 층에서 제2 및 제3유형의 패시베이션 층을 각각 형성하는 적절한 패시베이션 물질은 대응하는 반도체 층보다 더 높고 반대 유형의 유효 표면 전하 밀도를 구비하여야 한다.
본 발명의 목적을 위하여, 10-10cm-2보다 더 큰 유효 표면 전하 밀도(Qf)는 유효 패시베이션, 즉 반도체 층의 원치않는 표면 재결합을 효과적으로 감소시키는 것으로 발견되었다. 이런 유형의 패시베이션 물질은 예를 들어, 실리콘 질화물, 실리콘 이산화물, 실리콘 탄화물, 티타늄 이산화물, 알루미늄 산화물, 하프늄 산화물 등이다.
예를 들어 실리콘 질화물, 실리콘 이산화물, 및 실리콘 탄화물은 n 유형 반도체 물질의 패시베이션을 제공하는데 사용되는 반면, 예를 들어, 알루미늄 산화물, 티타늄 산화물 및 하프늄 산화물은 예를 들어, p 유형의 반도체 물질의 패시베이션을 제공하는데 사용된다.
전술한 바와 같이 외주 외부벽의 패시베이션과 개구 패시베이션을 구비하는 배면측 접촉 금 랩 투과 광전 디바이스에서 적어도 부분적으로 상이한 물질이 외주 외부 벽과 개구의 제1, 제2, 및 제3유형의 패시베이션 층에 대해 각각 선택될 수 있다.
제1유형의 패시베이션 층은 pn 접합부에 걸쳐 결핍 구역을 넘어 외주 외부 벽 및/또는 개구 벽의 일부를 커버할 수 있고, 제2 및 제3유형의 패시베이션 층은 제1유형의 패시베이션 층을 커버하거나 이와 중첩할 수 있다. 본 발명 및 첨부된 청구범위의 목적을 위하여, 패시베이션 층에 대하여 사용되는 인접 이라는 용어는 제1유형의 패시베이션 층이 제2 및 제3유형의 패시베이션 층 중 어느 하나 또는 둘 모두에 의해 중첩되는 한, 적어도 부분적으로 중첩하는 층을 포함하는 것으로 이해되어야 한다. 즉, 제2 및 제3유형의 패시베이션 층 중 어느 하나 또는 둘 모두는 외주 외부벽 및/또는 개구 벽으로부터 보았을 때 제1유형의 패시베이션 층의 상부에 있다.
특히 광전 디바이스의 제조를 간단하게 하기 위해 전방면에 인접한 외부 외주벽의 에지 및/또는 전방면에 인접한 적어도 하나의 개구의 에지에 걸쳐 연장되고 광전 디바이스의 전방면을 커버하는 제2유형의 패시베이션 층을 구비하는 것이 바람직하다. 이 패시베이션 층 또는 막은 동시에 도입부에서 이미 설명된 바와 같이 태양 복사선의 수집을 개선하기 위해 투명한 반사 방지 코팅을 나타낼 수 있다.
pn 접합부가 광전 디바이스의 배면측 혹은 후방면에 대해서보다 본질적으로 전방면에 더 가까이 제공되는 소위 전방 에미터 설계의 경우에, 광전 디바이스의 외부 외주벽 및/또는 개구 내 pn 접합부에서 분기 저항 손실 및/또는 역 항복 효과가 제2유형의 패시베이션 층과 동일한 제1유형의 패시베이션 층을 구비함으로써 이미 효과적으로 감소되는 것으로 발견되었다. 즉, 제2유형의 패시베이션 층 또는 막은 제1반도체 층 또는 에미터 및 pn 접합부 영역 또는 결핍 구역에 적어도 두 영역을 커버한다.
바람직하게는, 광전 디바이스의 제조를 용이하게 하기 위해, 제1 및 제2유형의 패시베이션 층은 일체형인데, 즉 이는 전방면으로부터 단일 공정 단계에서 도포될 수 있는 단일 층 또는 막이다. 제3유형의 패시베이션 층은 적어도 부분적으로 일체형 패시베이션 층을 커버할 수 있다.
pn 접합부가 광전 디바이스의 전방면에 대해서보다 본질적으로 배면측 혹은 후방면에 더 가까이 제공되는 소위 배면측 혹은 후방 에미터 설계의 경우에, 광전 디바이스의 개구 및/또는 외부 외주 벽 내 pn 접합부에서 분기 저항 손실 및/또는 역 항복 효과가 제3유형의 패시베이션 층과 동일한 제1유형의 패시베이션 층을 구비함으로써 이미 효과적으로 감소되는 것으로 발견되었다. 즉, 제3유형의 패시베이션 유형이나 막은 제2반도체 층 또는 에미터 및 pn 접합부 영역 또는 결핍 구역에 포함된 두 영역을 커버한다.
바람직하게는 광전 디바이스의 제조를 용이하게 하기 위해, 제1 및 제3유형의 패시베이션 층은 일체형인데, 즉 이는 배면측 면으로부터 단일 공정 단계에서 도포될 수 있는 것은 단일 층 또는 막이다. 제2유형의 패시베이션 층은 일체형 패시베이션 층을 커버할 수 있다.
전방면에 있는 전기적 배선 또는 전기 접촉 트랙과 후방면에 있는 전기 접촉 배열은 각 패시베이션 층을 도포하기 전에 초기에 도포될 수 있다. 그러나, 제조 공정 관점으로부터 표면 위에 패시베이션 층을 제일 먼저 도포하는 것이 바람직하다.
일 실시예에서, 배면측 접촉 금속 랩 투과 광전 디바이스에서, 적어도 하나의 개구 내 패시베이션 층은 층상화된 구조, 즉 개구벽 및 적어도 하나의 개구에 배열된 전기 전도성 전극 또는 전기 전도성 플러그 사이에 전기적 절연을 제공하는 전기 절연 재킷을 형성하도록 개구벽을 커버한다.
전술한 패시베이션 층 외에, 추가적인 커버 층 또는 층들 스택이 광전 디바이스의 효율을 개선시키기 위해 패시베이션 층의 상부에 제공될 수 있다.
배면측 접촉 금속 랩 투과 광전 디바이스에서 이러한 추가적인 커버 층의 일례는 디바이스의 전방면으로부터 후방면으로 전기 전도성 전극과 패시베이션 층 사이 개구에 연장되는 절연층이다.
추가적인 커버 층의 다른 예는 티타늄 질화물, 실리콘 질화물 등이다.
본 발명에 따라 광전 디바이스를 형성하는 층상화된 구조는 실제 알려진 임의의 유형이고 특히 실리콘 벌크 유형 또는 박막 유형일 수 있다.
실리콘 벌크 유형의 광전 디바이스는 일반적으로 n 전도성 유형 또는 p 전도성 유형의 단결정 실리콘 도는 다결정 또는 다중 결정 실리콘과 같은 결정질 실리콘 웨이퍼 또는 벌크 반도체 물질을 포함하며, 여기서 제1 및 제2반도체 층은 벌크의 인접한 영역 또는 볼륨을 적절히 도팅(doting)함으로써 형성된다.
박막 태양광 셀 또는 광전 디바이스는 기판 위에 박층(박막)으로 반도체 층을 증착시킴으로써 제조된다. 이 층의 두께 범위는 넓으며 수 나노미터 내지 수 십 나노미터에서 변한다. 카드뮴 텔루라이드(CdTe), 구리 인듐 갈륨 셀레나이드(CIGS), 및 비정질 실리콘(a-Si)은 실외 광전 태양광 전력 생산에 종종 사용되는 3개의 박막 기술이다. 박막 디바이스는 가변 형상을 구비할 수 있다.
실리콘 벌크 유형과 박막 실리콘 유형의 광전 디바이스는 통상의 기술자에게 잘 알려져 있다. 이에 본 발명의 목적을 위해 추가적인 설명이 필요치 않다.
제3양상에서, 외주 외부벽, 광 복사선을 수신하는 전방면, 및 상기 전방면의 반대쪽 후방면을 구비하는 층상화된 구조를 포함하는 광전 디바이스를 제조하는 방법이 제공된다. 본 방법은, 전방면에 인접하여 외부벽으로 연장되며 적어도 하나의 전방 전기 접촉부를 구비하는 제1전도성 유형의 제1반도체 층을 제공하는 단계; 상기 제1층에 인접하여 외부벽으로 연장되고 적어도 하나의 후방 전기 접촉부를 구비하는 제2전도성 유형의 제2반도체 층을 제공하는 단계; 및 전기 접촉 배열을 제공하는 단계; 적어도 하나의 전방 및 후방 접촉부를 전기 접촉 배열에 전기적으로 연결하는 단계를 포함하며, 상기 제1 및 제2전도성 유형은 제1 및 제2층이 pn 접합부에 의해 분리되도록 반대 극성이다. 본 방법은 제1유형의 패시베이션 층에 의해 pn 접합부에 걸쳐 결핍 구역에 실질적으로 포함된 외주 외부벽의 적어도 일부를 커버하는 단계; 상기 제1유형의 패시베이션 층에 인접한 제2유형의 패시베이션 층에 의해 제1반도체 층에 포함된 외주 외부벽의 적어도 일부를 커버하는 단계; 및 상기 제1유형의 패시베이션 층에 인접한 제3유형의 패시베이션 층에 의해 제2반도체 층에 포함된 외주 외부벽의 적어도 일부를 커버하는 단계를 더 포함한다.
제4양상에서, 광 복사선을 수신하는 전방면 및 상기 전방면의 반대쪽 후방면을 구비하는 층상화된 구조를 포함하는 광전 디바이스를 제조하는 방법이 제공된다. 본 방법은 상기 전방면에 인접하여 연장되며 적어도 하나의 전방 전기 접촉부를 구비하는 제1전도성 유형의 제1반도체 층을 제공하는 단계; 상기 제1층에 인접하여 연장되며 적어도 하나의 후방 전기 접촉부를 구비하는 제2전도성 유형의 제2반도체 층을 제공하는 단계; 상기 전방면으로부터 후방면으로 연장되며 개구벽으로 한정된 적어도 하나의 개구를 제공하는 단계; 후방면에 전기 접촉 배열을 제공하는 단계; 상기 적어도 하나의 후방 접촉부를 전기 접촉 배열에 전기적으로 연결하는 단계; 및 적어도 하나의 전방 전기 접촉부를 적어도 하나의 개구를 통해 전기 접촉 배열에 전기적으로 연결하는 전기 접촉 경로를 제공하는 단계를 포함하며, 상기 제1 및 제2전도성 유형은 제1 및 제2층이 pn 접합부에 의해 분리되도록 반대 극성이다. 본 방법은 제1유형의 패시베이션 층에 의해 pn 접합부에 걸쳐 결핍 구역에 실질적으로 포함된 개구벽의 적어도 일부를 커버하는 단계; 상기 제1유형의 패시베이션 층에 인접한 제2유형의 패시베이션 층에 의해 제1반도체 층에 포함된 개구벽의 적어도 일부를 커버하는 단계; 및 상기 제1유형의 패시베이션 층에 인접한 제3유형의 패시베이션 층에 의해 제2반도체 층에 포함된 개구벽의 적어도 일부를 커버하는 단계를 더 포함한다.
제3 및 제4양상에 따른 방법들은 결합되어 제3양상에 따른 외주 외부벽의 패시베이션과 제4양상에 따른 개구 패시베이션을 구비하는 후방 접촉 금속 랩 투과 광전 셀 디바이스를 제조하는 방법을 형성할 수 있다.
표면 패시베이션은 일반적으로 플라즈마 개선 화학적 증기 증착(PECVD) 공정에 후속하여 바람직하게는 증착 후 어닐링 공정을 사용함으로써 도포된다. 그러나, 본 발명의 목적을 위하여 다른 알려진 증착 공정, 예를 들어, 원자 층 증착(ALD) 또는 소위 습식 공정, 즉 증착될 패시베이션 물질이 패시베이션될 표면에 도포되는 용액에 포함되어 있는 공정이 사용될 수 있다. 패시베이션 층 또는 막은 또한 예를 들어 스프레이 방법을 사용하여 도포될 수 있다.
제1, 제2, 및 제3유형의 패시베이션 층이 도포되는 순서는 변할 수 있다. 일 실시예에서, pn 접합부에 걸쳐 결핍 구역을 실질적으로 커버하는 제1유형의 패시베이션 층은 전방면과 후방면 중 어느 하나로부터 도포되고 이에 후속하여 예를 들어 선택적인 에칭 단계에 의하여 전방 면이나 후방면으로부터 및 제1반도체 층 및/또는 제2반도체 층에 실질적으로 포함된 외주 외부벽 및/또는 개구벽의 일부로부터 제1유형의 패시베이션 층을 제거할 수 있다. 다음으로, 제2유형의 패시베이션 층이 제1유형의 패시베이션 층에 인접하도록 전방면으로부터 도포될 수 있거나 또는 제3유형의 패시베이션 층이 제1유형의 패시베이션 층에 인접하도록 후방면으로부터 도포될 수 있다. 제2유형 및 제3유형의 패시베이션 층은 적어도 부분적으로 제1유형의 패시베이션 층과 중첩할 수 있다는 것이 주목된다. 필요한 경우, 제2유형 및/또는 제3유형의 패시베이션 층은 전방면 및/또는 후방면으로부터 예를 들어 필요한 경우 선택적인 에칭 공정에 의해 제거될 수 있다.
후자의 제거는 전술된 바와 같이 제2유형의 패시베이션 층이 전방면 위에 연장되고 제3유형의 패시베이션 층이 후방면 위에 연장되는 경우에는 물론 도포되지 않을 수 있다. 전방 에미터 설계의 광전 디바이스의 경우에, 제3유형의 패시베이션 층에 앞서 제2유형의 패시베이션 층을 도포하는 것이 바람직하다. 후방 에미터 설계의 광전 디바이스의 경우에, 제2유형의 패시베이션 층에 앞서 제3유형의 패시베이션 층을 도포하는 것이 바람직하다.
제1 및 제2유형의 패시베이션 층이 일체형인 실시예에서, 이 패시베이션 층은 제3유형의 패시베이션 층이 도포되기 전에 도포된다. 제1 및 제3유형의 패시베이션 층이 일체형인 실시예에서, 이 패시베이션 층은 제2유형의 패시베이션 층이 도포되기 전에 도포된다. 패시베이션 층들은 부분적으로 중첩되게 인접하여 형성될 수 있다.
다른 실시예에서, 제2유형과 제3유형의 패시베이션 층들은 예를 들어 전방면과 후방면으로부터 각각 제일 먼저 형성될 수 있고 이후 pn 접합부에 걸쳐 결핍 구역에 포함된 외주 외부벽 및/또는 개구벽의 일부를 실질적으로 커버하는 제2 및 제3유형의 패시베이션 층의 적어도 일부분이 제거된다. 이 제거는 외주 외부벽 및/또는 개구벽을 따라 선택적으로 스위프되는 예를 들어 브러시 또는 스펀지 등에 도포된 선택적인 습식 에칭 물질을 사용함으로써 수행될 수 있다. 이 제거 후에, 제1유형의 패시베이션 층이 제2 및 제3유형의 패시베이션 층에 인접하도록 노출된 영역에 도포될 수 있다.
본 발명에 따른 방법에서, 제1, 제2, 및 제3유형의 패시베이션 물질 또는 화합물은 전술된 바와 같이 사용된다는 것이 이해될 수 있을 것이다. 제1, 제2, 및 제3유형의 이 패시베이션 층을 제거하는 데 적절한 에칭 물질은 숙련된 자에게는 알려진 것이어서 추가적인 설명을 필요치 않는다.
전술된 바에 기초하여 이 기술 분야에 통상의 지식을 가진 자라면 패시베이션 층을 도포하는 것이 개시된 특정 실시예로만 제한되는 것은 아니라는 것을 이해할 수 있을 것이다. 개시된 바와 같이 패시베이션 층을 도포한 후에, 제1, 제2 및 제3유형의 패시베이션 층 중 적어도 하나를 커버하는 적어도 하나의 추가적인 커버 층이 도포될 수 있다.
제5양상에서, 전술된 유형의 복수의 전기적으로 연결된 광전 디바이스를 구비하는 광전 모듈이 제공된다.
이 기술 분야에 통상의 지식을 가진 자라면 본 발명의 개시 내용은 또한 예를 들어 상부 셀, 중간 셀 및 하부 셀과 같은, 제1 및 제2반도체 층의 여러 적층된 셀 및 대응하는 pn 접합부를 구비하는 다중 접합 또는 헤테로 접합 광전 디바이스에도 적용될 수 있다는 것을 이해할 수 있을 것이다. 각 접합 또는 셀은 상이한 광 파장에 튜닝됨으로써 전체적으로 광전 디바이스의 효율을 증가시킨다.
본 발명은 이제 동일한 부분 및/또는 성분이 동일한 참조 부호에 의해 지시된 첨부된 도면을 참조하여 특정 실시예를 참조하여 보다 상세히 설명된다. 본 발명은 어떤 방법으로든지 개시된 실시예로 제한되지 않는다.
도 1은 전방 에미터 실리콘 벌크 유형의 종래 기술의 광전 디바이스의 기판 또는 웨이퍼의, 일정 축척으로 되어 있지 않은, 부분 개략 단면도;
도 2는 전방 에미터 실리콘 벌크 유형의 종래 기술의 후방 접촉 금속 랩 투과 광전 디바이스의 기판 또는 웨이퍼의, 일정 축척으로 되어 있지 않은, 부분 개략 단면도;
도 3은 본 발명에 따른 외부 벽 패시베이션을 구비하는 도 1의 광전 디바이스의, 일정 축척으로 되어 있지 않은, 부분 개략 단면도;
도 4는 본 발명에 따른 개구벽 패시베이션을 구비하는 도 2의 광전 디바이스의, 일정 축척으로 되어 있지 않은, 부분 개략 단면도;
도 5는 본 발명에 따른 외주 외부벽 패시베이션을 구비하는 후방 에미터 실리콘 벌크 유형의 광전 디바이스의 기판 또는 웨이퍼의, 일정 축척으로 되어 있지 않은, 부분 개략 단면도;
도 6은 본 발명에 따른 개구벽 패시베이션을 구비하는 전방 에미터 실리콘 벌크 유형 후방 접촉 금속 랩 투과 광전 디바이스의 기판 또는 웨이퍼의, 일정 축척으로 되어 있지 않은, 부분 개략 단면도;
도 7은 본 발명의 일 실시예에 따른 외주 외부벽 패시베이션과 개구벽 패시베이션을 구비하는 전방 에미터 실리콘 벌크 유형의 후방 접촉 금속 랩 투과 광전 디바이스의 기판 또는 웨이퍼의, 일정 축척으로 되어 있지 않은, 부분 개략 단면도;
도 8은 본 발명의 일 실시예에 따른 외주 외부벽 패시베이션과 개구벽 패시베이션을 구비하는 전방 에미터 실리콘 벌크 유형의 후방 접촉 금속 랩 투과 광전 디바이스의 기판 또는 웨이퍼의, 일정 축척으로 되어 있지 않은, 부분 개략 단면도;
도 9는 본 발명의 일 실시예에 따른 외주 외부벽 패시베이션과 개구벽 패시베이션을 구비하는 후방 에미터 실리콘 벌크 유형의 후방 접촉 금속 랩 투과 광전 디바이스의 기판 또는 웨이퍼의, 일정 축척으로 되어 있지 않은, 부분 개략 단면도;
도 10은 전기 전도성 플러그 및 절연 재킷을 구비하는 도 8의 광전 디바이스의, 일정 축척으로 되어 있지 않은, 부분 개략 단면도;
도 11은 본 발명에 따른 복수의 전기적으로 연결된 후방 접촉 금속 랩 투과 광전 디바이스를 구비하는 광전 모듈의 일례의, 일정 축척으로 되어 있지 않은, 부분 개략 분해도.
도 1은 광 복사선, 즉 태양 복사선을 수신하는 전방면 또는 수신면(12), 상기 전방면(12)의 반대쪽에 있는 배면측 혹은 후방면(13) 및 외주 외부벽("외주벽"이라고도 칭함)(14)을 구비하는 평판 형상 또는 평면 실리콘 기판 또는 웨이퍼(11)를 포함하는 소위 전방 에미터 설계 유형의 종래 기술의 광전 디바이스(10)에 관한 것이다.
기판(11)은 반도체 벌크를 포함한다. 전자가 주 전하 캐리어를 형성하는 n 유형의 전도성과 같은 제1 극성 또는 제1전도성 유형의 도핑을 구비하는 전방면(12) 아래에 벌크의 제1 볼륨 또는 영역은 전방면(12)에 인접하여 연장되는 제1반도체 층(15) 또는 에미터를 형성한다. 홀이 주 전하 캐리어를 형성하는 p 유형 전도성과 같은 제1 극성 또는 전도성 유형과 반대인 제2 극성 또는 제2전도성 유형의 도핑을 포함하는 후방면(13)과 제1층(15) 사이에 벌크의 제2 볼륨 또는 영역은 상기 제1반도체 층(15)에 인접하여 제2반도체 층(16)을 형성한다.
제1 및 제2반도체 층(15, 16)을 분리시키는 영역 또는 구역은 파선으로 도시된 결핍 구역(18)이 양쪽에 순간적으로 형성되는 pn 접합부(17)이다. 제1 및 제2반도체 층(15, 16)과 pn 접합부(17) 또는 결핍 구역(18)은 기판 또는 웨이퍼(11)의 외주 외부벽(14)으로 연장된다. 또는 다시 말해, 제2반도체 층(15, 16)과 pn 접합부(17) 또는 결핍 구역(18)은 기판 또는 웨이퍼(11)의 외주 외부벽에 노출된다.
적어도 하나의 전기 접촉부(19)는 제1층 또는 에미터(15)와 전기적으로 접촉하고 전방면 접촉부라고도 지칭되는 전방면(12)으로부터 이용가능하다. 적어도 하나의 전기 접촉부(20)는 제2층(16)과 전기적으로 접촉하고 후방면 접촉부라고도 지칭되는 배면측 혹은 후방면(13)으로부터 이용가능하다. 광전 디바이스(10)에 의해 제공되는 전기 에너지는 전방 및 후방면 접촉부(19, 20)에서 이용가능하다. 이를 위해, 기판(11)의 두 면(12, 13)에서 접촉 배열(각각 21, 22)이 복수의 전방 및 후방면 접촉부(각각 19, 20)와 전기적으로 연결하기 위해 전기 배선 및/또는 전기적으로 전도성 버스 바(bus bar) 형태로 제공된다.
배면측 접촉 금속 랩 투과 광전 디바이스(25)를 생성하기 위해, 제1 및 제2반도체 층(15, 16)과 pn 접합부(17) 또는 결핍 구역(18)의 층상화된 구조는 도 2에 도시된 바와 같이 전방면(12)으로부터 후방면(13)으로 연장되는 적어도 하나의 비아 또는 개구(23)를 포함한다.
적어도 하나의 개구(23)는 개구 벽(24)에 의해 한정된다. 명확화를 위하여 도시되지 않았지만, 이 개구(23)는 적어도 하나의 전방 전기 접촉부(19)로부터 후방면(13)에 있는 전기 접촉 배열로 전기 접촉 경로를 제공하는 전기 전도성 물질의 플러그로 충진된다. 실제로, 복수의 개구(23)는 복수의 전방 전기 접촉부(19)를 전기 접촉 배열과 접촉시키기 위해 형성된다.
도 2에 도시된 바와 같이, 제1 및 제2반도체 층(15, 16) 및 pn 접합부(17) 또는 결핍 구역(18)은 적어도 하나의 개구(23)의 개구벽(24)으로 연장된다. 또는 다시 말해, 제2반도체 층(15, 16) 및 pn 접합부(17) 또는 결핍 구역(18)은 개구벽(24)에서 노출된다.
실제로, 제1층(15) 또는 에미터는 0.5㎛와 같은 마이크로미터 범위의 두께를 가지는 반면, 개구(25)는 예를 들어, 200㎛와 같은 수 백 마이크로미터의 직경을 구비한다. 나아가, 전방면(12)은 전방면(12)에서 전기 에너지로 변환되는 유효 복사선 양을 증가시키기 위하여 표면 텍스처 구조(미도시)를 구비할 수 있다. 광전 디바이스(10)의 제조 공정에 따라, 적어도 하나의 개구(23)는 제1 및 제2층(15, 16)이 생성되기 전에 벌크에 레이저 드릴링과 같이 드릴링될 수 있거나 또는 적어도 하나의 개구(23)는 이미 제조된 층상화된 구조(11)에 드릴링될 수 있다.
적어도 하나의 개구(23)의 드릴링 및/또는 전방면 및 후방면(12, 13)의 에칭 및/또는 전방면(12)의 텍스처로 인해, 전방면(12)에서 개구(23)의 에지(27) 및 후방면(13)에서 개구(23)의 에지(28)는 둥글거나 또는 경사지거나 또는 오돌토돌한 에지 구조를 나타낼 수 있어 도 2에 도시된 날카로운 에지(27, 28)와는 다른, 전방면 및/또는 후방면(12, 13)에 개구의 확장된 개방을 초래할 수 있다. 마찬가지로, 외주 외부벽(14)의 외부 에지(29, 30)는 실제로 둥글거나 또는 경사지거나 또는 오돌토돌할 수 있다.
본 발명의 목적을 위하여, 전방면(12) 또는 후방면(13)과 각각 동일 높이인 개구 에지(27, 28)의 일부는 개구벽(24)의 일부를 형성하고, 전방면(12) 또는 후방면(13)과 각각 동일 높이인 외부 에지(29, 30)의 일부는 외주 외부벽(14)의 일부를 형성한다.
본 발명의 제1양상에 따르면, 도 3에 개략적으로 도시된 바와 같이, 광전 디바이스, 예를 들어, 도 1에 도시된 바와 같이 층상화된 구조를 구비하고, 이 층상화된 구조 또는 기판(11)의 외주 외부벽(14)에 도포된 패시베이션 층 또는 막(31, 32, 33)을 구비하는 전방 에미터 유형의 광전 디바이스(35)가 제공된다.
도 3에 도시된 바와 같이, 제1유형의 패시베이션 층(31)은 pn 접합부(17)에 걸쳐 결핍 구역(18)에 실질적으로 포함된 외주 외부벽(14)의 영역의 적어도 일부를 커버한다. 제2유형의 패시베이션 층(32)은 제1반도체 층(15)에 포함된 외주 외부벽(14)의 영역의 적어도 일부를 커버한다. 제3유형의 패시베이션 층(33)은 제2반도체 층(16)에 포함된 외주 외부벽(14)의 영역의 적어도 일부를 커버한다.
제2유형의 패시베이션 층(32)은 제1유형의 패시베이션 층(31)에 인접하여 형성되고 전방면(12)의 외주 에지(29) 위에 부분적으로 연장된다. 제3유형의 패시베이션 층(33)은 제1유형의 패시베이션 층(31)에 인접하여 형성되고 후방면(13)의 외부 에지(30) 위에 부분적으로 연장된다. 본 발명의 목적을 위하여, 패시베이션 층(31, 32, 33)에 대해 사용된 인접(contiguous) 이라는 용어는 패시베이션 층과 적어도 부분적으로 중첩하는 것뿐만 아니라 패시베이션 층과 접하는 것을 포함하는 것으로 이해되어야 한다. 즉 하나 또는 둘 모두의 패시베이션 층(32, 33)은 외주 외부벽(14)으로부터 보았을 때 제1유형의 패시베이션 층(31)과 중첩할 수 있다. 즉, 패시베이션 층(32, 33) 중 어느 하나 또는 둘 모두는 외주 외부벽(14)으로부터 보았을 때 제1유형의 패시베이션 층(31)의 상부에 있다.
도 4는 본 발명의 제2양상에 따라 개구(23)의 개구벽(24)에 도포된 패시베이션 층 또는 막(36, 37, 38)을 구비하는, 도 3에 도시된 배면측 접촉 금속 랩 투과 유형의 전방 에미터 광전 디바이스(40)를 개략적으로 도시한다.
도 4에 도시된 바와 같이, 제1유형의 패시베이션 층(36)은 pn 접합부(17)에 걸쳐 결핍 구역(18)에 실질적으로 포함된 개구벽(24)의 영역의 적어도 일부를 커버한다. 제2유형의 패시베이션 층(37)은 제1반도체 층(15)에 포함된 개구벽(24)의 영역의 적어도 일부를 커버한다. 제3유형의 패시베이션 층(38)은 제2반도체 층(16)에 포함된 개구벽(24)의 영역의 적어도 일부를 커버한다.
외주 외부벽(14)의 패시베이션에 대해 개시된 바와 같은 방식으로, 제2유형의 패시베이션 층(37)은 제1유형의 패시베이션 층(36)에 인접하여 형성되고 전방면(12)의 개구 에지(27) 위에 부분적으로 연장된다. 제3유형의 패시베이션 층(38)은 제1유형의 패시베이션 층(36)에 인접하여 형성되고 후방면(13)의 개구 에지(28) 위에 부분적으로 연장된다. 본 발명의 목적을 위하여, 패시베이션 층(36, 37, 38)에 대해 사용되는 인접 이라는 용어는 패시베이션 층과 적어도 부분적으로 중첩하는 것뿐만 아니라 패시베이션 층과 접하는 것을 포함하는 것으로 이해되어야 한다. 즉, 하나 또는 둘 모두의 패시베이션 층(37, 38)은 개구벽(24)으로부터 보았을 때 제1유형의 패시베이션 층(36)과 중첩할 수 있다. 즉, 패시베이션 층(37, 38) 중 어느 하나 또는 둘 모두는 개구벽(24)으로부터 보았을 때 제1유형의 패시베이션 층(36)의 상부에 놓인다.
이 기술 분야에 통상의 지식을 가진 자라면 외주 외부벽(14)의 패시베이션이 개구벽 패시베이션을 구비하는 배면측 접촉 금속 랩 투과 광전 디바이스(40)에도 적용될 수 있다는 것을 이해할 수 있을 것이다. 이 실시예에서, 실제로, 패시베이션 층(31, 36)은 동일한 제1유형이고, 패시베이션 층(32, 37)은 동일한 제2유형이며, 패시베이션 층(33, 38)은 동일한 제3유형이다. 그러나, 패시베이션 층(36, 37, 38)은 층상화된 구조, 즉 개구벽(24) 및 전기 전도성 전극 또는 적어도 하나의 개구(23)에 배열된 전기 전도성 플러그 사이에 전기 절연을 형성하여야 할 수 있으므로, 외주 외부벽(14)에 도포된 패시베이션 층(31, 32, 33)의 유형은 개구벽(24)에 도포된 패시베이션 층(36, 37, 38)의 유형과는 다를 수 있다는 것이 주목된다.
도 5는 pn 접합부(17)가 전방면(12)에보다 본질적으로 후방면(13)에 더 가까이 제공된, 후방 에미터 유형의 광전 디바이스(41)의 일부를 도시한다. 광전 디바이스(41)의 외주 외부벽(14)은 도 3에 도시되고 전술된 바와 같이 전방 에미터 디바이스(35)와 유사한 방식으로 본 발명의 제1양상에 따라 패시베이션된다.
도 6은 도 4에 도시되고 전술된 전방 에미터 디바이스(40)와 유사한, 본 발명의 제2양상에 따른 개구벽 패시베이션을 구비하는 후방 에미터 유형의 배면측 접촉 금속 랩 투과 광전 디바이스(42)의 일부를 도시한다. 도 6의 실시예에서, 광전 디바이스(42)의 외주 외부벽은 도 5에서 광전 디바이스(41)에 대해 도시된 바와 같이 패시베이션될 수 있다.
이 기술 분야에 통상의 지식을 가진 자라면 이해할 수 있는 바와 같이, 도 3 내지 도 6에 도시된 광전 디바이스에서, 전방면(12)과 후방면(13)은 적절한 유형의 추가적인 패시베이션 층(미도시)으로 커버될 수 있다.
특히 광전 디바이스의 제조를 간단히 하기 위해 외주 외부벽과 개구벽의 패시베이션을 광전 디바이스의 전방면 및/또는 후방면의 표면 패시베이션과 결합하는 것이 바람직하다.
도 7은 도 3 내지 도 6에 도시된 바와 같이 외부 외주벽(14)의 외부 에지(29) 또는 개구 에지(27) 위에 연장되는 제2유형의 패시베이션 층(각각 32, 37)이 참조 부호 (46)으로 표시된, 광전 디바이스의 전방면(12)을 커버하는, 배면측 접촉 금속 랩 투과 광전 디바이스(45)를 도시한다.
마찬가지로, 도 3 내지 도 6에 도시된 바와 같이 외부 외주 벽(14)의 외주 에지(30) 또는 개구 에지(28) 위에 연장되는 제2유형의 패시베이션 층(각각 33, 38)은 참조 부호 (47)로 표시된, 광전 디바이스의 후방면(13)을 커버할 수 있다.
전술한 바와 같이, 패시베이션 층(32, 37)은 바람직하게는 동일한 제2유형이어서 제2유형의 단일 패시베이션 층(46)이 도포되게 된다. 패시베이션 특성 외에, 패시베이션 층 또는 막(46)은 광전 디바이스에 의한 태양 복사선의 수집을 개선시키는 투명한 반사 방지 코팅을 형성할 수 있다. 패시베이션 층(32, 37)은 바람직하게는 동일한 제2유형이어서 제2유형의 단일 패시베이션 층(47)이 도포되게 된다.
도 1 내지 도 4 및 도 7에 도시된 바와 같이 소위 전방 에미터 설계의 경우에, 배면측 접촉 금속 랩 투과 광전 디바이스의 광전 디바이스의 외부 외주벽(14) 및/또는 개구(23) 내 pn 접합부(17)에서 분기(shunting) 저항 손실 및/또는 역 항복 효과는 제2유형의 패시베이션 층(32, 37)과 동일한 제1유형의 패시베이션 층(31, 36)을 지님으로써 이미 효과적으로 감소되는 것으로 발견되었다.
즉, 제2유형의 패시베이션 층 또는 막(32, 37)은 제1반도체 층(15)에 포함된 외주 외부 벽(14)의 영역의 적어도 일부 및 pn 접합부(17)에 걸쳐 결핍 구역(18)에 실질적으로 포함된 외주 외부 벽(14)의 영역의 적어도 일부를 커버한다.
바람직하게는, 광전 디바이스의 제조를 용이하게 하기 위해, 제1 및 제2유형의 패시베이션 층이 일체형인데, 즉, 이는, 예를 들어, 제2유형의 단일 패시베이션 층(48)이 광전 디바이스(50)의 전방면(12) 위에 연장되고 제3유형의 패시베이션 층(47)이 광전 디바이스(50)의 후방면(13) 위에 연장되는 배면측 접촉 금속 랩 투과 광전 디바이스(50)에 대해 도 8에 도시된 바와 같이 전방면(12)으로부터 단일 공정 단계에서 도포될 수 있는 단일 층 또는 막이다. 제3유형의 패시베이션 층(47)은 제2유형의 패시베이션 층(48)에 인접하고, 이 패시베이션 층(47, 48)은 서로 접하거나 패시베이션 층(47)은 전술된 바와 같이 외주 외부 벽(14)과 개구벽(24)에서 패시베이션 층(48)과 부분적으로 또는 완전히 중첩한다.
예를 들어, 도 5 및 도 6에 도시된 바와 같이 소위 배면측 에미터 설계의 경우에, 광전 디바이스의 개구(23) 및/또는 외부 외주벽(14) 내 pn 접합부(17)에서 분기 저항 손실 및/또는 역 항복 효과가 제3유형의 패시베이션 층과 동일한 제1유형의 패시베이션 층을 지님으로써 이미 효과적으로 감소된 것으로 발견되었다. 즉, 제3유형의 패시베이션 층 또는 막은 후방면(13)과 pn 접합부(17), 즉 외주 외부벽(14)과 개구벽(24)에서 결핍 구역(18)을 커버한다. 바람직하게는, 광전 디바이스의 제조를 용이하게 하기 위해, 제1 및 제2유형의 패시베이션 층은 일체형인데, 즉 이는 예를 들어 배면측 접촉 금속 랩 투과 광전 디바이스(55)에 대해 도 9에 도시된 바와 같이 후방면(13)으로부터 단일 공정 단계로 도포될 수 있는 것은 단일 층 또는 막(49)이다. 제2유형의 패시베이션 층(48)은 제3유형의 패시베이션 층(49)에 인접하다. 즉, 패시베이션 층(48, 49)은 서로 접하거나 패시베이션 층(48)은 외주 외부벽(14)과 개구벽(24)에서 패시베이션 층(49)과 부분적으로 또는 완전히 중첩하거나 커버한다.
제1, 제2, 및 제3유형의 패시베이션 층은 ALD 알루미늄 산화물에 대한 5nm와 같은 수 nm 내지 실리콘 산화물에 대한 수 마이크로미터 범위의 상이한 두께를 구비할 수 있다. 전방 에미터 설계의 경우에, 제1 및 제2유형의 패시베이션 층은 제3유형의 패시베이션 층에 비해 더 얇거나 덜 두꺼울 수 있다. 후방 에미터 설계의 경우에, 제1 및 제3유형의 패시베이션 층은 제2유형의 패시베이션 층에 비해 더 얇거나 덜 두꺼울 수 있다.
배면측 접촉 금속 랩 투과 광전 디바이스의 경우에, 개구(23) 내 패시베이션 층은 개구벽(23)을 커버하는 전기 절연 재킷을 형성하여 적어도 하나의 개구(23)에 배열된 전기 전도성 전극으로부터 층상화된 구조(11)를 전기적으로 절연시킬 수 있다. 그러나, 본 발명의 일 실시예에서 개구 내 패시베이션 층의 유형을 최적으로 선택하기 위하여, 별도의 절연 재킷이 도 10에 개략적으로 도시된 바와 같이 개구벽(24)으로부터 보았을 때 패시베이션 층의 상부에 있는 개구(23)에 제공될 수 있다.
도 10은 전기 전도성 플러그(56)가 전방 접촉부(19)를 후방면(13)에 있는 접촉 배열(26)에 연결하는, 도 8의 배면측 접촉 금속 랩 투과 광전 디바이스(50)를 도시한다. 개구(23)에서, 전기 절연 재킷(57)이 플러그(56)를 둘러싼다.
이 기술 분야에 통상의 지식을 가진 자라면 추가적인 패시베이션 층을 구비하는 추가적인 층이 광전 디바이스의 효율을 개선시키기 위해 제1, 제2 또는 제3유형의 패시베이션 층에 도포될 수 있다는 것을 이해할 수 있을 것이다. 본 발명의 목적을 위하여, 이 추가적인 층은 더 설명되지 않는다.
실리콘 벌크 웨이퍼 대신에, 본 발명의 개시 내용은 층상화된 구조가 박막 바디를 구비하고 제1 및 제2반도체 층이 박막 바디 상에 도포되어 있는 광전 디바이스에 마찬가지로 도포될 수 있다.
발명의 내용란에 설명된 바와 같이 도면에 도시된 여러 패시베이션 층(31, 32, 33; 36, 37, 38; 46, 47, 48, 49)은 플라즈마 개선 화학적 증기 증착(PECVD: Plasma Enhanced Chemical Vapour Deposition) 공정에 후속하여 바람직하게는 증착 후 어닐링 공정, 에칭 기술에 의해, 원자 층 증착(ALD: Atomic Layer Deposition)에 의해, 또는 증착되는 패시베이션 물질이 패시베이션되는 표면에 도포되는 액체에 포함되어 있는 소위 습식 공정과 같은 임의의 알려진 표면 패시베이션 기술에 의해 도포될 수 있다. 패시베이션 층 또는 막은 또한 예를 들어, 스프레이 방법을 사용하여 도포될 수 있다.
제1, 제2, 및 제3유형의 패시베이션 층이 도포되는 순서는 변할 수 있다. 일 실시예에서 예를 들어 도 3, 도 4 및 도 5, 도 6을 참조하여, pn 접합부(17)에 걸쳐 결핍 구역(18)을 실질적으로 커버하는 하나 또는 둘 모두의 제1유형의 패시베이션 층(31; 36)은 전방면(12) 또는 후방면(13) 중 어느 하나로부터 제일 먼저 도포되고 나서, 예를 들어 선택적인 에칭 단계에 의하여 전방면(12) 또는 후방면(13)으로부터 및 제1반도체 층(15) 및/또는 제2반도체 층(16)에 실질적으로 포함된 외주 외부벽(14) 및/또는 개구벽(24)의 일부로부터 제1유형의 패시베이션 층(31; 36)의 양을 제거한다.
도 3 및 도 4에 도시된 전방 에미터 설계의 경우에, 제1유형의 패시베이션 층(31; 36)은 바람직하게는 전방면(12)으로부터 도포되는 것으로 이해된다. 도 5 및 도 6에 도시된 바와 같이 후방 에미터 설계의 경우에, 제1유형의 패시베이션 층은 바람직하게는 후방면(13)으로부터 도포된다.
다음으로, 제2유형의 패시베이션 층(32; 37)은 제1유형의 패시베이션 층(31; 36)에 인접하도록 전방면(12)으로부터 도포될 수 있다. 제3유형의 패시베이션 층(33; 38)은 제1유형의 패시베이션 층(31; 36)에 인접하도록 후방면(13)으로부터 도포될 수 있다. 제2유형의 패시베이션 층(32; 37)과 제3유형의 패시베이션 층(33; 38)은 제1유형의 패시베이션 층(31; 36)과 적어도 부분적으로 중첩할 수 있는 것이 주목된다. 필요한 경우, 제2유형(32; 37) 및/또는 제3유형(33; 38)의 패시베이션 층은 예를 들어, 패시베이션 층(31, 32, 33, 및 36, 37, 38)에 비해 패시베이션 층의 상이한 유형을 사용하여 전방면(12) 및/또는 후방면(13)에 표면 패시베이션을 도포하기 위해 필요한 경우 선택적인 에칭에 의하여 전방면(12) 및/또는 후방면(13)으로부터 제거될 수 있다.
후자의 제거는 도 7의 실시예에 도시된 바와 같이 제2유형의 패시베이션 층(32; 37)이 전방면(12) 위에 연장되고 제3유형의 패시베이션 층(33; 38)이 후방면(13) 위에 연장되여 패시베이션 층(46, 47)을 각각 형성하는 경우에는 물론 도포되지 않을 수 있다.
전방 에미터 설계의 광전 디바이스의 경우에, 만약 중첩하는 경우 제3유형의 패시베이션 층(33; 38)이 제2유형의 패시베이션 층(32; 37)의 상부에 항상 있는 것을 보장하기 위하여 제3유형의 패시베이션 층(33; 38) 앞에 제2유형의 패시베이션 층(32; 37)을 도포하는 것이 바람직하다. 배면측 혹은 후방 에미터 설계의 광전 디바이스의 경우에, 만약 중첩하는 경우 제2유형의 패시베이션 층(32; 37)이 제3유형의 패시베이션 층(33; 38)의 상부에 항상 있는 것을 보장하기 위하여 제2유형의 패시베이션 층(32; 37) 앞에 제3유형의 패시베이션 층(33; 38)을 도포하는 것이 바람직하다.
도 8에 도시된 패시베이션 층(48)과 같이 제1 및 제2유형의 패시베이션 층들이 일체형인 전방 에미터 설계의 광전 디바이스의 실시예에서, 제3유형의 패시베이션 층(49)이 후방면(13)으로부터 도포되기 전에 이 패시베이션 층(48)이 전방면(12)으로부터 도포된다.
도 9에 도시된 패시베이션 층(49)과 같은 제1 및 제3유형의 패시베이션 층이 일체형인 후방 에미터 설계의 광전 디바이스의 실시예에서, 제2유형의 패시베이션 층(48)이 전방면(12)으로부터 도포되기 전에 이 패시베이션 층(49)이 후방면(13)으로부터 도포된다.
패시베이션 층(48, 49)은 부분적으로 중첩되게 인접하여 형성될 수 있다. 에칭은 연속적인 도포 단계들 사이에 요구되어 필요시마다 외주 외부 벽(14) 및/또는 개구벽(24)의 원치않는 영역으로부터 패시베이션 물질을 제거할 수 있다.
다른 실시예에서, 제2 및 제3유형(33; 38)의 패시베이션 층(32; 37)은 예를 들어 전방면(12)과 후방면(13)으로부터 각각 제일 먼저 형성될 수 있고, 이후 pn 접합부(17)에 걸쳐 결핍 구역(18)에 포함된 외주 외부벽(14) 및/또는 개구벽(24)의 일부를 실질적으로 커버하는 제2 및 제3유형(33; 38)의 패시베이션 층(32; 37)의 적어도 일부가 제거된다. 이 제거는 예를 들어 제1유형의 패시베이션 층(31; 36)이 도포되는 위치에서 외주 외부벽(14) 및/또는 개구벽(24)을 커버하는 패시베이션 층(들)을 따라 선택적으로 스위프(sweep)되는 브러시 또는 스폰지 등에 도포되는 선택적인 습식 에칭 물질을 사용함으로써 수행될 수 있다. 이 제거 후에, 제1유형의 패시베이션 층(31; 36)은 제2 및 제3유형(33; 38)의 패시베이션 층(32; 37)에 인접하도록 이렇게 노출된 영역에 도포된다.
제1, 제2, 및 제3유형의 패시베이션 층을 제거하기에 적절한 에칭 물질은 통상의 지식을 가진 자에게 알려져 있어서 추가적인 설명이 필요치 않다. 이 기술 분야에 통상의 지식을 가진 자라면 예를 들어 세정 단계와 같은 추가적인 단계들이 요구될 수 있다는 것을 이해할 수 있을 것이다.
패시베이션 층 각각은 외부벽 및/또는 개구에서 원치않는 표면 재결합을 최적으로 감소시키기 위해 층상화된 구조의 외주 외부벽 및/또는 개구에 노출된 특정 반도체 층에 개별적으로 선택되어 일치될 수 있다. 특히, 광전 디바이스의 노출된 벽 또는 영역을 일반적으로 형성하는 외부 벽(14) 및/또는 개구벽(24)에서 pn 접합부 또는 결핍 구역에 걸쳐 반도체 층들 사이에 누설 전류로 인한 단락 또는 분기 저항 손실 및/또는 역 항복 효과가 바람직하게는 실질적으로 전기적으로 중성인 유효 표면 전하 밀도를 구비하는 적절한 패시베이션 물질을 선택함으로써 효과적으로 방지되거나 감소될 수 있다.
본 발명의 목적을 위하여, 적절한 전기적으로 중성인 또는 실질적으로 전기적으로 중성인 유효 표면 전하 밀도를 구비하는 제1유형의 패시베이션 층을 형성하는 패시베이션 물질은 비정질 실리콘, 어닐링된 실리콘 이산화물 등이다.
제1 또는 제2반도체 층에서 각각 제2 및 제3유형의 패시베이션 층을 형성하기에 적절한 패시베이션 물질은 대응하는 반도체 층보다 더 높고 반대 유형의 유효 표면 전하 밀도를 구비하여야 한다.
본 발명의 목적을 위하여 10-10 ㎝-2보다 더 큰 유효 표면 전하 밀도(Qf)는 효과적인 패시베이션을 제공하는데, 즉 반도체 층의 원치않는 표면 재결합을 효과적으로 감소시키는 것으로 발견되었다. 이 유형의 패시베이션 물질은 예를 들어, 실리콘 질화물, 실리콘 이산화물, 실리콘 탄화물, 티타늄 이산화물, 알루미늄 산화물, 하프늄 산화물 등이다.
예를 들어, 실리콘 질화물, 실리콘 이산화물, 및 실리콘 탄화물은 n 유형 반도체 물질의 패시베이션을 제공하는데 사용되는 반면, 예를 들어 알루미늄 산화물, 티타늄 산화물 및 하프늄 산화물은 예를 들어 p 유형의 반도체 물질의 패시베이션을 제공하는데 사용된다.
전술된 바와 같이 외주 외부벽의 패시베이션과 개구 패시베이션을 구비하는 배면측 접촉 금속 랩 투과 광전 디바이스에서 외주 외부 벽과 개구의 제1, 제2, 및 제3유형의 패시베이션 층에 대해 적어도 부분적으로 상이한 물질이 각각 선택될 수 있는 것이 주목된다.
전술된 바와 같이 외주 외부벽(14)과 개구벽(24)을 패시베이션하기 위한 패시베이션 층이 도포된 후에, 전기 배선 등이 전방면(12)과 후방면(13)에 도포될 수 있고, 예를 들어 임의의 알려진 증착 공정을 사용하여 이 패시베이션 층의 상부에 추가적인 층이 도포될 수 있다. 이들 단계는 통상의 지식을 가진 자에게는 잘 알려진 것이다.
본 발명은 또한 각 pn 접합부(17) 및 반도체 층(15, 16)에서 최적의 패시베이션 층(31, 32, 33 또는 36, 37, 38) 또는 패시베이션 층의 결합이 전술된 바에 따라 도포되도록 다중 접합 또는 헤테로 접합 광전 디바이스라고도 지칭되는, 복수의 적층된 제1 및 제2반도체 층(15, 16) 및 pn 접합부(17)를 구비하는 광전 디바이스에 적용가능하다.
도 11은 본 발명에 따라 복수의 전기적으로 연결된 배면측 접촉 금속 랩 투과 광전 디바이스 또는 태양광 셀(61)을 구비하는 광전 모듈(60)의 실시예를 도시한다. 지지부(64) 위 접촉 배열(62)은 광전 디바이스(61)의 배면측 접촉부의 전기 패턴과 일치하도록 한정된다. 솔더 페이스트(63)는 각 광전 디바이스(61)의 배면측 접촉부와 접촉 배열(62)을 전기적으로 연결하기 위해 작은 원으로 도시된 각 접촉 위치에 도포된다. 광전 디바이스(61)는 접촉 위치들이 일치하도록 접촉 배열(62) 위에 위치된다. 솔더 페이스트(63)를 가열함으로써, 배면측 접촉부는 접촉 배열(62)에 전기적으로 연결된다. 유리 판과 같은 투명한 판(65)은 광전 디바이스(61)를 커버하고 보호한다.
본 발명은 본 명세서에 구체적으로 설명된 것과 다르게 실시될 수 있고, 전술된 실시예와 예시는 통상의 지식을 가진 자에게 설명을 하기 위한 것으로 의도된 것이다. 본 발명의 범위는 첨부된 청구범위에 의해서만 제한된다.

Claims (30)

  1. - 외주 외부벽, 광 복사선을 수신하는 전방면 및 상기 전방면의 반대쪽 후방면을 구비하는 층상화된 구조;
    - 전기 접촉 배열(electrical contact arrangement);
    - 상기 전방면에 인접하여 연장되고 상기 접촉 배열에 연결된 적어도 하나의 전방 전기 접촉부(electrical front contact)를 구비하는 제1전도성 유형의 제1반도체 층;
    - 상기 제1층에 인접하여 연장되고 상기 접촉 배열에 연결된 적어도 하나의 후방 전기 접촉부(electrical rear contact)를 구비하는 제2전도성 유형의 제2반도체 층을 포함하되,
    - 상기 제1 및 제2층이 pn 접합부에 의해 분리되도록 상기 제1 및 제2전도성 유형은 반대 극성이고,
    - 상기 제1 및 제2층이 상기 외부벽으로 연장되는 것인, 광전 디바이스에 있어서,
    - 상기 pn 접합부에 걸쳐 상기 결핍 구역에 실질적으로 포함된 상기 외부 벽의 적어도 일부를 커버하는 제1유형의 패시베이션 층;
    - 상기 제1반도체 층에 포함된 상기 외부벽의 적어도 일부를 커버하고 상기 제1유형의 상기 패시베이션 층에 인접한 제2유형의 패시베이션 층; 및
    - 상기 제2반도체 층에 포함된 상기 외부 벽의 적어도 일부를 커버하고 상기 제1유형의 상기 패시베이션 층에 인접한 제3유형의 패시베이션 층을 포함하는 것을 특징으로 하는 광전 디바이스.
  2. - 광 복사선을 수신하는 전방면, 및 상기 전방면의 반대쪽 후방면을 구비하는 층상화된 구조;
    - 상기 후방면에 있는 전기 접촉 배열;
    - 상기 전방면에 인접하여 연장되어 적어도 하나의 전방 전기 접촉부를 구비하는 제1전도성 유형의 제1반도체 층; 및
    - 상기 제1층에 인접하여 연장되고 상기 접촉 배열에 연결된 적어도 하나의 후방 전기 접촉부를 구비하는 제2전도성 유형의 제2반도체 층을 포함하되,
    - 상기 제1 및 제2층이 pn 접합부에 의해 분리되도록 상기 제1 및 제2전도성 유형은 반대 극성이고,
    - 상기 층상화된 구조는 상기 전방면으로부터 상기 후방면으로 연장되는 적어도 하나의 개구를 포함하며, 상기 개구는 개구벽에 의해 한정되고, 상기 적어도 하나의 전방 전기 접촉부를 상기 후방면에 있는 상기 전기 접촉 배열에 연결하는 전기 접촉 경로를 구비하는 것인, 광전 디바이스에 있어서,
    - 상기 적어도 하나의 개구에서 연장되어, 상기 pn 접합부에 걸쳐 결핍 구역에 실질적으로 포함된 상기 개구벽의 적어도 일부를 커버하는 제1유형의 패시베이션 층;
    - 상기 제1유형의 상기 패시베이션 층에 인접하게 상기 적어도 하나의 개구에서 연장되고 상기 제1반도체 층에 포함된 상기 개구벽의 적어도 일부를 커버하는 제2유형의 패시베이션 층; 및
    - 상기 제1유형의 상기 패시베이션 층에 인접하게 상기 적어도 하나의 개구에서 연장되고 상기 제2반도체 층에 포함된 상기 개구벽의 적어도 일부를 커버하는 제3유형의 패시베이션 층을 포함하는 것을 특징으로 하는 광전 디바이스.
  3. 제2항에 있어서, 상기 층상화된 구조는 외주 외부벽을 포함하고, 상기 제1 및 제2층은 상기 외부벽으로 연장되며, 상기 pn 접합부에 걸쳐 상기 결핍 구역에 실질적으로 포함된 상기 외부벽의 적어도 일부는 상기 제1유형의 패시베이션 층에 의해 커버되고, 상기 제1층에 포함된 상기 외부 벽의 적어도 일부는 상기 제1유형의 상기 패시베이션 층에 인접한 상기 제2유형의 패시베이션 층에 의해 커버되며, 상기 제2층에 포함된 상기 외부벽의 적어도 일부는 상기 제1유형의 상기 패시베이션 층에 인접한 상기 제3유형의 패시베이션 층에 의해 커버되는 것인 광전 디바이스.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제2유형의 상기 패시베이션 층은 상기 전방면 위에 연장되는 것인 광전 디바이스.
  5. 제4항에 있어서, 상기 제2유형의 상기 패시베이션 층은 상기 제1유형의 상기 패시베이션 층과 동일한 것인 광전 디바이스.
  6. 제5항에 있어서, 상기 제1 및 제2유형의 상기 패시베이션 층은 일체형인 것인 광전 디바이스.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 제3유형의 상기 패시베이션 층은 상기 후방면 위에 연장되는 것인 광전 디바이스.
  8. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제3유형의 상기 패시베이션 층은 상기 후방면 위에 연장되고, 상기 제3유형의 상기 패시베이션 층은 상기 제1유형의 상기 패시베이션 층과 동일한 것인 광전 디바이스.
  9. 제8항에 있어서, 상기 제1 및 제3유형의 상기 패시베이션 층은 일체형인 것인 광전 디바이스.
  10. 제1항 내지 제4항 및 제7항 중 어느 한 항에 있어서, 상기 제1유형의 상기 패시베이션 층은 실질적으로 중성인 유효 표면 전하 밀도를 구비하는 것인 광전 디바이스.
  11. 제10항에 있어서, 상기 제1유형의 상기 패시베이션 층은 비정질 실리콘 및 어닐링된 실리콘 이산화물 중 하나를 포함하는 것인 광전 디바이스.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서, 상기 제2유형의 상기 패시베이션 층은 상기 제1층보다 더 높고 반대 유형의 유효 표면 전하 밀도를 구비하는 것인 광전 디바이스.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서, 상기 제3유형의 상기 패시베이션 층은 상기 제2층보다 더 높고 반대 유형의 유효 표면 전하 밀도를 구비하는 것인 광전 디바이스.
  14. 제1항 내지 제13항 중 어느 한 항에 있어서, 상기 제1반도체 층은 n 유형 전도성이고, 상기 제2유형의 상기 패시베이션 층은 실리콘 질화물, 실리콘 이산화물 중 하나를 포함하며, 상기 제2반도체 층은 p 유형 전도성이고, 상기 제3유형의 상기 패시베이션 층은 알루미늄 산화물, 티타늄 이산화물, 하프늄 산화물 중 하나를 포함하는 것인 광전 디바이스.
  15. 제1항 내지 제14항 중 어느 한 항에 있어서, 상기 제1반도체 층은 p 유형 전도성이고, 상기 제2유형의 상기 패시베이션 층은 알루미늄 산화물, 티타늄 이산화물, 하프늄 산화물 중 하나를 포함하며, 상기 제2반도체 층은 n 유형 전도성이고, 상기 제3유형의 상기 패시베이션 층은 실리콘 질화물, 실리콘 이산화물, 실리콘 탄화물 중 하나를 포함하는 것인 광전 디바이스.
  16. 선행하는 청구항들 중 제2항을 인용하는 어느 한 항에 있어서, 상기 패시베이션 층은 상기 적어도 하나의 개구에 배열된 전기적으로 전도성 전극으로부터 상기 층상화된 구조를 전기적으로 절연시키는 상기 적어도 하나의 개구의 상기 개구 벽을 커버하는 전기적인 절연 재킷을 형성하는 것인 광전 디바이스.
  17. 제1항 내지 제16항 중 어느 한 항에 있어서, 상기 층상화된 구조는 평면 반도체 바디를 포함하고, 상기 제1 및 제2반도체 층은 상기 반도체 바디의 인접한 영역의 도팅(doting)에 의하여 형성되는 것인 광전 디바이스.
  18. 제1항 내지 제16항 중 어느 한 항에 있어서, 상기 층상화된 구조는 박막 바디를 포함하고, 상기 제1 및 제2반도체 층은 상기 박막 바디에 도포되는 것인 광전 디바이스.
  19. 제1항 내지 제18항 중 어느 한 항에 있어서, 상기 제1, 제2 및 제3유형의 상기 패시베이션 층 중 적어도 하나를 커버하는 적어도 하나의 추가적인 커버 층을 더 포함하는 것인 광전 디바이스.
  20. 제1항 내지 제19항 중 어느 한 항에 있어서, 복수의 제1 및 제2반도체 층, pn 접합부 및 상기 제1, 제2 및 제3유형 중 어느 하나의 유형의 복수의 패시베이션 층을 포함하는 것인 광전 디바이스.
  21. 외주 외부벽, 광 복사선을 수신하는 전방면, 및 상기 전방면의 반대쪽 후방면을 구비하는 층상화된 구조를 포함하는 광전 디바이스를 제조함에 있어서,
    - 상기 전방면에 인접하여 상기 외부벽으로 연장되고 적어도 하나의 전방 전기 접촉부를 구비하는 제1전도성 유형의 제1반도체 층을 제공하는 단계;
    - 상기 제1반도체 층에 인접하여 상기 외부벽으로 연장되고 적어도 하나의 후방 전기 접촉부를 구비하는 제2전도성 유형의 제2반도체 층을 제공하는 단계;
    - 전기 접촉 배열을 제공하는 단계; 및
    - 상기 적어도 하나의 전방 및 후방 접촉부를 상기 전기 접촉 배열에 전기적으로 연결하는 단계를 포함하되,
    - 상기 제1 및 제2반도체 층이 pn 접합부에 의하여 분리되도록 상기 제1 및 제2전도성 유형은 반대 극성인 것인, 상기 광전 디바이스를 제조하는 방법에 있어서,
    - 제1유형의 패시베이션 층에 의해 상기 pn 접합부에 걸쳐 결핍 구역에 실질적으로 포함된 상기 외주 외부벽의 적어도 일부를 커버하는 단계;
    - 상기 제1유형의 상기 패시베이션 층에 인접한 제2유형의 패시베이션 층에 의해 상기 제1반도체 층에 포함된 상기 외주 외부벽의 적어도 일부를 커버하는 단계; 및
    - 상기 제1유형의 상기 패시베이션 층에 인접한 제3유형의 패시베이션 층에 의해 상기 제2반도체 층에 포함된 상기 외주 외부벽의 적어도 일부를 커버하는 단계를 포함하는 것을 특징으로 하는 광전 디바이스의 제조 방법.
  22. 광 복사선을 수신하는 전방면 및 상기 전방면의 반대쪽 후방면을 구비하는 층상화된 구조를 포함하는 광전 디바이스를 제조함에 있어서,
    - 상기 전방면에 인접하여 연장되고 적어도 하나의 전방 전기 접촉부를 구비하는 제1전도성 유형의 제1반도체 층을 제공하는 단계;
    - 상기 1 층에 인접하여 연장되고 적어도 하나의 후방 전기 접촉부를 구비하는 제2전도성 유형의 제2반도체 층을 제공하는 단계;
    - 상기 전방면으로부터 상기 후방면으로 연장되는 개구벽에 의해 한정된 적어도 하나의 개구를 제공하는 단계;
    - 상기 후방면에 전기 접촉 배열을 제공하는 단계;
    - 상기 적어도 하나의 후방 접촉부를 상기 전기 접촉 배열에 전기적으로 연결하는 단계; 및
    - 상기 적어도 하나의 개구를 통해 상기 적어도 하나의 전방 전기 접촉부를 상기 전기 접촉 배열에 전기적으로 연결하는 전기 접촉 경로를 제공하는 단계를 포함하되,
    상기 제1 및 제2층이 pn 접합부에 의하여 분리되도록 상기 제1 및 제2전도성 유형은 반대 극성인 것인, 상기 광전 디바이스를 제조하는 방법에 있어서,
    - 제1유형의 패시베이션 층에 의해 상기 pn 접합부에 걸쳐 결핍 구역에 실질적으로 포함된 상기 개구벽의 적어도 일부를 커버하는 단계;
    - 상기 제1유형의 상기 패시베이션 층에 인접한 제2유형의 패시베이션 층에 의해 상기 제1반도체 층에 포함된 상기 개구벽의 적어도 일부를 커버하는 단계; 및
    - 상기 제1유형의 상기 패시베이션 층에 인접한 제3유형의 패시베이션 층에 의해 상기 제2반도체 층에 포함된 상기 개구벽의 적어도 일부를 커버하는 단계를 포함하는 것을 특징으로 하는 광전 디바이스의 제조 방법.
  23. 제22항에 있어서, 상기 층상화된 구조는 외주 외부벽을 포함하고, 상기 제1 및 제2층은 상기 외부 벽으로 연장되며, 상기 방법은,
    - 상기 제1유형의 패시베이션 층에 의해 상기 pn 접합부에 걸쳐 상기 결핍 구역에 실질적으로 포함된 상기 외부 벽의 적어도 일부를 커버하는 단계;
    - 상기 제1유형의 상기 패시베이션 층에 인접한 상기 제2유형의 패시베이션 층에 의해 상기 제1유형에 포함된 상기 외부벽의 적어도 일부를 커버하는 단계; 및
    - 상기 제1유형의 상기 패시베이션 층에 인접한 상기 제3유형의 패시베이션 층에 의해 상기 제2층에 포함된 상기 외부벽의 적어도 일부를 커버하는 단계를 더 포함하는, 광전 디바이스의 제조 방법.
  24. 제21항 내지 제23항 중 어느 한 항에 있어서, 상기 제1유형의 상기 패시베이션 층은 상기 전방면과 상기 후방면 중 어느 하나로부터 도포되고 나서, 상기 전방면과 후방면 중 어느 하나로부터 및 상기 제1반도체 층과 상기 제2반도체 층에 실질적으로 포함된 상기 층상화된 구조의 일부로부터 상기 제1유형의 상기 패시베이션 층이 제거되고, 이어서 상기 제1유형의 상기 패시베이션 층에 인접하도록 상기 전방면으로부터 상기 제2유형의 상기 패시베이션 층을 도포하고, 상기 제1유형의 상기 패시베이션 층에 인접하도록 상기 후방면으로부터 상기 제3유형의 상기 패시베이션 층을 도포하는 것인, 광전 디바이스의 제조 방법.
  25. 제24항에 있어서, 상기 제2유형 및/또는 제3유형의 상기 패시베이션 층 중 어느 하나는 상기 전방면 및 상기 후방면 중 어느 하나로부터 제거되는 것인, 광전 디바이스의 제조 방법.
  26. 제24항에 있어서, 상기 광전 디바이스는 전방 에미터 설계이고, 상기 제2유형의 상기 패시베이션 층은 상기 제3유형의 상기 패시베이션 층에 앞 도포되는 것인, 광전 디바이스의 제조 방법.
  27. 제24항에 있어서, 상기 광전 디바이스는 후방 에미터 설계이고, 상기 제3유형의 상기 패시베이션 층은 상기 제2유형의 상기 패시베이션 층에 앞서 도포되는 것인, 광전 디바이스의 제조 방법.
  28. 제21항 내지 제23항 중 어느 한 항에 있어서, 상기 제1 및 제2유형의 상기 패시베이션 층은 일체형이고, 상기 일체형 패시베이션 층은 상기 전방면으로부터 도포되고 이후 상기 제3유형의 상기 패시베이션 층이 상기 후방면으로부터 도포되는 것인, 광전 디바이스의 제조 방법.
  29. 제21항 내지 제23항 중 어느 한 항에 있어서, 상기 제1 및 제3유형의 상기 패시베이션 층은 일체형이고, 상기 일체형 패시베이션 층은 상기 후방면으로부터 도포되고 이후 상기 제2유형의 상기 패시베이션 층이 상기 전방면으로부터 도포되는 것인, 광전 디바이스의 제조 방법.
  30. 제1항 내지 제29 항 중 어느 한 항에 있는 복수의 전기적으로 연결된 광전 디바이스를 구비하는 광전 모듈.
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