KR100927725B1 - 태양 전지 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은 개선된 공정을 가지는 태양 전지의 제조 방법 및 이에 의해 제조된 태양 전지에 관한 것이다. 본 발명에 따른 태양 전지는, 서로 반대되는 제1 면과 제2 면을 가지며 비아홀을 구비하는 반도체 기판, 상기 반도체 기판의 제1 면 부근에 형성되며 상기 비아홀과 인접한 부분에서 상기 제2 면까지 연장되는 에미터, 상기 반도체 기판에서 상기 에미터와 p-n 접합을 형성하는 베이스, 상기 에미터에 전기적으로 연결되는 제1 전극, 및 상기 베이스에 전기적으로 연결되는 제2 전극을 포함한다. 상기 제1 전극은, 상기 반도체 기판의 제1 면에 형성되는 제1 전극부와, 상기 비아홀을 통해 상기 제1 전극부와 연결되며 상기 반도체 기판의 제2 면에 형성되는 제2 전극부를 포함하고, 상기 에미터에 대향하는 상기 제1 전극부의 계면과 상기 에미터에 대향하는 상기 제2 전극부의 계면이 서로 다른 구조를 가진다.
태양 전지, 절연막, 파이어 스루, 전극
Description
본 발명은 태양 전지 및 이의 제조 방법에 관한 것으로서, 좀더 상세하게는 개선된 공정을 가지는 태양 전지의 제조 방법 및 이에 의해 제조된 태양 전지에 관한 것이다.
태양 전지는 태양 에너지로부터 전기 에너지를 생성하는 전지로서, 친환경적이고 에너지원이 무한할 뿐만 아니라 수명이 긴 장점이 있다. 태양 전지는 태양 에너지로부터 전기 에너지를 생성하는 방식에 따라 반도체 태양 전지, 염료 감응 태양 전지 등으로 구분될 수 있다.
이 중 반도체 태양 전지에서는 반도체 기판에 형성된 서로 다른 전도성 타입(conductive type)을 가지는 에미터와 베이스에 의해 p-n 접합이 형성된다. 그리고 에미터에 전기적으로 연결되는 제1 전극과 베이스에 전기적으로 연결되는 제2 전극이 구비된다. 반도체 기판의 전면에는 반사 방지막이 형성될 수 있다.
일반적으로 제1 전극은 반도체 기판의 전면에 형성되고 제2 전극은 반도체 기판의 후면에 형성된다. 저항을 줄이기 위하여 제1 전극의 면적을 넓히게 되면, 제1 전극이 반도체 기판의 전면으로 입사되는 광을 차단하여 쉐이딩 손실(shading loss)이 증가하게 된다.
이러한 쉐이딩 손실을 방지하기 위하여 제1 전극을 반도체 기판의 전면에 형성되는 전면부와 반도체 기판의 후면에 형성되는 후면부로 나누어 형성하고 이들을 비아홀로 연결한 구조가 반도체 태양 전지에 적용되고 있다.
이러한 제1 전극의 전면부와 후면부는 전극 형성용 페이스트를 도포한 후 소성하여 형성될 수 있다. 전면부와 후면부의 소성 공정에서는, 전극 형성용 페이스트가 반사 방지막 등을 식각하는 파이어 스루(fire through)가 일어나도록 열처리 하여 에미터와 제1 전극을 전기적으로 연결한다.
그런데, 반사 방지막은 반도체 기판의 전면에서 상대적으로 두꺼운 두께로 형성되며 비아홀의 내벽과 반도체 기판의 후면에서는 상대적으로 얇은 두께로 형성되거나 형성되지 않는다. 그리고 에미터도 비아홀의 내벽과 반도체 기판의 후면에서 상대적으로 얇게 형성될 수 있다. 이에 따라 소성 공정에서 비아홀의 내벽과 반도체 기판의 후면에 형성된 전극 형성용 페이스트가 에미터를 손상시킬 수 있다. 이에 의해 션트(shunt)가 일어날 수 있으며 이에 따라 병렬 저항(shunt resistance)을 낮출 수 있다. 결과적으로 태양 전지의 충실도(fill factor) 및 광전변환 효율이 저하될 수 있다.
본 발명은 상술한 문제점을 해결하기 위한 것으로, 제1 전극과 에미터 사이 의 션트를 방지하여 충실도 및 광전변환 효율을 향상할 수 있는 태양 전지 및 이의 제조 방법을 제공한다.
본 발명에 따른 태양 전지는, 서로 반대되는 제1 면과 제2 면을 가지며 비아홀을 구비하는 반도체 기판, 상기 반도체 기판의 제1 면 부근에 형성되며 상기 비아홀과 인접한 부분에서 상기 제2 면까지 연장되는 에미터, 상기 반도체 기판에서 상기 에미터와 p-n 접합을 형성하는 베이스, 상기 에미터에 전기적으로 연결되는 제1 전극, 및 상기 베이스에 전기적으로 연결되는 제2 전극을 포함한다. 상기 제1 전극은, 상기 반도체 기판의 제1 면에 형성되는 제1 전극부와, 상기 비아홀을 통해 상기 제1 전극부와 연결되며 상기 반도체 기판의 제2 면에 형성되는 제2 전극부를 포함한다. 상기 에미터에 대향하는 상기 제1 전극부의 계면과 상기 에미터에 대향하는 상기 제2 전극부의 계면이 서로 다른 구조를 가진다.
상기 제1 전극부의 계면은, 상기 에미터와 전기적으로 연결되는 전도성 결정을 구비할 수 있다. 상기 전도성 결정은 역 피라미드(inverted pyramid) 형상을 가질 수 있다.
상기 제2 전극부의 계면은, 상기 에미터와 면 대향 구조를 가질 수 있다.
상기 비아홀 내에서 상기 제2 전극부의 계면과 상기 에미터가 서로 접촉할 수 있다.
상기 태양 전지는, 상기 반도체 기판의 제1 면 위에 형성되는 제1 부분과 상기 비아홀의 내벽에 형성되는 제2 부분을 포함하는 절연막을 더 포함할 수 있다. 이 때, 상기 제2 부분은 상기 제2 전극부와 상기 에미터 사이에 위치할 수 있다.
상기 제2 부분은 상기 비아홀의 내벽을 덮는 막 형태일 수 있다. 상기 절연막은 반사 방지막일 수 있으며, 실리콘 질화물을 포함할 수 있다.
한편, 본 발명에 따른 태양 전지의 제조 방법은, p-n 접합을 형성하는 베이스와 에미터를 포함하며 비아홀을 구비하는 반도체 기판을 준비하는 단계, 상기 반도체 기판 위에 제1 전극부 형성용 페이스트를 도포하는 단계, 상기 제1 전극부 형성용 페이스트를 제1 온도에서 열처리하여 제1 전극부를 형성하는 제1 열처리 단계, 상기 비아홀 내부와 상기 제1 면에 반대되는 상기 반도체 기판의 제2 면에 제2 전극부 형성용 페이스트를 도포하는 단계, 및 상기 제2 전극부 형성용 페이스트를 상기 제1 온도보다 낮은 제2 온도에서 열처리하여 상기 제1 전극부에 전기적으로 연결되는 제2 전극부를 형성하는 제2 열처리 단계를 포함한다.
상기 제1 열처리 단계에서, 상기 에미터에 대향하는 상기 제1 전극부의 계면에 상기 에미터와 연결되는 전도성 결정이 형성될 수 있다. 상기 전도성 결정은 역 피라미드 형상을 가질 수 있다.
상기 제1 열처리 단계에서는 파이어 스루(fire through)가 일어날 수 있다.
상기 에미터에 대향하는 상기 제2 전극부의 계면과 상기 에미터는 면 대향할수 있다. 상기 제2 열처리 단계에서는 파이어 스루가 일어나지 않을 수 있다.
상기 반도체 기판을 준비하는 단계와 상기 제1 전극부 형성용 페이스트를 도포하는 단계 사이에, 상기 반도체 기판의 제1 면과 상기 비아홀 내벽에 절연막을 형성하는 단계를 더 포함할 수 있다. 상기 제1 열처리 단계에서 상기 제1 전극부 형성용 페이스트가 상기 절연막 중 상기 반도체 기판의 제1 면에 형성되는 부분을 식각하고, 상기 제2 열처리 단계에서 상기 제2 전극부 형성용 페이스트는 상기 절연막 중 상기 비아홀 내벽의 형성되는 부분을 식각하지 않을 수 있다.
상기 제1 전극부 형성용 페이스트와 상기 제2 전극부 형성용 페이스트가 서로 동일한 물질일 수 있다.
상기 반도체 기판을 준비하는 단계와 상기 제1 전극부 형성용 페이스트를 도포하는 단계 사이에, 상기 반도체 기판의 제2 면에 제2 전극 형성용 페이스트를 도포하는 단계를 더 구비할 수 있다. 그리고 상기 제1 열처리 단계에서 상기 제2 전극 형성용 페이스트를 상기 제1 온도에서 함께 열처리하여 제2 전극을 형성할 수 있다.
상기 에미터는 상기 반도체 기판의 제1 면 부근에 형성되며 상기 비아홀과 인접한 부분에서 상기 제2 면까지 연장될 수 있다.
상기 제1 온도가 650 내지 850℃일 수 있다. 상기 제2 온도가 200 내지 600℃일 수 있다.
상기 절연막이 반사 방지막일 수 있으며, 실리콘 질화물을 포함할 수 있다.
본 발명의 태양 전지 제조 방법에 따르면, 제1 전극부를 형성하기 위한 제1 열처리 단계와 제2 전극부를 형성하기 위한 제2 열처리 단계에서의 온도를 서로 다르게 하여 각 단계에 적절한 온도로 페이스트들을 소성할 수 있다.
즉 제1 열처리 단계에서는 파이어 스루가 일어나도록 하게 하여 에미터와 제 1 전극부를 우수한 전기적 특성으로 연결하고, 제2 열처리 단계에서는 파이어 스루가 일어나지 않도록 하여 에미터와 제2 전극부 사이의 션트를 효과적으로 방지할 수 있다. 이에 따라 태양 전지의 병렬 저항을 최소화고, 이에 따라 충실도 및 광전변환 효율을 향상할 수 있다.
이 때, 제1 전극부 형성용 페이스트와 제2 전극용 페이스트가 동일한 물질인 경우에는 태양 전지의 제조 공정을 단순화할 수 있다.
또한 본 발명의 태양 전지 제조 방법에서는 광전변환 효율을 향상하기 위하여 별도의 단계를 추가하는 것이 아니므로 새로운 설비의 도입이 요구되지 않으며 우수한 제조 효율을 가질 수 있다.
한편, 본 발명에 따른 태양 전지는 제1 전극부와 제2 전극부가 서로 다른 계면 구조를 가지게 하여 에미터와의 전기적 연결 특성을 향상하면서 션트를 방지할 수 있다. 즉 제1 전극부의 계면에 전도성 결정이 형성되어 제1 전극부와 에미터가 우수한 전기적 특성으로 연결될 수 있도록 하고, 제2 전극부의 계면에는 상기 전도성 결정이 구비되지 않아 션트를 방지할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세하게 설명한다. 본 발명은 여러 가지 다른 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1은 본 발명의 일 실시예에 따른 태양 전지를 도시한 평면도이다. 도 2는 도 1의 Ⅱ-Ⅱ 선을 따라 잘라서 본 단면도이고, 도 3은 도 1의 Ⅲ-Ⅲ 선을 따라 잘라서 본 단면도이다.
도 1 내지 도 3을 참조하면, 본 실시예에 따른 태양 전지(100)는 서로 다른 전도성 타입을 가져 p-n 접합을 형성하는 에미터(20)와 베이스(30)를 포함하는 반도체 기판(10), 이 에미터(20)에 전기적으로 연결되는 제1 전극(40), 및 베이스(30)에 전기적으로 연결되는 제2 전극(50)을 포함하여 구성된다. 반도체 기판(10)은 비아홀(16)을 구비하고, 반도체 기판(10)의 제1 면(이하 "전면")(12) 위와 비아홀(16) 내에는 절연막(60)이 형성된다. 여기서, 전면(12)이라 함은 광이 입사되는 부분에 위치하는 면을 의미한다.
이러한 태양 전지(100)를 좀더 상세하게 설명하면 다음과 같다.
반도체 기판(10)의 전면(12)의 부근에는 에미터(20)가 형성되고, 이 에미터(20)는 비아홀(16)에 인접합 부분에서 반도체 기판(10)의 제2 면(이하 "후면")(14)까지 연장되어 형성된다.
에미터(20)는 n형의 결정질 실리콘으로 이루어질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 에미터(20)가 p형의 전도성 타입을 가질 수 있으며, 결정질 실리콘 이외의 물질로 이루어지는 것도 가능하다.
반도체 기판(10)에서 에미터(20)가 형성되지 않은 부분은 베이스(30)로서, p형의 결정질 실리콘으로 이루어져서 에미터(20)와 p-n 접합을 형성한다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 에미터(20)가 p형의 전도성 타입을 가질 경우 베이스(30)가 n형의 전도성 타입을 가질 수 있다. 또한 베이스(30)가 결정 질 실리콘 이외의 다양한 물질로 이루어지는 것도 가능하다.
이러한 에미터(20)에 전기적으로 연결되는 제1 전극(40)이 반도체 기판(10)의 전면(12) 및 후면(14)에 형성된다. 좀더 정확하게, 제1 전극(40)은 반도체 기판(10)의 전면(12)에 형성되는 제1 전극부(42)와, 비아홀(16)을 통하여 제1 전극부(42)에 전기적으로 연결되며 반도체 기판(10)의 후면(14)에 형성되는 제2 전극부(44)를 포함한다. 에미터(20)에 생성된 전자들은 제1 전극부(42)에 의해 수집되어 비아홀(16)을 통해 제2 전극부(44)로 이동한다.
이러한 제1 전극(40)은 일례로 은(Ag)으로 이루어질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 전극이 은 이외의 다양한 물질로 구성될 수 있음은 물론이다.
평면으로 볼 때 제1 전극부(42)는 제1 방향을 따라 길게 이어지며, 제2 전극부(44)는 제1 방향에 교차하는 제2 방향을 따라 길게 이어진다. 이러한 구조에 의해 비아홀(16)을 이용하여 제1 전극부(42)와 제2 전극부(44)를 연결할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 전극부(42)와 제2 전극부(44)가 다양한 형태를 가질 수 있다.
본 실시예에서 반도체 기판(10)의 전면(12) 위에 절연막(60)이 형성된다. 이러한 절연막(60)은 태양 전지(100) 내부로 입사될 광이 반도체 기판(10)의 전면(12)에서 반사되어 손실되는 것을 방지하는 반사 방지막으로 기능한다. 이와 함께 본 실시예에서의 절연막(60)은 반도체 기판(10)의 전면(12)을 이루는 표면에 존재하는 댕글링 본드(dangling bond)와 같은 결함에 전하가 재결합되는 것을 방지하 는 역할도 한다. 이러한 절연막(60)은 일례로 실리콘 질화물(SiNx)로 이루어질 수 있다.
본 실시예에서 에미터(20)에 대향하는 제1 전극부(42)의 계면(42a)과 에미터(20)에 대향하는 제2 전극부(44)의 계면(44a)은 서로 다른 구조로 형성된다.
좀더 상세하게 설명하면, 본 실시예에서 제1 전극부(42)의 계면(42a)에는 에미터(20)와 제1 전극부(42)를 전기적으로 연결하며 서로 이격되어 형성되는 복수의 전도성 결정(46)이 형성된다. 이러한 전도성 결정(46)은 제1 전극부(42)가 포함하는 금속 물질이 결정화하여 역 피라미드 형상으로 형성된 것으로, 본 실시예에서 전도성 결정(46)은 은(Ag)을 포함할 수 있다. 이와 같은 전도성 결정(46)은 이후에서 좀더 상세하게 설명하게 될 파이어 스루에 의해 형성될 수 있다.
즉 본 실시예에서 제1 전극부(42)의 계면에 전도성 결정(46)을 구비한다는 점으로부터 제1 전극부(42)가 파이어 스루에 의해 형성되었음을 알 수 있다. 이러한 전도성 결정(46)은 제1 전극부(42)와 에미터(20)를 전기적으로 우수하게 연결하여 제1 전극부(42)의 전류 수집을 용이하게 할 수 있다.
그리고 제2 전극부(44)의 계면(44a)은 에미터(20)와 면 대향 구조를 가진다. 여기서 면 대향 구조라 함은 서로 대향하는 면을 가지고 형성되며 이들을 연결하는 전도성 결정(46)이 형성되지 않는 것을 의미한다. 이와 같은 면 대향 구조는 제2 전극부(44)를 파이어 스루 없이 형성하여 형성될 수 있다.
즉 본 실시예에서 제2 전극부(44)가 에미터(20)와 면 대향한다는 것으로부터 제2 전극부(44)를 파이어 스루 없이 형성된 것을 알 수 있다. 본 실시예에서는 제2 전극부(44)를 파이어 스루 없이 형성하여, 션트의 위험을 방지할 수 있다. 즉 반도체 기판(10)의 후면(14) 및 비아홀(16)의 내벽은 반도체 기판(10)의 전면(12)에 비해 절연막(60) 및 에미터(20)가 얇게 형성될 수 있는 부분인데, 이 부분에 형성되는 제2 전극부를 파이어 스루에 의해 형성할 경우 션트가 발생될 수 있다. 본 실시예에서는 이러한 부분에서는 파이어 스루 없이 전극부를 형성하여 션트의 위험을 효과적으로 줄일 수 있다.
본 실시예에서는 절연막(60)으로부터도 제1 전극부(42)와 제2 전극부(44)의 형성 시 파이어 스루가 발생했는지 여부를 알 수 있다. 본 실시예에서 절연막(60)은 반도체 기판(10)의 전면(12) 위에 형성된 제1 부분(61)과 비아홀(16)의 내벽에 막 형태로 형성된 부분을 제2 부분(62)을 포함한다. 제2 부분(62)은 에미터(20)와 제2 전극부(44) 중 비아홀(16) 내벽에 형성된 부분 사이에 위치한다.
파이어 스루에 의해 전극부를 형성한 경우에는 파이어 스루에 의해 절연막이 식각되므로, 절연막이 존재하지 않거나 부분적으로 잔류하는 정도로만 형성될 수 있다.
본 실시예에서 제1 전극부(42) 아래에서는 제1 부분(61)이 존재하지 않거나 부분적으로 잔류하는 정도로만 형성되어, 제1 전극부(42)가 파이어 스루에 의해 형성되었음을 알 수 있다. 반면 제2 부분(62)이 존재하는 것에 의해 제2 전극부(44)가 파이어 스루 없이 형성되었음을 알 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며 절연막(60)을 형성할 때부터 비아홀(16) 내벽에 제2 부분(62)이 형성되지 않은 경우에는 비아홀(16)의 내벽에 제2 부분(62)이 없을 수도 있다. 이 경우 제2 전극부(42)와 비아홀(16) 부근에 형성된 에미터(20)는 직접 접촉하면서 서로 면 대향하게 된다.
그리고 베이스(30)에 전기적으로 연결되는 제2 전극(50)이 반도체 기판(10)의 후면(14)에서 제2 전극부(44)와 이격되어 형성된다. 제2 전극부(44)와 제2 전극(50)은 반도체 기판(10)의 후면(14)에 형성된 격리부(70)에 의해 서로 전기적으로 연결되지 않는다. 이러한 제2 전극(50)은 일례로 알루미늄(Al)으로 이루어질 수 있다.
반도체 기판(10)의 후면(14)에서 제2 전극(50)에 인접한 부분에 고농도의 p형의 후면 전계층(52)이 형성된다. 이러한 이러한 후면 전계층(52)은 제2 전극(50)에 포함되는 알루미늄 등이 소정 두께만큼 확산되어 형성된 것으로서, 광여기된 전자가 반도체 기판(10)의 후면(14)으로 이동하여 손실되는 것을 방지하는 역할을 한다.
이와 같은 태양 전지(100)로 광이 입사되면, 광전 효과에 의해 생성된 정공-전자 쌍이 분리되어 전자가 n형의 에미터(20)에 집적되고 정공은 p형의 베이스(30)에 집적된다. 이러한 전하들이 제1 및 제2 전극들(40, 50)에 의해 수집되어 흐르게 되어 태양 전지가 작동한다.
이하에서는 도 4 및 도 5a 내지 도 5i를 참조하여 상술한 태양 전지 제조 방법의 일 실시예를 설명한다.
도 4는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법의 흐름도이다. 도 5a 내지 도 5i는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법의 각 단계 를 도시한 단면도들이다.
도 4를 참조하면, 본 실시예에 다른 태양 전지의 제조 방법은, 반도체 기판 준비 단계(ST10), 에미터 형성 단계(ST20), 절연막 형성 단계(ST30), 제2 전극 형성용 페이스트 도포 단계(ST40), 제1 전극부 형성용 페이스트 도포 단계(ST50), 제1 열처리 단계(ST60), 제2 전극부 형성용 페이스트 도포 단계(ST70), 제2 열처리 단계(ST80), 및 격리부 형성 단계(ST90)를 포함한다.
이러한 각 단계들을 도 4와 함께 도 5a 내지 도 5i를 참조하여 좀더 상세하게 설명한다.
먼저, 도 5a 및 도 5b에 도시된 바와 같이, 반도체 기판 준비 단계(ST10)와 에미터 형성 단계(ST20)에 의해, p-n 접합을 형성하는 베이스(30)와 에미터(20)를 포함하며, 비아홀(16)을 구비하는 반도체 기판(10)을 준비한다. 반도체 기판(10)은 태양광의 손실이 저감될 수 있도록 텍스쳐링(texturing) 공정에 의해 미세한 요철을 형성한 기판일 수 있다.
반도체 기판 준비 단계(ST10)에서 비아홀(16)을 구비하는 p형의 결정질 실리콘 반도체 기판(10)을 준비한다. 비아홀(16)은 레이저, 화학적 식각, 플라즈마 식각과 같은 다양한 방법으로 형성될 수 있다.
그리고 에미터 형성 단계(ST20)에서 반도체 기판(10)의 전면(14)과 비아홀(16) 내벽에 인접한 부분에 에미터(20)를 형성한다. 이 때, 에미터(20)가 형성되지 않은 부분은 베이스(30)가 된다.
이러한 에미터(20)는 인, 비소, 안티몬 등의 도펀트를 도핑하여 형성되어 n 형 전도성 타입을 가질 수 있다. 도핑 방법으로 고온 확산법, 스프레이법, 스크린 인쇄법, 이온 샤워법 등이 적용될 수 있다.
일례로, 본 실시예에서는 확산 로(diffusion furnace) 내에 포스포릴클로라이드(POCl3)를 열분해하여 반도체 기판(10)의 표면에 포스포실리케이스 글래스(phosphosilicate glass, PSG)층(이하 "PSG 층")(도시하지 않음)을 형성하고, 이 PSG 층 내의 인을 반도체 기판(10) 내부로 확산시켜 에미터(20)를 형성할 수 있다. 그 후에 희석된 불산(HF)를 이용하여 PSG 층을 제거하고, 수산화 칼륨(KOH)과 같은 알칼리 용액을 이용하여 인이 확산된 영역 중 필요하지 않은 부분을 제거한다.
이어서, 도 5c에 도시된 바와 같이, 반도체 기판(10)의 전면(12)과 비아홀(16)의 내벽에 절연막 형성층(600)을 형성한다. 이러한 절연막 형성층(600)은 증착 등에 의해 형성될 수 있다. 증착법으로는 플라즈마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD) 법이 일례로 사용될 수 있다. 그러나 본 발명이 이에 한정되는 것이 아니며 이 외의 다양한 형성 방법에 의해 형성될 수 있다.
본 실시예에서는 반도체 기판(10)의 전면(12) 쪽에서 증착을 수행하여, 반도체 기판(10)의 전면(12) 뿐만 아니라 비아홀(16)의 내벽에도 절연막 형성층(600)이 형성된다. 그러나 본 발명이 이에 한정되는 것은 아니며 반도체 기판(10)의 전면(12)에만 절연막 형성층을 형성하는 것도 가능함은 물론이다.
이어서, 도 5d에 도시된 바와 같이, 제2 전극 형성용 페이스트 도포 단 계(ST40)에서는 반도체 기판(10)의 후면(14)에 알루미늄 등을 포함하는 제2 전극 형성용 페이스트(500)을 도포한다. 제2 전극 형성용 페이스트(500)는 일 방향으로 이어지는 형상으로 도포될 수 있으며, 도포법으로는 스크린 인쇄법 등이 사용될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
이어서, 도 5e에 도시된 바와 같이, 제1 전극부 형성용 페이스트 도포 단계(ST50)에서는, 은과 글라스 프릿(glass frit) 등을 포함하는 제1 전극부 형성용 페이스트(420)를 반도체 기판(10)의 전면(12)에 도포한다. 제1 전극부 형성용 페이스트(420)는 제2 전극 형성용 페이스트(500)의 형성 방향과 교차하는 방향으로 이어지는 형상으로 도포할 수 있다. 그리고 도포법으로는 스크린 인쇄법 등이 사용될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다.
이어서, 도 5f에 도시된 바와 같이, 제1 열처리 단계(ST60)에서는 제1 전극부 형성용 페이스트(도 5e의 참조부호 420, 이하 동일)와 제2 전극 형성용 페이스트(도 5e의 참조부호 500, 이하 동일)를 제1 온도에서의 열처리하여 이들을 소성한다. 이로써 제1 전극부(42)와 제2 전극(50)을 형성한다.
이 때, 제1 열처리 단계(ST60)에서는 파이어 스루가 일어날 수 있는 제1 온도에서 열처리를 하여 제1 전극부 형성용 페이스트(420)를 소성하여, 제1 전극부(42)의 계면에 전도성 결정(46)을 형성한다.
도 6a 내지 도 6e를 참조하여, 파이어 스루를 좀더 상세하게 설명한다. 도 6a 내지 도 6e는 파이어 스루에 의하여 전도성 결정이 형성되는 과정을 개략적으로 설명하기 위한 사진들이다.
도 6a에 도시한 바와 같이 산화납(PbO)을 포함하는 글라스 프릿과 은을 포함하는 제1 전극부 형성용 페이스트를 절연막 형성층 위에 도포한 후 제1 열처리한다. 그러면, 도 6b에 도시된 바와 같이 제1 전극부 형성용 페이스트 내의 글라스 프릿이 절연막 형성층을 통과하고 글라스 프릿에 포함된 납(Pd)과 반도체 기판을 구성하는 실리콘(Si)이 산화-환원 반응을 한다. 이에 의해 도 6c에 도시된 바와 같이 은이 액체 납에 용해되어 액체 은-납 합금을 형성한다. 이어서, 도 6d에 도시된 바와 같이, 실리콘이 액체 은-납 합금에 반응하여 실리콘이 <111>면의 역 피라미드 형상으로 에칭된다. 온도의 저하에 의해 상 분리가 일어나면, 도 6e에 도시된 바와 같이 역 피라미드 형상으로 에칭된 부분에서 은이 재결정화되어, 은을 포함하는 전도성 결정이 역 피라미드 형상으로 형성된다.
다시 도 5f를 참조하면, 이러한 제1 온도는 특별한 온도 범위에 한정되는 것은 아니다. 즉 절연막 형성층(600)을 이루는 물질과 제1 전극부 형성용 페이스트(420)을 이루는 물질 등에 따라 파이어 스루가 일어나는 온도이면 된다.
일례로 제1 온도는 650 내지 850℃일 수 있다. 제1 온도가 850℃를 초과할 경우에는 고온 공정에 의해 태양 전지를 이루는 물질 등이 손상될 수 있으며, 파이어 스루가 너무 많이 일어나 제1 전극부(42)가 에미터(20)를 손상하는 문제가 있다. 또한 제1 온도가 650℃ 미만일 경우에는 파이어 스루가 원활하게 이루어지지 않아 제1 전극부(42)와 에미터(20)가 전기적으로 우수하게 연결되지 않을 수 있다. 즉 제1 온도는 파이어 스루가 적절하게 이루어질 수 있도록 결정되면 된다.
이러한 파이어 스루에 의해 절연막 형성층(600)이 식각되어, 제1 부분(도 3 의 참조부호 61, 이하 동일)과 제2 부분(62)을 포함하는 절연막(도 3의 참조부호 60, 이하 동일)이 형성된다. 즉 반도체 기판(10)의 전면(12)에서 제1 전극부(42)가 형성되지 않은 부분에 절연막(60)의 제1 부분(61)이 위치하고, 비아홀 내벽(10)에 절연막(60)이 제2 부분(62)이 위치한다.
그리고 파이어 스루에 의해 제1 전극 형성용 페이스트(420)이 절연막(60)을 식각하는 경우에도 절연막(60)의 두께 전체를 식각할 수 없는 경우도 있다. 이 경우에는 제1 전극부(42)와 반도체 기판(10)의 전면(12) 사이의 적어도 일부에 절연막(60)을 이루는 물질이 잔류한 잔류부(미도시)가 형성될 수도 있다.
이러한 잔류부는 절연막 형성층(600)이 파이어 스루에 의하여 식각된 것이므로 제1 부분(61)과 제2 부분(62)보다 얇은 두께를 가지게 된다.
그리고 상술한 바와 같이 이 제1 열처리 단계(ST60)에서 제2 전극 형성용 페이스트(500)도 소성되어 제2 전극(50)이 형성된다. 이 때, 제2 전극 형성용 페이스트(500)에 포함된 알루미늄이 반도체 기판(10) 내로 확산하여 후면 전계층(52)을 형성한다.
이어서, 도 5g에 도시된 바와 같이, 제2 전극부 형성용 페이스트 도포 단계(ST70)에서는 은과 글라스 프릿 등을 포함하는 제2 전극부 형성용 페이스트(440)를 비아홀(16) 내부와 반도체 기판(10)의 후면(14)에 도포한다. 제2 전극부 형성용 페이스트(440)는 제2 전극(50)과 소정 간격을 두고 이격되면서 제2 전극(50)과 평행한 방향으로 도포될 수 있다. 도포법으로는 스크린 인쇄법 등이 사용될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다.
이 때, 제1 전극부 형성용 페이스트(도 5f의 참조부호 420, 이하 동일)과 제2 전극부 형성용 페이스트(440)가 서로 동일한 물질로 이루어지는 경우 제조 공정을 좀더 단순화할 수 있다.
이어서, 도 5h에 도시된 바와 같이, 제2 열처리 단계(ST80)에서는 제2 전극부 형성용 페이스트(도 5g의 참조부호 440, 이하 동일)를 제2 온도에서의 열처리하여 이들을 소성함으로써 제2 전극부(44)을 형성한다.
이 때, 제2 열처리 단계(ST80)에서의 열처리 온도, 즉 제2 온도는 제2 전극부 형성용 페이스트(440)가 파이어 스루 없이 소성될 수 있는 온도이다.
파이어 스루가 일어나는 제2 온도는 특별한 온도 범위에 한정되는 것은 아니다. 즉 제2 전극부 형성용 페이스트(440)을 이루는 물질 등에 따라 파이어 스루가 일어나지 않는 온도가 변화할 수 있으므로, 제2 온도는 이러한 파이어 스루가 일어나지 않는 범위 내로만 결정되면 된다.
이러한 제2 온도는 일례로 200 ℃ 내지 600 ℃일 수 있다. 제2 온도가 600 ℃을 초과할 경우에는 파이어 스루에 의해 션트가 일어날 수 있다. 그리고, 제2 온도가 200 ℃ 미만인 경우에는 제2 전극부 형성용 페이스트(440)의 접착성(adhesion)이 저하될 수 있으며, 제2 전극부의 저항이 커져 태양 전지의 특성이 저하될 수 있다.
이 때, 제2 온도가 600 ℃을 초과하면 이미 파이어 스루가 일어난 제1 전극부(42)에서 다시 파이어 스루가 일어날 우려가 있으므로, 제2 온도를 200 ℃ 내지 600 ℃로 하여 이를 방지할 수 있다. 좀더 바람직하게 제2 온도는 400 내지 450 ℃ 일 수 있다. 즉 본 실시에에서는 제2 열처리 단계(ST80)에서 제2 전극부 형성용 페이스트(440)는 비아홀 내벽(16)에 위치하는 절연막(60)의 제2 부분(62)을 식각하지 않고 이를 유지하면서 소성된다. 따라서 제2 전극부(44)는 에미터(20)와 면 대향 구조를 가지면서 형성된다.
절연막(60)이 최초 형성시부터 제2 부분(62)을 구비하지 않는 경우에는 제2 전극부(44) 전체가 에미터(20)와 직접 접촉하면서 면 대향 구조를 가지게 된다.
이어서, 도 5i에 도시된 바와 같이, 격리부 형성 단계(ST90)에서는 레이저 등을 이용하여 제2 전극부(44)와 제2 전극(50)을 격리하는 격리부(70)를 형성한다.
이와 같이 본 실시예에 따른 태양 전지의 제조 방법에서는 제2 열처리 단계(ST80)를 제1 열처리 단계(ST60)보다 낮은 온도에서 수행하여, 제1 열처리 단계(ST60)에서는 파이어 스루가 일어나도록 하고 제2 열처리 단계(ST80)에서는 파이어 스루가 일어나지 않도록 한다.
이에 따라 제1 전극부의 형성 공정에서 제1 전극부(42)와 에미터(20)를 우수한 특성을 가지도록 전기적으로 연결할 수 있다.
그리고 제2 전극부의 형성 공정에서 파이어 스루에 의해 발생할 수 있는 션트를 효과적으로 방지할 수 있다. 이에 따라 태양 전지의 병렬 저항을 최소화할 수 있으며 이에 따라 충실도 및 광전변환 효율을 향상할 수 있다.
또한 본 실시예에서는 별도의 공정이 추가되지 않으며, 공정의 변경되지 않아 단순한 제조 공정으로 우수한 광전변환 효율의 태양 전지를 제조할 수 있다.
이하에서는 본 발명의 실험예를 통하여 본 발명을 좀더 상세하게 설명한다. 본 실험예는 본 발명을 좀더 명확하게 하기 위한 것일 뿐 본 발명이 이에 한정되는 것은 아니다.
실험예
직경이 100 ㎛인 비아홀을 구비하며, 두께가 240 ㎛인 p형 실리콘 반도체 기판을 준비하였다. 이 반도체 기판은 텍스쳐링 공정에 의해 미세한 요철이 형성되었다. 확산 로(diffusion furnace) 내에 포스포릴클로라이드(POCl3)를 열분해하여 이 반도체 기판의 표면에 PSG 층을 형성하고, 이 PSG 층 내의 인을 반도체 기판 내부로 확산시켜 두께가 0.5 ㎛인 에미터를 형성하였다. 희석된 불산(HF)를 이용하여 PSG 층을 제거하고, 수산화 칼륨(KOH)을 이용하여 인이 확산된 부분 중 불필요한 부분을 제거하였다.
반도체 기판의 전면에 플라즈마 화학 기상 증착법을 이용하여 두께가 750 nm 이며 실리콘 질화물로 이루어지는 반사 방지막을 형성하였다.
반도체 기판의 후면에 스크린 프린팅 법으로 알루미늄을 포함하는 제2 전극 형성용 페이스트를 도포한다. 750℃에서 제1 열처리하여 제2 전극 및 제1 전극부를 형성하였다. 이 때, 파이어 스루가 일어나 제1 전극부가 에미터와 전기적으로 연결되며, 제2 전극에 인접한 부분에 후면 전계층이 형성된다.
반도체 기판의 후면에 스크린 프린팅 법으로 은을 포함하는 제2 전극부 형성용 페이스를 도포한다. 450℃에서 제2 열처리하여 파이어 스루 없이 제2 전극부 를 형성하였다.
레이저 등을 이용하여 반도체 기판의 후면에 격리부를 형성하여 태양 전지의 제조를 완료하였다.
비교예
제2 열처리를 750 ℃에서 수행하였다는 점을 제외하면 실험예와 동일한 방법으로 태양 전지를 제조하였다. 이러한 실험예에 따른 태양 전지와 비교예에 따른 태양 전지에서 전류 밀도(Jsc), 개방 전압(Voc), 병렬 저항(Rsh), 충실도(FF), 효율(Eff)를 측정한 결과는 다음 표 1과 같다.
| Jsc [mA/cm2] | Voc [mV] | Rsh [Ohm*cm2] | FF [%] | Eff [%] | |
| 실험예 | 35.51 | 608 | 2.2888 | 76.1 | 16.5 |
| 비교예 | 35.39 | 608 | 1.3225 | 70.7 | 15.3 |
이와 같이 실험예에 따른 태양 전지는 비교예에 따른 태양 전지에 비하여 높은 병렬 저항을 가져 충실도가 5% 이상 향상된 것을 알 수 있다. 이에 따라 본 실험예에 따른 태양 전지는 비교예에 따른 태양 전지에 비하여 광전변환 효율을 1% 이상 개선할 수 있음을 알 수 있다.
그리고 도 7a는 반도체 기판에 텍스쳐링 공정을 수행하지 않은 것을 제외하면 실험예와 동일한 조건에서 형성된 제1 전극부의 계면을 촬영한 사진이다. 그리고 도 7b는 실험예에서 형성된 제2 전극부의 계면을 촬영한 사진이다. 도 7a에서 텍스쳐링 공정을 수행하지 않은 상태에서 제1 전극부의 계면을 촬영한 것은 텍스쳐링 공정에 의한 요철에 의해 전도성 결정이 잘 보이지 않을 수 있음을 고려한 것이다.
도 7a에서 알 수 있는 바와 같이, 제1 전극부의 계면에는 전도성 결정인 은 결정이 다수 형성되었음을 알 수 있다. 그리고 도 7b에서 알 수 있는 바와 같이, 제2 전극부의 계면에는 이러한 전도성 결정이 형성되지 않음을 알 수 있다. 참고로 도 7b에서 표면이 거칠게(rough) 형성된 것은 전도성 결정과 관련된 것이 아니며 표면 텍스쳐링에 의한 것이다.
상기에서는 본 발명의 바람직한 실시예 및 실험예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위 속하는 것은 당연하다.
도 1은 본 발명의 일 실시예에 따른 태양 전지를 도시한 평면도이다.
도 2는 도 1의 Ⅱ-Ⅱ 선을 따라 잘라서 본 단면도이다.
도 3은 도 1의 Ⅲ-Ⅲ 선을 따라 잘라서 본 단면도이다.
도 4는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법의 흐름도이다.
도 5a 내지 도 5i는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법의 각 단계를 도시한 단면도들이다.
도 6a 내지 도 6e는 파이어 스루에 의하여 전도성 결정이 형성되는 과정을 개략적으로 설명하기 위한 사진들이다.
도 7a는 반도체 기판에 텍스쳐링 공정을 수행하지 않은 것을 제외하면 실험예와 동일한 조건에서 형성된 제1 전극부의 계면을 촬영한 사진이다.
도 7b는 실험예에서 형성된 제2 전극부의 계면을 촬영한 사진이다.
<도면의 주요 참조부호에 대한 설명>
10: 반도체 기판 20: 에미터
30: 베이스 40: 제1 전극
42: 제1 전극부 44: 제2 전극부
46: 전도성 결정 50: 제2 전극
52: 후면 전계층 60: 절연막
61: 제1 부분 62: 제2 부분
70: 격리부 100: 태양 전지
Claims (19)
- 서로 반대되는 제1 면과 제2 면을 가지며, 비아홀을 구비하는 반도체 기판;상기 반도체 기판의 제1 면 부근에 형성되며 상기 비아홀과 인접한 부분에서 상기 제2 면까지 연장되는 에미터;상기 반도체 기판에서 상기 에미터와 p-n 접합을 형성하는 베이스;상기 에미터에 전기적으로 연결되는 제1 전극; 및상기 베이스에 전기적으로 연결되는 제2 전극을 포함하고,상기 제1 전극은, 상기 반도체 기판의 제1 면에 형성되는 제1 전극부와, 상기 비아홀을 통해 상기 제1 전극부와 연결되며 상기 반도체 기판의 제2 면에 형성되는 제2 전극부를 포함하고,상기 에미터에 대향하는 상기 제1 전극부의 계면과 상기 에미터에 대향하는 상기 제2 전극부의 계면이 서로 다른 구조를 가지는 태양 전지.
- 제1항에 있어서,상기 제1 전극부의 계면에, 상기 에미터와 전기적으로 연결되며 서로 이격되는 복수의 전도성 결정이 형성되는 태양 전지.
- 제2항에 있어서,상기 전도성 결정이 역 피라미드(inverted pyramid) 형상을 가지는 태양 전지.
- 제1항에 있어서,상기 제2 전극부의 계면은, 상기 에미터와 면 대향 구조를 가지는 태양 전지.
- 제4항에 있어서,상기 비아홀 내에서 상기 제2 전극부의 계면과 상기 에미터가 서로 접촉하는 태양 전지.
- 제4항에 있어서,상기 태양 전지는, 상기 반도체 기판의 제1 면 위에 형성되는 제1 부분과 상기 비아홀의 내벽에 형성되는 제2 부분을 포함하는 절연막을 더 포함하고,상기 제2 부분은 상기 제2 전극부와 상기 에미터 사이에 위치하는 태양 전지.
- 제6항에 있어서,상기 제2 부분은 상기 비아홀의 내벽을 덮는 막 형태인 태양 전지.
- p-n 접합을 형성하는 베이스와 에미터를 포함하며, 비아홀을 구비하는 반도체 기판을 준비하는 단계;상기 반도체 기판 위에 제1 전극부 형성용 페이스트를 도포하는 단계;상기 제1 전극부 형성용 페이스트를 제1 온도에서 열처리하여 제1 전극부를 형성하는 제1 열처리 단계;상기 비아홀 내부와 상기 제1 면에 반대되는 상기 반도체 기판의 제2 면에 제2 전극부 형성용 페이스트를 도포하는 단계; 및상기 제2 전극부 형성용 페이스트를 상기 제1 온도보다 낮은 제2 온도에서 열처리하여 상기 제1 전극부에 전기적으로 연결되는 제2 전극부를 형성하는 제2 열처리 단계를 포함하는 태양 전지의 제조 방법.
- 제8항에 있어서,상기 제1 열처리 단계에서, 상기 에미터에 대향하는 상기 제1 전극부의 계면에 상기 에미터와 연결되는 전도성 결정이 형성되는 태양 전지의 제조 방법.
- 제9항에 있어서,상기 전도성 결정이 역 피라미드 형상인 태양 전지의 제조 방법.
- 제8항에 있어서,상기 제1 열처리 단계는 파이어 스루(fire through)가 발생되는 태양 전지의 제조 방법.
- 제8항에 있어서,상기 에미터에 대향하는 상기 제2 전극부의 계면과 상기 에미터는 면 대향하는 태양 전지의 제조 방법.
- 제8항에 있어서,상기 제2 열처리 단계는 파이어 스루가 발생되지 않는 태양 전지의 제조 방법.
- 제8항에 있어서,상기 반도체 기판을 준비하는 단계와 상기 제1 전극부 형성용 페이스트를 도포하는 단계 사이에, 상기 반도체 기판의 제1 면과 상기 비아홀 내벽에 절연막을 형성하는 단계를 더 포함하고,상기 제1 열처리 단계에서 상기 제1 전극부 형성용 페이스트가 상기 절연막 중 상기 반도체 기판의 제1 면에 형성되는 부분을 식각하고,상기 제2 열처리 단계에서 상기 제2 전극부 형성용 페이스트는 상기 절연막 중 상기 비아홀 내벽의 형성되는 부분을 식각하지 않는 태양 전지의 제조 방법.
- 제8항에 있어서,상기 제1 전극부 형성용 페이스트와 상기 제2 전극부 형성용 페이스트가 서로 동일한 물질인 태양 전지의 제조 방법.
- 제8항에 있어서,상기 반도체 기판을 준비하는 단계와 상기 제1 전극부 형성용 페이스트를 도포하는 단계 사이에, 상기 반도체 기판의 제2 면에 제2 전극 형성용 페이스트를 도포하는 단계를 더 구비하고,상기 제1 열처리 단계에서 상기 제2 전극 형성용 페이스트를 상기 제1 온도에서 함께 열처리하여 제2 전극을 형성하는 태양 전지의 제조 방법.
- 제8항에 있어서,상기 에미터는 상기 반도체 기판의 제1 면 부근에 형성되며 상기 비아홀과 인접한 부분에서 상기 제2 면까지 연장되는 태양 전지의 제조 방법.
- 제8항에 있어서,상기 제1 온도가 650 내지 850℃인 태양 전지의 제조 방법.
- 제8항에 있어서,상기 제2 온도가 200 내지 600℃인 태양 전지의 제조 방법.
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