KR100953618B1 - 태양 전지 - Google Patents

Abstract

본 발명은 개선된 전극 구조를 구비한 태양 전지에 관한 것이다. 본 발명에 따른 태양 전지는, 서로 반대되는 제1 면과 제2 면을 가지며 비아홀을 구비하는 반도체 기판, 상기 반도체 기판의 제1 면 부근에 형성되며 상기 비아홀에 인접한 부분에서 상기 제2 면까지 연장되는 에미터, 상기 반도체 기판에서 상기 에미터와 p-n 접합을 형성하는 베이스, 상기 에미터에 전기적으로 연결되는 제1 전극, 및 상기 베이스에 전기적으로 연결되는 제2 전극을 포함한다. 상기 제1 전극은 적어도 상기 제1 면에 형성되는 제1 전극부를 포함한다. 상기 제1 전극부는, 제1 폭을 가지는 제1 부분과, 상기 비아홀에 대응하여 형성되며 상기 제1 폭보다 넓은 제2 폭을 가지는 제2 부분을 포함한다.

태양 전지, 비아홀, 전극, 전극부, 폭

Description

태양 전지{SOLAR CELL}

본 발명은 태양 전지에 관한 것으로, 좀더 상세하게는 개선된 전극 구조를 구비한 태양 전지에 관한 것이다.

태양 전지는 태양 에너지로부터 전기 에너지를 생성하는 전지로서, 친환경적이고 에너지원이 무한할 뿐만 아니라 수명이 긴 장점이 있다. 태양 전지는 태양 에너지로부터 전기 에너지를 생성하는 방식에 따라 반도체 태양 전지, 염료 감응 태양 전지 등으로 구분될 수 있다.

이 중 반도체 태양 전지에서는 반도체 기판에 형성된 서로 다른 전도성 타입(conductive type)을 가지는 에미터와 베이스에 의해 p-n 접합이 형성된다. 그리고 에미터에 전기적으로 연결되는 제1 전극과 베이스에 전기적으로 연결되는 제2 전극이 구비된다.

일반적으로 제1 전극은 반도체 기판의 전면에 형성되고 제2 전극은 반도체 기판의 후면에 형성된다. 저항을 줄이기 위하여 제1 전극의 면적을 넓히게 되면, 제1 전극이 반도체 기판의 전면으로 입사되는 광을 차단하여 쉐이딩 손실(shading loss)이 증가하게 된다.

이러한 쉐이딩 손실을 방지하기 위하여 제1 전극을 반도체 기판의 전면에 형성되는 전면부와 반도체 기판의 후면에 형성되는 후면부로 나누어 형성하고 이들을 비아홀로 연결한 구조가 적용되고 있다.

이러한 구조의 반도체 태양 전지에서 쉐이딩 손실을 줄이기 위해서는 제1 전극의 전면부의 폭을 줄이는 것이 필요하다. 그러나 전면부의 폭을 줄이게 되면, 전면부를 형성하는 공정에서의 오차에 의해 얼라인 미스(align miss)가 발생할 수 있다. 얼라인 미스가 발생하면 전면부와 비아홀이 연결되는 면적이 저감되어 저항이 증가되어 광전변환 효율이 저감될 수 있다. 또한, 오차가 큰 경우에는, 전면부와 비아홀이 연결되지 않아 태양 전지로서 작동하지 않을 수도 있다.

본 발명은 상술한 문제를 해결하는 것을 그 과제로 하며, 본 발명의 목적은 쉐이딩 손실을 최소화하고 얼라인 미스를 방지하여 광전변환 효율을 향상할 수 있는 태양 전지를 제공하는 것이다.

본 발명에 따른 태양 전지는, 서로 반대되는 제1 면과 제2 면을 가지며 비아홀을 구비하는 반도체 기판, 상기 반도체 기판의 제1 면 부근에 형성되며 상기 비아홀에 인접한 부분에서 상기 제2 면까지 연장되는 에미터, 상기 반도체 기판에서 상기 에미터와 p-n 접합을 형성하는 베이스, 상기 에미터에 전기적으로 연결되는 제1 전극, 및 상기 베이스에 전기적으로 연결되는 제2 전극을 포함한다. 상기 제1 전극은 적어도 상기 제1 면에 형성되는 제1 전극부를 포함한다. 상기 제1 전극부는, 제1 폭을 가지는 제1 부분과, 상기 비아홀에 대응하여 형성되며 상기 제1 폭보다 넓은 제2 폭을 가지는 제2 부분을 포함한다.

상기 제2 부분의 폭이 상기 비아홀의 직경보다 클 수 있다. 상기 비아홀의 직경에 대한 상기 제2 폭의 비율이 15:16 내지 1:4 일 수 있다.

상기 제1 전극부의 길이 방향으로 측정한 상기 제2 부분의 길이가 상기 비아홀의 직경보다 클 수 있다. 상기 비아홀의 직경에 대한 상기 제2 부분의 길이 비율이 15:16 내지 1:4 일 수 있다.

상기 제1 부분의 폭이 상기 비아홀의 직경과 같거나 상기 비아홀의 직경보다작을 수 있다.

상기 제1 부분은 라인 형태일 수 있다. 그리고 상기 제2 부분은 상기 제1 부분의 양측 단부로부터 각기 확장될 수 있다. 상기 제2 부분은 다각형 또는 원 형상일 수 있다.

상기 반도체 기판의 제1 면이 광이 입사될 수 있다.

상기 제1 전극은, 상기 비아홀을 통하여 상기 제1 전극부에 연결되며 상기 반도체 기판의 제2 면에 형성되는 제2 전극부를 더 포함할 수 있다. 상기 제2 전극부는 상기 제1 부분보다 넓은 폭을 가질 수 있다.

평면으로 볼 때, 상기 제1 전극부는 제1 방향을 따라 길게 이어지며, 상기 제2 전극부는 상기 제1 방향과 교차하는 방향을 따라 길게 이어질 수 있다. 상기 제2 전극은 상기 반도체 기판의 제2 면에서 상기 제2 전극부와 이격되어 형성될 수 있다.

본 실시예에서는 제1 전극 중 반도체 기판의 제1 면에 형성되는 제1 전극부가 폭이 서로 다른 제1 부분과 제2 부분을 포함하여, 광전변환 효율을 향상시킬 수 있다.

즉 비아홀이 형성되지 않은 부분에 형성된 제1 부분은 폭을 줄여 쉐이딩 손실을 최소화할 수 있다. 그리고 비아홀에 대응하여 형성되는 제2 부분은 넓은 폭과 길이를 가져서 공정 오차가 발생하더라도 비아홀과 제1 전극부의 얼라인 미스를 방지할 수 있다. 이와 같이 쉐이딩 손실을 저감하고 얼라인 미스를 방지하는 것에 의해 태양 전지의 광전변환 효율을 향상시킬 수 있다.

공정 오차를 고려하여 제2 부분의 폭과 길이를 결정함으로써 얼라인 미스 방지 효과를 극대화할 수 있다. 그리고 제1 부분을 비아홀의 직경과 같거나 비아홀의 직경보다 작은 폭을 가지는 라인 형상으로 형성함으로써 쉐이딩 손실 저감 효과를 극대화할 수 있다.

제2 부분은 제1 부분의 양측 단부로부터 각기 확장되어 상방 및 하방으로의 공정 오차에 모두 적절히 대처할 수 있다.

그리고, 제1 전극 중 반도체 후면에 위치하는 제2 전극부를 제1 부분보다 넓은 폭으로 형성하여, 전극 자체의 저항을 줄이고 소비 전력을 저감시킬 수 있다.

이하, 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식 을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세하게 설명한다. 본 발명은 여러 가지 다른 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.

도 1은 본 발명의 실시예에 따른 태양 전지의 개략적인 평면도이다. 도 2는 도 1의 Ⅱ-Ⅱ 선을 따라 잘라서 본 단면도이고, 도 3은 도 1의 Ⅲ-Ⅲ 선을 따라 잘라서 본 단면도이다.

도 1 내지 도 3을 참조하면, 본 실시예에 따른 태양 전지(100)는 기본적으로 서로 다른 전도성 타입을 가져 p-n 접합을 형성하는 에미터(20)와 베이스(30)를 포함하는 반도체 기판(10), 이 에미터(20)에 전기적으로 연결되는 제1 전극(40), 및 베이스(30)에 전기적으로 연결되는 제2 전극(50)을 포함하여 구성된다. 이러한 태양 전지(100)를 좀더 상세하게 설명하면 다음과 같다.

반도체 기판(10)의 제1 면(이하 "전면")(12)의 부근에는 에미터(20)가 형성되고, 이 에미터(20)는 반도체 기판(10)에 형성된 비아홀(16)과 인접한 부분에서 반도체 기판(10)의 제2 면(이하 "후면")(14)까지 연장되어 형성된다. 여기서, 전면(12)이라 함은 광이 입사되는 부분에 위치하는 면을 의미한다.

에미터(20)는 n형의 결정질 실리콘으로 이루어질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 에미터(20)가 p형의 전도성 타입을 가지고 결정질 실리콘 이외의 다양한 물질로 이루어지는 것도 가능하다.

반도체 기판(10)에서 에미터(20)가 형성되지 않은 부분은 베이스(30)로서, p형의 결정질 실리콘으로 이루어져서 에미터(20)와 p-n 접합을 형성한다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 에미터(20)가 p형의 전도성 타입을 가질 경우 베이스(30)가 n형의 전도성 타입을 가질 수 있다. 또한, 베이스(30)가 결정질 실리콘 이외의 다양한 물질로 이루어지는 것도 가능하다.

본 실시예에서는 비아홀(16)을 가지는 p형의 반도체 기판(10)을 준비한 후 인(P), 비소(As), 안티몬(Sb) 등을 반도체 기판(10)에 확산하여 n형의 에미터(20)를 형성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 이 외의 다양한 방법으로 에미터를 형성할 수 있다.

반도체 기판(10)의 전면(12) 부근에 형성된 에미터(20) 위에 반사 방지막(60)이 형성된다. 도 3을 참조하면, 반사 방지막(60)은 후술할 제1 전극(40)의 제1 전극부(42)가 형성되지 않은 부분에 형성된다.

본 실시예에서 반사 방지막(60)은 태양 전지(100) 내부로 입사될 광이 반도체 기판(10)의 전면(12)에서 반사되어 손실되는 것을 방지하는 역할을 한다. 이와 함께 본 실시예에서의 반사 방지막(60)은 반도체 기판(10)의 전면(12)을 이루는 표면에 존재하는 댕글링 본드(dangling bond)와 같은 결함에 의해 전하가 재결합되는 것을 방지하는 역할도 한다.

본 실시예에서 반사 방지막(60)은 일례로 실리콘 질화물(SiNx)로 이루어질 수 있으며, 고온 확산법, 스프레이법, 스크린 인쇄법, 이온 샤워법 등에 의해 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것이 아니며 반사 방지막이 투명 전도성 물질 등으로 이루어지는 것도 가능하며 다양한 형성 방법에 의해 형성될 수 있다.

에미터(20)에 전기적으로 연결되는 제1 전극(40)이 반도체 기판(10)의 전면(12) 및 후면(14)에 형성된다. 좀더 정확하게, 제1 전극(40)은 반도체 기판(10)의 전면(12)에 형성되는 제1 전극부(42)와, 비아홀(16)을 통하여 제1 전극부(42)에 전기적으로 연결되며 반도체 기판(10)의 후면(14)에 형성되는 제2 전극부(44)를 포함한다.

도 1을 참조하면, 평면으로 볼 때 제1 전극부(42)는 제1 방향을 따라 길게 이어지며, 제2 전극부(44)는 제1 방향과 교차하는 제2 방향을 따라 길게 이어진다. 이러한 구조에 의해 비아홀(16)을 이용하여 제1 전극부(42)와 제2 전극부(44)를 연결할 수 있다. 그러나 본 발명이 이러한 전극 구조에 한정되는 것은 아니다.

본 실시예의 제1 전극부(42)는 에미터(20)에 생성된 전하들을 수집하는 역할을 하는 제1 부분(42a)과, 전하들을 수집하는 동시에 비아홀(16)과 전기적으로 연결되는 제2 부분(42b)을 포함한다.

본 실시예에서 제1 부분(42a)은 제1 폭(W1)을 가지고 제2 부분(42b)은 제1 폭(W1)보다 큰 제2 폭(W2)을 가진다. 도면에서는 제1 부분(42a)이 전체에 걸쳐 균일한 폭(W1)을 가지고 제2 부분(42b)이 전체에 걸쳐 균일한 폭(W2)를 가지는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 따라서 제1 부분(42a) 및 제2 부분(44a)에서 폭이 변화하는 부분이 존재하는 것도 가능하다.

이와 같이 제1 부분(42a)의 폭(W1)을 줄여 쉐이딩 손실을 최소화하면서 제2 부분(42a)의 폭(W2)은 크게 하여 제1 전극부(42)와 비아홀(16)의 얼라인 미스를 방지한다. 제2 부분(42a)에 의해 얼라인 미스를 방지할 수 있는 이유를 좀더 상세하 게 설명하면 다음과 같다.

일례로, 제1 전극부(42)는 은(Ag) 등을 포함하는 제1 전극부 형성용 페이스트를 반사 방지막(60) 위에 도포한 후 열처리를 하여 형성할 수 있다. 여기서, 열처리 공정 중에는 제1 전극부 형성용 페이스트가 반사 방지막(60)을 식각하는 파이어 스루(fire through)가 일어나서 제1 전극부(42)와 에미터(20)가 전기적으로 연결된다. 그런데, 제1 전극부 형성용 페이스트의 도포 시에 공정 오차가 발생하여 제1 전극부(42)가 원래 위치에서 벗어날 수 있다. 그러나 본 실시예에서는 제2 부분(42b)이 넓은 폭(W2)을 가지므로 이렇게 제1 전극부(42)가 원래 위치에서 벗어난 경우에도 비아홀(16) 전체가 제1 부분(42b) 내에 위치할 수 있다. 따라서 제1 전극부(42)와 비아홀(16)의 얼라인 미스를 방지할 수 있다.

본 실시예에서 제1 부분(42a)은 라인 형태로서 반도체 기판(10)의 전면(12)에서 서로 간격을 두고 복수로 구비된다. 이에 따라 제1 전극부(42)에 의한 쉐이딩 손실을 줄이면서도 에미터(20)에서 생성된 전자를 고르게 수집할 수 있다.

이 때, 비아홀(16)과 전기적으로 연결하는 제2 부분(42b)이 제1 부분(42a)과 다른 폭으로 형성되므로, 제1 부분(42a)의 폭을 더욱 줄일 수 있다. 즉 종래에는 비아홀과의 안정적인 전기적 연결을 위하여 반도체 기판의 전면에 형성되는 전극부가 적어도 비아홀의 직경보다 넓은 폭을 가져야 하지만, 본 실시예에서는 이러한 점을 고려하지 않아도 된다. 따라서 제1 부분(42a)의 폭(W1)을 비아홀(16)의 직경(R)과 같거나 비아홀(16)의 직경(R)보다 작게 할 수 있다. 이에 따라 쉐이딩 손실을 더욱 저감할 수 있다.

그리고 제2 부분(42b)은 제1 부분(42a)의 양측 단부로부터 각기 확장되어, 도면을 기준으로 할 때 상방 중 하방 중 어느 방향으로 공정 오차가 발생하더라도 제1 전극부(42)와 비아홀(16)의 얼라인 미스를 방지할 수 있다.

일례로, 제2 부분(42b)은 사각형(도 1 참조), 육각형 등과 같은 다각형으로 형성될 수 있다. 다른 실시예로, 도 4에 도시된 바와 같이, 제2 부분(46b)이 비아홀(16)의 평면 형상에 상응하는 원 형상으로 이루어질 수 있다.

제2 부분(42b)의 폭(W2)과 길이(L)는 얼라인 미스를 방지할 수 있는 범위 내로 결정된다. 여기서 제2 부분(42b)의 길이(L)는 제1 전극부(42)의 길이 방향으로 측정된다.

제2 부분(42b)은, 비아홀(16) 전체가 제1 전극부(42)와 연결될 수 있도록 적어도 비아홀(16)의 직경(R)보다 큰 폭(W2)과 길이(L)를 가져야 한다. 그리고 제2 부분(42b)의 폭(W2)과 길이(L)는 비아홀(16)의 직경(R)에 최대 공정 오차 값의 두 배를 더한 값 이상일 수 있다.

일례로, 비아홀(16)의 직경(R)에 대한 제2 부분(42b)의 폭(W2) 및 길이(L)의 비율이 각기 15:16 내지 1:4 일 수 있다. 이러한 수치는 비아홀(16)이 직경(R)이 대략 50 내지 150 ㎛의 범위 내에 있고, 장비의 공정 오차가 대략 5 내지 75 ㎛의 범위 내에 있음을 고려하여 결정된 것이다. 즉 상기 범위에서 하한은 비아홀(16)의 직경(R)이 150 ㎛ 이고 공정 오차가 5 ㎛ 인 경우에 상하, 및 좌우 방향의 오차에 모두 대응할 수 있도록 제2 부분(42b)의 폭(W2) 및 길이(L)를 각기 160 ㎛으로 형성한 경우의 비율에 해당한다. 그리고 상한은 비아홀(16)의 직경(R)이 50 ㎛ 일 때, 공정 오차가 75 ㎛인 경우에 상하, 및 좌우 방향의 오차에 모두 대응할 수 있도록 제2 부분(42b)의 폭(W2) 및 길이(L)를 각기 200 ㎛으로 한 경우에 해당한다.

공정 오차 문제의 효과적 방지 및 쉐이딩 손실을 고려하여 상기 비율은 5:6 내지 1:2 일 수 있다. 좀더 구체적으로 상기 비율을 5:6 이상으로 하여 제2 부분(42b)의 폭(W2) 및 길이(L)를 적절히 확보하며 공정 오차에 따른 문제를 좀더 효과적으로 방지할 수 있다. 그리고 상기 비율을 1:2 의 이하로 하여 제2 부분(42b)의 폭(W2) 및 길이(L)의 비율을 적절히 한정하여 쉐이딩 손실을 저감할 수 있다.

그러나 제1 전극부(42)를 형성하는 장비의 종류에 따라 공정 오차가 달라지므로 이 비율이 변화할 수 있다. 또한, 기술 발전에 의하여 비아홀(16)의 직경(R)과 장비의 공정 오차가 변화하게 되면 이 비율 또한 변할 수 있다. 즉 본 발명은 이러한 수치 범위에 한정되지 않는다.

반도체 기판(10)의 후면(14) 쪽에 위치하는 제2 전극부(44)는 광의 입사를 가리는 위치에 형성되지 않으므로 제1 부분(42a)보다 넓은 폭을 가지도록 형성한다. 이로써 전극의 저항을 줄여 소비 전력을 저감할 수 있다.

이러한 제2 전극부(44)는 제2 전극부 형성용 페이스트를 비아홀 내부(16)와 반도체 기판(10)의 후면(14)에 도포한 후 소성하여 형성될 수 있다. 소성 공정은 앞서 제1 전극부(42)를 형성할 때와 마찬가지로 파이어 스루가 일어나도록 수행될 수 있다. 또는 파이어 스루가 일어나지 않는 저온에서 소성하는 것도 가능하다.

그리고 베이스(30)에 전기적으로 연결되는 제2 전극(50)이 반도체 기판(10)의 후면(14)에서 제2 전극부(44)와 이격되어 형성된다. 제2 전극부(44)와 제2 전 극(50)은 반도체 기판(10)의 후면(14)에 형성된 격리부(70)에 의해 서로 전기적으로 절연된다.

제2 전극(50)은 알루미늄 등을 포함하는 제2 전극 형성용 페이스트를 도포하고 이를 소성하여 형성될 수 있다. 소성 단계에서 제2 전극 형성용 페이스트 내의 알루미늄이 반도체 기판(10)의 후면(14)에 소정 두께만큼 확산되어 이 부분에서 n형의 에미터(20)가 없어지고 고농도의 p형의 후면 전계층(52)이 형성된다. 이러한 후면 전계층(52)은 광여기된 전자가 반도체 기판(10)의 후면(14)으로 이동하여 손실되는 것을 방지하는 역할을 한다.

이와 같은 태양 전지(100)로 광이 입사되면, 광전 효과에 의해 생성된 정공-전자 쌍이 분리되어 전자가 n형의 에미터(20)에 집적되고 정공은 p형의 베이스(30)에 집적된다. 이러한 전하들이 제1 및 제2 전극들(40, 50)에 의해 수집되어 흐르게 되어 태양 전지가 작동한다.

이하에서는 본 발명의 실험예를 통하여 본 발명을 좀더 상세하게 설명한다. 본 실험예는 본 발명을 좀더 명확하게 하기 위한 것일 뿐 본 발명이 이에 한정되는 것은 아니다.

실험예

직경이 100 ㎛인 비아홀을 구비하며, 두께가 240 ㎛인 p형 실리콘 반도체 기판을 준비하였다. 확산 로(diffusion furnace) 내에 포스포릴클로라이드(POCl₃)를 열분해하여 이 반도체 기판의 표면에 포스포실리케이스 글래스(phosphosilicate glass, PSG)층(이하 "PSG 층")을 형성하고, 이 PSG 층 내의 인을 반도체 기판 내부로 확산시켜 두께가 0.5 ㎛인 에미터를 형성하였다. 희석된 불산(HF)를 이용하여 PSG 층을 제거하고, 수산화 칼륨(KOH)을 이용하여 인이 확산된 부분 중 불필요한 부분을 제거하였다.

반도체 기판의 전면에 플라즈마 화학 기상 증착법을 이용하여 두께가 75 nm이며 실리콘 질화물로 이루어지는 반사 방지막을 형성하였다.

알루미늄을 포함하는 제2 전극 형성용 페이스트를 반도체 기판의 후면에 스크린 프린팅하고, 은을 포함하는 제1 전극부 형성용 페이스를 반사 방지막 위에 스크린 프린팅한 다음 이들을 열처리하여 파이어 스루에 의해 제2 전극 및 제1 전극부를 형성하였다. 이 때, 제2 전극에 인접한 부분에 후면 전계층이 형성된다.

이 때, 제1 전극부에서 비아홀이 대응하는 제2 부분은 가로 300㎛, 세로 300㎛의 사각형 형상을 가지도록 형성하였고, 비아홀에 대응하지 않는 제1 부분은 100㎛의 폭을 가지는 라인 형상을 가지도록 형성하였다.

은을 포함하는 제2 전극부 형성용 페이스를 반도체 기판의 후면에 스크린 프린팅한 다음 파이어 스루가 일어나지 않도록 열처리하여 제2 전극부를 형성하였다. 레이저 등을 이용하여 반도체 기판의 후면에 격리부를 형성하였다.

비교예

제1 전극부가 폭이 100 ㎛인 라인 형태를 가져 제2 부분에 해당하는 부분이 구비되지 않았다는 점을 제외하면 실험예와 동일한 방법으로 태양 전지를 제조하였 다.

실험예에 따른 태양 전지와 비교예에 따른 태양 전지에서 전류 밀도(Jsc), 개방 전압(Voc), 충진 계수(fill factor, FF), 효율(Eff)를 측정한 결과는 다음과 같다.

	Jsc [mA/cm2]	Voc [mV]	FF [%]	Eff [%]
실험예	34.8	610	76.3	16.2
비교예	34.5	609	75	15.8

이와 같이 실험예에 따른 태양 전지는 비교예에 따른 태양 전지에 비하여 전류 밀도, 개방 전압, 충긴 계수 및 효율이 모두 큰 것을 알 수 있다. 즉 본 실험예에 따른 태양 전지에서는 반도체 기판의 전면에 위치하는 제1 전극부의 구조를 개선하여 태양 전지의 효율을 향상할 수 있다.

상기에서는 본 발명의 바람직한 실시예 및 실험예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위 속하는 것은 당연하다.

도 1은 본 발명의 일 실시예에 따른 태양 전지의 개략적인 평면도이다.

도 2는 도 1의 Ⅱ-Ⅱ 선을 따라 잘라서 본 단면도이다.

도 3은 도 1의 Ⅲ-Ⅲ 선을 따라 잘라서 본 단면도이다.

도 4는 본 발명의 다른 실시예에 따른 태양 전지의 개략적인 평면도이다.

<도면의 주요 참조부호에 대한 설명>

10: 반도체 기판 16: 비아홀

20: 에미터 30: 베이스

40: 제1 전극 42: 제1 전극부

42a: 제1 부분 42b, 46b: 제2 부분

44: 제2 전극부 50: 제2 전극

60: 반사 방지막 70: 격리부

Claims (13)

1. 서로 반대되는 제1 면과 제2 면을 가지며, 비아홀을 구비하는 반도체 기판;

   상기 반도체 기판의 제1 면 부근에 형성되며 상기 비아홀에 인접한 부분에서 상기 제2 면까지 연장되는 에미터;

   상기 반도체 기판에서 상기 에미터와 p-n 접합을 형성하는 베이스;

   상기 에미터에 전기적으로 연결되는 제1 전극; 및

   상기 베이스에 전기적으로 연결되는 제2 전극

   을 포함하고,

   상기 제1 전극은 적어도 상기 제1 면에 형성되는 제1 전극부를 포함하고,

   상기 제1 전극부는, 제1 폭을 가지는 제1 부분과, 상기 비아홀에 대응하여 형성되며 상기 제1 폭보다 넓은 제2 폭을 가지는 제2 부분을 포함하고, 상기 제2 부분의 폭이 상기 비아홀의 직경보다 크며, 상기 비아홀의 직경에 대한 상기 제2 폭의 비율이 15:16 내지 1:4 인 태양 전지.
2. 삭제
3. 삭제
4. 삭제
5. 서로 반대되는 제1 면과 제2 면을 가지며, 비아홀을 구비하는 반도체 기판;

   상기 반도체 기판의 제1 면 부근에 형성되며 상기 비아홀에 인접한 부분에서 상기 제2 면까지 연장되는 에미터;

   상기 반도체 기판에서 상기 에미터와 p-n 접합을 형성하는 베이스;

   상기 에미터에 전기적으로 연결되는 제1 전극; 및

   상기 베이스에 전기적으로 연결되는 제2 전극

   을 포함하고,

   상기 제1 전극은 적어도 상기 제1 면에 형성되는 제1 전극부를 포함하고,

   상기 제1 전극부는, 제1 폭을 가지는 제1 부분과, 상기 비아홀에 대응하여 형성되며 상기 제1 폭보다 넓은 제2 폭을 가지는 제2 부분을 포함하고, 상기 제1 전극부의 길이 방향으로 측정한 상기 제2 부분의 길이가 상기 비아홀의 직경보다 크며, 상기 비아홀의 직경에 대한 상기 제2 부분의 길이 비율이 15:16 내지 1:4 인 태양 전지.
6. 제1항에 있어서,

   상기 제1 부분의 폭이 상기 비아홀의 직경과 같거나 상기 비아홀의 직경보다작은 태양 전지.
7. 제1항에 있어서,

   상기 제1 부분은 라인 형태인 태양 전지.
8. 제1항에 있어서,

   상기 제2 부분은 상기 제1 부분의 양측 단부로부터 각기 확장되는 태양 전지.
9. 제1항에 있어서,

   상기 제2 부분은 다각형 또는 원 형상인 태양 전지.
10. 제1항에 있어서,

    상기 반도체 기판의 제1 면이 광이 입사되는 전면인 태양 전지.
11. 제1항에 있어서,

    상기 제1 전극은, 상기 비아홀을 통하여 상기 제1 전극부에 연결되며 상기 반도체 기판의 제2 면에 형성되는 제2 전극부를 더 포함하고,

    상기 제2 전극부는 상기 제1 부분보다 넓은 폭을 가지는 태양 전지.
12. 제11항에 있어서,

    평면으로 볼 때, 상기 제1 전극부는 제1 방향을 따라 길게 이어지며, 상기 제2 전극부는 상기 제1 방향과 교차하는 방향을 따라 길게 이어지는 태양 전지.
13. 제11항에 있어서,

    상기 제2 전극은 상기 반도체 기판의 제2 면에서 상기 제2 전극부와 이격되어 형성되는 태양 전지.

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