WO2016125323A1 - 半導体装置 - Google Patents

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WO2016125323A1
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gate
termination circuit
finger
fingers
semiconductor device
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翔平 今井
和宏 弥政
山中　宏治
宏昭 前原
康 金谷
徹郎 國井
片山　秀昭
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三菱電機株式会社
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Definitions

  • the present invention relates to a semiconductor device such as a field effect transistor (FET) used in a high frequency power amplifier.
  • FET field effect transistor
  • Non-Patent Document 1 FET in which source fingers and drain fingers are alternately arranged in parallel with one or more gate fingers interposed therebetween.
  • Non-Patent Document 1 the conventional FET has a problem that a voltage distribution due to the signal wavelength occurs in one cell. As a result, a part of the cell does not operate, and the performance of the FET may deteriorate.
  • the present invention has been made to solve the above-described problems, and an object of the present invention is to provide a semiconductor device that can equalize the voltage in one cell of the semiconductor device.
  • a semiconductor device includes one or more gate fingers provided in an active region on a semiconductor substrate, and source fingers and drain fingers provided in the active region and arranged alternately with the gate fingers interposed therebetween.
  • the impedance is inductive at the frequency of the signal input from the input terminal of the gate finger, and is directly or indirectly connected to the gate finger at a location away from the connection position of the input terminal of the gate finger.
  • a termination circuit is provided.
  • the voltage in one cell of the semiconductor device can be made uniform.
  • FIG. 1 It is a perspective view which shows the structure of FET which concerns on Embodiment 1 of this invention. It is a figure which shows the structure pattern of FET which concerns on Embodiment 1 of this invention. It is a figure which shows the structural example of the termination circuit in Embodiment 1 of this invention. It is a figure which shows the effect of FET which concerns on Embodiment 1 of this invention. It is a figure which shows the example of an analysis result of the voltage distribution in 1 gate finger in the conventional FET. It is a figure which shows the example of an analysis result of the voltage distribution in 1 gate finger in FET which concerns on Embodiment 1 of this invention.
  • FIG. 9 is a diagram illustrating a relationship between a normalized imaginary part of input impedance and a line wavelength in the termination circuit illustrated in FIG. 8.
  • FIG. 9 is a diagram illustrating a result of obtaining a lower limit and an upper limit of the line wavelength at which the imaginary part of the input impedance is positive with respect to Z 0 ⁇ C in the termination circuit illustrated in FIG. 8.
  • FIG. 9 shows another structural example of the termination circuit in Embodiment 1 of this invention.
  • FIG. 1 is a perspective view showing the configuration of an FET according to Embodiment 1 of the present invention.
  • an FET used for a high-frequency power amplifier is described as an example of a semiconductor device, but the present invention is not limited to this.
  • one or more gate fingers 20 are arranged in the active region, and source fingers 30 and drain fingers 40 are alternately arranged in parallel with the gate fingers 20 in between.
  • the gate finger 20, the source finger 30, and the drain finger 40 are arranged in parallel one by one.
  • reference numeral 2 denotes a ground.
  • the gate width of the gate finger 20 is Wgu.
  • This termination circuit 60 is a circuit having an inductive impedance at the frequency of the signal input to the gate finger 20 from the input terminal 21a. In other words, the imaginary part of the input impedance is positive at the signal frequency.
  • FIG. 2 is a view showing a structure pattern of the FET according to the first embodiment of the present invention.
  • one gate finger 20 is arranged in the active region on the semiconductor substrate 1 of the FET, and one source finger 30 and one drain finger 40 are arranged in parallel with the gate finger 20 in between. . That is, FIG. 2 shows a case where the FET is configured as a single finger transistor.
  • the source finger 30 is grounded via a source electrode 32 (corresponding to the terminal 31a shown in FIG. 1).
  • the gate finger 20 is electrically connected to a signal source 50 (not shown in FIG. 2) via a gate pad 22 (corresponding to the input terminal 21a shown in FIG. 1).
  • the drain finger 40 is electrically connected to an external circuit via a drain pad 42 (corresponding to the connection terminal 41b shown in FIG. 1).
  • the configuration shown in FIG. 2 is a general one-finger transistor.
  • the one finger transistor may be periodically arranged in the finger direction or a direction perpendicular thereto.
  • the gate pad 22 A termination circuit 60 is connected to the end away from the connection position.
  • the termination circuit 60 shown in FIG. 3 includes a coil 601 and a capacitor (DC block capacitor) 602.
  • FIG. 2 shows a case where the termination circuit 60 shown in FIG. 3 is used.
  • the coil 601 has a connection terminal 603 connected to the gate finger 20 side (the end of the gate finger 20 in the example of FIG. 2) at one end.
  • the coil 601 has a function of making the impedance of the termination circuit 60 inductive at the signal frequency using the inductance of the coil 601 itself.
  • the capacitor 602 has one end connected in series to the other end opposite to the connection terminal 603 side of the coil 601 and the other end grounded.
  • the capacitor 602 mainly functions so that a bias DC voltage applied to the gate is not short-circuited. Note that the arrangement is not limited to that shown in FIG. 3, and the arrangement of the coil 601 and the capacitor 602 may be reversed.
  • FIG. 4 an analysis result example of the maximum gain (hereinafter, MAGMSG) that can be stably realized by the FET is shown in FIG.
  • the termination circuit 60 shown in FIG. 3 was used.
  • the solid line indicates the frequency characteristics of the FET according to the first embodiment
  • the broken line indicates the frequency characteristics of the conventional FET.
  • FIG. 4 it can be seen that the gain that has been reduced in the high-frequency region (about 30 GHz or more) in the conventional FET is improved in the FET according to the first embodiment.
  • FIG. 5 shows an analysis result example of the voltage distribution in one gate finger 20 in the conventional FET.
  • the analysis of FIG. 5 shows a case where an FET having a gate length of 0.25 ⁇ m and a gate width (Wgu) of 100 ⁇ m is formed on GaN on the SiC substrate, and the analysis frequency is 30 GHz.
  • the solid line is the normalized voltage amplitude distribution
  • the broken line is the normalized voltage phase distribution.
  • the fluctuation of the voltage amplitude in the gate finger 20 is about 0.5
  • the fluctuation of the voltage phase is about 40 °.
  • FIG. 6 shows an example of the analysis result of the voltage distribution in one gate finger 20 in the FET according to the first embodiment.
  • the termination circuit 60 shown in FIG. 3 is used, and the capacitor 602 having an infinite capacitance and the coil 601 having an inductance of 0.3 nH are used.
  • the solid line is the normalized voltage amplitude distribution
  • the broken line is the normalized voltage phase distribution.
  • the fluctuation of the voltage amplitude in the gate finger 20 is about 0.2
  • the fluctuation of the voltage phase is about 10 °. That is, the voltage distribution in the gate finger 20 is uniform as compared with the analysis result example in the conventional FET shown in FIG. As one of the effects, an improvement in gain in the high frequency region shown in FIG. 4 can be obtained.
  • the FET has high input admittance at high frequencies due to the influence of the gate-source capacitance of the FET itself.
  • an impedance matching ratio is high in an FET with high input admittance, which adversely affects the frequency range in which the amplifier exhibits good characteristics.
  • FIG. 7 shows an example of calculation results of input admittance in the FET according to the first embodiment.
  • the alternate long and short dash line is the input admittance (0.053S) in the conventional FET
  • the solid line is an example of the calculation result of the input admittance in the FET according to the first embodiment
  • the horizontal axis is the coil in the termination circuit 60.
  • 601 is the inductance.
  • the input admittance of the FET of the first embodiment can be reduced as compared with the conventional FET.
  • the area efficiency can be improved by selecting a coil 601 having a value higher than the inductance that minimizes the input admittance.
  • a termination circuit 60 shown in FIG. 8 is obtained by replacing the coil 601 used to realize the inductive load in FIG. 3 with a transmission line 604.
  • the transmission line 604 has a connection terminal 603 connected to the gate finger 20 side at one end, and the line length l is configured to have a length equal to or less than a half wavelength at the signal frequency (0 ⁇ l ⁇ g / 2). It is. Note that one end of the capacitor 602 is connected in series to the other end of the transmission line 604.
  • the line length l of the transmission line 604 is designed based on the transmission line theory. That is, when a capacitor 602 having a capacitance C is connected to the end of a low-loss transmission line 604 having a line length l, the imaginary part Im ⁇ Z in ⁇ of the input impedance is expressed by the following equation (1).
  • Z 0 is a characteristic impedance
  • ⁇ is an angular frequency
  • ⁇ is a phase constant.
  • FIG. 9 shows the relationship between the normalized imaginary part of the impedance and the line wavelength of the transmission line 604 in the termination circuit 60 shown in FIG.
  • the two-dot chain line has a capacity.
  • the range in which the imaginary part of the input impedance is positive varies depending on the capacitance of the capacitor 602.
  • FIG. 10 shows the result of obtaining the lower limit and upper limit of the line wavelength of the transmission line 604 in which the imaginary part of the input impedance is positive with respect to Z 0 ⁇ C.
  • the lower limit of the line wavelength is indicated by a broken line
  • the upper limit is indicated by a solid line.
  • the range of the line length l is 0 ⁇ l ⁇ g / 2.
  • a circuit in which a transmission line 604 having a line length of half a wavelength or less is connected to the capacitor 602 operates in the same manner as in FIG. 3 by appropriately selecting the capacitance and the line length. Thereby, the inductive impedance of the termination circuit 60 can be realized. Note that the arrangement is not limited to the arrangement shown in FIG. 8, and the arrangement of the transmission line 604 and the capacitor 602 may be reversed.
  • the termination circuit 60 shown in FIG. 11 is composed of a transmission line 605.
  • the transmission line 605 has a connection terminal 603 connected to the gate finger 20 side at one end, the other end is opened, and the line length l is a length ( ⁇ or more than a quarter wavelength and a half wavelength or less of the signal frequency). g / 2 ⁇ l ⁇ g / 4). Also with this configuration, the inductive impedance of the termination circuit 60 can be realized.
  • a termination circuit 60 shown in FIG. 12 is obtained by adding a resistor 606 and a gate bias terminal 607 to the configuration shown in FIG.
  • the resistor 606 has one end connected to a connection point between the coil 601 and the capacitor 602.
  • the gate bias terminal 607 is connected to the other end of the resistor 606 and supplies a gate bias.
  • the termination circuit 60 shown in FIG. 13 is obtained by adding a resistor (second resistor) 608 to the configuration shown in FIG.
  • the resistor 608 is connected in series to the main circuit portion of the termination circuit 60. In FIG. 13, it is inserted between the coil 601 and the capacitor 602.
  • the termination circuit 60 shown in FIG. 13 has a configuration in which a part of the input power of the signal frequency is consumed by the resistor 608, and the high frequency characteristics are lower than that of the termination circuit 60 shown in FIGS.
  • the termination circuit 60 shown in FIG. 13 by providing the termination circuit 60 shown in FIG. 13, the distribution of the gate voltage is reduced, so that the high frequency characteristics are improved.
  • FIG. 14 shows the result of analysis using the capacitor 602 of the termination circuit 60 shown in FIG. 13 as infinite and the resistance 608 (R) and the inductance L of the coil 601 as variables.
  • FIG. 14A is a diagram showing the contour of the non-uniformity of the gate voltage in the FET.
  • FIG. 14B shows a contour line obtained by analyzing MAGMSG.
  • the non-uniformity of the gate voltage shown in FIG. 14A is a value obtained by normalizing the standard deviation of the gate voltage with the average value of the gate voltage.
  • the non-uniformity of the gate voltage is desirably small, and is an evaluation value that is 0 in an ideal state.
  • a broken line in FIG. 14 indicates a real part of the characteristic impedance in the gate finger 20.
  • the limit value of the non-uniformity of the gate voltage is 0.104, and MAGMSG is 10.88 dB.
  • the non-uniformity of the gate voltage is 0.595 and MAGMSG is 9.15 dB.
  • the nonuniformity of the gate voltage is generally small and MAGMSG is increased compared to the case where the termination circuit 60 is not connected. is made of.
  • a particularly high improvement can be confirmed by setting the resistance 608 (R) of the termination circuit 60 shown in FIG. 13 to a range smaller than the real part of the characteristic impedance of the gate finger 20. Further, for MAGMSG, particularly high improvement can be confirmed by setting the resistance 608 (R) of the termination circuit 60 shown in FIG. 13 to a range smaller than the real part of the characteristic impedance of the gate finger 20.
  • FIG. 15 is a diagram in which the impedance range confirmed as the effect of the present invention and the impedance range where the particularly strong effect is confirmed are reflected on the Smith chart.
  • the effect of the present invention is obtained when the impedance of the termination circuit 60 is in the upper half of the Smith chart including the real axis (ranges 1301 and 1303 in FIG. 15).
  • Particularly effective is the range 1303 in which the impedance of the termination circuit 60 is equal to or less than the real part 1302 of the characteristic impedance of the gate finger 20.
  • the characteristic impedance of the gate finger 20 is expressed by the following equation (1) using the Y parameter component (1, 1) y 11 per unit gate width of the true part of the FET and the impedance Z Fin per unit gate width of the gate finger 20. ). ⁇ (Z Fin ⁇ y 11 ) (1)
  • FIG. 16 shows the result of analyzing the stability (K value) at 1 MHz, which is considered to be sufficiently lower than the signal frequency.
  • the resistance 608 of the termination circuit 60 shown in FIG. 13 is 10 ⁇ , and the capacitance of the capacitor 602 of the termination circuit 60 is on the horizontal axis.
  • the stability is increased by applying the present invention.
  • the capacitance of the capacitor 602 for obtaining the same stability can be realized low, and the space for realizing the capacitance of the capacitor 602 can be reduced.
  • the capacitance of the capacitor 602 for obtaining the same stability can be reduced to about 1/3 by applying the present invention.
  • the effect of the present invention can be similarly obtained when a semiconductor junction capacitor is used for the capacitor 602 of the termination circuit 60.
  • a semiconductor junction capacitance is used, a necessary capacitance can be obtained in the process of manufacturing the FET, and thus an effect of simplifying the production can be obtained.
  • an inductive impedance is obtained at the frequency of the signal input from the input terminal 21a of the gate finger 20, and from the connection position of the input terminal 21a of the gate finger 20. Since the termination circuit 60 connected to the remote end is provided, the voltage in one cell of the FET can be equalized.
  • FIG. 13 shows the case where the resistor 608 is inserted between the coil 601 and the capacitor 602 shown in FIG. 3, the present invention is not limited to this. Anything is acceptable.
  • a resistor 608 may be connected in series to the main circuit portion of the termination circuit 60 shown in FIGS. 8 and 12 or the termination circuit 60 shown in FIG.
  • the connection location of the resistor 608 in the main circuit portion may be any location, and does not need to be between the coil 601 and the capacitor 602 as shown in FIG.
  • FIG. 17 is a view showing a structure pattern of an FET according to the second embodiment of the present invention.
  • a plurality of gate fingers 20 are arranged in parallel in the active region on the semiconductor substrate 1, and a plurality of source fingers 30 and a plurality of drain fingers 40 are alternately sandwiched between the gate fingers 20. They are arranged in parallel.
  • the grounding of the source finger 30 is not shown for simplification.
  • all the gate fingers 20 are bundled at one end by a gate bus 23 and connected to a gate pad 22 (corresponding to the input terminal 21a shown in FIG. 1).
  • the gate finger 20 is electrically connected to the signal source 50 (not shown in FIG. 17) via the gate pad 22.
  • All the drain fingers 40 are bundled at one end by a drain bus 44 (corresponding to the connection terminal 41b shown in FIG. 1) via a drain air bridge 43.
  • the drain finger 40 is electrically connected to an external circuit via the drain bus 44.
  • all the gate fingers 20 are connected by a connection line 24 passing under the drain air bridge 43 in a region opposite to the region where the gate pad 22 is disposed with the active region interposed therebetween.
  • a termination circuit 60 is connected to the connection line 24. At this time, it is desirable to connect the termination circuit 60 at a position farthest from the connection position of the gate pad 22 in the connection line 24.
  • the termination circuit 60 shown in FIG. 17 is an example of the circuit shown in FIG. 3 in which a coil 601 and a capacitor 602 are connected in series, which is the simplest of the termination circuits 60 shown in the first embodiment.
  • the termination circuit 60 in the second embodiment is not limited to the configuration shown in FIG. 3, and may be any circuit that has an inductive impedance at the signal frequency, and may be the termination circuit 60 shown in FIGS. .
  • the characteristic impedance of the gate finger 20 is approximately inversely proportional to the number of parallels compared to the case of the single finger transistor.
  • the gate finger 20 is terminated with an inductive impedance by using the termination circuit 60.
  • the voltage distribution can be improved and the high frequency characteristics can be improved.
  • the configuration shown in FIG. 17 can also improve the voltage distribution between the gate fingers 20.
  • a voltage is also distributed in the inter-finger direction shown in FIG.
  • the voltage distribution between the gate fingers 20 is affected by a phase difference generated between the gate fingers 20.
  • the phase difference between the gate fingers 20 in the multi-finger transistor can be obtained by the following equation (2). Im ⁇ cosh ⁇ 1 (1- ( ⁇ 11 ⁇ Z BUS / 2)) ⁇ (2)
  • ⁇ 11 is an input admittance of one finger transistor
  • Z BUS is an impedance parasitic between the gate fingers 20 in the gate bus 23.
  • the FET shown in FIG. 17 is effective for both the improvement of the uniformity of the voltage distribution in the gate finger 20 and the improvement of the uniformity of the voltage distribution between the gate fingers 20, and the high frequency characteristics of the FET. Can be improved.
  • FIG. 18 shows an example of the analysis result of the voltage distribution in one gate finger 20 in the FET according to the second embodiment.
  • an 8-finger multi-finger transistor is used.
  • the inductance of the coil 601 of the termination circuit 60 shown in FIG. 3 is 0.027 nH
  • the capacitance of the capacitor 602 is infinite
  • the voltage at the connection position with the gate finger 20 was analyzed.
  • 18A shows the standardized voltage amplitude in the gate bus 23
  • FIG. 18B shows the standardized voltage phase in the gate bus 23.
  • the solid line is the analysis result of the FET according to the second embodiment
  • the broken line is the analysis result of the conventional FET.
  • the voltage amplitude has a voltage amplitude deviation of about 0.6 in the case of the conventional FET, but the voltage amplitude deviation of about 0.2 in the FET according to the second embodiment.
  • the voltage phase is about 30 ° in the FET according to the second embodiment, whereas the conventional FET has a voltage phase deviation of about 80 °. The improvement of the voltage deviation improves the high frequency characteristics of the multi-finger transistor.
  • FIG. 17 shows a case where all the gate fingers 20 are connected and the termination circuit 60 having inductive impedance is connected to a position farthest from the gate pad 22 of the connection line 24.
  • the present invention is not limited to this, and a termination circuit 60 may be provided for each gate finger 20, and each termination circuit 60 may be connected to a connection position of the corresponding gate finger 20 on the connection line 24, thereby obtaining the same effect. Can do. Actually, there are often cases where the termination circuit 60 cannot be arranged for each gate finger 20 due to restrictions on the circuit size. In that case, several termination circuits 60 are combined into one.
  • FIG. 17 shows a case where all the gate fingers 20 are connected and the termination circuit 60 having inductive impedance is connected to the position farthest from the gate pad 22 of the connection line 24.
  • the present invention is not limited to this, and a similar effect can be obtained when the connection line 24 is connected to a position closest to the gate pad 22.
  • FIG. 19 shows an analysis result example of the high-frequency characteristics of MAGMSG when the connection method and connection position of termination circuit 60 in the second embodiment are changed.
  • FIG. 19A shows a case where the termination circuit 60 is connected to each gate finger 20
  • FIG. 19B shows a case where the termination circuit 60 is connected at a position farthest from the gate pad 22 of the connection line 24
  • FIG. 19C shows a case where the termination circuit 60 is connected to a position of the connection line 24 closest to the gate pad 22.
  • the solid line is an example of the analysis result of the FET according to the second embodiment
  • the broken line is an example of the analysis result of the conventional FET. In this case, when the termination circuit 60 is connected to each gate finger 20 shown in FIG.
  • FIG. 21 shows an example of a MAGMSG analysis result when the inductance of the coil 601 of the termination circuit 60 is 0.04 nH and the capacitance of the capacitor 602 is infinite.
  • the solid line is an example of the analysis result in the FET shown in FIG. 20
  • the broken line is an example of the analysis result in the conventional FET.
  • FIG. 22 shows a particularly effective configuration example of the termination circuit 60 used for the multi-finger transistor.
  • a feedback loop is formed in the FET at an extremely high frequency (millimeter wave band or the like), and oscillation may occur.
  • this oscillation frequency is higher than the signal frequency, it is effective to use a termination circuit 60 shown in FIG.
  • the termination circuit 60 shown in FIG. 22 is obtained by adding a resistor 609 connected in parallel to the coil 601 to the configuration shown in FIG.
  • the termination circuit 60 shown in FIG. 22 has an inductive input impedance due to the inductance of the coil 601 at the signal frequency. At a higher frequency, the impedance of the coil 601 becomes high, and the resistor 606 connected in parallel becomes dominant and causes a large loss. Therefore, in the termination circuit 60 shown in FIG. 22, the loss increases as the frequency increases, and there is an effect of reducing unnecessary high frequency gain. This reduces the risk of oscillation.
  • the circuit in which the resistor 608 is inserted in series with the circuit shown in FIG. 22 has the effect of improving the stability in the low frequency region as described in the first embodiment. Note that the termination circuit 60 shown in FIG. 22 is also applicable to a single finger transistor.
  • the multi-finger transistor in the multi-finger transistor, is provided in the region opposite to the region where the gate bus 23 is provided across the active region, and the other end side of the gate finger 20 is connected to the multi-finger transistor. Even if the connection line 24 to be connected and the termination circuit 60 connected to the connection line 24 have an inductive impedance at the frequency of the signal input from the input terminal 21a connected to the gate bus 23, one cell of the FET is provided. The internal voltage can be made uniform.
  • FIG. FIG. 23 is a view showing the structure pattern of the FET according to the third embodiment of the present invention.
  • the FET according to the third embodiment shown in FIG. 23 is obtained by removing the connection line 24 from the FET according to the second embodiment shown in FIG. 17 and changing the connection position of the termination circuit 60. Further, the drain air bridge 43 is not necessary, and each drain finger 40 is directly connected to the drain bus 44. Other configurations are the same, and only the different parts are described with the same reference numerals.
  • the termination circuit 60 is connected to the gate bus 23 of the multi-finger transistor. At this time, it is desirable to connect the termination circuit 60 at a position farthest from the connection position of the gate pad 22 of the gate bus 23.
  • the voltage distribution generated between the gate fingers 20 can be changed by changing the boundary condition at both ends of the gate bus 23 at positions away from the feeding point, which is the connection position of the gate pad 22. Analysis has shown that it is the inductive impedance that improves the voltage distribution between the gate fingers 20.
  • FIG. 24 shows an example of the analysis result of the voltage distribution in one gate finger 20 in the FET according to the third embodiment.
  • the inductance of the coil 601 of the termination circuit 60 shown in FIG. 22 is 0.063 nH
  • the capacitance of the capacitor 602 is infinite
  • the voltage at the connection position of each gate finger 20 of the gate bus 23 is analyzed.
  • . 24A shows the standardized voltage amplitude in the gate bus 23
  • FIG. 24B shows the standardized voltage phase in the gate bus 23.
  • FIG. 24 (a) and 24 (b) the solid line is the analysis result of the FET according to the third embodiment, and the broken line is the analysis result of the conventional FET. As shown in FIG.
  • the voltage amplitude has a voltage amplitude deviation of about 0.6 in the case of the conventional FET, but the voltage amplitude deviation of about 0.3 in the FET according to the third embodiment.
  • the voltage phase is about 50 ° in the FET according to the third embodiment, while the voltage phase deviation of the conventional FET is about 80 °.
  • the improvement of the voltage deviation improves the high frequency characteristics of the multi-finger transistor. The frequency characteristics at this time are shown in FIG. From FIG. 25, it can be seen that the high-frequency characteristics are improved slightly.
  • the solid line is an example of the analysis result of the FET according to the third embodiment
  • the broken line is an example of the analysis result of the conventional FET.
  • an inductive impedance is obtained at the frequency of the signal input from the input terminal 21a connected to the gate bus 23, and the multi-finger transistor is connected to the gate bus 23. Even if the termination circuit 60 is provided, the voltage in one cell of the FET can be made uniform.
  • FIG. 26 is a view showing a structure pattern of an FET according to the fourth embodiment of the present invention.
  • the FET according to the fourth embodiment shown in FIG. 26 is provided with the termination circuit 60 of the FET according to the third embodiment shown in FIG. 23 for each gate finger 20.
  • Other configurations are the same, and only the different parts are described with the same reference numerals.
  • each termination circuit 60 is connected to the connection position of the corresponding gate finger 20 on the gate bus 23. .
  • the input admittance of the termination circuit 60 is preferably selected so that the imaginary part at the signal frequency is opposite in sign to the imaginary part of the input admittance of one finger transistor and has the same absolute value. As described above, it is effective to reduce the input admittance of one finger transistor in order to reduce the phase difference between fingers from the equation (2). Then, as a method of lowering the input admittance of one finger transistor equivalently, a circuit having an imaginary part of an input admittance that is different in sign from the imaginary part of the input admittance of the one finger transistor and has the same absolute value is connected in parallel. As a result, the imaginary parts of the input admittance of the loaded circuit and the loaded circuit cancel each other, and low admittance can be realized.
  • termination circuit 60 cannot be arranged for each gate finger 20 due to restrictions on the circuit size. In that case, several termination circuits 60 are combined into one.
  • the input admittance of the termination circuit 60 can be reduced.
  • FIG. FIG. 27 is a view showing a structure pattern of an FET according to the fifth embodiment of the present invention.
  • the FET according to the fifth embodiment shown in FIG. 27 is a combination of the configuration of the FET according to the second embodiment shown in FIG. 17 and the configuration of the FET according to the third embodiment shown in FIG.
  • the configuration of the second embodiment shown in FIG. 17 has an effect of reducing the phase difference between the gate fingers 20.
  • the configuration of the second embodiment does not completely eliminate the phase difference and voltage distribution between the gate fingers 20. Therefore, in the fifth embodiment, the voltage distribution between the gate fingers 20 that could not be solved in the second embodiment is further improved by using the configuration of the third embodiment.
  • FIG. 28 shows an analysis result example of the voltage distribution in one gate finger 20 in the FET according to the fifth embodiment.
  • the inductance of the coil 601 of the termination circuit 60 connected to the connection line 24 shown in FIG. 27 is 0.027 nH
  • the inductance of the coil 601 of the termination circuit 60 connected to the gate bus 23 is 0.316 nH
  • the capacitance of the capacitor 602 of both the termination circuits 60 was set to infinity
  • the voltage at the connection position of each gate finger 20 of the gate bus 23 was analyzed.
  • FIG. 28A shows the normalized voltage amplitude in the gate bus 23
  • FIG. 28B shows the normalized voltage phase in the gate bus 23.
  • the solid line represents the analysis result of the FET according to the fifth embodiment
  • the broken line represents the analysis result of the conventional FET.
  • the voltage amplitude has a voltage amplitude deviation of about 0.6 in the case of the conventional FET, but the voltage amplitude deviation of about 0.1 in the FET according to the fifth embodiment.
  • the conventional FET has a voltage phase deviation of about 80 °
  • the FET according to the fifth embodiment has a voltage phase of about 20 °.
  • the improvement of the voltage deviation improves the high frequency characteristics of the multi-finger transistor.
  • the voltage distribution between the gate fingers 20 can be further improved as compared with the second embodiment. it can.
  • the semiconductor device according to the present invention can equalize the voltage in one cell of the semiconductor device and is suitable for use in a semiconductor device such as a field effect transistor used in a high frequency power amplifier.

Abstract

　半導体基板（１）上の活性領域に設けられた一本以上のゲートフィンガ（２０）と、活性領域に設けられ、ゲートフィンガ（２０）を挟んで交互に配置されたソースフィンガ（３０）及びドレインフィンガ（４０）とを備えた半導体装置において、ゲートフィンガ（２０）の入力端子（２１ａ）から入力される信号の周波数において誘導性インピーダンスとなり、当該ゲートフィンガ（２０）の当該入力端子（２１ａ）の接続位置から離れた箇所で当該ゲートフィンガに直接又は間接的に接続された終端回路（６０）を備えた。

Description

半導体装置
　この発明は、高周波電力増幅器に用いられる電界効果型トランジスタ（ＦＥＴ：Ｆｉｅｌｄ　ｅｆｆｅｃｔ　ｔｒａｎｓｉｓｔｏｒ）等の半導体装置に関するものである。
　従来から、一本以上のゲートフィンガを挟んでソースフィンガ及びドレインフィンガが交互に平行に配置されたＦＥＴが知られている（例えば非特許文献１参照）。
　しかしながら、従来のＦＥＴでは、非特許文献１にも示されている通り、１セル内において、信号の波長に起因する電圧分布が生じるという課題があった。その結果、セル内の一部分が動作せず、ＦＥＴの性能が低下する場合があった。
　この発明は、上記のような課題を解決するためになされたもので、半導体装置の１セル内の電圧を均一化することができる半導体装置を提供することを目的としている。
　この発明に係る半導体装置は、半導体基板上の活性領域に設けられた一本以上のゲートフィンガと、活性領域に設けられ、ゲートフィンガを挟んで交互に配置されたソースフィンガ及びドレインフィンガとを備えた半導体装置において、ゲートフィンガの入力端子から入力される信号の周波数において誘導性インピーダンスとなり、当該ゲートフィンガの当該入力端子の接続位置から離れた箇所で当該ゲートフィンガに直接又は間接的に接続された終端回路を備えたものである。
　この発明によれば、上記のように構成したので、半導体装置の１セル内の電圧を均一化することができる。
この発明の実施の形態１に係るＦＥＴの構成を示す斜視図である。 この発明の実施の形態１に係るＦＥＴの構造パターンを示す図である。 この発明の実施の形態１における終端回路の構成例を示す図である。 この発明の実施の形態１に係るＦＥＴの効果を示す図である。 従来のＦＥＴでの１ゲートフィンガ内の電圧分布の解析結果例を示す図である。 この発明の実施の形態１に係るＦＥＴでの１ゲートフィンガ内の電圧分布の解析結果例を示す図である。 この発明の実施の形態１に係るＦＥＴでの入力アドミタンスの解析結果例を示す図である。 この発明の実施の形態１における終端回路の別の構成例を示す図である。 図８に示す終端回路において、規格化した入力インピータンスの虚部と、線路波長との関係を示す図である。 図８に示す終端回路において、入力インピーダンスの虚部が正となる線路波長の下限及び上限をＺ０ωＣに関して求めた結果を示す図である。 この発明の実施の形態１における終端回路の別の構成例を示す図である。 この発明の実施の形態１における終端回路の別の構成例を示す図である。 この発明の実施の形態１における終端回路の別の構成例を示す図である。 図１３に示す終端回路の抵抗及びインダクタンスの電圧不均一性とＭＡＧＭＳＧの解析結果例を示す図である。 この発明の実施の形態１における終端回路の入力インピーダンスに関して効果のある範囲をスミスチャート上に投射した図である。 この発明の実施の形態１に係るＦＥＴでの極低周波領域のＫ値の解析結果例を示す図である。 この発明の実施の形態２に係るＦＥＴの構造パターンを示す図である。 この発明の実施の形態２に係るＦＥＴでの１ゲートフィンガ内の電圧分布の解析結果例を示す図である。 この発明の実施の形態２における終端回路の接続方法及び接続位置を変更した場合の高周波特性の解析結果例を示す図である。 この発明の実施の形態２に係るＦＥＴの別の構造パターンを示す図である。 図２０に示す半導体装置における高周波特性の解析結果例を示す図である。 この発明の実施の形態２における終端回路の構成例を示す図である。 この発明の実施の形態３に係るＦＥＴの構造パターンを示す図である。 この発明の実施の形態３に係るＦＥＴでの１ゲートフィンガ内の電圧分布の解析結果例を示す図である。 この発明の実施の形態３に係るＦＥＴでの高周波特性の解析結果例を示す図である。 この発明の実施の形態４に係るＦＥＴの構造パターンを示す図である。 この発明の実施の形態５に係るＦＥＴの構造パターンを示す図である。 この発明の実施の形態５に係るＦＥＴでの１ゲートフィンガ内の電圧分布の解析結果例を示す図である。
　以下、この発明の実施の形態について図面を参照しながら詳細に説明する。
実施の形態１．
　図１はこの発明の実施の形態１に係るＦＥＴの構成を示す斜視図である。なお以下では、半導体装置として、高周波電力増幅器に用いられるＦＥＴを例に説明を行うが、これに限るものではない。
　このＦＥＴの半導体基板１上には、活性領域に、一本以上のゲートフィンガ２０が配置され、ソースフィンガ３０とドレインフィンガ４０がゲートフィンガ２０を挟んで交互に平行に配置されている。図１では、ゲートフィンガ２０、ソースフィンガ３０及びドレインフィンガ４０が一本ずつ平行に配置されている。なお図１において、符号２はグランドである。また、ゲートフィンガ２０のゲート幅をＷｇｕとしている。
　ゲートフィンガ２０は、一端側（フィンガ方向ｘ＝０）に入力端子２１ａを有し、この入力端子２１ａが信号源５０に電気的に接続されている。また、ソースフィンガ３０は、一端側（フィンガ方向ｘ＝０）の端子３１ａを介して接地されている。また、ドレインフィンガ４０は、他端側（フィンガ方向ｘ＝Ｗｇｕ）に、外部回路（不図示）に電気的に接続される接続端子４１ｂを有し、この接続端子４１ｂから増幅された信号が出力される。
　さらに、ゲートフィンガ２０は、他端側（フィンガ方向ｘ＝Ｗｇｕ）の端子２１ｂが、すなわち入力端子２１ａの接続位置から離れた端部が、本願発明の特徴である終端回路６０に接続されている。この終端回路６０は、入力端子２１ａからゲートフィンガ２０に入力される信号の周波数において、誘導性インピーダンスとなる回路である。すなわち、上記信号周波数において、入力インピーダンスの虚部が正となる回路である。
　図２はこの発明の実施の形態１に係るＦＥＴの構造パターンを示す図である。図２では、ＦＥＴの半導体基板１上の活性領域に、一本のゲートフィンガ２０が配置され、それぞれ一本ずつのソースフィンガ３０とドレインフィンガ４０がゲートフィンガ２０を挟んで平行に配置されている。すなわち、図２では、ＦＥＴが１フィンガトランジスタに構成された場合を示している。
　この図２に示すＦＥＴにおいて、ソースフィンガ３０は、ソース電極３２（図１に示す端子３１ａに相当）を介して接地されている。また、ゲートフィンガ２０は、ゲートパッド２２（図１に示す入力端子２１ａに相当）を介して信号源５０（図２では不図示）に電気的に接続される。また、ドレインフィンガ４０は、ドレインパッド４２（図１に示す接続端子４１ｂに相当）を介して外部回路に電気的に接続される。
　図２に示す構成は、一般的な１フィンガトランジスタである。これに対し、必要な出力電力を得るため、上記１フィンガトランジスタを、フィンガ方向又はそれとは垂直な方向に周期的に配置した構成としてもよい。
　そして、図２に示すように、実施の形態１に係るＦＥＴでは、１フィンガトランジスタのゲートフィンガ２０、又は周期的に配置された１フィンガトランジスタの１周期分のゲートフィンガ２０において、ゲートパッド２２の接続位置から離れた端部に、終端回路６０が接続されている。
　次に、終端回路６０の構成例を図３に示す。
　図３に示す終端回路６０は、コイル６０１及びコンデンサ（ＤＣブロック用コンデンサ）６０２から構成されている。図２では、図３に示す終端回路６０を用いた場合を示している。
　コイル６０１は、一端にゲートフィンガ２０側（図２の例ではゲートフィンガ２０の端部）に接続される接続端子６０３を有するものである。このコイル６０１は、コイル６０１自身が有するインダクタンスを用いて、終端回路６０のインピーダンスを信号周波数において誘導性にする機能を有する。
　コンデンサ６０２は、一端がコイル６０１の接続端子６０３側とは反対側である他端に直列接続され、他端が接地されたものである。このコンデンサ６０２は、主として、ゲートに加えるバイアス直流電圧が短絡されないよう機能する。
　なお図３に示す配置に限るものではなく、コイル６０１とコンデンサ６０２の配置を反対にしてもよい。
　なお実施の形態１では、信号周波数において誘導性インピーダンスとなる終端回路６０を、ゲートフィンガ２０の端部（フィンガ方向ｘ＝Ｗｇｕ）で接続することを特徴としている。そのため、終端回路６０の構成は様々な形態があり、図３以外の構成例については後述する。
　次に、実施の形態１に係るＦＥＴによる高周波特性の一例として、ＦＥＴが安定に実現できる最大の利得（以下、ＭＡＧＭＳＧ）の解析結果例を図４に示す。図４の解析では、図３に示す終端回路６０を用いた。また、図４において、実線は実施の形態１に係るＦＥＴによる周波数特性であり、破線は従来のＦＥＴによる周波数特性である。
　この図４に示すように、従来のＦＥＴにおいて高周波領域（約３０ＧＨｚ以上）で低下していた利得が、実施の形態１に係るＦＥＴでは改善していることがわかる。
　次に、従来のＦＥＴでの１ゲートフィンガ２０内の電圧分布の解析結果例を図５に示す。図５の解析では、ＳｉＣ基板上のＧａＮにゲート長０．２５μｍ、ゲート幅（Ｗｇｕ）１００ｕｍのＦＥＴを形成し、解析周波数を３０ＧＨｚとした場合を示している。また、図５において、実線は規格化した電圧振幅の分布であり、破線は規格化した電圧位相の分布である。
　この図５に示すように、従来のＦＥＴでは、ゲートフィンガ２０内での電圧振幅の変動が約０．５となり、電圧位相の変動が約４０°となっている。
　次に、実施の形態１に係るＦＥＴでの１ゲートフィンガ２０内の電圧分布の解析結果例を図６に示す。図６の解析では、図５の解析条件と同じとしてあるが、図３に示す終端回路６０を用い、静電容量無限大のコンデンサ６０２と、０．３ｎＨのインダクタンスのコイル６０１を用いた。また、図６において、実線は規格化した電圧振幅の分布であり、破線は規格化した電圧位相の分布である。
　この図６に示すように、実施の形態１に係るＦＥＴでは、ゲートフィンガ２０内での電圧振幅の変動が約０．２となり、電圧位相の変動が約１０°となっている。すなわち、図５に示す従来のＦＥＴでの解析結果例と比較して、ゲートフィンガ２０内の電圧分布が一様になっている。そして、その一つの効果として、図４に示した高周波領域での利得の改善が得られる。
　また、実施の形態１に係るＦＥＴの副次的効果として、入力アドミタンスの低減がある。
　ＦＥＴは、高周波において、ＦＥＴ自身が有するゲート－ソース間容量の影響によって入力アドミタンスが高くなる。ＦＥＴを増幅器として用いる場合、入力アドミタンスが高いＦＥＴではインピーダンス整合比が高くなり、増幅器が良好な特性を示す周波数範囲に悪影響を及ぼす。
　実施の形態１に係るＦＥＴでの入力アドミタンスの計算結果例を図７に示す。図７において、一点鎖線は従来のＦＥＴでの入力アドミタンス（０．０５３Ｓ）であり、実線は実施の形態１に係るＦＥＴでの入力アドミタンスの計算結果例であり、横軸は終端回路６０におけるコイル６０１のインダクタンスである。
　この図７に示すように、実施の形態１のＦＥＴでは、従来のＦＥＴに対して、入力アドミタンスを低下できることがわかる。また、実施の形態１のＦＥＴでは、入力アドミタンスを最も下げることができるインダクタンスが存在する。そして、コイル６０１として、この入力アドミタンスを最低とするインダクタンスより高い値のものを選定することで、面積効率を向上させることができる。
　次に、終端回路６０の別の構成例を図８，１１～１３に示す。
　図８に示す終端回路６０は、図３において誘導性負荷を実現するために用いたコイル６０１を、伝送線路６０４に置き換えたものである。
　伝送線路６０４は、一端にゲートフィンガ２０側に接続される接続端子６０３を有し、線路長ｌが信号周波数における半波長以下の長さ（０＜ｌ＜λｇ／２）に構成されたものである。
　なお、コンデンサ６０２は、一端が伝送線路６０４の他端に直列接続されている。
　ここで、伝送線路６０４の線路長ｌは、伝送線路理論に基づき設計される。
　すなわち、線路長ｌの低損失な伝送線路６０４の終端に容量Ｃのコンデンサ６０２が接続された場合、入力インピーダンスの虚部Ｉｍ｛Ｚｉｎ｝は下式（１）で表される。

Figure JPOXMLDOC01-appb-I000001
　なお式（１）において、Ｚ０は特性インピーダンスであり、ωは角周波数であり、βは位相定数である。
　さらに、式（１）の入力インピーンダンスの虚部を特性インピーダンスで規格化すると、下式（２）となる。

Figure JPOXMLDOC01-appb-I000002
　この式（２）からも明らかなように、Ｚ０ωＣの値によって入力インピーダンスの虚部が正となる範囲βｌが変動する。
　図８に示す終端回路６０において、規格化したインピータンスの虚部と伝送線路６０４の線路波長との関係を図９に示す。図９において、実線は容量の大きいコンデンサ６０２を想定した場合（Ｚ０ωＣ＝１００）、破線は容量が中くらいのコンデンサ６０２を想定した場合（Ｚ０ωＣ＝１）、二点鎖線は容量が小さいコンデンサ６０２を想定した場合（Ｚ０ωＣ＝０．０１）を示している。
　この図９に示すように、コンデンサ６０２の容量によって、入力インピーダンスの虚部が正となる範囲が変動する。
　また、図８に示す終端回路６０において、入力インピーダンスの虚部が正となる伝送線路６０４の線路波長の下限及び上限をＺ０ωＣに関して求めた結果を図１０に示す。なお図１０において線路波長の下限を破線で示し、上限を実線で示している。
　この図１０に示すように、使用するコンデンサ６０２の容量が決定していない状態では、線路長ｌの範囲は０＜ｌ＜λｇ／２となる。
　コンデンサ６０２に半波長以下の線路長の伝送線路６０４を接続した回路は、静電容量と線路長を適切に選択することで、図３と同等の動作をする。これによって、終端回路６０の誘導性インピーダンスを実現することができる。
　なお図８に示す配置に限るものではなく、伝送線路６０４とコンデンサ６０２の配置を反対にしてもよい。
　図１１に示す終端回路６０は、伝送線路６０５から構成されている。
　伝送線路６０５は、一端にゲートフィンガ２０側に接続される接続端子６０３を有し、他端が開放され、線路長ｌが信号周波数における四分の一波長以上且つ半波長以下の長さ（λｇ／２＜ｌ＜λｇ／４）に構成されたものである。この構成によっても、終端回路６０の誘導性インピーダンスを実現することができる。
　図１２に示す終端回路６０は、図３に示す構成に、抵抗６０６及びゲートバイアス端子６０７を追加したものである。
　抵抗６０６は、一端がコイル６０１とコンデンサ６０２との接続点に接続されたものである。また、ゲートバイアス端子６０７は、抵抗６０６の他端に接続され、ゲートバイアスを供給するものである。
　図１２に示す終端回路６０を用いることで、ＦＥＴでの低周波領域における発振に対して安定性が改善される。
　図１３に示す終端回路６０は、図３に示す構成に、抵抗（第２の抵抗）６０８を追加したものである。
　抵抗６０８は、終端回路６０の主回路部分に直列接続されたものである。図１３では、コイル６０１とコンデンサ６０２との間に挿入されている。
　図１３に示す終端回路６０は、信号周波数の入力電力の一部を抵抗６０８で消費する構成であり、図３，８，１１，１２に示す終端回路６０より高周波特性が低下する。しかしながら、従来の半導体装置のように終端回路６０がない構成と比較して、図１３に示す終端回路６０を設けることで、ゲート電圧の分布が低減するため、高周波特性が改善される。
　ここで、図１３に示す終端回路６０のコンデンサ６０２を無限大とし、抵抗６０８（Ｒ）及びコイル６０１のインダクタンスＬを変数として解析した結果を図１４に示す。図１４（ａ）はＦＥＴ内のゲート電圧の不均一性を算出して等高線で示した図である。図１４（ｂ）はＭＡＧＭＳＧを解析して等高線で示した図である。
　なお、図１４（ａ）に示すゲート電圧の不均一性とは、ゲート電圧の標準偏差をゲート電圧の平均値で規格化した値である。このゲート電圧の不均一性は、小さいことが望ましく、理想状態で０となる評価値である。なお、Ｒ＝０の極限が、図３に示す終端回路６０と同値となる条件である。また、図１４上の破線は、ゲートフィンガ２０における特性インピーダンスの実部を示している。
　図３に示す終端回路６０を用いた場合には、ゲート電圧の不均一性の限界値は０．１０４であり、ＭＡＧＭＳＧは１０．８８ｄＢである。一方、従来の半導体装置のように終端回路６０を接続しない場合には、ゲート電圧の不均一性は０．５９５であり、ＭＡＧＭＳＧは９．１５ｄＢである。
　これに対して、図１３に示す構成では、抵抗６０８が０ではない場合も、終端回路６０を接続しない場合と比較して、概ね、ゲート電圧の不均一性が少なく、ＭＡＧＭＳＧを高くすることができている。
　ゲート電圧の不均一性に関しては、図１３に示す終端回路６０の抵抗６０８（Ｒ）を、ゲートフィンガ２０における特性インピーダンスの実部より小さい範囲とすることで、特に高い改善が確認できる。また、ＭＡＧＭＳＧについても、図１３に示す終端回路６０の抵抗６０８（Ｒ）を、ゲートフィンガ２０における特性インピーダンスの実部より小さい範囲とすることで、特に高い改善が確認できる。
　次に、図１３に示す終端回路６０において、本願発明の効果として確認できたインピーダンス範囲と、特に強い効果を確認できたインピーダンス範囲を、スミスチャート上に反映させた図を図１５に示す。
　この図１５に示すように、終端回路６０のインピーダンスが、実軸を含むスミスチャートの上半分（図１５の範囲１３０１，１３０３）にあるときに本願発明の効果がある。また、特に効果が高いのは、終端回路６０のインピーダンスが、ゲートフィンガ２０における特性インピーダンスの実部１３０２以下となる範囲１３０３である。上記ゲートフィンガ２０における特性インピーダンスは、ＦＥＴの真正部の単位ゲート幅あたりのＹパラメータの成分（１，１）ｙ１１とゲートフィンガ２０の単位ゲート幅あたりのインピーダンスＺＦｉｎを用いて下式（１）によって定義される。
√（ＺＦｉｎ・ｙ１１）　　（１）
　次に、図１３に示す終端回路６０での副次的効果について説明する。
　図１３に示す終端回路６０を用いた場合、抵抗６０８が安定化の役割を果たす。
　信号周波数の周辺の周波数では、入力電力を抵抗６０８が消費するために想像が容易であるが、極低周波の安定性が改善されることがわかっている。例として、信号周波数より十分に低いと考えられる１ＭＨｚの安定性（Ｋ値）について解析した結果を図１６に示す。
　図１６では、図１３に示す終端回路６０の抵抗６０８を１０Ωとし、終端回路６０のコンデンサ６０２の静電容量を横軸としている。また、図１６において、実線は本願発明の適用となるｘ＝Ｗｇｕに終端回路６０を接続した場合であり、破線は本願発明の非適用となるｘ＝０に終端回路６０を接続した場合である。
　この図１６に示すように、同じ静電容量を用いた場合には、本願発明の適用により安定性が高くなる。別の言い方をすれば、同じ安定性を得るためのコンデンサ６０２の静電容量を低く実現でき、コンデンサ６０２の静電容量を実現するスペースを小さくできる効果がある。図１６の例では、本願発明の適用により、同じ安定性を得るためのコンデンサ６０２の静電容量を約１／３とすることができる。
　また、終端回路６０のコンデンサ６０２に関して、半導体の接合容量を用いた場合にも同様に本願発明の効果が得られる。半導体の接合容量を用いた場合、ＦＥＴを作るプロセスにおいて必要な静電容量が得られるため、製造の簡易化という効果が得られる。
　以上のように、この実施の形態１によれば、１フィンガトランジスタにおいて、ゲートフィンガ２０の入力端子２１ａから入力される信号の周波数において誘導性インピーダンスとなり、ゲートフィンガ２０の入力端子２１ａの接続位置から離れた端部に接続された終端回路６０を備えたので、ＦＥＴの１セル内の電圧を均一化することができる。
　なお図１３では、図３に示すコイル６０１とコンデンサ６０２との間に抵抗６０８を挿入した場合について示したが、これに限るものではなく、終端回路６０の主回路部分に抵抗６０８を直列接続したものであればよい。例えば、図８，１２に示す終端回路６０又は後述する図２２に示す終端回路６０の主回路部分に抵抗６０８を直列接続してもよく、同様の効果を得ることができる。また、主回路部分における抵抗６０８の接続箇所はどの箇所でよく、図１３に示すようにコイル６０１とコンデンサ６０２との間である必要はない。
実施の形態２．
　図２に示す実施の形態１では１フィンガトランジスタの場合について説明を行った。それに対し、実施の形態２ではマルチフィンガトランジスタの場合について説明を行う。図１７はこの発明の実施の形態２に係るＦＥＴの構造パターンを示す図である。
　図１７に示すＦＥＴでは、半導体基板１上の活性領域に、複数本のゲートフィンガ２０が平行に配置され、複数本のソースフィンガ３０と複数本のドレインフィンガ４０がゲートフィンガ２０を挟んで交互に平行に配置されている。なお図１７では、簡略化のため、ソースフィンガ３０の接地については図示を省略している。
　また、全てのゲートフィンガ２０は、一端がゲートバス２３により束ねられ、ゲートパッド２２（図１に示す入力端子２１ａに相当）に接続されている。そして、ゲートフィンガ２０は、このゲートパッド２２を介して信号源５０（図１７では不図示）に電気的に接続される。また、全てのドレインフィンガ４０は、一端がドレインエアブリッジ４３を介してドレインバス４４（図１に示す接続端子４１ｂに相当）により束ねられている。そして、ドレインフィンガ４０は、このドレインバス４４を介して外部回路に電気的に接続される。
　また、全てのゲートフィンガ２０は、活性領域を挟んでゲートパッド２２が配置された領域とは反対側の領域において、ドレインエアブリッジ４３の下を通る連結線路２４により連結されている。そして、連結線路２４には、終端回路６０が接続されている。この際、連結線路２４のうち、ゲートパッド２２の接続位置から最も離れた位置に終端回路６０を接続することが望ましい。
　図１７に示す終端回路６０は、実施の形態１で示した終端回路６０のうち最も単純な回路である、コイル６０１とコンデンサ６０２を直列接続した図３に示す回路を例にとっている。しかしながら、実施の形態２における終端回路６０は、図３に示す構成に限るものではなく、信号周波数において誘導性インピーダンスとなる回路であればよく、図８，１１～１３に示す終端回路６０でもよい。但し、実施の形態２におけるマルチフィンガトランジスタの場合には、ゲートフィンガ２０の特性インピーダンスが、１フィンガトランジスタの場合と比較して並列数に応じて概ね反比例になることに注意する必要がある。
　このように、図１７に示すマルチフィンガトランジスタ構成であっても、実施の形態１と同様に、終端回路６０を用いて、ゲートフィンガ２０を誘導性インピーダンスで終端することで、ゲートフィンガ２０内の電圧分布を改善でき、高周波特性を改善することができる。
　また、図１７に示す構成では、ゲートフィンガ２０内の電圧分布を改善できる効果に加え、ゲートフィンガ２０間の電圧分布も改善することができる。
　ゲートフィンガ２０を複数本用いるマルチフィンガトランジスタでは、実施の形態１で述べたフィンガ方向の電圧分布に加え、図１７に示すフィンガ間方向にも電圧が分布する。このゲートフィンガ２０間の電圧分布は、ゲートフィンガ２０間に発生する位相差に影響される。マルチフィンガトランジスタにおけるゲートフィンガ２０間の位相差は、下式（２）で求めることができる。
Ｉｍ｛ｃｏｓｈ－１（１－（Ψ１１・ＺＢＵＳ／２））｝　（２）
　ここで、Ψ１１は１フィンガトランジスタの入力アドミタンスであり、ＺＢＵＳはゲートバス２３におけるゲートフィンガ２０間に寄生するインピーダンスである。
　この式（２）に示すように、ゲートフィンガ２０間の位相差を低減させるためには、１フィンガトランジスタの入力アドミタンスとゲートフィンガ２０間のインピーダンスの積を低減することが望ましい。１フィンガトランジスタの入力アドミタンスは、実施の形態１の副次的効果で述べたとおり、ゲートフィンガ２０の端部（ｘ＝Ｗｇｕ）で誘導性インピーダンスを有する終端回路６０により終端することで低減することができる。
　したがって、図１７に示すＦＥＴでは、ゲートフィンガ２０内の電圧分布の均一性の改善と、ゲートフィンガ２０間の電圧分布の均一性の改善との両方に対して効果を発揮し、ＦＥＴの高周波特性を改善することができる。
　次に、実施の形態２に係るＦＥＴでの１ゲートフィンガ２０内の電圧分布の解析結果例を図１８に示す。図１８の解析では、８フィンガのマルチフィンガトランジスタを用いている。
　また、図１８では、ゲートフィンガ２０をｘ＝Ｗｇｕで連結し、図３に示す終端回路６０のコイル６０１のインダクタンスを０．０２７ｎＨ、コンデンサ６０２の静電容量を無限大とし、ゲートバス２３の各ゲートフィンガ２０との接続位置における電圧を解析した。図１８（ａ）はゲートバス２３における規格化した電圧振幅であり、図１８（ｂ）はゲートバス２３における規格化した電圧位相である。図１８（ａ），（ｂ）において、実線は実施の形態２に係るＦＥＴの解析結果であり、破線は従来のＦＥＴの解析結果である。
　図１８に示すように、電圧振幅については、従来のＦＥＴの場合では約０．６の電圧振幅偏差があるが、実施の形態２に係るＦＥＴでは約０．２の電圧振幅偏差である。また、電圧位相についても、従来のＦＥＴでは約８０°の電圧位相偏差があるのに対して、実施の形態２に係るＦＥＴでは約３０°程度となっている。この電圧偏差の改善によりマルチフィンガトランジスタの高周波特性が改善される。
　なお図１７では、全てのゲートフィンガ２０を連結し、誘導性インピーダンスを有する終端回路６０を、連結線路２４のゲートパッド２２から最も離れた位置に接続した場合を示した。しかしながら、これに限るものではなく、ゲートフィンガ２０毎に終端回路６０を設け、各終端回路６０を連結線路２４の対応するゲートフィンガ２０の接続位置に接続してもよく、同様の効果を得ることができる。
　なお、現実的には、回路サイズの制約上等で、ゲートフィンガ２０毎に終端回路６０が配置できない場合がしばしばある。その場合には、数個の終端回路６０をまとめて一つにする。
　また図１７では、全てのゲートフィンガ２０を連結し、誘導性インピーダンスを有する終端回路６０を、連結線路２４のゲートパッド２２から最も離れた位置に接続した場合を示した。しかしながら、これに限るものではなく、連結線路２４のゲートパッド２２に最も近い位置に接続した場合にも類似の効果が得られる。
　実施の形態２における終端回路６０の接続方法及び接続位置を変更した場合でのＭＡＧＭＳＧの高周波特性の解析結果例を図１９に示す。図１９（ａ）はゲートフィンガ２０毎に終端回路６０を接続した場合を示し、図１９（ｂ）は連結線路２４のゲートパッド２２から最も離れた位置に終端回路６０を接続した場合を示し、図１９（ｃ）は連結線路２４のゲートパッド２２に最も近い位置に終端回路６０を接続した場合を示している。なお図１９において、実線は実施の形態２に係るＦＥＴの解析結果例であり、破線は従来のＦＥＴの解析結果例である。
　この場合、図１９（ａ）に示すゲートフィンガ２０毎に終端回路６０を接続した場合が、最も高周波まで高い利得が実現できている。そして、図１９（ｂ）に示す連結線路２４のゲートパッド２２から最も離れた位置に終端回路６０を接続した場合が、二番目に高周波特性が改善できている。そして、図１９（ｃ）に示す連結線路２４のゲートパッド２２に最も近い位置に終端回路６０を接続した場合が、高周波特性を改善する量が最も少ない。すなわち、図１９（ｃ）の構成では、連結線路２４内にも電圧分布が生じてしまう。そのため、上記のような終端回路６０の接続方法及び接続位置の違いによって優位性が生じる。
　また、マルチフィンガトランジスタのゲートフィンガ２０のうち数本のみを連結線路２４で束ね、終端回路６０を接続した場合にも同様の効果が得られる。例として、１０本のゲートフィンガ２０を有するマルチフィンガトランジスタにおいて、両端の２本のゲートフィンガ２０を端部（ｘ＝Ｗｇｕ）において連結線路２４で連結し、図３に示す終端回路６０を接続した構成を図２０に示す。また、図２０に示す構成において、終端回路６０のコイル６０１のインダクタンスを０．０４ｎＨ、コンデンサ６０２の静電容量を無限大とした場合でのＭＡＧＭＳＧの解析結果例を図２１に示す。なお図２１において、実線は図２０に示すＦＥＴでの解析結果例であり、破線は従来のＦＥＴでの解析結果例である。
　この図２１に示すように、図２０に示す構成においても、高周波特性が大きく改善していることがわかる。
　次に、マルチフィンガトランジスタに用いる終端回路６０として、特に有効な構成例を図２２に示す。
　マルチフィンガトランジスタでは、極めて高い周波数（ミリ波帯等）においてＦＥＴ内で帰還ループができてしまい、発振することがある。この発振周波数が信号周波数よりも高いときには、図２２に示す終端回路６０を用いることが有効である。
　図２２に示す終端回路６０は、図３に示す構成に、コイル６０１に並列接続された抵抗６０９を追加したものである。図２２に示す終端回路６０は、信号周波数においてコイル６０１の有するインダクタンスによって誘導性の入力インピーダンスとなる。さらに高い周波数では、コイル６０１のインピーダンスが高くなり、並列接続した抵抗６０６が優勢となり大きい損失を起こす。したがって、図２２に示す終端回路６０では、周波数が高くなるにつれて損失が増大し、不要な高い周波数の利得を低減させる効果がある。これによって発振が生じるリスクが低減される。当然ではあるが、図２２に示す回路に直列に抵抗６０８を入れた回路は実施の形態１で述べた通り低周波領域の安定性を向上させる効果がある。
　なお、図２２に示す終端回路６０は、１フィンガトランジスタにも適用可能である。
　以上のように、この実施の形態２によれば、マルチフィンガトランジスタにおいて、活性領域を挟んでゲートバス２３が設けられた領域とは反対側の領域に設けられ、ゲートフィンガ２０の他端側を連結する連結線路２４と、ゲートバス２３に接続された入力端子２１ａから入力される信号の周波数において誘導性インピーダンスとなり、連結線路２４に接続された終端回路６０とを備えても、ＦＥＴの１セル内の電圧を均一化することができる。
実施の形態３．
　図２３はこの発明の実施の形態３に係るＦＥＴの構造パターンを示す図である。この図２３に示す実施の形態３に係るＦＥＴは、図１７に示す実施の形態２に係るＦＥＴから連結線路２４を取除き、終端回路６０の接続位置を変更したものである。また、ドレインエアブリッジ４３も不要であり、各ドレインフィンガ４０はドレインバス４４に直接接続されている。その他の構成は同様であり、同一の符号を付して異なる部分についてのみ説明を行う。
　図２３に示す実施の形態３に係るＦＥＴでは、終端回路６０が、マルチフィンガトランジスタのゲートバス２３に接続されている。この際、ゲートバス２３のゲートパッド２２の接続位置から最も離れた位置に終端回路６０を接続することが望ましい。
　実施の形態２で述べたように、マルチフィンガトランジスタではゲートフィンガ２０間に位相差があり、それが電圧分布を引き起こし、高周波特性を劣化させる。したがって、ゲートパッド２２の接続位置である給電点から離れた位置であるゲートバス２３の両端において、境界条件を変更することで、ゲートフィンガ２０間に生じる電圧分布を変更できる。解析によって、ゲートフィンガ２０間の電圧分布を改善するのは、誘導性インピーダンスであることがわかっている。
　次に、実施の形態３に係るＦＥＴでの１ゲートフィンガ２０内の電圧分布の解析結果例を図２４に示す。図２４では、図２２に示す終端回路６０のコイル６０１のインダクタンスを０．０６３ｎＨとし、コンデンサ６０２の静電容量を無限大とし、ゲートバス２３の各ゲートフィンガ２０との接続位置における電圧を解析した。図２４（ａ）はゲートバス２３における規格化した電圧振幅であり、図２４（ｂ）はゲートバス２３における規格化した電圧位相である。図２４（ａ），（ｂ）において、実線は実施の形態３に係るＦＥＴの解析結果であり、破線は従来のＦＥＴの解析結果である。
　この図２４に示すように、電圧振幅については、従来のＦＥＴの場合では約０．６の電圧振幅偏差があるが、実施の形態３に係るＦＥＴでは約０．３の電圧振幅偏差である。また、電圧位相についても、従来のＦＥＴでは約８０°の電圧位相偏差があるのに対して、実施の形態３に係るＦＥＴでは約５０°程度となっている。この電圧偏差の改善によりマルチフィンガトランジスタの高周波特性が改善される。また、このときの周波数特性を図２５に示す。この図２５から、わずかではあるが、高周波特性が改善していることがわかる。なお図２５において、実線は実施の形態３に係るＦＥＴの解析結果例であり、破線は従来のＦＥＴの解析結果例である。
　以上のように、この実施の形態３によれば、マルチフィンガトランジスタにおいて、ゲートバス２３に接続された入力端子２１ａから入力される信号の周波数において誘導性インピーダンスとなり、当該ゲートバス２３に接続された終端回路６０を備えても、ＦＥＴの１セル内の電圧を均一化することができる。
実施の形態４．
　図２６はこの発明の実施の形態４に係るＦＥＴの構造パターンを示す図である。この図２６に示す実施の形態４に係るＦＥＴは、図２３に示す実施の形態３に係るＦＥＴの終端回路６０をゲートフィンガ２０毎に設けたものである。その他の構成は同様であり、同一の符号を付して異なる部分についてのみ説明を行う。
　図２６に示す実施の形態４に係るＦＥＴでは、終端回路６０がゲートフィンガ２０の数と同数設けられ、各終端回路６０が、ゲートバス２３の対応するゲートフィンガ２０の接続位置に接続されている。
　ここで、終端回路６０の入力アドミタンスは、信号周波数における虚部が、１フィンガトランジスタの入力アドミタンスの虚部と符号が逆であり且つ絶対値が同じであるように選定するのが望ましい。式（２）からフィンガ間の位相差を低減するためには１フィンガトランジスタの入力アドミタンスを下げるのが効果的であることは、前述の通りである。
　そして、１フィンガトランジスタの入力アドミタンスを等価的に下げる方法として、１フィンガトランジスタの入力アドミタンスの虚部と符号が異なり且つ絶対値が等しい入力アドミタンスの虚部を有する回路を並列に接続する。これにより、１フィンガトランジスタと負荷した回路の入力アドミタンスの虚部が互いに打ち消し合い、低いアドミタンスを実現できる。
　しかしながら、現実的には、回路サイズの制約上等で、ゲートフィンガ２０毎に終端回路６０が配置できない場合がしばしばある。その場合には、数個の終端回路６０をまとめて一つにする。
　以上のように、この実施の形態４によれば、ゲートバス２３に複数の終端回路６０を接続したので、実施の形態３における効果に加え、終端回路６０の入力アドミタンスを低下させることができる。
実施の形態５．
　図２７はこの発明の実施の形態５に係るＦＥＴの構造パターンを示す図である。図２７に示す実施の形態５に係るＦＥＴは、図１７に示す実施の形態２に係るＦＥＴの構成と、図２３に示す実施の形態３に係るＦＥＴの構成とを組み合わせたものである。
　図１７に示す実施の形態２の構成では、ゲートフィンガ２０間の位相差を低減させる効果がある。しかしながら、実施の形態２の構成でゲートフィンガ２０間の位相差及び電圧分布が全くなくなるわけではない。そこで、実施の形態５では、実施の形態２で解消しきれなかったゲートフィンガ２０間の電圧分布を、実施の形態３の構成を用いてさらに改善するものである。
　実施の形態５に係るＦＥＴでの１ゲートフィンガ２０内の電圧分布の解析結果例を図２８に示す。図２８では、図２７に示す連結線路２４に接続された終端回路６０のコイル６０１のインダクタンスを０．０２７ｎＨとし、ゲートバス２３に接続された終端回路６０のコイル６０１のインダクタンスを０．３１６ｎＨとし、両終端回路６０のコンデンサ６０２の静電容量を無限大とし、ゲートバス２３の各ゲートフィンガ２０との接続位置における電圧を解析した。図２８（ａ）はゲートバス２３における規格化した電圧振幅であり、図２８（ｂ）はゲートバス２３における規格化した電圧位相である。図２８（ａ），（ｂ）において、実線は実施の形態５に係るＦＥＴの解析結果であり、破線は従来のＦＥＴの解析結果である。
　この図２８に示すように、電圧振幅については、従来のＦＥＴの場合では約０．６の電圧振幅偏差があるが、実施の形態５に係るＦＥＴでは約０．１の電圧振幅偏差である。電圧位相についても、従来のＦＥＴでは約８０°の電圧位相偏差があるのに対して、実施の形態５に係るＦＥＴでは約２０°程度となっている。この電圧偏差の改善によりマルチフィンガトランジスタの高周波特性が改善される。
　以上のように、この実施の形態５によれば、実施の形態２，３の構成を組み合わせるように構成したので、実施の形態２に対し、ゲートフィンガ２０間の電圧分布をより改善することができる。
　なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
　この発明に係る半導体装置は、半導体装置の１セル内の電圧を均一化することができ、高周波電力増幅器に用いられる電界効果型トランジスタ等の半導体装置等に用いるのに適している。
　１　半導体基板、２　グランド、２０　ゲートフィンガ、２１ａ，２１ｂ　端子、２２　ゲートパッド、２３　ゲートバス、２４　連結線路、３０　ソースフィンガ、３１ａ，３１ｂ　端子、３２　ソース電極、４０　ドレインフィンガ、４１ａ，４１ｂ　端子、４２　ドレインパッド、４３　ドレインエアブリッジ、４４　ドレインバス、５０　信号源、６０　終端回路、６０１　コイル、６０２　コンデンサ、６０３　接続端子、６０４　伝送線路、６０５　伝送線路、６０６　抵抗、６０７　ゲートバイアス端子、６０８　抵抗（第２の抵抗）、６０９　抵抗。

Claims (11)

  1. 　半導体基板上の活性領域に設けられた一本以上のゲートフィンガと、前記活性領域に設けられ、前記ゲートフィンガを挟んで交互に配置されたソースフィンガ及びドレインフィンガとを備えた半導体装置において、
    　前記ゲートフィンガの入力端子から入力される信号の周波数において誘導性インピーダンスとなり、当該ゲートフィンガの当該入力端子の接続位置から離れた箇所で当該ゲートフィンガに直接又は間接的に接続された終端回路を備えた
    　ことを特徴とする半導体装置。
  2. 　前記ゲートフィンガ、前記ソースフィンガ及び前記ドレインフィンガはそれぞれ一本ずつ設けられ、
    　前記終端回路は前記ゲートフィンガに直接接続された
    　ことを特徴とする請求項１記載の半導体装置。
  3. 　前記ゲートフィンガ、前記ソースフィンガ及び前記ドレインフィンガはそれぞれ複数本ずつ設けられ、
    　全ての前記ゲートフィンガの一端側を束ねるゲートバスと、
    　前記活性領域を挟んで前記ゲートバスが設けられた領域とは反対側の領域に設けられ、前記ゲートフィンガの他端側を連結する連結線路とを備え、
    　前記終端回路は前記連結線路に接続された
    　ことを特徴とする請求項１記載の半導体装置。
  4. 　前記ゲートフィンガ、前記ソースフィンガ及び前記ドレインフィンガはそれぞれ複数本ずつ設けられ、
    　全ての前記ゲートフィンガの一端側を束ねるゲートバスを備え、
    　前記終端回路は前記ゲートバスに接続された
    　ことを特徴とする請求項１記載の半導体装置。
  5. 　前記終端回路は、前記ゲートバスにも接続された
    　ことを特徴とする請求項３記載の半導体装置。
  6. 　前記終端回路は、前記入力端子の接続位置から最も離れた位置に接続された
    　ことを特徴とする請求項３記載の半導体装置。
  7. 　前記終端回路は、前記入力端子の接続位置から最も離れた位置に接続された
    　ことを特徴とする請求項４記載の半導体装置。
  8. 　前記終端回路は複数設けられた
    　ことを特徴とする請求項３記載の半導体装置。
  9. 　前記終端回路は複数設けられた
    　ことを特徴とする請求項４記載の半導体装置。
  10. 　前記終端回路は、
    　線路長が前記入力端子から入力される信号の周波数における半波長以下の長さである伝送線路と、
    　前記伝送線路に直列接続されたコンデンサとを有し、
    　前記終端回路の端部が接地された
    　ことを特徴とする請求項１記載の半導体装置。
  11. 　前記終端回路は、
    　端部が開放され、線路長が前記入力端子から入力される信号の周波数における四分の一波長以上且つ半波長以下の長さである伝送線路を有する
    　ことを特徴とする請求項１記載の半導体装置。
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