WO2016116316A1 - Verfahren zur herstellung einer mehrzahl von halbleiterchips und halbleiterchip - Google Patents

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WO2016116316A1
WO2016116316A1 PCT/EP2016/050392 EP2016050392W WO2016116316A1 WO 2016116316 A1 WO2016116316 A1 WO 2016116316A1 EP 2016050392 W EP2016050392 W EP 2016050392W WO 2016116316 A1 WO2016116316 A1 WO 2016116316A1
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semiconductor
functional layer
carrier
composite
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PCT/EP2016/050392
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French (fr)
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Michael Huber
Lorenzo Zini
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Ams Osram International GmbH
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Osram Opto Semiconductors GmbH
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    • H10W74/131—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being only partially enclosed
    • H10W74/137—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being only partially enclosed the encapsulations being directly on the semiconductor body

Definitions

  • a method for producing a plurality of semiconductor chips and a semiconductor chip are specified.
  • the semiconductor chips may in particular be optoelectronic semiconductor chips, such as light-emitting diode chips or photodiode chips.
  • a composite in at least one embodiment according to the first aspect, extends in a vertical direction between a first major surface and a second major surface of the composite, wherein the vertical direction may be perpendicular to the first and / or second major surface.
  • the major surfaces may be the top surface and the bottom surface of the composite.
  • Singling takes place in particular transversely to the first and / or second main surface, for example in the vertical direction.
  • the singulation pattern may be formed in the shape of a lattice in the manner of a regular polygonal grid.
  • the separation does not necessarily take place along straight lines.
  • semiconductor chips can also be produced by the singulation, the side surfaces of which are produced during singulation are at least partially curved or at least have a kink.
  • the composite comprises a carrier.
  • the carrier contains, for example, a semiconductor material, such as silicon,
  • the carrier may be electrically conductive or electrically insulating.
  • the composite has a semiconductor layer sequence.
  • the semiconductor layer sequence is, for example, epitaxially deposited, for example by means of sputtering, MOVPE, MOCVD or MBE.
  • Semiconductor layer sequence may be deposited on the carrier or on a growth substrate other than the carrier.
  • the semiconductor layer sequence contains an active area provided for generating radiation and / or for receiving radiation.
  • the semiconductor layer sequence contains
  • III-V compound semiconductor materials are for ultraviolet radiation generation
  • Al x In y Ga x - y P in particular for yellow to red radiation
  • Al x In y Ga x - y As infrared
  • spectral range are particularly suitable.
  • the first main surface is located in particular on the side facing away from the carrier of the semiconductor layer sequence.
  • the composite has a functional layer.
  • the functional layer may be single-layered or multi-layered.
  • the functional layer can be a
  • the metallic layer and / or have a dielectric layer For example, the functional layer or a
  • the functional layer or a sub-layer thereof may further be used as a mirror layer for in the
  • Semiconductor layer sequence to be generated or detected radiation can be formed.
  • the semiconductor layer sequence to be generated or detected radiation can be formed.
  • the functional layer or a sub-layer thereof may further be used as a bonding layer for a
  • Cohesive connection be formed, such as between the semiconductor layer sequence and the carrier.
  • the functional layer comprises, for example, a solder or an adhesive.
  • the individual semiconductor chips each have a part of the semiconductor layer sequence, of the carrier and of the functional layer.
  • the functional layer is severed by means of coherent radiation, in particular along the singulation pattern.
  • a radiation source for example, a laser is suitable in pulsed operation, in particular with a pulse duration of at most 100 ps, preferably at most 10 ps. Such short laser pulses are characterized by a particularly low
  • the mesa trenches define the individual semiconductor bodies emerging from the semiconductor layer sequence. For example, the mesa trenches extend completely through the semiconductor layer sequence.
  • the semiconductor layer sequence is already severed when the functional layer is severed.
  • the singulation pattern runs in a plan view of the composite, ie along the mesa trenches. Accordingly, the cutting of the functional
  • the semiconductor layer sequence also becomes at least partially when the functional layer is severed
  • the carrier when the functional layer is severed, the carrier is also at least partially severed. So be
  • this is done on a side of the carrier facing the functional layer Recesses formed along the separation pattern. In other words, the carrier is scratched.
  • separation trenches are formed in the support, in particular along the separation pattern.
  • Divider trenches can be used before or after cutting
  • the dividing trenches can be
  • the side surfaces of the separation trenches in particular form the semiconductor chip bounding in the lateral direction
  • a lateral direction is understood to mean a direction along a main plane of extension of the
  • Semiconductor layers of the semiconductor layer sequence extends.
  • the lateral directions may be parallel to the first and / or second major surfaces.
  • a protective layer is applied to at least one side surface of the respective semiconductor chips to be separated.
  • the protective layer delimits the functional layer towards the separation trenches. The application of the protective layer takes place after the functional layer has been severed.
  • the application of the protective layer to already isolated semiconductor chips or to a composite of semiconductor chips with a severed functional layer can take place.
  • the protective layer serves in particular for encapsulation of the semiconductor chip, so that it contributes to the respective Side surface of the semiconductor chip to protect against external factors such as moisture or harmful gases. Further, in a later encapsulation of the isolated semiconductor chip with, for example, epoxy material, so-called “mold chip in frame", a reaction with the side surface of the semiconductor chip.
  • the protective layer can, for example, in the context of
  • the protective layer is a passivation layer used in the chemical process.
  • the protective layer may, for example, contain one of the following materials, be made of one of the following materials, or be obtained from a reaction with one of the following materials: octafluorocyclobutane, tetrafluoromethane, silica,
  • Tantalum pentoxide, alumina, silicon nitride, titanium (IV) oxide in at least one embodiment according to the first aspect, there is provided a composite comprising a support, a
  • the functional layer is severed by coherent radiation along a singulation pattern.
  • Layer to the separating trenches towards limiting protective layer is applied to each at least one side surface of the semiconductor chips to be separated.
  • the isolated from the composite semiconductor chips each have a part of
  • Semiconductor chips areawise traces of material removal by coherent radiation.
  • the carrier can be cut easily and efficiently, in particular by means of a chemical process.
  • a functional layer which is arranged on the support, in particular also in the region of the singulation pattern, which would not be removed with a chemical method or only very slowly, is removed by means of coherent radiation before or after the formation of the separation trenches.
  • this contributes to a long-lasting reliable function of the individual semiconductor chips. Furthermore, a material which is particularly sensitive to external influences of a sub-layer of the functional layer, such as silver, can be replaced by the protective layer in FIG.
  • the functional layer comprises a metallic layer and / or a dielectric layer
  • the functional layer consists of at least one metal or of at least one dielectric
  • the functional layer is formed from a combination of metallic and dielectric layers.
  • the carrier comprises a semiconductor material. It is possible that the carrier of a semiconductor material
  • the described method according to the first aspect is particularly suitable for a construction of the composite in which the functional layer comprises a metallic layer and / or a dielectric layer, and the carrier
  • Semiconductor material contains. With the method used Due to the use of different separation methods for different areas of the composite, even with this combination of materials, a particularly efficient and precise removal of material is made possible. In particular, in this context may be compared to a single-stage
  • Semiconductor body arise as a melting of the
  • the functional layer is between the
  • the functional layer contains a
  • Connecting layer, with which the semiconductor layer sequence is attached to the carrier such as a solder layer.
  • the functional layer can also deviate on the side of the carrier facing away from the semiconductor layer sequence or on the side facing away from the carrier
  • Semiconductor layer sequence may be arranged.
  • the functional layer extends over the composite over its entire surface before being severed by means of coherent radiation of the composite.
  • the functional layer can therefore be completely unstructured in the lateral direction.
  • the separation trenches are formed by a chemical process.
  • the trenches are formed by means of a plasma separation process, for example by means of an ICP (Inductively Coupled Plasma) process or by means of reactive ion deep etching (Deep Reactive Ion
  • Plasma separation processes can be distinguished in particular by high etching rates in semiconductor material. ⁇ br/> ⁇ br/>
  • the chemical process is a multi-stage etching process which comprises both etching and passivation steps
  • the separation trenches are in particular anisotropic in the vertical direction, so that a material removal in the lateral direction is kept low and an efficient cutting of the carrier is made possible.
  • the protective layer is a passivation layer of the first aspect
  • the chemical process comprises, for example, alternating etching and passivation steps which allow the anisotropic formation of the separation trenches in the vertical direction.
  • a passivation step comprises applying a passivation layer which
  • the chemical process is terminated with a passivation step.
  • the functional layer is already severed along the singulation pattern, the functional one becomes Layer on the side surfaces of the semiconductor chips covered by the passivation layer.
  • the protective layer contains at least one of the following
  • Tantalum pentoxide, alumina, silicon nitride, titanium (IV) oxide can emerge, for example, from a reaction with one of the aforementioned materials.
  • the separation trenches extend completely through the support. For example, after forming the separation trenches, the composite only becomes over the functional layer
  • the formation of the separation trenches takes place after the functional layer has been severed.
  • the first between the semiconductor layer sequence and the carrier is the first between the semiconductor layer sequence and the carrier
  • Passivation layer can be used as a protective layer for the functional layer.
  • the functional layer can also serve as a mask for the formation of the separation trenches.
  • the dividing trenches arise especially self-lubricating in the areas where the functional layer is removed. In the lateral direction, the functional layer and the carrier body formed during singulation can be flush. From that
  • Mask layer may be provided.
  • the application of the protective layer takes place after the formation of the separating trenches.
  • Protective layer can be applied as part of a chemical process used to form the separation trenches.
  • the formation of the separation trenches and the application of the protective layer in the same process chamber can take place in this context.
  • the side surfaces generated by the separation are not polluted when changing into another process chamber, for example, with dust.
  • the composite has a further functional layer.
  • the functional layer and the further functional layer are spaced apart in the vertical direction.
  • the functional layer and the further functional layer are disposed on opposite sides of the carrier.
  • the further functional layer can be embodied in particular as described in connection with the functional layer.
  • severing the further functional layer may be accomplished by coherent radiation or mechanical stress, for example, by applying pressure to the composite in an oblique or perpendicular to the major surfaces of the composite
  • both the functional layer and the further functional layer can be completely unstructured in the lateral direction and in particular completely cover the carrier along the separation pattern.
  • the composite is attached to a subcarrier prior to singulation, in particular prior to forming the trenches and / or prior to severing the functional layer.
  • a subcarrier for example, a film, a rigid support or a plate, in which the still in the composite or already isolated semiconductor chips are sucked by means of negative pressure or fixed by means of electrostatic forces. After separating the can
  • Semiconductor chips on the subcarrier in a geometric order, for example in a matrix-like structure, are present.
  • the further processing of the semiconductor chips is thereby simplified.
  • a semiconductor chip is specified.
  • the semiconductor chip is
  • the semiconductor chip has a semiconductor body, a
  • Carrier body and a functional layer which are arranged one above the other in a vertical direction, and a protective layer, which on at least one side surface of the
  • the functional layer has on at least one side surface of the semiconductor chip traces of a material removal by coherent radiation.
  • For producing such a semiconductor chip may be on a
  • Structuring the functional layer can be dispensed prior to cutting by means of coherent radiation.
  • a feature according to which the functional layer on a side surface of the semiconductor chip has traces of a material removal by coherent radiation is a
  • the carrier body has on at least one side surface of the semiconductor chip traces of a chemical material removal. It is also an objective feature that is clearly detectable by analysis methods of semiconductor technology on the finished semiconductor chip.
  • the functional layer on the track having at least one side surface of the semiconductor chip is covered by the protective layer. Through the protective layer is in particular helped to protect the functional layer from external factors such as moisture or harmful gases. Advantageously, this results in a long-lasting reliable function of the individual semiconductor chips
  • the protective layer may contain, for example, one of the following materials or consist of one of the following materials: octafluorocyclobutane, tetrafluoromethane, silicon dioxide, tantalum pentoxide, aluminum oxide,
  • Silicon nitride, titanium (IV) oxide Silicon nitride, titanium (IV) oxide.
  • the functional layer is arranged between the carrier body and the semiconductor body.
  • connection partners by means of atomic and / or molecular forces
  • a cohesive connection can be achieved, for example, by means of a bonding agent, such as an adhesive or a solder.
  • a bonding agent such as an adhesive or a solder.
  • Semiconductor chip formed as a thin-film semiconductor chip, in which a growth substrate for the semiconductor layer sequence of the semiconductor body is removed and the carrier body mechanically stabilizes the semiconductor body.
  • the semiconductor chip has a further functional layer which is disposed on a side of the semiconductor body facing away from the semiconductor body Carrier body is arranged.
  • the further functional layer has on at least one side surface of the semiconductor chip, for example, traces of material removal by coherent radiation, or a fracture edge as a result of mechanical stress.
  • Figures 3a to 3e a third embodiment of a
  • FIGS. 4a and 4b show an alternative method to the
  • FIGS. 5a and 5b show a schematic representation of a single semiconductor chip in each case.
  • the same, similar or equivalent elements are provided in the figures with the same reference numerals.
  • the figures and the proportions of the elements shown in the figures with each other are not to scale
  • a composite 1 is provided which is intended for singulation into a plurality of semiconductor chips 10.
  • the semiconductor chips 10 are optoelectronic semiconductor chips, with an active region provided for generating and / or receiving radiation (in the figures for FIG.
  • a semiconductor layer sequence 2 which by means of mesa trenches 25 into a plurality of semiconductor bodies 20
  • the semiconductor layer sequence 2 has
  • the semiconductor layer sequence 2 has a thickness of between 7 ⁇ m and 8 ⁇ m inclusive.
  • the semiconductor layer sequence 2, in particular the active region, for example, contains one of the in the general part of
  • the semiconductor layer sequence 2 is arranged on a support 4.
  • the carrier 4 contains, for example, a semiconductor material, such as silicon or germanium. Also another type of semiconductor material.
  • Semiconductor material such as gallium phosphide or gallium arsenide can be used.
  • a functional layer 3 is arranged between the semiconductor layer sequence 2 and the carrier 4, a functional layer 3 is arranged.
  • Layer 3 contains, for example, a connection layer with which the semiconductor layer sequence 2 is adhesively attached to the support 4, for example a solder layer or an electrically conductive adhesive layer.
  • the functional layer 3 may further comprise a sub-layer, referred to as
  • the functional layer 3 can, for example, further comprise a layer for electrical contacting or for
  • the functional layer 3 may also be a dielectric layer
  • the composite 1 is designed for the production of thin-film semiconductor chips, in particular thin-film LED chips.
  • Deposition of the semiconductor layer sequence 2 is in the in Figure la stage already removed.
  • the carrier 4 mechanically stabilizes the semiconductor layer sequence.
  • the composite 1 extends between a first main surface 11 and a second one
  • the first main surface 11 is through the
  • semiconductor layer sequence 2 may deviate from one or more layers, for example a passivation layer and / or a layer for
  • the composite 1 is fastened to the second main surface 12 on an auxiliary carrier 6.
  • the subcarrier 6 can be any suitable subcarrier 6 .
  • auxiliary carrier 6 may also be a rigid carrier or a device in which the composite 1 and
  • the later isolated semiconductor chips 10 are fixed by means of negative pressure or by means of electrostatic forces.
  • the subcarrier 6 By means of the subcarrier 6, the
  • the composite 1 is acted upon by the first main surface 11 along a separation pattern 15 with coherent radiation 7, for example laser radiation with pulse durations in the picosecond range.
  • the coherent radiation 7 preferably has a pulse duration of at most 100 ps, preferably at most 10 ps.
  • the singulation pattern 15 may be, for example, a
  • Lattice structure with first separation lines along a first direction and with second separation lines which extend obliquely or perpendicular to the first separation lines have.
  • the singulation patterns 15 can also run curved at least in regions or can be configured such that the singulated semiconductor chips 10 have a basic shape with more than four corners in plan view,
  • the singulation pattern 15 runs in this
  • the material removal can be achieved by adjusting the parameters of the laser, in particular the wavelength, the pulse duration, the frequency and the pulse shape and by the other
  • Beam geometry, the feed rate and the optical power are controlled.
  • a simple adaptation of this laser ablation process can be quickly adapted to the changed conditions without great development effort.
  • the composite 1 can also be attached to the auxiliary carrier 6 only after the functional layer 3 has already been severed. Furthermore, it is also conceivable that the individual steps take place on different auxiliary carriers. For this purpose, one or more sticking or Umkleertesritte be performed. If necessary, a subcarrier 6 designed as a foil can be expanded between two steps.
  • Layer 3 is also shown in FIG. 1b. Subsequently, 15 separating trenches 45 are formed in the carrier 4 along the separation pattern.
  • the formation of the separation trenches 45 is preferably carried out by means of a chemical process, in particular by means of a dry chemical process such as a plasma separation process.
  • a chemical process such as a plasma separation process.
  • ICP inductively coupled plasma
  • reactive ion etching can be used. In particular, with such a method
  • Semiconductor materials such as silicon and germanium with high
  • the functional layer 3 is removed by means of coherent radiation, before the separation trenches 45 come from the same side of the composite
  • the functional layer 3 can serve as a mask for the formation of the separation trenches 45. On a mask when forming the separation trenches 45 can therefore be omitted. Deviating from this, however, it is also conceivable that a mask or a mask layer is provided on the further functional layer 3.
  • the method is particularly less sensitive to process variations in the upstream steps of making the composite 1, for example, in terms of variations in the layer thickness of the functional layer 3.
  • the method can be automated in a simplified manner, for example by a cassette-to-cassette process ,
  • the Semiconductor chips 10 also two front or two
  • Semiconductor body 20 may be arranged one or more further layers, for example a passivation layer, such as an oxide layer or a nitride layer, and / or a TCO (Transparent Conductive Oxide) material-containing layer and / or one for radiation conversion
  • a passivation layer such as an oxide layer or a nitride layer
  • TCO Transparent Conductive Oxide
  • the chemical process comprises etching and passivation steps that are performed alternately until the separation trenches 45 extend completely through the support 4.
  • the composite 1 can in this embodiment
  • a gas mixture is introduced, in particular in the region of the separation trenches 45, which comprises, for example, octafluorocyclobutane (C 4 F 8 ) or tetrafluoromethane (CF 4 / H 2), which activates by plasma in the chemical process a polymer passivation layer on the Side surfaces of the separation trenches 45 forms. Subsequently, etching and passivation steps are carried out alternately.
  • a passivation step performed, which is followed by no further etching step.
  • the last applied passivation layer covers at this stage the side surfaces of the separation trenches 45, the functional
  • the passivation layer can be selectively removed so that at least the functional layer 3 remains completely covered by a part of the passivation layer as a protective layer 5.
  • the protective layer 5 may alternatively be applied in a separate step. For example, a final encapsulation of
  • Shifting steps are carried out.
  • the composite 1 or the isolated semiconductor chips 10 are fed to the auxiliary carrier 6 to a separate system.
  • the composite 1 has a further functional layer 35 which is arranged on a side of the carrier 4 facing away from the functional layer 3.
  • the further functional layer 35 can be designed as described in connection with the functional layer 3.
  • the further functional layer 35 is a carrier-side electrical contact for the external electrical contacting of the semiconductor chip 10 is formed.
  • the composite 1 is provided with the further functional layer 35 already isolated along the singulation pattern 15 (FIG. 2a).
  • the composite 1 is provided with the further functional layer 35 formed as a continuous layer (FIG. 3a).
  • the further functional layer 35 is severed only after the application of the protective layer 5, in particular by means of coherent radiation or mechanical stress, such as, for example, by a liquid jet 8.
  • a composite 401 becomes more coherent from a first major surface 411 along a singulation pattern 415
  • Radiation 407 for example, laser radiation impinged with pulse durations nanosecond range.
  • a power output of the radiation source is so high that a portion of the composite 401 along the singulation pattern 415 melts into a slag forming a protective layer 405.
  • the protective layer 405 contributes to a functional
  • FIG. 5a shows a schematic representation of a
  • the carrier body 40 has a for a typical chemical material removal grooved
  • Embodiment shows the characteristic of a material removal by coherent radiation 7 typical tracks 30th
  • FIG. 5b shows a schematic representation of a
  • singulated semiconductor chips 410 which is produced, for example, according to the method described in Figures 4a and 4b.
  • the carrier body 440 is coated on the side surface 4101 with the slag typical for material removal by means of coherent radiation 407 with pulse durations in the nanosecond range as a protective layer 405.
  • the invention is not limited by the description with reference to the embodiments. Rather, the includes

Landscapes

  • Dicing (AREA)
  • Laser Beam Processing (AREA)
  • Drying Of Semiconductors (AREA)
  • Led Devices (AREA)
  • Light Receiving Elements (AREA)
  • Element Separation (AREA)

Abstract

Es wird ein Verfahren zur Herstellung einer Mehrzahl von Halbleiterchips (10) angegeben. Ein Verbund (1), der einen Träger (4), eine Halbleiterschichtenfolge (2) und eine funktionale Schicht (3) aufweistwird bereitgestellt. Die funktionale Schicht (3) wird mittels kohärenter Strahlung entlang eines Vereinzelungsmusters (15) durchtrennt. Trenngräben (45) werden in dem Träger (4) entlang des Vereinzelungsmusters (15) ausgebildet. Eine die funktionale Schicht (3) zu den Trenngräben (45) hin begrenzende Schutzschicht (5) wird an jeweils zumindest einer Seitenfläche (101) der zu vereinzelnden Halbleiterchips (10) aufgebracht. Die vereinzelten Halbleiterchips (10) weisen jeweils einen Teil der Halbleiterschichtenfolge (2), des Trägers (4) und der funktionalen Schicht (3) auf. Weiterhin wird ein Halbleiterchip (10) angegeben.

Description

Beschreibung
Verfahren zur Herstellung einer Mehrzahl von Halbleiterchips und Halbleiterchip
Es werden ein Verfahren zur Herstellung einer Mehrzahl von Halbleiterchips sowie ein Halbleiterchip angegeben.
Diese Patentanmeldung beansprucht die Priorität der deutschen Patentanmeldung DE 102015100686.3, deren Offenbarungsgehalt hiermit durch Rückbezug aufgenommen wird.
Zur Herstellung einer Mehrzahl von Halbleiterchips aus
Halbleiterwafern, insbesondere zum Vereinzeln der
Halbleiterwafer in Halbleiterchips, können verschiedene
Verfahren angewandt werden, die insbesondere das
Substratmaterial durchtrennen. Die Effizienz der meisten Vereinzelungsverfahren hängt jedoch stark von dem zu
durchtrennenden Material ab.
Es ist eine Aufgabe ein Verfahren anzugeben, das einen
Beitrag leistet, einen Halbleiterchip einfach und effizient herzustellen, sowie dessen langlebig zuverlässigen Betrieb zu ermöglichen .
Gemäß einem ersten Aspekt der vorliegenden Anmeldung wird ein Verfahren zur Herstellung einer Mehrzahl von Halbleiterchips angegeben. Bei den Halbleiterchips kann es sich insbesondere um optoelektronische Halbleiterchips, wie beispielsweise Leuchtdiodenchips oder Fotodiodenchips handeln.
In zumindest einer Ausführungsform gemäß dem ersten Aspekt wird ein Verbund bereitgestellt. Der Verbund erstreckt sich in einer vertikalen Richtung zwischen einer ersten Hauptfläche und einer zweiten Hauptfläche des Verbunds, wobei die vertikale Richtung senkrecht zur ersten und/oder zweiten Hauptfläche verlaufen kann. Bei den Hauptflächen kann es sich beispielsweise um die Deckfläche und die Bodenfläche des Verbunds handeln. Das Verfahren betrifft insbesondere eine Vereinzelung des Verbunds in eine Mehrzahl von
Halbleiterchips entlang eines Vereinzelungsmusters. Die
Vereinzelung erfolgt insbesondere quer zur ersten und/oder zweiten Hauptfläche, zum Beispiel in der vertikalen Richtung.
Beispielsweise kann das Vereinzelungsmuster gitterförmig nach Art eines regelmäßigen mehreckigen Gitters ausgebildet sein. Die Vereinzelung muss dabei nicht notwendigerweise entlang gerade verlaufender Linien erfolgen. Vielmehr können durch die Vereinzelung auch Halbleiterchips entstehen, deren beim Vereinzeln entstehende Seitenflächen zumindest bereichsweise gekrümmt sind oder zumindest einen Knick aufweisen. In zumindest einer Ausführungsform gemäß dem ersten Aspekt weist der Verbund einen Träger auf. Der Träger enthält beispielsweise ein Halbleitermaterial, etwa Silicium,
Germanium, Galliumphosphid oder Galliumarsenid oder besteht aus einem solchen Material. Der Träger kann elektrisch leitfähig oder elektrisch isolierend ausgebildet sein.
In zumindest einer Ausführungsform gemäß dem ersten Aspekt weist der Verbund eine Halbleiterschichtenfolge auf. Die Halbleiterschichtenfolge ist beispielsweise epitaktisch, etwa mittels Sputtern, MOVPE, MOCVD oder MBE abgeschieden. Die
Halbleiterschichtenfolge kann auf dem Träger oder auf einem von dem Träger verschiedenen Aufwachssubstrat abgeschieden sein. Beispielsweise enthält die Halbleiterschichtenfolge einen zur Erzeugung von Strahlung und/oder zum Empfangen von Strahlung vorgesehenen aktiven Bereich.
Beispielsweise enthält die Halbleiterschichtenfolge,
insbesondere der aktive Bereich, ein III-V-Verbindungs-
Halbleitermaterial . III-V-Verbindungs-Halbleitermaterialien sind zur Strahlungserzeugung im ultravioletten
(Alx Iny Gai-x-y N ) über den sichtbaren (Alx Iny Gai-x-y N ,
insbesondere für blaue bis grüne Strahlung, oder
Alx Iny Gai-x-y P, insbesondere für gelbe bis rote Strahlung) bis in den infraroten (Alx Iny Gai-x-y As) Spektralbereich besonders geeignet. Hierbei gilt jeweils O ^ x ^ l, O ^ y ^ l und x + y < 1, insbesondere mit x ¥= 1 , y ¥= 1, x ^ O und/oder y + 0. Mit III-V-Verbindungs-Halbleitermaterialien,
insbesondere aus den genannten Materialsystemen, können weiterhin bei der Strahlungserzeugung hohe interne
Quanteneffizienzen erzielt werden.
Die erste Hauptfläche befindet sich insbesondere auf der dem Träger abgewandten Seite der Halbleiterschichtenfolge.
Entsprechend befindet sich die zweite Hauptfläche
insbesondere auf der der Halbeiterschichtenfolge abgewandten Seite des Trägers. In zumindest einer Ausführungsform gemäß dem ersten Aspekt weist der Verbund eine funktionale Schicht auf. Die
funktionale Schicht kann einschichtig oder mehrschichtig ausgebildet sein. Die funktionale Schicht kann eine
metallische Schicht und/oder eine dielektrische Schicht aufweisen. Beispielsweise ist die funktionale Schicht oder eine
Teilschicht davon elektrisch leitend mit der
Halbleiterschichtenfolge verbunden . Weiter ist es möglich, dass die funktionale Schicht oder eine Teilschicht davon in direktem Kontakt mit der
Halbleiterschichtenfolge und/oder dem Träger steht.
Die funktionale Schicht oder eine Teilschicht davon kann weiterhin als Spiegelschicht für die in der
Halbleiterschichtenfolge zu erzeugende oder zu detektierende Strahlung ausgebildet sein. Beispielsweise beträgt die
Reflektivität für diese Strahlung mindestens 60 %. Die funktionale Schicht oder eine Teilschicht davon kann weiterhin als eine Verbindungsschicht für eine
Stoffschlüssige Verbindung ausgebildet sein, etwa zwischen der Halbleiterschichtenfolge und dem Träger. In diesem
Zusammenhang umfasst die funktionale Schicht beispielsweise ein Lot oder einen Klebstoff.
Die vereinzelten Halbleiterchips weisen insbesondere jeweils einen Teil der Halbleiterschichtenfolge, des Trägers und der funktionalen Schicht auf.
In zumindest einer Ausführungsform gemäß dem ersten Aspekt wird die funktionale Schicht mittels kohärenter Strahlung durchtrennt, insbesondere entlang des Vereinzelungsmusters. Als Strahlungsquelle eignet sich beispielsweise ein Laser im Pulsbetrieb, insbesondere mit einer Pulsdauer von höchstens 100 ps, bevorzugt höchstens 10 ps . Derartig kurze Laserpulse zeichnen sich durch eine besonders geringe
Materialselektivität aus. Der Materialabtrag erfolgt somit weitgehend unabhängig von dem Material der funktionalen
Schicht oder einzelnen Teilschichten der funktionalen
Schicht. Ferner kann in diesem Zusammenhang eine
Leistungsabgabe der Strahlungsquelle, bedingt durch die kurze Pulsdauer, sowie dazu korrespondierend eine thermische
Belastung der zu vereinzelnden Halbleiterchips, insbesondere der funktionalen Schicht, gering gehalten werden.
In zumindest einer Ausführungsvariante gemäß dem ersten
Aspekt sind beim Durchtrennen der funktionalen Schicht in der Halbleiterschichtenfolge bereits Mesa-Gräben ausgebildet. Die Mesa-Gräben definieren die einzelnen Halbleiterkörper, die aus der Halbleiterschichtenfolge hervorgehen. Beispielsweise erstrecken sich die Mesa-Gräben vollständig durch die
Halbleiterschichtenfolge hindurch. Mit anderen Worten ist die Halbleiterschichtenfolge beim Durchtrennen der funktionalen Schicht bereits durchtrennt. Das Vereinzelungsmuster verläuft in Draufsicht auf den Verbund also entlang der Mesa-Gräben. Entsprechend erfolgt das Durchtrennen der funktionalen
Schicht entlang der Mesa-Gräben.
In zumindest einer alternativen Ausführungsvariante gemäß dem ersten Aspekt wird beim Durchtrennen der funktionalen Schicht auch die Halbleiterschichtenfolge zumindest teilweise
durchtrennt.
In zumindest einer Ausführungsform gemäß dem ersten Aspekt wird beim Durchtrennen der funktionalen Schicht auch der Träger zumindest teilweise durchtrennt. So werden
beispielsweise die einzelnen Trägerkörper der zu
vereinzelnden Halbleiterchips beim Durchtrennen der
funktionalen Schicht definiert. Beispielhaft werden dazu auf einer der funktionalen Schicht zugewandten Seite des Trägers Ausnehmungen entlang des Vereinzelungsmusters ausgebildet. In anderen Worten wird der Träger also angeritzt.
In zumindest einer Ausführungsform gemäß dem ersten Aspekt werden in dem Träger Trenngräben ausgebildet, insbesondere entlang des Vereinzelungsmusters. Ein Ausbilden der
Trenngräben kann vor oder nach dem Durchtrennen der
funktionalen Schicht erfolgen. Die Trenngräben können
beispielsweise mittels eines chemischen Verfahrens
ausgebildet werden. In den vereinzelten Halbleiterchips bilden die Seitenflächen der Trenngräben insbesondere die den Halbleiterchip in lateraler Richtung begrenzenden
Seitenflächen . Unter einer lateralen Richtung wird eine Richtung verstanden, die entlang einer Haupterstreckungsebene der
Halbleiterschichten der Halbleiterschichtenfolge verläuft. Die lateralen Richtungen können zum Beispiel parallel zur ersten und/oder zweiten Hauptfläche verlaufen.
In zumindest einer Ausführungsform gemäß dem ersten Aspekt wird eine Schutzschicht an zumindest einer Seitenfläche der jeweiligen zu vereinzelnden Halbleiterchips aufgebracht. Die Schutzschicht begrenzt insbesondere die funktionale Schicht hin zu den Trenngräben. Das Aufbringen der Schutzschicht erfolgt nach dem Durchtrennen der funktionalen Schicht.
Beispielsweise kann das Aufbringen der Schutzschicht auf bereits vereinzelte Halbleiterchips oder auf einen Verbund von Halbleiterchips mit durchtrennter funktionaler Schicht erfolgen.
Die Schutzschicht dient insbesondere einer Verkapselung des Halbleiterchips, so dass dazu beigetragen wird, die jeweilige Seitenfläche des Halbleiterchips vor äußeren Einflussfaktoren wie Feuchte oder Schadgasen zu schützen. Ferner kann so bei einem späteren Umspritzen des vereinzelten Halbleiterchips mit beispielsweise Epoxidmaterial , sogenanntem „mold chip in frame", eine Reaktion mit der Seitenfläche des
Halbleiterchips, insbesondere der funktionalen Schicht vermieden werden.
Die Schutzschicht kann beispielsweise im Rahmen der
Ausbildung der Trenngräben aufgebracht werden. Beispielhaft ist die Schutzschicht eine in dem chemischen Verfahren eingesetzte Passivierungsschicht . Die Schutzschicht kann beispielsweise eines der folgenden Materialien enthalten, aus einem der folgenden Materialien bestehen, oder aus einer Reaktion mit einem der folgenden Materialien hervorgehen: Octafluorcyclobutan, Tetrafluormethan, Siliciumdioxid,
Tantalpentoxid, Aluminiumoxid, Siliciumnitrid, Titan (IV)- oxid . In zumindest einer Ausführungsform gemäß dem ersten Aspekt wird ein Verbund bereitgestellt, der einen Träger, eine
Halbleiterschichtenfolge und eine funktionale Schicht
aufweist. Die funktionale Schicht wird mittels kohärenter Strahlung entlang eines Vereinzelungsmusters durchtrennt. In dem Träger werden Trenngräben entlang des
Vereinzelungsmusters ausgebildet. Eine die funktionale
Schicht zu den Trenngräben hin begrenzende Schutzschicht wird an jeweils zumindest einer Seitenfläche der zu vereinzelnden Halbleiterchips aufgebracht. Die aus dem Verbund vereinzelten Halbleiterchips weisen jeweils einen Teil der
Halbleiterschichtenfolge, des Trägers und der funktionalen Schicht auf. Durch Materialabtrag mittels kohärenter Strahlung entstehen an den beim Vereinzeln entstehenden Seitenflächen der
Halbleiterchips bereichsweise Spuren eines Materialabtrags durch kohärente Strahlung.
Durch das beschriebene Verfahren kann der Träger einfach und effizient durchtrennt werden, insbesondere mittels eines chemischen Verfahrens. Eine insbesondere auch im Bereich des Vereinzelungsmusters auf dem Träger angeordnete funktionale Schicht, die mit einem chemischen Verfahren nicht oder nur sehr langsam abgetragen würde, wird dagegen vor oder nach dem Ausbilden der Trenngräben mittels kohärenter Strahlung entfernt .
Die bei dem Durchtrennen der funktionalen Schicht mittels kohärenter Strahlung freigelegten Seitenflächen der
jeweiligen Halbleiterchips werden durch Aufbringen der
Schutzschicht vor äußeren Einflüssen geschützt. In
vorteilhafter Weise wird so zu einer langlebig zuverlässigen Funktion der einzelnen Halbleiterchips beigetragen. Ferner kann ein gegenüber äußeren Einflüssen besonders empfindliches Material einer Teilschicht der funktionalen Schicht, wie beispielsweise Silber, durch die Schutzschicht im
Wesentlichen unabhängig von äußeren Einflüssen innerhalb der funktionalen Schicht angeordnet werden, so dass eine variable Anordnung von Teilschichten der funktionalen Schicht, insbesondere in lateraler Richtung, ermöglicht wird.
Mit dem beschriebenen Verfahren gemäß dem ersten Aspekt kann also insbesondere die hohe Abtragrate für Halbleitermaterial bei einem chemischen Verfahren wie einem Plasma- Trennverfahren mit der breiten Einsetzbarkeit eines
strahlungsinduzierten Materialabtrags für verschiedene Materialien einer funktionalen Schicht vereint werden, und zugleich eine langlebige Funktion der vereinzelten
Halbleiterchips ermöglicht werden. Mit verfügbaren Anlagesystemen können die Verfahrensschritte des Verfahrens gemäß dem ersten Aspekt leicht automatisiert werden, beispielsweise mittels Halbleiter-Kassetten zur
Aufnahme eines oder mehrerer Verbünde, sowie einer
Vorrichtung zum automatisierten Transportieren der
Halbleiter-Kassetten, Positionieren eines jeweiligen Verbunds und Durchführen der Verfahrensschritte des Verfahrens
(sogenannte „cassette-to-cassette" beziehungsweise Kassette zu Kassette Systeme) . In zumindest einer Ausführungsform gemäß dem ersten Aspekt weist die funktionale Schicht eine metallische Schicht und/oder eine dielektrische Schicht auf. Dabei ist es
möglich, dass die funktionale Schicht aus wenigstens einem Metall besteht oder aus wenigstens einem dielektrischen
Material besteht. Ferner ist es möglich, dass die funktionale Schicht aus einer Kombination metallischer und dielektrischer Schichten gebildet ist.
In zumindest einer Ausführungsform gemäß dem ersten Aspekt enthält der Träger ein Halbleitermaterial. Dabei ist es möglich, dass der Träger aus einem Halbleitermaterial
besteht .
Insbesondere ist das beschriebene Verfahren gemäß dem ersten Aspekt besonders geeignet für einen Aufbau des Verbunds, bei dem die funktionale Schicht eine metallische Schicht und/oder eine dielektrische Schicht aufweist, und der Träger ein
Halbleitermaterial enthält. Mit dem verwendeten Verfahren wird aufgrund der Verwendung unterschiedlicher Trennmethoden für unterschiedliche Bereiche des Verbunds, auch bei dieser Kombination von Materialien, ein besonders effizienter und präziser Materialabtrag ermöglicht. Insbesondere kann sich in diesem Zusammenhang im Vergleich zu einem einstufigen
Vereinzelungsverfahren mittels Laserstrahlung mit Pulsdauern im Nanosekunden-Bereich ein höherer Ertrag an vereinzelten Halbleiterchips und/oder eine größere aktive Fläche der
Halbleiterkörper ergeben, da ein Aufschmelzen der
Seitenflächen der vereinzelten Halbleiterchips weitestgehend vermieden werden kann.
In zumindest einer Ausführungsform gemäß dem ersten Aspekt ist die funktionale Schicht zwischen der
Halbleiterschichtenfolge und dem Träger angeordnet.
Beispielsweise enthält die funktionale Schicht eine
Verbindungsschicht, mit der die Halbleiterschichtenfolge an dem Träger befestigt ist, etwa eine Lotschicht. Davon
abweichend kann die funktionale Schicht aber auch auf der der Halbleiterschichtenfolge abgewandten Seite des Trägers oder auf der dem Träger abgewandten Seite der
Halbleiterschichtenfolge angeordnet sein.
In zumindest einer Ausführungsform gemäß dem ersten Aspekt erstreckt sich die funktionale Schicht vor dem Durchtrennen mittels kohärenter Strahlung des Verbunds vollflächig über den Verbund. Die funktionale Schicht kann also in lateraler Richtung völlig unstrukturiert sein. Im Falle, dass die
Trenngräben vor dem Durchtrennen der funktionalen Schicht ausgebildet werden, können benachbarte Halbleiterchips nach dem Ausbilden der Trenngräben in dem Träger beispielsweise jeweils über die funktionale Schicht mechanisch miteinander verbunden sein. In zumindest einer Ausführungsform gemäß dem ersten Aspekt werden die Trenngräben mittels eines chemischen Verfahrens ausgebildet. Insbesondere erfolgt das Ausbilden der Gräben mittels eines Plasma-Trennverfahrens, beispielsweise mittels eines ICP (Inductively Coupled Plasma) -Verfahrens oder mittels reaktiven Ionentiefenätzens (Deep Reactive Ion
Etching, DRIE) . Dieses Verfahren wird auch als „Bosch- Prozess" bezeichnet. Plasma-Trennverfahren können sich insbesondere in Halbleitermaterial durch hohe Ätzraten auszeichnen. Insbesondere handelt es sich bei dem chemischen Verfahren um einen mehrstufigen Ätzprozess, der sowohl Ätz-, als auch Passivierungsschritte umfasst. Das Ausbilden der Trenngräben erfolgt insbesondere anisotrop in vertikaler Richtung, so dass ein Materialabtrag in lateraler Richtung gering gehalten und ein effizientes Durchtrennen des Trägers ermöglicht wird.
In zumindest einer Ausführungsform gemäß dem ersten Aspekt ist die Schutzschicht eine Passivierungsschicht des
chemischen Verfahrens. Das chemische Verfahren umfasst beispielsweise alternierende Ätz- und Passivierungsschritte, die die anisotrope Ausbildung der Trenngräben in vertikaler Richtung ermöglichen. Ein Passivierungsschritt umfasst dabei ein Aufbringen einer Passivierungsschicht, welche
insbesondere die Seitenflächen der Halbleiterchips bedeckt und vor einer Ätzreaktion beziehungsweise einem chemischen Materialabtrag in einem späteren Ätzschritt schützt. Bei Erreichen einer vorgegebenen Tiefe der Trenngräben,
insbesondere wenn sich die Trenngräben vollständig durch den Träger hindurch erstrecken, wird das chemische Verfahren mit einem Passivierungsschritt beendet. In vorteilhafter Weise wird im Falle, dass die funktionale Schicht entlang des Vereinzelungsmusters bereits durchtrennt ist, die funktionale Schicht an den Seitenflächen der Halbleiterchips durch die Passivierungsschicht bedeckt. Ein derartiges Vorgehen
ermöglicht ein einfaches und zuverlässiges Verkapseln der einzelnen Halbleiterchips ohne zusätzliche
Verfahrensschritte.
In zumindest einer Ausführungsform gemäß dem ersten Aspekt enthält die Schutzschicht zumindest eines der folgenden
Materialien oder besteht aus einem der folgenden Materialien: Octafluorcyclobutan, Tetrafluormethan, Siliciumdioxid,
Tantalpentoxid, Aluminiumoxid, Siliciumnitrid, Titan (IV)- oxid. Zusätzlich und/oder alternativ kann die Schutzschicht beispielsweise aus einer Reaktion mit einem der vorgehend genannten Materialien hervorgehen.
In zumindest einer Ausführungsform gemäß dem ersten Aspekt erstrecken sich die Trenngräben vollständig durch den Träger hindurch. Beispielsweise wird der Verbund nach dem Ausbilden der Trenngräben nur noch über die funktionale Schicht
zusammengehalten .
In zumindest einer Ausführungsform gemäß dem ersten Aspekt erfolgt das Ausbilden der Trenngräben nach dem Durchtrennen der funktionalen Schicht. Beispielsweise werden zunächst die zwischen der Halbleiterschichtenfolge und dem Träger
angeordnete funktionale Schicht mittels kohärenter Strahlung und nachfolgend der Träger mittels eines Plasma- Trennverfahrens durchtrennt. Insbesondere kann so eine im Rahmen der Ausbildung der Trenngräben aufgebrachte
Passivierungsschicht als Schutzschicht für die funktionale Schicht eingesetzt werden. Die bereits durchtrennte
funktionale Schicht kann ferner als Maske für das Ausbilden der Trenngräben dienen. Die Trenngräben entstehen insbesondere selbstj ustierend in den Bereichen, in denen die funktionale Schicht entfernt ist. In lateraler Richtung können die funktionale Schicht und die beim Vereinzeln entstehenden Trägerkörper bündig abschließen. Davon
abweichend kann aber auch eine zusätzliche Maske oder
Maskenschicht vorgesehen sein.
In zumindest einer Ausführungsform gemäß dem ersten Aspekt erfolgt das Aufbringen der Schutzschicht nach dem Ausbilden der Trenngräben. In vorteilhafter Weise kann die
Schutzschicht im Rahmen eines zur Ausbildung der Trenngräben eingesetzten chemischen Verfahrens aufgebracht werden.
Insbesondere können in diesem Zusammenhang die Ausbildung der Trenngräben und das Aufbringen der Schutzschicht in der gleichen Prozesskammer stattfinden. Auf diese Weise werden die durch das Trennen erzeugten Seitenflächen nicht beim Wechsel in eine andere Prozesskammer zum Beispiel mit Staub verschmutzt . In zumindest einer Ausführungsform gemäß dem ersten Aspekt weist der Verbund eine weitere funktionale Schicht auf.
Insbesondere sind die funktionale Schicht und die weitere funktionale Schicht in vertikaler Richtung voneinander beabstandet. Beispielsweise sind die funktionale Schicht und die weitere funktionale Schicht auf gegenüberliegenden Seiten des Trägers angeordnet. Die weitere funktionale Schicht kann insbesondere wie im Zusammenhang mit der funktionalen Schicht beschrieben ausgeführt sein. Ein Durchtrennen der weiteren funktionalen Schicht kann beispielsweise mittels kohärenter Strahlung oder mechanischer Belastung, zum Beispiel mittels einer Druckeinwirkung auf den Verbund in einer schräg oder senkrecht zu den Hauptflächen des Verbunds verlaufenden
Richtung erfolgen. Vor dem Vereinzeln können sowohl die funktionale Schicht als auch die weitere funktionale Schicht in lateraler Richtung völlig unstrukturiert sein und insbesondere den Träger entlang des Vereinzelungsmusters vollständig bedecken. Beim Vereinzeln können die funktionale Schicht und die weitere funktionale Schicht entlang des Vereinzelungsmusters
durchtrennt werden, wobei das Ausbilden der Trenngräben beispielsweise zwischen dem Durchtrennen der funktionalen Schicht und dem Durchtrennen der weiteren funktionalen
Schicht durchgeführt wird.
In zumindest einer Ausführungsform gemäß dem ersten Aspekt wird der Verbund vor dem Vereinzeln, insbesondere vor dem Ausbilden der Trenngräben und/oder vor dem Durchtrennen der funktionalen Schicht an einem Hilfsträger befestigt. Als Hilfsträger eignet sich beispielsweise eine Folie, ein starrer Träger oder eine Platte, bei der die noch im Verbund befindlichen oder bereits vereinzelten Halbleiterchips mittels Unterdrucks angesaugt oder mittels elektrostatischer Kräfte fixiert werden. Nach dem Vereinzeln können die
Halbleiterchips auf dem Hilfsträger in einer geometrischen Ordnung, beispielsweise in einer matrixförmigen Struktur, vorliegen. Die weitere Verarbeitung der Halbleiterchips wird dadurch vereinfacht.
Gemäß einem zweiten Aspekt der vorliegenden Anmeldung wird ein Halbleiterchip angegeben. Der Halbleiterchip ist
insbesondere mit einem hier beschriebenen Verfahren
herstellbar, so dass sämtliche für das Verfahren offenbarten Merkmale auch für den Halbleiterchip offenbart sind und umgekehrt . In zumindest einer Ausführungsform gemäß dem zweiten Aspekt weist der Halbleiterchip einen Halbleiterkörper, einen
Trägerkörper und eine funktionale Schicht auf, die in einer vertikalen Richtung aufeinander angeordnet sind, sowie eine Schutzschicht, die an zumindest einer Seitenfläche des
Halbleiterchips angeordnet ist. Die funktionale Schicht weist an zumindest einer Seitenfläche des Halbleiterchips Spuren eines Materialabtrags durch kohärente Strahlung auf. Zur Herstellung eines solchen Halbleiterchips kann auf eine
Strukturierung der funktionalen Schicht vor dem Durchtrennen mittels kohärenter Strahlung verzichtet werden. Bei dem
Merkmal, wonach die funktionale Schicht an einer Seitenfläche des Halbleiterchips Spuren eines Materialabtrags durch kohärente Strahlung aufweist, handelt es sich um ein
gegenständliches Merkmal, das mit Analysemethoden der
Halbleitertechnik am fertigen Halbleiterchip eindeutig nachweisbar ist. Zum Beispiel sind diese Spuren eindeutig von Spuren unterscheidbar, die durch Sägen, Brechen, Ätzen oder andere Trenntechniken erzeugbar sind. Es handelt sich bei dem genannten Merkmal also insbesondere nicht um ein
Verfahrensmerkmal .
In zumindest einer Ausführungsform gemäß dem zweiten Aspekt weist der Trägerkörper an zumindest einer Seitenfläche des Halbleiterchips Spuren eines chemischen Materialabtrags auf. Dabei handelt es sich ebenfalls um ein gegenständliches Merkmal, das mit Analysemethoden der Halbleitertechnik am fertigen Halbleiterchip eindeutig nachweisbar ist. In zumindest einer Ausführungsform gemäß dem zweiten Aspekt ist die funktionale Schicht an der die Spuren aufweisenden zumindest einen Seitenfläche des Halbleiterchips von der Schutzschicht bedeckt. Durch die Schutzschicht wird insbesondere dazu beigetragen, die funktionale Schicht vor äußeren Einflussfaktoren wie Feuchte oder Schadgasen zu schützen. In vorteilhafter Weise wird so zu einer langlebig zuverlässigen Funktion der einzelnen Halbleiterchips
beigetragen. Die Schutzschicht kann beispielsweise eines der folgenden Materialien enthalten oder aus einem der folgenden Materialien bestehen: Octafluorcyclobutan, Tetrafluormethan, Siliciumdioxid, Tantalpentoxid, Aluminiumoxid,
Siliciumnitrid, Titan ( IV) -oxid .
In zumindest einer Ausführungsform gemäß dem zweiten Aspekt ist die funktionale Schicht zwischen dem Trägerkörper und dem Halbleiterkörper angeordnet. Die funktionale Schicht oder eine Teilschicht davon kann beispielsweise als eine
Verbindungsschicht für eine Stoffschlüssige Verbindung zwischen dem Halbleiterkörper und dem Trägerkörper
ausgebildet sein. Bei einer Stoffschlüssigen Verbindung werden die, bevorzugt vorgefertigten, Verbindungspartner mittels atomarer und/oder molekularer Kräfte
zusammengehalten. Eine Stoffschlüssige Verbindung kann beispielsweise mittels eines Verbindungsmittels, etwa eines Klebemittels oder eines Lots, erzielt werden. In der Regel geht eine Trennung der Verbindung mit einer Zerstörung des Verbindungsmittels und/oder zumindest eines der
Verbindungspartner einher. Beispielsweise ist der
Halbleiterchip als ein Dünnfilm-Halbleiterchip ausgebildet, bei dem ein Aufwachssubstrat für die Halbleiterschichtenfolge des Halbleiterkörpers entfernt ist und der Trägerkörper den Halbleiterkörper mechanisch stabilisiert.
In zumindest einer Ausführungsform gemäß dem zweiten Aspekt weist der Halbleiterchip eine weitere funktionale Schicht auf, die auf einer dem Halbleiterkörper abgewandten Seite des Trägerkörpers angeordnet ist. Die weitere funktionale Schicht weist an zumindest einer Seitenfläche des Halbleiterchips beispielsweise Spuren eines Materialabtrags durch kohärente Strahlung, oder eine Bruchkante in Folge von mechanischer Belastung auf. Die weitere funktionale Schicht kann
beispielsweise als ein trägerseitiger elektrischer Kontakt für die externe elektrische Kontaktierung des Halbleiterchips ausgebildet sein.
Weitere Merkmale, Ausgestaltungen und Zweckmäßigkeiten ergeben sich aus der folgenden Beschreibung der
Ausführungsbeispiele in Verbindung mit den Figuren.
Es zeigen:
Figuren la bis ld ein erstes Ausführungsbeispiel eines
Verfahrens zur Herstellung einer Mehrzahl von Halbleiterchips anhand von jeweils in schematischer Schnittansicht
dargestellten Zwisehenschritten;
Figuren 2a bis 2d ein zweites Ausführungsbeispiel eines
Verfahrens zur Herstellung einer Mehrzahl von Halbleiterchips anhand von jeweils in schematischer Schnittansicht
dargestellten Zwisehenschritten;
Figuren 3a bis 3e ein drittes Ausführungsbeispiel eines
Verfahrens zur Herstellung einer Mehrzahl von Halbleiterchips anhand von jeweils in schematischer Schnittansicht
dargestellten Zwisehenschritten; Figuren 4a und 4b ein alternatives Verfahren zur
Herstellung einer Mehrzahl von
Halbleiterchips anhand von jeweils schematischer Schnittansicht
dargestellten Zwischenschritte; und
Figuren 5a und 5b schematische Darstellung jeweils eines vereinzelten Halbleiterchips. Gleiche, gleichartige oder gleich wirkende Elemente sind in den Figuren mit denselben Bezugszeichen versehen. Die Figuren und die Größenverhältnisse der in den Figuren dargestellten Elemente untereinander sind nicht als maßstäblich zu
betrachten. Vielmehr können einzelne Elemente und
insbesondere Schichtdicken zur besseren Darstellbarkeit und/oder zum besseren Verständnis übertrieben groß
dargestellt sein.
Ein erstes Ausführungsbeispiel eines Verfahrens zur
Herstellung einer Mehrzahl von Halbleiterchips ist anhand der Figuren la bis ld jeweils in schematischer Schnittansicht gezeigt. Wie in Figur la dargestellt, wird ein Verbund 1 bereitgestellt, der für eine Vereinzelung in eine Mehrzahl von Halbleiterchips 10 vorgesehen ist. Beispielsweise sind die Halbleiterchips 10 optoelektronische Halbleiterchips, mit einem zur Erzeugung und/oder zum Empfangen von Strahlung vorgesehenen aktiven Bereich (in den Figuren zur
vereinfachten Darstellung nicht explizit gezeigt) . In dem in Figur la dargestellten Ausführungsbeispiel umfasst der
Verbund 1 eine Halbleiterschichtenfolge 2, die mittels Mesa- Gräben 25 in eine Mehrzahl von Halbleiterkörpern 20
unterteilt ist. Die Halbleiterschichtenfolge 2 weist
beispielsweise eine Dicke zwischen einschließlich 1 ym und einschließlich 20 ym auf. In diesem Ausführungsbeispiel weist die Halbleiterschichtenfolge 2 insbesondere eine Dicke zwischen einschließlich 7 ym bis einschließlich 8 ym auf. Die Halbleiterschichtenfolge 2, insbesondere der aktive Bereich, enthält beispielsweise eines der im allgemeinen Teil der
Beschreibung genannten Verbindungs-Halbleitermaterialien . Die Halbleiterschichtenfolge 2 ist auf einem Träger 4 angeordnet. Der Träger 4 enthält beispielsweise ein Halbleitermaterial, etwa Silicium oder Germanium. Auch ein anderes
Halbleitermaterial wie Galliumphosphid oder Galliumarsenid kann Anwendung finden.
Zwischen der Halbleiterschichtenfolge 2 und dem Träger 4 ist eine funktionale Schicht 3 angeordnet. Die funktionale
Schicht 3 enthält beispielsweise eine Verbindungsschicht, mit der die Halbleiterschichtenfolge 2 stoffschlüssig an dem Träger 4 befestigt ist, etwa eine Lotschicht oder eine elektrisch leitfähige Klebeschicht. Die funktionale Schicht 3 kann weiterhin eine Teilschicht aufweisen, die als
metallische Spiegelschicht für die in den Halbleiterkörpern 20 zu erzeugende oder zu absorbierende Strahlung vorgesehen ist. Die funktionale Schicht 3 kann beispielsweise ferner eine Schicht zur elektrischen Kontaktierung oder zur
Stromaufweitung umfassen. Beispielsweise enthält die
Spiegelschicht Silber. Alternativ oder ergänzend kann die funktionale Schicht 3 auch eine dielektrische Schicht
umfassen .
Der Verbund 1 ist für die Herstellung von Dünnfilm- Halbleiterchips, insbesondere Dünnfilm-Lumineszenzdiodenchips ausgebildet. Ein Aufwachssubstrat für die epitaktische
Abscheidung der Halbleiterschichtenfolge 2 ist in dem in Figur la gezeigten Stadium bereits entfernt. Der Träger 4 stabilisiert die Halbleiterschichtenfolge mechanisch.
In einer vertikalen Richtung erstreckt sich der Verbund 1 zwischen einer ersten Hauptfläche 11 und einer zweiten
Hauptfläche 12. Die erste Hauptfläche 11 ist durch die
Halbleiterschichtenfolge 2 gebildet. Auf der
Halbleiterschichtenfolge 2 können davon abweichend jedoch eine oder mehrere Schichten angeordnet sein, beispielsweise eine Passivierungsschicht und/oder eine Schicht zur
elektrischen Kontaktierung oder zur Stromaufweitung .
Der Verbund 1 ist mit der zweiten Hauptfläche 12 an einem Hilfsträger 6 befestigt. Der Hilfsträger 6 kann
beispielsweise eine auf einen Rahmen gespannte Folie sein. Alternativ kann der Hilfsträger 6 auch ein starrer Träger oder eine Vorrichtung sein, in der der Verbund 1 und
insbesondere die später vereinzelten Halbleiterchips 10 mittels Unterdrucks oder mittels elektrostatischer Kräfte fixiert sind. Mittels des Hilfsträgers 6 können die
vereinzelten Halbleiterchips 10 in geometrischer Ordnung, beispielsweise matrixförmig vorliegen. Dadurch wird die weitere Verarbeitung vereinfacht. Wie in Figur lb dargestellt, wird der Verbund 1 von der ersten Hauptfläche 11 her entlang eines Vereinzelungsmusters 15 mit kohärenter Strahlung 7, beispielsweise Laserstrahlung mit Pulsdauern im Pikosekunden-Bereich beaufschlagt.
Bevorzugt weist die kohärente Strahlung 7 eine Pulsdauer von höchstens 100 ps, bevorzugt höchstens 10 ps auf.
Das Vereinzelungsmuster 15 kann beispielsweise eine
Gitterstruktur mit ersten Vereinzelungslinien entlang einer ersten Richtung und mit zweiten Vereinzelungslinien, die schräg oder senkrecht zu den ersten Vereinzelungslinien verlaufen, aufweisen. Die Vereinzelungsmuster 15 können aber auch zumindest bereichsweise gekrümmt verlaufen oder so ausgebildet sein, dass die vereinzelten Halbleiterchips 10 in Draufsicht eine Grundform mit mehr als vier Ecken,
beispielsweise eine hexagonale Grundform aufweisen.
Das Vereinzelungsmuster 15 verläuft in diesem
Ausführungsbeispiel entlang der Mesa-Gräben 25. Davon
abweichend ist auch denkbar, dass die
Halbleiterschichtenfolge 2 und die funktionale Schicht 3 in einem gemeinsamen Fertigungsschritt mittels kohärenter
Strahlung 7 durchtrennt werden.
Aufgrund der geringen Materialselektivität des Abtrags mittels kohärenter Strahlung 7, insbesondere bei Lasern im Pulsbetrieb im Pikosekunden-Bereich, erfolgt das Durchtrennen der funktionalen Schicht 3 weitgehend unabhängig von der Materialzusammensetzung der funktionalen Schicht 3 oder deren Teilschichten. Auch in lateraler Richtung über den Verbund 1 auftretende Schwankungen der Materialzusammensetzung, beispielsweise Schwankungen in den Legierungs- beziehungsweise Lotbestandteilen oder in der Phasenverteilung in der Verbindungsschicht führen zu keinem ungewollten inhomogenen Materialabtrag der funktionalen Schicht 3. Der Materialabtrag kann durch Einstellung der Parameter des Lasers, insbesondere der Wellenlänge, der Pulsdauer, der Frequenz und der Pulsform sowie durch die weiteren
Verfahrensparameter wie insbesondere die Strahlkaustik, die
Strahlgeometrie, die Vorschubgeschwindigkeit und die optische Leistung gesteuert werden. Beim Durchtrennen von Verbunden 1, die sich in der Zusammensetzung der funktionalen Schicht 3 vergleichsweise stark unterscheiden, kann eine einfache Anpassung dieses Laserablationsprozesses ohne großen Entwicklungsaufwand schnell auf die geänderten Bedingungen angepasst werden.
Von dem beschriebenen Ausführungsbeispiel abweichend kann der Verbund 1 an dem Hilfsträger 6 auch erst befestigt werden, nachdem die funktionale Schicht 3 bereits durchtrennt ist. Weiterhin ist auch denkbar, dass die einzelnen Schritte auf verschiedenen Hilfsträgern erfolgen. Hierfür können ein oder mehrere Aufklebe- oder Umklebeschritte durchgeführt werden. Ein als Folie ausgeführter Hilfsträger 6 kann zwischen zwei Schritten erforderlichenfalls expandiert werden.
Der Verbund 1 mit teilweise durchtrennter funktionaler
Schicht 3 ist ebenfalls in Figur lb gezeigt. Nachfolgend werden entlang des Vereinzelungsmusters 15 Trenngräben 45 in dem Träger 4 ausgebildet. Die so vereinzelten Halbleiterchips 10, die jeweils einen Halbleiterkörper 20 und einen aus dem Träger 4 hervorgehenden Trägerkörper 40 aufweisen, sind in Figur lc gezeigt.
Das Ausbilden der Trenngräben 45 erfolgt vorzugsweise mittels eines chemischen Verfahrens, insbesondere mittels eines trockenchemischen Verfahrens wie einem Plasma-Trennverfahren. Beispielsweise kann ein ICP (inductively coupled plasma) - Trennverfahren oder reaktives Ionentiefenätzen Anwendung finden. Mit einem solchen Verfahren können insbesondere
Halbleitermaterialien wie Silicium und Germanium mit hohen
Abtragraten entfernt werden. Die so entstehenden Trenngräben 45 erstrecken sich in vertikaler Richtung vollständig durch den Träger 4 hindurch, sodass die Halbleiterchips 10 nur noch über den Hilfsträger 6 miteinander verbunden sind.
In diesem Ausführungsbeispiel wird also erst die funktionale Schicht 3 mittels kohärenter Strahlung entfernt, bevor die Trenngräben 45 von derselben Seite des Verbunds her
ausgebildet werden. Die funktionale Schicht 3 kann hierbei als Maske für das Ausbilden der Trenngräben 45 dienen. Auf eine Maske beim Ausbilden der Trenngräben 45 kann also verzichtet werden. Davon abweichend ist aber auch denkbar, dass auf der weiteren funktionalen Schicht 3 eine Maske oder eine Maskenschicht vorgesehen ist.
Das beschriebene Trennverfahren vereinigt die geringe
Materialselektivität und die dadurch erreichbaren hohen
Abtragraten für dielektrisches Material und metallisches Material eines Laserablationsverfahrens mit den hohen
Abtragraten eines chemischen Trennverfahrens, insbesondere eines Plasma-Verfahrens, für Halbleitermaterialien. Es hat sich herausgestellt, dass sich ein derartiges zweistufiges
Verfahren insgesamt durch eine besonders hohe Zuverlässigkeit und durch hohe Durchsatzraten auszeichnet.
Insbesondere ist das Verfahren besonders wenig empfindlich gegenüber Prozessschwankungen in den vorgelagerten Schritten zur Herstellung des Verbunds 1, beispielsweise im Hinblick auf Schwankungen in der Schichtdicke der funktionalen Schicht 3. Zudem kann das Verfahren vereinfacht automatisiert werden, beispielsweise durch einen Kassette-zu-Kassette-Prozess .
Das beschriebene Verfahren ist weitgehend unabhängig von der konkreten Ausgestaltung der aus einem Verbund 1 zu
vereinzelnden Halbleiterchips 10. Beispielsweise können die Halbleiterchips 10 auch zwei vorderseitige oder zwei
rückseitige Kontakte aufweisen. Weiterhin können auf der Halbleiterschichtenfolge 2 beziehungsweise dem
Halbleiterkörper 20 eine oder mehrere weitere Schichten angeordnet sein, beispielsweise eine Passivierungsschicht , etwa eine Oxidschicht oder eine Nitridschicht, und/oder eine ein TCO (Transparent Conductive Oxide) -Material enthaltende Schicht und/oder eine einen zur Strahlungskonversion
vorgesehenen Leuchtstoff enthaltende Schicht.
In diesem Ausführungsbeispiel umfasst das chemische Verfahren Ätz- und Passivierungsschritte, die alternierend durchgeführt werden, bis die Trenngräben 45 sich vollständig durch den Träger 4 erstrecken. Der Verbund 1 kann in diesem
Zusammenhang zunächst mit einem Schutzlack (nicht
dargestellt) bedeckt werden, beispielsweise einer
Polyvinylalkohol-Schicht , die insbesondere die
Halbleiterschichtenfolge 2 vor den anschließenden Ätz- und Passivierungsschritten schützt. Der Schutzlack wird
insbesondere vor dem Durchtrennen der funktionalen Schicht 3 aufgebracht.
In einem Passivierungsschritt des chemischen Verfahrens wird insbesondere im Bereich der Trenngräben 45 ein Gasgemisch eingeleitet, das beispielsweise Octafluorcyclobutan (C4F8) oder Tetrafluormethan (CF4/H2) umfasst, welches aktiviert durch Plasma in dem chemischen Verfahren eine Polymer- Passivierungsschicht an den Seitenflächen der Trenngräben 45 bildet. Anschließend werden Ätz- und Passivierungsschritte alternierend durchgeführt.
Bei Erreichen einer vorgegebenen Tiefe der Trenngräben 45, insbesondere wenn sich die Trenngräben 45 vollständig durch den Träger 4 erstrecken, wird ein Passivierungsschritt durchgeführt, dem kein weiterer Ätzschritt folgt. Die zuletzt aufgebrachte Passivierungsschicht bedeckt in diesem Stadium die Seitenflächen der Trenngräben 45, der funktionalen
Schicht 3 und der Halbleiterschichtenfolge 2, sowie die erste Hauptfläche 11 des Verbunds 1. Durch Entfernen des
Schutzlacks kann die Passivierungsschicht gezielt so entfernt werden, dass zumindest die funktionale Schicht 3 weiterhin vollständig von einem Teil der Passivierungsschicht als Schutzschicht 5 bedeckt bleibt. Zum Aufbringen der
Schutzschicht 5 ist folglich kein weiterer Verfahrensschritt nötig .
In anderen Ausführungsbeispielen kann die Schutzschicht 5 alternativ in einem separaten Schritt aufgebracht werden. Beispielsweise erfolgt eine Schlussverkapselung der
Halbleiterchips 10 mit einer Siliciumdioxid- (Si02) oder Tantalpentoxidschicht (Ta20s) . In diesem Zusammenhang ist denkbar, dass hierfür ein oder mehrere Aufklebe- oder
Umklebeschritte durchgeführt werden. Beispielsweise werden der Verbund 1 bzw. die vereinzelten Halbleiterchips 10 auf dem Hilfsträger 6 dazu einer separaten Anlage zugeführt.
Das in den Figuren 2a bis 2d dargestellte zweite
Ausführungsbeispiel und das in den Figuren 3a bis 3e
dargestellte dritte Ausführungsbeispiel unterscheiden sich von dem im Zusammenhang mit den Figuren la bis ld
beschriebenen ersten Ausführungsbeispiel insbesondere
dadurch, dass der Verbund 1 eine weitere funktionale Schicht 35 aufweist, die auf einer der funktionalen Schicht 3 abgewandten Seite des Trägers 4 angeordnet ist. Die weitere funktionale Schicht 35 kann wie im Zusammenhang mit der funktionalen Schicht 3 beschrieben ausgeführt sein.
Beispielsweise ist die weitere funktionale Schicht 35 als ein trägerseitiger elektrischer Kontakt für die externe elektrische Kontaktierung des Halbleiterchips 10 ausgebildet.
In dem zweiten Ausführungsbeispiel wird der Verbund 1 mit der entlang des Vereinzelungsmusters 15 bereits vereinzelten weiteren funktionalen Schicht 35 bereitgestellt (Figur 2a) .
In dem dritten Ausführungsbeispiel wird der Verbund 1 mit der als durchgängige Schicht ausgebildeten weiteren funktionalen Schicht 35 bereitgestellt (Figur 3a) . Wie in Figur 3e gezeigt wird die weitere funktionale Schicht 35 erst im Anschluss an das Aufbringen der Schutzschicht 5 durchtrennt, insbesondere mittels kohärenter Strahlung oder mechanischer Belastung, wie beispielsweise durch einen Flüssigkeitsstrahl 8.
In einem alternativen Herstellungsverfahren (Figur 4a und 4b) wird ein Verbund 401 von einer ersten Hauptfläche 411 her entlang eines Vereinzelungsmusters 415 mit kohärenter
Strahlung 407, beispielsweise Laserstrahlung mit Pulsdauern Nanosekunden-Bereich beaufschlagt. Eine Leistungsabgabe der Strahlungsquelle ist dabei so hoch, dass ein Teilbereich des Verbunds 401 entlang des Vereinzelungsmusters 415 zu einer Schlacke verschmilzt, die eine Schutzschicht 405 bildet. Die Schutzschicht 405 trägt dazu bei, dass eine funktionale
Schicht 403 vor äußeren Einflüsse wie Feuchte oder Schadgasen weitestgehend geschützt ist. Die Schutzschicht 405 kann sich dabei in vertikaler Richtung über die funktionale Schicht 403 hinaus erstrecken. Figur 5a zeigt eine schematische Darstellung eines
vereinzelten Halbleiterchips 10, der beispielsweise durch eines der in den Ausführungsbeispielen beschriebenen
Verfahren hergestellt ist. Der Trägerkörper 40 weist eine für einen chemischen Materialabtrag typische rillenförmige
Struktur auf. Die funktionale Schicht 3, in diesem
Ausführungsbeispiel eine Metallschicht, zeigt die für einen Materialabtrag durch kohärente Strahlung 7 typischen Spuren 30.
Figur 5b zeigt eine schematische Darstellung eines
vereinzelten Halbleiterchips 410, der beispielsweise nach dem in den Figuren 4a und 4b beschriebenen Verfahren hergestellt ist. Der Trägerkörper 440 ist an der Seitenfläche 4101 mit der für Materialabtrag mittels kohärenter Strahlung 407 mit Pulsdauern im Nanosekunden-Bereich typischen Schlacke als Schutzschicht 405 überzogen. Die Erfindung ist nicht durch die Beschreibung anhand der Ausführungsbeispiele beschränkt. Vielmehr umfasst die
Erfindung jedes neue Merkmal sowie jede Kombination von
Merkmalen, was insbesondere jede Kombination von Merkmalen in den Patentansprüchen beinhaltet, auch wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den
Patentansprüchen oder Ausführungsbeispielen angegeben ist.

Claims

Patentansprüche
1. Verfahren zur Herstellung einer Mehrzahl von
Halbleiterchips (10) mit den Schritten:
a) Bereitstellen eines Verbunds (1), der einen Träger (4), eine Halbleiterschichtenfolge (2) und eine funktionale Schicht (3) aufweist;
b) Durchtrennen der funktionalen Schicht (3) mittels kohärenter Strahlung (7) entlang eines Vereinzelungsmusters (15);
c) Ausbilden von Trenngräben (45) in dem Träger (4) entlang des Vereinzelungsmusters (15); und
d) Aufbringen einer die funktionale Schicht (3) zu den Trenngräben (45) hin begrenzenden Schutzschicht (5) an jeweils zumindest einer Seitenfläche (101) der zu
vereinzelnden Halbleiterchips (10);
wobei die vereinzelten Halbleiterchips (10) jeweils einen Teil der Halbleiterschichtenfolge (2), des Trägers (4) und der funktionalen Schicht (3) aufweisen.
2. Verfahren nach Anspruch 1,
wobei die funktionale Schicht (3) eine metallische Schicht und/oder eine dielektrische Schicht aufweist.
3. Verfahren nach Anspruch 1 oder 2,
wobei der Träger (4) ein Halbleitermaterial enthält.
4. Verfahren nach einem der vorhergehenden Ansprüche, wobei die funktionale Schicht (3) zwischen der
Halbleiterschichtenfolge (2) und dem Träger (4) angeordnet ist .
5. Verfahren nach einem der vorhergehenden Ansprüche, wobei sich die funktionale Schicht (3) vor Schritt b) vollflächig über den Verbund (1) erstreckt.
6. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Trenngräben (45) mittels eines chemischen
Verfahrens ausgebildet werden.
7. Verfahren nach Anspruch 6,
wobei die Schutzschicht (5) eine Passivierungsschicht des chemischen Verfahrens ist.
8. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Schutzschicht (5) zumindest eines der folgenden Materialien enthält oder aus einem der folgenden Materialien besteht: Octafluorcyclobutan, Tetrafluormethan,
Siliciumdioxid, Tantalpentoxid, Aluminiumoxid,
Siliciumnitrid, Titan ( IV) -oxid .
9. Verfahren nach einem der vorhergehenden Ansprüche, wobei sich die Trenngräben (45) nach Schritt c) vollständig durch den Träger (4) hindurch erstrecken.
10. Verfahren nach einem der vorhergehenden Ansprüche, wobei Schritt c) nach Schritt b) durchgeführt wird.
11. Verfahren nach einem der vorhergehenden Ansprüche, wobei Schritt d) nach Schritt c) durchgeführt wird.
12. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Verbund (1) vor dem Vereinzeln an einem Hilfsträger (6) befestigt wird und die Halbleiterchips (10) nach dem Vereinzeln in einer geometrischen Ordnung auf dem Hilfsträger (6) vorliegen.
13. Halbleiterchip (10) mit einem Halbleiterkörper (20), einem Trägerkörper (40), und einer funktionalen Schicht (3), die in einer vertikalen Richtung aufeinander angeordnet sind, sowie einer Schutzschicht (5) , die an zumindest einer
Seitenfläche (101) des Halbleiterchips (10) angeordnet ist, wobei die funktionale Schicht (3) an zumindest einer
Seitenfläche (101) des Halbleiterchips (10) Spuren (30) eines Materialabtrags durch kohärente Strahlung (7) aufweist.
14. Halbleiterchip (10) nach Anspruch 13, bei dem die
funktionale Schicht (3) an der die Spuren (30) aufweisenden zumindest einen Seitenfläche (101) des Halbleiterchips (10) von der Schutzschicht (5) bedeckt ist.
15. Halbleiterchip (10) nach Anspruch 13 oder 14, bei dem die funktionale Schicht (3) zwischen dem Trägerkörper (40) und dem Halbleiterkörper (20) angeordnet ist.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102015110429A1 (de) * 2015-06-29 2017-01-12 Osram Opto Semiconductors Gmbh Optoelektronische Leuchtvorrichtung
DE102019103761A1 (de) * 2019-02-14 2020-08-20 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur herstellung eines bauelements und bauelement
US12490500B2 (en) * 2021-11-04 2025-12-02 Diodes Incorporated Semiconductor device and processes for making same
KR102629307B1 (ko) * 2022-04-26 2024-01-29 숭실대학교산학협력단 질화물 반도체 소자의 제조방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014095556A1 (de) * 2012-12-18 2014-06-26 Osram Opto Semiconductors Gmbh Verfahren zum herstellen von optoelektronischen halbleiterchips und optoelektronischer halbleiterchip
US20140248758A1 (en) * 2011-10-28 2014-09-04 Osram Opto Semiconductors Gmbh Method of severing a semiconductor device composite

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0151383B1 (ko) * 1994-06-16 1998-10-01 문정환 안티퓨즈 구조를 갖는 프로그램 가능한 반도체소자 및 그의 제조방법
JP3402972B2 (ja) * 1996-11-14 2003-05-06 東京エレクトロン株式会社 半導体装置の製造方法
JP2004179565A (ja) * 2002-11-29 2004-06-24 Sony Corp 電子部品の製造方法及びダイシング方法、並びにこれらを実施するための製造装置
JP2004311487A (ja) 2003-04-02 2004-11-04 Hitachi Ltd 半導体装置の製造方法
TWI240434B (en) * 2003-06-24 2005-09-21 Osram Opto Semiconductors Gmbh Method to produce semiconductor-chips
JP2006253402A (ja) 2005-03-10 2006-09-21 Nec Electronics Corp 半導体装置の製造方法
US7452743B2 (en) * 2005-09-01 2008-11-18 Aptina Imaging Corporation Microelectronic imaging units and methods of manufacturing microelectronic imaging units at the wafer level
TWI270223B (en) * 2005-11-21 2007-01-01 Epistar Corp A method of making a light emitting element
JP2008300645A (ja) * 2007-05-31 2008-12-11 Sharp Corp 窒化物系半導体ｌｅｄチップの製造方法
KR101470020B1 (ko) * 2008-03-18 2014-12-10 엘지이노텍 주식회사 샌드위치 구조의 웨이퍼 결합 및 포톤 빔을 이용한 단결정 반도체 박막 전이
US8211781B2 (en) * 2008-11-10 2012-07-03 Stanley Electric Co., Ltd. Semiconductor manufacturing method
JP5237764B2 (ja) * 2008-11-10 2013-07-17 スタンレー電気株式会社 半導体素子の製造方法
US8216867B2 (en) * 2009-06-10 2012-07-10 Cree, Inc. Front end scribing of light emitting diode (LED) wafers and resulting devices
DE102009058796A1 (de) 2009-12-18 2011-06-22 OSRAM Opto Semiconductors GmbH, 93055 Optoelektronisches Bauelement und Verfahren zur Herstellung eines optoelektronischen Bauelements
KR101007137B1 (ko) 2010-03-08 2011-01-10 엘지이노텍 주식회사 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지
DE102011015725B4 (de) * 2011-03-31 2022-10-06 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zum Vereinzeln eines Bauelementverbunds
US8598016B2 (en) * 2011-06-15 2013-12-03 Applied Materials, Inc. In-situ deposited mask layer for device singulation by laser scribing and plasma etch
CN103650171B (zh) * 2011-07-15 2018-09-18 亮锐控股有限公司 将半导体装置结合到支持衬底的方法
JP2013058707A (ja) * 2011-09-09 2013-03-28 Hitachi Cable Ltd 半導体発光素子の製造方法
JP5916105B2 (ja) * 2012-03-27 2016-05-11 国立大学法人九州工業大学 半導体装置の製造方法
JP5880243B2 (ja) 2012-04-18 2016-03-08 富士通セミコンダクター株式会社 半導体装置とその製造方法
DE102012107921A1 (de) * 2012-08-28 2014-03-06 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Halbleiterchips
US9082719B2 (en) * 2012-10-19 2015-07-14 Infineon Technologies Ag Method for removing a dielectric layer from a bottom of a trench
US8980726B2 (en) * 2013-01-25 2015-03-17 Applied Materials, Inc. Substrate dicing by laser ablation and plasma etch damage removal for ultra-thin wafers
DE102013104840A1 (de) * 2013-05-10 2014-11-13 Osram Opto Semiconductors Gmbh Strahlungsemittierendes Halbleiterbauelement und Verfahren zur Herstellung von strahlungsemittierenden Halbleiterbauelementen
US20150011073A1 (en) * 2013-07-02 2015-01-08 Wei-Sheng Lei Laser scribing and plasma etch for high die break strength and smooth sidewall
US9711365B2 (en) * 2014-05-02 2017-07-18 International Business Machines Corporation Etch rate enhancement for a silicon etch process through etch chamber pretreatment

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140248758A1 (en) * 2011-10-28 2014-09-04 Osram Opto Semiconductors Gmbh Method of severing a semiconductor device composite
WO2014095556A1 (de) * 2012-12-18 2014-06-26 Osram Opto Semiconductors Gmbh Verfahren zum herstellen von optoelektronischen halbleiterchips und optoelektronischer halbleiterchip

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