WO2016113197A1 - Verfahren zur herstellung einer bondbaren metallisierung und korrespondierende bondbare metallisierung - Google Patents

Verfahren zur herstellung einer bondbaren metallisierung und korrespondierende bondbare metallisierung Download PDF

Info

Publication number
WO2016113197A1
WO2016113197A1 PCT/EP2016/050282 EP2016050282W WO2016113197A1 WO 2016113197 A1 WO2016113197 A1 WO 2016113197A1 EP 2016050282 W EP2016050282 W EP 2016050282W WO 2016113197 A1 WO2016113197 A1 WO 2016113197A1
Authority
WO
WIPO (PCT)
Prior art keywords
metallization
layer
copper
aluminum
bondable
Prior art date
Application number
PCT/EP2016/050282
Other languages
English (en)
French (fr)
Inventor
David Gross
Original Assignee
Robert Bosch Gmbh
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Robert Bosch Gmbh filed Critical Robert Bosch Gmbh
Publication of WO2016113197A1 publication Critical patent/WO2016113197A1/de

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/033—Manufacturing methods by local deposition of the material of the bonding area
    • H01L2224/0331—Manufacturing methods by local deposition of the material of the bonding area in liquid form
    • H01L2224/0332—Screen printing, i.e. using a stencil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0341—Manufacturing methods by blanket deposition of the material of the bonding area in liquid form
    • H01L2224/03418—Spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/0345—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/03452—Chemical vapour deposition [CVD], e.g. laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/0347—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/035—Manufacturing methods by chemical or physical modification of a pre-existing or pre-deposited material
    • H01L2224/03505—Sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/0361—Physical or chemical etching
    • H01L2224/03614—Physical or chemical etching by chemical means only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/03618—Manufacturing methods by patterning a pre-deposited material with selective exposure, development and removal of a photosensitive material, e.g. of a photosensitive conductive resin
    • H01L2224/0362—Photolithography
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/038—Post-treatment of the bonding area
    • H01L2224/03848—Thermal treatments, e.g. annealing, controlled cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05007—Structure comprising a core and a coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05171—Chromium [Cr] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05176—Ruthenium [Ru] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05181—Tantalum [Ta] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05562—On the entire exposed surface of the internal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45014—Ribbon connectors, e.g. rectangular cross-section
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1027—IV
    • H01L2924/10272—Silicon Carbide [SiC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/1033—Gallium nitride [GaN]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Definitions

  • the invention is based on a method for producing a bondable metallization according to the preamble of independent claim 1 and of a bondable metallization according to the preamble of independent claim 12.
  • the inventive method for producing a bondable Metallisie- tion with the features of independent claim 1 and the corresponding bondable metallization having the features of independent claim 12 have the advantage that a cost-effective process for protecting a suitable copper for a thick-wire bonding process copper metallization is provided from excessive oxidation, which has the required load capacity.
  • Embodiments of the present invention include the purification of copper metallization and its capping by depositing a passivation layer by a suitable method and patterning by a wet chemical process.
  • Embodiments of the present invention provide a method for making a bondable metallization on a semiconductor substrate for a power semiconductor.
  • the bondable metallization has a first metallization layer, which is applied to the semiconductor substrate, and a second metallization layer, which is applied to the first metallization layer.
  • a copper metallization is applied to the first metallization layer to form the second metallization layer, wherein an aluminum-containing passivation layer is deposited on the copper metallization.
  • the second metallization layer comprises a copper metallization on which an aluminum-containing passivation layer is deposited.
  • the passivation layer is preferably made of pure aluminum, but may also include alloying constituents such as copper (Cu) or silicon (Si). This advantageously makes an excellent oxidation protection of the copper metallization possible and can also be used with rough copper surfaces.
  • the aluminum passivation is deposited without the use of problematic or aggressive chemicals in only one additional process step, preferably via a chemical or physical vapor deposition and then patterned.
  • the aluminum passivation has excellent properties in a bonding process using copper wire or copper tape, wherein the aluminum passivation does not remain in the bonding surface, but a welding between Cu metallization and Cu wire takes place.
  • Embodiments of the method according to the invention for producing a bondable metallization are used in the production of semiconductor components, in particular of power semiconductor components.
  • Embodiments of the bondable metallization of the invention find application in novel, highly reliable assembly and bonding techniques, such as e.g. copper thick-wire bonding, which in turn finds utility in popular power electronic modules (e.g., steering control).
  • the first metallization layer and / or the passivation layer can be deposited by physical or chemical vapor deposition.
  • the first metallization layer is deposited on the semiconductor substrate and the passivation layer is deposited on the copper Fermetallmaschine deposited.
  • the first metallization layer can be structured by a lift-off process.
  • the passivation layer can be deposited via a reactive sputtering process, wherein pure aluminum or aluminum with alloying constituents of copper and / or magnesium and / or silicon as the starting material (target) can be used in the reactive sputtering process.
  • reactive gases for example, oxygen and / or nitrogen can be used in the reactive sputtering process.
  • reactive gas combinations of oxygen and / or nitrogen may be used in varying concentrations to achieve the desired passivation property.
  • the reactive deposition process advantageously achieves a combination of excellent adhesion and increased passivation property.
  • both the adhesion and the passivation property can be further increased.
  • the copper metallization can be applied to the first metallization layer by printing on a paste or ink with copper nanoparticles and by means of a thermal sintering process.
  • the copper metallization can be applied to the first metallization layer via a galvanic deposition process or by plasma spraying of copper particles.
  • the application of the copper metallization by means of printing and sintering advantageously requires fewer process steps and, in comparison with a galvanic deposition, makes a simpler process management possible.
  • the printed and sintered copper metallization is more porous compared to electrodeposited copper metallization, and advantageously introduces less thermal stress into the system for the same layer thickness.
  • the copper metallization can be applied with a predetermined structure to the first metallization.
  • the application of the copper metallization to the first metallization layer already involves the structuring of the copper metallization.
  • an expensive and expensive lithographic process can be saved.
  • the copper metallization after application may be patterned by such a photolithographic process followed by an etch process.
  • the passivation layer can be structured by a photolithographic process followed by an etching process.
  • the copper metallization may have a thickness in the range of 8 to 35 ⁇ . This advantageously provides suitable copper metallization of sufficient strength for copper ribbon and copper thick-wire bonds.
  • the passivation layer may have a thickness in the range of 0.02 to ⁇ , ⁇ .
  • the first metallization layer may comprise a contact material layer and / or a diffusion barrier layer and / or a primer layer and / or a first copper layer, wherein the first metallization layer may have a total thickness in the range of 0.1 to 2 ⁇ .
  • the contact material layer, the diffusion barrier layer and the adhesion promoter layer may, for example, each have a thickness in the range from 0.01 to 0.2 ⁇ m, and the first copper layer may have, for example, a thickness in the range from 0.05 to ⁇ m.
  • the passivation layer can be constructed, for example, of aluminum and / or aluminum oxide and / or aluminum nitride.
  • the passivation layer may have a gradual course with an outwardly increasing oxygen concentration.
  • FIG. 1 shows a schematic perspective layer structure of an exemplary embodiment of a bondable metallization according to the invention.
  • FIG. 2 shows a perspective sectional view of the layer structure of the bondable metallization according to the invention from FIG. 1.
  • FIG 3 shows a sectional view of a gradual passivation layer with an outwardly increasing oxygen concentration.
  • FIG. 4 shows a characteristic diagram of a time profile of a first reactive gas flow during a reactive sputtering process.
  • FIG. 5 shows a characteristic diagram of a time profile of a second reactive gas flow during a reactive sputtering process.
  • FIG. 6 shows a characteristic diagram of a time profile of a combination of an oxygen flow and a nitrogen flow during a reactive sputtering process.
  • the illustrated exemplary embodiment of a bondable metallization 1 comprises on a semiconductor substrate 3 for a power semiconductor a first metallization layer M1 applied to the semiconductor substrate 3 and a second metallization layer M2 applied to the first metallization layer M1.
  • the second metallization layer M2 comprises a copper metallization Cu, on which an aluminum metallization layer nium-containing passivation layer PS is deposited.
  • the copper metallization Cu preferably has a thickness in the range of 8 to 35 ⁇ and the passivation layer PS preferably has a thickness in the range of 0.02 to ⁇ , ⁇ in particular a value of ⁇ , ⁇ on.
  • a copper metallization Cu is applied to the first metallization layer M1 to form the second metallization layer M2, wherein an aluminum-containing passivation layer PS is deposited on the copper metallization Cu.
  • the copper metallization Cu can be applied, for example, by printing a paste or ink with copper nanoparticles and by means of a thermal sintering process onto the first metallization layer M1.
  • the copper metallization Cu can be applied to the first metallization layer M1 via a galvanic deposition process or by plasma spraying of copper particles.
  • the semiconductor substrate 3 may be embodied, for example, as silicon (Si) or silicon carbide (SiC) wafers, which may also comprise gallium nitride (GaN) or comparable compound semiconductor layers.
  • the semiconductor substrate 3 may include active components such as diodes, transistors, etc. through previous process steps.
  • the semiconductor substrate 3 with active components may already have one or more metallization layers not shown in detail.
  • the semiconductor substrate may include vertical power devices, such as
  • the power components may have two or more contacts on one side or on both sides of the semiconductor substrate 3, which each comprise a bondable metallization 1.
  • the first metallization Ml by physical or chemical vapor deposition (eg sputtering) is deposited.
  • the first metallization layer M1 can already be structured, for example, by lift-off process. As can also be seen from FIG.
  • the first metallization layer M1 can have different layers, such as, for example, a contact material layer KS made of titanium (Ti), chromium (Cr), aluminum (AI) or nickel (Ni) with the underlying semiconductor substrate 3 and / or a diffusion barrier layer DS of tantalum (Ta), titanium nitride (TiN), tantalum nitride (TaN), titanium silicon nitride (TiSiN) or tantalum silicon nitride (TaSiN) and / or a tanning agent layer of tantalum (Ta), titanium (Ti), ruthenium (Ru), nickel (Ni) or chromium (Cr) and / or a first thin copper starting layer Cul include.
  • a contact material layer KS made of titanium (Ti), chromium (Cr), aluminum (AI) or nickel (Ni) with the underlying semiconductor substrate 3 and / or a diffusion barrier layer DS of tantalum (Ta), titanium n
  • the first metallization layer M1 comprises the contact material layer KS, the diffusion barrier layer (DS), the adhesion promoter layer (HS) and the first copper layer Cul, which with the copper metallization Cu is a bonding pad 10 for copper ribbon and copper thick-wire bonds formed.
  • the first metallization layer M1 has a total thickness in the range of 0.1 to 2 ⁇ m.
  • the contact material layer KS, the diffusion barrier layer DS and the adhesion promoter layer HS each have a thickness in the range of 0.01 to 0.2 ⁇ m.
  • the first copper layer Cul has a thickness in the range of 0.05 to ⁇ .
  • the second metallization layer M2 or the copper metallization Cu has a thickness in the range of 8 to 35 ⁇ m.
  • a printable paste or ink containing copper nanoparticles is applied to the first metallization layer M1.
  • a tempered drying step may be performed to drive off existing solvents.
  • the paste deposits are sintered by heat in the temperature range of 180 - 400 ° C, so that the copper metallization Cu is formed.
  • the scanning of the structures can be carried out, for example, with laser light, wherein a full-surface heating can be effected by means of an infrared source or by tempering in an oven.
  • the copper metallization Cu of the second metallization layer M2 can be applied to the first metallization layer M1 via a galvanic deposition process, wherein this can be effected over the whole area or in areas defined by a previously applied photoresist.
  • the Copper metallization Cu of the second metallization layer M2 are applied by plasma spraying of copper particles, which may also include further alloying elements. If the copper metallization Cu has not previously been patterned, the previously applied full-area copper metallization Cu is etched back, whereby the printed paste surfaces and / or parts of the previously deposited copper metallization Cu can be covered by a photoresist. The etching back can be done for example by wet chemical methods or by reactive ion etching.
  • the thin passivation layer PS is then deposited on the copper metallization Cu of the second metallization layer M2 via a chemical or physical vapor deposition, which preferably consists of pure aluminum, but also alloy constituents, such as, for example, copper
  • the passivation layer PS preferably has a layer thickness in the range between 20 nm and 100 nm and in particular a thickness of 50 nm.
  • the deposition takes place via chemical or physical vapor phase deposition, preferably via a reactive sputtering process.
  • the first copper layer Cul in the first metallization layer M1 which forms the basis for the copper metallization Cu, can be patterned before or after the deposition.
  • pure aluminum or aluminum having alloy components of copper (Cu) and / or magnesium (Mg) and / or silicon (Si) as the starting material (target) may be used.
  • reactive gases for example, oxygen and / or nitrogen can be used.
  • a thin aluminum (Al) or aluminum oxide (AlOx) or an aluminum nitride (AINx) or a combined aluminum oxide or aluminum nitride (AlOxNy) passivation or passivation with a gradual course can be deposited via the reactive process and by combined development and Etching of a deposited photoresist are patterned, as shown in FIG. 3 can be seen.
  • reactive gas combinations of various reactive gases such as oxygen and / or nitrogen, may be used in varying concentrations to achieve the desired passivation property.
  • 4 shows an exemplary course of a reactive gas flow FRG of a first reactive gas F1. As can also be seen from FIG.
  • the concentration of the first reactive gas F1 between a first and second time point t1, t2 increases continuously from a first value to a second value.
  • the gradual passivation shown in FIG. 3 can advantageously be achieved with the oxygen concentration ⁇ increasing outwards.
  • 5 shows an exemplary course of a reactive gas flow FRG of a second reactive gas F2.
  • the concentration of the second reactive gas F2 increases at a first time t1 abruptly from a first value to a second value and at a second time t2 decreases abruptly from the second value to the first value.
  • FIG. 6 shows an exemplary course of a combination of an oxygen flow Fo as the first reactive gas and a nitrogen flow F as the second reactive gas.
  • the oxygen concentration increases abruptly from a first value to a second value at a first time t 1 and abruptly decreases from the second value at a second time t 2
  • the nitrogen concentration between the first and second times t1, t2 increases continuously from a first value to a third value.
  • the illustrated combination of the reactive gases oxygen and nitrogen, the oxygen flow is adjusted so that at the beginning of an elemental aluminum layer is deposited. Subsequently, a gradual increase in the concentration of the wax to the center of the layer to an alumina stoichiometry can be achieved. Subsequently, a gradual transition from the aluminum oxide layer to an aluminum nitride layer will be achieved.
  • the passivation layer PS can be further oxidized by a suitable process step (02 plasma, annealing in an oxygen atmosphere) in order to obtain a defined passivating oxide layer.
  • a suitable process step 02 plasma, annealing in an oxygen atmosphere
  • the passivation layer PS is patterned, preferably by a photolithographic process and subsequent wet-chemical etching with a suitable etchant.
  • the patterning can preferably be carried out in a single step with the development of the photoresist, wherein for the development of the photoresist, a suitable developer is used, which is based on tetramethyl ammonium hydroxide (TMAH).
  • TMAH tetramethyl ammonium hydroxide
  • the photoresist can be further used for the structuring of the underlying layers KS, DS, HS, which are also structured wet-chemically or preferably by a suitable dry etching process.
  • the layers KS, DS, HS of the first metallization layer M1 located below the first copper layer Cul can be patterned in a subsequent process step.
  • a thinner base metallization in the form of the first metallization layer M1 is applied to the semiconductor substrate 3 or the wafer with the active structures present, in order to ensure adhesion of the subsequently printed second metallization layer M2 and the permanent functionality of the component guarantee.
  • the first metallization layer M1 can already be structured via a lift-off process.
  • the copper metallization Cu of the second metallization layer M2 is applied to the first metallization layer M1 and patterned.
  • the thin aluminum-containing passivation layer PS is preferably deposited via a physical vapor deposition process and patterned by combined development and etching of a photoresist deposited thereon. Furthermore, the first deposited metal layers may be patterned by masking the same resist by a dry etching process.
  • Embodiments of the present invention may be used in the fabrication of semiconductor devices.
  • Bondable metallization can be used, for example, for novel, highly reliable assembly and connection technologies.
  • ken such as the copper thick wire bonding, are used, which in turn find common power electronic modules application.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Die Erfindung betrifft ein Verfahren zur Herstellung einer bondbaren Metallisierung (1) auf einem Halbleitersubstrat (3) für einen Leistungshalbleiter, wobei die bondbare Metallisierung (1) eine erste Metallisierungslage (M1), welche auf das Halbleitersubstrat (3) aufgebracht ist, und eine zweite Metallisierungslage (M2) aufweist, welche auf die erste Metallisierungslage (M1) aufgebracht ist, und eine korrespondierende bondbare Metallisierung (1). Erfindungsgemäß wird zur Ausbildung der zweiten Metallisierungslage (M2) eine Kupfermetallisierung (Cu) auf die erste Metallisierungslage (M1) aufgebracht, wobei auf die Kupfermetallisierung (Cu) eine Aluminium enthaltende Passivierungsschicht (PS) abgeschieden wird.

Description

Beschreibung
Titel
Verfahren zur Herstellung einer bondbaren Metallisierung und korrespondierende bondbare Metallisierung
Die Erfindung geht aus von einem Verfahren zur Herstellung einer bondbaren Metallisierung nach der Gattung des unabhängigen Patentanspruchs 1 sowie von einer bondbaren Metallisierung nach der Gattung des unabhängigen Patentanspruchs 12.
Im Bereich Leistungselektronik werden gegenwärtig Aluminium-Bändchen- und Aluminium-Dickdraht-Bonds verwendet, um die Oberseite von Leistungsbauelementen, wie beispielsweise den Source- Kontakt bei einem MOSFET (Metal Oxide Semiconductor Field-Effect Transistor: Metall-Oxid-Halbleiter- Feldeffekttransistor), den Emitter bei einem IGBT (Insulated-Gate Bipolar Transistor: Bipolartransistor mit isolierter Gate- Elektrode) usw., zu kontaktieren. Die Verwendung von Kupfer-Bändchen- und Kupfer-Dickdraht-Bonds ist momentan Gegenstand der Forschung, eine Lebensdauererhöhung der Kontaktierung bis zu einem Faktor 10 gegenüber den Aluminium-Bonds wird vorausgesagt. Dies liegt an der höheren elektrischen und thermischen Leitfähigkeit, an der höheren Streckgrenze sowie an der deutlich höheren Elektromigrationsresistenz von Kupfer (Cu) gegenüber Aluminium (AI). Silber-Bonds finden aufgrund des hohen Materialpreises in Verbindung mit dem hohen Materialbedarf in der Leistungselektronik keine oder kaum Verwendung.
Durch die höhere Härte von Kupfer gegenüber Aluminium wird das korrespondierende Bondpad bei der Verwendung von Kupfer-Bändchen- bzw. Kupfer- Dickdraht-Bonds übermäßig gestresst und dadurch verformt. Eine deutlich härtere Metallisierung gegenüber der standardmäßig verwendeten Aluminium- Metallisierung mit einer Stärke von ca. 5 μηη ist daher erforderlich. Derzeit ist die Forschung und Erprobung hauptsächlich auf Kupfer-Metallisierungen fixiert. Eine Möglichkeit zur Aufbringung von dicken Kupferschichten mit einer Stärke von mehr als 5 μηη basiert bei bekannten Verfahren auf einer elektrochemischen bzw. galvanischen Abscheidung.
Offenbarung der Erfindung
Das erfindungsgemäße Verfahren zur Herstellung einer bondbaren Metallisie- rung mit den Merkmalen des unabhängigen Patentanspruchs 1 sowie die korrespondierende bondbare Metallisierung mit den Merkmalen des unabhängigen Patentanspruchs 12 haben demgegenüber den Vorteil, dass ein kostengünstiger Prozess zum Schutz einer für einen Kupfer-Dickdraht-Bondprozess geeigneten Kupfermetallisierung vor übermäßiger Oxidation bereitgestellt wird, welche die erforderliche Belastbarkeit aufweist. Ausführungsformen der vorliegenden Erfindung umfassen die Reinigung der Kupfermetallisierung und deren Verkappung durch Abscheiden einer Passivierungsschicht mittels eines geeigneten Verfahrens und die Strukturierung durch einen nasschemischen Prozess. Ausführungsformen der vorliegenden Erfindung stellen ein Verfahren zur Herstellung einer bondbaren Metallisierung auf einem Halbleitersubstrat für einen Leistungshalbleiter zur Verfügung. Hierbei weist die bondbare Metallisierung eine erste Metallisierungslage, welche auf das Halbleitersubstrat aufgebracht ist, und eine zweite Metallisierungslage, welche auf die erste Metallisierungslage aufge- bracht ist, auf. Erfindungsgemäß wird zur Ausbildung der zweiten Metallisierungslage eine Kupfermetallisierung auf die erste Metallisierungslage aufgebracht, wobei auf die Kupfermetallisierung eine Aluminium enthaltende Passivierungsschicht abgeschieden wird. Zudem wird eine bondbare Metallisierung auf einem Halbleitersubstrat für einen
Leistungshalbleiter vorgeschlagen, welche eine auf das Halbleitersubstrat aufgebrachte erste Metallisierungslage und eine auf die erste Metallisierungslage aufgebrachte zweite Metallisierungslage umfasst. Erfindungsgemäß umfasst die zweite Metallisierungslage eine Kupfermetallisierung, auf welcher eine Aluminium enthaltende Passivierungsschicht abgeschieden ist. Die Passivierungsschicht besteht vorzugsweise aus reinem Aluminium, kann aber auch Legierungsbestandteile, wie beispielsweise Kupfer (Cu) oder Silizium (Si) beinhalten. Dies ermöglicht in vorteilhafter Weise einen hervorragenden Oxi- dationsschutz der Kupfermetallisierung und ist auch bei rauen Kupferoberflächen einsetzbar. Die Aluminiumpassivierung wird ohne Einsatz von problematischen oder aggressiven Chemikalien in nur einem zusätzlichen Prozessschritt vorzugsweise über eine chemische oder physikalische Dampfphasenabscheidung abgeschieden und anschließend strukturiert. Außerdem sind nach dem Aufbrin- gen der Kupfermetallisierung auf die erste Metallisierungslage keine hohen Temperaturen zum Abscheiden der Aluminiumpassivierung erforderlich, welche sich negativ auf die Haftung der gesamten Metallisierung auswirken können. Die Aluminiumpassivierung weist hervorragende Eigenschaften bei einem Bondpro- zess unter Verwendung von Kupfer-Draht oder Kupfer-Bändchen auf, wobei die Aluminiumpassivierung nicht in der Bondfläche verbleibt, sondern eine Verschweißung zwischen Cu-Metallisierung und Cu-Draht erfolgt.
Ausführungsformen des erfindungsgemäßen Verfahrens zur Herstellung einer bondbaren Metallisierung finden ihren Einsatz in der Fertigung von Halbleiter- bauelementen, insbesondere von Leistungshalbleiterbauelementen. Ausführungsformen der erfindungsgemäßen bondbaren Metallisierung finden Anwendung für neuartige hochzuverlässige Aufbau- und Verbindungstechniken, wie z.B. dem Kupfer-Dickdrahtbonden, welche wiederum in gängigen leistungselektronischen Modulen Anwendung finden (z.B. Lenkungssteuerung).
Durch die in den abhängigen Ansprüchen aufgeführten Maßnahmen und Weiterbildungen sind vorteilhafte Verbesserungen des im unabhängigen Patentanspruch 1 angegebenen Verfahrens zur Herstellung einer bondbaren Metallisierung und der im unabhängigen Patentanspruch 12 angegebenen bondbaren Me- tallisierung möglich.
Besonders vorteilhaft ist, dass die erste Metallisierungslage und/oder die Passivierungsschicht durch physikalische oder chemische Dampfphasenabscheidung abgeschieden werden können. Hierbei wird die erste Metallisierungslage auf dem Halbleitersubstrat abgeschieden und die Passivierungsschicht wird auf der Kup- fermetallisierung abgeschieden. Zudem kann die erste Metallisierungslage durch einen Lift-Off-Prozess strukturiert werden. Somit erfolgt die Aufbringung der ersten Metallisierungslage und/oder der Passivierungsschicht in vorteilhafter Weise durch aus dem Stand der Technik bekannten und erprobten Prozessschritten nach standardmäßigen Halbleitertechnologien.
In vorteilhafter Ausgestaltung des erfindungsgemäßen Verfahrens kann die Passivierungsschicht über einen reaktiven Sputterprozess abgeschieden werden, wobei reines Aluminium oder Aluminium mit Legierungsbestandteilen aus Kupfer und/oder Magnesium und/oder Silizium als Ausgangsmaterial (Target) im reaktiven Sputterprozess verwendet werden kann. Als Reaktivgase können beispielsweise Sauerstoff und/oder Stickstoff im reaktiven Sputterprozess verwendet werden. Während des reaktiven Sputterprozess können Reaktivgaskombinationen aus Sauerstoff und/oder Stickstoff in variierenden Konzentrationen verwendet werden, um gewünschte Passivierungseigenschaft zu erzielen. Durch den reaktiven Abscheidungsprozess kann in vorteilhafter Weise eine Kombination aus hervorragender Haftung und erhöhter Passivierungseigenschaft erzielt werden Zudem ergibt sich eine geringere Interdiffusion von Kupfer und Aluminium bei Verwendung des reaktiven Abscheidungsprozesses. Durch die Verwendung einer Kombination von Sauerstoff und Stickstoff in gradueller Variation kann sowohl die Haftung als auch die Passivierungseigenschaft weiter erhöht werden.
In weiterer vorteilhafter Ausgestaltung des erfindungsgemäßen Verfahrens kann die Kupfermetallisierung durch Aufdrucken einer Paste oder Tinte mit Kupferna- nopartikeln und mittels eines thermischen Sinterprozesses auf die erste Metallisierungslage aufgebracht werden. Alternativ kann die Kupfermetallisierung über einen galvanischen Abscheidungsprozess oder durch Plasmaspritzen von Kupferpartikeln auf die erste Metallisierungslage aufgebracht werden. Das Aufbringen der Kupfermetallisierung mittels Drucken und Sintern erfordert in vorteilhafter Weise weniger Prozessschritte und ermöglicht im Vergleich mit einer galvanischen Abscheidung eine einfachere Prozessführung. Zudem ist die gedruckte und gesinterte Kupfermetallisierung im Vergleich mit einer galvanisch abgeschiedenen Kupfermetallisierung poröser und bringt bei gleicher Schichtstärke in vorteilhafte Weise weniger thermische Spannung in das System ein. In weiterer vorteilhafter Ausgestaltung des erfindungsgemäßen Verfahrens kann die Kupfermetallisierung mit einer vorgegebenen Struktur auf die erste Metallisierungslage aufgebracht werden. Dadurch beinhaltet das Aufbringen der Kupfermetallisierung auf die erste Metallisierungslage bereits die Strukturierung der Kupfermetallisierung. Dadurch kann ein teurer und aufwendiger lithographischer Prozess eingespart werden. Alternativ kann die Kupfermetallisierung nach dem Aufbringen durch einen solchen fotolithografischen Prozess mit anschließendem Ätzprozess strukturiert werden.
In weiterer vorteilhafter Ausgestaltung des erfindungsgemäßen Verfahrens kann die Passivierungsschicht durch einen fotolithografischen Prozess mit anschließendem Ätzprozess strukturiert werden.
In vorteilhafter Ausgestaltung der erfindungsgemäßen Metallisierung kann die Kupfermetallisierung eine Stärke im Bereich von 8 bis 35μηη aufweisen. Dadurch kann in vorteilhafter Weise eine geeignete Kupfermetallisierung mit einer ausreichenden Stärke für Kupfer-Bändchen- und Kupfer-Dickdraht-Bonds zur Verfügung gestellt werden. Die Passivierungsschicht kann eine Stärke im Bereich von 0,02 bis Ο,ΐμηη aufweisen.
In weiterer vorteilhafter Ausgestaltung der erfindungsgemäßen Metallisierung kann die erste Metallisierungslage eine Kontaktmaterialschicht und/oder eine Diffusionsbarriereschicht und/oder eine Haftvermittlerschicht und/oder eine erste Kupferschicht aufweisen, wobei die erste Metallisierungslage eine Gesamtstärke im Bereich von 0,1 bis 2μηη aufweisen kann.
Die Kontaktmaterialschicht, die Diffusionsbarriereschicht und die Haftvermittlerschicht können beispielsweise jeweils eine Stärke im Bereich von 0,01 bis 0,2μηη aufweisen, und die erste Kupferschicht kann beispielsweise eine Stärke im Bereich von 0,05 bis Ιμηη aufweisen.
Die die Passivierungsschicht kann beispielsweise aus Aluminium und/oder Aluminiumoxid und/oder Aluminiumnitrid aufgebaut werden. Zudem kann die Passivierungsschicht einen graduellen Verlauf mit einer nach außen steigenden Sauerstoffkonzentration aufweisen. Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und werden in der nachfolgenden Beschreibung näher erläutert. In den Zeichnungen bezeichnen gleiche Bezugszeichen Komponenten bzw. Elemente, die gleiche bzw. analoge Funktionen ausführen.
Kurze Beschreibung der Zeichnungen
Fig. 1 zeigt eine schematische perspektivische Schichtstruktur eines Ausführungsbeispiels einer erfindungsgemäßen bondbaren Metallisierung.
Fig. 2 zeigt eine perspektivische Schnittdarstellung der Schichtstruktur der erfindungsgemäßen bondbaren Metallisierung aus Fig. 1.
Fig. 3 zeigt eine Schnittdarstellung einer graduellen Passivierungsschicht mit nach außen steigender Sauerstoffkonzentration.
Fig. 4 zeigt ein Kennliniendiagramm eines zeitlichen Verlaufs eines ersten Reaktivgasflusses während eines reaktiven Sputterprozesses.
Fig. 5 zeigt ein Kennliniendiagramm eines zeitlichen Verlaufs eines zweiten Reaktivgasflusses während eines reaktiven Sputterprozesses.
Fig. 6 zeigt ein Kennliniendiagramm eines zeitlichen Verlaufs einer Kombination eines Sauerstoffflusses und eines Stickstoffflusses während eines reaktiven Sputterprozesses.
Ausführungsformen der Erfindung
Wie aus Fig. 1 bis 3 ersichtlich ist, umfasst das dargestellte Ausführungsbeispiel einer erfindungsgemäßen bondbaren Metallisierung 1 auf einem Halbleitersubstrat 3 für einen Leistungshalbleiter eine auf das Halbleitersubstrat 3 aufgebrachte erste Metallisierungslage Ml und eine auf die erste Metallisierungslage Ml aufgebrachte zweite Metallisierungslage M2. Erfindungsgemäß umfasst die zweite Metallisierungslage M2 eine Kupfermetallisierung Cu, auf welcher eine Alumi- nium enthaltende Passivierungsschicht PS abgeschieden ist. Hierbei weist die Kupfermetallisierung Cu vorzugsweise eine Stärke im Bereich von 8 bis 35μηη auf und die Passivierungsschicht PS weist vorzugsweise eine Stärke im Bereich von 0,02 bis Ο,ΐμηη insbesondere einen Wert von Ο,Οδμηη auf.
Zur Herstellung einer solchen bondbaren Metallisierung 1 auf einem Halbleitersubstrat 3 für einen Leistungshalbleiter wird erfindungsgemäß zur Ausbildung der zweiten Metallisierungslage M2 eine Kupfermetallisierung Cu auf die erste Metallisierungslage Ml aufgebracht, wobei auf die Kupfermetallisierung Cu eine Aluminium enthaltende Passivierungsschicht PS abgeschieden wird.
Die Kupfermetallisierung Cu kann beispielsweise durch Aufdrucken einer Paste oder Tinte mit Kupfernanopartikeln und mittels eines thermischen Sinterprozesses auf die erste Metallisierungslage Ml aufgebracht werden. Alternativ kann die Kupfermetallisierung Cu über einen galvanischen Abscheidungsprozess oder durch Plasmaspritzen von Kupferpartikeln auf die erste Metallisierungslage Ml aufgebracht werden.
Hierbei kann das Halbleitersubstrat 3 beispielsweise als Silizium- (Si) oder Silizi- umcarbid- (SiC) Wafer ausgeführt werden, welche auch Galliumnitrid (GaN) oder vergleichbare Verbindungshalbleiterschichten aufweisen können. Zudem kann das Halbleitersubstrat 3 durch vorangegangene Prozessschritte aktive Bauelemente, wie beispielsweise Dioden, Transistoren usw. beinhalten. Zudem kann das Halbleitersubstrat 3 mit aktiven Bauelementen bereits eine oder mehrere nicht näher dargestellte Metallisierungslagen aufweisen. Des Weiteren kann das Halbleitersubstrat vertikale Leistungsbauelemente, wie beispielsweise
VDMOSFET (Vertical Double-Diffused MOSFET), IGBT, vertikale Dioden usw. beinhalten. Hierbei können die Leistungsbauelemente auf einer Seite oder auf beiden Seiten des Halbleitersubstrats 3 zwei oder mehr Kontakte aufweisen, welche jeweils eine bondbare Metallisierung 1 umfassen. Auf das Halbleitersubstrat 3 wird die erste Metallisierungslage Ml durch physikalische oder chemische Dampfphasenabscheidung (z.B. sputtern) abgeschieden. Die erste Metallisierungslage Ml kann beispielsweise per Lift-Off Prozess bereits strukturiert werden. Wie aus Fig. 2 weiter ersichtlich ist, kann die erste Metallisierungslage Ml unterschiedliche Schichten, wie beispielsweise eine Kontaktmaterialschicht KS aus Titan (Ti), Chrom (Cr), Aluminium (AI) oder Nickel (Ni) zu dem darunterliegenden Halbleitersubstrat 3 und/oder eine Diffusionsbarriereschicht DS aus Tantal (Ta), Titannitrid (TiN), Tantalnitrid (TaN), Titansiliziumnitrid (TiSiN) oder Tantalsiliziumnitrid (TaSiN) und/oder eine Haftervermittlerschicht aus Tantal (Ta), Titan (Ti), Ruthenium (Ru), Nickel (Ni) oder Chrom (Cr) und/oder eine erste dünne Kupferstartschicht Cul beinhalten. Im dargestellten Ausführungsbeispiel umfasst die erste Metallisierungslage Ml die Kontaktmaterialschicht KS, die Diffusionsbarrie- reschicht (DS), die Haftvermittlerschicht (HS) und die erste Kupferschicht Cul, welche mit der Kupfermetallisierung Cu ein Bondpad 10 für Kupfer-Bändchen- und Kupfer-Dickdraht-Bonds ausbildet.
Die erste Metallisierungslage Ml weist im dargestellten Ausführungsbeispiel eine Gesamtstärke im Bereich von 0,1 bis 2μηη auf. Die Kontaktmaterialschicht KS, die Diffusionsbarriereschicht DS und die Haftvermittlerschicht HS weisen jeweils eine Stärke im Bereich von 0,01 bis 0,2μηη auf. Die erste Kupferschicht Cul weist eine Stärke im Bereich von 0,05 bis Ιμηη auf. Die zweite Metallisierungslage M2 bzw. die Kupfermetallisierung Cu weist eine Stärke im Bereich von 8 bis 35μηη auf.
Auf die erste Metallisierungslage Ml wird beispielsweise mittels eines Tintenstrahl-, Sieb- oder Schablonendruckes eine druckbare Paste oder Tinte aufgebracht, welche Kupfernanopartikel beinhaltet. Nach dem Drucken kann ein tem- peraturbehafteter Trocknungsschritt durchgeführt werden, um vorhandene Lösungsmittel auszutreiben. Anschließend werden die Pastendepots durch Wärmeeinwirkung im Temperaturbereich von 180 - 400°C versintert, so dass die Kupfermetallisierung Cu entsteht. Das Abscannen der Strukturen kann beispielsweise mit Laserlicht durchgeführt werden, wobei eine ganzflächige Erhit- zung mittels Infrarotquelle oder durch Temperung in einem Ofen erfolgen kann.
Alternativ kann die Kupfermetallisierung Cu der zweiten Metallisierungslage M2 über einen galvanischen Abscheidungsprozess auf die ersten Metallisierungslage Ml aufgebracht werden, wobei dieser ganzflächig oder in durch einen vorher aufgebrachten Fotolack definierte Flächen erfolgen kann. Des Weiteren kann die Kupfermetallisierung Cu der zweiten Metallisierungslage M2 durch Plasmaspritzen von Kupferpartikeln aufgebracht werden, wobei diese auch weiter Legierungselemente beinhalten können. Falls die Kupfermetallisierung Cu vorher nicht bereits strukturiert wurde, erfolgt ein Rückätzen der vorher aufgebrachten ganzflächigen Kupfermetallisierung Cu, wobei die gedruckten Pastenflächen und/oder Teile der vorher abgeschiedenen Kupfermetallisierung Cu von einem Fotolack abgedeckt werden können. Das Rückätzen kann beispielsweise mittels nasschemischer Verfahren oder mittels reaktivem lonenätzen erfolgen.
Auf die Kupfermetallisierung Cu der zweiten Metallisierungslage M2 wird dann die dünne Passivierungsschicht PS über eine chemische oder physikalische Dampfphasenabscheidung abgeschieden, welche vorzugsweise aus reinem Aluminium besteht, aber auch Legierungsbestandteile, wie beispielsweise Kupfer
(Cu) und Silizium (Si) beinhalten kann. Wie oben bereits ausgeführt ist, weist die Passivierungsschicht PS vorzugsweise eine Schichtstärke im Bereich zwischen 20 nm und 100 nm und insbesondere eine Stärke von 50 nm auf. Die Abschei- dung erfolgt über chemische oder physikalische Dampfphasenabscheidung vor- zugsweise über einen reaktiven Sputterprozess. Die erste Kupferschicht Cul in der ersten Metallisierungslage Ml, welche die Grundlage für die Kupfermetallisierung Cu bildet, kann vor oder nach der Abscheidung strukturiert werden. Im reaktiven Sputterprozess kann reines Aluminium oder Aluminium mit Legierungsbestandteilen aus Kupfer (Cu) und/oder Magnesium (Mg) und/oder Silizium (Si) als Ausgangsmaterial (Target) verwendet werden. Als Reaktivgase können beispielsweise Sauerstoff und/oder Stickstoff verwendet werden. Dadurch kann eine dünne Aluminium- (AI) oder Aluminiumoxid- (AlOx) oder eine Aluminiumnitrid- (AINx) oder eine kombinierte Aluminiumoxid- oder Aluminiumnitrid- (AlOxNy) Passivierung oder eine Passivierung mit graduellem Verlauf über den reaktiven Prozess abgeschieden und mittels kombinierter Entwicklung und Ätzung eines darauf abgeschiedenen Fotoresists strukturiert werden, wie aus Fig. 3 ersichtlich ist. Während des reaktiven Sputterprozess können Reaktivgaskombinationen aus verschiedenen Reaktivgasen, wie beispielsweise aus Sauerstoff und/oder Stickstoff in variierenden Konzentrationen verwendet werden, um gewünschte Passi- vierungseigenschaft zu erzielen. Fig. 4 zeigt einen beispielhaften Verlauf eines Reaktivgasflusses FRG eines ersten Reaktivgases Fl. Wie aus Fig. 4 weiter ersichtlich ist, erhöht sich die Konzentration des ersten Reaktivgases Fl zwischen einem ersten und zweiten Zeit- punkt tl, t2 kontinuierlich von einem ersten Wert auf einen zweiten Wert. Durch die variablen Reaktivgasflüsse bei der Abscheidung der Passivierung kann in vorteilhafter Weise die in Fig. 3 dargestellte graduelle Passivierung mit nach außen zunehmender Sauerstoffkonzentration Οκ erzielt werden. Fig. 5 zeigt einen beispielhaften Verlauf eines Reaktivgasflusses FRG eines zweiten Reaktivgases F2. Wie aus Fig. 5 weiter ersichtlich ist, erhöht sich die Konzentration des zweiten Reaktivgases F2 zu einem ersten Zeitpunkt tl sprunghaft von einem ersten Wert auf einen zweiten Wert und reduziert sich zu einem zweiten Zeitpunkt t2 sprunghaft vom zweiten Wert auf den ersten Wert.
Fig. 6 zeigt einen beispielhaften Verlauf einer Kombination eines Sauerstoffflusses Fo als erstes Reaktivgas und eines Stickstoffflusses F als zweites Reaktivgas. Wie aus Fig. 6 weiter ersichtlich ist, erhöht sich die Sauerstoffkonzentration zu einem ersten Zeitpunkt tl sprunghaft von einem ersten Wert auf einen zweiten Wert und reduziert sich zu einem zweiten Zeitpunkt t2 sprunghaft vom zweiten
Wert auf den ersten Wert. Wie aus Fig. 6 weiter ersichtlich ist, erhöht sich die Stickstoffkonzentration zwischen dem ersten und zweiten Zeitpunkt tl, t2 kontinuierlich von einem ersten Wert auf einen dritten Wert. Durch die dargestellte Kombination der Reaktivgase Sauerstoff und Stickstoff ist der Sauerstofffluss derart eingestellt, dass zu Beginn eine elementare Aluminiumschicht abgeschieden wird. Anschließend kann eine graduelle Zunahme der Saustoffkonzentration zur Schichtmitte zu einer Aluminiumoxid-Stöchiometrie erzielt werden. Anschließend wird ein gradueller Übergang von der Aluminiumoxidschicht zu einer Aluminiumnitridschicht erreicht werden.
Die Passivierungsschicht PS kann durch einen geeigneten Prozessschritt (02- Plasma, Temperung in Sauerstoff-Atmosphäre) weiter oxidiert werden kann, um eine definierte passivierende Oxidschicht zu erhalten. Anschließend wird die Passivierungsschicht PS strukturiert, vorzugsweise durch einen fotolithographi- sehen Prozess und anschließendes nasschemisches Ätzen mit einem geeigne- ten Ätzmittel. Hierbei kann die Strukturierung vorzugsweise in einem einzigen Schritt mit der Entwicklung des Fotoresists erfolgen, wobei für die Entwicklung des Fotoresists ein geeigneter Entwickler verwendet wird, welcher auf Tetramethyl-Ammonium-Hydroxid (TMAH) basiert. Zudem kann der Fotoresist weiter für die Strukturierung der darunterliegenden Schichten KS, DS, HS verwendet werden, welche ebenfalls nasschemisch oder vorzugsweise durch einen geeigneten Trockenätzprozess strukturiert werden. Alternativ können die unter der ersten Kupferschicht Cul liegenden Schichten KS, DS, HS der ersten Metallisierungslage Ml in einem nachfolgenden Prozessschritt strukturiert werden.
Fig. 1 und 2 zeigen jeweils eine vollständige bondbare Metallisierung 1 auf einer Oberfläche des Halbleitersubstrats 3 mit der gedruckten und gesinterten Kupfermetallisierung Cu nach Rückätzen einer ganzflächig aufgebrachten Metallisierung, wobei auf die Kupfermetallisierung Cu die Passivierungsschicht PS abgeschieden ist.
Für den Aufbau der erfindungsgemäßen bondbaren Metallisierung 1 wird auf das Halbleitersubstrat 3 bzw. den Wafer mit den vorhandenen aktiven Strukturen eine dünnere Grundmetallisierung in Form der ersten Metallisierungslage Ml aufgebracht, um eine Haftung der danach aufgedruckten zweiten Metallisierungslage M2, sowie die dauerhafte Funktionalität des Bauelementes zu gewährleisten. Die erste Metallisierungslage Ml kann dabei bereits über einen Lift-off Prozess strukturiert werden. Anschließend wird mittels eines geeigneten Verfahrens auf die erste Metallisierungslage Ml die Kupfermetallisierung Cu der zweiten Metallisierungslage M2 aufgebracht und strukturiert. Anschließend wird die dünne Aluminium enthaltende Passivierungsschicht PS vorzugsweise über einen physikalischen Dampfphasenabscheidungsprozess abgeschieden und mittels kombinierter Entwicklung und Ätzung eines darauf abgeschiedenen Fotoresists strukturiert. Des Weiteren können die zuerst aufgebrachten Metallschichten über eine Maskierung desselben Resists durch einen Trockenätzprozess strukturiert werden.
Ausführungsformen der vorliegenden Erfindung können in der Fertigung von Halbleiterbauelementen eingesetzt werden. Die bondbare Metallisierung kann beispielsweise für neuartige hochzuverlässige Aufbau- und Verbindungstechni- ken, wie z.B. dem Kupfer-Dickdrahtbonden, eingesetzt werden, welche wiederum in gängigen leistungselektronischen Modulen Anwendung finden.

Claims

Ansprüche
1. Verfahren zur Herstellung einer bondbaren Metallisierung (1) auf einem Halbleitersubstrat (3) für einen Leistungshalbleiter, wobei die bondbare Metallisierung (1) eine erste Metallisierungslage (Ml), welche auf das Halbleitersubstrat (3) aufgebracht ist, und eine zweite Metallisierungslage (M2) aufweist, welche auf die erste Metallisierungslage (Ml) aufgebracht ist, dadurch gekennzeichnet, dass zur Ausbildung der zweiten Metallisierungslage (M2) eine Kupfermetallisierung (Cu) auf die erste Metallisierungslage (Ml) aufgebracht wird, wobei auf die Kupfermetallisierung (Cu) eine Aluminium enthaltende Passivierungsschicht (PS) abgeschieden wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die erste Metallisierungslage (Ml) und/oder die Passivierungsschicht (PS) durch physikalische oder chemische Dampfphasenabscheidung abgeschieden werden.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass die Passivierungsschicht (PS) über einen reaktiven Sputterprozess abgeschieden wird.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass reines Aluminium als Ausgangsmaterial im reaktiven Sputterprozess verwendet wird.
5. Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass Aluminium mit Legierungsbestandteilen aus Kupfer und/oder Magnesium und/oder Silizium im reaktiven Sputterprozess verwendet wird. Verfahren nach einem der Ansprüche 3 bis 5, dadurch gekennzeichnet, dass als Reaktivgase Sauerstoff und/oder Stickstoff im reaktiven Sput- terprozess verwendet werden.
Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass während des reaktiven Sputterprozess Reaktivgaskombinationen aus Sauerstoff und/oder Stickstoff in variierenden Konzentrationen verwendet werden.
Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die erste Metallisierungslage (Ml) durch einen Lift- Off- Prozess strukturiert wird.
Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass die Kupfermetallisierung (Cu) durch Aufdrucken einer Paste oder Tinte mit Kupfernanopartikeln und mittels eines thermischen Sinterprozesses oder über einen galvanischen Abscheidungsprozess oder durch Plasmaspritzen von Kupferpartikeln auf die erste Metallisierungslage (Ml) aufgebracht wird.
Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass die Kupfermetallisierung (Cu) mit einer vorgegebenen Struktur auf die erste Metallisierungslage (Ml) aufgebracht wird oder nach dem Aufbringen durch einen fotolithografischen Prozess mit anschließendem Ätzprozess strukturiert wird.
Verfahren nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass die Passivierungsschicht (PS) durch einen fotolithografischen Prozess mit anschließendem Ätzprozess strukturiert wird.
Bondbare Metallisierung (1) auf einem Halbleitersubstrat (3) für einen Leistungshalbleiter mit einer auf das Halbleitersubstrat (3) aufgebrachten ersten Metallisierungslage (Ml) und einer auf die erste Metallisierungslage (Ml) aufgebrachten zweiten Metallisierungslage (M2), dadurch gekennzeichnet, dass die zweite Metallisierungslage (M2) eine Kupferme- tallisierung (Cu) umfasst, auf welche eine Aluminium enthaltende Passivierungsschicht (PS) abgeschieden ist.
Metallisierung nach Anspruch 12, dadurch gekennzeichnet, dass die Kupfermetallisierung (Cu) eine Stärke im Bereich von 8 bis 35μηη aufweist und die Passivierungsschicht (PS) eine Stärke im Bereich von 0,02 bis Ο,ΐμηη aufweist.
Metallisierung nach Anspruch 12 oder 13, dadurch gekennzeichnet, dass die erste Metallisierungslage (Ml) eine Kontaktmaterialschicht (KS) und/oder eine Diffusionsbarriereschicht (DS) und/oder eine Haftvermittlerschicht (HS) und/oder eine erste Kupferschicht (Cul) aufweist, wobei die erste Metallisierungslage (Ml) eine Gesamtstärke im Bereich von 0,1 bis 2μηη aufweist.
Metallisierung nach Anspruch 14, dadurch gekennzeichnet, dass die Kontaktmaterialschicht (KS), die Diffusionsbarriereschicht (DS) und die Haftvermittlerschicht (HS) jeweils eine Stärke im Bereich von 0,01 bis 0,2μηη aufweisen, und wobei die erste Kupferschicht (Cul) eine Stärke im Bereich von 0,05 bis Ιμηη aufweist.
Metallisierung nach einem der Ansprüche 12 bis 15, dadurch gekennzeichnet, dass die Passivierungsschicht (PS) aus Aluminium und/oder Aluminiumoxid und/oder Aluminiumnitrid aufgebaut ist.
Metallisierung nach Anspruch 16, dadurch gekennzeichnet, dass die Passivierungsschicht (PS) einen graduellen Verlauf mit einer nach außen steigenden Sauerstoffkonzentration aufweist.
PCT/EP2016/050282 2015-01-15 2016-01-08 Verfahren zur herstellung einer bondbaren metallisierung und korrespondierende bondbare metallisierung WO2016113197A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102015200504.6A DE102015200504A1 (de) 2015-01-15 2015-01-15 Verfahren zur Herstellung einer bondbaren Metallisierung und korrespondierende bondbare Metallisierung
DE102015200504.6 2015-01-15

Publications (1)

Publication Number Publication Date
WO2016113197A1 true WO2016113197A1 (de) 2016-07-21

Family

ID=55168232

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/EP2016/050282 WO2016113197A1 (de) 2015-01-15 2016-01-08 Verfahren zur herstellung einer bondbaren metallisierung und korrespondierende bondbare metallisierung

Country Status (2)

Country Link
DE (1) DE102015200504A1 (de)
WO (1) WO2016113197A1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI726313B (zh) * 2019-04-30 2021-05-01 作同 柯 功率半導體

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102023202385A1 (de) 2023-03-16 2024-07-18 Vitesco Technologies Germany Gmbh Halbleiterschalter, Leistungselektronikmodul mit einem Halbleiterschalter, Stromumrichter mit einem Leistungselektronikmodul

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6451681B1 (en) * 1999-10-04 2002-09-17 Motorola, Inc. Method of forming copper interconnection utilizing aluminum capping film
US20050017361A1 (en) * 2003-07-23 2005-01-27 Megic Corporation Post-passivation metal scheme on an IC chip with copper interconnection
US20130328197A1 (en) * 2006-09-22 2013-12-12 Infineon Technologies Ag Electronic device and method for production

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6451681B1 (en) * 1999-10-04 2002-09-17 Motorola, Inc. Method of forming copper interconnection utilizing aluminum capping film
US20050017361A1 (en) * 2003-07-23 2005-01-27 Megic Corporation Post-passivation metal scheme on an IC chip with copper interconnection
US20130328197A1 (en) * 2006-09-22 2013-12-12 Infineon Technologies Ag Electronic device and method for production

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
KOSKI K ET AL: "Voltage controlled reactive sputtering process for aluminium oxide thin films", THIN SOLID FILMS, ELSEVIER-SEQUOIA S.A. LAUSANNE, CH, vol. 326, no. 1-2, 4 August 1998 (1998-08-04), pages 189 - 193, XP004141482, ISSN: 0040-6090, DOI: 10.1016/S0040-6090(98)00546-X *
MINAMI T. ET AL: "Highly Conductive and Transparent Aluminum Doped Zinc Oxide Thin Films Prepared by RF Magnetron Sputtering", JAPANESE JOURNAL OF APPLIED PHYSICS, vol. 23, no. 5, 1 May 1984 (1984-05-01), pages L280 - L282, XP002756608 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI726313B (zh) * 2019-04-30 2021-05-01 作同 柯 功率半導體
US11462617B2 (en) 2019-04-30 2022-10-04 Tso-Tung Ko Power semiconductor

Also Published As

Publication number Publication date
DE102015200504A1 (de) 2016-07-21

Similar Documents

Publication Publication Date Title
DE3780177T2 (de) Integrierter waermetintenstrahl-druckkopf und herstellungsverfahren.
DE3876655T2 (de) Verbindungssystem hoher geschwindigkeit mit feuerfesten kontakten vom "non-dogbone-typ" und ein aktiver elektromigrationsunterdrueckender mechanismus.
DE2440481C3 (de) Verfahren zum Herstellen von Dünnschicht-Leiterzügen auf einem elektrisch isolierenden Träger
DE2355567A1 (de) Verfahren zur herstellung metallischer leitungssysteme auf halbleiteranordnungen
DE102015100665A1 (de) Verfahren zum Erzeugen einer Kupferschicht auf einem Halbleiterkörper unter Verwendung eines Druckprozesses
DE1283970B (de) Metallischer Kontakt an einem Halbleiterbauelement
DE112013006790T5 (de) Halbleitervorrichtung und Verfahren zum Fertigen einer Halbleitervorrichtung
DE102015201385A1 (de) Elektrischer Kontakt für ein Graphenteil
DE10341059B4 (de) Integrierte Schaltungsanordnung mit Kondensator und Herstellungsverfahren
WO2016113197A1 (de) Verfahren zur herstellung einer bondbaren metallisierung und korrespondierende bondbare metallisierung
DE102011050953B4 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE3637513C2 (de)
DE10039710B4 (de) Verfahren zur Herstellung passiver Bauelemente auf einem Halbleitersubstrat
DE112015006381T5 (de) Halbleitereinheit und verfahren zur herstellung derselben
DE1927646B2 (de) Verfahren zur herstellung einer halbleiteranordnung
EP1665371B1 (de) Verfahren zur herstellung einer multifunktionellen dielektrikumsschicht auf einem substrat
WO2014079657A1 (de) Verfahren zur herstellung eines anschlussbereichs eines optoelektronischen halbleiterchips
DE102014103293B4 (de) Halbleitervorrichtung und Herstellungsverfahren dafür
DE102006060899A1 (de) Anschlussdraht, Verfahren zur Herstellung eines solchen und Baugruppe
WO2016113079A1 (de) Verfahren zur herstellung einer eine versinterte kupfermetallisierung aufweisenden bondbaren metallisierung für kupfer-bändchen- oder kupfer-dickdraht-bonds auf einem halbleitersubstrat und entsprechende bondbare metallisierung
EP0823728B1 (de) Verfahren zur Herstellung eines Feldeffekttransistors
DE10023834A1 (de) Verfahren zur Schichtbildung und -strukturierung
DE1961492B2 (de) Auf druck ansprechendes halbleiterbauelement und verfahren zum herstellen
DE102008042107A1 (de) Elektronisches Bauteil sowie Verfahren zu seiner Herstellung
DE102004061908B4 (de) Verfahren zum Herstellen einer Schaltungsanordnung auf einem Substrat

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 16700692

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 16700692

Country of ref document: EP

Kind code of ref document: A1