WO2016072326A1 - Semiconductor light-emitting element - Google Patents
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Definitions
- a low-temperature buffer layer made of GaN is formed on the surface of the growth substrate, and an underlayer made of GaN is further formed thereon.
- An example of a specific procedure is as follows.
- the furnace pressure of the MOCVD apparatus is set to 100 kPa, and the furnace temperature is set to 830 ° C. Then, while flowing nitrogen gas having a flow rate of 15 slm and hydrogen gas having a flow rate of 1 slm as a carrier gas in the processing furnace, TMG having a flow rate of 10 ⁇ mol / min, trimethylindium (TMI) having a flow rate of 12 ⁇ mol / min, and A step of supplying ammonia at a flow rate of 300,000 ⁇ mol / min into the processing furnace for 48 seconds is performed.
- the supply of TMA is stopped, the flow rate of Cp 2 Mg is changed to 0.2 ⁇ mol / min, and the source gas is supplied for 20 seconds, whereby the thickness is about 5 nm and the p-type impurity concentration is 1 ⁇ .
- a p-type contact layer of about 10 20 / cm 3 may be formed.
- the p-type semiconductor layer 31 includes this p-type contact layer.
- FIG. 6A is a graph comparing the light extraction efficiency of the element of Reference Example 1 (see FIG. 4A) and the element of Reference Example 2 (see FIG. 4B), and FIG. 6B shows the element of Example 1 (see FIG. 1).
- 4 is a graph comparing the light extraction efficiency of the device of Example 2 (see FIG. 2).
- the element of Reference Example 2 in which the uneven shape 38 is provided on the upper surface of the n-type semiconductor layer 35 in the first region 41 has Reference Example 1 in which the upper surface of the n-type semiconductor layer 35 does not have unevenness. It is confirmed that the light extraction efficiency is improved as compared with the above element.
- the graph of FIG. 6A the element of Reference Example 2 in which the uneven shape 38 is provided on the upper surface of the n-type semiconductor layer 35 in the first region 41 has Reference Example 1 in which the upper surface of the n-type semiconductor layer 35 does not have unevenness. It is confirmed that the light extraction efficiency is improved as compared with the above element.
- FIG. 6C is a graph comparing the light extraction efficiency of the element of Reference Example 2 (see FIG. 4B) and the element of Reference Example 3 (see FIG. 4C), and FIG. 6D is the element of Example 2 (see FIG. 2). It is the graph which contrasted the light extraction efficiency of the element (refer FIG. 3) of Example 3.
- FIG. According to the graph of FIG. 6C, the element of Reference Example 3 in which the uneven shape 39 is provided on the upper surface of the n-type semiconductor layer 35 in the second region 42 in addition to the uneven shape 38 is the n-type semiconductor in the first region 41.
- the light extraction efficiency is lower than that of the element of Reference Example 2 in which the uneven shape 38 is provided on the upper surface of the layer 35 and the uneven shape 39 is not provided on the upper surface of the n-type semiconductor layer 35 in the second region 42.
- the third embodiment is more than the second embodiment.
- the light extraction efficiency is greatly improved.
- the insulating layer 22 can also function as an etching stopper layer at the time of element isolation according to step S7.
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Abstract
To realize a semiconductor light-emitting element in which light output is further improved in comparison to conventional semiconductor light-emitting elements. A semiconductor light-emitting element, having: a semiconductor layer including an n-type semiconductor layer, a p-type semiconductor layer, and an active layer disposed between the n-type semiconductor layer and the p-type semiconductor layer; a first electrode formed so as to be contact with a first surface of the semiconductor layer; and a second electrode formed so as to be in contact with a second surface on the opposite side from the first surface, of the semiconductor layer. The semiconductor layer has, on the first surface side, a first region and a second region located at a greater height position than that of the first region. The first electrode is formed in the second region of the semiconductor layer, and comprises a material exhibiting a high reflectivity with respect to light emitted from the active layer.
Description
本発明は、n型半導体層、p型半導体層、及びこれらn型半導体層とp型半導体層との間に配置された活性層を有して構成される半導体発光素子に関する。
The present invention relates to a semiconductor light emitting device configured to include an n-type semiconductor layer, a p-type semiconductor layer, and an active layer disposed between the n-type semiconductor layer and the p-type semiconductor layer.
図8は、従来の半導体発光素子の構造を模式的に示す断面図である(例えば以下の特許文献1、2参照)。従来の半導体発光素子90は、基板91の上面に導電層92、反射電極93、半導体層94及びn側電極98を備える。半導体層94は、基板91の側から順に、p型半導体層95、活性層96、及びn型半導体層97が積層して構成されている。図8に示す半導体発光素子90では、n型半導体層97の側の面が光取り出し面に対応している。
FIG. 8 is a cross-sectional view schematically showing the structure of a conventional semiconductor light emitting device (see, for example, Patent Documents 1 and 2 below). A conventional semiconductor light emitting device 90 includes a conductive layer 92, a reflective electrode 93, a semiconductor layer 94, and an n-side electrode 98 on the upper surface of a substrate 91. The semiconductor layer 94 is formed by stacking a p-type semiconductor layer 95, an active layer 96, and an n-type semiconductor layer 97 in this order from the substrate 91 side. In the semiconductor light emitting device 90 shown in FIG. 8, the surface on the n-type semiconductor layer 97 side corresponds to the light extraction surface.
反射電極93は、金属材料からなり、p型半導体層95の間でオーミック接触が実現されることで電極(p側電極)として機能している。反射電極93は、活性層96で発光した光のうち、基板91に向かう方向(図面下向き)に放射された光を反射させてn側半導体層97側(図面上向き)に取り出すことで、光の取り出し効率を高める目的を兼ねている。
The reflective electrode 93 is made of a metal material and functions as an electrode (p-side electrode) by realizing ohmic contact between the p-type semiconductor layers 95. The reflective electrode 93 reflects the light emitted in the direction toward the substrate 91 (downward in the drawing) out of the light emitted from the active layer 96 and extracts it to the n-side semiconductor layer 97 side (upward in the drawing). It also serves to increase the extraction efficiency.
近年、半導体発光素子においても、更なる小型化や高輝度化が要求されている。本発明は、従来の半導体発光素子よりも更に光出力を向上した半導体発光素子を実現することを目的とする。
In recent years, further miniaturization and higher brightness have been demanded for semiconductor light emitting devices. An object of the present invention is to realize a semiconductor light emitting device having a light output further improved as compared with a conventional semiconductor light emitting device.
本発明の半導体発光素子は、n型半導体層、p型半導体層、及び前記n型半導体層と前記p型半導体層との間に配置された活性層を含む半導体層と、
前記半導体層の面のうち、第一面に接触して形成された第一電極と、
前記半導体層の面のうち、前記第一面とは反対側の第二面に接触して形成された第二電極とを有し、
前記半導体層は、前記第一面側において、第一領域と当該第一領域よりも高さ位置の高い第二領域とを有しており、
前記第一電極は、前記半導体層の前記第二領域内に形成されており、前記活性層から放出される光に対して高反射率を示す材料で構成されていることを特徴とする。 The semiconductor light emitting device of the present invention includes an n-type semiconductor layer, a p-type semiconductor layer, and a semiconductor layer including an active layer disposed between the n-type semiconductor layer and the p-type semiconductor layer;
Of the surfaces of the semiconductor layer, a first electrode formed in contact with the first surface;
Of the surface of the semiconductor layer, having a second electrode formed in contact with the second surface opposite to the first surface,
The semiconductor layer has, on the first surface side, a first region and a second region having a height position higher than the first region,
The first electrode is formed in the second region of the semiconductor layer, and is made of a material exhibiting a high reflectance with respect to light emitted from the active layer.
前記半導体層の面のうち、第一面に接触して形成された第一電極と、
前記半導体層の面のうち、前記第一面とは反対側の第二面に接触して形成された第二電極とを有し、
前記半導体層は、前記第一面側において、第一領域と当該第一領域よりも高さ位置の高い第二領域とを有しており、
前記第一電極は、前記半導体層の前記第二領域内に形成されており、前記活性層から放出される光に対して高反射率を示す材料で構成されていることを特徴とする。 The semiconductor light emitting device of the present invention includes an n-type semiconductor layer, a p-type semiconductor layer, and a semiconductor layer including an active layer disposed between the n-type semiconductor layer and the p-type semiconductor layer;
Of the surfaces of the semiconductor layer, a first electrode formed in contact with the first surface;
Of the surface of the semiconductor layer, having a second electrode formed in contact with the second surface opposite to the first surface,
The semiconductor layer has, on the first surface side, a first region and a second region having a height position higher than the first region,
The first electrode is formed in the second region of the semiconductor layer, and is made of a material exhibiting a high reflectance with respect to light emitted from the active layer.
上記構成によれば、第一電極が活性層から放出される光に対して高反射率を示す材料で構成されている。これにより、活性層から第一電極に向けて放射された光の多くを第一電極で反射することができるので、第一電極で吸収される光の割合が大幅に低減する。そして、この第一電極は、半導体層の第一面側のうち、高さ位置の高い第二領域内に形成されているため、第一電極で反射した光の一部が、半導体層の第一領域と第二領域の境界部分に位置する側面(例えば斜面)を通じて外部に取り出される。これにより、従来の構成に比べて光取り出し量が大幅に向上する。
According to the above configuration, the first electrode is made of a material that exhibits high reflectivity with respect to light emitted from the active layer. Thereby, since most of the light emitted from the active layer toward the first electrode can be reflected by the first electrode, the ratio of the light absorbed by the first electrode is greatly reduced. And since this 1st electrode is formed in the 2nd area | region where a height position is high among the 1st surface sides of a semiconductor layer, a part of light reflected with the 1st electrode is the 1st surface of a semiconductor layer. It is taken out to the outside through a side surface (for example, a slope) located at the boundary between the one region and the second region. As a result, the light extraction amount is greatly improved as compared with the conventional configuration.
従来、光取り出し面の側に形成される電極の材料としては専らAu又はAuを含む合金が用いられていた。これは、この電極に対してワイヤボンディングを行うに際し、ボンディングワイヤとして用いられる材料がAuであることに鑑み、作業のしやすさの観点から上記の材料が選択されていたものと考えられる。
Conventionally, Au or an alloy containing Au has been used exclusively as a material for an electrode formed on the light extraction surface side. This is considered that the above-mentioned material was selected from the viewpoint of ease of work in view of the fact that the material used as the bonding wire is Au when performing wire bonding to this electrode.
この電極は、半導体発光素子の光取り出し面上に占める面積がそれほど大きくはないため、従来は、電極をAuで構成したとしても、当該電極で吸収される光の量については問題視していなかった。しかし、高輝度を示す小型の発光素子が要求されてきている近年において、いかにして高い光取り出し効率を実現させるかが課題になってきている。
Since this electrode does not occupy a large area on the light extraction surface of the semiconductor light emitting device, conventionally, even if the electrode is made of Au, the amount of light absorbed by the electrode is not considered as a problem. It was. However, in recent years when small light-emitting elements exhibiting high luminance have been required, how to achieve high light extraction efficiency has become a problem.
本発明者は、鋭意研究により、単に光取り出し面の側に形成される電極を高反射材料で構成するだけでなく、半導体層に対して段差を設けることで光取り出し面の高さ位置を異ならせ、高さ位置が高い領域内(すなわち第二領域内)にこの電極(第一電極)を配置することで、従来よりも光取り出し効率を大きく向上させることを見出したものである。
The present inventor has not only made the electrode formed on the light extraction surface side with a highly reflective material by earnest research, but also made the height position of the light extraction surface different by providing a step with respect to the semiconductor layer. In other words, the present inventors have found that the light extraction efficiency is greatly improved as compared with the conventional art by disposing this electrode (first electrode) in a region having a high height (that is, in the second region).
ここで、高反射率を示す材料とは、入射光量に対する反射光量の割合が50%以上を示す材料であることが好ましく、60%以上を示す材料であることがより好ましく、70%以上を示す材料であることがより好ましい。波長365nmの光に対する反射率は、従来、第一電極の材料として用いられているAuが35%である。これに対し、同波長の光に対する反射率は、Alが90%であり、Rhが75%であり、Agが75%である。なお、半導体発光素子が、波長350nm以上550nm以下の光を発光する構成である場合には、第一電極をAl、Rh、Ag又はこれらを含む材料で構成することができる。
Here, the material exhibiting high reflectance is preferably a material in which the ratio of the reflected light amount to the incident light amount is 50% or more, more preferably 60% or more, and 70% or more. More preferably, it is a material. The reflectance with respect to light having a wavelength of 365 nm is 35% of Au that is conventionally used as a material for the first electrode. On the other hand, the reflectance for light of the same wavelength is 90% for Al, 75% for Rh, and 75% for Ag. When the semiconductor light emitting element emits light having a wavelength of 350 nm or more and 550 nm or less, the first electrode can be made of Al, Rh, Ag, or a material containing these.
更に、上記構成に加えて、前記半導体層は、前記第一面側において、前記第一領域と前記第二領域のうちの少なくともいずれか一方の領域内において、表面に凹凸形状を有しているものとしても構わない。
Furthermore, in addition to the above-described configuration, the semiconductor layer has a concavo-convex shape on the surface in at least one of the first region and the second region on the first surface side. It does n’t matter.
このように、半導体層の第一面側において凹凸形状を構成することで、第一電極を高反射材料で構成したことと相まって、光取り出し量を大幅に向上させることができる。
As described above, by forming the concavo-convex shape on the first surface side of the semiconductor layer, the light extraction amount can be greatly improved in combination with the first electrode made of a highly reflective material.
上記構成において、前記半導体層は、前記第一面側において、前記第一領域及び前記第二領域の双方の領域内において、表面に凹凸形状を有しているものとしても構わない。
In the above configuration, the semiconductor layer may have a concavo-convex shape on the surface in both the first region and the second region on the first surface side.
本発明者の鋭意研究によれば、このような構成とすると、光取り出し量を向上させる効果を更に高められることを見出した。
According to the earnest study of the present inventors, it has been found that such a configuration can further enhance the effect of improving the light extraction amount.
第二領域内の半導体層の表面に凹凸を形成することで、活性層から第一電極に向けて放射された光のうち、半導体層の第一面側の表面で反射せずに外部に取り出すことのできる光の割合を高めることができる。これは、半導体層の表面に凹凸を形成したことにより、半導体層の表面に対して臨界角以上の角度で入射される光の量が大幅に低減されたためと考えられる。
By forming irregularities on the surface of the semiconductor layer in the second region, the light emitted from the active layer toward the first electrode is extracted outside without being reflected by the surface on the first surface side of the semiconductor layer. The proportion of light that can be increased. This is presumably because the amount of light incident at an angle greater than the critical angle with respect to the surface of the semiconductor layer was significantly reduced by forming irregularities on the surface of the semiconductor layer.
これに加えて、第一領域内にも凹凸を形成することで、更に光の取り出し量を高めることができる。この理由は定かではないが、第一領域内の半導体層の表面にも凹凸を形成することで、第一電極で反射された光の一部が、半導体層の第一領域と第二領域の境界部分で構成されている側面(斜面)を通じて第一領域に向けて進行した後、第一領域に形成された凹凸で散乱された結果、外部に取り出すことができる光の量が向上したものと推察される。
In addition to this, the amount of light extraction can be further increased by forming irregularities in the first region. The reason for this is not clear, but by forming irregularities on the surface of the semiconductor layer in the first region, a part of the light reflected by the first electrode can be reflected between the first region and the second region of the semiconductor layer. After traveling toward the first region through the side surface (slope) composed of the boundary portion, the amount of light that can be extracted outside is improved as a result of being scattered by the unevenness formed in the first region. Inferred.
なお、「発明を実施するための形態」の項で後述するように、第一電極を従来のAuで構成すると、半導体層の第一領域及び第二領域の双方の表面に凹凸を形成した場合、第一領域内の表面にのみ凹凸を形成した場合よりも光取り出し量が低下し得ることが分かった。これは、第一電極の底部に位置する半導体層の表面(すなわち第二領域内の半導体層の表面)に凹凸を形成することで、第一電極に対して臨界角以内で入射される光の量が増えた結果、Auで構成される第一電極に吸収される光量が増えたことが原因と考えられる。つまり、本発明のように、半導体層の第一領域と第二領域の双方に凹凸を形成したことによる光取り出し量の向上効果は、第一電極を高反射材料で構成したことに伴って実現されるものである。
In addition, as will be described later in the section “Mode for Carrying Out the Invention”, when the first electrode is made of conventional Au, the surface of both the first region and the second region of the semiconductor layer is uneven. It has been found that the amount of light extraction can be reduced as compared with the case where irregularities are formed only on the surface in the first region. This is because unevenness is formed on the surface of the semiconductor layer located at the bottom of the first electrode (that is, the surface of the semiconductor layer in the second region), so that light incident on the first electrode within the critical angle is formed. As a result of the increase in the amount, it is considered that the amount of light absorbed by the first electrode made of Au has increased. In other words, as in the present invention, the effect of improving the light extraction amount by forming irregularities in both the first region and the second region of the semiconductor layer is realized by configuring the first electrode with a highly reflective material. It is what is done.
上記構成において、
前記半導体層は窒化物半導体層で構成され、
前記第一電極は、Al、Rh、Ag又はこれらの合金を含む材料で構成されているものとして構わない。 In the above configuration,
The semiconductor layer is composed of a nitride semiconductor layer,
The first electrode may be made of a material containing Al, Rh, Ag, or an alloy thereof.
前記半導体層は窒化物半導体層で構成され、
前記第一電極は、Al、Rh、Ag又はこれらの合金を含む材料で構成されているものとして構わない。 In the above configuration,
The semiconductor layer is composed of a nitride semiconductor layer,
The first electrode may be made of a material containing Al, Rh, Ag, or an alloy thereof.
また、前記第二電極は、前記活性層から放出される光に対して高反射率を示す材料で構成されているものとしても構わない。
Further, the second electrode may be made of a material exhibiting a high reflectance with respect to light emitted from the active layer.
本発明によれば、従来の素子よりも光取り出し量を大幅に向上した半導体発光素子が実現される。
According to the present invention, it is possible to realize a semiconductor light emitting device having a significantly improved light extraction amount as compared with conventional devices.
本発明の半導体発光素子につき、図面を参照して説明する。なお、各図において図面の寸法比と実際の寸法比は必ずしも一致しない。また、以下において、AlGaNという表記は、AlとGaの組成比を省略して記載したものであって、組成比が1:1であることを示すものではない。InGaN等についても同様である。
The semiconductor light emitting device of the present invention will be described with reference to the drawings. In each figure, the dimensional ratio in the drawing does not necessarily match the actual dimensional ratio. Further, in the following, the expression AlGaN is described by omitting the composition ratio of Al and Ga, and does not indicate that the composition ratio is 1: 1. The same applies to InGaN and the like.
[第一実施形態]
図1は、本発明の第一実施形態の半導体発光素子の構造を模式的に示す断面図である。 [First embodiment]
FIG. 1 is a cross-sectional view schematically showing the structure of the semiconductor light emitting device according to the first embodiment of the present invention.
図1は、本発明の第一実施形態の半導体発光素子の構造を模式的に示す断面図である。 [First embodiment]
FIG. 1 is a cross-sectional view schematically showing the structure of the semiconductor light emitting device according to the first embodiment of the present invention.
〈構造〉
半導体発光素子1は、基板11、導電層20、反射電極21、半導体層30、及び電極36を含んで構成される。半導体層30は、基板11の側から順に、p型半導体層31、活性層33、及びn型半導体層35が積層して構成されている。 <Construction>
The semiconductorlight emitting device 1 includes a substrate 11, a conductive layer 20, a reflective electrode 21, a semiconductor layer 30, and an electrode 36. The semiconductor layer 30 is configured by stacking a p-type semiconductor layer 31, an active layer 33, and an n-type semiconductor layer 35 in this order from the substrate 11 side.
半導体発光素子1は、基板11、導電層20、反射電極21、半導体層30、及び電極36を含んで構成される。半導体層30は、基板11の側から順に、p型半導体層31、活性層33、及びn型半導体層35が積層して構成されている。 <Construction>
The semiconductor
(基板11)
基板11は、例えばCuW、W、Moなどの導電性基板、又はSiなどの半導体基板で構成される。 (Substrate 11)
Thesubstrate 11 is made of a conductive substrate such as CuW, W, or Mo, or a semiconductor substrate such as Si.
基板11は、例えばCuW、W、Moなどの導電性基板、又はSiなどの半導体基板で構成される。 (Substrate 11)
The
(導電層20)
基板11の上層には導電層20が形成されている。一例として、導電層20は、Au-Sn、Au-In、Au-Cu-Sn、Cu-Sn、Pd-Sn、又はSn等で構成されたハンダ層と、Pt系の金属(TiとPtの合金)、W、Mo等で構成されたハンダ拡散防止層を含む。 (Conductive layer 20)
Aconductive layer 20 is formed on the upper layer of the substrate 11. As an example, the conductive layer 20 includes a solder layer made of Au—Sn, Au—In, Au—Cu—Sn, Cu—Sn, Pd—Sn, or Sn, and a Pt-based metal (Ti and Pt). Alloy), a solder diffusion prevention layer made of W, Mo, or the like.
基板11の上層には導電層20が形成されている。一例として、導電層20は、Au-Sn、Au-In、Au-Cu-Sn、Cu-Sn、Pd-Sn、又はSn等で構成されたハンダ層と、Pt系の金属(TiとPtの合金)、W、Mo等で構成されたハンダ拡散防止層を含む。 (Conductive layer 20)
A
(反射電極21)
反射電極21は、例えばAg(Ag合金を含む)、Al、Rh等で構成される。半導体発光素子1は、活性層33から放射された光を、図1の紙面上方向に取り出すことを想定しており、反射電極21は、活性層33から紙面下向きに放射された光を上向きに反射させる機能を有し、光取り出し効率を高める機能を果たしている。反射電極21は「第二電極」に対応する。 (Reflective electrode 21)
Thereflective electrode 21 is made of, for example, Ag (including an Ag alloy), Al, Rh, or the like. It is assumed that the semiconductor light emitting element 1 takes out the light emitted from the active layer 33 in the upward direction on the paper of FIG. 1, and the reflective electrode 21 causes the light emitted from the active layer 33 downward on the paper to face upward. It has the function of reflecting and fulfills the function of increasing the light extraction efficiency. The reflective electrode 21 corresponds to a “second electrode”.
反射電極21は、例えばAg(Ag合金を含む)、Al、Rh等で構成される。半導体発光素子1は、活性層33から放射された光を、図1の紙面上方向に取り出すことを想定しており、反射電極21は、活性層33から紙面下向きに放射された光を上向きに反射させる機能を有し、光取り出し効率を高める機能を果たしている。反射電極21は「第二電極」に対応する。 (Reflective electrode 21)
The
反射電極21は、半導体層30の一方の面(基板11側の面であり「第二面」に対応する。)と接触しており、基板11と電極36の間に電圧が印加されると、基板11、導電層20、反射電極21、半導体層30を介して電極36へと流れる電流経路が形成される。
The reflective electrode 21 is in contact with one surface of the semiconductor layer 30 (the surface on the substrate 11 side and corresponding to the “second surface”), and when a voltage is applied between the substrate 11 and the electrode 36. A current path that flows to the electrode 36 through the substrate 11, the conductive layer 20, the reflective electrode 21, and the semiconductor layer 30 is formed.
(半導体層30)
上述したように、半導体層30は、基板11の側から順に、p型半導体層31、活性層33、及びn型半導体層35が積層して構成されている。 (Semiconductor layer 30)
As described above, thesemiconductor layer 30 is configured by stacking the p-type semiconductor layer 31, the active layer 33, and the n-type semiconductor layer 35 in this order from the substrate 11 side.
上述したように、半導体層30は、基板11の側から順に、p型半導体層31、活性層33、及びn型半導体層35が積層して構成されている。 (Semiconductor layer 30)
As described above, the
p型半導体層31は、例えばGaN又はAlGaNで構成され、Mg、Be、Zn、Cなどのp型不純物がドープされている。なお、p型半導体層31は、反射電極21に近い側にp型不純物が高濃度にドープされたp型コンタクト層を備えるものとしても構わない。
The p-type semiconductor layer 31 is made of, for example, GaN or AlGaN, and doped with p-type impurities such as Mg, Be, Zn, and C. Note that the p-type semiconductor layer 31 may include a p-type contact layer doped with a high concentration of p-type impurities on the side close to the reflective electrode 21.
活性層33は、例えばInGaNからなる発光層とAlGaNからなる障壁層が繰り返されてなる構造を有する半導体層で形成される。これらの層はアンドープでもp型又はn型にドープされていても構わない。
The active layer 33 is formed of a semiconductor layer having a structure in which, for example, a light emitting layer made of InGaN and a barrier layer made of AlGaN are repeated. These layers may be undoped or p-type or n-type doped.
n型半導体層35は、例えばAlGaNで構成され、Si、Ge、S、Se、Sn、Teなどのn型不純物がドープされている。
The n-type semiconductor layer 35 is made of, for example, AlGaN and doped with n-type impurities such as Si, Ge, S, Se, Sn, and Te.
図1に示すように、半導体層30は、基板11とは反対側の面(「第一面」に対応する。)において、高さの異なる領域を有している。すなわち、半導体層30は、第一面側において、高さの低い第一領域41と、第一領域41よりも高さの高い第二領域42とを有している。
As shown in FIG. 1, the semiconductor layer 30 has regions with different heights on the surface opposite to the substrate 11 (corresponding to the “first surface”). That is, the semiconductor layer 30 includes a first region 41 having a low height and a second region 42 having a height higher than that of the first region 41 on the first surface side.
より詳細には、n型半導体層35は、第一領域41内よりも第二領域42内の方が厚く構成されている。これにより、半導体層30の高さ位置は、第一領域41内よりも第二領域42の方が高くなっている。
More specifically, the n-type semiconductor layer 35 is configured to be thicker in the second region 42 than in the first region 41. Thereby, the height position of the semiconductor layer 30 is higher in the second region 42 than in the first region 41.
(電極36)
電極36は、n型半導体層35の上面であって、高さ位置の高い第二領域42内に形成されている。電極36は、活性層33で発光する光に対する反射率が50%以上を示す材料で構成されている。ここで、電極36は、活性層33で発光する光に対する反射率が60%以上を示す材料で構成されているのがより好ましく、前記反射率が70%以上を示す材料で構成されているのがより好ましい。 (Electrode 36)
Theelectrode 36 is formed on the upper surface of the n-type semiconductor layer 35 and in the second region 42 having a high height. The electrode 36 is made of a material that exhibits a reflectance of 50% or more with respect to light emitted from the active layer 33. Here, the electrode 36 is more preferably made of a material having a reflectance of 60% or more with respect to light emitted from the active layer 33, and is made of a material having a reflectance of 70% or more. Is more preferable.
電極36は、n型半導体層35の上面であって、高さ位置の高い第二領域42内に形成されている。電極36は、活性層33で発光する光に対する反射率が50%以上を示す材料で構成されている。ここで、電極36は、活性層33で発光する光に対する反射率が60%以上を示す材料で構成されているのがより好ましく、前記反射率が70%以上を示す材料で構成されているのがより好ましい。 (Electrode 36)
The
本実施形態では、活性層33で発光する光の波長が350nm以上550nm以下である場合について説明する。このとき、電極36は、Al、Rh、Ag又はこれらを含む材料で構成することができる。この電極36は「第一電極」に対応する。
In the present embodiment, a case where the wavelength of light emitted from the active layer 33 is 350 nm or more and 550 nm or less will be described. At this time, the electrode 36 can be made of Al, Rh, Ag, or a material containing these. The electrode 36 corresponds to a “first electrode”.
上記構成によれば、図8に示す従来の半導体発光素子90よりも光出力を向上させることができる点については、実施例を参照して後述される。
According to the above configuration, the point that the light output can be improved as compared with the conventional semiconductor light emitting device 90 shown in FIG. 8 will be described later with reference to an example.
〈製造方法〉
以下、図1に示す半導体発光素子1の製造方法の一例につき説明する。なお、この製造方法はあくまで一例であり、ガスの流量、炉内温度、炉内圧力等は適宜調整して構わない。 <Production method>
Hereinafter, an example of a method for manufacturing the semiconductorlight emitting device 1 shown in FIG. 1 will be described. This manufacturing method is merely an example, and the gas flow rate, the furnace temperature, the furnace pressure, and the like may be appropriately adjusted.
以下、図1に示す半導体発光素子1の製造方法の一例につき説明する。なお、この製造方法はあくまで一例であり、ガスの流量、炉内温度、炉内圧力等は適宜調整して構わない。 <Production method>
Hereinafter, an example of a method for manufacturing the semiconductor
(ステップS1)
まず、サファイア基板等で構成される成長基板上に半導体層30をエピタキシャル成長させる。このステップS1は、例えば以下の手順により行われる。 (Step S1)
First, thesemiconductor layer 30 is epitaxially grown on a growth substrate composed of a sapphire substrate or the like. This step S1 is performed by the following procedure, for example.
まず、サファイア基板等で構成される成長基板上に半導体層30をエピタキシャル成長させる。このステップS1は、例えば以下の手順により行われる。 (Step S1)
First, the
まず、成長基板のクリーニングを行う。このクリーニングは、より具体的には、例えばMOCVD(Metal Organic Chemical Vapor Deposition:有機金属化学気相蒸着)装置の処理炉内に成長基板としてのc面サファイア基板を配置し、処理炉内に流量が10slmの水素ガスを流しながら、炉内温度を1150℃に昇温することにより行われる。
First, the growth substrate is cleaned. More specifically, for this cleaning, for example, a c-plane sapphire substrate as a growth substrate is disposed in a processing furnace of an MOCVD (Metal Organic Chemical Vapor Deposition) apparatus, and the flow rate is increased in the processing furnace. This is done by raising the furnace temperature to 1150 ° C. while flowing 10 slm of hydrogen gas.
次に、成長基板の表面に、GaNよりなる低温バッファ層を形成し、更にその上層にGaNよりなる下地層を形成する。具体的な手順の一例は以下の通りである。
Next, a low-temperature buffer layer made of GaN is formed on the surface of the growth substrate, and an underlayer made of GaN is further formed thereon. An example of a specific procedure is as follows.
まずМОCVD装置の炉内圧力を100kPa、炉内温度を480℃とする。そして、処理炉内にキャリアガスとして流量がそれぞれ5slmの窒素ガス及び水素ガスを流しながら、原料ガスとして、流量が50μmol/minのトリメチルガリウム(TMG)及び流量が250000μmol/minのアンモニアを処理炉内に68秒間供給する。これにより、成長基板の表面に、厚みが20nmのGaNよりなる低温バッファ層が形成される。
First, the furnace pressure of the МОCVD apparatus is set to 100 kPa, and the furnace temperature is set to 480 ° C. Then, while flowing nitrogen gas and hydrogen gas with a flow rate of 5 slm respectively as carrier gas into the processing furnace, trimethylgallium (TMG) with a flow rate of 50 μmol / min and ammonia with a flow rate of 250,000 μmol / min are used as the raw material gas in the processing furnace. For 68 seconds. Thereby, a low-temperature buffer layer made of GaN having a thickness of 20 nm is formed on the surface of the growth substrate.
次に、MOCVD装置の炉内温度を1150℃に昇温する。そして、処理炉内にキャリアガスとして流量が20slmの窒素ガス及び流量が15slmの水素ガスを流しながら、原料ガスとして、流量が100μmol/minのTMG及び流量が250000μmol/minのアンモニアを処理炉内に30分間供給する。これにより、低温バッファ層の表面に、厚みが1.7μmのGaNよりなる下地層を形成する。
Next, the furnace temperature of the MOCVD apparatus is raised to 1150 ° C. Then, while flowing nitrogen gas having a flow rate of 20 slm and hydrogen gas having a flow rate of 15 slm as a carrier gas in the processing furnace, TMG having a flow rate of 100 μmol / min and ammonia having a flow rate of 250,000 μmol / min are introduced into the processing furnace as source gases. Feed for 30 minutes. As a result, a base layer made of GaN having a thickness of 1.7 μm is formed on the surface of the low-temperature buffer layer.
次に、前記下地層の上層にn型半導体層35を形成する。具体的な手順の一例は以下の通りである。
Next, an n-type semiconductor layer 35 is formed on the underlayer. An example of a specific procedure is as follows.
まず、引き続き炉内温度を1150℃とした状態で、MOCVD装置の炉内圧力を30kPaとする。そして、処理炉内にキャリアガスとして流量が20slmの窒素ガス及び流量が15slmの水素ガスを流しながら、原料ガスとして、流量が94μmol/minのTMG、流量が6μmol/minのトリメチルアルミニウム(TMA)、流量が250000μmol/minのアンモニア及び流量が0.025μmol/minのテトラエチルシランを処理炉内に60分間供給する。これにより、Si濃度が3×1019/cm3で、厚みが2μmのAl0.06Ga0.94Nが形成される。
First, with the furnace temperature kept at 1150 ° C., the furnace pressure of the MOCVD apparatus is set to 30 kPa. Then, while flowing nitrogen gas having a flow rate of 20 slm and hydrogen gas having a flow rate of 15 slm as a carrier gas into the processing furnace, TMG having a flow rate of 94 μmol / min, trimethylaluminum (TMA) having a flow rate of 6 μmol / min, Ammonia with a flow rate of 250,000 μmol / min and tetraethylsilane with a flow rate of 0.025 μmol / min are supplied into the treatment furnace for 60 minutes. Thus, Al 0.06 Ga 0.94 N having a Si concentration of 3 × 10 19 / cm 3 and a thickness of 2 μm is formed.
なお、この後、TMAの供給を停止すると共に、それ以外の原料ガスを6秒間供給することにより、AlGaN層の上層に厚みが5nmのn型GaNよりなる保護層を形成するものとしてもよい。この場合、AlGaN層とGaN層でn型半導体層35が構成される。
After that, the supply of TMA is stopped, and another source gas is supplied for 6 seconds, thereby forming a protective layer made of n-type GaN having a thickness of 5 nm on the AlGaN layer. In this case, the n-type semiconductor layer 35 is composed of the AlGaN layer and the GaN layer.
上記の方法では、n型半導体層35に含まれるn型不純物をSiとする場合について説明したが、n型不純物は、Si以外にGe、S、Se、Sn又はTeを用いることもできる。ドーパントの種類に応じて原料ガスを適宜選択すればよい。
In the above method, the case where Si is used as the n-type impurity contained in the n-type semiconductor layer 35 has been described. However, Ge, S, Se, Sn, or Te can be used as the n-type impurity in addition to Si. What is necessary is just to select raw material gas suitably according to the kind of dopant.
次に、n型半導体層35の上層に活性層33を形成する。具体的な手順の一例は以下の通りである。
Next, an active layer 33 is formed on the n-type semiconductor layer 35. An example of a specific procedure is as follows.
まずMOCVD装置の炉内圧力を100kPa、炉内温度を830℃とする。そして、処理炉内にキャリアガスとして流量が15slmの窒素ガス及び流量が1slmの水素ガスを流しながら、原料ガスとして、流量が10μmol/minのTMG、流量が12μmol/minのトリメチルインジウム(TMI)及び流量が300000μmol/minのアンモニアを処理炉内に48秒間供給するステップを行う。その後、流量が10μmol/minのTMG、流量が1.6μmol/minのTMA、0.002μmol/minのテトラエチルシラン及び流量が300000μmol/minのアンモニアを処理炉内に120秒間供給するステップを行う。以下、これらの2つのステップを繰り返すことにより、厚みが2nmのInGaNよりなる発光層及び厚みが7nmのn型AlGaNよりなる障壁層による15周期の多重量子井戸構造を有する活性層33が、n型半導体層35の上層に形成される。
First, the furnace pressure of the MOCVD apparatus is set to 100 kPa, and the furnace temperature is set to 830 ° C. Then, while flowing nitrogen gas having a flow rate of 15 slm and hydrogen gas having a flow rate of 1 slm as a carrier gas in the processing furnace, TMG having a flow rate of 10 μmol / min, trimethylindium (TMI) having a flow rate of 12 μmol / min, and A step of supplying ammonia at a flow rate of 300,000 μmol / min into the processing furnace for 48 seconds is performed. Thereafter, TMG having a flow rate of 10 μmol / min, TMA having a flow rate of 1.6 μmol / min, tetraethylsilane having a flow rate of 0.002 μmol / min, and ammonia having a flow rate of 300,000 μmol / min are supplied into the processing furnace for 120 seconds. Hereinafter, by repeating these two steps, the active layer 33 having a 15-cycle multiple quantum well structure composed of a light-emitting layer made of InGaN having a thickness of 2 nm and a barrier layer made of n-type AlGaN having a thickness of 7 nm is formed into an n-type. It is formed in the upper layer of the semiconductor layer 35.
次に、活性層33の上層にp型半導体層31を形成する。具体的な手順の一例は以下の通りである。
Next, the p-type semiconductor layer 31 is formed on the active layer 33. An example of a specific procedure is as follows.
引き続きMOCVD装置の炉内圧力を100kPaに維持し、処理炉内にキャリアガスとして流量が15slmの窒素ガス及び流量が25slmの水素ガスを流しながら、炉内温度を1025℃に昇温する。その後、原料ガスとして、流量が35μmol/minのTMG、流量が20μmol/minのTMA、流量が250000μmol/minのアンモニア及びp型不純物をドープするための流量が0.1μmol/minのビスシクロペンタジエニルマグネシウム(Cp2Mg)を処理炉内に60秒間供給する。これにより、活性層33の表面に、厚みが20nmのAl0.3Ga0.7Nの組成を有する正孔供給層を形成する。その後、TMAの流量を4μmol/minに変更して原料ガスを360秒間供給することにより、厚みが120nmのAl0.13Ga0.87Nの組成を有する正孔供給層を形成する。これらの正孔供給層により、Mg濃度が例えば3×1019/cm3程度のp型半導体層31が形成される。
Subsequently, the furnace pressure of the MOCVD apparatus is maintained at 100 kPa, and the furnace temperature is raised to 1025 ° C. while nitrogen gas having a flow rate of 15 slm and hydrogen gas having a flow rate of 25 slm are allowed to flow into the processing furnace. Thereafter, as source gases, TMG with a flow rate of 35 μmol / min, TMA with a flow rate of 20 μmol / min, ammonia with a flow rate of 250,000 μmol / min, and biscyclopentadiene with a flow rate of 0.1 μmol / min for doping p-type impurities. Enilmagnesium (Cp 2 Mg) is fed into the processing furnace for 60 seconds. Thus, a hole supply layer having a composition of Al 0.3 Ga 0.7 N having a thickness of 20 nm is formed on the surface of the active layer 33. Thereafter, by changing the flow rate of TMA to 4 μmol / min and supplying the source gas for 360 seconds, a hole supply layer having a composition of Al 0.13 Ga 0.87 N having a thickness of 120 nm is formed. By these hole supply layers, a p-type semiconductor layer 31 having an Mg concentration of about 3 × 10 19 / cm 3 is formed.
なお、その後、TMAの供給を停止すると共に、Cp2Mgの流量を0.2μmol/minに変更して原料ガスを20秒間供給することにより、厚みが5nm程度で、p型不純物濃度が1×1020/cm3程度のp型コンタクト層を形成してもよい。この場合、p型半導体層31にはこのp型コンタクト層も含まれる。
After that, the supply of TMA is stopped, the flow rate of Cp 2 Mg is changed to 0.2 μmol / min, and the source gas is supplied for 20 seconds, whereby the thickness is about 5 nm and the p-type impurity concentration is 1 ×. A p-type contact layer of about 10 20 / cm 3 may be formed. In this case, the p-type semiconductor layer 31 includes this p-type contact layer.
上記の方法では、p型半導体層31に含まれるp型不純物をMgとする場合について説明したが、p型不純物は、Mg以外にBe、Zn、又はC等を用いることもできる。ドーパントの種類に応じて原料ガスを適宜選択すればよい。
In the above method, the case where Mg is used as the p-type impurity contained in the p-type semiconductor layer 31 has been described. However, Be, Zn, C, or the like can be used as the p-type impurity in addition to Mg. What is necessary is just to select raw material gas suitably according to the kind of dopant.
(ステップS2)
ステップS1を経て形成されたウェハに対して活性化処理を行う。より具体的には、RTA(Rapid Thermal Anneal:急速加熱)装置を用いて、窒素雰囲気下中650℃で15分間の活性化処理を行う。 (Step S2)
An activation process is performed on the wafer formed through step S1. More specifically, activation is performed at 650 ° C. for 15 minutes in a nitrogen atmosphere using an RTA (Rapid Thermal Anneal) device.
ステップS1を経て形成されたウェハに対して活性化処理を行う。より具体的には、RTA(Rapid Thermal Anneal:急速加熱)装置を用いて、窒素雰囲気下中650℃で15分間の活性化処理を行う。 (Step S2)
An activation process is performed on the wafer formed through step S1. More specifically, activation is performed at 650 ° C. for 15 minutes in a nitrogen atmosphere using an RTA (Rapid Thermal Anneal) device.
(ステップS3)
p型半導体層31の上面を覆うように反射電極21を形成する。更に、反射電極21の上面に導電層20を形成する。具体的な手順の一例は以下の通りである。 (Step S3)
Thereflective electrode 21 is formed so as to cover the upper surface of the p-type semiconductor layer 31. Further, the conductive layer 20 is formed on the upper surface of the reflective electrode 21. An example of a specific procedure is as follows.
p型半導体層31の上面を覆うように反射電極21を形成する。更に、反射電極21の上面に導電層20を形成する。具体的な手順の一例は以下の通りである。 (Step S3)
The
まず、スパッタ装置にてp型半導体層31の上面を覆うように、膜厚0.7nmのNi及び膜厚120nmのAgを全面に成膜して反射電極21を形成する。次に、RTA装置を用いてドライエア又は不活性ガス雰囲気中で400℃、2分間のコンタクトアニールを行う。
First, a reflective electrode 21 is formed by depositing Ni with a thickness of 0.7 nm and Ag with a thickness of 120 nm on the entire surface so as to cover the upper surface of the p-type semiconductor layer 31 with a sputtering apparatus. Next, contact annealing is performed at 400 ° C. for 2 minutes in a dry air or inert gas atmosphere using an RTA apparatus.
次に、電子線蒸着装置(EB装置)にて反射電極21の上面に、膜厚100nmのTiと膜厚200nmのPtを3周期成膜することで、ハンダ拡散防止層を形成する。更にその後、ハンダ拡散防止層の上面に、膜厚10nmのTiを蒸着させた後、Au80%Sn20%で構成されるAu-Snハンダを膜厚3μm蒸着させることで、ハンダ層を形成する。これらハンダ拡散防止層及びハンダ層によって導電層20が構成される。
Next, a solder diffusion prevention layer is formed by depositing 100 nm of Ti and 200 nm of Pt on the upper surface of the reflective electrode 21 by an electron beam evaporation apparatus (EB apparatus) for three periods. After that, Ti having a thickness of 10 nm is deposited on the upper surface of the solder diffusion preventing layer, and then Au—Sn solder composed of Au 80% Sn 20% is deposited to a thickness of 3 μm to form a solder layer. The conductive layer 20 is constituted by the solder diffusion preventing layer and the solder layer.
(ステップS4)
成長基板とは別に準備された基板11に、上記ステップS3で説明したのと同様の方法でハンダ拡散防止層を形成する。基板11としては、上述したようにCuW、W、Mo等の導電性基板、又はSi等の半導体基板を利用することができる。 (Step S4)
A solder diffusion prevention layer is formed on thesubstrate 11 prepared separately from the growth substrate by the same method as described in step S3. As the substrate 11, as described above, a conductive substrate such as CuW, W, or Mo, or a semiconductor substrate such as Si can be used.
成長基板とは別に準備された基板11に、上記ステップS3で説明したのと同様の方法でハンダ拡散防止層を形成する。基板11としては、上述したようにCuW、W、Mo等の導電性基板、又はSi等の半導体基板を利用することができる。 (Step S4)
A solder diffusion prevention layer is formed on the
(ステップS5)
成長基板と基板11とを貼り合わせる。一例としては、280℃の温度、0.2MPaの圧力下で、成長基板上に形成された導電層の上面(ハンダ層)と、基板11の上層に形成されたハンダ拡散防止層とを貼り合わせる。 (Step S5)
The growth substrate and thesubstrate 11 are bonded together. As an example, the upper surface (solder layer) of the conductive layer formed on the growth substrate and the solder diffusion prevention layer formed on the upper layer of the substrate 11 are bonded together at a temperature of 280 ° C. and a pressure of 0.2 MPa. .
成長基板と基板11とを貼り合わせる。一例としては、280℃の温度、0.2MPaの圧力下で、成長基板上に形成された導電層の上面(ハンダ層)と、基板11の上層に形成されたハンダ拡散防止層とを貼り合わせる。 (Step S5)
The growth substrate and the
なお、基板11において、ハンダ拡散防止層の上層にもハンダ層を形成しておき、基板11上のハンダ層と成長基板上のハンダ層を貼り合わせるものとしても構わない。
In the substrate 11, a solder layer may be formed on the solder diffusion prevention layer, and the solder layer on the substrate 11 and the solder layer on the growth substrate may be bonded together.
(ステップS6)
ウェハから成長基板を剥離する。具体的な手順の一例は以下の通りである。 (Step S6)
The growth substrate is peeled off from the wafer. An example of a specific procedure is as follows.
ウェハから成長基板を剥離する。具体的な手順の一例は以下の通りである。 (Step S6)
The growth substrate is peeled off from the wafer. An example of a specific procedure is as follows.
成長基板を上に、基板11を下に向けた状態で、成長基板側からKrFエキシマレーザを照射して、成長基板と半導体層30の界面を分解させる。成長基板を構成するサファイアはレーザが通過する一方、その下層のGaNはレーザを吸収するため、この界面が高温化してGaNが分解される。これによって成長基板が剥離される。
With the growth substrate facing up and the substrate 11 facing down, the interface between the growth substrate and the semiconductor layer 30 is decomposed by irradiating a KrF excimer laser from the growth substrate side. The sapphire constituting the growth substrate passes through the laser, while the underlying GaN absorbs the laser, so that the interface is heated to decompose GaN. As a result, the growth substrate is peeled off.
その後、ウェハ上に残存しているGaNを、塩酸などを用いたウェットエッチング、ICP装置を用いたドライエッチングによって除去し、n型半導体層35を露出させる。
Thereafter, GaN remaining on the wafer is removed by wet etching using hydrochloric acid or the like, or dry etching using an ICP apparatus, and the n-type semiconductor layer 35 is exposed.
(ステップS7)
必要に応じて隣接する素子同士を分離する。具体的には、隣接素子との境界領域に対し、ICP装置を用いて半導体層30をエッチングする。 (Step S7)
Adjacent elements are separated as necessary. Specifically, thesemiconductor layer 30 is etched with respect to a boundary region with an adjacent element using an ICP apparatus.
必要に応じて隣接する素子同士を分離する。具体的には、隣接素子との境界領域に対し、ICP装置を用いて半導体層30をエッチングする。 (Step S7)
Adjacent elements are separated as necessary. Specifically, the
(ステップS8)
第二領域42内のn型半導体層35をマスクした状態で、露出されているn型半導体層35、すなわち第一領域41内のn型半導体層35に対してICP装置を用いて所定の厚みだけエッチングする。これにより、n型半導体層35は、第一領域41内では薄く、第二領域42内では厚い構成となる。一例としては、第一領域41内のn型半導体層35と、第二領域42内のn型半導体層35の厚みの差を0.7μm程度とすることができる。 (Step S8)
With the n-type semiconductor layer 35 in the second region 42 masked, the n-type semiconductor layer 35 exposed, that is, the n-type semiconductor layer 35 in the first region 41 has a predetermined thickness using an ICP device. Only etch. As a result, the n-type semiconductor layer 35 is thin in the first region 41 and thick in the second region 42. As an example, the difference in thickness between the n-type semiconductor layer 35 in the first region 41 and the n-type semiconductor layer 35 in the second region 42 can be about 0.7 μm.
第二領域42内のn型半導体層35をマスクした状態で、露出されているn型半導体層35、すなわち第一領域41内のn型半導体層35に対してICP装置を用いて所定の厚みだけエッチングする。これにより、n型半導体層35は、第一領域41内では薄く、第二領域42内では厚い構成となる。一例としては、第一領域41内のn型半導体層35と、第二領域42内のn型半導体層35の厚みの差を0.7μm程度とすることができる。 (Step S8)
With the n-
(ステップS9)
n型半導体層35の上面うち、高さ位置の高い第二領域42内の上面に第一電極36を形成する。より具体的には、膜厚3nmのNi、膜厚12nmのAl、膜厚30nmのTi、膜厚3μmのAuからなる電極を形成する。 (Step S9)
Thefirst electrode 36 is formed on the upper surface of the upper surface of the n-type semiconductor layer 35 in the second region 42 having a high height. More specifically, an electrode made of Ni having a thickness of 3 nm, Al having a thickness of 12 nm, Ti having a thickness of 30 nm, and Au having a thickness of 3 μm is formed.
n型半導体層35の上面うち、高さ位置の高い第二領域42内の上面に第一電極36を形成する。より具体的には、膜厚3nmのNi、膜厚12nmのAl、膜厚30nmのTi、膜厚3μmのAuからなる電極を形成する。 (Step S9)
The
その後の工程としては、必要に応じて露出されている素子の側面を絶縁層で覆う。より具体的には、EB装置にてSiO2膜を形成する。なおSiN膜を形成しても構わない。そして、各素子同士を例えばレーザダイシング装置によって分離し、基板11の裏面を例えばAgペーストにてパッケージと接合し、電極36に対してワイヤボンディングを行う。
As a subsequent process, the exposed side surfaces of the element are covered with an insulating layer as necessary. More specifically, an SiO 2 film is formed by an EB apparatus. An SiN film may be formed. Then, the elements are separated from each other by, for example, a laser dicing apparatus, the back surface of the substrate 11 is joined to the package by, for example, Ag paste, and wire bonding is performed on the electrode 36.
[第二実施形態]
図2は、本発明の第二実施形態の半導体発光素子の構造を模式的に示す断面図である。なお、第一実施形態と共通の構成要素については同一の符号を付し、詳細な説明を省略する。 [Second Embodiment]
FIG. 2 is a cross-sectional view schematically showing the structure of the semiconductor light emitting device according to the second embodiment of the present invention. In addition, the same code | symbol is attached | subjected about the same component as 1st embodiment, and detailed description is abbreviate | omitted.
図2は、本発明の第二実施形態の半導体発光素子の構造を模式的に示す断面図である。なお、第一実施形態と共通の構成要素については同一の符号を付し、詳細な説明を省略する。 [Second Embodiment]
FIG. 2 is a cross-sectional view schematically showing the structure of the semiconductor light emitting device according to the second embodiment of the present invention. In addition, the same code | symbol is attached | subjected about the same component as 1st embodiment, and detailed description is abbreviate | omitted.
図2に示す半導体発光素子1は、第一実施形態の構成と比較して、n型半導体層35の表面のうち、第一領域41内に位置する表面に微細な凹凸形状38が形成されている点のみが異なる。この凹凸形状38の高さは、一例として0.2~0.5μmとすることができる。この構成によれば、図8に示す従来の半導体発光素子90よりも光出力を向上させることができる点については、実施例を参照して後述される。
In the semiconductor light emitting device 1 shown in FIG. 2, compared to the configuration of the first embodiment, a fine uneven shape 38 is formed on the surface of the n-type semiconductor layer 35 located in the first region 41. The only difference is that The height of the uneven shape 38 can be set to 0.2 to 0.5 μm as an example. With this configuration, the fact that the light output can be improved as compared with the conventional semiconductor light emitting device 90 shown in FIG. 8 will be described later with reference to an example.
本実施形態の半導体発光素子1は以下の手順で製造することができる。まず、第一実施形態と同様の方法で、ステップS1~S8を実行する。その後、第二領域42内のn型半導体層35に対してマスクをした状態で、露出している第一領域41内のn型半導体層35に対してKOH等のアルカリ溶液を浸す。これにより、第一領域41内にのみn型半導体層35の上面に凹凸形状38が形成される。その後、第一実施形態と同様の方法で、ステップS9以下の工程を実行する。
The semiconductor light emitting device 1 of the present embodiment can be manufactured by the following procedure. First, steps S1 to S8 are executed by the same method as in the first embodiment. Thereafter, with the n-type semiconductor layer 35 in the second region 42 masked, an alkaline solution such as KOH is immersed in the exposed n-type semiconductor layer 35 in the first region 41. As a result, the irregular shape 38 is formed on the upper surface of the n-type semiconductor layer 35 only in the first region 41. Then, the process after step S9 is performed by the method similar to 1st embodiment.
[第三実施形態]
図3は、本発明の第三実施形態の半導体発光素子の構造を模式的に示す断面図である。なお、第一実施形態と共通の構成要素については同一の符号を付し、詳細な説明を省略する。 [Third embodiment]
FIG. 3 is a cross-sectional view schematically showing the structure of the semiconductor light emitting device according to the third embodiment of the present invention. In addition, the same code | symbol is attached | subjected about the same component as 1st embodiment, and detailed description is abbreviate | omitted.
図3は、本発明の第三実施形態の半導体発光素子の構造を模式的に示す断面図である。なお、第一実施形態と共通の構成要素については同一の符号を付し、詳細な説明を省略する。 [Third embodiment]
FIG. 3 is a cross-sectional view schematically showing the structure of the semiconductor light emitting device according to the third embodiment of the present invention. In addition, the same code | symbol is attached | subjected about the same component as 1st embodiment, and detailed description is abbreviate | omitted.
図3に示す半導体発光素子1は、第二実施形態の構成と比較して、更に第二領域42内にも微細な凹凸形状39を有している点が異なる。この凹凸形状39は、第一領域41内の凹凸形状38と同様に、一例として0.2~0.5μmとすることができる。この構成によれば、図8に示す従来の半導体発光素子90よりも光出力を向上させることができる点については、実施例を参照して後述される。
3 is different from the configuration of the second embodiment in that the semiconductor light emitting element 1 has a fine uneven shape 39 in the second region 42 as well. The concavo-convex shape 39 can be set to 0.2 to 0.5 μm as an example, similarly to the concavo-convex shape 38 in the first region 41. With this configuration, the fact that the light output can be improved as compared with the conventional semiconductor light emitting device 90 shown in FIG. 8 will be described later with reference to an example.
本実施形態の半導体発光素子1は、第二実施形態の半導体発光素子1と同様の方法で製造することができる。すなわち、ステップS1~S8を実行後、n型半導体層35の上面全体に対してKOH等のアルカリ溶液を浸す。これにより、第一領域41内のn型半導体層35の上面と、第二領域42内のn型半導体層35の上面の双方に凹凸形状(38,39)が形成される。その後、第一実施形態と同様の方法で、ステップS9以下の工程を実行する。
The semiconductor light emitting device 1 of the present embodiment can be manufactured by the same method as the semiconductor light emitting device 1 of the second embodiment. That is, after executing Steps S1 to S8, an alkaline solution such as KOH is immersed in the entire upper surface of the n-type semiconductor layer 35. As a result, uneven shapes (38, 39) are formed on both the upper surface of the n-type semiconductor layer 35 in the first region 41 and the upper surface of the n-type semiconductor layer 35 in the second region 42. Then, the process after step S9 is performed by the method similar to 1st embodiment.
第一領域41内のn型半導体層35の上面にのみ凹凸形状38を形成する第二実施形態の半導体発光素子1と比べ、第三実施形態の半導体発光素子1は、n型半導体層35の上面の全面又はほぼ全面に凹凸形状(38,39)を形成すればよいため、凹凸形成時のステップを簡素化できる。
Compared with the semiconductor light emitting device 1 of the second embodiment in which the concavo-convex shape 38 is formed only on the upper surface of the n type semiconductor layer 35 in the first region 41, the semiconductor light emitting device 1 of the third embodiment has the n-type semiconductor layer 35. Since the concavo-convex shape (38, 39) may be formed on the entire upper surface or almost the entire upper surface, the steps for forming the concavo-convex can be simplified.
[検証]
以下、上述した各実施形態の半導体発光素子1によって、従来の半導体発光素子90よりも光出力が向上する点について説明する。 [Verification]
Hereinafter, the point that the light output is improved by the semiconductorlight emitting device 1 of each of the above-described embodiments as compared with the conventional semiconductor light emitting device 90 will be described.
以下、上述した各実施形態の半導体発光素子1によって、従来の半導体発光素子90よりも光出力が向上する点について説明する。 [Verification]
Hereinafter, the point that the light output is improved by the semiconductor
(実施例)
第一実施形態の半導体発光素子1(図1参照)を実施例1とし、第二実施形態の半導体発光素子1(図2参照)を実施例2とし、第三実施形態の半導体発光素子1(図3参照)を実施例3とした。 (Example)
The semiconductorlight emitting device 1 of the first embodiment (see FIG. 1) is taken as Example 1, the semiconductor light emitting device 1 of the second embodiment (see FIG. 2) is taken as Example 2, and the semiconductor light emitting device 1 of the third embodiment ( Example 3) (see FIG. 3).
第一実施形態の半導体発光素子1(図1参照)を実施例1とし、第二実施形態の半導体発光素子1(図2参照)を実施例2とし、第三実施形態の半導体発光素子1(図3参照)を実施例3とした。 (Example)
The semiconductor
(比較例、参考例)
図8に示す半導体発光素子90を比較例1とした。 (Comparative example, reference example)
The semiconductorlight emitting device 90 shown in FIG.
図8に示す半導体発光素子90を比較例1とした。 (Comparative example, reference example)
The semiconductor
実施例1の素子に対し、電極36に代えてAuからなる従来の電極98を備えた半導体発光素子を参考例1とした(図4A参照)。実施例2の素子に対し、電極36に代えてAuからなる従来の電極98を備えた半導体発光素子を参考例2とした(図4B参照)。実施例3の素子に対し、電極36に代えてAuからなる従来の電極98を備えた半導体発光素子を参考例3とした(図4C参照)。
The semiconductor light-emitting element provided with the conventional electrode 98 which consists of Au instead of the electrode 36 with respect to the element of Example 1 was made into the reference example 1 (refer FIG. 4A). In contrast to the element of Example 2, a semiconductor light-emitting element including a conventional electrode 98 made of Au instead of the electrode 36 was used as Reference Example 2 (see FIG. 4B). A semiconductor light-emitting element including a conventional electrode 98 made of Au in place of the electrode 36 with respect to the element of Example 3 was referred to as Reference Example 3 (see FIG. 4C).
(検証1)
実施例1、実施例3、比較例1、及び参考例1の各素子を上記の方法に基づいて製造し、注入電流と光出力の関係を対比した。この結果を図5に示す。 (Verification 1)
Each element of Example 1, Example 3, Comparative Example 1, and Reference Example 1 was manufactured based on the above method, and the relationship between injection current and light output was compared. The result is shown in FIG.
実施例1、実施例3、比較例1、及び参考例1の各素子を上記の方法に基づいて製造し、注入電流と光出力の関係を対比した。この結果を図5に示す。 (Verification 1)
Each element of Example 1, Example 3, Comparative Example 1, and Reference Example 1 was manufactured based on the above method, and the relationship between injection current and light output was compared. The result is shown in FIG.
なお、各素子において、n型半導体層(35,97)の基板(11,91)に平行な面の寸法はいずれも50μmであり、電極(36,98)の基板(11,91)に平行な面の寸法はいずれも20μmであり、電極(36,98)の高さはいずれも3.2μmである。また、実施例1、実施例3、及び参考例1の各素子において、第一領域41内と第二領域42内のn型半導体層35の厚みの差は0.7μmであり、実施例3の素子における凹凸形状(38,39)の高さは0.2~0.5μmである。
In each element, the dimension of the surface parallel to the substrate (11, 91) of the n-type semiconductor layer (35, 97) is 50 μm, and parallel to the substrate (11, 91) of the electrode (36, 98). The dimensions of all the surfaces are 20 μm, and the height of the electrodes (36, 98) is 3.2 μm. In each element of Example 1, Example 3, and Reference Example 1, the difference in thickness of the n-type semiconductor layer 35 in the first region 41 and the second region 42 is 0.7 μm. The height of the concavo-convex shape (38, 39) in this element is 0.2 to 0.5 μm.
図5によれば、同一電流注入時の光出力は、比較例1、参考例1、実施例1、実施例3の順に向上した。具体的には、1A注入時において、実施例1の素子の光出力は参考例1の素子の光出力よりも2%向上し、実施例3の素子の光出力は実施例1の素子の光出力よりも更に6%向上した。
According to FIG. 5, the light output at the same current injection was improved in the order of Comparative Example 1, Reference Example 1, Example 1, and Example 3. Specifically, at the time of 1A injection, the light output of the element of Example 1 is improved by 2% over the light output of the element of Reference Example 1, and the light output of the element of Example 3 is the light output of the element of Example 1. The output was further improved by 6%.
(検証2)
各層の物性値、各層の膜厚、電極(36,98)の高さ等の素子の条件、及び活性層33内における複数の光源位置の情報を与え、各光源位置で発光した光のうち、外部に取り出せた光の割合をFDTD法によって算定した。なお、実施例1~3、参考例1~3及び比較例1の各素子は、上述した異なる箇所以外の材料や寸法は一致させている。 (Verification 2)
Information on the physical properties of each layer, the film thickness of each layer, the element conditions such as the height of the electrodes (36, 98), and information on a plurality of light source positions in theactive layer 33. Of the light emitted at each light source position, The proportion of light extracted outside was calculated by the FDTD method. The elements of Examples 1 to 3, Reference Examples 1 to 3, and Comparative Example 1 have the same materials and dimensions other than the different parts described above.
各層の物性値、各層の膜厚、電極(36,98)の高さ等の素子の条件、及び活性層33内における複数の光源位置の情報を与え、各光源位置で発光した光のうち、外部に取り出せた光の割合をFDTD法によって算定した。なお、実施例1~3、参考例1~3及び比較例1の各素子は、上述した異なる箇所以外の材料や寸法は一致させている。 (Verification 2)
Information on the physical properties of each layer, the film thickness of each layer, the element conditions such as the height of the electrodes (36, 98), and information on a plurality of light source positions in the
より具体的には、均等な間隔に配置された7箇所の光源(2A、2B、2C、2D2E、2F、2G)を規定した。実施例1~3及び参考例1~3の各素子において、光源2A、2B、及び2Cは第二領域42内に位置し、光源2E、2F、及び2Gは第一領域41内に位置し、光源2Dは、第一領域41と第二領域42の境界箇所であってn型半導体層35の側面(斜面)が露出している箇所の直下に位置している。また、比較例1の素子の各光源(2A~2G)は、実施例1の素子の各光源(2A~2G)に対応する位置とした。
More specifically, seven light sources (2A, 2B, 2C, 2D2E, 2F, and 2G) arranged at equal intervals were defined. In each element of Examples 1 to 3 and Reference Examples 1 to 3, the light sources 2A, 2B, and 2C are located in the second region 42, and the light sources 2E, 2F, and 2G are located in the first region 41, The light source 2 </ b> D is located immediately below the boundary between the first region 41 and the second region 42 and where the side surface (slope) of the n-type semiconductor layer 35 is exposed. In addition, each light source (2A to 2G) of the element of Comparative Example 1 was set at a position corresponding to each light source (2A to 2G) of the element of Example 1.
図6Aは、参考例1の素子(図4A参照)と参考例2の素子(図4B参照)の光取り出し効率を対比したグラフであり、図6Bは、実施例1の素子(図1参照)と実施例2の素子(図2参照)の光取り出し効率を対比したグラフである。図6Aのグラフによれば、第一領域41内のn型半導体層35の上面に凹凸形状38を設けた参考例2の素子は、n型半導体層35の上面に凹凸を有しない参考例1の素子よりも光取り出し効率が向上していることが確認される。同様に、図6Bのグラフによれば、第一領域41内のn型半導体層35の上面に凹凸形状38を設けた実施例2の素子は、n型半導体層35の上面に凹凸を有しない実施例1の素子よりも光取り出し効率が向上していることが確認される。
6A is a graph comparing the light extraction efficiency of the element of Reference Example 1 (see FIG. 4A) and the element of Reference Example 2 (see FIG. 4B), and FIG. 6B shows the element of Example 1 (see FIG. 1). 4 is a graph comparing the light extraction efficiency of the device of Example 2 (see FIG. 2). According to the graph of FIG. 6A, the element of Reference Example 2 in which the uneven shape 38 is provided on the upper surface of the n-type semiconductor layer 35 in the first region 41 has Reference Example 1 in which the upper surface of the n-type semiconductor layer 35 does not have unevenness. It is confirmed that the light extraction efficiency is improved as compared with the above element. Similarly, according to the graph of FIG. 6B, the element of Example 2 in which the uneven shape 38 is provided on the upper surface of the n-type semiconductor layer 35 in the first region 41 does not have unevenness on the upper surface of the n-type semiconductor layer 35. It is confirmed that the light extraction efficiency is improved as compared with the element of Example 1.
図6Cは、参考例2の素子(図4B参照)と参考例3の素子(図4C参照)の光取り出し効率を対比したグラフであり、図6Dは、実施例2の素子(図2参照)と実施例3の素子(図3参照)の光取り出し効率を対比したグラフである。図6Cのグラフによれば、凹凸形状38に加えて第二領域42内のn型半導体層35の上面に凹凸形状39を設けた参考例3の素子は、第一領域41内のn型半導体層35の上面に凹凸形状38を設け、第二領域42内のn型半導体層35の上面には凹凸形状39を設けない参考例2の素子よりも光取り出し効率が減少している。
6C is a graph comparing the light extraction efficiency of the element of Reference Example 2 (see FIG. 4B) and the element of Reference Example 3 (see FIG. 4C), and FIG. 6D is the element of Example 2 (see FIG. 2). It is the graph which contrasted the light extraction efficiency of the element (refer FIG. 3) of Example 3. FIG. According to the graph of FIG. 6C, the element of Reference Example 3 in which the uneven shape 39 is provided on the upper surface of the n-type semiconductor layer 35 in the second region 42 in addition to the uneven shape 38 is the n-type semiconductor in the first region 41. The light extraction efficiency is lower than that of the element of Reference Example 2 in which the uneven shape 38 is provided on the upper surface of the layer 35 and the uneven shape 39 is not provided on the upper surface of the n-type semiconductor layer 35 in the second region 42.
これに対し、図6Dのグラフによれば、凹凸形状38に加えて第二領域42内のn型半導体層35の上面に凹凸形状39を設けた実施例3の素子は、第一領域41内のn型半導体層35の上面に凹凸形状38を設け、第二領域42内のn型半導体層35の上面には凹凸形状39を設けない実施例2の素子よりも光取り出し効率が向上している。特に、n型半導体層35の高さ位置が異なる箇所(段差箇所)に近い光源2D及びその近接に位置する光源(2C,2E,2F)からの光に関して、実施例3は実施例2よりも光取り出し効率が大きく向上している。
On the other hand, according to the graph of FIG. 6D, the element of Example 3 in which the uneven shape 39 is provided on the upper surface of the n-type semiconductor layer 35 in the second region 42 in addition to the uneven shape 38 is in the first region 41. The light extraction efficiency is improved as compared with the element of Example 2 in which the uneven shape 38 is provided on the upper surface of the n-type semiconductor layer 35 and the uneven surface 39 is not provided on the upper surface of the n-type semiconductor layer 35 in the second region 42. Yes. In particular, with respect to the light from the light source 2D near the place where the height position of the n-type semiconductor layer 35 is different (step difference) and the light from the light sources (2C, 2E, 2F) located in the vicinity thereof, the third embodiment is more than the second embodiment. The light extraction efficiency is greatly improved.
つまり、図6C及び図6Dの結果から、電極(36,98)の材料が異なることで、第二領域42内のn型半導体層35の上面に凹凸形状39を設けたことの作用が異なっていることが確認される。
That is, from the results of FIG. 6C and FIG. 6D, the action of providing the uneven shape 39 on the upper surface of the n-type semiconductor layer 35 in the second region 42 is different because the materials of the electrodes (36, 98) are different. It is confirmed that
図6Eは、参考例2の素子(図4B参照)と実施例2の素子(図2参照)の光取り出し効率を対比したグラフであり、図6Fは、参考例3の素子(図4C参照)と実施例3の素子(図3参照)の光取り出し効率を対比したグラフである。図6E及び図6Fによれば、他を同一の条件にして電極(36,98)の材料を異ならせると、高反射材料で構成される電極36を有する実施例2、実施例3の各素子の方が、反射率の低い材料(Au)で構成される電極98を有する参考例2、参考例3の各素子よりも光取り出し効率が向上していることが確認される。具体的には、実施例2の素子は参考例2の素子よりも0.5~2%程度の光取り出し効率が向上しており、実施例3の素子は参考例3の素子よりも1~4%程度の光取り出し効率が向上していることが確認された。
6E is a graph comparing the light extraction efficiency of the element of Reference Example 2 (see FIG. 4B) and the element of Example 2 (see FIG. 2), and FIG. 6F is the element of Reference Example 3 (see FIG. 4C). It is the graph which contrasted the light extraction efficiency of the element (refer FIG. 3) of Example 3. FIG. According to FIG. 6E and FIG. 6F, when the materials of the electrodes (36, 98) are made different under the same conditions, the elements of Example 2 and Example 3 having the electrode 36 made of a highly reflective material. It is confirmed that the light extraction efficiency is improved compared to the elements of Reference Example 2 and Reference Example 3 having the electrode 98 made of a material (Au) having a low reflectance. Specifically, the light extraction efficiency of the element of Example 2 is about 0.5 to 2% higher than the element of Reference Example 2, and the element of Example 3 is 1 to 2% higher than the element of Reference Example 3. It was confirmed that the light extraction efficiency was improved by about 4%.
(検証結果に基づく考察)
図5の結果から、参考例1の素子は比較例1の素子よりも光出力が向上していることが確認された。このことは、n型半導体層35に段差を設けたことにより、段差を構成する箇所の側面、すなわち、第一領域41と第二領域42の界面に位置するn型半導体層35の側面(斜面)から外部に光が取り出されることによって光出力が上昇していることを示唆するものと考えられる。 (Discussion based on verification results)
From the results of FIG. 5, it was confirmed that the light output of the device of Reference Example 1 was improved as compared with the device of Comparative Example 1. This is because by providing a step in the n-type semiconductor layer 35, the side surface of the portion forming the step, that is, the side surface (slope surface) of the n-type semiconductor layer 35 located at the interface between the first region 41 and the second region 42. This suggests that the light output has increased due to the extraction of light from the outside.
図5の結果から、参考例1の素子は比較例1の素子よりも光出力が向上していることが確認された。このことは、n型半導体層35に段差を設けたことにより、段差を構成する箇所の側面、すなわち、第一領域41と第二領域42の界面に位置するn型半導体層35の側面(斜面)から外部に光が取り出されることによって光出力が上昇していることを示唆するものと考えられる。 (Discussion based on verification results)
From the results of FIG. 5, it was confirmed that the light output of the device of Reference Example 1 was improved as compared with the device of Comparative Example 1. This is because by providing a step in the n-
更に、図5の結果から、実施例1の素子は参考例1の素子よりも光出力が向上していることが確認された。このことは、n型半導体層35に段差を設けた上で高反射材料からなる電極36をn型半導体層35の上面に設けると、光出力を更に高める効果が得られることを示唆するものと考えられる。
Furthermore, from the results of FIG. 5, it was confirmed that the light output of the device of Example 1 was higher than that of the device of Reference Example 1. This suggests that providing a step in the n-type semiconductor layer 35 and providing an electrode 36 made of a highly reflective material on the upper surface of the n-type semiconductor layer 35 can further increase the light output. Conceivable.
活性層33から放出される光に対して高反射率を示す材料からなる電極36を有する実施例1の素子の場合、活性層33から電極36に向けて放射された光の多くが当該電極36で反射され、この反射光の一部をn型半導体層35の段差の側面から外部に取り出すことができる。活性層33から放出される光に対する反射率が低い材料からなる電極98を有する参考例1の素子の場合、活性層33から電極98に向けて放射された光の多くが当該電極98で吸収されてしまうため、電極98で反射された光がn型半導体層35の段差の側面から外部に取り出されるということがほとんどない。このため、実施例1の素子は参考例1の素子よりも光出力が向上したものと考えられる。
In the case of the element of Example 1 having the electrode 36 made of a material exhibiting a high reflectance with respect to the light emitted from the active layer 33, much of the light emitted from the active layer 33 toward the electrode 36 is the electrode 36. A part of this reflected light can be taken out from the side surface of the step of the n-type semiconductor layer 35. In the case of the element of Reference Example 1 having the electrode 98 made of a material having a low reflectance with respect to the light emitted from the active layer 33, much of the light emitted from the active layer 33 toward the electrode 98 is absorbed by the electrode 98. Therefore, the light reflected by the electrode 98 is hardly extracted outside from the side surface of the step of the n-type semiconductor layer 35. For this reason, it is considered that the light output of the device of Example 1 was improved as compared with the device of Reference Example 1.
なお、比較例1の素子において、電極98に代えて活性層33から放出される光に対して高反射率を示す材料からなる電極36を用いた場合、活性層33から電極36に向けて放射された光は電極36で反射されるものの、その反射光の多くは再び活性層33の側に向けて進行する。この光は活性層33よりも基板11側に形成されている反射電極21で反射され、再び電極36に向けて進行する。このように反射が複数回繰り返されながら、少しずつn型半導体層97の面に対する入射角度が変化していき、いずれはn型半導体層97の上面から取り出されることが考えられるが、反射を繰り返している間に光が減衰してしまう。つまり、n型半導体層35の上面に形成される電極を、活性層33から放出される光に対して高反射率を示す材料で構成すると共に、n型半導体層35に段差を設け、高さ位置の高い上面、すなわち第二領域42内にこの電極36を形成することで、電極36で反射した光を高効率で外部に取り出す効果が高められる。
In the element of Comparative Example 1, when the electrode 36 made of a material exhibiting a high reflectance with respect to the light emitted from the active layer 33 is used instead of the electrode 98, the radiation from the active layer 33 toward the electrode 36 is emitted. Although the emitted light is reflected by the electrode 36, most of the reflected light travels again toward the active layer 33. This light is reflected by the reflective electrode 21 formed closer to the substrate 11 than the active layer 33 and travels toward the electrode 36 again. In this way, while the reflection is repeated a plurality of times, the incident angle with respect to the surface of the n-type semiconductor layer 97 changes little by little, and it is conceivable that any of them will be taken out from the upper surface of the n-type semiconductor layer 97. The light is attenuated during this time. That is, the electrode formed on the upper surface of the n-type semiconductor layer 35 is made of a material exhibiting a high reflectance with respect to the light emitted from the active layer 33, and a step is provided in the n-type semiconductor layer 35 to increase the height. By forming the electrode 36 in the upper surface, that is, in the second region 42, the effect of taking out the light reflected by the electrode 36 with high efficiency to the outside is enhanced.
図6Aの結果から、参考例2の素子は参考例1の素子よりも光取り出し効率が向上していることが確認された。また、図6Bの結果から、実施例2の素子は実施例1の素子よりも光取り出し効率が向上していることが確認された。これらの結果から、第一領域41内におけるn型半導体層35の上面に凹凸形状38を設けた素子は、n型半導体層35の上面を平坦にした素子よりも光出力が向上することが分かる。
From the results of FIG. 6A, it was confirmed that the light extraction efficiency of the device of Reference Example 2 was improved as compared with the device of Reference Example 1. Further, from the result of FIG. 6B, it was confirmed that the light extraction efficiency of the device of Example 2 was improved as compared with the device of Example 1. From these results, it can be seen that the element in which the concavo-convex shape 38 is provided on the upper surface of the n-type semiconductor layer 35 in the first region 41 has an improved light output than the element in which the upper surface of the n-type semiconductor layer 35 is flattened. .
活性層33から電極36の側(上面)に向けて進行した光、又は反射電極21で反射して電極36の側(上面)に向けて進行した光がn型半導体層35の上面に入射される。ここで、n型半導体層35の上面が平坦である場合には、一部の光が当該n型半導体層35の面に対して臨界角以上の角度で入射され、この光はn型半導体層35の面で反射して再び活性層33側に進行してしまう。これに対し、第一領域41内のn型半導体層35の上面に凹凸形状38が形成されていると、第一領域41内において臨界角以上の角度でn型半導体層35の面に対して入射される光の量が大きく減少するため、n型半導体層35で反射されずに外部に取り出すことのできる光量が増加する。
Light traveling from the active layer 33 toward the electrode 36 (upper surface) or light reflected from the reflective electrode 21 and traveling toward the electrode 36 (upper surface) is incident on the upper surface of the n-type semiconductor layer 35. The Here, when the upper surface of the n-type semiconductor layer 35 is flat, a part of light is incident on the surface of the n-type semiconductor layer 35 at an angle greater than a critical angle, and this light is incident on the n-type semiconductor layer. The light is reflected by the surface 35 and proceeds again to the active layer 33 side. On the other hand, when the concavo-convex shape 38 is formed on the upper surface of the n-type semiconductor layer 35 in the first region 41, the surface of the n-type semiconductor layer 35 is at an angle greater than the critical angle in the first region 41. Since the amount of incident light is greatly reduced, the amount of light that can be extracted outside without being reflected by the n-type semiconductor layer 35 is increased.
図6Cの結果から、参考例3の素子は参考例2の素子よりも光取り出し効率が低下していることが確認された。これに対し、図6Dの結果から、実施例3の素子は実施例2の素子よりも光取り出し効率が向上していることが確認された。これらの結果から、第一領域41内に加えて、第二領域42内のn型半導体層35の上面に凹凸形状を形成すると、電極(36,98)の材料によってはその効果が異なることが分かる。
From the result of FIG. 6C, it was confirmed that the light extraction efficiency of the device of Reference Example 3 was lower than that of the device of Reference Example 2. On the other hand, from the result of FIG. 6D, it was confirmed that the light extraction efficiency of the device of Example 3 was improved as compared with the device of Example 2. From these results, when the uneven shape is formed on the upper surface of the n-type semiconductor layer 35 in the second region 42 in addition to the first region 41, the effect differs depending on the material of the electrodes (36, 98). I understand.
反射率の低い材料からなる電極98を有し、第二領域42内のn型半導体層35の上面に凹凸形状39を設けた参考例3の素子とした場合、電極98に対して臨界角以内で入射される光の量が増えた結果、この電極98に吸収される光量が増えてしまう。このため、参考例3の素子は、参考例2の素子よりも光取り出し効率が低下したものと推察される。
In the case of the element of Reference Example 3 having the electrode 98 made of a material having a low reflectance and having the concavo-convex shape 39 provided on the upper surface of the n-type semiconductor layer 35 in the second region 42, it is within a critical angle with respect to the electrode 98. As a result of the increase in the amount of incident light, the amount of light absorbed by the electrode 98 increases. For this reason, it is surmised that the light extraction efficiency of the device of Reference Example 3 is lower than that of the device of Reference Example 2.
これに対し、反射率の高い材料からなる電極36を有し、第二領域42内のn型半導体層35の上面に凹凸形状39を設けた実施例3の素子とした場合、電極36に入射される光量が増えても当該電極36で大半の光が反射する。この光の一部は、当該凹凸形状39の面やn型半導体層35の段差の側面(斜面)を通じて取り出される。また、電極36で反射した光のうち、第一領域41内のn型半導体層35の上面に向けて進行するものも存在する場合があるが、この光の一部が第一領域41内に形成された凹凸形状38で散乱し、外部に取り出されることが考えられる。これらの理由により、反射率の高い材料からなる電極36を有し、第一領域41内及び第二領域42内のn型半導体層35の上面に凹凸形状(38.39)を形成することで、光取り出し量を大きく向上させる効果が得られると考えられる。
On the other hand, in the case of the element of Example 3 having the electrode 36 made of a material having high reflectivity and having the uneven shape 39 on the upper surface of the n-type semiconductor layer 35 in the second region 42, it is incident on the electrode 36. Even if the amount of light to be increased increases, most of the light is reflected by the electrode 36. A part of this light is extracted through the surface of the uneven shape 39 and the side surface (slope) of the step of the n-type semiconductor layer 35. In addition, some of the light reflected by the electrode 36 may travel toward the upper surface of the n-type semiconductor layer 35 in the first region 41, but part of this light is in the first region 41. It is considered that the concavo-convex shape formed is scattered and taken out to the outside. For these reasons, by having the electrode 36 made of a highly reflective material and forming an uneven shape (38.39) on the upper surface of the n-type semiconductor layer 35 in the first region 41 and the second region 42. It is considered that the effect of greatly improving the light extraction amount can be obtained.
図6E及び図6Fの結果は、上記の考察に合致していると思われる。すなわち、図6Eの結果より、第一領域41内のn型半導体層35の上面に凹凸形状38を形成した実施例2と参考例2の素子を比較すると、高反射材料で構成される電極36を有する実施例2の方が、反射率の低い材料(Au)で構成される電極98を有する参考例2よりも光取り出し効率が向上している。また、図6Fの結果より、第一領域41内及び第二領域42内のn型半導体層35の上面に凹凸形状(38,39)を形成した実施例3と参考例3の素子を比較すると、高反射材料で構成される電極36を有する実施例3の方が、反射率の低い材料(Au)で構成される電極98を有する参考例3よりも光取り出し効率が向上している。
The results in FIGS. 6E and 6F appear to be consistent with the above considerations. That is, from the result of FIG. 6E, when comparing the element of Example 2 and the reference example 2 in which the concavo-convex shape 38 is formed on the upper surface of the n-type semiconductor layer 35 in the first region 41, the electrode 36 made of a highly reflective material. The light extraction efficiency is improved in the second example having the above-mentioned reference example 2 having the electrode 98 made of a material (Au) having a low reflectance. Further, from the result of FIG. 6F, when the element of Example 3 and the reference example 3 in which the uneven shape (38, 39) is formed on the upper surface of the n-type semiconductor layer 35 in the first region 41 and the second region 42 is compared. In Example 3, which has the electrode 36 made of a highly reflective material, the light extraction efficiency is improved over the reference example 3 having the electrode 98 made of a material (Au) having a low reflectance.
[別実施形態]
以下、別実施形態の構成について説明する。 [Another embodiment]
Hereinafter, the configuration of another embodiment will be described.
以下、別実施形態の構成について説明する。 [Another embodiment]
Hereinafter, the configuration of another embodiment will be described.
〈1〉 図1~図3では、いずれもn型半導体層35の上面に一つの電極36を備える構成が図示されている。しかし、電極36はn型半導体層35の上面に複数設けられていても構わない。このとき、電流を基板11の面に平行な方向に拡げる目的で、電極36に対して基板11の面に直交する方向に対向する位置に絶縁層22を備える構成としても構わない(図7参照)。
<1> FIGS. 1 to 3 each show a configuration in which one electrode 36 is provided on the upper surface of the n-type semiconductor layer 35. However, a plurality of electrodes 36 may be provided on the upper surface of the n-type semiconductor layer 35. At this time, for the purpose of spreading the current in a direction parallel to the surface of the substrate 11, the insulating layer 22 may be provided at a position facing the electrode 36 in a direction orthogonal to the surface of the substrate 11 (see FIG. 7). ).
なお、図7に示す半導体発光素子1を製造する場合には、ステップS2の終了後、例えばSiO2を膜厚200nm程度成膜して絶縁層22を形成した後に、ステップS3を実行すればよい。このとき、ステップS3では、p型半導体層31及び絶縁層22の上面を覆うように導電層20を形成すればよい。なお、絶縁層22は、絶縁性材料であればよく、SiO2の他、SiN、Al2O3で構成しても構わない。
In the case of manufacturing the semiconductor light emitting device 1 shown in FIG. 7, after step S < b > 2 , for example, after forming SiO 2 with a film thickness of about 200 nm to form the insulating layer 22, step S < b > 3 may be executed. . At this time, in step S <b> 3, the conductive layer 20 may be formed so as to cover the upper surfaces of the p-type semiconductor layer 31 and the insulating layer 22. The insulating layer 22 only needs to be an insulating material, and may be composed of SiN or Al 2 O 3 in addition to SiO 2 .
この絶縁層22は、ステップS7に係る素子分離時のエッチングストッパー層としても機能させることができる。
The insulating layer 22 can also function as an etching stopper layer at the time of element isolation according to step S7.
なお、図7に示す半導体発光素子は、図1に示す第一実施形態の半導体発光素子において、複数の電極36及び絶縁層22を複数備える構成とした。しかし、図2に示す第二実施形態の半導体発光素子や図3に示す半導体発光素子において、同様に複数の電極36及び絶縁層22を備える構成としても構わない。
Note that the semiconductor light emitting device shown in FIG. 7 is configured to include a plurality of electrodes 36 and a plurality of insulating layers 22 in the semiconductor light emitting device of the first embodiment shown in FIG. However, the semiconductor light emitting device of the second embodiment shown in FIG. 2 and the semiconductor light emitting device shown in FIG. 3 may be configured to include the plurality of electrodes 36 and the insulating layer 22 similarly.
〈2〉 上述した実施形態では、基板11に近い側をp型半導体層31とし、n型半導体層35側から光を取り出す構成について説明したが、n型半導体層35とp型半導体層31の位置が反転した構成であっても構わない。この場合、p型半導体層31は、第一領域41内の厚みよりも第二領域42内の厚みが厚く、第二領域42内における高さ位置が、第一領域41内における高さ位置よりも高い。そして、第二領域42内のp型半導体層31の上面に電極36が形成されている。
<2> In the above-described embodiment, the configuration in which the side close to the substrate 11 is the p-type semiconductor layer 31 and light is extracted from the n-type semiconductor layer 35 side has been described, but the n-type semiconductor layer 35 and the p-type semiconductor layer 31 The configuration may be reversed. In this case, the p-type semiconductor layer 31 is thicker in the second region 42 than in the first region 41, and the height position in the second region 42 is higher than the height position in the first region 41. Is also expensive. An electrode 36 is formed on the upper surface of the p-type semiconductor layer 31 in the second region 42.
1 : 本発明の半導体発光素子
2A~2G : 光源
11 : 基板
20 : 導電層
21 : 反射電極(第二電極)
22 : 絶縁層
30 : 半導体層
31 : p型半導体層
33 : 活性層
35 : n型半導体層
36 : 電極(第一電極)
38,39 : 凹凸形状
41 : 第一領域
42 : 第二領域
90 : 従来の半導体発光素子
91 : 基板
92 : 導電層
93 : 反射電極
94 : 半導体層
95 : p型半導体層
96 : 活性層
97 : n型半導体層
98 : n側電極
1: Semiconductor light emittingdevice 2A to 2G of the present invention: Light source 11: Substrate 20: Conductive layer 21: Reflective electrode (second electrode)
22: insulating layer 30: semiconductor layer 31: p-type semiconductor layer 33: active layer 35: n-type semiconductor layer 36: electrode (first electrode)
38, 39: Uneven shape 41: First region 42: Second region 90: Conventional semiconductor light emitting device 91: Substrate 92: Conductive layer 93: Reflective electrode 94: Semiconductor layer 95: P-type semiconductor layer 96: Active layer 97: n-type semiconductor layer 98: n-side electrode
2A~2G : 光源
11 : 基板
20 : 導電層
21 : 反射電極(第二電極)
22 : 絶縁層
30 : 半導体層
31 : p型半導体層
33 : 活性層
35 : n型半導体層
36 : 電極(第一電極)
38,39 : 凹凸形状
41 : 第一領域
42 : 第二領域
90 : 従来の半導体発光素子
91 : 基板
92 : 導電層
93 : 反射電極
94 : 半導体層
95 : p型半導体層
96 : 活性層
97 : n型半導体層
98 : n側電極
1: Semiconductor light emitting
22: insulating layer 30: semiconductor layer 31: p-type semiconductor layer 33: active layer 35: n-type semiconductor layer 36: electrode (first electrode)
38, 39: Uneven shape 41: First region 42: Second region 90: Conventional semiconductor light emitting device 91: Substrate 92: Conductive layer 93: Reflective electrode 94: Semiconductor layer 95: P-type semiconductor layer 96: Active layer 97: n-type semiconductor layer 98: n-side electrode
Claims (4)
- n型半導体層、p型半導体層、及び前記n型半導体層と前記p型半導体層との間に配置された活性層を含む半導体層と、
前記半導体層の面のうち、第一面に接触して形成された第一電極と、
前記半導体層の面のうち、前記第一面とは反対側の第二面に接触して形成された第二電極とを有し、
前記半導体層は、前記第一面側において、第一領域と当該第一領域よりも高さ位置の高い第二領域とを有しており、
前記第一電極は、前記半導体層の前記第二領域内に形成されており、前記活性層から放出される光に対して高反射率を示す材料で構成されていることを特徴とする半導体発光素子。 a semiconductor layer including an n-type semiconductor layer, a p-type semiconductor layer, and an active layer disposed between the n-type semiconductor layer and the p-type semiconductor layer;
Of the surfaces of the semiconductor layer, a first electrode formed in contact with the first surface;
Of the surface of the semiconductor layer, having a second electrode formed in contact with the second surface opposite to the first surface,
The semiconductor layer has, on the first surface side, a first region and a second region having a height position higher than the first region,
The first electrode is formed in the second region of the semiconductor layer, and is made of a material exhibiting a high reflectance with respect to light emitted from the active layer. element. - 前記半導体層は、前記第一面側において、前記第一領域と前記第二領域のうちの少なくともいずれか一方の領域内において、表面に凹凸形状を有していることを特徴とする請求項1に記載の半導体発光素子。 2. The semiconductor layer has a concavo-convex shape on a surface thereof in at least one of the first region and the second region on the first surface side. The semiconductor light-emitting device described in 1.
- 前記半導体層は、前記第一面側において、前記第一領域及び前記第二領域の双方の領域内において、表面に凹凸形状を有していることを特徴とする請求項2に記載の半導体発光素子。 3. The semiconductor light emitting device according to claim 2, wherein the semiconductor layer has a concavo-convex shape on a surface in both the first region and the second region on the first surface side. 4. element.
- 前記半導体層は窒化物半導体層で構成され、
前記第一電極は、Al、Rh、Ag又はこれらの合金を含む材料で構成されていることを特徴とする請求項1~3のいずれか1項に記載の半導体発光素子。
The semiconductor layer is composed of a nitride semiconductor layer,
4. The semiconductor light emitting device according to claim 1, wherein the first electrode is made of a material containing Al, Rh, Ag, or an alloy thereof.
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