KR102471684B1 - Semiconductor device package - Google Patents
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Abstract
실시 예는 기판; 및 상기 기판 상의 중앙에 이격 배치되는 복수 개의 반도체 구조물을 포함하고, 상기 반도체 구조물은, 상기 기판 상에 배치되고, 제1 도전형 반도체층; 제2 도전형 반도체층; 및 상기 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하고, 상기 제1 도전형 반도체층의 최외측면의 최대 높이와 인접한 반도체 구조물 사이의 이격 거리의 길이 비는 1:3 내지 1:60인 반도체 소자 패키지를 개시한다.An embodiment is a substrate; and a plurality of semiconductor structures spaced apart from each other in the center of the substrate, wherein the semiconductor structure is disposed on the substrate, and includes a first conductivity-type semiconductor layer; a second conductivity type semiconductor layer; and an active layer disposed between the first conductivity-type semiconductor layer and the second conductivity-type semiconductor layer, wherein a length ratio of a maximum height of an outermost surface of the first conductivity-type semiconductor layer to a separation distance between adjacent semiconductor structures is 1 :3 to 1:60 semiconductor device package is disclosed.
Description
실시 예는 반도체 소자 패키지에 관한 것이다.The embodiment relates to a semiconductor device package.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.Semiconductor devices including compounds such as GaN and AlGaN have many advantages, such as having a wide and easily adjustable band gap energy, and can be used in various ways such as light emitting devices, light receiving devices, and various diodes.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.In particular, light emitting devices such as light emitting diodes or laser diodes using group 3-5 or group 2-6 compound semiconductor materials of semiconductors are developed in thin film growth technology and device materials to produce red, green, Various colors such as blue and ultraviolet can be realized, and white light with high efficiency can be realized by using fluorescent materials or combining colors. , safety, and environmental friendliness.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.In addition, when light receiving devices such as photodetectors or solar cells are manufactured using group 3-5 or group 2-6 compound semiconductor materials, photocurrent is generated by absorbing light in various wavelength ranges through the development of device materials. By doing so, it is possible to use light in a wide range of wavelengths from gamma rays to radio wavelengths. In addition, it has the advantages of fast response speed, safety, environmental friendliness, and easy control of element materials, so that it can be easily used in power control or ultra-high frequency circuits or communication modules.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.Accordingly, the semiconductor device can replace a transmission module of an optical communication means, a light emitting diode backlight that replaces a Cold Cathode Fluorescence Lamp (CCFL) constituting a backlight of an LCD (Liquid Crystal Display) display device, and can replace a fluorescent lamp or an incandescent bulb. Applications are expanding to white light emitting diode lighting devices, automobile headlights and traffic lights, and sensors that detect gas or fire. In addition, applications of semiconductor devices can be expanded to high-frequency application circuits, other power control devices, and communication modules.
자동차 헤드 라이트의 경우, 다수의 발광 소자(칩)를 패키지로 구성하여 사용될 수 있다. 특히, 최근에는 다수의 칩의 독립 점등이 가능한 헤드 라이트에 대한 관심이 높아지고 있는 추세이다. In the case of automobile headlights, a plurality of light emitting elements (chips) may be used as a package. In particular, interest in headlights capable of independently lighting a plurality of chips has recently been increasing.
이 때, 다수의 칩을 하나의 광원처럼 보이게 하기 위하여 칩 간격을 최소화해야 하나, 광 관섭 등의 문제가 발생할 수 있다. 또한, 크기가 작은 복수 개의 칩을 배치하므로, 각 칩 별로 온/오프 제어 시 명암비가 개선되기 어려운 문제가 존재한다.At this time, although the chip spacing should be minimized to make the plurality of chips look like one light source, problems such as light interference may occur. In addition, since a plurality of small-sized chips are disposed, it is difficult to improve the contrast ratio during on/off control for each chip.
실시 예는 명암비가 개선된 반도체 소자 패키지를 제공한다.An embodiment provides a semiconductor device package with an improved contrast ratio.
또한, 전류 스프레딩이 개선된 반도체 소자 패키지를 제공한다.In addition, a semiconductor device package having improved current spreading is provided.
실시 예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.The problem to be solved in the embodiment is not limited thereto, and it will be said that the solution to the problem described below or the purpose or effect that can be grasped from the embodiment is also included.
실시예에 따른 반도체 소자 패키지는 기판; 및 상기 기판 상의 중앙에 이격 배치되는 복수 개의 반도체 구조물을 포함하고, 상기 반도체 구조물은, 상기 기판 상에 배치되고, 제1 도전형 반도체층; 제2 도전형 반도체층; 및 상기 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하고, 상기 제1 도전형 반도체층의 최외측면의 최대 높이와 인접한 반도체 구조물 사이의 이격 거리의 길이 비는 1:3 내지 1:60이다.A semiconductor device package according to an embodiment includes a substrate; and a plurality of semiconductor structures spaced apart from each other in the center of the substrate, wherein the semiconductor structure is disposed on the substrate, and includes a first conductivity-type semiconductor layer; a second conductivity type semiconductor layer; and an active layer disposed between the first conductivity-type semiconductor layer and the second conductivity-type semiconductor layer, wherein a length ratio of a maximum height of an outermost surface of the first conductivity-type semiconductor layer to a separation distance between adjacent semiconductor structures is 1 :3 to 1:60.
상기 반도체 구조물은,The semiconductor structure,
가장자리에 상기 제2 도전형 반도체층의 측면, 상기 활성층의 측면 및 상기 제1 도전형 반도체층의 저면이 노출되는 채널층을 더 포함할 수 있다.The channel layer may further include a side surface of the second conductivity-type semiconductor layer, a side surface of the active layer, and a bottom surface of the first conductivity-type semiconductor layer exposed at an edge.
상기 제1 도전형 반도체층의 최외측면의 최대 높이와 상기 제1 도전형 반도체층의 상면에서 상기 활성층의 상면까지의 높이가 상이할 수 있다.A maximum height of an outermost surface of the first conductivity-type semiconductor layer may be different from a height from a top surface of the first conductivity-type semiconductor layer to a top surface of the active layer.
상기 제1 도전형 반도체층의 상면은, 제1 면, 상기 제1 면 하부에 배치되는 제2 면 및 상기 제1 면과 상기 제2 면에 위치하는 경사면을 포함하고, 상기 제1 도전형 반도체층의 저면에서 상기 제1 면까지의 높이는 상기 제1 도전형 반도체층의 저면에서 상기 제2 면까지의 높이보다 클 수 있다.The upper surface of the first conductivity-type semiconductor layer includes a first surface, a second surface disposed under the first surface, and an inclined surface disposed on the first surface and the second surface, and A height from the bottom surface of the layer to the first surface may be greater than a height from the bottom surface of the first conductivity type semiconductor layer to the second surface.
상기 기판과 상기 복수 개의 반도체 구조물 사이에 배치되어 상기 제1 도전형 반도체층과 전기적으로 연결되는 복수 개의 제1 배선 라인; 상기 기판과 상기 복수 개의 반도체 구조물 사이에 배치되어 상기 제2 도전형 반도체층과 전기적으로 연결되는 복수 개의 제2 배선 라인; 상기 제1 배선 라인과 제2 배선 라인 사이에 배치되는 제1 절연층; 상기 제1 배선 라인과 각각 전기적으로 연결되는 복수 개의 제1 패드; 및 상기 제2 배선 라인과 각각 전기적으로 연결되는 복수 개의 제2 패드를 포함할 수 있다.a plurality of first wiring lines disposed between the substrate and the plurality of semiconductor structures and electrically connected to the first conductivity type semiconductor layer; a plurality of second wiring lines disposed between the substrate and the plurality of semiconductor structures and electrically connected to the second conductivity type semiconductor layer; a first insulating layer disposed between the first wiring line and the second wiring line; a plurality of first pads electrically connected to the first wiring line; and a plurality of second pads electrically connected to the second wiring line, respectively.
상기 제1 배선 라인은, 상기 활성층, 제2 도전형 반도체층 및 제1 절연층을 관통하여 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 관통부; 및 상기 기판의 가장자리부로 연장되는 제1 끝단부를 포함하고,The first wiring line may include a first through portion electrically connected to the first conductive semiconductor layer by passing through the active layer, the second conductive semiconductor layer, and the first insulating layer; And a first end portion extending to the edge portion of the substrate,
상기 제2 배선 라인은, 상기 기판의 가장자리부로 연장되는 제2 끝단부를 포함할 수 있다.The second wiring line may include a second end extending to an edge of the substrate.
상기 복수 개의 제1 패드 및 상기 제2 패드는 상기 기판의 가장자리부를 따라 배치되고, The plurality of first pads and the second pads are disposed along an edge portion of the substrate,
상기 복수 개의 반도체 구조물는 상기 복수 개의 제1 패드 및 상기 제2 패드의 중앙에 배치될 수 있다.The plurality of semiconductor structures may be disposed at the center of the plurality of first pads and the second pads.
상기 기판과 반도체 구조물 사이에서 상기 제1 도전형 반도체층 및 제2 도전형 반도체층의 일부를 노출시키도록 배치되는 채널층을 더 포함할 수 있다.A channel layer disposed between the substrate and the semiconductor structure to expose portions of the first conductivity type semiconductor layer and the second conductivity type semiconductor layer may be further included.
상기 제1 전극은 상기 채널층에 의하여 노출된 상기 제1 도전형 반도체층에 배치되고, 상기 제2 전극은 상기 채널층에 의하여 노출된 상기 제2 도전형 반도체층 상에 각각 배치될 수 있다.The first electrode may be disposed on the first conductivity-type semiconductor layer exposed by the channel layer, and the second electrode may be disposed on the second conductivity-type semiconductor layer exposed by the channel layer.
실시예에 따른 표시 장치는 기판; 상기 기판 상의 중앙에 이격 배치되는 복수 개의 반도체 구조물, 상기 기판과 상기 복수 개의 반도체 구조물 사이에 배치되어 제1 도전형 반도체층과 전기적으로 연결되는 복수 개의 제1 배선 라인; 및 상기 기판과 상기 복수 개의 반도체 구조물 사이에 배치되어 제2 도전형 반도체층과 전기적으로 연결되는 복수 개의 제2 배선 라인을 포함하는 반도체 소자 패키지; 상기 복수 개의 제1 배선 전극과 연결된 복수 개의 데이터 라인; 상기 복수 개의 제2 배선 전극과 연결된 복수 개의 스캔 라인; 복수 개의 데이터 라인과 연결되어 제1 제어 신호를 제공하는 제1 구동부; 복수 개의 스캔 라인과 연결되어 제2 제어 신호를 제공하는 제2 구동부; 및 입력 데이터에 따라 시분할 개수를 결정하여 상기 제1 구동부 및 상기 제2 구동부에 상기 제1 제어 신호 및 제2 제어 신호를 제공하는 컨트롤러;를 포함하고, 상기 반도체 구조물은, 상기 기판 상에 배치되고, 상기 제1 도전형 반도체층; 상기 제2 도전형 반도체층; 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하고,A display device according to an embodiment includes a substrate; a plurality of semiconductor structures spaced apart from each other in the center of the substrate, and a plurality of first wiring lines disposed between the substrate and the plurality of semiconductor structures and electrically connected to the first conductivity type semiconductor layer; and a plurality of second wiring lines disposed between the substrate and the plurality of semiconductor structures and electrically connected to the second conductive semiconductor layer; a plurality of data lines connected to the plurality of first wiring electrodes; a plurality of scan lines connected to the plurality of second wire electrodes; A first driver connected to a plurality of data lines to provide a first control signal; a second driver connected to the plurality of scan lines to provide a second control signal; And a controller determining the number of time divisions according to input data and providing the first control signal and the second control signal to the first driver and the second driver, wherein the semiconductor structure is disposed on the substrate , the first conductivity type semiconductor layer; the second conductivity type semiconductor layer; and an active layer disposed between the first conductivity type semiconductor layer and the second conductivity type semiconductor layer,
상기 제1 도전형 반도체층의 최외측면의 최대 높이와 인접한 반도체 구조물 사이의 이격 거리의 길이 비는 1:3 내지 1:60이다.The length ratio of the maximum height of the outermost surface of the first conductivity-type semiconductor layer and the separation distance between adjacent semiconductor structures is 1:3 to 1:60.
실시 예에 따르면, 명암비가 개선된 반도체 소자 패키지를 구현할 수 있다.According to the exemplary embodiment, a semiconductor device package having an improved contrast ratio may be implemented.
또한, 전류 스프레딩이 개선된 반도체 소자 패키지를 제작할 수 있다.In addition, a semiconductor device package with improved current spreading can be manufactured.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.Various advantageous advantages and effects of the present invention are not limited to the above description, and will be more easily understood in the process of describing specific embodiments of the present invention.
도 1는 실시 예에 따른 반도체 소자 패키지의 단면도이고,
도 2은 실시예에 따른 반도체 소자 패키지의 평면도이고,
도 3은 도 2에서 MM'의 단면도이고,
도 4는 도 4에서 K의 확대도이고,
도 5는 도 4에서 L의 확대도이고,
도 6은 반도체 구조물의 측면의 최대 높이에 따른 명암비를 나타내는 그래프이고,
도 7은 인접한 반도체 구조물 사이의 이격 거리에 따른 명암비를 도시한 그래프이고,
도 8은 도 2에서 제1 배선 라인을 도시한 도면이고,
도 9는 도 2에서 제2 배선 라인을 도시한 도면이고,
도 10은 다른 실시예에 따른 반도체 소자 패키지의 단면도이고,
도 11은 실시예에 따른 표시 장치를 도시한 개념도이고,
도 12a 내지 도 12는 실시예에 따른 반도체 소자 패키지의 제조 방법을 나타내는 도면이다.1 is a cross-sectional view of a semiconductor device package according to an embodiment;
2 is a plan view of a semiconductor device package according to an embodiment;
3 is a cross-sectional view of MM′ in FIG. 2;
Figure 4 is an enlarged view of K in Figure 4,
5 is an enlarged view of L in FIG. 4,
6 is a graph showing a contrast ratio according to the maximum height of a side surface of a semiconductor structure;
7 is a graph showing a contrast ratio according to a separation distance between adjacent semiconductor structures;
8 is a diagram showing a first wiring line in FIG. 2;
9 is a diagram showing a second wiring line in FIG. 2;
10 is a cross-sectional view of a semiconductor device package according to another embodiment,
11 is a conceptual diagram illustrating a display device according to an exemplary embodiment;
12A to 12 are diagrams illustrating a method of manufacturing a semiconductor device package according to an exemplary embodiment.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. Since the present invention can make various changes and have various embodiments, specific embodiments are illustrated and described in the drawings. However, this is not intended to limit the present invention to specific embodiments, and should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention.
제2, 제1 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제2 구성요소는 제1 구성요소로 명명될 수 있고, 유사하게 제1 구성요소도 제2 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수 개의 관련된 기재된 항목들의 조합 또는 복수 개의 관련된 기재된 항목들 중의 어느 항목을 포함한다. Terms including ordinal numbers such as second and first may be used to describe various components, but the components are not limited by the terms. These terms are only used for the purpose of distinguishing one component from another. For example, a second element may be termed a first element, and similarly, a first element may be termed a second element, without departing from the scope of the present invention. The term and/or includes a combination of a plurality of related recited items or any one of a plurality of related recited items.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. It is understood that when an element is referred to as being "connected" or "connected" to another element, it may be directly connected or connected to the other element, but other elements may exist in the middle. It should be. On the other hand, when an element is referred to as “directly connected” or “directly connected” to another element, it should be understood that no other element exists in the middle.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수 개의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.Terms used in this application are only used to describe specific embodiments, and are not intended to limit the present invention. Expressions in the singular number include plural expressions unless the context clearly dictates otherwise. In this application, the terms "include" or "have" are intended to designate that there is a feature, number, step, operation, component, part, or combination thereof described in the specification, but one or more other features It should be understood that the presence or addition of numbers, steps, operations, components, parts, or combinations thereof is not precluded.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which the present invention belongs. Terms such as those defined in commonly used dictionaries should be interpreted as having a meaning consistent with the meaning in the context of the related art, and unless explicitly defined in the present application, they should not be interpreted in an ideal or excessively formal meaning. don't
이하, 첨부된 도면을 참조하여 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.Hereinafter, the embodiments will be described in detail with reference to the accompanying drawings, but the same or corresponding components regardless of reference numerals are given the same reference numerals, and overlapping descriptions thereof will be omitted.
본 실시예에 따른 반도체 소자는 발광소자일 수 있다.A semiconductor device according to this embodiment may be a light emitting device.
이러한 반도체 소자는 전자와 정공이 재결합함으로써 빛을 방출하게 되고, 이 빛의 파장은 물질 고유의 에너지 밴드갭에 의해서 결정될 수 있다. 그리고 방출되는 빛은 상기 물질의 조성에 따라 다를 수 있다.Such a semiconductor device emits light by recombination of electrons and holes, and the wavelength of this light may be determined by the energy band gap inherent in the material. Also, emitted light may vary depending on the composition of the material.
이하에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.Hereinafter, with reference to the accompanying drawings, embodiments of the present invention will be described in detail so that those skilled in the art can easily carry out the present invention.
본 실시예에 따른 반도체 소자는 발광소자일 수 있다.A semiconductor device according to this embodiment may be a light emitting device.
이러한 반도체 소자는 전자와 정공이 재결합함으로써 빛을 방출하게 되고, 이 빛의 파장은 물질 고유의 에너지 밴드갭에 의해서 결정될 수 있다. 그리고 방출되는 빛은 상기 물질의 조성에 따라 다를 수 있다.Such a semiconductor device emits light by recombination of electrons and holes, and the wavelength of this light may be determined by the energy band gap inherent in the material. Also, emitted light may vary depending on the composition of the material.
이하에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.Hereinafter, with reference to the accompanying drawings, embodiments of the present invention will be described in detail so that those skilled in the art can easily carry out the present invention.
도 1은 실시 예에 따른 반도체 소자 패키지의 단면도이다.1 is a cross-sectional view of a semiconductor device package according to an embodiment.
도 1을 참조하면, 실시예에 따른 반도체 소자 패키지(100)는 기판(170), 이격 배치되는 복수 개의 반도체 구조물(120)을 포함할 수 있다.Referring to FIG. 1 , a
그리고 반도체 소자 패키지(100)는 접합층(171), 채널층(130), 제1 전극(141), 제2 전극(142), 반사층(143), 제1 배선 라인(151), 제2 배선 라인(152), 제1 절연층(161), 제2 절연층(162), 패시베이션층(163) 및 제1 패드(181), 제2 패드(182)를 더 포함할 수 있다.The
여기서, 도 1은 설명의 편의를 위하여 제1 패드(181)와 제2 패드(182) 사이에 배치된 하나의 반도체 구조물(120)을 도시한 것으로 이하 설명한다. 그러나, 실질적으로는 도 2에 도시된 바와 같이 다수의 반도체 구조물(120, 도 1)이 기판(170) 상에 소정 간격으로 이격 배치되고, 제1 패드(181)와 제2 패드(182)는 기판(170)의 가장자리를 둘러싸도록 배치될 수 있다.Here, FIG. 1 shows one
먼저, 반도체 구조물(120)은 기판(170) 상에 배치될 수 있다. 기판(170)은 반도체 구조물(120)을 지지하는 역할을 할 수 있다. 기판(170)은 방열 특성을 갖는 재질을 포함할 수 있다. 따라서, 기판(170)을 통해 방열 특성이 향상될 수 있다. 예컨대, 기판(170)은 세라믹을 포함할 수 있으나, 이에 한정되는 것은 아니다. 특히, 기판(170)에 의하여 반도체 소자 패키지(100)의 제조 공정, 패키지 실장 및 열 방출이 용이하게 이루어지므로 장치의 신뢰성이 향상될 수 있다. 그러나 반드시 이에 한정하는 것은 아니고 기판(170)은 다양한 재질의 금속 기판일 수 있다.First, the
반도체 구조물(120)은 기판(170) 상에 배치될 수 있다. 반도체 구조물(120)은 제1 도전형 반도체층(121), 제2 도전형 반도체층(122) 및 제1 도전형 반도체층(121)과 제2 도전형 반도체층(122) 사이에 배치되는 활성층(123)을 포함할 수 있다. 도면에서는 제1 도전형 반도체층(121)이 상부를 향하고, 제2 도전형 반도체층(122)이 기판(170)을 향하도록 도시되었으나, 이에 한정되지 않는다.The
제1 도전형 반도체층(121)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체 중 적어도 하나로 구현될 수 있다. 제1 도전형 반도체층(121)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제1 도전형 반도체층(121)에는 제1 도펀트가 도핑될 수 있다. 제1 도펀트는 Si, Ge, Sn, Se, Te 등의 n형 도펀트일 수 있다. 즉, 제1 도전형 반도체층(121)은 n형 도펀트가 도핑된 n형 반도체층일 수 있다.The first conductivity
한편, 제1 도전형 반도체층(121) 상에는 요철 구조가 형성될 수 있다. 요철 구조는 반도체 구조물(120)의 광 추출 효율을 향상시킬 수 있다.Meanwhile, a concavo-convex structure may be formed on the first conductivity-
제2 도전형 반도체층(122)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체 중 적어도 하나로 구현될 수 있다. 제2 도전형 반도체층(122)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제2 도전형 반도체층(122)에는 제2 도펀트가 도핑될 수 있다. 제2 도펀트는 Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트일 수 있다. 즉, 제2 도전형 반도체층(122)은 p형 도펀트가 도핑된 p형 반도체층일 수 있다.The second conductivity
활성층(123)은 제1 도전형 반도체층(121) 및 제2 도전형 반도체층(122) 사이에 배치될 수 있다. 활성층(123)은 제1 도전형 반도체층(121)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(122)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(123)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 빛을 생성할 수 있다.The
활성층(123)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으나, 이것으로 본 발명을 한정하지는 않는다. 활성층(123)이 우물 구조로 형성되는 경우, 활성층(123)의 우물층/장벽층은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 우물층은 장벽층의 밴드 갭보다 작은 밴드 갭을 갖는 물질로 형성될 수 있다.The
그리고 접합층(171)은 기판(170)과 반도체 구조물(120)을 접합할 수 있다. 다시 말해서, 반도체 구조물(120) 및 반도체 구조물(120) 하부에 위치한 구조물들은 접합층(171)에 의하여 기판(170) 상에 배치될 수 있다. 접합층(171)은 AuSn, NiSn, AuIn, CuSn, SiO2 및 레진 중 적어도 하나로 선택될 수 있으나, 이에 한정되지 않는다. 예컨대, 접합층(171)은 베리어 금속 또는 본딩 금속 등을 포함하며, 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 또는 Ta 중 적어도 하나를 포함할 수 있다. Also, the
한편, 반도체 구조물(120)은 일정 깊이를 갖는 제1 리세스(R1)을 포함할 수 있다. 구체적으로, 제1 리세스(R1)는 제2 도전형 반도체층(122), 활성층(123)을 관통하여 제1 도전형 반도체층(121)의 일부 영역까지를 메사 식각하여 형성될 수 있다. 이에, 제1 도전형 반도체층(121)의 일부가 노출될 수 있다. 따라서, 제1 리세스(R1)를 통해 제1 전극(141) 및 제1 배선 라인(151)이 제1 도전형 반도체층(121)과 전기적으로 연결될 수 있다.Meanwhile, the
채널층(130)은 반도체 구조물(120) 하부 일부 영역 배치될 수 있다. 또한, 채널층(130)은 각 반도체 구조물(120) 하부의 가장자리를 둘러싸도록 배치될 수 있다. 그리고 채널층(130)은 제1 리세스(R1) 하에 일부 배치될 수도 있다. 또한, 채널층(130)은 기판(170)과 반도체 구조물(120) 사이에 배치될 수 있다. The
구체적으로, 채널층(130)은 제1 리세스(R1) 및 제1 리세스(R1)에 의해 노출된 활성층(123)의 측면, 제1 도전형 반도체층(121)의 일부 및 제2 도전형 반도체층(122)의 일부를 덮을 수 있다.Specifically, the
구체적으로, 채널층(130)은 제1 리세스(R1) 내에서 제1 도전형 반도체층(121)의 측면이 노출되도록 배치될 수 있으며, 측면과 접하며 저면이 노출되도록 배치될 수 있다. 마찬가지로, 채널층(130)은 제2 도전형 반도체층(122)의 일부가 노출되도록 배치될 수 있으며, 예컨대 제2 도전형 반도체층(122)의 측면이 노출될 수 있다. 또한, 채널층(130)은 인접한 반도체 구조물(120) 사이, 반도체 구조물(120)과 연결된 제1 패드(181) 사이, 반도체 구조물(120)가 연결된 제2 패드(182) 사이에 배치되어, 채널층(130)은 제2 도전형 반도체층(122)의 일부를 덮을 수 있다. 예컨대, 채널층(130)은 제1 홀(H1)을 통해 제2 도전형 반도체층(122)의 일부를 노출시킬 수 있다.Specifically, the
채널층(130)은 절연물질로 이루어질 수 있다. 구체적으로, 채널층(130)은 비전도성인 산화물이나 질화물로 이루어질 수 있다. 예를 들어, 채널층(130)은 실리콘 산화물(SiO2)층, 실리콘 질화물(Si3N4)층, 산화 티타늄(TiOx) 또는 산화 알루미늄(Al2O3)층 중 선택된 하나로 구성될 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다.The
채널층(130)은 반도체 구조물(120)가 제1 배선 라인(151), 제2 배선 라인(152)을 통해서만 전기적으로 연결되고, 인접한 반도체 구조물(120)간에 구조적 절연을 제공할 수 있다. 또한, 채널층(130)은 채널층(130) 및 반도체 구조물(120) 하부에 배치된 제2 전극(142), 제1 절연층(161), 제2 절연층(162), 접합층(171) 및 기판(170) 등을 외부의 오염 물질 등으로부터 보호할 수 있다. 이로써, 채널층(130)은 반도체 구조물(120)에 대한 지지력이 개선되어, 제조 공정상 발생할 수 있는 손상으로부터 보호할 수 있다.The
제1 전극(141)은 제1 도전형 반도체층(121)과 전기적으로 연결되도록 제1 리세스(R1) 내에 배치될 수 있다. 그리고 제2 전극(142)은 제2 도전형 반도체층(122) 하부에 배치되어 제2 도전형 반도체층(122)과 전기적으로 연결될 수 있다.The
구체적으로, 제1 전극(141)은 제1 리세스(R1) 내에 배치될 수 있다. 그리고 제1 전극(141)은 제1 리세스(R1)에서 채널층(130)에 의해 노출된 영역에 배치될 수 있다. Specifically, the
제2 전극(142)은 제1 홀(H1)에서 채널층(130)에 의하여 노출된 제2 도전형 반도체층(122) 상에 배치될 수 있다. The
제1 전극(141)과 제2 전극(142)은 전기 전도성을 갖는 재질로 이루어질 수 있다. 또한, 제1 전극(141)과 제2 전극(142)은 반사율이 높은 물질로 형성될 수 있다. 예를 들어, 제1 전극(141)과 제2 전극(142)은 Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag, Pt 및 Au 등 중 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 이러한 경우, 반도체 구조물(120)로부터 생성된 광이 제1 전극(141), 제2 전극(142)에서 반사되어 상부를 향하여 출사될 수 있다. 이로서, 반도체 구조물의 광추출 효율이 향상될 수 있다. 그러나 반드시 이러한 재질에 한정하는 것은 아니다.The
또한, 제1 전극(141)과 제2 전극(142)은 오믹 접합을 위한 다양한 재료가 포함될 수도 있다.Also, the
반사층(143)은 제2 전극(142) 하부에 배치될 수 있다. 반사층(143)은 전기전도성을 가지는 재질로 이루어질 수 있다. 또한, 반사층(143)은 고반사율을 갖는 금속 재질로 형성될 수 있다. 예컨대, 반사층(143)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Cu, Au, Hf 중 적어도 하나를 포함하는 금속 또는 합금으로 형성될 수 있다. 또한, 반사층(143)은 상기 금속 또는 합금으로 이루어질 수 있다. 예컨대, 반사층(143)은 Ag, Al, Ag-Pd-Cu 합금, 또는 Ag-Cu 합금 중 적어도 어느 하나를 포함할 수 있으나, 이러한 재질에 한정되는 것은 아니다. The
제1 절연층(161)은 반도체 소자 패키지(100)의 구성들을 보호하고, 인접한 구성들 사이를 전기적으로 절연시킬 수 있다. 제1 절연층(161)은 투과율이 높은 절연층을 사용할 수 있다. 예를 들어, 제1 절연층(161)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, TiO2, ZrO2, Si3N4, Al2O3, AlN 및 MgF2 중 선택된 어느 하나로 형성될 수 있으나, 이러한 재질에 한정되는 것은 아니다. 제1 절연층(161)은 제1 전극(141)을 일부 덮어, 제1 전극(141)의 일부 영역을 노출시킬 수 있다. 그리고 제1 절연층(161)은 제2 전극(142), 채널층(130) 및 제2 배선 라인(152) 하부에 배치되어, 제2 전극(142)과 채널층(130)을 덮을 수 있다. 이러한 구성에 의하여, 제1 절연층(161)은 제1 배선 라인(151)과 제2 배선 라인(152) 사이의 전기적 절연을 제공할 수 있다.The first insulating
제2 절연층(162)은 제1 절연층(161) 및 제1 배선 라인(151) 하부에 배치될 수 있다. 제2 절연층(162)은 제1 배선 라인(151)과 제1 절연층(161)을 덮을 수 있다. 이러한 구성에 의하여, 제2 절연층(162)은 제1 배선 라인(151)을 외부와 전기적으로 절연하면서, 오염 물질로부터 보호할 수 있다. 이로서, 제2 절연층(162)은 반도체 소자 패키지의 신뢰성을 개선할 수 있다.The second
패시베이션층(163)은 반도체 소자 패키지 상부에 배치될 수 있다. 즉, 패시베이션층(163)은 반도체 구조물(120)의 상부에 배치될 수 있으며, 구체적으로 제1 도전형 반도체층(121) 상에 배치될 수 있다. 또한, 제1 도전형 반도체층(121)이 요철 구조인 경우에, 제1 도전형 반도체층(121) 상에 배치된 패시베이션층(163)은 제1 도전형 반도체층(121)과 마찬가지로 요철 구조를 가질 수 있다.The
패시베이션층(163)은 반도체 소자 패키지(100) 상면에 배치될 수 있으나, 이에 한정되는 것은 아니다. 예컨대, 제1 패드(181)와 제2 패드(182)는 각각 제2-1 홀(H2-1)과 제2-2 홀(H2-2)을 통해 일부가 패시베이션층(163)보다 상부에 배치될 수 있다.The
제1 배선 라인(151)은 제1 전극(141)과 전기적으로 연결될 수 있다. 제2 배선 라인(152)은 제2 전극(142)과 전기적으로 연결될 수 있다.The
제1 배선 라인(151)은 제1 전극(141)과 전기적으로 연결되어, 반도체 구조물(120)의 일측으로 연장되어 제1 패드(181)와 연결될 수 있다.The
또한, 제2 배선 라인(152)은 제2 전극(142)과 전기적으로 연결되어, 반도체 구조물(120)의 타측으로 연장되어 제2 패드(182)와 전기적으로 연결될 수 있다.In addition, the
제1 배선 라인(151)과 제2 배선 라인(152)은 기판(170) 상에서 서로 다른 방향으로 연장될 수 있다. 예컨대, 제1 배선라인(151)과 제2 배선 라인(152)은 연장되는 방향이 서로 수직할 수 있다. 이에 대해서는 이하 도 2에서 자세히 설명하겠다.The
그리고 구체적으로, 제2 배선 라인(152)은 반도체 구조물(120)과 기판(170)의 사이에 배치될 수 있다. 또한, 제2 배선 라인(152)은 제2 전극(142) 상에 배치되어, 제2 전극(142)와 전기적으로 연결될 수 있다. 제2 배선 라인(152)은 제2 전극(142)으로부터 반도체 구조물(120)의 외측면을 향하는 방향으로 연장될 수 있다. 예컨대, 제2 배선 라인(152)은 반도체 구조물(120)의 외측면보다 더 돌출되도록 연장된 제2 끝단부(152c)를 포함할 수 있다. 다시 말해서, 제2 배선 라인(152)의 일단부는 제2 전극(142)과 연결될 수 있다. 그리고 제2 배선 라인(152)의 제2 끝단부(152c)는 제2 배선 라인(152)의 일단부에서 기판(170)의 가장자리 방향으로 연장될 수 있다. 이로써, 제2 끝단부(152c)는 후술할 제2 패드(182)와 전기적으로 연결될 수 있다. 이 때, 제2 끝단부(152c)는 반도체 구조물(120)의 하부에서, 반도체 구조물(120)의 측면보다 더 돌출되어 배치될 수 있다. 이러한 구성에 의하여, 제2 배선 라인(152)은 반도체 구조물(120)의 측부에 배치된 제2 패드(182)와 용이하게 연결될 수 있다.And specifically, the
즉, 이하의 도 2에 도시된 바와 같이, 제2 배선 라인(152)의 제2 끝단부(152c)는 기판(170)의 가장자리를 향하여 반도체 구조물(120)의 가장자리보다 더 돌출되어 배치될 수 있다. 즉, 반도체 구조물(120)은 가장자리 부분이 식각되어 기판의 중심부(A, B, C, D 영역과 E, F 영역의 교차 영역)에만 배치될 수 있다. 따라서, 반도체 구조물(120)은 기판의 가장자리에 배치된 제2 끝단부(152c)를 노출시킬 수 있다. 제2 패드(182)는 채널층(130)을 관통하여 제2 패드(182)와 전기적으로 연결될 수 있다. 따라서, 제2 배선 라인(152)의 제2 끝단부(152c) 및 제2 패드(182)는 기판(170)의 가장자리에서 기판(170)의 두께 방향(Z축 방향)으로 서로 중첩될 수 있다. That is, as shown in FIG. 2 below, the
제1 배선 라인(151)은 반도체 구조물(120)과 기판(170)의 사이에서 제1 전극(141) 상에 배치될 수 있다. 또한, 제1 배선 라인(151)은 제1 전극(141)으로부터 반도체 구조물(120)의 가장자리를 향하는 방향으로 연장될 수 있다. The
그리고 제1 배선 라인(151)은 제1 관통부(151a), 제1 연결부(151b) 및 제1 끝단부(151c)를 포함할 수 있다. 제1 배선 라인(151)은 제1 절연층(161)에 의해 제2 배선 라인(152)과 이격 배치되고, 절연될 수 있다.Also, the
제1 관통부(151a)는 활성층(123), 제2 도전형 반도체층(122) 및 제1 절연층(161)을 관통할 수 있다. 또한, 제1 관통부(151a)는 제1 도전형 반도체층(121)을 일부 관통할 수 있다. The first through-
그리고 제1 관통부(151a)의 일단은 제1 전극(141)과 연결될 수 있다. 제1 관통부(151a)는 제1 전극(141)에서 기판(170)을 향해 연장될 수 있다. 제1 관통부(151a)의 타단은 제1 연결부(151b)의 일단과 연결될 수 있다. Also, one end of the first through
제1 연결부(151b)는 일단으로부터 제1 절연층(161)의 일면을 따라 기판(170)의 가장자리를 향해 연장될 수 있다. 제1 연결부(151b)의 타단은 제1 끝단부(151c)의 일단과 연결될 수 있다.The
제1 끝단부(151c)는 반도체 구조물(120)의 외측면보다 더 돌출될 수 있다. 즉, 제1 끝단부(151c)는 기판(170)의 가장자리를 향해 연장될 수 있다. 이에, 제1 끝단부(151c)는 일부가 기판(170)의 가장자리부(P1)와 두께 방향으로 중첩될 수 있다. 따라서, 제1 배선 라인(151)은 반도체 구조물(120)의 측부에 배치된 제1 패드(181)와 용이하게 연결될 수 있다.The
즉, 후술할 도 2에 도시된 바와 같이, 제1 배선 라인(151)의 제1 끝단부(151c)는 기판(170)의 가장자리를 향하여 반도체 구조물(120)의 테두리보다 더 돌출되어 배치될 수 있다. 따라서, 제1 배선 라인(151)의 제1 끝단부(151c), 채널층(130) 및 제1 패드(181)는 기판(170)의 가장자리에서 기판(170)과 수직인 방향으로 서로 중첩될 수 있다. That is, as shown in FIG. 2 to be described later, the
제1 패드(181) 및 제2 패드(182)는 기판(170) 상에서 반도체 구조물(120)과 이격되어 배치될 수 있다. 구체적으로, 제1 패드(181) 및 제2 패드(182)는 반도체 구조물(120)의 측부 또는 기판(170)의 가장자리에서 반도체 구조물(120)을 둘러싸도록 배치될 수 있다. The
제1 패드(181)는 제1 배선 라인(151) 및 제1 전극(141)을 통해 제1 도전형 반도체층(121)과 전기적으로 연결될 수 있다. 제2 패드(182)는 제2 배선 라인(152) 및 제2 전극(142)을 통해 제2 도전형 반도체층(122)과 전기적으로 연결될 수 있다.The
제1 패드(181)는 제1 영역(181a) 및 제2 영역(181b)을 포함할 수 있다. The
먼저, 제1 영역(181a)은 일단이 제1 끝단부(151c)의 타단과 연결될 수 있다. 제1 영역(181a)은 제1 절연층(161), 채널층(130) 및 패시베이션층(163)을 관통할 수 있다. First, one end of the
제2 영역(181b)은 패시베이션층(163)으로부터 돌출되도록 배치될 수 있다. 제1 패드(181)는 반도체 구조물(120)과 이격되어 배치될 수 있다. 특히, 제1 패드(181)는 반도체 구조물(120)의 측면 및 그 측면을 덮는 패시베이션층(163)과 이격되어 배치될 수 있으나, 이에 한정되는 것은 아니다.The
제2 패드(182)는 제1 영역(182a) 및 제2 영역(182b)을 포함할 수 있다. The
먼저, 제1 영역(182a)은 채널층(130) 및 패시베이션층(163)을 관통할 수 있다. 제1 영역(181a)은 일단이 제2 배선 라인(152)의 제2 끝단부(152c)의 타단과 연결될 수 있다.First, the
제2 영역(182a)은 일단이 제2 끝단부(152c)의 타단과 연결될 수 있다. 제2 영역(182b)은 패시베이션층(163)으로부터 돌출되도록 배치될 수 있다. 제2 패드(182)는 반도체 구조물(120)과 이격되어 배치될 수 있다. 특히, 제2 패드(182)는 반도체 구조물(120)의 측면 및 그 측면을 덮는 패시베이션층(163)과 이격되어 배치될 수 있다.One end of the
도 2은 실시예에 따른 반도체 소자 패키지의 평면도이고, 도 3은 도 2에서 MM'의 단면도이고, 도 4는 도 4에서 K의 확대도이고, 도 5는 도 4에서 L의 확대도이고, 도 6은 반도체 구조물의 측면의 최대 높이에 따른 명암비를 나타내는 그래프이고, 도 7은 인접한 반도체 구조물 사이의 이격 거리에 따른 명암비를 도시한 그래프이고, 도 8은 도 2에서 제1 배선 라인을 도시한 도면이고, 도 9는 도 2에서 제2 배선 라인을 도시한 도면이다.2 is a plan view of a semiconductor device package according to an embodiment, FIG. 3 is a cross-sectional view of MM' in FIG. 2 , FIG. 4 is an enlarged view of K in FIG. 4 , FIG. 5 is an enlarged view of L in FIG. 4 , 6 is a graph showing a contrast ratio according to the maximum height of a side surface of a semiconductor structure, FIG. 7 is a graph showing a contrast ratio according to a separation distance between adjacent semiconductor structures, and FIG. 8 is a graph showing a first wiring line in FIG. 2 FIG. 9 is a diagram showing the second wiring line in FIG. 2 .
도 2를 참조하면, 실시예에 따른 반도체 소자 패키지(100)는 하나의 기판(170) 상에 배치된 복수 개의 반도체 구조물(120)을 포함할 수 있다.Referring to FIG. 2 , a
구체적으로, 반도체 소자 패키지(100)는 기판(170) 상에 복수 개의 반도체 구조물(도 1에서 120), 복수 개의 제1 배선 라인(151-n), 복수 개의 제2 배선 라인(152-n), 복수 개의 제1 패드(181-n), 복수 개의 제2 패드(182-n)를 포함할 수 있다.Specifically, the
도 1에서는 설명의 편의를 위하여, 반도체 구조물(120), 제1 배선 라인(151), 제2 배선 라인(152) 및 제1 패드(181) 및 제2 패드(182)가 각각 하나씩 도시하여 설명하였다.In FIG. 1, for convenience of description, a
구체적으로, 복수 개의 제1 패드(181-n), 복수 개의 제2 패드(182-n)는 복수 개의 반도체 구조물(120)과 이격되어 배치될 수 있다. 복수 개의 제1 패드(181-n), 복수 개의 제2 패드(182-n)는 기판(170)의 가장자리부에 배치되어 복수 개의 반도체 구조물(120)을 둘러싸도록 배치될 수 있다.Specifically, the plurality of first pads 181 - n and the plurality of second pads 182 - n may be spaced apart from the plurality of
그리고 제1 배선 라인(151-n)은 반도체 구조물(120)과 복수 개의 제1 패드(181-n) 사이에 배치되어, 반도체 구조물(120)의 제1 도전형 반도체층과 복수 개의 제1 패드(181-n)를 전기적으로 연결할 수 있다.Also, the first wiring line 151-n is disposed between the
마찬가지로, 제2 배선 라인(152-n)은 반도체 구조물(120)과 복수 개의 제2 패드(182-n) 사이에 배치되어, 반도체 구조물(120)의 제2 도전형 반도체층과 복수 개의 제2 패드(182-n)을 전기적으로 연결할 수 있다.Similarly, the second wiring line 152-n is disposed between the
그리고 제1 패드(181-n)는 기판(170)의 가장자리부 중 상하부에 마주보도록 배치될 수 있다. 제2 패드(182-n)는 기판(170)의 가장자리부 중 좌우에 마주보도록 배치될 수 있다. 그러나, 경우에 따라, 제1 패드(181-n)와 제2 패드(182-n)의 위치 및 배치 구조는 변경될 수 있다.In addition, the first pads 181 - n may be disposed to face upper and lower edges of the
먼저, 기판(170)은 중앙부(A, B, C, D)와 가장자리부(P1)로 구획될 수 있다. 예컨대, 중심부(A, B, C, D)는 기판의 중앙으로 반도체 구조물이 배치되는 영역일 수 있다. 또한, 중앙부(A, B, C, D)는 제1 배선 라인(151-n)과 제2 배선 라인(152-n)이 배치되어, 복수 개의 반도체 구조물과 전기적으로 연결될 수 있다.First, the
그리고 가장자리부(P1)는 중앙부(A, B, C, D) 이외의 영역으로 복수 개의 제1 패드(181-n), 복수 개의 제2 패드(182-n)이 배치될 수 있다. 또한, 가장자리부(P1)는 제1 배선 라인(151-n), 제2 배선 라인(152-n)이 일부 배치될 수 있다.In addition, a plurality of first pads 181-n and a plurality of second pads 182-n may be disposed in an area other than the center portions A, B, C, and D of the edge portion P 1 . In addition, a first wiring line 151-n and a second wiring line 152-n may be partially disposed in the edge portion P 1 .
이로써, 제1 배선 라인(151-n)과 제2 배선 라인(152-n)은 가장자리부(P1)에서 각각 제1 패드(181-n)과 제2 패드(182-n)와 전기적으로 연결되며, 두께 방향으로 중첩되는 영역을 포함할 수 있다.Thus, the first wiring line 151-n and the second wiring line 152-n are electrically connected to the first pad 181-n and the second pad 182-n at the edge portion P 1 , respectively. connected and may include overlapping regions in the thickness direction.
기판(170)에서 복수 개의 반도체 구조물은 중앙부에서 소정 간격 이격되어 배치될 수 있으며, 광을 방출할 수 있다. 여기서는 반도체 구조물(120)이 가로, 세로 모두 16개씩 배치된 것으로 도시되었으나, 이것으로 본 발명을 한정하는 것은 아니다. 그리고 각각의 반도체 구조물의 크기는 500㎛×500㎛ 이하일 수 있다. 즉, 가로와 세로의 길이가 각각 500㎛ 이하일 수 있다. 예를 들어, 반도체 구조물의 크기는 300㎛×300㎛, 250㎛×250㎛, 110㎛×110㎛일 수 있다. 보다 바람직하게, 개별 반도체 구조물의 가로와 세로 각각의 길이는 70㎛ 내지 80㎛일 수 있다. 그러나, 이것으로 본 발명을 한정하는 것은 아니다.In the
그리고 복수 개의 반도체 구조물에서 기판(170)의 상부에서부터 1-8 라인을 A 영역, 9-16 라인을 B 영역으로 정의한다. 또한, 복수 개의 반도체 구조물에서 좌측에서부터 1-8 라인을 C 영역, 9-16 라인을 D 영역으로 정의한다.And, in the plurality of semiconductor structures, lines 1-8 from the top of the
구체적으로, 도 3을 참조하면, 앞서 설명한 바와 같이 제2 끝단부(152c)는 반도체 구조물(120)의 측면의 연장선보다 더 외측으로 돌출될 수 있다. 그리고 제2 끝단부(152c)는 제2 패드(182-n)와 전기적으로 연결될 수 있다.Specifically, referring to FIG. 3 , as described above, the
한편, 제1 배선 라인(151-n) 및 제2 배선 라인(152-n)은 복수 개의 반도체 구조물(120)과 전기적으로 연결될 수 있다. 도면에서는 2개의 반도체 구조물(120)만을 도시하였으나, 실질적으로는 도 2와 같이 복수 개의 반도체 구조물(120)이 배치될 수 있다.Meanwhile, the first wiring line 151 - n and the second wiring line 152 - n may be electrically connected to the plurality of
그리고 제1 배선 라인(151-n) 중 제1 연결부(151b)는 기판(170)과 복수 개의 반도체 구조물(120)의 사이에서 제1 절연층(161)의 일면을 따라 배치될 수 있다. 그리고 제1 관통부(151a)는 각각의 반도체 구조물(120)로부터 연장되어 복수 개의 반도체 구조물(120)과 하나의 제1 연결부(151b)를 전기적으로 연결할 수 있다.Also, the
한편, 제1 배선 라인(151-n)은 최외곽에 배치된 하나의 반도체 구조물(120)의 하부로 4개씩 배치될 수 있다. Meanwhile, four first wiring lines 151-n may be disposed under one
또한, 하나의 제2 배선 라인(152-n)은 기판(170)과 복수 개의 반도체 구조물(120) 사이에서 복수 개의 제2 전극(142)의 일면을 따라 배치될 수 있다. In addition, one second wiring line 152-n may be disposed along one surface of the plurality of
먼저, 도 2를 참조하면, 복수 개의 제1 배선 라인(151-n, n≥1)은 기판(170)의 가장자리부(P1)에 배치될 수 있다. 이 때, 하나의 제1-n 배선 라인(151-n)은 8개의 반도체 구조물(120)과 전기적으로 연결될 수 있다. 이에 따라, 제1 배선 라인(151-n)은 기판(170)의 상하부에 각각 64개씩 배치될 수 있다. 즉, 하나의 반도체 구조물(120) 하부에 4개의 제1-n 배선 라인(151-n)이 배치될 수 있다. 그러나, 이것은 본 발명을 설명하기 위한 일 예일 뿐이며, 이것으로 본 발명을 한정하지는 않는다. 즉, 하나의 제1-n 배선 라인(151-n)에 연결된 반도체 구조물(120)의 개수 및 하나의 반도체 구조물(120)의 하부에 배치된 제1-n 배선 라인(151-n)의 개수는 변경될 수 있다. 이하에서는 설명의 편의를 위해 A 영역의 반도체 구조물(120)과 연결된 제1-n 배선 라인(151-n) 중 좌측으로부터 순서대로 제1-1 배선 라인(151-1), 제1-2 배선 라인(151-2), 및 제1-32 배선 라인(151-32)으로 정의한다. First, referring to FIG. 2 , the plurality of first wiring lines 151-n (n≥1) may be disposed on the edge P 1 of the
예컨대, 제1-1 배선 라인(151-1)은 A 영역의 좌측 첫번째 열에 배치된 8개의 반도체 구조물(120)와 전기적으로 연결될 수 있다. 여기서, 열은 기판(170)에서 제1 방향(y축 방향)인 세로 줄로 정의되고, 행은 기판(170)에서 제2 방향(x축 방향)인 가로 줄로 정의된다.For example, the 1-1st wiring line 151-1 may be electrically connected to eight
이와 관련하여, 도 8 및 도 9를 참조하면, 제1-1 배선 라인(151-1)은 제1-1a 배선 라인(151-1a), 제1-1b 배선 라인(151-1b), 제1-1c 배선 라인(151-1c) 및 제1-1d 배선 라인(151-1d)을 포함할 수 있다.In this regard, referring to FIGS. 8 and 9 , the 1-1st wiring line 151-1 includes the 1-1a wiring line 151-1a, the 1-1b wiring line 151-1b, and the 1st wiring line 151-1b. A 1-1c wiring line 151-1c and a 1-1d wiring line 151-1d may be included.
또한, 제1-1 배선 라인(151-1)은 A 영역의 좌측 첫번째 열에 배치된 8개의 반도체 구조물과 전기적으로 연결될 수 있다. 마찬가지로, 제1-2 배선 라인(151-2)은 A 영역의 좌측 두번째 열에 배치된 8개의 반도체 구조물과 전기적으로 연결될 수 있으며, 이는 제1-32 배선라인(151-32)까지 동일하게 적용될 수 있다. 다만, 제1-17 배선 라인(151-17) 내지 제1-32 배선 라인(151-32)는 C 영역 및 D 영역의 반도체 구조물과 전기적으로 연결될 수 있다.Also, the 1-1st wiring line 151-1 may be electrically connected to eight semiconductor structures disposed in the first column on the left of region A. Similarly, the 1st-2nd wiring lines 151-2 may be electrically connected to eight semiconductor structures disposed in the second left column of area A, and this may be applied to the 1st-32nd wiring lines 151-32 in the same way. have. However, the 1-17th wiring lines 151-17 to 1-32nd wiring lines 151-32 may be electrically connected to the semiconductor structures of the C and D regions.
복수 개의 제2 배선 라인(152-n, n≥1)은 기판(170)의 가장자리부(P1)에서 좌우측에 배치될 수 있다. 이 때, 하나의 제2-n 배선 라인(152-n)은 8개의 반도체 구조물과 전기적으로 연결될 수 있다.The plurality of second wiring lines 152-n (n≥1) may be disposed on left and right sides of the edge portion P 1 of the
제2-n 배선 라인(152-n)은 기판(170)의 좌우측에 각각 16개씩 배치될 수 있다. 즉, 제1-n 배선 라인(151-n)과는 다르게, 하나의 반도체 구조물(120)의 하부로 1개의 제2-n 배선 라인(152-n)이 배치될 수 있다. 그러나, 이것은 본 발명을 설명하기 위한 일 예일 뿐이며, 이것으로 본 발명을 한정하지는 않는다. 즉, 하나의 제2-n 배선 라인(152-n)에 연결된 반도체 구조물의 개수 및 하나의 반도체 구조물의 하부에 배치된 제2-n 배선 라인(152-n)의 개수는 변경될 수 있다.Sixteen 2-nth wiring lines 152-n may be disposed on the left and right sides of the
이하에서는 설명의 편의를 위해 기판(170)의 좌측에 배치된 제2 배선 라인(152-n)을 상부로부터 순서대로 제2-1 배선 라인(152-1), 제2-2 배선 라인(152-2), …, 제2-16 배선 라인(152-16)으로 정의하도록 한다. 마찬가지로, 기판(170)의 우측에 배치된 제2 배선 라인(152-n)은 상부부터 순서대로 제2-17 배선 라인(152-17) 내지 제2-32 배선 라인(152-32)을 포함할 수 있다.Hereinafter, for convenience of explanation, the second wiring line 152-n disposed on the left side of the
제2-1 배선 라인(152-1)은 C 영역의 상부 첫번째 행에 배치된 8개의 반도체 구조물과 전기적으로 연결될 수 있다. 구체적으로, 제2-1 배선 라인(152-1)은 상부 첫번째 행에 배치된 8개의 반도체 구조물의 제2 도전형 반도체층과 전기적으로 연결될 수 있다. The 2-1st wiring line 152-1 may be electrically connected to eight semiconductor structures disposed in the upper first row of region C. Specifically, the 2-1st wiring line 152-1 may be electrically connected to the second conductivity type semiconductor layers of the eight semiconductor structures disposed in the upper first row.
마찬가지로, 제2-2 배선 라인(152-2)은 C 영역의 상부 두번째 행에 배치된 8개의 반도체 구조물과 전기적으로 연결될 수 있다. 이는 제2-16 배선 라인(152-16)까지 동일하게 적용될 수 있다. Similarly, the 2-2nd wiring line 152-2 may be electrically connected to eight semiconductor structures disposed in the upper second row of region C. This may be equally applied to the 2nd-16th wiring lines 152-16.
또한, 이는 D 영역에서도 동일하게 적용될 수 있다. 즉, 제2-n 배선 라인(152-n)들은 8개의 반도체 구조물과 전기적으로 연결될 수 있다. 예컨대, 하나의 제2-n 배선 라인(152-n)은 기판(170)의 상부로부터 차례대로 D 영역의 각 행의 8개의 반도체 구조물과 전기적으로 연결될 수 있다.Also, this can be equally applied to region D. That is, the 2-nth wiring lines 152-n may be electrically connected to eight semiconductor structures. For example, one 2-nth wiring line 152-n may be electrically connected to eight semiconductor structures in each row of the D region in sequence from the top of the
이처럼, 제1-n 배선 라인(151-n)은 좌측으로부터 순서대로 A 영역과 B 영역(또는 C 영역과 D 영역)에서 하나당 8개의 반도체 구조물과 전기적으로 연결될 수 있다. As such, each of the 1-nth wiring lines 151-n may be electrically connected to eight semiconductor structures in regions A and B (or regions C and D) sequentially from the left.
또한, 제2-n 배선 라인(152-n)은 상부로부터 순서대로 C 영역과 D 영역의 8개의 반도체 구조물과 전기적으로 연결될 수 있다. In addition, the 2-nth wiring line 152-n may be electrically connected to eight semiconductor structures in the C region and the D region sequentially from the top.
복수 개의 제1 패드(181-n, n≥1)는 기판(170)의 가장자리부(P1) 중 상하부에 배치될 수 있다. 이 때, 제1-n 패드(181-n)는 제1 배선 라인(151-n) 상에 4개씩 배치될 수 있다. 즉, 제1-n 패드(181-n)는 32개의 제1 배선 라인(151-n)에 대해 총 128개가 배치될 수 있다.The plurality of first pads 181-n (n≥1) may be disposed on upper and lower portions of the edge P 1 of the
예컨대, 제1-1 패드(181-1)는 기판(170)의 상부에서 좌측으로 순서에 따라 배치되는 제1-1a 패드(181-1a), 제1-1b 패드(181-1b), 제1-1c 패드(181-1c) 및 제1-1d 패드(181-1d)를 포함할 수 있다. 제1-1a 패드(181-1a), 제1-1b 패드(181-1b), 제1-1c 패드(181-1c) 및 제1-1d 패드(181-1d)는 각각 제1-1a 배선 라인(151-1a), 제1-1b 배선 라인(151-1b), 제1-1c 배선 라인(151-1c) 및 제1-1d 배선 라인(151-1d)과 전기적으로 연결될 수 있다.For example, the 1-1st pad 181-1 includes the 1-1a pad 181-1a, the 1-1b pad 181-1b, the 1-1a pad 181-1a, the 1-1b pad 181-1b, and A 1-1c pad 181-1c and a 1-1d pad 181-1d may be included. The 1-1a pad 181-1a, the 1-1b pad 181-1b, the 1-1c pad 181-1c, and the 1-1d pad 181-1d are the 1-1a wiring lines, respectively. It may be electrically connected to the line 151-1a, the 1-1b wiring line 151-1b, the 1-1c wiring line 151-1c, and the 1-1d wiring line 151-1d.
그리고 제1-1a 배선 라인(151-1a), 제1-1b 배선 라인(151-1b), 제1-1c 배선 라인(151-1c) 및 제1-1d 배선 라인(151-1d)은 8개의 반도체 구조물 중 인접한 2개의 반도체 구조물의 제1 도전형 반도체층과 전기적으로 연결될 수 있다.The 1-1a wiring line 151-1a, the 1-1b wiring line 151-1b, the 1-1c wiring line 151-1c, and the 1-1d wiring line 151-1d are 8 It may be electrically connected to the first conductivity-type semiconductor layers of two adjacent semiconductor structures among the two semiconductor structures.
또한, 복수 개의 제1-n 패드(181-n)는 기판의 상부에서 좌측으로부터 순서대로 제1-1 패드(181-1), 제1-2 패드(181-2), …, 제1-16 패드(181-16)로 정의할 수 있다. 그리고 복수 개의 제1-n 패드(181-n)는 기판의 하부에서 좌측으로부터 순서대로 제1-17 패드(181-17), ??제1-32 패드(181-32)로 정의할 수 있다. In addition, the plurality of 1-n pads 181-n are sequentially formed from the top of the substrate from the left to the 1-1 pad 181-1, the 1-2 pad 181-2, . . . , can be defined as the 1st-16th pads 181-16. Also, the plurality of 1-n pads 181-n may be defined as 1-17th pads 181-17 and 1-32nd pads 181-32 in order from the left side of the bottom of the substrate. .
따라서, 제1-1 패드(181-1) 내지 제1-16 패드(181-16)는 A 영역에 배치된 제1-1 배선 라인(151-1) 내지 제1-16 배선 라인(151-16)과 전기적으로 연결될 수 있다. Accordingly, the 1-1st pad 181-1 to the 1-16th pad 181-16 are the 1-1st wiring line 151-1 to the 1-16th wiring line 151-16 disposed in region A. 16) can be electrically connected.
그리고 제1-17 패드(181-17) 내지 제1-32 패드(181-32)는 B 영역에 배치된 제1-17 배선 라인(151-17) 내지 제1-32 배선 라인(151-32)과 전기적으로 연결될 수 있다. The 1-17th pads 181-17 to 1-32nd pads 181-32 are the 1-17th wiring lines 151-17 to 1-32nd wiring lines 151-32 disposed in region B. ) and electrically connected.
복수 개의 제2 패드(182-n, n≥1)는 기판(170)의 가장자리부(P1)에 배치될 수 있다. 이 때, 제2-n 패드(182-n)는 제2-n 배선 라인(152-n) 상에 하나씩 배치될 수 있다. 그리고 앞서 설명한 바와 같이, 제2-n 패드(182-n)는 기판(170)의 좌우측에 각각 16개씩 배치될 수 있다. 또한, 하나의 제2-n 패드(182-n)는 동일 행의 8개의 반도체 구조물과 전기적으로 연결될 수 있다. 그러나, 이것은 본 발명을 설명하기 위한 일 예일 뿐이며, 이것으로 본 발명을 한정하지는 않는다.The plurality of second pads 182-n (n≥1) may be disposed on the edge P 1 of the
먼저, 기판(170)의 좌측에 배치된 제2-n 패드(182-n)는 상부로부터 순서대로 제2-1 패드(182-1), 제2-2 패드(182-2),…, 제2-16 패드(182-16)로 정의할 수 있다. 여기서, 제2-1 패드(182-1)는 제2-1 배선 라인(152-1) 상에 배치되어, 전기적으로 연결될 수 있다. 그리고 제2-1 패드(182-1)는 C 영역의 상부 첫번째 줄에 배치된 8개의 반도체 구조물과 전기적으로 연결될 수 있다. 이는 제2-16 패드(182-16)까지 동일하게 적용될 수 있다. 또한, 이는 기판(170)의 우측에 배치된 제2 패드(182-17 내지 182-32)에서도 동일하게 적용될 수 있다. First, the 2-n pad 182-n disposed on the left side of the
다시 도 2를 참조하면, 형광체층(190)은 복수 개의 반도체 구조물(120) 및 패시베이션층(163) 상에 배치되어, 복수 개의 반도체 구조물(120)을 덮도록 배치될 수 있다(도 3에는 도시하지 않았지만, 패시베이션층(163) 상에 형광체층(190)이 배치될 수 있다). 이로써, 형광체층(190)은 복수 개의 반도체 구조물(120)에서 출사된 광을 흡수하여 다른 파장대의 광으로 변환하여 방출할 수 있다. 예를 들어, 형광체층(190)은 백색 광을 형성할 수 있다.Referring back to FIG. 2 , the
설명한 바와 같이, 복수 개의 제1 패드 및 제2 패드(181-n, 182-n)는 기판(170)의 가장자리부(P1)를 따라 배치될 수 있다. 또한, 복수 개의 반도체 구조물은 복수 개의 패드(181-n, 182-n) 내측에 배치될 수 있다. 즉, 복수 개의 제1 패드 및 제2 패드(181-n, 182-n)는 복수 개의 반도체 구조물을 둘러싸도록 배치될 수 있다. 더불어, 복수 개의 제1 배선 라인 및 제2 배선 라인(151-n, 152-n)은 제1 내지 2 도전형 반도체층(121, 122) 또는 제1 내지 2 전극(141, 142)으로부터 기판의 가장자리부로 연장되어 복수 개의 패드(181-n, 182-n)와 연결될 수 있다. 복수 개의 반도체 구조물은 개별적으로 형성된 것이 아닌, 제1 내지 2 도전형 반도체층(121, 122) 및 활성층(123)이 한번에 성장되고, 이를 식각을 통해 하나의 칩(소자) 단위로 아이솔레이션(isolation)함으로써 형성될 수 있다. 따라서, 공정성이 개선됨과 동시에 발광 영역이 증가할 수 있다. As described above, the plurality of first and second pads 181-n and 182-n may be disposed along the edge P 1 of the
도 3을 참조하면, 실시예에 따른 반도체 소자 패키지는 전술한 바와 같이 복수 개의 반도체 구조물은 이격 배치될 수 있다. 이하에서는 인접 배치된 제1 반도체 구조물(120-1)과 제2 반도체 구조물(120-2)을 기준으로 설명한다.Referring to FIG. 3 , as described above, in the semiconductor device package according to the embodiment, a plurality of semiconductor structures may be spaced apart from each other. Hereinafter, the adjacent first semiconductor structure 120-1 and the second semiconductor structure 120-2 will be described.
제1 반도체 구조물(120-1)과 제2 반도체 구조물(120-2)은 하부에 제1-1 배선 라인(151-1)과 제1-2 배선 라인(151-2)이 배치되고, 제1-1 배선 라인(151-1)과 제1-2 배선 라인(151-2)에 전기적으로 연결될 수 있다. A 1-1 wiring line 151-1 and a 1-2 wiring line 151-2 are disposed below the first semiconductor structure 120-1 and the second semiconductor structure 120-2, It may be electrically connected to the 1-1 wiring line 151-1 and the 1-2 wiring line 151-2.
구체적으로, 제1 반도체 구조물(120-1)은 제1 도전형 반도체층(141)이 제1-1c 배선 라인(151-1c)과 전기적으로 연결되고, 제2 반도체 구조물(120-1)은 제1 도전형 반도체층(141)이 제1-2c 배선 라인(151-2c)와 전기적으로 연결될 수 있다. 다만, 전술한 바와 같이 이러한 반도체 구조물과 배선 라인간의 연결은 반도체 소자 패키지에서 반도체 구조물의 위치에 따라 변경될 수 있다. Specifically, in the first semiconductor structure 120-1, the first conductivity-
제1 반도체 구조물(120-1)과 제2 반도체 구조물(120-2)은 각각 외측면을 포함할 수 있다. 이하에서는 제1 반도체 구조물(120-1)와 도 4를 기준으로 설명한다.Each of the first semiconductor structure 120-1 and the second semiconductor structure 120-2 may include an outer surface. Hereinafter, the first semiconductor structure 120-1 and FIG. 4 will be described.
제1 도전형 반도체층(121)은 최대 높이(h2)가 수 마이크로미터 이하일 수 있고, 이와 같이 미소한 높이에어 제1 도전형 반도체층의 최외측면(121a)으로 다수의 광을 제공할 수 있다. 여기서, 최대 높이는 제1 도전형 반도체층의 상면에서 활성층의 상면(제1 도전형 반도체층의 하면) 사이의 길이일 수 있다.The first conductivity-
그리고 도 5를 참조하면, 제1 반도체 구조물(120-1)은 제1 도전형 반도체층(120-1)의 측면을 통해 광을 다수 제공하여, 인접한 제2 반도체 구조물(120-2)에 광 간섭을 발생할 수 있다. 이에, 제1 반도체 구조물(120-1)의 최외측면(121a)의 최대 높이(h1)를 제어하여 제1 반도체 구조물(120-1)의 측면을 통해 방출되는 광량을 조절할 수 있으며, 인접한 제2 반도체 구조물(120-2) 간의 광 간섭을 개선하여 명암비를 향상시킬 수 있다. 실시예에 따른 반도체 구조물에서 제1 도전형 반도체층의 최외측면의 최대 높이(h1)는 1㎛ 내지 3㎛일 수 있다. 이로써, 실시예에 따른 반도체 소자 패키지는 개선된 명암비를 제공할 수 있다.And, referring to FIG. 5 , the first semiconductor structure 120-1 provides a plurality of lights through the side surface of the first conductivity-type semiconductor layer 120-1, so that light is emitted to the adjacent second semiconductor structure 120-2. interference may occur. Accordingly, the amount of light emitted through the side of the first semiconductor structure 120-1 may be adjusted by controlling the maximum height h1 of the
또한, 도 6을 참조하면, 제1 도전형 반도체층(120-1)과 제2 반도체 구조물(120-2) 사이의 최소 이격 거리(W1)에 따라 제1 반도체 구조물(120-1)에서 제1 도전형 반도체층(121)의 최외측면(121a)을 통해 방출된 광이 제2 반도체 구조물(120-2)로부터 방출된 광과 간섭 정도가 조절될 수 있다.In addition, referring to FIG. 6 , the first semiconductor structure 120-1 is separated from the first semiconductor structure 120-1 according to the minimum separation distance W1 between the first conductive semiconductor layer 120-1 and the second semiconductor structure 120-2. The degree of interference between the light emitted through the
이에, 실시예에 따른 반도체 소자 패키지는 제1 도전형 반도체층의 측면의 최대 높이(h1)와 인접한 반도체 구조물 사이의 이격 거리(W1)의 길이 비가 1:3 내지 1:60일 수 있다.Thus, in the semiconductor device package according to the embodiment, the length ratio of the maximum height h1 of the side surface of the first conductivity type semiconductor layer to the separation distance W1 between adjacent semiconductor structures may be 1:3 to 1:60.
상기 길이 비가 1:5보다 작은 경우에, 인접한 반도체 구조물 사이의 이격 거리가 가까워져 반도체 구조물 사이의 광 간섭이 커져 명암비가 저하되는 한계가 존재할 수 있다. 그리고 상기 길이 비가 1:60보다 큰 경우에 제1 도전형 반도체 구조물의 측면의 최대 높이를 제어하는데 공정 상 한계가 존재하고, 전류 주입 시 전류 밀집(Crowding)에 의해 전기적 특성이 저하되는 문제가 존재한다.When the length ratio is smaller than 1:5, the separation distance between adjacent semiconductor structures becomes closer and light interference between the semiconductor structures increases, which may limit the contrast ratio. In addition, when the length ratio is greater than 1:60, there is a process limitation in controlling the maximum height of the side surface of the first conductivity type semiconductor structure, and there is a problem in that electrical characteristics are deteriorated due to current crowding during current injection. do.
구체적으로, 도 4 를 참조하면, 제1 도전형 반도체층(121)의 최외측면(121a)은 패시베이션층(163)이 존재하지 않는 경우 제1 반도체 구조물(120-1)에서 노출되는 유일한 면일 수 있다.Specifically, referring to FIG. 4 , the
또한, 제1 도전형 반도체층(121)은 최외측면(121a), 상면(121b), 저면(121c), 측면(121d), 하면(e)을 포함할 수 있다. 먼저, 제1 도전형 반도체층(121)은 최외측면(121a)은 채널층(130) 상에 배치되고, 패시베이션층(163)과 접하는 면일 수 있다. 그리고 제1 도전형 반도체층(121)에서 상면(121b)은 활성층(123)에서 제1 도전형 반도체층(121)을 향한 방향으로 외측에 배치되는 면이며, 후술하는 바와 같이 요철 패턴을 가질 수 있다. 그리고 제1 도전형 반도체층(121)에서 저면(121c)은 채널층(130)에 의해 노출되는 면으로, 채널층(130)과 접할 수 있으며, 활성층(123)과 두게 방향으로 중첩되지 않을 수 있다.In addition, the first conductivity-
그리고 제1 도전형 반도체층(121)에서 측면(121d)은 채널층(130)과 접하고, 채널층에 의해 둘러싸이는 면일 수 있으며, 활성층(123)의 상면과 접할 수 있다. 그리고 제1 도전형 반도체층(121)에서 하면(e)은 활성층(123)과 접하는 면으로, 활성층의 상면과 같은 면일 수 있다.In addition, the
그리고 실시예에 따른 제1 도전형 반도체층은 제1 도전형 반도체층(121)의 최대 높이(h2)가 제1 도전형 반도체층(121)의 최외측면(121a)의 최대 높이와 상이할 수 있다. 이러한 구성에 의하여, 제1 도전형 반도체층과 활성층이 두께 방향(Z 방향)으로 중첩되는 영역을 감소하여, 제1 도전형 반도체층(121)의 최외측면(121a)을 통한 광 발생을 줄여 명암비를 개선할 수 있다.Also, in the first conductivity-type semiconductor layer according to the embodiment, the maximum height h2 of the first conductivity-
도 5를 참조하면, 인접한 반도체 구조물(120) 사이의 최소 이격 거리(W1)는 반도체 구조물의 최대 폭(W2)보다 작을 수 있다.Referring to FIG. 5 , the minimum separation distance W1 between
실시예에 따른 인접한 반도체 구조물(120) 사이의 최소 이격 거리(W1)와 반도체 구조물의 최대 폭(W2) 간의 길이 비가 1:5 내지 1:20일 수 있다. 상기 길이 비가 1:5보다 작은 경우에, 인접한 반도체 구조물 사이의 거리가 가까워져 외측면을 통해 방출되는 광이 인접한 반도체 구조물에 간섭하는 한계가 존재한다. 그리고 상기 길이 비가 1:20보다 큰 경우에 제1 도전형 반도체층의 면적이 커져 반도체 구조물에 전류 스프레딩이 저하되는 문제가 존재한다.According to the embodiment, the length ratio between the minimum separation distance W1 between
도 10은 다른 실시예에 따른 반도체 소자 패키지의 단면도이다.10 is a cross-sectional view of a semiconductor device package according to another embodiment.
다른 실시예에 따른 반도체 소자 패키지(100')는 도 1에서 설명한 기판(170), 복수 개의 반도체 구조물(120), 접합층(171), 채널층(130), 제1 전극(141), 제2 전극(142), 반사층(143), 제1 배선 라인(151), 제2 배선 라인(152), 제1 절연층(161), 제2 절연층(162), 패시베이션층(163) 및 제1 패드(181), 제2 패드(182)을 포함할 수 있으며, 전술한 내용이 동일하게 적용될 수 있다.A semiconductor device package 100' according to another embodiment includes the
다만, 제1 도전형 반도체층(121)의 상면(121b)은 제1 면(121b-1), 제1 면(121b-1) 하부에 배치되는 제2 면(121b-2) 및 상기 제1 면(121b-1)과 상기 제2 면(121b-2)에 위치하는 경사면(121b-3)을 포함할 수 있다. 또한, 제1 면(121b-1), 제2 면(121b-2), 경사면(121b-3)은 복수 개일 수 있으며, 제1 도전형 반도체층(121)의 측면은 복수 개의 경사면을 가져 스텝(step) 구조로 이루어질 수 있다.However, the
그리고 제1 도전형 반도체층(121)에서 제1 리세스(R1)에 의해 노출된 저면(121c)에서 제1 면(121b-1)까지의 높이(h3)는 제1 도전형 반도체층(121)의 저면(121c)에서 제2 면(121b-2)까지의 높이(h4)보다 클 수 있다.Also, the height h3 from the
그리고 다른 실시예에 따른 반도체 소자 패키지는 제1 도전형 반도체층(121)의 저면(121c)에서 제2 면(121b-2)까지의 높이(h4)와 제1 리세스(R1)에 의해 노출된 저면(121c)에서 제1 면(121b-1)까지의 높이(h3)의 높이 비를 1:1에서 1:10일 수 있다. 이에 따라, 다른 실시예에 따른 반도체 소자 패키지는 외측면을 통한 광량을 줄여 명암비를 개선하면서, 제1 도전형 반도체 층의 두께를 유지하여 전류 밀집(Crowding)에 의한 스프레딩 저하를 개선할 수 있다.In addition, the semiconductor device package according to another embodiment is exposed by the height h4 from the
상기 높이 비가 1:1보다 작은 경우에, 각 반도체 구조물에서 전기적 특성(예컨대, 전류 스프레딩)이 저하되어 광속이 떨어지는 문제가 존재하고, 상기 높이 비가 1:10보다 큰 경우에 제1 도전형 반도체층에서 광 흡수에서 발생하여 광 추출 효율이 저하되는 문제가 존재한다. When the height ratio is less than 1:1, electrical characteristics (eg, current spreading) in each semiconductor structure deteriorates, resulting in a problem in that the luminous flux falls, and when the height ratio is greater than 1:10, the first conductivity type semiconductor There is a problem that the light extraction efficiency is lowered due to light absorption in the layer.
또한, 제2 면(121b-2)의 제2 방향(X축 방향) 길이는 10㎛ 내지 150㎛일 수 있다. 이러한 구성에 의하여, 명암비와 광속을 유지할 수 잇다. 상기 길이가 10㎛보다 작은 경우에 명암비가 감소하며, 150㎛보다 큰 경우에 전류 밀집에 의한 전기적 특성 저하로 광속이 감소하는 문제가 존재한다.In addition, the length of the
도 11은 실시예에 따른 표시 장치를 도시한 개념도이다.11 is a conceptual diagram illustrating a display device according to an exemplary embodiment.
도 11을 참조하면, 실시예에 따른 표시 장치(10)는 복수 개의 반도체 구조물(120)을 포함하는 반도체 소자 패키지(100), 복수 개의 데이터 라인(DL), 복수 개의 스캔 라인(SL), 제1 구동부(200), 제2 구동부(300) 및 컨트롤러(400)를 포함할 수 있다.Referring to FIG. 11 , a
반도체 소자 패키지(100)는 전술한 바와 같이 복수 개의 반도체 구조물을 포함할 수 있다. 여기서, 복수 개의 반도체 구조물(120)은 각각은 하나의 화소(PX)일 수 있다.As described above, the
그리고 복수 개의 데이터 라인(DL)은 복수 개의 반도체 구조물(120)과 연결된 제1 배선 라인과 전기적으로 연결될 수 있다. 복수 개의 데이터 라인(DL)은 표시 장치(10)의 구동 방식에 따라 반도체 구조물(120)과 연결이 상이할 수 있다. 예컨대, 표시 장치(10)는 수동 메트릭스(Passive Matrix) 구동 중 2시분할로 구동할 수 있다. 이 경우, 복수 개의 데이터 라인(DL)은 각각 2개의 반도체 구조물(120)과 연결된 제1 배선 라인에 전기적으로 연결될 수 있다. 다만, 설명한 바와 같이, 시분할의 개수에 따라 복수 개의 데이터 라인(DL)은 제1 배선 라인과 연결 방식이 상이할 수 있다. 예컨대, 4시분할로 구동하는 수동 매트릭스에서, 하나의 데이터 라인(DL)은 4개의 반도체 구조물(120)(화소)와 전기적으로 연결될 수 있다.Also, the plurality of data lines DL may be electrically connected to first wiring lines connected to the plurality of
또한, 복수 개의 데이터 라인(DL)은 제1 구동부(200)로부터 제공되는 신호에 따라 반도체 구조물에 전류를 인가할 수 있다. 복수 개의 스위치(미도시됨)가 복수 개의 데이터 라인(DL) 상에 배치되고, 제1 구동부(200)는 복수 개의 스위치(미도시됨)를 스위칭(온/오프)하는 제어 신호를 복수 개의 스위치(미도시됨)에 제공할 수 있다. 제어 신호는 PWM 방식의 신호일 수 있다. 다만, 이러한 종류에 한정되는 것은 아니다.Also, the plurality of data lines DL may apply current to the semiconductor structure according to signals provided from the
또한, 복수 개의 스위치(미도시됨)는 트랜지스터를 포함할 수 있으며, 예컨대, FET일 수 있다. 이에, 제1 구동부(200)는 복수 개의 스위치(미도시됨)로 인가되는 게이트 전압을 조절하여 복수 개의 스위치(미도시됨)을 제어할 수 있다. 다만, 이러한 종류에 한정되는 것은 아니다.Also, the plurality of switches (not shown) may include transistors, and may be, for example, FETs. Accordingly, the
복수 개의 스캔 라인(SL)은 복수 개의 반도체 구조물(120)과 연결된 제2 배선 라인과 전기적으로 연결될 수 있다. 앞서 설명한 데이터 라인(DL)과 동일하게, 복수 개의 스캔 라인(SL)은 표시 장치(10)의 구동 방식에 따라 반도체 구조물(120)과 연결이 상이할 수 있다. 예컨대, 표시 장치(10)는 수동 메트릭스(Passive Matrix) 구동 중 2시분할로 구동할 수 있다. 이 경우, 복수 개의 스캔 라인(SL)은 각각 2개의 반도체 구조물(120)과 연결된 제2 배선 라인에 전기적으로 연결될 수 있다. 다만, 설명한 바와 같이, 시분할의 개수에 따라 복수 개의 스캔 라인(SL)은 제2 배선 라인과 연결 방식이 상이할 수 있다.The plurality of scan lines SL may be electrically connected to second wiring lines connected to the plurality of
그리고 각 스캔 라인(SL)은 2개의 반도체 구조물(120)과 연결될 수 있다. 또한, 복수 개의 스캔 라인(SL)은 제2 구동부(300)로부터 제공되는 신호에 따라 반도체 구조물(120)에 전류를 인가할 수 있다. 복수 개의 스위치(미도시됨)가 복수 개의 스캔 라인(SL) 상에 배치되고, 제2 구동부(300)는 복수 개의 스위치(미도시됨)를 스위칭(온/오프)하는 제어 신호를 복수 개의 스위치(미도시됨)에 제공할 수 있다. 제어 신호는 PWM 방식의 신호일 수 있다. 다만, 이러한 종류에 한정되는 것은 아니다.Also, each scan line SL may be connected to two
또한, 복수 개의 스위치(미도시됨)는 트랜지스터를 포함할 수 있으며, 예컨대, FET일 수 있다. 이에, 제2 구동부(300)는 복수 개의 스위치(미도시됨)로 인가되는 게이트 전압을 조절하여 복수 개의 스위치(미도시됨)을 제어할 수 있다. 다만, 이러한 종류에 한정되는 것은 아니다.Also, the plurality of switches (not shown) may include transistors, and may be, for example, FETs. Accordingly, the
구체적으로, 복수 개의 데이터 라인(DL)은 제1 배선 라인을 통해 반도체 구조물(120)의 제1 도전형 반도체층과 전기적으로 연결되고, 복수 개의 스캔 라인(SL)은 제2 배선 라인을 통해 제2 반도체 구조물(120)의 제2 도전형 반도체층과 전기적으로 연결될 수 있다. 이러한 구성에 의하여, 상기 복수 개의 데이터 라인(DL)과 스캔 라인(SL)은 복수 개의 반도체 구조물(120)에 전류를 주입할 수 있으며, 복수 개의 반도체 구조물(120)은 발광할 수 있다.Specifically, the plurality of data lines DL are electrically connected to the first conductive semiconductor layer of the
즉, 실시예에 따른 표시 장치(10)는 제1 구동부(200)와 제2 구동부(300)를 통해 제1 데이터 라인(DL) 및 제2 데이터 라인(SL)로 제공되는 PWM 신호를 제어하여, 복수 개의 반도체 구조물(120)의 발광을 제어할 수 있다.That is, the
컨트롤러(400)는 제1 구동부(200)와 제2 구동부(300)로 제어 신호를 제공할 수 있다. 컨트롤러(400)는 한 프레임으로 입력된 영상 데이터에 대해 시분할 개수를 결정하고, 결정된 시분할 개수에 대응하는 제어 신호를 제1 구동부(200) 및 제2 구동부(300)로 제공할 수 있다. 이러한 구성에 의하여, 표시 장치(10)는 시분할 개수를 영상 데이터에 따라 변경할 수 있으나, 이에 한정되는 것은 아니다.The controller 400 may provide control signals to the
도 12a 내지 도 12는 실시예에 따른 반도체 소자 패키지의 제조 방법을 나타내는 도면이다.12A to 12 are diagrams illustrating a method of manufacturing a semiconductor device package according to an exemplary embodiment.
도 12a를 참조하면, 임시 기판(T)을 준비하고, 임시 기판(T) 상에 반도체 구조물(120)을 형성하는 단계가 수행될 수 있다. 즉, 임시 기판(T) 상에 제1 도전형 반도체층(121), 활성층(123) 및 제2 도전형 반도체층(122)을 순차적으로 성장시킬 수 있다.Referring to FIG. 12A , a step of preparing a temporary substrate T and forming a
임시 기판(T)은 투광성, 전도성 또는 절연성 기판을 포함할 수 있다. 임시 기판(T)은 반도체 물질 성장에 적합한 물질이나 캐리어 웨이퍼일 수 있다. 임시 기판(T)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge, 및 Ga2O3 중 선택된 물질로 형성될 수 있으며, 이것으로 본 발명을 한정하는 것은 아니다.The temporary substrate T may include a light-transmissive, conductive or insulating substrate. The temporary substrate T may be a material suitable for growing semiconductor materials or a carrier wafer. The temporary substrate T may be formed of a material selected from sapphire (Al2O3), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge, and Ga2O3, but the present invention is not limited thereto.
반도체 구조물(120)은 제1 도전형 반도체층(121), 제2 도전형 반도체층(122) 및 제1 도전형 반도체층(121)과 제2 도전형 반도체층(122) 사이에 배치되는 활성층(123)을 포함할 수 있다. 반도체 구조물(120)은 MOCVD(Metal Organic Chemical Vapor Deposition), MBE(Molecular Beam Epitaxy), HVPE(Hydride Vapor Phase Epitaxy)법과 같은 기상 증착법에 의해 성장될 수 있으나, 이것으로 본 발명을 한정하지는 않는다.The
도 12b를 참조하면, 반도체 구조물(120)의 일부를 메사 식각하여 제1 리세스(R1)를 형성하는 단계가 수행될 수 있다. 제1 리세스(R1)는 제2 도전형 반도체층(122)으로부터 일정 깊이를 갖도록 형성될 수 있다. 제1 리세스(R1)는 제1 도전형 반도체층(121)의 일부 영역까지 형성될 수 있다. 즉, 제2 도전형 반도체층(122), 활성층(123) 및 제1 도전형 반도체층(121)의 일부가 식각될 수 있다. 이에 따라, 제1 도전형 반도체층(121)의 측면과 노출된 저면, 활성층(123)의 측면, 제2 도전형 반도체층(122)의 측면 및 상면이 노출될 수 있다.Referring to FIG. 12B , a step of forming the first recess R1 by mesa-etching a portion of the
도 12c를 참조하면, 반도체 구조물(120) 상에 채널층(130)을 형성하는 단계가 수행될 수 있다. 이 때, 채널층(130)은 반도체 구조물(120)의 일부 영역에만 형성될 수 있다. 즉, 채널층(130)은 제1 도전형 반도체층(121) 및 제2 도전형 반도체층(122)의 일부를 노출시킬 수 있다.Referring to FIG. 12C , forming the
구체적으로, 채널층(130)은 제1 리세스(R1)의 일부를 덮을 수 있다. 또한, 채널층(130)은 제1 리세스(R1)과 인접한 제2 도전형 반도체층(122)의 측면과 상면 일부를 덮을 수 있다. 또한, 채널층(130)은 제1 리세스(R1) 내에서 또 다른 홀을 통해 제1 도전형 반도체층(121)의 일부를 노출시킬 수 있다. 제1 리세스(R1)에는 후술할 제1 전극(141)이 배치될 수 있다.Specifically, the
채널층(130)은 후술하는 제1 홀(H1)을 통해 제2 도전형 반도체층(122)의 일부를 노출시킬 수 있다. 즉, 제1 홀(H1)은 제2 도전형 반도체층(122) 중 채널층(130)이 형성되지 않은 영역일 수 있다. 제1 홀(H1)에는 후술할 제2 전극(142)이 배치될 수 있다.The
한편, 제1 홀(H1)은 제2 도전형 반도체층(122) 상에 채널층(130)을 형성한 후, 일부 영역을 식각함으로써 형성될 수 있다. 또는, 제1 홀(H1)이 형성될 영역을 마스크 등으로 덮은 후 제2 도전형 반도체층(122)의 일부 영역에만 채널층(130)을 형성할 수도 있다. 다만, 이러한 방법에 한정되는 것은 아니다..Meanwhile, the first hole H1 may be formed by forming the
도 12d를 참조하면, 제1 홀(H1)과 제1 리세스(R1)에 형성된 홀에 제1 전극(141), 제2 전극(142)을 배치하는 단계가 수행될 수 있다. 제1 전극(141)은 제1 리세스(R1)에 배치될 수 있다. 구체적으로, 제1 전극(141)은 제1 리세스(R1)의 채널층(130)을 관통하여 또 다른 홀에 배치될 수 있다. 제1 전극(141)은 제1 도전형 반도체층(121)과 전기적으로 연결될 수 있다. Referring to FIG. 12D , a step of disposing the
제2 전극(142)은 제1 홀(H1)에 배치될 수 있다. 제2 전극(142)은 제1 홀(H1)을 통해 노출된 제2 도전형 반도체층(122)과 전기적으로 연결될 수 있다.The
한편, 도면에서는 제2 전극(142)이 서로 이격되어 2개로 구비된 것으로 도시되었으나, 실질적으로 이들은 연결될 수 있다. 즉, 제2 전극(142) 내부에 홀이 형성됨으로써, 단면도로 볼 때 2개의 제2 전극이 서로 이격된 것으로 도시된 것일 수 있다.Meanwhile, in the drawings, the
또한, 제2 전극(142) 상에 반사층(143)이 형성될 수 있다. 반사층(143)은 제2 전극의 상면을 덮도록 배치되어 활성층(123)에서 생성된 광을 제1 도전형 반도체층(121)을 향해 반사할 수 있으나, 이에 한정되는 것은 아니다.In addition, a
도 12e를 참조하면, 제2 전극(142) 상에 제2 배선 라인(152)을 배치하는 단계가 수행될 수 있다. 제2 배선 라인(152)은 임시 기판(T)의 측면을 향하는 방향으로 연장될 수 있다. 예컨대, 제2 배선 라인(152)은 임시 기판(T)의 단부에 배치된 채널층(130)의 상부까지 연장되는 제2 끝단부(152c)를 포함할 수 있다. Referring to FIG. 12E , a step of disposing the
이에 따라, 제2 끝단부(152c)은 임시 기판(T)과 수직인 방향에서 채널층(130)과 중첩될 수 있다. 제2 끝단부(152c)에 의하여 제2 배선 라인(152)과 패드가 전기적으로 연결될 수 있다. 따라서, 제2 배선 라인(152)의 끝단부는 제2 패드와 용이하게 접속될 수 있다. Accordingly, the
도 12f를 참조하면, 채널층(130), 제1 전극(141), 제2 전극(142) 및 제2 배선 라인(152)을 덮도록 제1 절연층(161)을 배치하는 단계가 수행될 수 있다. 제1 절연층(161)에 의하여 제2 배선 라인(152) 및 후술할 제1 배선 라인(151)이 전기적으로 절연될 수 있다.Referring to FIG. 12F , a step of disposing the first insulating
도 12g를 참조하면, 제1 절연층(161)을 관통하도록 제1 배선 라인(151)을 형성하고, 제2 절연층(162)을 배치하는 단계가 수행될 수 있다. 여기서, 제1 배선 라인(151)은 제1 관통부(151a), 제1 연결부(151b) 및 제1 끝단부(151c) 포함할 수 있다. Referring to FIG. 12G , steps of forming the
제1 관통부(151a)는 제1 전극(141)으로부터 제1 절연층(161)의 일면을 향하여 연장될 수 있다. 제1 연결부(151b)는 제1 관통부(151a)로부터 절곡되어 제1 절연층(161)의 일면을 따라 연장될 수 있다. 제1 끝단부(151c)는 임시 기판(T)의 단부를 향하는 방향으로 연장될 수 있다. 따라서, 제1 배선 라인(151)의 제1 끝단부(151c)는 후술할 패드와 용이하게 접속될 수 있다.The first through
제1 관통부(151a)는 제1 절연층(161)을 관통하도록 배치되고, 제1 연결부(151b)는 제1 절연층(161)의 일면 상에 배치될 수 있다. 이 때, 제1 절연층(161)의 일면으로부터 제1 전극(141)을 향하여 홀이 형성되고, 홀 내부에 제1 영역(151a)이 배치될 수 있다.The first through
또한, 제1 끝단부(151c)는 임시 기판(T)의 단부에 배치된 채널층(130)의 상부까지 연장되도록 배치될 수 있다. 즉, 제1 끝단부(151c)는 임시 기판(T)과 수직인 방향에서 채널층(130)과 중첩될 수 있다. 제1 끝단부(151c)에 의하여 제1 배선 라인(151)과 패드가 전기적으로 연결될 수 있다.In addition, the
제1 배선 라인(151)의 형성 이후, 제1 절연층(161)과 제1 배선 라인(151)을 덮도록 제2 절연층(162)이 배치될 수 있다. 제2 절연층(162)에 의하여 제1 배선 라인(151)의 절연 및 보호가 이루어질 수 있다.After forming the
도 12h를 참조하면, 제2 절연층(162) 상에 기판(170)을 접합하는 단계가 수행될 수 있다. 이 때, 기판(170) 상에는 제1 접합층(171a)이 배치되고, 제2 절연층(162) 상에는 제2 접합층(171b)이 배치될 수 있다. 즉, 제1 내지 2 접합층(171a, 171b)의 접합에 의하여 제2 절연층(162)과 기판(170)이 접합될 수 있다.Referring to FIG. 12H , bonding the
도 12i를 참조하면, 반도체 구조물(120)로부터 임시 기판(T)을 분리하는 단계가 수행될 수 있다. 이 때, 임시 기판(T)은 엑시머 레이저 등을 이용한 레이저 리프트 오프(Laser Lift Off; LLO)에 의하여 제거될 수 있다. 구체적으로, 임시 기판(T)을 향하여 기판이 가진 에너지 밴드 갭 이상의 광을 조사하면, 임시 기판(T)이 에너지를 흡수하여 분해될 수 있다. 즉, 임시 기판(T)이 포함하는 물질의 기체 분자가 생성되어 임시 기판(T)과 반도체 구조물(120)의 분리가 이루어질 수 있다.Referring to FIG. 12I , a step of separating the temporary substrate T from the
한편, 임시 기판(T)의 분리 시, 기판(170)에 의하여 반도체 구조물(120)이 지지될 수 있다. 또한, 기판(170)에 의하여 레이저 리프트 오프 공정에서 발생되는 열을 효과적으로 방출할 수 있다.Meanwhile, when the temporary substrate T is separated, the
도 12j를 참조하면, 반도체 구조물(120)의 측부가 식각되어, 반도체 구조물 간의 아이솔레이션(isolation)이 이루어질 수 있다. 이러한 아이솔레이션에 의해 반도체 구조물(120)은 복수 개로 구획되므로, 하나의 반도체 구조물(120)이 칩 단위의 복수 개의 반도체 구조물로 아이솔레이션될 수 있다. 이 때, 복수 개의 반도체 구조물은 소정 간격 이격되어 배치될 수 있다. Referring to FIG. 12J , a side portion of the
또한, 제1 도전형 반도체층(121)의 일부가 식각되어, 제1 도전형 반도체층의 최외측면과 상면이 노출될 수 있다.In addition, a portion of the first conductivity-
또한, 채널층(130)이 일부 노출될 수 있다. 그리고 노출된 채널층(130)의 하부에는 제1 배선 라인(151)과 제2 배선 라인(152)이 배치되도록 식각이 채널층(130) 및 제1 내지 제2 배선 라인(151, 152)의 제1 내지 제2 끝단부(151c, 152c)로 조절할 수 있으나, 이에 한정하는 것은 아니다.In addition, a portion of the
그리고 채널층(130)은 반도체 구조물(120)의 식각 시 채널층(130) 하부에 위치한 구성들을 보호하여 제조 공정상 발생할 수 있는 손상을 최소화할 수 있다. Also, when the
더불어, 도면에서는 하나의 제1 내지 2 도전형 반도체층(121, 122)과 전기적으로 연결된 하나의 제1 내지 2 배선 라인(151, 152)만이 도시되었으나, 실질적으로 제1 내지 2 배선 라인(151, 152)은 복수 개로 구비될 수 있다. 또한, 각각의 제1 내지 2 배선 라인(151, 152)은 복수 개의 반도체 구조물(120)과 전기적으로 연결될 수도 있다. 즉, 도 12e 및 도 12g에서는 제1 내지 2 배선 라인(151, 152)이 하나씩 형성된 것으로 도시되었으나, 실제로는 앞서 설명한 바와 같이, 복수 개의 칩 단위의 반도체 구조물과 연결되는 복수개의 제1 내지 2 배선 라인(151, 152)이 구비될 수 있다.In addition, although only one first to
도 12k를 참조하면, 반도체 구조물(120)에 요철 구조를 형성하는 단계가 수행될 수 있다. 구체적으로, 제1 도전형 반도체층(121) 상에 요철 구조를 형성할 수 있다. 요철 구조에 의하여 반도체 소자 패키지(100)의 광 추출 효율을 향상시킬 수 있다.Referring to FIG. 12K , a step of forming a concavo-convex structure on the
도 12l를 참조하면, 반도체 구조물(120) 및 노출된 채널층(130) 상에 패시베이션층(163)을 배치하고, 배선 라인(151, 152)의 끝단부(151c, 152c)의 일부가 노출되도록 홀(H2-1, H2-2)을 형성하는 단계가 수행될 수 있다. 이 때, 홀(H2-1, H2-2)은 식각 영역(S)으로부터 식각되어 형성될 수 있다.Referring to FIG. 12L, a
즉, 패시베이션층(163)을 통해 반도체 구조물(120)을 절연 및 보호할 수 있다. 이 때, 반도체 구조물(120)의 요철 구조에 의해 패시베이션층(163) 역시 요철 구조를 포함할 수 있다. That is, the
또한, 제1 끝단부(151c)가 노출되도록 제2-1 홀(H2-1)을 형성하고, 제2 끝단부(152c)가 노출되도록 제2-2 홀(H2-2)을 형성할 수 있다. 즉, 제2-1 홀(H2-1)은 패시베이션층(163)으로부터 채널층(130) 및 제1 절연층(161)을 식각함으로써 형성될 수 있다. 제2-2 홀(H2-2)은 패시베이션층(163)으로부터 채널층(130)을 식각함으로써 형성될 수 있다.In addition, the 2-1 hole H2-1 may be formed to expose the
도 12m을 참조하면, 반도체 구조물(120)이 식각된 영역에 제1 내지 제2 패드(181, 182)를 배치하는 단계가 수행될 수 있다. 이 때, 각각의 제1 내지 제2 패드(181, 182)는 제1 영역(181a, 182a) 및 제2 영역(181b, 182b)을 포함할 수 있다.Referring to FIG. 12M , a step of disposing first and
구체적으로, 제1 영역(181a, 182a)은 각각 제2-1, 2-2 홀(H2-1, H2-2)에 배치될 수 있다. 즉, 제2 영역(181b, 182b)은 제2-1, 2-2 홀(H2-1, H2-2)에 배치된 제1 영역(181a, 182a)으로부터 반도체 구조물(120)이 식각된 영역까지 돌출되어 배치될 수 있다. Specifically, the
제1 패드(181)의 제1 영역(181a)은 제1 배선 라인(151)의 제1 끝단부(151c)와 전기적으로 연결될 수 있다. 제1 영역(181a)은 제1 절연층(161), 채널층(130) 및 패시베이션층(163)을 관통할 수 있다. 제1 패드(181)의 제2 영역(181b)은 패시베이션층(163)으로부터 외부로 돌출되어 반도체 구조물(120)의 측부에 배치될 수 있다. The
제2 패드(182)의 제1 영역(182a)은 제2 배선 라인(152)의 제2 끝단부(152c)와 전기적으로 연결될 수 있다. 제1 영역(182a)은 채널층(130) 및 패시베이션층(163)을 관통할 수 있다. 제2 패드(182)의 제2 영역(182b)은 패시베이션층(163)으로부터 외부로 돌출되어 반도체 구조물(120)의 측부에 배치될 수 있다. The
한편, 도면에서는 제1 내지 2 패드(181, 182)가 각각 하나씩 배치되었으나, 실질적으로는 반도체 구조물(120), 제1 내지 제2 배선 라인(151, 152)과 마찬가지로 다수개가 존재할 수 있다. Meanwhile, in the drawing, the first and
이와 같이, 본 발명에서는 큰 단위의 반도체 구조물을 형성하고, 이를 기판(170) 상에서 아이솔레이션하여 칩 단위의 반도체 구조물(120)로 분리할 수 있다. 또한, 기판(170)의 둘레부에 대응되는 반도체 구조물의 둘레부를 함께 식각하고, 반도체 구조물이 식각된 영역에 제1 내지 제2 패드(181, 182)를 배치할 수 있다. 이 때, 반도체 구조물(120)과 전기적으로 연결된 제1 내지 제2 배선 라인(151, 152)은 식각된 영역의 하부까지 연장되어 배치될 수 있다. 따라서, 제1 내지 제2 패드(181, 182)와 배선 라인의 연결이 용이하게 이루어질 수 있다.As such, in the present invention, a semiconductor structure of a large unit is formed, and it is isolated on the
즉, 하나의 기판(170)에 복수 개의 반도체 구조물(120)이 배치되고, 기판(170)의 둘레부를 따라 복수 개의 제1 내지 제2 패드(181, 182)가 배치될 수 있다. 이 때, 하나의 제1 내지 제2 패드(181, 182)는 복수 개의 반도체 구조물(120)과 전기적으로 연결될 수 있다. 또한, 반도체 구조물(120)과 기판(170) 사이에서 제1 내지 제2 배선 라인(151, 152)이 형성될 수 있다.That is, a plurality of
따라서, 개별 칩(반도체 소자)을 기판 및 패키지 기판 상에 연결하기 위한 와이어 본딩이 생략되어 패키지가 소형화될 수 있다. 또한, 공정의 단축으로 공정성이 개선될 수 있다. 더불어, 불필요한 공간의 절약으로 반도체 영역이 보다 확대될 수 있다. Accordingly, wire bonding for connecting individual chips (semiconductor elements) on a substrate and a package substrate can be omitted, and the package can be miniaturized. In addition, fairness can be improved by shortening the process. In addition, the semiconductor area can be further expanded by saving unnecessary space.
상술한 반도체 소자 패키지는 발광소자 패키지로 구성되어, 조명 시스템의 광원으로 사용될 수 있는데, 예를 들어 영상표시장치의 광원이나 조명 장치 등의 광원으로 사용될 수 있다.The semiconductor device package described above is composed of a light emitting device package and can be used as a light source of a lighting system, for example, a light source of an image display device or a light source of a lighting device.
영상표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있고, 조명 장치의 광원으로 사용될 때 등기구나 벌브 타입으로 사용될 수도 있으며, 또한 이동 단말기, 차량용 헤드램프의 광원으로 사용될 수도 있다.When used as a backlight unit of an image display device, it can be used as an edge type backlight unit or a direct type backlight unit, and when used as a light source for a lighting device, it can also be used as a lamp or bulb type, and also a mobile terminal, a headlamp for vehicles It can also be used as a light source for
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.Although the above has been described with reference to the embodiments, this is only an example and does not limit the present invention, and those skilled in the art to which the present invention belongs will not deviate from the essential characteristics of the present embodiment. It will be appreciated that various variations and applications are possible. For example, each component specifically shown in the embodiment can be modified and implemented. And differences related to these modifications and applications should be construed as being included in the scope of the present invention as defined in the appended claims.
Claims (10)
상기 기판 상의 중앙에 이격 배치되는 복수 개의 반도체 구조물을 포함하고,
상기 반도체 구조물은,
상기 기판 상에 배치되고, 제1 도전형 반도체층; 제2 도전형 반도체층; 상기 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 배치되는 활성층; 및 가장자리에 상기 제2 도전형 반도체층의 측면, 상기 활성층의 측면 및 상기 제1 도전형 반도체층의 저면이 노출되는 채널층;을 포함하고,
상기 기판과 상기 복수 개의 반도체 구조물 사이에 배치되어 상기 제1 도전형 반도체층과 전기적으로 연결되는 복수 개의 제1 배선 라인;
상기 기판과 상기 복수 개의 반도체 구조물 사이에 배치되어 상기 제2 도전형 반도체층과 전기적으로 연결되는 복수 개의 제2 배선 라인;
상기 제1 배선 라인과 제2 배선 라인 사이에 배치되는 제1 절연층;
상기 제1 배선 라인과 각각 전기적으로 연결되는 복수 개의 제1 패드; 및
상기 제2 배선 라인과 각각 전기적으로 연결되는 복수 개의 제2 패드를 포함하는 반도체 소자 패키지.
Board; and
Including a plurality of semiconductor structures spaced apart from the center on the substrate,
The semiconductor structure,
a first conductivity type semiconductor layer disposed on the substrate; a second conductivity type semiconductor layer; an active layer disposed between the first conductivity type semiconductor layer and the second conductivity type semiconductor layer; and a channel layer at an edge of which a side surface of the second conductivity type semiconductor layer, a side surface of the active layer, and a bottom surface of the first conductivity type semiconductor layer are exposed,
a plurality of first wiring lines disposed between the substrate and the plurality of semiconductor structures and electrically connected to the first conductivity type semiconductor layer;
a plurality of second wiring lines disposed between the substrate and the plurality of semiconductor structures and electrically connected to the second conductivity type semiconductor layer;
a first insulating layer disposed between the first wiring line and the second wiring line;
a plurality of first pads electrically connected to the first wiring line; and
A semiconductor device package including a plurality of second pads electrically connected to the second wiring line, respectively.
상기 제1 도전형 반도체층의 최외측면의 최대 높이와 상기 제1 도전형 반도체층의 상면에서 상기 활성층의 상면까지의 높이가 상이한 반도체 소자 패키지.
According to claim 1,
A semiconductor device package according to claim 1 , wherein a maximum height of an outermost surface of the first conductivity type semiconductor layer and a height from a top surface of the first conductivity type semiconductor layer to a top surface of the active layer are different.
상기 제1 도전형 반도체층의 최외측면의 최대 높이와 인접한 반도체 구조물 사이의 이격 거리의 길이 비는 1:3 내지 1:60이고,
상기 제1 도전형 반도체층의 상면은
제1 면, 상기 제1 면 하부에 배치되는 제2 면 및 상기 제1 면과 상기 제2 면에 위치하는 경사면을 포함하고,
상기 제1 도전형 반도체층의 저면에서 상기 제1 면까지의 높이는 상기 제1 도전형 반도체층의 저면에서 상기 제2 면까지의 높이보다 큰 반도체 소자 패키지.
According to claim 1,
The length ratio of the maximum height of the outermost side of the first conductivity type semiconductor layer and the separation distance between adjacent semiconductor structures is 1:3 to 1:60,
The upper surface of the first conductivity type semiconductor layer is
A first surface, a second surface disposed below the first surface, and an inclined surface disposed on the first surface and the second surface,
A semiconductor device package according to claim 1 , wherein a height from the bottom surface of the first conductivity-type semiconductor layer to the first surface is greater than a height from the bottom surface of the first conductivity-type semiconductor layer to the second surface.
상기 제1 절연층 및 상기 복수 개의 제1 배선 라인 하부에 배치되는 제2 절연층;을 포함하는 반도체 소자 패키지.
According to claim 1,
A semiconductor device package comprising: a second insulating layer disposed below the first insulating layer and the plurality of first wiring lines.
상기 제1 배선 라인은, 상기 활성층, 제2 도전형 반도체층 및 제1 절연층을 관통하여 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 관통부; 및 상기 기판의 가장자리부로 연장되는 제1 끝단부를 포함하고,
상기 제2 배선 라인은, 상기 기판의 가장자리부로 연장되는 제2 끝단부를 포함하는 반도체 소자 패키지.
According to claim 1,
The first wiring line may include a first through portion electrically connected to the first conductive semiconductor layer by passing through the active layer, the second conductive semiconductor layer, and the first insulating layer; And a first end portion extending to the edge portion of the substrate,
The second wiring line includes a second end extending to an edge of the substrate.
상기 복수 개의 제1 패드 및 상기 제2 패드는 상기 기판의 가장자리부를 따라 배치되고,
상기 복수 개의 반도체 구조물은 상기 복수 개의 제1 패드 및 상기 제2 패드의 중앙에 배치되는 반도체 소자 패키지.
According to claim 1,
The plurality of first pads and the second pads are disposed along an edge portion of the substrate,
The plurality of semiconductor structures are disposed in the center of the plurality of first pads and the plurality of second pads semiconductor device package.
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