WO2016041227A1 - 显示面板及其驱动方法 - Google Patents

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WO2016041227A1
WO2016041227A1 PCT/CN2014/088707 CN2014088707W WO2016041227A1 WO 2016041227 A1 WO2016041227 A1 WO 2016041227A1 CN 2014088707 W CN2014088707 W CN 2014088707W WO 2016041227 A1 WO2016041227 A1 WO 2016041227A1
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scan
pixel
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肖军城
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TCL China Star Optoelectronics Technology Co Ltd
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Shenzhen China Star Optoelectronics Technology Co Ltd
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    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
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    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G—PHYSICS
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    • G09G3/3611—Control of matrices with row and column drivers
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    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
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Definitions

  • the present invention relates to the field of display technologies, and in particular, to a display panel and a driving method thereof.
  • Traditional GOA Gate driver On The Array technology solution generally forms a scan driving circuit on the thin film transistor array substrate in the process of the existing thin film transistor array substrate to realize progressive scanning of the pixel array on the thin film transistor array substrate.
  • a display panel comprising: a color filter substrate; a liquid crystal layer; and a thin film transistor array substrate, the thin film transistor array substrate comprising: a pixel unit array comprising at least two pixel rows and at least one Pixel column combination, the pixel column combination includes two pixel columns, the pixel row and the pixel column are each composed of pixel units, wherein the pixel row includes at least two of the pixel units, and the pixel column includes at least two The pixel unit; a scan line array comprising at least two scan line combinations, at least two of the scan line combinations being arranged in an array in a first direction, the scan line combination comprising a first scan line and a second scan line, The first scan line and the second scan line are both connected to the pixel unit in the pixel row; a data line array includes at least two data lines, and at least two of the data lines are arrayed in a second direction Arranging in a form, the data line is connected to each of the two pixel columns in the pixel column combination, wherein the second direction a
  • the first driving signal includes a first clock signal, a second clock signal, a third clock signal, and a fourth clock signal
  • the signal input interface includes: a first signal input terminal for receiving The first clock signal; a second signal input terminal for receiving the second clock signal; a third signal input terminal for receiving the third clock signal; and a fourth signal input terminal for Receiving the fourth clock signal; the first shift register and the first signal output end, the second signal output end, the third signal output end, and the fourth signal output end Connecting any two, the first shift register for generating the according to any one of the first clock signal, the second clock signal, the third clock signal, and the fourth clock signal a first scan signal; and the second shift register and any one of the first signal output end, the second signal output end, the third signal output end, and the fourth signal output end Connection, said Two shift register for generating the second scan signal according to any of both of the first clock signal, said second clock signal, the third clock signal and the fourth clock signal.
  • the driving circuit further includes: a first regulator combination, coupled to the shift register and the signal input interface, the first regulator combination is used in the shift register Adjusting the first driving signal before combining the generating the second driving signal, and for outputting the adjusted first driving signal to the shift register combination; the shift register combination is further used according to The adjusted first driving signal generates the second driving signal.
  • the driving circuit further includes: a second regulator combination, coupled to the shift register and the signal output interface, the second regulator is used in the shift register The second driving signal is adjusted after the second driving signal is combined, and the second driving signal for adjustment is output to the pixel unit array through the scan line array.
  • a display panel comprising: a color filter substrate; a liquid crystal layer; and a thin film transistor array substrate, the thin film transistor array substrate comprising: a pixel unit array comprising at least two pixel rows and at least one Pixel column combination, the pixel column combination includes two pixel columns, the pixel row and the pixel column are each composed of pixel units, wherein the pixel row includes at least two of the pixel units, and the pixel column includes at least two The pixel unit; a scan line array comprising at least two scan line combinations, at least two of the scan line combinations being arranged in an array in a first direction, the scan line combination comprising a first scan line and a second scan line, The first scan line and the second scan line are both connected to the pixel unit in the pixel row; a data line array includes at least two data lines, and at least two of the data lines are arrayed in a second direction Arranging in a form, the data line is connected to each of the two pixel columns in the pixel column combination, wherein the second direction a
  • the driving circuit includes: a signal input interface for receiving the first driving signal; a signal output interface for outputting the second driving signal; and a shift register combination
  • the shift register combination is coupled to the signal input interface and the signal output interface, the shift register combination for generating the second drive signal based on the first drive signal.
  • the second driving signal includes a first scan signal and a second scan signal
  • the signal output interface includes: at least one first signal output terminal for outputting the first scan signal; and at least a second signal output terminal for outputting the second scan signal
  • the driving circuit further comprising: a power signal receiving end for receiving the power signal; and a first start signal receiving end for receiving the first a start signal
  • the shift register combination includes: at least one first shift register, the first shift register and the signal input interface, the power signal receiving end, the first start signal receiving end, and The first signal output terminal is connected, the first shift register is configured to receive the first start signal, and is configured to generate the first according to the first driving signal under the trigger of the first start signal And scanning a signal, and generating a second enable signal after generating the first scan signal; and at least a second shift register, the second shift register and the letter An input interface, the power signal receiving end and the first shift register are connected, the second shift register is configured to receive the second start signal, and is configured to be triggered by the second start
  • the first driving signal includes a first clock signal, a second clock signal, a third clock signal, and a fourth clock signal
  • the signal input interface includes: a first signal input terminal for receiving The first clock signal; a second signal input terminal for receiving the second clock signal; a third signal input terminal for receiving the third clock signal; and a fourth signal input terminal for Receiving the fourth clock signal; the first shift register and the first signal output end, the second signal output end, the third signal output end, and the fourth signal output end Connecting any two, the first shift register for generating the according to any one of the first clock signal, the second clock signal, the third clock signal, and the fourth clock signal a first scan signal; and the second shift register and any one of the first signal output end, the second signal output end, the third signal output end, and the fourth signal output end Connection, said Two shift register for generating the second scan signal according to any of both of the first clock signal, said second clock signal, the third clock signal and the fourth clock signal.
  • each shift register of the shift register combination is configured to generate a scan signal in a second predetermined order; wherein the second predetermined order is: at least two corresponding to an odd-numbered row of pixel rows
  • the shift register sequentially generates scan signals of the odd row pixel rows, and then sequentially generates scan signals of the even row pixel rows by at least two of the shift registers corresponding to the even row pixel rows.
  • the driving circuit further includes: a first regulator combination, coupled to the shift register and the signal input interface, the first regulator combination is used in the shift register Adjusting the first driving signal before combining the generating the second driving signal, and for outputting the adjusted first driving signal to the shift register combination; the shift register combination is further used according to The adjusted first driving signal generates the second driving signal.
  • the first regulator combination includes at least two first regulators, the first regulator is a first current regulating resistor; the first current regulating resistor is connected to the shift register combination and The signal input interface.
  • the driving circuit further includes: a second regulator combination, coupled to the shift register and the signal output interface, the second regulator is used in the shift register The second driving signal is adjusted after the second driving signal is combined, and the second driving signal for adjustment is output to the pixel unit array through the scan line array.
  • the second regulator combination includes at least two second regulators, the second regulator is a second current regulating resistor; the second current regulating resistor is coupled to the shift register combination and The signal output interface.
  • a driving method of the above display panel comprising the steps of: A, a signal input interface receiving the first driving signal; B, the shift register combination generating the second driving according to the first driving signal And a signal output interface outputs the second driving signal.
  • the second driving signal includes a first scan signal and a second scan signal
  • the step B includes the following steps: b1, the first start signal receiving end of the driving circuit receives the first start signal; B2.
  • the first shift register of the shift register combination receives the first enable signal, and generates the first scan signal according to the first driving signal, and triggered by the first start signal, and Generating a second enable signal after generating the first scan signal; and b3, a second shift register of the shift register combination receiving the second enable signal, and triggered by the second enable signal, Generating the second scan signal according to the first driving signal, and transmitting the second scan signal to the first shift register, and generating a third start signal after generating the second scan signal.
  • the first driving signal includes a first clock signal, a second clock signal, a third clock signal, and a fourth clock signal; the method further includes the step of: first signal of the signal input interface The input end receives the first clock signal; the second signal input end of the signal input interface receives the second clock signal; the third signal input end of the signal input interface receives the third clock signal; Receiving, by the fourth signal input end of the signal input interface, the fourth clock signal; the first shift register according to the first clock signal, the second clock signal, the third clock signal, and the fourth Generating the first scan signal by any two of the clock signals, wherein the first shift register and the first signal output end, the second signal output end, the third signal output end, Connecting any two of the fourth signal outputs; and the second shift register is configured to be based on the first clock signal, the second clock signal, the third clock signal, and Generating the second scan signal by any two of the fourth clock signals, wherein the second shift register and the first signal output end, the second signal output end, and the
  • the method further includes the step of: each shift register of the shift register combination generating a scan signal in a second predetermined order; wherein the second predetermined order is: first by odd line pixels At least two of the shift registers corresponding to the row sequentially generate scan signals of the odd-numbered rows of pixel rows, and then at least two of the shift registers corresponding to the even-numbered rows of pixel rows sequentially generate the even-numbered rows of pixel rows Scan the signal.
  • the method further comprises the step of: D, the first regulator combination of the driving circuit is in the shift register combination generation Adjusting the first driving signal before the second driving signal, and outputting the adjusted first driving signal to the shift register combination; the step B is: the shift register combination is adjusted according to The subsequent first drive signal generates the second drive signal.
  • the method further comprises the following steps: E, the second regulator combination of the driving circuit is in the shift register combination generating station The second driving signal is adjusted after the second driving signal is described, and the adjusted second driving signal is output to the pixel unit array through the scan line array.
  • the present invention can balance the charging condition of pixel units in different rows of pixel rows, avoiding the situation of uneven charging, and is advantageous for making the display of the overall picture not abnormal, and ensuring the display quality of the overall picture.
  • FIG. 1A is a schematic view of a first embodiment of a display panel of the present invention.
  • Figure 1B is a schematic diagram of the signal of Figure 1A;
  • FIG. 2A is a schematic view of a second embodiment of a display panel of the present invention.
  • FIG. 2B is a schematic diagram of the signal of FIG. 2A;
  • FIG. 3 is a schematic view of a first embodiment of a driving circuit in a display panel of the present invention.
  • FIG. 4 is a schematic view showing a second embodiment of a driving circuit in the display panel of the present invention.
  • FIG. 5 is a schematic view showing a third embodiment of a driving circuit in the display panel of the present invention.
  • FIG. 6 is a schematic view showing a fourth embodiment of a driving circuit in the display panel of the present invention.
  • FIG. 7 is a flow chart of a first embodiment of a driving method of a display panel of the present invention.
  • FIG. 8 is a flow chart showing the steps of the shift register combination of FIG. 7 generating a second drive signal according to the first drive signal;
  • FIG. 9 is a flow chart of a second embodiment of a driving method of a display panel of the present invention.
  • Fig. 10 is a flow chart showing a third embodiment of the driving method of the display panel of the present invention.
  • FIG. 1A is a schematic view of a first embodiment of a display panel of the present invention
  • FIG. 1B is a schematic diagram of the signal of FIG. 1A.
  • the first embodiment of the display panel of the present embodiment includes a color filter (CF, Color) Filter) substrate, liquid crystal (LC) layer, and thin film transistor array (TFT Array, Thin Film Transistor) Array) substrate.
  • the color filter substrate and the thin film transistor array substrate are superimposed and integrated, and the liquid crystal layer is disposed between the color filter substrate and the thin film transistor array substrate.
  • the thin film transistor array substrate includes a pixel unit array 102, scan line arrays (G1, G2, G3, G4, G5, G6), data line arrays (D1, D2, D3, D4, D5), and a driving circuit 101. That is, the driving circuit 101 is disposed on the thin film transistor array substrate, and the driving circuit 101 is formed on the thin film transistor array substrate in the process of the thin film transistor array substrate, and the driving circuit 101 is used. Progressive scanning is performed on the thin film transistor array substrate.
  • the pixel unit array 102 includes at least two pixel rows and at least one pixel column combination, the pixel column combination includes two pixel columns, and the pixel row and the pixel column are each composed of pixel units, wherein the pixel row includes At least two of the pixel units, the pixel column comprising at least two of the pixel units.
  • the scan line array (G1, G2, G3, G4, G5, G6) includes at least two scan line combinations, at least two of which are arranged in an array in a first direction 104, the scan line combination including a scan line and a second scan line, each of the first scan line and the second scan line being connected to the pixel unit in the pixel row.
  • a pixel unit connected to the first scan line and a pixel unit connected to the second scan line are staggered.
  • the data line array (D1, D2, D3, D4, D5) includes at least two data lines, at least two of which are arranged in an array in a second direction 103, the data lines being combined with the pixel columns Each of the two pixel columns is connected to the pixel unit, wherein the second direction 103 is perpendicular to the first direction 104. Adjacent two pixel columns share/share the same data line (DLS, Data Line Share), and the connection object of the pixel column has one and only one of the data lines, that is, one and only one data line is connected to any one of the pixel columns.
  • DLS Data Line Share
  • the driving circuit 101 is connected to the scan line and the data line, and the driving circuit 101 is configured to receive a first driving signal, and configured to generate a second driving signal according to the first driving signal, and to pass the
  • the scan line array (G1, G2, G3, G4, G5, G6) transmits the second drive signal to the pixel unit array 102.
  • the first connection mode and the second connection mode of the two adjacent pixel rows are the same, wherein the first connection mode is the pixel unit and the location in one of the pixel rows a connection mode of the scan line combination (the first scan line and the second scan line), wherein the second connection mode is the pixel unit in the other pixel row and the first scan line
  • the connection mode of the second scan line is described.
  • the polarity of the data signal Data provided by the data line array (D1, D2, D3, D4, D5) to the pixel unit array 102 is: positive, positive, negative, negative, positive, Positive, ..., and so on.
  • the source can be reduced without affecting the display quality.
  • (Source) The cost of driving the chip.
  • FIG. 2A is a schematic view of a second embodiment of the display panel of the present invention
  • FIG. 2B is a schematic diagram of the signal of FIG. 2A.
  • the second embodiment of the display panel of the present embodiment is similar to the first embodiment described above, except that:
  • the first connection mode and the second connection mode of the two adjacent pixel rows are different, wherein the first connection mode is the pixel unit and the location in one of the pixel rows a connection manner of the scan line combination (the first scan line and the second scan line), wherein the second connection mode is that the pixel unit in the other pixel row is combined with the scan line (the The connection manner of the first scan line and the second scan line).
  • the polarity of the data signal Data provided by the data line array (D1, D2, D3, D4, D5) to the pixel unit array 102 is: positive, negative, positive, negative, positive, Negative, ..., and so on.
  • the technical solution in the embodiment avoids the charging unevenness caused by the difference in the potential of the pixels pre-charging, thereby avoiding the overall brightness difference of the display screen caused by the potential difference of the pixel charging of different rows.
  • the technical solution of the embodiment also avoids the resistance capacity (RC, Resistance)
  • RC Resistance
  • the Capacitance is particularly large, the display quality of the display panel is ensured due to the fact that the difference in the charging rate of the different rows caused by the overall charging rate of the display panel is large.
  • the third embodiment of the display panel of the present embodiment is similar to the first or second embodiment described above, except that:
  • the drive circuit 101 includes a signal input interface 302, a signal output interface 303, and a shift register combination 301.
  • FIG. 3 is a schematic diagram of a first embodiment of a driving circuit 101 in a display panel of the present invention.
  • the signal input interface 302 is configured to receive the first driving signal.
  • the signal output interface 303 is configured to output the second driving signal.
  • the shift register combination 301 is coupled to the signal input interface 302 and the signal output interface 303, and the shift register combination 301 is configured to generate the second driving signal according to the first driving signal.
  • each of the shift register combinations 301 generates a scan signal in a first predetermined order.
  • the first predetermined order is an arrangement order of each shift register in the shift register combination 301 (in the order in which the first direction 104 is arranged).
  • the scanning signals of the pixel rows are sequentially generated by the first shift register SRC1, the second shift register SRC2, the third shift register SRC3, ..., the 2N+1 shift register SRC2N+1, and the like.
  • the second driving signal includes a first scan signal and a second scan signal.
  • the signal output interface 303 includes at least one first signal output end and at least one second signal output end.
  • the first signal output is configured to output the first scan signal.
  • the second signal output is configured to output the second scan signal.
  • the driving circuit 101 further includes a power signal receiving end and a first start signal receiving end.
  • the power signal receiving end is configured to receive a power signal.
  • the first start signal receiving end is configured to receive a first start signal.
  • the shift register combination 301 includes at least one first shift register SRC1 (Shift Register Circuit) 1) at least one second shift register SRC2.
  • the power terminal VSS is used to receive a constant low potential signal
  • the start signal receiving end ST is configured to receive the start signal sent by the upper shift register
  • the upper stage shift The start signal sent by the bit register is used to trigger the start/operation of the lower shift register (the current shift register)
  • the first receiving end CK and the second receiving end LC are both used to receive the driving signal
  • the output end Out is used for the output.
  • the second driving signal is used for receiving the pull-down signal of the lower shift register to the upper shift register (the current shift register).
  • the first shift register SRC1 is connected to the signal input interface 302, the power signal receiving end, the first start signal receiving end and the first signal output end, and the first shift register SRC1 is used. Receiving the first enable signal, and for generating the first scan signal according to the first driving signal, and for generating after generating the first scan signal, under the trigger of the first start signal The second start signal.
  • the second shift register SRC2 is connected to the signal input interface 302, the power signal receiving end and the first shift register SRC1, and the second shift register SRC2 is configured to receive the second start signal And generating, by the second start signal, the second scan signal according to the first driving signal, and for transmitting the second scan signal to the first shift register SRC1, And generating a third enable signal after generating the second scan signal.
  • the first driving signal includes a first clock signal, a second clock signal, a third clock signal, and a fourth clock signal.
  • the signal input interface 302 includes a first signal input terminal LC, a second signal input terminal XLC, a third signal input terminal CK, and a fourth signal input terminal XCK.
  • the first signal input terminal LC is configured to receive the first clock signal.
  • the second signal input terminal XLC is configured to receive the second clock signal.
  • the third signal input terminal CK is configured to receive the third clock signal.
  • the fourth signal input terminal XCK is configured to receive the fourth clock signal.
  • the first shift register SRC1 is connected to any one of the first signal output end, the second signal output end, the third signal output end, and the fourth signal output end, A shift register SRC1 is configured to generate the first scan signal according to any one of the first clock signal, the second clock signal, the third clock signal, and the fourth clock signal.
  • the second shift register SRC2 is connected to any one of the first signal output end, the second signal output end, the third signal output end, and the fourth signal output end, The second shift register SRC2 is configured to generate the second scan signal according to any one of the first clock signal, the second clock signal, the third clock signal, and the fourth clock signal.
  • the fourth embodiment of the display panel of the present invention is similar to any of the above-described first to third embodiments, except that:
  • the shift register combination 301 further includes at least a third shift register SRC3 and at least a fourth shift register SRC4.
  • the signal output interface 303 further includes at least a third signal output terminal and at least a fourth signal output terminal.
  • the first signal input terminal LC is connected to the first shift register SRC1 and the third shift register SRC3, and the first signal input terminal LC is further used to the first shift register SRC1 and the The third shift register SRC3 provides the first clock signal.
  • the second signal input terminal XLC is connected to the second shift register SRC2 and the fourth shift register SRC4, and the second signal input terminal XLC is further used for the second shift register SRC2 and the The fourth shift register SRC4 provides the second clock signal.
  • the third signal input terminal CK is connected to the first shift register SRC1 and the third shift register SRC3, and the third signal input terminal CK is further used to the first shift register SRC1 and the The third shift register SRC3 provides the third clock signal.
  • the fourth signal input terminal XCK is connected to the second shift register SRC2 and the fourth shift register SRC4, and the fourth signal input terminal XCK is further used to the second shift register SRC2 and the The fourth shift register SRC4 provides the fourth clock signal.
  • the fifth embodiment of the display panel of the present invention is similar to the fourth embodiment described above, as shown in FIG. 4, with the following differences:
  • the first signal input terminal LC is connected to the first shift register SRC1 and the fourth shift register SRC4, and the first signal input terminal LC is further used to the first shift register SRC1 and the The fourth shift register SRC4 provides the first clock signal.
  • the second signal input terminal XLC is connected to the second shift register SRC2 and the third shift register SRC3, and the second signal input terminal XLC is further used for the second shift register SRC2 and the The third shift register SRC3 provides the second clock signal.
  • the third signal input terminal CK is connected to the first shift register SRC1 and the fourth shift register SRC4, and the third signal input terminal CK is further used to the first shift register SRC1 and the The fourth shift register SRC4 provides the third clock signal.
  • the fourth signal input terminal XCK is connected to the second shift register SRC2 and the third shift register SRC3, and the fourth signal input terminal XCK is further used for the second shift register SRC2 and the The third shift register SRC3 provides the fourth clock signal.
  • each of the shift register combinations 301 generates a scan signal in a second predetermined sequence.
  • the second predetermined sequence is that the scanning signals of the odd-numbered rows of pixel rows are successively generated by at least two of the shift registers corresponding to the odd-numbered rows of pixel rows, and at least two corresponding to the even-numbered rows of pixel rows.
  • the shift register sequentially generates scan signals of the even-numbered rows of pixel rows. For example, the scan signals of the odd-line pixel rows are sequentially generated by the first shift register SRC1, the third shift register SRC3, the fifth shift register SRC5, ..., the 2N+1 shift register SRC2N+1, and the like. And scanning signals of the even-numbered rows of pixel rows are sequentially generated by the second shift register SRC2, the fourth shift register SRC4, and the like.
  • the sixth embodiment of the display panel of the present invention is similar to any of the first to fifth embodiments described above, as shown in FIG. 5, and the difference is:
  • the drive circuit 101 also includes a first regulator combination 501.
  • the first regulator combination 501 is coupled to the shift register combination 301 and the signal input interface 302, and the first regulator combination 501 is configured to generate the second drive signal in the shift register combination 301.
  • the first driving signal is adjusted beforehand and used to output the adjusted first driving signal to the shift register combination 301.
  • the shift register combination 301 is further configured to generate the second driving signal according to the adjusted first driving signal.
  • the first regulator combination 501 includes at least two first regulators, and the first regulator is a first current regulating resistor.
  • the first current regulating resistor is coupled to the shift register combination 301 (including the first shift register SRC1, the second shift register SRC2, the third shift register SRC3, the fourth shift The register SRC4) and the signal input interface 302 (including a first signal input terminal LC, a second signal input terminal XLC, a third signal input terminal CK, and a fourth signal input terminal XCK).
  • the seventh embodiment of the display panel of the present invention is similar to any of the first to fifth embodiments described above, as shown in FIG. 6, except that:
  • the drive circuit 101 also includes a second regulator combination 601.
  • the second regulator combination 601 is coupled to the shift register combination 301 and the signal output interface 303, and the second regulator combination 601 is configured to generate the second drive signal in the shift register combination 301. Adjusting the second driving signal, and outputting the second driving signal for adjustment to the pixel unit array through the scan line array (G1, G2, G3, G4, G5, G6) 102.
  • the second regulator combination 601 includes at least two second regulators, and the second regulator is a second current regulating resistor.
  • the second current regulating resistor is coupled to the shift register combination 301 (including the first shift register SRC1, the second shift register SRC2, the third shift register SRC3, the fourth shift The register SRC4) and the signal output interface 303 (including a first signal output terminal, a second signal output terminal, a third signal output terminal, and a fourth signal output terminal).
  • the adjustment of the magnitude of the current corresponding to the first driving signal by the first regulator, and the driving of the second regulator by the second regulator can adjust/adjust the control signal received by the TFT (Thin Film Transistor) switch of each pixel unit, so that the charging process of the pixel unit can be better controlled, and thus Appropriate charging limitation is performed on the pixel unit with better charging condition, and appropriate charging compensation can be performed on the pixel unit with poor charging condition, so that the charging condition of different pixel units does not have much difference, which is beneficial to the whole
  • the display of the screen does not appear abnormal, ensuring the overall picture quality.
  • FIG. 7 is a flowchart of a first embodiment of a driving method of a display panel of the present invention.
  • the first embodiment of the driving method of the display panel of the present invention is applicable to the above display panel, and the driving method of the embodiment includes the following steps:
  • the signal input interface 302 receives the first drive signal (step 701).
  • the shift register combination 301 generates the second driving signal according to the first driving signal (step 702).
  • the signal output interface 303 outputs the second driving signal (step 703).
  • FIG. 8 is a flow chart showing the steps of the shift register combination 301 of FIG. 7 for generating a second drive signal according to the first drive signal.
  • the second driving signal includes a first scan signal and a second scan signal.
  • the step B includes the following steps:
  • the first enable signal receiving end of the driving circuit 101 receives the first start signal (step 7021).
  • the first shift register SRC1 of the shift register combination 301 receives the first enable signal, and generates the first scan signal according to the first driving signal under the trigger of the first start signal. And generating a second enable signal after generating the first scan signal (step 7022).
  • the second shift register SRC2 of the shift register combination 301 receives the second enable signal, and generates the second scan signal according to the first drive signal under the trigger of the second start signal. And transmitting the second scan signal to the first shift register SRC1, and generating a third enable signal after generating the second scan signal (step 7023).
  • the first driving signal includes a first clock signal, a second clock signal, a third clock signal, and a fourth clock signal.
  • step b2 the step of generating the first scan signal according to the first driving signal includes:
  • the first shift register SRC1 generates the first scan signal according to any one of the first clock signal, the second clock signal, the third clock signal, and the fourth clock signal.
  • step b3 the step of generating the second scan signal according to the first driving signal includes:
  • the second shift register SRC2 generates the second scan signal according to any one of the first clock signal, the second clock signal, the third clock signal, and the fourth clock signal.
  • FIG. 9 is a flowchart of a second embodiment of a driving method of a display panel of the present invention.
  • the method further comprises the following steps:
  • the first regulator combination 501 of the driving circuit 101 adjusts the first driving signal before the shift register combination 301 generates the second driving signal, and adjusts the first driving The signal is output to the shift register combination 301 (step 901).
  • the step B (step 702) is:
  • the shift register combination 301 generates the second driving signal according to the adjusted first driving signal.
  • FIG. 10 is a flowchart of a third embodiment of a driving method of a display panel of the present invention.
  • the third embodiment of the driving method of the display panel of the present invention is similar to the above-described first embodiment, except that:
  • the method further comprises the following steps:
  • the second regulator combination 601 of the driving circuit 101 adjusts the second driving signal after the shift register combination 301 generates the second driving signal, and adjusts the second driving Signals are output to the pixel unit array 102 through the scan line arrays (G1, G2, G3, G4, G5, G6) (step 1001).
  • Adjusting the magnitude of the current corresponding to the first driving signal by the first regulator, and adjusting the magnitude of the current corresponding to the second driving signal by the second regulator The control signal received by the TFT (Thin Film Transistor) switch of the pixel unit is adjusted/adjusted, so that the charging process of the pixel unit can be better controlled, so that the charging unit with better charging condition can be appropriately charged. And the pixel unit with poor charging condition can be properly charged and compensated, so that the charging condition of different pixel units does not have too much difference, which is beneficial to make the display of the overall picture not abnormal, and ensure the display quality of the overall picture. .
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Abstract

一种显示面板，包括：彩色滤光片基板；液晶层；薄膜晶体管阵列基板，薄膜晶体管阵列基板包括：像素单元阵列（102）、扫描线阵列（G1，G2，G3，G4，G5，G6）、数据线阵列（D1，D2，D3，D4，D5）和驱动电路（101）；像素单元阵列（102）包括至少两像素行和至少一像素列组合，像素列组合包括两像素列；扫描线阵列（G1，G2，G3，G4，G5，G6）的扫描线组合中的第一扫描线和第二扫描线均与像素行中的像素单元连接；数据线阵列（D1，D2，D3，D4，D5）中的数据线与像素列组合中的两像素列的每一个像素单元连接；驱动电路（101）用于根据第一驱动信号生成第二驱动信号；在像素行中，与第一扫描线连接的像素单元和与第二扫描线连接的像素单元交错排列。该显示面板能使得不同像素行中的像素单元的充电情况平衡，避免出现充电不均的情况。还公开了一种显示面板的驱动方法。

Description

显示面板及其驱动方法 技术领域
本发明涉及显示技术领域，特别涉及一种显示面板及其驱动方法。
 背景技术
传统的GOA（Gate driver On Array）技术方案一般是通过在现有的薄膜晶体管阵列基板的制程中将扫描驱动电路形成在该薄膜晶体管阵列基板上，以实现对该薄膜晶体管阵列基板上的像素阵列逐行扫描。
在实践中，发明人发现现有技术至少存在以下问题：
在利用扫描驱动电路控制TFT（Thin Film Transistor，薄膜晶体管）开关的开启，以控制对像素单元的充电的过程中，对于不同的像素单元，往往会由于预充电的电位差异而出现充电不均的情况，这会导致整体画面亮暗差异较明显，这样降低了显示面板的显示质量。
故，有必要提出一种新的技术方案，以解决上述技术问题。
 技术问题
本发明的目的在于提供一种显示面板及其驱动方法，其能使得不同行像素行中的像素单元的充电情况平衡，避免出现充电不均的情况。
 技术解决方案
一种显示面板，所述显示面板包括：一彩色滤光片基板；一液晶层；以及一薄膜晶体管阵列基板，所述薄膜晶体管阵列基板包括：一像素单元阵列，包括至少两像素行和至少一像素列组合，所述像素列组合包括两像素列，所述像素行和所述像素列均由像素单元组成，其中，所述像素行包括至少两所述像素单元，所述像素列包括至少两所述像素单元；一扫描线阵列，包括至少两扫描线组合，至少两所述扫描线组合沿第一方向以阵列的形式排列，所述扫描线组合包括第一扫描线和第二扫描线，所述第一扫描线和所述第二扫描线均与所述像素行中的所述像素单元连接；一数据线阵列，包括至少两数据线，至少两所述数据线沿第二方向以阵列的形式排列，所述数据线与所述像素列组合中的两所述像素列的每一个所述像素单元连接，其中，所述第二方向与所述第一方向垂直；以及一驱动电路，所述驱动电路与所述扫描线和所述数据线连接，所述驱动电路用于接收第一驱动信号，并用于根据所述第一驱动信号生成第二驱动信号，以及用于通过所述扫描线阵列向所述像素单元阵列发送所述第二驱动信号；其中，在所述像素行中，与所述第一扫描线连接的像素单元和与所述第二扫描线连接的像素单元交错排列；所述驱动电路包括：一信号输入接口，用于接收所述第一驱动信号；一信号输出接口，用于输出所述第二驱动信号；以及一移位寄存器组合，所述移位寄存器组合与所述信号输入接口和所述信号输出接口连接，所述移位寄存器组合用于根据所述第一驱动信号生成所述第二驱动信号；所述第二驱动信号包括第一扫描信号、第二扫描信号；所述信号输出接口包括：至少一第一信号输出端，用于输出所述第一扫描信号；以及至少一第二信号输出端，用于输出所述第二扫描信号；所述驱动电路还包括：一电源信号接收端，用于接收电源信号；以及一第一启动信号接收端，用于接收第一启动信号；所述移位寄存器组合包括：至少一第一移位寄存器，所述第一移位寄存器与所述信号输入接口、所述电源信号接收端、所述第一启动信号接收端和所述第一信号输出端连接，所述第一移位寄存器用于接收所述第一启动信号，并用于在所述第一启动信号的触发下，根据所述第一驱动信号生成所述第一扫描信号，以及用于在生成所述第一扫描信号后生成第二启动信号；以及至少一第二移位寄存器，所述第二移位寄存器与所述信号输入接口、所述电源信号接收端和所述第一移位寄存器连接，所述第二移位寄存器用于接收所述第二启动信号，并用于在所述第二启动信号的触发下，根据所述第一驱动信号生成所述第二扫描信号，以及用于将所述第二扫描信号发送给所述第一移位寄存器，以及用于在生成所述第二扫描信号后生成第三启动信号；相邻的两所述像素列共享同一所述数据线，并且，所述像素列的连接对象中，有且仅有一所述数据线。
在上述显示面板中，所述第一驱动信号包括第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号；所述信号输入接口包括：一第一信号输入端，用于接收所述第一时钟信号；一第二信号输入端，用于接收所述第二时钟信号；一第三信号输入端，用于接收所述第三时钟信号；以及一第四信号输入端，用于接收所述第四时钟信号；所述第一移位寄存器与所述第一信号输出端、所述第二信号输出端、所述第三信号输出端、所述第四信号输出端中的任意两者连接，所述第一移位寄存器用于根据所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号中的任意两者生成所述第一扫描信号；以及所述第二移位寄存器与所述第一信号输出端、所述第二信号输出端、所述第三信号输出端、所述第四信号输出端中的任意两者连接，所述第二移位寄存器用于根据所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号中的任意两者生成所述第二扫描信号。
在上述显示面板中，所述驱动电路还包括：一第一调节器组合，与所述移位寄存器组合和所述信号输入接口连接，所述第一调节器组合用于在所述移位寄存器组合生成所述第二驱动信号前对所述第一驱动信号进行调节，并用于将调节后的所述第一驱动信号输出给所述移位寄存器组合；所述移位寄存器组合还用于根据调节后的所述第一驱动信号生成所述第二驱动信号。
在上述显示面板中，所述驱动电路还包括：一第二调节器组合，与所述移位寄存器组合和所述信号输出接口连接，所述第二调节器组合用于在所述移位寄存器组合生成所述第二驱动信号后对所述第二驱动信号进行调节，并将用于调节后的所述第二驱动信号通过所述扫描线阵列输出至所述像素单元阵列。
一种显示面板，所述显示面板包括：一彩色滤光片基板；一液晶层；以及一薄膜晶体管阵列基板，所述薄膜晶体管阵列基板包括：一像素单元阵列，包括至少两像素行和至少一像素列组合，所述像素列组合包括两像素列，所述像素行和所述像素列均由像素单元组成，其中，所述像素行包括至少两所述像素单元，所述像素列包括至少两所述像素单元；一扫描线阵列，包括至少两扫描线组合，至少两所述扫描线组合沿第一方向以阵列的形式排列，所述扫描线组合包括第一扫描线和第二扫描线，所述第一扫描线和所述第二扫描线均与所述像素行中的所述像素单元连接；一数据线阵列，包括至少两数据线，至少两所述数据线沿第二方向以阵列的形式排列，所述数据线与所述像素列组合中的两所述像素列的每一个所述像素单元连接，其中，所述第二方向与所述第一方向垂直；以及一驱动电路，所述驱动电路与所述扫描线和所述数据线连接，所述驱动电路用于接收第一驱动信号，并用于根据所述第一驱动信号生成第二驱动信号，以及用于通过所述扫描线阵列向所述像素单元阵列发送所述第二驱动信号；其中，在所述像素行中，与所述第一扫描线连接的像素单元和与所述第二扫描线连接的像素单元交错排列。
在上述显示面板中，相邻的两所述像素列共享同一所述数据线，并且，所述像素列的连接对象中，有且仅有一所述数据线。
在上述显示面板中，所述驱动电路包括：一信号输入接口，用于接收所述第一驱动信号；一信号输出接口，用于输出所述第二驱动信号；以及一移位寄存器组合，所述移位寄存器组合与所述信号输入接口和所述信号输出接口连接，所述移位寄存器组合用于根据所述第一驱动信号生成所述第二驱动信号。
在上述显示面板中，所述第二驱动信号包括第一扫描信号、第二扫描信号；所述信号输出接口包括：至少一第一信号输出端，用于输出所述第一扫描信号；以及至少一第二信号输出端，用于输出所述第二扫描信号；所述驱动电路还包括：一电源信号接收端，用于接收电源信号；以及一第一启动信号接收端，用于接收第一启动信号；所述移位寄存器组合包括：至少一第一移位寄存器，所述第一移位寄存器与所述信号输入接口、所述电源信号接收端、所述第一启动信号接收端和所述第一信号输出端连接，所述第一移位寄存器用于接收所述第一启动信号，并用于在所述第一启动信号的触发下，根据所述第一驱动信号生成所述第一扫描信号，以及用于在生成所述第一扫描信号后生成第二启动信号；以及至少一第二移位寄存器，所述第二移位寄存器与所述信号输入接口、所述电源信号接收端和所述第一移位寄存器连接，所述第二移位寄存器用于接收所述第二启动信号，并用于在所述第二启动信号的触发下，根据所述第一驱动信号生成所述第二扫描信号，以及用于将所述第二扫描信号发送给所述第一移位寄存器，以及用于在生成所述第二扫描信号后生成第三启动信号。
在上述显示面板中，所述第一驱动信号包括第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号；所述信号输入接口包括：一第一信号输入端，用于接收所述第一时钟信号；一第二信号输入端，用于接收所述第二时钟信号；一第三信号输入端，用于接收所述第三时钟信号；以及一第四信号输入端，用于接收所述第四时钟信号；所述第一移位寄存器与所述第一信号输出端、所述第二信号输出端、所述第三信号输出端、所述第四信号输出端中的任意两者连接，所述第一移位寄存器用于根据所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号中的任意两者生成所述第一扫描信号；以及所述第二移位寄存器与所述第一信号输出端、所述第二信号输出端、所述第三信号输出端、所述第四信号输出端中的任意两者连接，所述第二移位寄存器用于根据所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号中的任意两者生成所述第二扫描信号。
在上述显示面板中，所述移位寄存器组合的每一个移位寄存器用于按第二预定顺序产生扫描信号；其中，所述第二预定顺序为：先由奇数行像素行所对应的至少两个所述移位寄存器逐次生成所述奇数行像素行的扫描信号，再由偶数行像素行所对应的至少两个所述移位寄存器逐次产生所述偶数行像素行的扫描信号。
在上述显示面板中，所述驱动电路还包括：一第一调节器组合，与所述移位寄存器组合和所述信号输入接口连接，所述第一调节器组合用于在所述移位寄存器组合生成所述第二驱动信号前对所述第一驱动信号进行调节，并用于将调节后的所述第一驱动信号输出给所述移位寄存器组合；所述移位寄存器组合还用于根据调节后的所述第一驱动信号生成所述第二驱动信号。
在上述显示面板中，所述第一调节器组合包括至少两个第一调节器，所述第一调节器为第一电流调节电阻；所述第一电流调节电阻连接所述移位寄存器组合和所述信号输入接口。
在上述显示面板中，所述驱动电路还包括：一第二调节器组合，与所述移位寄存器组合和所述信号输出接口连接，所述第二调节器组合用于在所述移位寄存器组合生成所述第二驱动信号后对所述第二驱动信号进行调节，并将用于调节后的所述第二驱动信号通过所述扫描线阵列输出至所述像素单元阵列。
在上述显示面板中，所述第二调节器组合包括至少两个第二调节器，所述第二调节器为第二电流调节电阻；所述第二电流调节电阻连接所述移位寄存器组合和所述信号输出接口。
一种上述显示面板的驱动方法，所述方法包括以下步骤：A、信号输入接口接收所述第一驱动信号；B、所述移位寄存器组合根据所述第一驱动信号生成所述第二驱动信号；以及C、信号输出接口输出所述第二驱动信号。
在上述驱动方法中，所述第二驱动信号包括第一扫描信号、第二扫描信号；所述步骤B包括以下步骤：b1、所述驱动电路的第一启动信号接收端接收第一启动信号；b2、所述移位寄存器组合的第一移位寄存器接收所述第一启动信号，并在所述第一启动信号的触发下，根据所述第一驱动信号生成所述第一扫描信号，以及在生成所述第一扫描信号后生成第二启动信号；以及b3、所述移位寄存器组合的第二移位寄存器接收所述第二启动信号，并在所述第二启动信号的触发下，根据所述第一驱动信号生成所述第二扫描信号，以及将所述第二扫描信号发送给所述第一移位寄存器，以及在生成所述第二扫描信号后生成第三启动信号。
在上述驱动方法中，所述第一驱动信号包括第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号；所述方法还包括以下步骤：所述信号输入接口的第一信号输入端接收所述第一时钟信号；所述信号输入接口的第二信号输入端接收所述第二时钟信号；所述信号输入接口的第三信号输入端接收所述第三时钟信号；所述信号输入接口的第四信号输入端接收所述第四时钟信号；所述第一移位寄存器根据所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号中的任意两者生成所述第一扫描信号，其中，所述第一移位寄存器与所述第一信号输出端、所述第二信号输出端、所述第三信号输出端、所述第四信号输出端中的任意两者连接；以及所述第二移位寄存器用于根据所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号中的任意两者生成所述第二扫描信号，其中，所述第二移位寄存器与所述第一信号输出端、所述第二信号输出端、所述第三信号输出端、所述第四信号输出端中的任意两者连接。
在上述驱动方法中，所述方法还包括以下步骤：所述移位寄存器组合的每一个移位寄存器按第二预定顺序产生扫描信号；其中，所述第二预定顺序为：先由奇数行像素行所对应的至少两个所述移位寄存器逐次生成所述奇数行像素行的扫描信号，再由偶数行像素行所对应的至少两个所述移位寄存器逐次产生所述偶数行像素行的扫描信号。
在上述驱动方法中，在所述步骤A之后，以及在所述步骤B之前，所述方法还包括以下步骤：D、所述驱动电路的第一调节器组合在所述移位寄存器组合生成所述第二驱动信号前对所述第一驱动信号进行调节，并将调节后的所述第一驱动信号输出给所述移位寄存器组合；所述步骤B为：所述移位寄存器组合根据调节后的所述第一驱动信号生成所述第二驱动信号。
在上述驱动方法中，在所述步骤B之后，以及在所述步骤C之前，所述方法还包括以下步骤：E、所述驱动电路的第二调节器组合在所述移位寄存器组合生成所述第二驱动信号后对所述第二驱动信号进行调节，并将调节后的所述第二驱动信号通过所述扫描线阵列输出至所述像素单元阵列。
 有益效果
相对现有技术，本发明能使得不同行像素行中的像素单元的充电情况平衡，避免出现充电不均的情况，有利于使得整体画面的显示不会出现异常，确保整体画面的显示质量。
 附图说明
图1A为本发明的显示面板的第一实施例的示意图；
图1B为图1A的信号的示意图；
图2A为本发明的显示面板的第二实施例的示意图；
图2B为图2A的信号的示意图；
图3为本发明的显示面板中的驱动电路的第一实施例的示意图；
图4为本发明的显示面板中的驱动电路的第二实施例的示意图；
图5为本发明的显示面板中的驱动电路的第三实施例的示意图；
图6为本发明的显示面板中的驱动电路的第四实施例的示意图；
图7为本发明的显示面板的驱动方法的第一实施例的流程图；
图8为图7中移位寄存器组合根据第一驱动信号生成第二驱动信号的步骤的流程图；
图9为本发明的显示面板的驱动方法的第二实施例的流程图；
图10为本发明的显示面板的驱动方法的第三实施例的流程图。
 本发明的最佳实施方式
本说明书所使用的词语“实施例”意指用作实例、示例或例证。此外，本说明书和所附权利要求中所使用的冠词“一”一般地可以被解释为意指“一个或多个”，除非另外指定或从上下文清楚导向单数形式。
参考图1A和图1B，图1A为本发明的显示面板的第一实施例的示意图，图1B为图1A的信号的示意图。
本实施例的显示面板的第一实施例包括彩色滤光片（CF，Color Filter）基板、液晶（LC，Liquid Crystal）层以及薄膜晶体管阵列（TFT Array，Thin Film Transistor Array）基板。所述彩色滤光片基板和所述薄膜晶体管阵列基板叠加组合为一体，所述液晶层设置于所述彩色滤光片基板和所述薄膜晶体管阵列基板之间。
其中，所述薄膜晶体管阵列基板包括像素单元阵列102、扫描线阵列（G1，G2，G3，G4，G5，G6）、数据线阵列（D1，D2，D3，D4，D5）以及驱动电路101。即，所述驱动电路101设置在所述薄膜晶体管阵列基板上，所述驱动电路101是在所述薄膜晶体管阵列基板的制程中形成于所述薄膜晶体管阵列基板上的，所述驱动电路101用于所述薄膜晶体管阵列基板进行逐行扫描。
所述像素单元阵列102包括至少两像素行和至少一像素列组合，所述像素列组合包括两像素列，所述像素行和所述像素列均由像素单元组成，其中，所述像素行包括至少两所述像素单元，所述像素列包括至少两所述像素单元。
所述扫描线阵列（G1，G2，G3，G4，G5，G6）包括至少两扫描线组合，至少两所述扫描线组合沿第一方向104以阵列的形式排列，所述扫描线组合包括第一扫描线和第二扫描线，所述第一扫描线和所述第二扫描线均与所述像素行中的所述像素单元连接。在所述像素行中，与所述第一扫描线连接的像素单元和与所述第二扫描线连接的像素单元交错排列。
所述数据线阵列（D1，D2，D3，D4，D5）包括至少两数据线，至少两所述数据线沿第二方向103以阵列的形式排列，所述数据线与所述像素列组合中的两所述像素列的每一个所述像素单元连接，其中，所述第二方向103与所述第一方向104垂直。相邻的两像素列共用/共享同一所述数据线（DLS，Data Line Share），并且，所述像素列的连接对象中，有且仅有一所述数据线，即，有且仅有一数据线与任意一像素列连接。
所述驱动电路101与所述扫描线和所述数据线连接，所述驱动电路101用于接收第一驱动信号，并用于根据所述第一驱动信号生成第二驱动信号，以及用于通过所述扫描线阵列（G1，G2，G3，G4，G5，G6）向所述像素单元阵列102发送所述第二驱动信号。
在本实施例中，任意相邻的两所述像素行中的第一连接方式和第二连接方式相同，其中，所述第一连接方式为其中一所述像素行中所述像素单元与所述扫描线组合（所述第一扫描线、所述第二扫描线）的连接方式，所述第二连接方式为另一所述像素行中所述像素单元与所述第一扫描线、所述第二扫描线的连接方式。
在本实施例中，所述数据线阵列（D1，D2，D3，D4，D5）所提供给所述像素单元阵列102的数据信号Data的极性为：正、正、负、负、正、正、……、依此类推。
在本实施例中，通过将源极（Source）端/数据线的驱动减半，栅极（Gate）端/扫描线的驱动增加一倍，可以实现在不影响显示质量的前提下降低源极（Source）驱动芯片的费用。
参考图2A和图2B，图2A为本发明的显示面板的第二实施例的示意图，图2B为图2A的信号的示意图。
本实施例的显示面板的第二实施例与上述第一实施例相似，不同之处在于：
在本实施例中，任意相邻的两所述像素行中的第一连接方式和第二连接方式不同，其中，所述第一连接方式为其中一所述像素行中所述像素单元与所述扫描线组合（所述第一扫描线、所述第二扫描线）的连接方式，所述第二连接方式为另一所述像素行中所述像素单元与所述扫描线组合（所述第一扫描线、所述第二扫描线）的连接方式。
在本实施例中，所述数据线阵列（D1，D2，D3，D4，D5）所提供给所述像素单元阵列102的数据信号Data的极性为：正、负、正、负、正、负、……、依此类推。
在本实施例的技术方案避免了对像素预充的电位的差异所引起的充电不均，从而避免了不同行的像素充电的电位差异而造成的显示画面的整体亮暗差异。
此外，本实施例的技术方案还避免了在阻容（RC，Resistance Capacitance）特别大的时候，由于显示面板的整体充电率较差从而引起的不同行的充电率差异更大的情况的出现，因此确保了显示面板的显示质量。
本实施例的显示面板的第三实施例与上述第一或第二实施例相似，不同之处在于：
所述驱动电路101包括信号输入接口302、信号输出接口303和移位寄存器组合301。
如图3所示，图3为本发明的显示面板中的驱动电路101的第一实施例的示意图。
其中，所述信号输入接口302用于接收所述第一驱动信号。所述信号输出接口303用于输出所述第二驱动信号。所述移位寄存器组合301与所述信号输入接口302和所述信号输出接口303连接，所述移位寄存器组合301用于根据所述第一驱动信号生成所述第二驱动信号。
在本实施例中，所述移位寄存器组合301中的每一个移位寄存器按第一预定顺序产生扫描信号。其中，该第一预定顺序为所述移位寄存器组合301中的每一个移位寄存器的排列顺序（沿所述第一方向104排列的顺序）。
例如，由第一移位寄存器SRC1、第二移位寄存器SRC2、第三移位寄存器SRC3、……、第2N+1移位寄存器SRC2N+1等逐次生成所述像素行的扫描信号。
在本实施例中，所述第二驱动信号包括第一扫描信号、第二扫描信号。
所述信号输出接口303包括至少一第一信号输出端、至少一第二信号输出端。所述第一信号输出端用于输出所述第一扫描信号。所述第二信号输出端用于输出所述第二扫描信号。
所述驱动电路101还包括电源信号接收端和第一启动信号接收端。所述电源信号接收端用于接收电源信号。所述第一启动信号接收端用于接收第一启动信号。
所述移位寄存器组合301包括至少一第一移位寄存器SRC1（Shift Register Circuit 1）、至少一第二移位寄存器SRC2。其中，对于所述移位寄存器组合301中的每一移位寄存器，电源端VSS用于接收恒定的低电位信号，启动信号接收端ST用于接收上级移位寄存器所发送的启动信号，上级移位寄存器所发送的启动信号用于触发下级移位寄存器（本级移位寄存器）启动/工作，第一接收端CK和第二接收端LC均用于接收驱动信号，输出端Out用于输出所述第二驱动信号，第三接收端CT用于接收下级移位寄存器对上级移位寄存器（本级移位寄存器）的下拉信号。
所述第一移位寄存器SRC1与所述信号输入接口302、所述电源信号接收端、所述第一启动信号接收端和所述第一信号输出端连接，所述第一移位寄存器SRC1用于接收所述第一启动信号，并用于在所述第一启动信号的触发下，根据所述第一驱动信号生成所述第一扫描信号，以及用于在生成所述第一扫描信号后生成第二启动信号。
所述第二移位寄存器SRC2与所述信号输入接口302、所述电源信号接收端和所述第一移位寄存器SRC1连接，所述第二移位寄存器SRC2用于接收所述第二启动信号，并用于在所述第二启动信号的触发下，根据所述第一驱动信号生成所述第二扫描信号，以及用于将所述第二扫描信号发送给所述第一移位寄存器SRC1，以及用于在生成所述第二扫描信号后生成第三启动信号。
在本实施例中，所述第一驱动信号包括第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号。
所述信号输入接口302包括第一信号输入端LC、第二信号输入端XLC、第三信号输入端CK、第四信号输入端XCK。
所述第一信号输入端LC用于接收所述第一时钟信号。所述第二信号输入端XLC用于接收所述第二时钟信号。所述第三信号输入端CK用于接收所述第三时钟信号。所述第四信号输入端XCK用于接收所述第四时钟信号。
所述第一移位寄存器SRC1与所述第一信号输出端、所述第二信号输出端、所述第三信号输出端、所述第四信号输出端中的任意两者连接，所述第一移位寄存器SRC1用于根据所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号中的任意两者生成所述第一扫描信号。
所述第二移位寄存器SRC2与所述第一信号输出端、所述第二信号输出端、所述第三信号输出端、所述第四信号输出端中的任意两者连接，所述第二移位寄存器SRC2用于根据所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号中的任意两者生成所述第二扫描信号。
本发明的显示面板的第四实施例与上述第一至第三实施例中的任意一个实施例相似，不同之处在于：
所述移位寄存器组合301还包括至少一第三移位寄存器SRC3、至少一第四移位寄存器SRC4。所述信号输出接口303还包括至少一第三信号输出端、至少一第四信号输出端。
所述第一信号输入端LC与所述第一移位寄存器SRC1和所述第三移位寄存器SRC3连接，所述第一信号输入端LC还用于向所述第一移位寄存器SRC1和所述第三移位寄存器SRC3提供所述第一时钟信号。所述第二信号输入端XLC与所述第二移位寄存器SRC2和所述第四移位寄存器SRC4连接，所述第二信号输入端XLC还用于向所述第二移位寄存器SRC2和所述第四移位寄存器SRC4提供所述第二时钟信号。所述第三信号输入端CK与所述第一移位寄存器SRC1和所述第三移位寄存器SRC3连接，所述第三信号输入端CK还用于向所述第一移位寄存器SRC1和所述第三移位寄存器SRC3提供所述第三时钟信号。所述第四信号输入端XCK与所述第二移位寄存器SRC2和所述第四移位寄存器SRC4连接，所述第四信号输入端XCK还用于向所述第二移位寄存器SRC2和所述第四移位寄存器SRC4提供所述第四时钟信号。
本发明的显示面板的第五实施例与上述第四实施例相似，如图4所示，不同之处在于：
所述第一信号输入端LC与所述第一移位寄存器SRC1和所述第四移位寄存器SRC4连接，所述第一信号输入端LC还用于向所述第一移位寄存器SRC1和所述第四移位寄存器SRC4提供所述第一时钟信号。所述第二信号输入端XLC与所述第二移位寄存器SRC2和所述第三移位寄存器SRC3连接，所述第二信号输入端XLC还用于向所述第二移位寄存器SRC2和所述第三移位寄存器SRC3提供所述第二时钟信号。所述第三信号输入端CK与所述第一移位寄存器SRC1和所述第四移位寄存器SRC4连接，所述第三信号输入端CK还用于向所述第一移位寄存器SRC1和所述第四移位寄存器SRC4提供所述第三时钟信号。所述第四信号输入端XCK与所述第二移位寄存器SRC2和所述第三移位寄存器SRC3连接，所述第四信号输入端XCK还用于向所述第二移位寄存器SRC2和所述第三移位寄存器SRC3提供所述第四时钟信号。
在本实施例中，所述移位寄存器组合301中的每一个移位寄存器按第二预定顺序产生扫描信号。其中，该第二预定顺序为，先由奇数行像素行所对应的至少两个所述移位寄存器逐次生成所述奇数行像素行的扫描信号，再由偶数行像素行所对应的至少两个所述移位寄存器逐次产生所述偶数行像素行的扫描信号。例如，先由第一移位寄存器SRC1、第三移位寄存器SRC3、第五移位寄存器SRC5、……、第2N+1移位寄存器SRC2N+1等逐次生成所述奇数行像素行的扫描信号，再由所述第二移位寄存器SRC2、所述第四移位寄存器SRC4等逐次产生所述偶数行像素行的扫描信号。
这样可以使得不同行像素行中的像素单元的充电情况平衡，确保预充电的极性相同，避免出现充电不均的情况。
本发明的显示面板的第六实施例与上述第一至第五实施例中的任意一个实施例相似，如图5所示，不同之处在于：
所述驱动电路101还包括第一调节器组合501。
所述第一调节器组合501与所述移位寄存器组合301和所述信号输入接口302连接，所述第一调节器组合501用于在所述移位寄存器组合301生成所述第二驱动信号前对所述第一驱动信号进行调节，并用于将调节后的所述第一驱动信号输出给所述移位寄存器组合301。
所述移位寄存器组合301还用于根据调节后的所述第一驱动信号生成所述第二驱动信号。
在本实施例中，所述第一调节器组合501包括至少两个第一调节器，所述第一调节器为第一电流调节电阻。所述第一电流调节电阻连接所述移位寄存器组合301（包括所述第一移位寄存器SRC1、所述第二移位寄存器SRC2、所述第三移位寄存器SRC3、所述第四移位寄存器SRC4）和所述信号输入接口302（包括第一信号输入端LC、第二信号输入端XLC、第三信号输入端CK、第四信号输入端XCK）。
本发明的显示面板的第七实施例与上述第一至第五实施例中的任意一个实施例相似，如图6所示，不同之处在于：
所述驱动电路101还包括第二调节器组合601。
所述第二调节器组合601与所述移位寄存器组合301和所述信号输出接口303连接，所述第二调节器组合601用于在所述移位寄存器组合301生成所述第二驱动信号后对所述第二驱动信号进行调节，并将用于调节后的所述第二驱动信号通过所述扫描线阵列（G1，G2，G3，G4，G5，G6）输出至所述像素单元阵列102。
在本实施例中，所述第二调节器组合601包括至少两个第二调节器，所述第二调节器为第二电流调节电阻。所述第二电流调节电阻连接所述移位寄存器组合301（包括所述第一移位寄存器SRC1、所述第二移位寄存器SRC2、所述第三移位寄存器SRC3、所述第四移位寄存器SRC4）和所述信号输出接口303（包括第一信号输出端、第二信号输出端、第三信号输出端、第四信号输出端）。
在上述第六和第七实施例的技术方案中，通过所述第一调节器对所述第一驱动信号所对应的电流大小的调节作用，以及所述第二调节器对所述第而驱动信号所对应的电流大小的调节作用，可以使得每一像素单元的TFT（薄膜晶体管）开关所接收到的控制信号得到调整/调节，从而能够更好地控制所述像素单元的充电过程，因此可以对充电情况较好的像素单元进行适当的充电限制，以及可以对充电情况较差的像素单元进行适当的充电补偿，进而不同像素单元的充电情况不会具有太大的差异，这样有利于使得整体画面的显示不会出现异常，确保整体画面的显示质量。
参考图7，图7为本发明的显示面板的驱动方法的第一实施例的流程图。
本发明的显示面板的驱动方法的第一实施例适用于上述显示面板，本实施例的驱动方法包括以下步骤：
A、信号输入接口302接收所述第一驱动信号（步骤701）。
B、所述移位寄存器组合301根据所述第一驱动信号生成所述第二驱动信号（步骤702）。
C、信号输出接口303输出所述第二驱动信号（步骤703）。
如图8所示，图8为图7中所述移位寄存器组合301根据第一驱动信号生成第二驱动信号的步骤的流程图。
在本实施例中，所述第二驱动信号包括第一扫描信号、第二扫描信号。
所述步骤B（步骤702）包括以下步骤：
b1、所述驱动电路101的第一启动信号接收端接收第一启动信号（步骤7021）。
b2、所述移位寄存器组合301的第一移位寄存器SRC1接收所述第一启动信号，并在所述第一启动信号的触发下，根据所述第一驱动信号生成所述第一扫描信号，以及在生成所述第一扫描信号后生成第二启动信号（步骤7022）。
b3、所述移位寄存器组合301的第二移位寄存器SRC2接收所述第二启动信号，并在所述第二启动信号的触发下，根据所述第一驱动信号生成所述第二扫描信号，以及将所述第二扫描信号发送给所述第一移位寄存器SRC1，以及在生成所述第二扫描信号后生成第三启动信号（步骤7023）。
在本实施例中，所述第一驱动信号包括第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号。
在步骤b2（步骤7022）中，所述根据所述第一驱动信号生成所述第一扫描信号的步骤包括：
所述第一移位寄存器SRC1根据所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号中的任意两者生成所述第一扫描信号。
在步骤b3（步骤7023）中，所述根据所述第一驱动信号生成所述第二扫描信号的步骤包括：
所述第二移位寄存器SRC2根据所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号中的任意两者生成所述第二扫描信号。
如图9所示，图9为本发明的显示面板的驱动方法的第二实施例的流程图。
本发明的显示面板的驱动方法的第二实施例与上述第一实施例相似，不同之处在于：
在所述步骤A（步骤701）之后，以及在所述步骤B（步骤702）之前，所述方法还包括以下步骤：
D、所述驱动电路101的第一调节器组合501在所述移位寄存器组合301生成所述第二驱动信号前对所述第一驱动信号进行调节，并将调节后的所述第一驱动信号输出给所述移位寄存器组合301（步骤901）。
所述步骤B（步骤702）为：
所述移位寄存器组合301根据调节后的所述第一驱动信号生成所述第二驱动信号。
如图10所示，图10为本发明的显示面板的驱动方法的第三实施例的流程图。
本发明的显示面板的驱动方法的第三实施例与上述第一实施例相似，不同之处在于：
在所述步骤B（步骤702）之后，以及在所述步骤C（步骤703）之前，所述方法还包括以下步骤：
E、所述驱动电路101的第二调节器组合601在所述移位寄存器组合301生成所述第二驱动信号后对所述第二驱动信号进行调节，并将调节后的所述第二驱动信号通过所述扫描线阵列（G1，G2，G3，G4，G5，G6）输出至所述像素单元阵列102（步骤1001）。
通过所述第一调节器对所述第一驱动信号所对应的电流大小的调节作用，以及所述第二调节器对所述第而驱动信号所对应的电流大小的调节作用，可以使得每一像素单元的TFT（薄膜晶体管）开关所接收到的控制信号得到调整/调节，从而能够更好地控制所述像素单元的充电过程，因此可以对充电情况较好的像素单元进行适当的充电限制，以及可以对充电情况较差的像素单元进行适当的充电补偿，进而不同像素单元的充电情况不会具有太大的差异，这样有利于使得整体画面的显示不会出现异常，确保整体画面的显示质量。
尽管已经相对于一个或多个实现方式示出并描述了本发明，但是本领域技术人员基于对本说明书和附图的阅读和理解将会想到等价变型和修改。本发明包括所有这样的修改和变型，并且仅由所附权利要求的范围限制。特别地关于由上述组件执行的各种功能，用于描述这样的组件的术语旨在对应于执行所述组件的指定功能（例如其在功能上是等价的）的任意组件（除非另外指示），即使在结构上与执行本文所示的本说明书的示范性实现方式中的功能的公开结构不等同。此外，尽管本说明书的特定特征已经相对于若干实现方式中的仅一个被公开，但是这种特征可以与如可以对给定或特定应用而言是期望和有利的其他实现方式的一个或多个其他特征组合。而且，就术语“包括”、“具有”、“含有”或其变形被用在具体实施方式或权利要求中而言，这样的术语旨在以与术语“包含”相似的方式包括。
综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。

Claims (20)

  1. 一种显示面板，其中
    所述显示面板包括：
    一彩色滤光片基板；
    一液晶层；以及
    一薄膜晶体管阵列基板，所述薄膜晶体管阵列基板包括：
    一像素单元阵列，包括至少两像素行和至少一像素列组合，所述像素列组合包括两像素列，所述像素行和所述像素列均由像素单元组成，其中，所述像素行包括至少两所述像素单元，所述像素列包括至少两所述像素单元；
    一扫描线阵列，包括至少两扫描线组合，至少两所述扫描线组合沿第一方向以阵列的形式排列，所述扫描线组合包括第一扫描线和第二扫描线，所述第一扫描线和所述第二扫描线均与所述像素行中的所述像素单元连接；
    一数据线阵列，包括至少两数据线，至少两所述数据线沿第二方向以阵列的形式排列，所述数据线与所述像素列组合中的两所述像素列的每一个所述像素单元连接，其中，所述第二方向与所述第一方向垂直；以及
    一驱动电路，所述驱动电路与所述扫描线和所述数据线连接，所述驱动电路用于接收第一驱动信号，并用于根据所述第一驱动信号生成第二驱动信号，以及用于通过所述扫描线阵列向所述像素单元阵列发送所述第二驱动信号；
    其中，在所述像素行中，与所述第一扫描线连接的像素单元和与所述第二扫描线连接的像素单元交错排列；
    所述驱动电路包括：
    一信号输入接口，用于接收所述第一驱动信号；
    一信号输出接口，用于输出所述第二驱动信号；以及
    一移位寄存器组合，所述移位寄存器组合与所述信号输入接口和所述信号输出接口连接，所述移位寄存器组合用于根据所述第一驱动信号生成所述第二驱动信号；
    所述第二驱动信号包括第一扫描信号、第二扫描信号；
    所述信号输出接口包括：
    至少一第一信号输出端，用于输出所述第一扫描信号；以及
    至少一第二信号输出端，用于输出所述第二扫描信号；
    所述驱动电路还包括：
    一电源信号接收端，用于接收电源信号；以及
    一第一启动信号接收端，用于接收第一启动信号；
    所述移位寄存器组合包括：
    至少一第一移位寄存器，所述第一移位寄存器与所述信号输入接口、所述电源信号接收端、所述第一启动信号接收端和所述第一信号输出端连接，所述第一移位寄存器用于接收所述第一启动信号，并用于在所述第一启动信号的触发下，根据所述第一驱动信号生成所述第一扫描信号，以及用于在生成所述第一扫描信号后生成第二启动信号；以及
    至少一第二移位寄存器，所述第二移位寄存器与所述信号输入接口、所述电源信号接收端和所述第一移位寄存器连接，所述第二移位寄存器用于接收所述第二启动信号，并用于在所述第二启动信号的触发下，根据所述第一驱动信号生成所述第二扫描信号，以及用于将所述第二扫描信号发送给所述第一移位寄存器，以及用于在生成所述第二扫描信号后生成第三启动信号；
    相邻的两所述像素列共享同一所述数据线，并且，所述像素列的连接对象中，有且仅有一所述数据线。
  2. 根据权利要求1所述的显示面板，其中
    所述第一驱动信号包括第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号；
    所述信号输入接口包括：
    一第一信号输入端，用于接收所述第一时钟信号；
    一第二信号输入端，用于接收所述第二时钟信号；
    一第三信号输入端，用于接收所述第三时钟信号；以及
    一第四信号输入端，用于接收所述第四时钟信号；
    所述第一移位寄存器与所述第一信号输出端、所述第二信号输出端、所述第三信号输出端、所述第四信号输出端中的任意两者连接，所述第一移位寄存器用于根据所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号中的任意两者生成所述第一扫描信号；以及
    所述第二移位寄存器与所述第一信号输出端、所述第二信号输出端、所述第三信号输出端、所述第四信号输出端中的任意两者连接，所述第二移位寄存器用于根据所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号中的任意两者生成所述第二扫描信号。
  3. 根据权利要求1所述的显示面板，其中
    所述驱动电路还包括：
    一第一调节器组合，与所述移位寄存器组合和所述信号输入接口连接，所述第一调节器组合用于在所述移位寄存器组合生成所述第二驱动信号前对所述第一驱动信号进行调节，并用于将调节后的所述第一驱动信号输出给所述移位寄存器组合；
    所述移位寄存器组合还用于根据调节后的所述第一驱动信号生成所述第二驱动信号。
  4. 根据权利要求1所述的显示面板，其中
    所述驱动电路还包括：
    一第二调节器组合，与所述移位寄存器组合和所述信号输出接口连接，所述第二调节器组合用于在所述移位寄存器组合生成所述第二驱动信号后对所述第二驱动信号进行调节，并将用于调节后的所述第二驱动信号通过所述扫描线阵列输出至所述像素单元阵列。
  5. 一种显示面板，其中
    所述显示面板包括：
    一彩色滤光片基板；
    一液晶层；以及
    一薄膜晶体管阵列基板，所述薄膜晶体管阵列基板包括：
    一像素单元阵列，包括至少两像素行和至少一像素列组合，所述像素列组合包括两像素列，所述像素行和所述像素列均由像素单元组成，其中，所述像素行包括至少两所述像素单元，所述像素列包括至少两所述像素单元；
    一扫描线阵列，包括至少两扫描线组合，至少两所述扫描线组合沿第一方向以阵列的形式排列，所述扫描线组合包括第一扫描线和第二扫描线，所述第一扫描线和所述第二扫描线均与所述像素行中的所述像素单元连接；
    一数据线阵列，包括至少两数据线，至少两所述数据线沿第二方向以阵列的形式排列，所述数据线与所述像素列组合中的两所述像素列的每一个所述像素单元连接，其中，所述第二方向与所述第一方向垂直；以及
    一驱动电路，所述驱动电路与所述扫描线和所述数据线连接，所述驱动电路用于接收第一驱动信号，并用于根据所述第一驱动信号生成第二驱动信号，以及用于通过所述扫描线阵列向所述像素单元阵列发送所述第二驱动信号；
    其中，在所述像素行中，与所述第一扫描线连接的像素单元和与所述第二扫描线连接的像素单元交错排列。
  6. 根据权利要求5所述的显示面板，其中
    相邻的两所述像素列共享同一所述数据线，并且，所述像素列的连接对象中，有且仅有一所述数据线。
  7. 根据权利要求5所述的显示面板，其中
    所述驱动电路包括：
    一信号输入接口，用于接收所述第一驱动信号；
    一信号输出接口，用于输出所述第二驱动信号；以及
    一移位寄存器组合，所述移位寄存器组合与所述信号输入接口和所述信号输出接口连接，所述移位寄存器组合用于根据所述第一驱动信号生成所述第二驱动信号。
  8. 根据权利要求7所述的显示面板，其中
    所述第二驱动信号包括第一扫描信号、第二扫描信号；
    所述信号输出接口包括：
    至少一第一信号输出端，用于输出所述第一扫描信号；以及
    至少一第二信号输出端，用于输出所述第二扫描信号；
    所述驱动电路还包括：
    一电源信号接收端，用于接收电源信号；以及
    一第一启动信号接收端，用于接收第一启动信号；
    所述移位寄存器组合包括：
    至少一第一移位寄存器，所述第一移位寄存器与所述信号输入接口、所述电源信号接收端、所述第一启动信号接收端和所述第一信号输出端连接，所述第一移位寄存器用于接收所述第一启动信号，并用于在所述第一启动信号的触发下，根据所述第一驱动信号生成所述第一扫描信号，以及用于在生成所述第一扫描信号后生成第二启动信号；以及
    至少一第二移位寄存器，所述第二移位寄存器与所述信号输入接口、所述电源信号接收端和所述第一移位寄存器连接，所述第二移位寄存器用于接收所述第二启动信号，并用于在所述第二启动信号的触发下，根据所述第一驱动信号生成所述第二扫描信号，以及用于将所述第二扫描信号发送给所述第一移位寄存器，以及用于在生成所述第二扫描信号后生成第三启动信号。
  9. 根据权利要求8所述的显示面板，其中
    所述第一驱动信号包括第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号；
    所述信号输入接口包括：
    一第一信号输入端，用于接收所述第一时钟信号；
    一第二信号输入端，用于接收所述第二时钟信号；
    一第三信号输入端，用于接收所述第三时钟信号；以及
    一第四信号输入端，用于接收所述第四时钟信号；
    所述第一移位寄存器与所述第一信号输出端、所述第二信号输出端、所述第三信号输出端、所述第四信号输出端中的任意两者连接，所述第一移位寄存器用于根据所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号中的任意两者生成所述第一扫描信号；以及
    所述第二移位寄存器与所述第一信号输出端、所述第二信号输出端、所述第三信号输出端、所述第四信号输出端中的任意两者连接，所述第二移位寄存器用于根据所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号中的任意两者生成所述第二扫描信号。
  10. 根据权利要求8所述的显示面板，其中
    所述移位寄存器组合的每一个移位寄存器用于按第二预定顺序产生扫描信号；
    其中，所述第二预定顺序为：
    先由奇数行像素行所对应的至少两个所述移位寄存器逐次生成所述奇数行像素行的扫描信号，再由偶数行像素行所对应的至少两个所述移位寄存器逐次产生所述偶数行像素行的扫描信号。
  11. 根据权利要求7所述的显示面板，其中
    所述驱动电路还包括：
    一第一调节器组合，与所述移位寄存器组合和所述信号输入接口连接，所述第一调节器组合用于在所述移位寄存器组合生成所述第二驱动信号前对所述第一驱动信号进行调节，并用于将调节后的所述第一驱动信号输出给所述移位寄存器组合；
    所述移位寄存器组合还用于根据调节后的所述第一驱动信号生成所述第二驱动信号。
  12. 根据权利要求11所述的显示面板，其中
    所述第一调节器组合包括至少两个第一调节器，所述第一调节器为第一电流调节电阻；
    所述第一电流调节电阻连接所述移位寄存器组合和所述信号输入接口。
  13. 根据权利要求7所述的显示面板，其中
    所述驱动电路还包括：
    一第二调节器组合，与所述移位寄存器组合和所述信号输出接口连接，所述第二调节器组合用于在所述移位寄存器组合生成所述第二驱动信号后对所述第二驱动信号进行调节，并将用于调节后的所述第二驱动信号通过所述扫描线阵列输出至所述像素单元阵列。
  14. 根据权利要求13所述的显示面板，其中
    所述第二调节器组合包括至少两个第二调节器，所述第二调节器为第二电流调节电阻；
    所述第二电流调节电阻连接所述移位寄存器组合和所述信号输出接口。
  15. 一种如权利要求5所述的显示面板的驱动方法，其中
    所述方法包括以下步骤：
    A、信号输入接口接收所述第一驱动信号；
    B、所述移位寄存器组合根据所述第一驱动信号生成所述第二驱动信号；以及
    C、信号输出接口输出所述第二驱动信号。
  16. 根据权利要求15所述的驱动方法，其中
    所述第二驱动信号包括第一扫描信号、第二扫描信号；
    所述步骤B包括以下步骤：
    b1、所述驱动电路的第一启动信号接收端接收第一启动信号；
    b2、所述移位寄存器组合的第一移位寄存器接收所述第一启动信号，并在所述第一启动信号的触发下，根据所述第一驱动信号生成所述第一扫描信号，以及在生成所述第一扫描信号后生成第二启动信号；以及
    b3、所述移位寄存器组合的第二移位寄存器接收所述第二启动信号，并在所述第二启动信号的触发下，根据所述第一驱动信号生成所述第二扫描信号，以及将所述第二扫描信号发送给所述第一移位寄存器，以及在生成所述第二扫描信号后生成第三启动信号。
  17. 根据权利要求16所述的驱动方法，其中
    所述第一驱动信号包括第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号；
    所述方法还包括以下步骤：
    所述信号输入接口的第一信号输入端接收所述第一时钟信号；
    所述信号输入接口的第二信号输入端接收所述第二时钟信号；
    所述信号输入接口的第三信号输入端接收所述第三时钟信号；
    所述信号输入接口的第四信号输入端接收所述第四时钟信号；
    所述第一移位寄存器根据所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号中的任意两者生成所述第一扫描信号，其中，所述第一移位寄存器与所述第一信号输出端、所述第二信号输出端、所述第三信号输出端、所述第四信号输出端中的任意两者连接；以及
    所述第二移位寄存器用于根据所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号中的任意两者生成所述第二扫描信号，其中，所述第二移位寄存器与所述第一信号输出端、所述第二信号输出端、所述第三信号输出端、所述第四信号输出端中的任意两者连接。
  18. 根据权利要求16所述的驱动方法，其中
    所述方法还包括以下步骤：
    所述移位寄存器组合的每一个移位寄存器按第二预定顺序产生扫描信号；
    其中，所述第二预定顺序为：
    先由奇数行像素行所对应的至少两个所述移位寄存器逐次生成所述奇数行像素行的扫描信号，再由偶数行像素行所对应的至少两个所述移位寄存器逐次产生所述偶数行像素行的扫描信号。
  19. 根据权利要求15所述的驱动方法，其中
    在所述步骤A之后，以及在所述步骤B之前，所述方法还包括以下步骤：
    D、所述驱动电路的第一调节器组合在所述移位寄存器组合生成所述第二驱动信号前对所述第一驱动信号进行调节，并将调节后的所述第一驱动信号输出给所述移位寄存器组合；
    所述步骤B为：
    所述移位寄存器组合根据调节后的所述第一驱动信号生成所述第二驱动信号。
  20. 根据权利要求15所述的驱动方法，其中
    在所述步骤B之后，以及在所述步骤C之前，所述方法还包括以下步骤：
    E、所述驱动电路的第二调节器组合在所述移位寄存器组合生成所述第二驱动信号后对所述第二驱动信号进行调节，并将调节后的所述第二驱动信号通过所述扫描线阵列输出至所述像素单元阵列。
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