WO2016035925A1 - 반도체 장치의 제조방법 - Google Patents

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WO2016035925A1
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nanowire
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김정우
이완규
전호승
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한국과학기술원
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Definitions

  • TECHNICAL FIELD This invention relates to the manufacturing method of a semiconductor device. More specifically, It is related with the manufacturing method of the single crystal nanowire applied to a semiconductor device.
  • Single crystal semiconductor nanowires are expected to be applied to various industries such as chemical sensors, biosensors, environmental sensors, field-effect transistors, and energy harvesting because of their unique and superior electronic, optical, mechanical, thermal, and chemical properties.
  • the nanowire manufacturing method can be roughly divided into a bottom-up process and a top-down process. Dual bottom-up processes have difficulty controlling the position and shape of the nanowires and are less reproducible. Top-down processes have the advantages of position and shape control and excellent reproducibility, but lithography equipment and processes such as Immerion ArF Scanner, Extreme Ultraviolet (EUV), and electron beams for manufacturing nanowires are too expensive. It is blocking the industrial application of the line.
  • the horizontal nanowires should have two nanoscales (typically less than 100 nm) except for one long axis, which requires the nanowires to be electrically isolated from the substrate, which is an expensive silicon on insulator. Except for the method of using a substrate, there is no reproducible method for producing a single crystal nanowire electrically separated from the substrate. Therefore, development of a new manufacturing method is essential.
  • the present invention has been made to solve various problems, including the above problems, and provides an inexpensive and reproducible manufacturing method capable of manufacturing horizontal single crystal nanowires electrically separated from a substrate.
  • This problem of the present invention has been presented by way of example, and therefore, the present invention is not limited to this problem.
  • the method of manufacturing the semiconductor device includes a first step of forming an intermediate structure having at least one cavity; And a second step of forming a single crystal nanowire in a self-aligned manner by generating selective single crystal growth from an exposed surface of the substrate to fill at least a portion of the cavity.
  • the cavity extends in a direction parallel to the substrate while being spaced apart from the substrate so that the single crystal nanowires can be electrically separated from the substrate.
  • the cavity may be disposed so as to be spaced apart from the substrate but not directly above the exposed surface of the substrate where the selective single crystal growth occurs.
  • the cavity may have a shape that is open to the outside from the side of the intermediate structure.
  • the intermediate structure includes a gate pattern and a hard mask pattern sequentially stacked on the substrate, and the cavity has the gate pattern lowered into the intermediate structure than the hard mask pattern.
  • An oxide layer pattern may be further formed on the side of the recessed gate pattern by being recessed.
  • the intermediate structure includes a sacrificial layer pattern and a hard mask pattern sequentially stacked on the substrate, and the cavity has an inner side of the intermediate structure in which the sacrificial layer pattern is larger than the hard mask pattern. It can be formed by recessing.
  • the intermediate structure may include a hard mask pattern formed on the substrate, and the cavity may be formed by recessing the substrate into and below the intermediate structure as compared with the hard mask pattern.
  • the substrate is not a silicon on insulator (SOI) substrate, and is a bulk wafer or epitaxial material including a group IV semiconductor, a group III-V compound semiconductor, or a group II-VI oxide semiconductor.
  • the first step may include forming an insulating film pattern on the substrate such that the cavity does not directly contact the substrate.
  • a method of manufacturing a semiconductor device comprising: preparing a substrate including a first region and a second region; Preparing, exposing a substrate surface of a region adjacent to the first region for selective single crystal growth, monocrystalline growth occurs from the exposed substrate surface to fill all or part of the empty space to be filled with the nanowires, an etching process Forming nanowires in a self-aligned manner within the first region, and removing the single crystal growth layer in the remaining region except for a portion required for wiring of the second region outside the first region.
  • the method may further include injecting impurities into the substrate or the nanowires to control the impurity concentration of the nanowires before and after the selective single crystal growth step.
  • the method may further include forming an oxide film on the surface of the substrate.
  • the oxidation of the nanowires can be prevented by covering an anti-oxidation material such as a silicon nitride film spacer on the sidewalls of the nanowires.
  • the silicon film formed in the step of determining the position where the nanowires are to be formed on the substrate of the first region and preparing the empty space to be filled with the nanowires may be used as a gate of the transistor having the nanowires as a channel through impurity injection.
  • the method may further include forming a metal interconnection including impurity doping and contact formation in the second region.
  • the empty spaces for the nanowires to be filled on the vertical line Multiple layers can be formed.
  • the contents of the above-described embodiments may be applied.
  • the technical difficulty and manufacturing cost of the process of forming a single crystal nanowire in the horizontal direction can be lowered. Furthermore, a single crystal nanowire array composed of one layer or multiple layers can be easily manufactured.
  • the scope of the present invention is not limited by these effects.
  • 1 to 7 are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 8 is a diagram schematically illustrating a semiconductor device according to an embodiment of the present invention.
  • 9 to 13 are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor device in accordance with another embodiment of the present invention.
  • 14 to 18 are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor device in accordance with still another embodiment of the present invention.
  • 19 and 20 are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor device in accordance with still another embodiment of the present invention.
  • relative terms such as “top” or “above” and “bottom” or “bottom” may be used to describe the relationship of certain elements to other elements as illustrated in the figures. Relative terms may be understood to include other directions of the structure in addition to the directions depicted in the figures. For example, if the top and bottom of the structure in the figures are upside down, the elements depicted as being on the face of the top of the other elements are oriented on the face of the bottom of the other elements. Thus, the example “top” may include both “bottom” and “top” directions depending on the particular direction of the figure.
  • first, second, etc. are used herein to describe various members, parts, regions, layers, and / or parts, these members, parts, regions, layers, and / or parts are defined by these terms. It is obvious that not. These terms are only used to distinguish one member, part, region, layer or portion from another region, layer or portion. Thus, the first member, part, region, layer or portion, which will be discussed below, may refer to the second member, component, region, layer or portion without departing from the teachings of the present invention.
  • the x-axis, y-axis and z-axis are not limited to three axes on the Cartesian coordinate system, but may be interpreted in a broad sense including the same.
  • the x-axis, y-axis, and z-axis may be orthogonal to each other, but may refer to different directions that are not orthogonal to each other.
  • FIG. 1 through 7 are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention
  • FIG. 8 is a diagram schematically illustrating a semiconductor device in accordance with an embodiment of the present invention.
  • a substrate 110 including a first area A1 is prepared.
  • the first region A1 is a region where the surface of the substrate 110 is not exposed in a later selective single crystal growth step.
  • the substrate 110 does not necessarily need to be a silicon on insulator (SOI) substrate.
  • the substrate 110 may be a silicon wafer substrate having a predetermined thickness.
  • the material constituting the substrate 110 is not limited thereto, and may include various semiconductor materials, such as group IV semiconductors, group III-V compound semiconductors, or group II-VI oxide semiconductors.
  • the group IV semiconductor may include germanium or silicon-germanium in addition to silicon.
  • the substrate 110 may be provided as a bulk wafer or an epitaxial layer.
  • an embodiment of the present invention sequentially forms a silicon oxide film 122, a silicon film 130, a silicon oxide film 124, and a silicon nitride film 140 on a surface of a substrate 110. do. Subsequently, by using the lithography process and the dry etching process, the silicon nitride layer pattern is removed by removing the silicon nitride layer 140, the silicon oxide layer 124, and the silicon layer 130 in the remaining region, leaving the first region A1 as shown in FIG. 3. 140a, a silicon oxide film pattern 124a, and a silicon film pattern 130a are formed.
  • the method of the etching process (wet, dry) described in this specification is illustrative only and does not limit the technical spirit of the present invention.
  • the first region A1 determines a position where the nanowires 150a of FIG. 7 are formed as will be described later.
  • the thickness of the silicon film 130 determines the y-axis length of the nanowire 150a.
  • a portion of the silicon film pattern 130a is removed through a wet etching process to form an oxide film 126.
  • An exposed portion of the silicon film pattern 130a is first removed by a wet etching process, and an empty space C is formed at the bottom of the silicon nitride film pattern 140a to be filled with single crystal silicon nanowires (150a of FIG. 7).
  • the empty space C may be spaced apart from the substrate 110 so that the single crystal nanowire 150a may be electrically separated from the substrate 110, and may be parallel to the substrate 110. For example, in a direction parallel to the z-axis).
  • the empty space C may have various aspects according to the shape, size, and length of the cross section, and may be named in various terms such as a cavity, a trench, a hole, and the like.
  • the x-axis width of the portion removed from the silicon film pattern 130a determines the x-axis length of the nanowire 150a to be formed later.
  • the silicon layer pattern 130b that has undergone a wet etching process may be used as a gate of a transistor having the nanowire 150a as a channel through an additional impurity implantation process.
  • the oxide film 126 on the side of the silicon film pattern 130b formed as shown in FIG. 4 serves as a gate oxide film.
  • the silicon single crystal 150 grows later from the exposed surface of the substrate 110.
  • the intermediate structure 180 shown in FIG. 5 is a structure before selective single crystal growth, and has at least one empty space C.
  • the intermediate structure 180 may include a gate pattern 130b and a hard mask pattern 140a that are sequentially stacked on the substrate 110, and the empty space C may have a hard gate pattern 130b. It is formed by recessing the inside of the intermediate structure 180 compared to the mask pattern 140a, but the oxide film pattern 126 is formed on the side of the recessed gate pattern 130b.
  • the empty space C does not directly contact the substrate 110 so that the single crystal nanowire 150a can be electrically separated from the substrate 110.
  • an oxide layer pattern 122a may be interposed between the substrate 110 and the empty space C.
  • the empty space C is disposed so as to be spaced apart from the substrate 110 but not located directly above the exposed surface of the substrate 110 in which the selective single crystal growth takes place, and opened to the outside at the side of the intermediate structure 180. It has an (opne) shape.
  • the silicon single crystal 150 is grown.
  • 6 is a diagram schematically illustrating a case where the selectively grown single crystal silicon single crystal 150 fills all the empty spaces C at the bottom of the silicon nitride film pattern 140a.
  • the grown single crystal silicon 150 is silicon. Not all of the empty space C at the bottom of the nitride layer pattern 140a may be filled, but only a portion thereof. Therefore, according to the inventive concept, the grown single crystal silicon 150 may fill at least a part of the empty space C under the silicon nitride film pattern 140a.
  • a dry etching process for the silicon single crystal 150 is performed through a lithography process.
  • the silicon nitride film pattern 140a serves as a hard mask, and thus the nanowire 150a is formed at the bottom of the silicon nitride film pattern 140a.
  • the second region A2 covered with the photoresist is preserved as it is and is used for the purpose of connecting the nanowires with the metal wires.
  • FIG. 8 is a schematic diagram of a semiconductor device implemented by a method of manufacturing a semiconductor device in accordance with some embodiments of the present disclosure.
  • the present invention is not limited thereto.
  • the silicon nitride film pattern 140a has only an edge for convenience.
  • a gate portion of a transistor is formed on a first region A1 of a substrate, and a source portion and a drain portion are formed on a second region A2 of the substrate.
  • a contact region 166 of the gate portion, a contact region 162 of the source portion, and a contact region 164 of the drain portion are formed to be electrically connected to the upper structure of the transistor.
  • 1 to 7 sequentially illustrate cross-sections cut along the Q-Q line of FIG. 8.
  • the nanowires 150a extend in a horizontal direction with the substrate while being electrically separated from the substrate.
  • the silicon layer pattern 130b may be formed by integrally connecting the source and drain portions with a polysilicon material.
  • FIGS. 9 to 13 are cross-sectional views sequentially illustrating a method of fabricating a semiconductor device according to another exemplary embodiment of the present invention, and when an empty space for forming nanowires is formed, an oxide film instead of the silicon film of the embodiments disclosed in FIGS. 1 to 7.
  • the description of the substrate including the first region A1 and the second region A2, the empty space C, the selective single crystal growth, and the like is the same as described above.
  • a substrate 210 including a first area A1 and a second area A2 is prepared.
  • An intermediate structure 280 having an empty space C is formed on the substrate 210.
  • the intermediate structure 280 includes a sacrificial layer pattern 220a and a hard mask pattern 230 sequentially stacked on the substrate 210.
  • the sacrificial layer pattern 220a includes an oxide and the hard mask pattern 230 includes a nitride.
  • the sacrificial layer pattern 220a of FIG. 10 may be formed of an oxide layer and a nitride layer, and the nitride layer may play a role of electrically separating the substrate 210 and the empty space C from the intermediate structure 280.
  • the empty space C is formed by recessing the sacrificial film pattern 220a into the intermediate structure 280 as compared with the hard mask pattern 230.
  • the empty space C may be extended in parallel with the substrate 210 while being spaced apart from the substrate 210 so that the single crystal nanowire 250a of FIG. 12 may be electrically separated from the substrate 210.
  • the oxide layer pattern 220a is formed on the substrate 210 so that the empty space C does not directly contact the substrate 210.
  • selective single crystal growth occurs from an exposed surface of the substrate 210 to fill at least a portion of the empty space C, so that the single crystal nanowires are self-aligned.
  • a portion of the substrate may be recessed in the process of etching the portion of the selective single crystal growth layer 250 using the hard mask pattern 230 to form the single crystal nanowire 250a.
  • both the sacrificial film pattern 220a and the hard mask pattern 230 are removed and the gate oxide film 260 surrounding the single crystal nanowire 250a is replaced.
  • the metal material, the semiconductor material, or the insulating material is covered on at least a portion of the surface of the single crystal nanowire 250a, or the pattern of the metal material, the semiconductor material, or the insulating material is formed. Can be formed. This variant embodiment is applicable to all embodiments herein.
  • an etching process is performed in a subsequent process to form a polysilicon gate in a channel region in a self-aligned manner at the bottom of the nanowire 250a, and a portion necessary for wiring the polysilicon gate outside the channel region. Polysilicon in the remaining areas can be removed. Meanwhile, an all around gate or triple gate may be formed using the structure 200 illustrated in FIG. 13.
  • FIGS. 14 to 18 are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor device according to another exemplary embodiment of the present invention, in which a space in which nanowires are to be formed is directly etched and wet-etched on a substrate.
  • the description of the substrate having the first region A1 and the second region A2, the empty space C, the selective single crystal growth, etc. is the same as described above with reference to FIGS. 1 to 7.
  • an oxide film pattern 320 and a nitride film pattern 330 are first formed in the first region A1 of the substrate 310.
  • the substrate 310 is recessed to the inside and the bottom of the intermediate structure 380 through an etching process using the nitride film pattern 330 as a hard mask.
  • the empty space C provided in the intermediate structure 380 is formed by recessing the substrate 310 to the inside and the bottom of the intermediate structure 380.
  • An oxide layer pattern 340a is formed on the substrate 310 so that the empty space C does not directly contact the substrate 310.
  • a single gate or double gate may be formed using the structure 300 shown in FIG. 18.
  • 19 and 20 are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor device according to another embodiment of the present invention, and correspond to an embodiment in which nanowires of a plurality of layers are formed by applying the same method.
  • the description of the substrate including the first region A1 and the second region A2, the empty space C, the selective single crystal growth, and the like is the same as described above.
  • an intermediate structure 480 having an empty space C for forming a plurality of layers is formed on the substrate 410.
  • the empty space C to be filled with the nanowires 450_1, 450_2, and 450_3 forms a plurality of layers spaced apart from each other on a vertical line of the substrate 410.
  • the intermediate structure 480 is a structure in which the oxide film patterns 420_1, 420_2, and 420_3 and the nitride film patterns 430_1, 430_2, and 430_3 are sequentially stacked.
  • selective single crystal growth occurs from an exposed surface of the substrate 410 so that at least a portion of each of the plurality of empty spaces C is filled to form a single crystal nanowire in a self-aligned manner. (450_1, 450_2, 450_3) are formed.
  • the substrate is not a silicon on insulator (SOI) substrate, and is a group IV semiconductor, a group III-V compound semiconductor, or a group II-VI oxide semiconductor.
  • SOI silicon on insulator
  • Forming an intermediate structure having a bulk wafer or epitaxial wafer, and having at least one cavity (cavity) comprising the steps of forming an insulating film pattern on the substrate so that the cavity does not directly contact the substrate It may include.
  • the insulating film pattern is exemplarily composed of an oxide film pattern.
  • the technical idea of the present invention is not limited thereto, and the insulating film pattern may be a pattern of any film including an oxide film and / or a nitride film. According to this configuration, it is possible to expect an advantageous effect that the nanowires formed in the cavity can be electrically separated from the substrate in a relatively simple and efficient manner without using an expensive SOI substrate.
  • a method of manufacturing a semiconductor device for reducing the technical difficulty and manufacturing cost of the process of forming a single crystal nanowire in the lateral direction preparing a substrate, where the nanowire is to be formed Preparing a blank space to be filled and filled with nanowires, exposing the substrate surface of a region adjacent to the region, generating single crystal growth from the exposed substrate surface, and performing a self-aligned method through an etching process. It provides a method for manufacturing a semiconductor device, including forming a route.
  • an expensive silicon on insulator (SOI) substrate is used while controlling and reproducing the position and shape of the nanowires compared to the bottom-up process.
  • the thickness of the SOI was reduced to 40 nm through several oxidation processes, but the remaining sides could not be made less than 100 nm without using electron beam lithography, which is expensive in equipment and processes. (nanowell) was produced.
  • a sidewall cavity is first formed and the cavity is filled with a single crystal through selective epitaxial growth so that one-dimensional nanowires can be manufactured without using an SOI substrate.
  • the nanowires were formed by a self-aligned dry etch method.
  • the present invention provides for the first time an inexpensive and reproducible method for producing horizontal single crystal nanowires electrically isolated from a substrate.
  • the present invention can produce single crystal nanowires in a horizontal direction electrically separated from the substrate without using the SOI substrate, and the cost is very low compared to using the SOI substrate. It also has the beneficial effect that nanowires can be manufactured without the use of expensive lithography equipment and processes, and that the size of the nanowires can be easily adjusted to simply the thickness of the deposited film and wet etching to create sidewall cavities.

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Abstract

본 발명은 수평 방향의 단결정 나노선을 형성하는 공정의 기술 난이도 및 제조비용을 낮추기 위한 반도체 장치의 제조방법을 위하여, 제 1 영역 및 제 2 영역을 포함하는 기판을 준비하는 단계, 상기 제 1 영역의 기판 위에 나노선이 형성될 위치를 정하고 나노선이 채워질 빈 공간을 마련하는 단계, 상기 제 1 영역에 인접한 부위의 기판 표면을 노출시키는 단계, 노출된 기판 표면으로부터 선택적 단결정 성장이 일어나는 단계, 식각공정을 통해 상기 제 1 영역 내에서는 자가정렬(Self-aligned)방식으로 나노선을 형성하고 제 1 영역 밖에서는 제 2 영역의 배선에 필요한 부위를 제외한 나머지 영역의 단결정 성장층을 제거하는 단계를 포함하는, 반도체 장치의 제조방법을 제공한다.

Description

반도체 장치의 제조방법
본 발명은 반도체 장치의 제조방법에 관한 것으로, 보다 구체적으로는, 반도체 장치에 적용되는 단결정 나노선의 제조방법에 관한 것이다.
단결정 반도체 나노선은 독특하면서도 우월한 전자적, 광학적, 기계적, 열적, 화학적 특성 때문에 화학센서, 바이오센서, 환경센서, Field-effect Transistor, Energy Harvesting 등의 다양한 산업에 응용될 것으로 기대되고 있다.
나노선 제조방법은 크게 상향식(Bottom-up) 공정과 하향식(Top-down) 공정으로 나눌 수 있다. 이중 상향식 공정은 나노선의 위치 및 모양을 제어하는데 어려움이 있고 재현성이 떨어진다. 하향식 공정은 위치 및 모양을 제어할 수 있고 재현성이 뛰어나다는 장점이 있지만 나노선을 제조하기 위한 이머젼 ArF 스캐너(Immersion ArF Scanner), EUV(Extreme Ultraviolet), 전자빔 등의 리소그래피 장비 및 공정이 너무 비싸 나노선의 산업 응용을 가로막고 있다. 또한 수평 방향의 나노선은 길게 뻗은 하나의 축을 제외한 두 개의 축이 나노(통상 100nm 이하) 크기를 가져야 하며 이를 위해서는 나노선이 기판으로부터 전기적으로 분리(Isolation)되어야 하는데, 값비싼 SOI(Silicon on Insulator) 기판을 사용하는 방식 이외에는 아직까지 기판으로부터 전기적으로 분리된 단결정 나노선을 제조하는 재현성이 있는 방법이 없어 새로운 제조방법 개발이 필수적이다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 기판과 전기적으로 분리된 수평 방향의 단결정 나노선을 제조할 수 있는 값싸고 재현성 있는 제조방법을 제공한다. 이러한 본 발명의 과제는 예시적으로 제시되었고, 따라서 본 발명이 이러한 과제에 제한되는 것은 아니다.
상기 과제를 해결하기 위한 본 발명의 일 관점에 따른 반도체 장치의 제조방법이 제공된다. 상기 반도체 장치의 제조방법은 적어도 하나 이상의 캐비티(cavity)를 구비하는 중간 구조체를 형성하는 제 1 단계; 및 기판의 노출된 표면으로부터 선택적 단결정 성장이 일어나 상기 캐비티의 적어도 일부가 충전(fill)됨으로써, 자가정렬(Self-aligned)방식으로 단결정 나노선을 형성하는 제 2 단계;를 포함한다. 상기 캐비티는 상기 단결정 나노선이 상기 기판과 전기적으로 분리될 수 있도록 상기 기판과 이격되면서 상기 기판과 나란한 방향으로 신장한다.
상기 반도체 장치의 제조방법에서, 상기 캐비티는 상기 기판과 이격되되 상기 선택적 단결정 성장이 일어나는 상기 기판의 노출된 표면의 바로 위에 위치하지 않도록 배치될 수 있다. 상기 캐비티는 상기 중간 구조체의 측부에서 외부로 열린 형상을 가질 수 있다.
상기 반도체 장치의 제조방법에서, 상기 중간 구조체는 상기 기판 상에 순차적으로 적층된 게이트 패턴 및 하드마스크 패턴을 포함하고, 상기 캐비티는 상기 게이트 패턴이 상기 하드마스크 패턴에 비하여 상기 중간 구조체의 내측으로 리세스(recess)됨으로써 형성되되, 리세스된 상기 게이트 패턴의 측부에 산화막 패턴이 더 형성될 수 있다.
상기 반도체 장치의 제조방법에서, 상기 중간 구조체는 상기 기판 상에 순차적으로 적층된 희생막 패턴 및 하드마스크 패턴을 포함하고, 상기 캐비티는 상기 희생막 패턴이 상기 하드마스크 패턴에 비하여 상기 중간 구조체의 내측으로 리세스됨으로써 형성될 수 있다.
상기 반도체 장치의 제조방법에서, 상기 중간 구조체는 상기 기판 상에 형성된 하드마스크 패턴을 포함하고, 상기 캐비티는 상기 기판이 상기 하드마스크 패턴에 비하여 상기 중간 구조체의 내측 및 하방으로 리세스됨으로써 형성될 수 있다.
상기 반도체 장치의 제조방법에서, 상기 기판은 SOI(Silicon on Insulator) 기판이 아닌 기판으로서, IV족 반도체, III-V족 화합물 반도체, 또는 II-VI족 산화물 반도체를 포함하여 이루어진 벌크 웨이퍼 또는 에피택셜 웨이퍼이며, 상기 제 1 단계는 상기 캐비티가 상기 기판과 직접 접하지 않도록 상기 기판 상에 절연막 패턴을 형성하는 단계를 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 관점에 따른 반도체 장치의 제조방법이 제공된다. 본 발명의 다른 관점에 따른 반도체 장치의 제조방법에서는 실리콘 기판을 이용한 실리콘 단결정 나노선 제조방법을 설명한다. 하지만 본 발명의 기술적 사상이 실리콘 나노선 제조에 국한되는 것은 아니다.
본 발명의 다른 관점에 따른 반도체 장치의 제조방법은 제 1 영역과 제 2 영역을 포함하는 기판을 준비하는 단계, 제 1 영역의 기판 위에 나노선이 형성될 위치를 정하고 나노선이 채워질 빈 공간을 마련하는 단계, 선택적 단결정 성장을 위해 상기 제 1 영역에 인접한 부위의 기판 표면을 노출시키는 단계, 노출된 기판 표면으로부터 단결정 성장이 일어나 상기 나노선이 채워질 빈 공간을 전부 또는 부분적으로 채우는 단계, 식각공정을 통해 상기 제 1 영역 내에서는 자가정렬(Self-aligned)방식으로 나노선을 형성하고 제 1 영역 밖에서는 제 2 영역의 배선에 필요한 부위를 제외한 나머지 영역의 단결정 성장층을 제거하는 단계를 포함한다.
상기 선택적 단결정 성장 단계 전후에 나노선의 불순물 농도 조절을 위하여 기판이나 나노선에 불순물을 주입하는 단계를 더 포함할 수 있다.
상기 제 1 영역의 기판 위에 나노선이 형성될 위치를 정하고 나노선이 채워질 빈 공간을 마련하는 단계와 선택적 단결정 성장을 위해 상기 제 1 영역에 인접한 부위의 기판 표면을 노출시키는 단계 사이에 산화막을 형성하는 단계를 더 포함할 수 있다.
상기 식각공정을 통해 상기 제 1 영역 내에서 자가정렬(Self-aligned)방식으로 나노선을 형성하고 제 1 영역 밖에서는 제 2 영역을 제외한 나머지 영역의 단결정 성장층을 제거하는 단계 이후에, 노출된 기판 표면에 산화막을 형성하는 단계를 더 포함할 수 있다. 이 때 나노선의 측벽에 실리콘질화막 스페이서 등 산화 방지 물질을 덮어 나노선의 산화를 방지할 수 있다.
상기 나노선 형성 후 상기 제 1 영역의 기판 위에 나노선이 형성될 위치를 정하고 나노선이 채워질 빈 공간을 마련하는 단계에서 형성된 실리콘산화막, 실리콘질화막, 실리콘막 등을 전부 또는 선별적으로 제거하는 단계를 더 포함할 수 있다. 또한 상기 제 1 영역의 기판 위에 나노선이 형성될 위치를 정하고 나노선이 채워질 빈 공간을 마련하는 단계에서 형성된 실리콘막을 불순물 주입 등을 통하여 나노선을 채널로 하는 트랜지스터의 게이트로 사용할 수 있다.
상기 나노선 형성 후 상기 제 2 영역에 불순물 주입(Doping) 및 콘택(Contact) 형성을 포함한 금속 배선을 형성하는 단계를 더 포함할 수 있다,
본 발명의 또 다른 관점에 따른 반도체 장치의 제조방법에서, 제 1 영역의 기판 위에 나노선이 형성될 위치를 정하고 나노선이 채워질 빈 공간을 마련하는 단계에서 나노선이 채워질 빈 공간이 수직선 상에 여러 개의 층이 형성되도록 할 수 있다. 이후의 단계는 상술한 실시예들의 내용이 적용될 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 수평 방향의 단결정 나노선을 형성하는 공정의 기술 난이도 및 제조비용을 낮출 수 있다. 나아가, 1층 또는 다층으로 이루어진 단결정 나노선 어레이(Array)를 용이하게 제작할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1 내지 도 7은 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 순차적으로 도해하는 단면도들이다.
도 8은 본 발명의 일 실시예에 따른 반도체 장치를 도식적으로 도해한 도면이다.
도 9 내지 도 13은 본 발명의 다른 실시예에 따른 반도체 장치의 제조방법을 순차적으로 도해하는 단면도들이다.
도 14 내지 도 18은 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조방법을 순차적으로 도해하는 단면도들이다.
도 19 및 도 20은 본 발명의 그 밖에 또 다른 실시예에 따른 반도체 장치의 제조방법을 순차적으로 도해하는 단면도들이다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 구성 요소들이 그 크기가 과장 또는 축소될 수 있다.
명세서 전체에 걸쳐서, 막, 영역 또는 기판과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", "적층되어" 또는 "커플링되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", "적층되어" 또는 "커플링되어" 접합하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 사용될 수 있다. 상대적 용어들은 도면에서 묘사되는 방향에 추가하여 구조체의 다른 방향들을 포함하는 것으로 이해될 수 있다. 예를 들어, 도면들에서 구조체의 상하가 뒤집어 진다면, 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
이하의 실시예에서, x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1 내지 도 7은 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 순차적으로 도해하는 단면도들이고, 도 8은 본 발명의 일 실시예에 따른 반도체 장치를 도식적으로 도해한 도면이다.
먼저, 도 1을 참조하면, 제 1 영역(A1)을 포함하는 기판(110)을 준비한다. 제 1 영역(A1)은 추후 선택적 단결정 성장 단계에서 기판(110) 표면이 노출되지 않는 영역이다.
기판(110)은 반드시 SOI(Silicon on Insulator) 기판일 필요가 없다. 예를 들어, 기판(110)은 소정의 두께를 가지는 실리콘 웨이퍼 기판일 수 있다. 그러나 기판(110)을 구성하는 물질은 이에 한정되지 않으며, 다양한 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체, 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘 이외에도 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(110)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
도 2 및 도 3을 참조하면, 본 발명의 일 실시예는 기판(110)의 표면에 실리콘산화막(122), 실리콘막(130), 실리콘산화막(124), 실리콘질화막(140)을 순차적으로 형성한다. 계속하여, 리소그래피 공정 및 건식 식각공정을 이용하여 도 3과 같이 제 1 영역(A1)을 남기고 나머지 영역의 실리콘질화막(140), 실리콘산화막(124), 실리콘막(130)을 제거함으로써 실리콘질화막 패턴(140a), 실리콘산화막 패턴(124a), 실리콘막 패턴(130a)을 형성한다. 한편, 본 명세서에서 설명하는 식각 공정의 방법(습식, 건식)은 예시적일 뿐 본 발명의 기술적 사상을 제한하지 않는다.
이때 제 1 영역(A1)은 추후 보는 바와 같이 나노선(도 7의 150a)이 형성되는 위치를 결정한다. 또 실리콘막(130)의 두께는 나노선(150a)의 y축 길이를 결정한다.
계속하여 도 4와 같이, 예를 들어, 습식 식각공정을 통하여 실리콘막 패턴(130a)의 일부를 제거한 후 산화막(126)을 형성한다. 습식 식각공정에 의해 실리콘막 패턴(130a)의 노출된 부위가 먼저 제거되면서 실리콘질화막 패턴(140a) 하단에 추후 단결정 실리콘 나노선(도 7의 150a)이 채워질 빈 공간(C)이 형성된다.
도 4와 도 8을 참조하면, 빈 공간(C)은 단결정 나노선(150a)이 기판(110)과 전기적으로 분리될 수 있도록 기판(110)과 이격되면서 기판(110)과 나란한 방향(예를 들어, z축과 나란한 방향)으로 신장할 수 있다. 빈 공간(C)은 종단면의 형상, 크기와 횡단면의 길이에 따라 다양한 양상을 가질 수 있으며, 캐비티(cavity), 트렌치(trench), 홀(hole) 등의 다양한 용어로 명명할 수 있다.
이때 실리콘막 패턴(130a)에서 제거된 부분의 x축 너비가 추후 형성될 나노선(150a)의 x축 길이를 결정한다.
습식 식각공정을 거친 실리콘막 패턴(130b)은 추가적인 불순물 주입 공정을 거쳐 나노선(150a)을 채널로 하는 트랜지스터의 게이트로 사용될 수 있다. 이 경우 도 4와 같이 형성된 실리콘막 패턴(130b) 측면의 산화막(126)은 게이트 산화막의 역할을 한다.
계속하여 도 5와 같이 상단의 실리콘질화막 패턴(140a)을 하드마스크(Hard Mask)로 이용하여 기판(110) 표면의 산화막(122)의 일부를 제거한다. 이때 노출된 기판(110) 표면으로부터 추후 실리콘 단결정(150)이 성장하게 된다.
도 5에 도시된 중간 구조체(180)는 선택적 단결정 성장 이전의 구조체로서, 적어도 하나 이상의 빈 공간(C)을 구비한다. 다른 측면에서 살펴보면, 중간 구조체(180)는 기판(110) 상에 순차적으로 적층된 게이트 패턴(130b) 및 하드마스크 패턴(140a)을 포함하고, 빈 공간(C)은 게이트 패턴(130b)이 하드마스크 패턴(140a)에 비하여 중간 구조체(180)의 내측으로 리세스(recess)됨으로써 형성되되, 리세스된 게이트 패턴(130b)의 측부에 산화막 패턴(126)이 형성된다.
상술한 바와 같이, 단결정 나노선(150a)이 기판(110)과 전기적으로 분리될 수 있도록, 빈 공간(C)은 기판(110)과 직접 접하지 않는다. 예를 들어, 기판(110)과 빈 공간(C) 사이는 산화막 패턴(122a)이 개재될 수 있다. 또한, 빈 공간(C)은, 기판(110)과 이격되되 상기 선택적 단결정 성장이 일어나는 기판(110)의 노출된 표면의 바로 위에 위치하지 않도록 배치되며, 중간 구조체(180)의 측부에서 외부로 열린(opne) 형상을 가진다.
계속하여 실리콘 단결정(150)을 성장시킨다. 도 6은 선택적으로 단결정 성장된 실리콘 단결정(150)이 실리콘질화막 패턴(140a) 하단의 빈 공간(C)을 모두 채울 경우를 도식적으로 나타낸 것이다, 도시하지는 않았지만, 성장된 단결정 실리콘(150)이 실리콘질화막 패턴(140a) 하단의 빈 공간(C)을 전부 채우지 못하고 일부분만 채울 수 있다. 따라서, 본 발명의 기술적 사상에 의하면, 성장된 단결정 실리콘(150)은 실리콘질화막 패턴(140a) 하단의 빈 공간(C)의 적어도 일부를 충전(fill)할 수 있다.
계속하여 리소그래피 공정을 거쳐 실리콘 단결정(150)에 대한 건식 식각 공정을 진행한다. 건식 식각 하는 동안 포토레지스트로 덮히지 않은 영역은 도 7과 같이 실리콘질화막 패턴(140a)이 하드마스크 역할을 하여 실리콘질화막 패턴(140a) 하단에 나노선(150a)이 형성된다. 포토레지스트로 덮힌 제 2 영역(A2)은 도 6과 같이 실리콘 단결정(150)이 그대로 보존되어 추후 나노선과 금속배선을 연결하는 목적으로 활용된다.
이해를 돕기 위해 도 8에 본 발명의 일부 실시예들에 따른 반도체 장치의 제조방법으로 구현된 반도체 장치의 도식적인 도면을 예시적으로 제시하였는데, 물론 본 발명이 이러한 도면에 제한되는 것은 아니다. 도 8에서 편의상 실리콘질화막 패턴(140a)은 테두리만 나타내었다.
도 8을 참조하면, 기판의 제 1 영역(A1) 상에 트랜지스터의 게이트부가 형성되고, 기판의 제 2 영역(A2) 상에 소스부와 드레인부가 형성된다. 트랜지스터의 상부 구조체와 전기적으로 연결될 수 있는 게이트부의 콘택 영역(166), 소스부의 콘택 영역(162), 드레인부의 콘택 영역(164)이 형성된다. 도 1 내지 도 7의 도면은 도 8의 Q-Q라인을 따라 절취한 단면을 순차적으로 도해하는 것이다. 나노선(150a)은 기판과 전기적으로 분리되면서 기판과 수평 방향으로 신장된다. 실리콘막 패턴(130b)은 소스부 및 드레인부와 폴리실리콘 물질로 일체로 연결되어 형성될 수 있다.
도 9 내지 도 13은 본 발명의 다른 실시예에 따른 반도체 장치의 제조방법을 순차적으로 도해하는 단면도들로서, 나노선이 형성될 빈 공간을 만들 때 도 1 내지 도 7에 개시된 실시예의 실리콘막 대신 산화막을 사용한 실시예에 해당한다. 그 외에 제 1 영역(A1) 및 제 2 영역(A2)을 구비하는 기판, 빈 공간(C), 선택적 단결정 성장 등에 대한 설명은 상술한 내용과 동일하다.
도 9 및 도 10을 참조하면, 제 1 영역(A1) 및 제 2 영역(A2)을 포함하는 기판(210)을 준비한다. 기판(210) 상에 빈 공간(C)을 구비하는 중간 구조체(280)를 형성한다. 중간 구조체(280)는 기판(210) 상에 순차적으로 적층된 희생막 패턴(220a) 및 하드마스크 패턴(230)을 포함한다. 예를 들어, 희생막 패턴(220a)은 산화물을 포함하여 구성되며, 하드마스크 패턴(230)은 질화물을 포함하여 구성된다. 또 다른 예로 도 10의 희생막 패턴(220a)은 산화막과 질화막으로 구성되어, 중간구조체(280)에서 기판(210)과 빈 공간(C)을 전기적으로 분리하는 역할을 질화막이 담당할 수 있다.
빈 공간(C)은 희생막 패턴(220a)이 하드마스크 패턴(230)에 비하여 중간 구조체(280)의 내측으로 리세스됨으로써 형성된다. 빈 공간(C)은 단결정 나노선(도 12의 250a)이 기판(210)과 전기적으로 분리될 수 있도록 기판(210)과 이격되면서 기판(210)과 나란한 방향으로 신장될 수 있다. 빈 공간(C)은 기판(210)과 직접 접촉하지 않도록 기판(210) 상에 산화막 패턴(220a)이 형성된다.
도 11 및 도 12를 참조하면, 기판(210)의 노출된 표면으로부터 선택적 단결정 성장이 일어나 빈 공간(C)의 적어도 일부가 충전(fill)됨으로써, 자가정렬(Self-aligned)방식으로 단결정 나노선(250a)을 형성한다. 하드마스크 패턴(230)을 이용하여 선택적 단결정 성장층(250)의 일부를 식각하여 단결정 나노선(250a)을 형성하는 과정에서 기판의 일부가 리세스될 수도 있다.
도 13을 참조하면, 단결정 나노선(250a)을 형성한 이후에 희생막 패턴(220a) 및 하드마스크 패턴(230)을 모두 제거하고 단결정 나노선(250a)을 둘러싸는 게이트 산화막(260)을 재형성할 수 있다. 변형된 실시예로서, 단결정 나노선(250a)을 형성한 이후에 단결정 나노선(250a) 표면의 적어도 일부 상에 금속 물질, 반도체 물질 또는 절연 물질을 덮거나 금속 물질, 반도체 물질 또는 절연 물질의 패턴을 형성할 수 있다. 이러한 변형 실시예는 본 명세서의 모든 실시예들에 적용 가능하다.
한편, 도 13에서 별도로 도시하지는 않았으나, 후속 공정으로 식각 공정을 수행하여 채널 영역에서는 나노선(250a) 하단에 자가정렬방식으로 폴리실리콘 게이트를 형성하고 채널 영역 밖에서는 폴리실리콘 게이트의 배선에 필요한 부위를 제외한 나머지 영역의 폴리실리콘을 제거할 수 있다. 한편, 도 13에 도시된 구조체(200)를 이용하여 올 어라운드 게이트(all around gate)나 트리플 게이트(triple gate)를 형성할 수도 있다.
도 14 내지 도 18은 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조방법을 순차적으로 도해하는 단면도들로서, 나노선이 형성될 공간을 기판을 직접 건식식각 및 습식식각하여 만든 실시예이다. 그 외에 제 1 영역(A1) 및 제 2 영역(A2)을 구비하는 기판, 빈 공간(C), 선택적 단결정 성장 등에 대한 설명은 도 1 내지 도 7을 참조하여 상술한 내용과 동일하다.
도 14 내지 도 16을 참조하면, 기판(310)의 제 1 영역(A1)에 산화막 패턴(320) 및 질화막 패턴(330)을 먼저 형성한다. 질화막 패턴(330)을 하드마스크로 하여 식각 공정을 통하여 기판(310)은 중간 구조체(380)의 내측 및 하방으로 리세스된다. 중간 구조체(380)에 구비된 빈 공간(C)은 기판(310)이 중간 구조체(380)의 내측 및 하방으로 리세스됨으로써 형성된다. 빈 공간(C)은 기판(310)과 직접 접촉하지 않도록 기판(310) 상에 산화막 패턴(340a)이 형성된다.
도 17 및 도 18을 참조하면, 기판(310)의 노출된 표면으로부터 선택적 단결정 성장이 일어나 빈 공간(C)의 적어도 일부가 충전(fill)됨으로써, 자가정렬(Self-aligned)방식으로 단결정 나노선(350a)이 형성된다. 도 18에 도시된 구조체(300)를 이용하여 싱글 게이트(single gate)나 더블 게이트(double gate)를 형성할 수 있다.
도 19 및 도 20은 본 발명의 그 밖에 또 다른 실시예에 따른 반도체 장치의 제조방법을 순차적으로 도해하는 단면도들로서, 동일한 방식을 적용하여 복수개 층의 나노선을 형성한 실시예에 해당한다. 그 외에 제 1 영역(A1) 및 제 2 영역(A2)을 구비하는 기판, 빈 공간(C), 선택적 단결정 성장 등에 대한 설명은 상술한 내용과 동일하다.
도 19를 참조하면, 기판(410) 상에 복수개의 층을 형성하는 빈 공간(C)을 구비하는 중간 구조체(480)를 형성한다. 나노선(450_1, 450_2, 450_3)이 채워질 빈 공간(C)은 기판(410)의 수직선 상에 서로 이격된 복수개의 층을 형성한다. 중간 구조체(480)는 산화막 패턴(420_1, 420_2, 420_3)과 질화막 패턴(430_1, 430_2, 430_3)이 순차적으로 교호 적층된 구조체이다.
도 20을 참조하면, 기판(410)의 노출된 표면으로부터 선택적 단결정 성장이 일어나 복수개의 빈 공간(C) 각각의 적어도 일부가 충전(fill)됨으로써, 자가정렬(Self-aligned)방식으로 단결정 나노선(450_1, 450_2, 450_3)을 형성한다.
지금까지 설명한 본 발명의 실시예들에 따른 반도체 장치의 제조방법에서, 기판은 SOI(Silicon on Insulator) 기판이 아닌 기판으로서, IV족 반도체, III-V족 화합물 반도체, 또는 II-VI족 산화물 반도체를 포함하여 이루어진 벌크 웨이퍼 또는 에피택셜 웨이퍼이며, 적어도 하나 이상의 캐비티(cavity)를 구비하는 중간 구조체를 형성하는 단계는 상기 캐비티가 상기 기판과 직접 접하지 않도록 상기 기판 상에 절연막 패턴을 형성하는 단계를 포함할 수 있다. 상술한 실시예들에서는 상기 절연막 패턴이 예시적으로 산화막 패턴으로 구성되었다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 상기 절연막 패턴은 산화막 및/또는 질화막을 포함하는 임의의 막의 패턴일 수 있다. 이러한 구성에 의하면, 고가의 SOI기판을 사용하지 않고서도 비교적 단순하고 효율적인 방법으로 캐비티에 형성되는 나노선과 기판을 전기적으로 분리시킬 수 있다는 유리한 효과를 기대할 수 있다.
본 발명의 기술적 사상에 의하면, 수평(lateral) 방향의 단결정 나노선을 형성하는 공정의 기술 난이도 및 제조비용을 낮추기 위한 반도체 장치의 제조방법으로서, 기판을 준비하는 단계, 나노선이 형성될 위치를 정하고 나노선이 채워질 빈 공간을 마련하는 단계, 상기 영역에 인접한 부위의 기판 표면을 노출시키는 단계, 노출된 기판 표면으로부터 단결정 성장이 일어나는 단계, 식각공정을 통해 자가정렬(Self-aligned) 방식으로 나노선을 형성하는 단계를 포함하는, 반도체 장치의 제조방법을 제공한다.
종래 기술에 있어 하향식 공정을 사용한 경우에는 상향식 공정에 비해 나노선의 위치 및 모양을 제어하고 재현성을 높인 반면, 값비싼 SOI(Silicon on Insulator) 기판을 사용하였다. 또 SOI의 두께는 여러 번의 산화공정을 통하여 40nm로 낮추었으나, 나머지 변들은 장비 및 공정이 비싼 전자빔 리소그래피를 사용하지 않은 경우 100nm 이하로 만들지 못하여 실제로는 1차원적인 나노선이 아닌 2차원적인 나노웰(nanowell)을 제작하였다.
본 발명의 일부 실시예들에 의하면 SOI 기판을 사용하지 않고도 1차원적인 나노선을 제작할 수 있도록 먼저 측벽 캐비티(sidewall cavity)를 만들고 선택적 에피택셜 성장(selective epitaxial growth)을 통하여 상기 캐비티가 단결정으로 채워지게 한 후 자기 정렬 건식 식각(self-aligned dry etch) 방식으로 나노선을 형성하였다. 본 발명은 기판과 전기적으로 분리된 수평 방향의 단결정 나노선을 제조할 수 있는 값싸고 재현성 있는 제조방법을 최초로 제공한다.
본 발명은 SOI 기판을 사용하지 않고도 기판과 전기적으로 분리된 수평 방향의 단결정 나노선을 제조할 수 있으며 그 비용은 SOI 기판을 사용하는 것에 비해 매우 저렴하다. 또 값비싼 리소그래피 장비 및 공정을 사용하지 않고도 나노선을 제조할 수 있고 나노선의 크기를 단순히 증착된 막의 두께와 측벽 캐비티를 만들기 위한 습식식각 정도로 쉽게 조절할 수 있다는 유리한 효과를 가진다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (16)

  1. 적어도 하나 이상의 캐비티(cavity)를 구비하는 중간 구조체를 형성하는 제 1 단계; 및
    기판의 노출된 표면으로부터 선택적 단결정 성장이 일어나 상기 캐비티의 적어도 일부가 충전(fill)됨으로써, 자가정렬(Self-aligned)방식으로 단결정 나노선을 형성하는 제 2 단계;를 포함하며,
    상기 캐비티는 상기 단결정 나노선이 상기 기판과 전기적으로 분리될 수 있도록 상기 기판과 이격되면서 상기 기판과 나란한 방향으로 신장하는, 반도체 장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 캐비티는, 상기 기판과 이격되되 상기 선택적 단결정 성장이 일어나는 상기 기판의 노출된 표면의 바로 위에 위치하지 않도록 배치되며, 상기 중간 구조체의 측부에서 외부로 열린 형상을 가지는, 반도체 장치의 제조방법.
  3. 제 2 항에 있어서,
    상기 중간 구조체는 상기 기판 상에 순차적으로 적층된 게이트 패턴 및 하드마스크 패턴을 포함하고, 상기 캐비티는 상기 게이트 패턴이 상기 하드마스크 패턴에 비하여 상기 중간 구조체의 내측으로 리세스(recess)됨으로써 형성되되, 리세스된 상기 게이트 패턴의 측부에 산화막 패턴이 더 형성된, 반도체 장치의 제조방법.
  4. 제 2 항에 있어서,
    상기 중간 구조체는 상기 기판 상에 순차적으로 적층된 희생막 패턴 및 하드마스크 패턴을 포함하고, 상기 캐비티는 상기 희생막 패턴이 상기 하드마스크 패턴에 비하여 상기 중간 구조체의 내측으로 리세스됨으로써 형성된, 반도체 장치의 제조방법.
  5. 제 2 항에 있어서,
    상기 중간 구조체는 상기 기판 상에 형성된 하드마스크 패턴을 포함하고, 상기 캐비티는 상기 기판이 상기 하드마스크 패턴에 비하여 상기 중간 구조체의 내측 및 하방으로 리세스됨으로써 형성된, 반도체 장치의 제조방법.
  6. 제 3 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 기판은 SOI(Silicon on Insulator) 기판이 아닌 기판으로서, IV족 반도체, III-V족 화합물 반도체, 또는 II-VI족 산화물 반도체를 포함하여 이루어진 벌크 웨이퍼 또는 에피택셜 웨이퍼이며,
    상기 제 1 단계는 상기 캐비티가 상기 기판과 직접 접하지 않도록 상기 기판 상에 절연막 패턴을 형성하는 단계를 포함하는, 반도체 장치의 제조방법.
  7. 제 1 영역 및 제 2 영역을 포함하는 기판을 준비하는 단계;
    상기 기판의 제 1 영역 위에 나노선이 형성될 위치를 정하고 상기 나노선이 채워질 빈 공간을 마련하는 단계;
    상기 제 1 영역에 인접한 부위인 상기 기판의 표면을 노출시키는 단계;
    노출된 상기 기판의 표면으로부터 선택적 단결정 성장이 일어나 단결정 성장층을 형성하는 단계; 및
    상기 단결정 성장층 중에서 식각공정을 통해 상기 제 1 영역 내에서는 자가정렬(Self-aligned)방식으로 상기 나노선을 형성하고 상기 제 1 영역 밖에서는 상기 제 2 영역의 배선에 필요한 부위를 제외한 나머지 영역의 단결정 성장층을 제거하는 단계;
    를 포함하는, 반도체 장치의 제조방법.
  8. 제 7 항에 있어서,
    상기 선택적 단결정 성장 단계 전후에 상기 기판 또는 상기 나노선에 불순물을 주입하는 단계;를 더 포함하는, 반도체 장치의 제조방법.
  9. 제 7 항에 있어서,
    상기 기판의 제 1 영역 위에 나노선이 형성될 위치를 정하고 상기 나노선이 채워질 빈 공간을 마련하는 단계와 상기 제 1 영역에 인접한 부위인 상기 기판의 표면을 노출시키는 단계 사이에 산화막을 형성하는 단계;를 더 포함하는, 반도체 장치의 제조방법.
  10. 제 7 항에 있어서,
    상기 단결정 성장층 중에서 식각공정을 통해 상기 제 1 영역 내에서는 자가정렬(Self-aligned)방식으로 상기 나노선을 형성하고 상기 제 1 영역 밖에서는 상기 제 2 영역의 배선에 필요한 부위를 제외한 나머지 영역의 단결정 성장층을 제거하는 단계 이후에, 노출된 상기 기판의 표면에 산화막을 형성하는 단계;를 더 포함하는, 반도체 장치의 제조방법.
  11. 제 10 항에 있어서,
    상기 나노선의 측벽에 산화 방지를 위하여 스페이서를 형성하는 단계;를 포함하는, 반도체 장치의 제조방법.
  12. 제 7 항에 있어서,
    상기 나노선을 형성한 이후에 상기 기판의 제 1 영역 위에 나노선이 형성될 위치를 정하고 상기 나노선이 채워질 빈 공간을 마련하는 단계에서 형성된 실리콘산화막, 실리콘질화막 및/또는 실리콘막을 전부 또는 선별적으로 제거하는 단계;를 더 포함하는, 반도체 장치의 제조방법.
  13. 제 7 항에 있어서,
    상기 기판의 제 1 영역 위에 나노선이 형성될 위치를 정하고 상기 나노선이 채워질 빈 공간을 마련하는 단계는,
    상기 나노선을 채널로 하는 트랜지스터에서 게이트로 사용될 실리콘막을 형성하는 단계를 포함하는,
    반도체 장치의 제조방법.
  14. 제 7 항에 있어서,
    상기 기판은 상기 나노선을 채널로 하는 트랜지스터에서 게이트로 사용되는, 반도체 장치의 제조방법.
  15. 제 7 항에 있어서,
    상기 나노선을 형성한 이후에 상기 제 2 영역에 불순물 주입(Doping) 및 콘택(Contact) 형성을 포함한 금속 배선을 형성하는 단계;를 더 포함하는, 반도체 장치의 제조방법.
  16. 제 7 항에 있어서,
    상기 기판의 제 1 영역 위에 나노선이 형성될 위치를 정하고 상기 나노선이 채워질 빈 공간을 마련하는 단계에서 상기 나노선이 채워질 빈 공간은 상기 기판의 수직선 상에 서로 이격된 복수개의 층을 형성하는, 반도체 장치의 제조방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10043665B2 (en) * 2016-11-28 2018-08-07 Taiwan Semiconductor Manufacturing Co., Ltd. Formation method of semiconductor device structure with semiconductor nanowire
KR102041830B1 (ko) * 2018-07-03 2019-11-27 한국과학기술원 반도체 나노와이어의 제조방법 및 그를 이용한 반도체 나노와이어 센서의 제조방법
KR102271030B1 (ko) * 2019-12-20 2021-07-01 서울대학교산학협력단 선택적 영역 성장을 이용한 cmos 소자의 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100716937B1 (ko) * 2006-05-02 2007-05-14 전자부품연구원 나노와이어 소자 제조 방법
KR20110100993A (ko) * 2010-03-05 2011-09-15 한국과학기술연구원 실리콘 나노선 제조 방법
KR101155176B1 (ko) * 2005-07-12 2012-06-11 삼성전자주식회사 방향성이 조절된 단결정 와이어 및 이를 적용한트랜지스터의 제조방법
US20120190155A1 (en) * 2006-09-11 2012-07-26 International Business Machines Corporation Nanowire mosfet with doped epitaxial contacts for source and drain
KR20130079703A (ko) * 2012-01-03 2013-07-11 고려대학교 산학협력단 단결정 실리콘 나노와이어를 이용한 트랜지스터 및 그 제조방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI283066B (en) 2004-09-07 2007-06-21 Samsung Electronics Co Ltd Field effect transistor (FET) having wire channels and method of fabricating the same
US9245989B2 (en) * 2011-12-19 2016-01-26 Intel Corporation High voltage field effect transistors
US9343529B2 (en) * 2014-09-05 2016-05-17 International Business Machines Corporation Method of formation of germanium nanowires on bulk substrates
CN105590856B (zh) * 2014-10-24 2019-01-25 中芯国际集成电路制造(上海)有限公司 一种纳米线器件的制作方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101155176B1 (ko) * 2005-07-12 2012-06-11 삼성전자주식회사 방향성이 조절된 단결정 와이어 및 이를 적용한트랜지스터의 제조방법
KR100716937B1 (ko) * 2006-05-02 2007-05-14 전자부품연구원 나노와이어 소자 제조 방법
US20120190155A1 (en) * 2006-09-11 2012-07-26 International Business Machines Corporation Nanowire mosfet with doped epitaxial contacts for source and drain
KR20110100993A (ko) * 2010-03-05 2011-09-15 한국과학기술연구원 실리콘 나노선 제조 방법
KR20130079703A (ko) * 2012-01-03 2013-07-11 고려대학교 산학협력단 단결정 실리콘 나노와이어를 이용한 트랜지스터 및 그 제조방법

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US20170301541A1 (en) 2017-10-19

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