KR20200008519A - 수직 전계 효과 트랜지스터 장치 및 그 제조 방법 - Google Patents

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Abstract

하부 소오스/드레인과 채널 간의 급격한 접합을 통해 소자의 성능을 높이는 수직 전계 효과 트랜지스터(vertical field-effect transistor, VFET) 장치 및 제조 방법이 제공된다. 수직 전계 효과 트랜지스터 제조 방법은 기판의 상면에 돌출되고, 제1 수평 방향으로 길게 연장되는 채널 영역을 형성하고, 채널 영역은 제1 수평방향으로 정렬된 제1 채널 영역과 제2 채널 영역을 포함하고, 각각의 제1 채널 영역과 제2 채널 영역은 기판의 제1 부분과 제2 부분에서 겹치고, 기판의 제1 부분을 제거하여, 기판 내에 제1 캐비티를 형성하고, 제1 캐비티는 제1 채널 영역의 하면을 노출시키고, 기판의 제1 캐비티 내에 제1 하부 소오스/드레인을 형성하고, 기판의 제2 부분을 제거하여 기판 내에 제2 캐비티를 형성하고, 제2 캐비티는 제2 채널 영역의 하면을 노출시키고, 기판의 제2 캐비티 내에 제2 하부 소오스/드레인을 형성하고, 제1 하부 소오스/드레인 및 제2 하부 소오스/드레인을 형성한 후, 제1 채널 영역과 제2 채널 영역 사이의 채널 영역의 일부분을 제거하여, 제1 채널 영역을 제2 채널 영역으로부터 분리하고, 제1 채널 영역의 측면 상의 제1 게이트 구조체를 형성하고, 제2 채널 영역의 측면 상의 제2 게이트 구조체를 형성하는 것을 포함한다.

Description

수직 전계 효과 트랜지스터 장치 및 그 제조 방법{Vertical Field-Effect Transistor(VFET) devices and methods of forming the same}
본 발명은 전자 기기 분야, 좀 더 구체적으로 수직 전계 효과 트랜지스터 장치 및 그 제조 방법에 관한 것이다.
VFET 소자의 높은 확장성으로 인해 수직 전계 효과 트랜지스터(VFET) 소자의 다양한 구조 및 제조 공정이 연구되고 있다. 특히, 하부 소오스/드레인 측면 접합 오버랩(bottom source/drain side junction overlap)을 제어하고 하부 소오스/드레인 근처에 급격한 접합을 형성할 수 있는 구조 및 제조 공정이 VFET 디바이스의 성능을 개선하기 위해 연구되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 수직 전계 효과 트랜지스터(VFET) 장치의 성능을 개선하는 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 수직 전계 효과 트랜지스터(VFET) 장치의 제조방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 수직 전계 효과 트랜지스터 제조 방법은, 기판의 상면에 돌출되고, 제1 수평 방향으로 길게 연장되는 채널 영역을 형성하고, 채널 영역은 제1 수평방향으로 정렬된 제1 채널 영역과 제2 채널 영역을 포함하고, 각각의 제1 채널 영역과 제2 채널 영역은 기판의 제1 부분과 제2 부분에서 겹치고, 기판의 제1 부분을 제거하여, 기판 내에 제1 캐비티를 형성하고, 제1 캐비티는 제1 채널 영역의 하면을 노출시키고, 기판의 제1 캐비티 내에 제1 하부 소오스/드레인을 형성하고, 기판의 제2 부분을 제거하여 기판 내에 제2 캐비티를 형성하고, 제2 캐비티는 제2 채널 영역의 하면을 노출시키고, 기판의 제2 캐비티 내에 제2 하부 소오스/드레인을 형성하고, 제1 하부 소오스/드레인 및 제2 하부 소오스/드레인을 형성한 후, 제1 채널 영역과 제2 채널 영역 사이의 채널 영역의 일부분을 제거하여, 제1 채널 영역을 제2 채널 영역으로부터 분리하고, 제1 채널 영역의 측면 상의 제1 게이트 구조체를 형성하고, 제2 채널 영역의 측면 상의 제2 게이트 구조체를 형성하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 수직 전계 효과 트랜지스터 제조 방법은, 기판 상에 채널 영역을 형성하고, 채널 영역은 제1 수평 방향으로 길게 연장되고 제1 수평 방향으로 정렬된 제1 채널 영역과 제2 채널 영역을 포함하고, 제1 채널 영역과 겹치는 제1 하부 소오스/드레인을 기판에 형성하고, 제2 채널 영역과 겹치는 제2 하부 소오스/드레인을 기판에 형성하고, 제1 하부 소오스/드레인과 제2 하부 소오스/드레인을 형성한 후, 제1 채널 영역과 제2 채널 영역 사이에 채널 영역의 일부분을 제거하여, 제1 채널 영역을 제2 채널 영역으로부터 분리하고, 제1 채널 영역의 측면 상의 제1 게이트 구조체와 제2 채널 영역의 측면 상의 제2 게이트 구조체를 형성하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 수직 전계 효과 트랜지스터 제조 방법은, 기판 상에 N형 전계 효과 트랜지스터를 형성하고, N형 전계 효과 트랜지스터는 제1 채널 영역과, 제1 채널 영역 및 기판 사이의 제1 하부 소오스/드레인과 제1 채널 영역의 측면 상의 제1 게이트 구조체를 포함하고, 제1 채널 영역은 기판과 마주보는 하면을 포함하고, 제1 하부 소오스/드레인은 기판의 상면에 수직인 수직 방향으로 기판으로부터 제1 채널 영역의 하면 전체를 분리하고, 기판 상에 P형 전계 효과 트랜지스터를 형성하고, P형 전계 효과 트랜지스터는 제2 채널 영역과, 제2 채널 영역 및 기판 사이의 제2 하부 소오스/드레인과, 제2 채널 영역의 측면 상의 제2 게이트 구조체를 포함하고, 제2 채널 영역은 기판과 마주보는 하면을 포함하고, 제2 하부 소오스/드레인은 수직 방향으로 제2 채널 영역의 하면 전체를 기판과 분리하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 15c는 본 발명의 실시예에 따른 수직 전계 효과 트랜지스터(VFET) 소자를 제조하는 방법을 설명하기 위한 도면들이다.
도 1, 도 2, 도 3, 도 6, 도 9 및 도 12는 사시도들이다.
각각의 도 4a, 도 5a, 도 7a, 도 8a, 도 10a, 도 11a, 13A, 14A와 15A는 대응하는 사시도의 I-I ' 선에 따라 절단한 단면도들이다.
각각의 도 4b, 도 5b, 도 7b, 도 8b, 도 10b, 도 11b, 도 13b, 도 14b 및 도 15b는 대응하는 사시도의 II -II' 선에 따라 절단한 단면도들이다.
도 4c, 도 5c, 도 7c, 도 8c, 도 10c, 도 11c, 도 13c, 도 14c 및 도 15c는 그것에 대응하는 사시도의 Ⅲ-Ⅲ' 선에 따라 절단한 단면도들이다.
도 16 및 도 17는 본 발명 개념의 일부 실시예에 따라 VFET 장치를 제조하는 방법을 도시하는 흐름도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
도 1 내지 도 15c는 몇몇 실시예에 따른 VFET 소자의 제조 방법을 설명하기 위한 도면들이다. 구체적으로, 도 1, 도 2, 도 3, 도 6, 도 9 및 도 12는 사시도들이며, 각각의 도 4a, 도 5a, 도 7a, 도 8a, 도 10a, 도 11a 및 도 13a는 대응하는 사시도의 I-I' 선을 따라 절단한 단면도들이다. 각각의 도 4b, 도 5b, 도 7b, 도 8b, 도 10b, 도 11b 및 도 13b는 대응하는 사시도의 II-II' 선을 따라 절단한 단면도들이고, 각각의 도 4c 도 5c 도 7c 도 8c, 도10C, 도 11c 및 도 13c는 대응하는 사시도의 III-Ⅲ' 선을 따라 절단한 단면도들이다.
도 1을 참조하면, 몇몇 실시예에 따른 VFET 소자의 제조 방법은 기판(10)의 상면(10_S)으로부터 돌출하는 채널 영역들(12)을 형성하는 것을 포함할 수 있다. 기판(10)은 제1 영역(A)과 제2 영역(B)을 포함할 수 있다. 각각의 채널 영역들(12)은 기판(10)의 상면(10_S)에 평행한 제1 방향(D1)(즉, 제1 수평 방향)으로 길게 연장되고, 채널 영역들(12)은 기판(10)의 상면(10_S)에 평행한 제2 방향(D2)(즉, 제2 수평 방향)으로 서로 간에 이격되어 있다. 각각의 채널 영역들(12)은 제1 방향(D1)으로 정렬된 제1 채널 영역(12A) 및 제2 채널 영역(12B)을 포함할 수 있다. 제1 채널 영역(12A)은 기판(10)의 제1 영역(A) 상에 있을 수 있고, 기판(10)의 일부분과 수직으로 겹칠 수 있다. 제2 채널 영역(12B)은 기판(10)의 제2 영역(B) 상에 있을 수 있고, 기판(10)의 일부분과 수직으로 겹칠 수 있다. 일부 실시예에서, 제1 방향(D1)은 제2 방향(D2)과 수직이다.
일부 실시예에서, 채널 영역들(12)을 형성하는 것은 기판(10) 상에 마스크 층(14)을 형성하는 것과 식각 마스크로서 마스크 층(14)을 사용하여 기판(10)을 식각하여 채널 영역들(12)을 형성하는 것을 포함할 수 있다. 따라서, 채널 영역들(12)은 기판(10)의 일부분이다. 일부 실시예에서, 도 1에서 도시 된 바와 같이 각각의 마스크 층(14)은 제1 수평 방향(D1)으로 연장되는 선 형상을 가지므로, 각각의 채널 영역들(12) 또한 제1 수평 방향(D1)으로 연장되는 선 형상을 가질 수 있다. 비록 도 1이 두 개의 채널 영역들(12)을 보여주지만, 임의의 수(예를 들어 1, 2, 3, 4 또는 그 이상의)의 채널 영역들(12)이 기판(10)상에 형성될 수 있음을 이해할 수 있다.
기판(10)은, 예를 들어, Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC 및/또는 InP와 같은 하나 이상의 반도체 재료를 포함할 수 있다. 일부 실시예에서, 기판(10)은 벌크 기판(bulk substrate)(예를 들어, 벌크 실리콘 기판) 또는 절연체 상의 반도체(SOI) 기판일 수 있다.
도 2를 참조하면, 보호층(16)은 채널 영역들(12)과 기판(10) 사이에 형성될 수 있다. 일부 실시예에서, 보호층(16)은 채널 영역들(12)의 면과 기판(10)의 상면(10_S)을 따라 균일한 두께를 가질 수 있으나, 기술적 사상이 이에 한정되는 것은 아니다. 일부 실시예에서, 보호층(16)은 채널 영역들(12) 측면 상에 제1 두께를 가질 수 있고, 상기 제1 두께는 기판(10)의 상면(10_S) 상에 보호층(16)의 제2 두께보다 더 두꺼운 두께를 가질 수 있다. 보호층(16)은 기판(10)과 다른 물질을 포함할 수 있으며, 기판(10)에 대한 식각 선택 비를 가질 수 있다. 예를 들어, 보호층(16)은 실리콘질화물 층 및/또는 실리콘산질화물 층을 포함할 수 있다.
도 3을 참조하면, 마스크 막(20)은 기판(10)의 제2 영역(B) 상에 형성될 수 있고, 기판(10)의 제1 영역(A)을 노출시킬 수 있다. 기판(10)상의 노출된 제1 영역(A) 상에 보호층(16)의 일부분 및 기판(10)의 일부분은 제거되어 마스크로서 마스크 막(20)을 사용하여 기판(10) 내에 제1 캐비티(21A)를 형성할 수 있다.
발명의 일부 실시예에 따라, 각각의 도 4a, 도 4b 및 도 4c는 도 3의 I-I ' 선, II-II' 선 및 Ⅲ-Ⅲ' 선을 따라 절단한 단면도들이다. I-I' 선 및 II-II' 선은 제2 방향(D2)에 평행하고, III-III' 선은 제1 방향(D1)에 평행하다.
도 4a 내지 도 4c에 따르면, 제1 캐비티(21A)는 제1 채널 영역(12A)의 하면(12A_S) 및 기판(10) 사이에 형성될 수 있으므로, 제1 채널 영역(12A)의 하면(12A_S)은 제1 캐비티(21A)에 의해 제3 방향(D3)(예를 들어, 수직 방향)으로 기판(10)과 이격될 수 있다. 도 4a와 도 4c에 도시된 바와 같이, 제1 캐비티(21A)는 제1 채널 영역(12A)의 하면(12A_S)을 노출시킬 수 있다. 일부 실시예에서, 도 4c에 도시된 바와 같이, 제1 채널 영역(12A)의 하면(12A_S)과 기판(10)의 상면(10_S)은 동일한 높이 일 수 있다.
일부 실시예에서, 도 4c에 도시된 바와 같이, 제1 캐비티(21A)는 기판(10)의 제1 영역(A)에 형성될 수 있으며, 기판(10)의 제2 영역(B)에까지 연장하지 않을 수 있다. 따라서, 제1 채널 영역(12A)의 하면(12A_S) 전체는, 제1 캐비티(21A)를 형성하는 동안 제1 채널 영역(12A)과 제2 채널 영역(12B)이 연결되기 때문에, 제1 채널 영역(12A)을 붕괴시키지 않고 제1 캐비티(21A)에 노출될 수 있다. 즉, 제1 채널 영역(12A)은 기판(10) 상에 완전히 플로팅 될 수 있지만, (즉, 제1 채널 영역(12A)의 하면(12A_S) 전체는 제3 방향(D3)으로 기판(10)으로부터 이격될 수 있다.) 제1 채널 영역(12A)이 기판에 연결된 제2 채널 영역(12B)에 연결되기 때문에, 붕괴하지 않을 수 있다. 일부 실시예에서, 보호층(16)은, 도 3 내지 도 4c에 도시된 것처럼, 제1 캐비티(21A)를 형성하는 동안 제1 채널 영역(12A)과 제2 채널 영역(12B)을 포함한 채널 영역들(12)의 측면 상에 연장할 수 있다. 따라서, 보호층(16)은 제1 캐비티(21A)를 형성하는 동안 붕괴하지 않고 제1 채널 영역(12A)이 완전히 플로팅 될 수 있게 도울 수 있다.
마스크 막(20)은 보호층(16)과 다른 물질을 포함하고 있고, 보호층(16)에 대한 식각 선택 비를 가질 수 있다. 마스크 막(20)은, 예를 들어, 포토레지스트 막(PR layer; photoresist layer)일 수 있다.
발명의 일부 실시예에 따르면, 각각의 도 5a, 도 5b 및 도 5c는 도 3의 I-I' 선, II-II' 선 및 III-III' 선을 따라 절단한 단면도들이다. 도 5a, 도 5b 및 도 5c를 참조하면, 기판(10)의 일부분을 제거함으로써 제1 캐비티(21A)를 형성하는 동안 제1 채널 영역(12A)의 하부는 제거될 수 있고, 제1 채널 영역(12A)의 하면(12A_S)은 제3 방향(D3)으로 제1 거리(X)만큼 기판(10)의 상면(10_S)보다 높을 수 있다. 제1 거리(X)는 제1 채널 영역(12A)의 하면(12A_S) 및 기판(10)의 상면(10_S) 사이에 제3 방향(D3)으로 거리이다.
도 6을 참조하면, 제1 하부 소오스/드레인(22A)은 제1 캐비티(21A) 내에 형성될 수 있다. 일부 실시예에서, 제1 하부 소오스/드레인(22A)은, 시드 층으로서 제1 캐비티(21A)의 면을 의미하는 기판(10)의 노출된 면을 사용하는 에피택셜 성장 공정을 수행하면서 형성된다. 제1 캐비티(21A)의 면의 상대적으로 큰 영역은 에피택셜 성장 공정과 연관된 더 적은 결함을 가지는 에피택셜 층을 성장시키는 것을 허용할 수 있음이 이해될 것이다.
또한, 제1 채널 영역(12A)의 하면(12A_S) 전체를 노출시키는 제1 캐비티(21A)를 형성하는 것은 제1 채널 영역(12A)의 하면(12A_S) 전체가 제1 하부 소오스/드레인(22A)과 겹치는 것을 허용하여, 제1 채널 영역(12A) 및 제1 하부 소오스/드레인(22A) 사이에 급격한 접합(abrupt junction)을 형성시킬 수 있음을 이해할 수 있다.
일부 실시예에서, 도 6에 도시된 바와 같이, 두 개의 제1 채널 영역(12A)들은 단일의 제1 하부 소오스/드레인(22A)과 겹칠 수 있고, 단일의 제1 하부 소오스/드레인(22A)은 병합된 제1 하부 소오스/드레인(22A)으로 지칭될 수 있다. 각각의 두 개의 제1 채널 영역(12A)들의 하면 전체는 병합된 제1 하부 소오스/드레인(22A)과 겹칠 수 있고, 일부 실시예에 의하면, 각각의 두 개의 제1 채널 영역들(12A)의 하면 전체는 병합된 제1 하부 소오스/드레인(22A)과 접촉할 수 있다.
일부 실시예에 따르면, 도 7a, 도 7b 및 도 7c는 도6의 각각 I-I ' 선, II-II' 선 및 III-III' 선에 따라 절단한 단면도들이다. 도 7a, 도 7b, 및 도 7c를 참조하면, 제1 채널 영역(12A)의 하면(12A_S)은 제1 하부 소오스/드레인(22A)과 직접 접촉할 수 있다. 일부 실시예에서 제1 채널 영역(12A)의 하면(12A_S) 전체는 제1 하부 소오스/드레인(22A)과 직접 접촉할 수 있다. 게다가, 일부 실시예에서는 도 7a 및 도 7c에 도시된 바와 같이, 제1 채널 영역(12A)의 하면(12A_S) 전체는 제1 하부 소오스/드레인(22A)과 겹칠 수 있다. 일부 실시예에서는, 제1 하부 소오스/드레인(22A)은 단일의 구조체를 가지는 부분(예를 들어, 내부에 계면이 없는 구조체)을 포함할 수 있고, 제1 채널 영역(12A)의 하면(12A_S) 전체는 단일의 구조를 가지는 부분과 겹칠 수 있다.
일부 실시예에서는, 제1 하부 소오스/드레인(22A)은 N형 전계 효과 트랜지스터의 하부 소오스/드레인일 수 있고, 제1 하부 소오스/드레인(22A)은 예를 들어 실리콘 층을 포함할 수 있다. 일부 실시예에서는 제1 하부 소오스/드레인(22A)(예를 들어 실리콘 층)은 도펀트로서 인(P)을 포함할 수 있다.
일부 발명의 실시예에 따르면, 각각의 도 8a, 도 8b 및 도 8c는 도 6의 Ⅰ-Ⅰ' 선, Ⅱ-Ⅱ' 선 및 Ⅲ-Ⅲ' 선을 따라 절단한 단면도들이다. 도 8a, 도 8b 및 도 8c를 참조하면, 제1 하부 소오스/드레인(22A)은 제1 하부 소오스/드레인(22A)의 상면(22A_S)으로부터 제1 채널 영역(12A)을 향해 돌출하는 제1 돌출부(22A_P)를 포함할 수 있다. 제1 돌출부(22A_P)는 제1 채널 영역(12A)의 하면(12A_S)과 직접 접촉할 수 있다.
일부 실시예에서, 제1 캐비티(21A)와 제1 하부 소오스/드레인(22A)은 원래의 장소(예를 들어, 단일 공정 챔버)에서 형성될 수 있다. 예를 들어, 제1 캐비티(21A)와 제1 하부 소오스/드레인(22A)은 에피택셜 성장 공정을 위해 공정 챔버(process chamber)에서 형성될 수 있다. 제1 캐비티(21A)는 식각 가스로서 HCl을 사용하고 캐리어 가스로서 H2가스를 사용하는 식각 공정에 의해 형성될 수 있다. 예를 들어, HCl 가스는 약 100 sccm(분당 표준 입방 센티미터)의 유량에서 약 300 sccm까지 공급될 수 있고, H2 가스는 약 20,000 sccm 내지 30,000 sccm의 유량으로 공급될 수 있으며, 공정 온도는 약 700 ºC에서 약 850 ºC 범위 내 일 수 있다. 일부 실시예에서, 공정 온도는 약 700 ℃ 내지 약 770 ℃ 일 수있다.
일부 실시예에서는, 제1 캐비티(21A)는 에피택셜 성장 공정을 위한 프로세스 챔버(process chamber)에서 2단계 공정에 의해 형성될 수 있다. 2단계 공정 중 1단계에서, GeH4 가스에 HCl 가스와 H2 가스가 추가적으로 공급되어 기판(10) 상에 얇은 SiGe 층(예를 들어, 약 10 nm)을 형성할 수 있다. 예를 들어, GeH4 가스의 유량은 약 5 sccm 내지 20 sccm의 범위일 수 있고, 제1 단계는 약 30초 내지 60초 동안 수행될 수있다. 2단계 공정 중 제2 단계에서, HCl 가스 및 H2 가스는 GeH4 가스 없이 공급될 수 있고, 제2 단계는, 예를 들어, 약 60초 내지 120초 동안 수행될 수있다. 제1 캐비티(21A) 이후에, 제1 하부 소오스/드레인(22A)이 공정 가스 및 조건(예를 들어, 온도, 압력)을 변화시킴으로써, 프로세스 챔버 내에 형성될 수있다.
도 9를 참조하면, 도 3과 도 6에서 언급된 것과 비슷한 공정들은 기판(10) 상의 제2 영역(B)에서 수행될 수 있다. 마스크 막은 기판(10)의 제1 영역(A) 상에서 형성될 수 있고, 제2 캐비티(21B)는, 기판(10)의 제2 영역(B) 상의 보호층(16)의 일부분과 기판(10)의 제2 영역(B)의 일부분을 제거함으로써 기판(10)의 제2 영역(B) 내에서 형성될 수 있다. 이어서, 제2 하부 소오스/드레인(22B)은 제2 캐비티(21B) 내에서 형성될 수 있다. 일부 실시예에서, 제2 하부 소오스/드레인은 오직 기판(10)의 제2 영역(B) 내에서 형성될 수 있다.
제2 채널 영역(12B)의 하면(12B_S) 전체를 노출시키는 제2 캐비티(21B)를 형성하는 것은 제2 채널 영역(12B)의 하면(12B_S) 전체가 제2 하부 소오스/드레인과 겹치는 것을 허용하므로, 제2 채널 영역(12B) 및 제2 하부 소오스/드레인(22B) 사이에 급격한 접합이 형성될 수 있음을 이해할 수 있다.
일부 실시예에서, 제2 하부 소오스/드레인(22B)은 P형 전계 효과 트랜지스터의 하부 소오스/드레인일 수 있고, 제2 하부 소오스/드레인(22B)은 예를 들어, 실리콘 게르마늄 층을 포함할 수 있다. 일부 실시예에서, 제2 하부 소오스/드레인(22B)(예를 들어, 실리콘 게르마늄 층)은 도펀트로서 붕소(B)를 포함할 수 있다.
발명의 일부 실시예에 따르면, 각각의 도 10a, 도 10b 및 도 10c는 도 9의 I-I' 선, II-II' 선 및 III-III' 선을 따라 절단한 단면도들이다. 도 10a, 도 10b 및 도 10c를 참조하면, 제2 캐비티(21B)는 제1 하부 소오스/드레인(22A)이 형성된 후에 형성되므로, 제1 하부 소오스/드레인(22A)은, (예를 들어, 제1 하부 소오스/드레인(22A)의 측면) 제2 캐비티(21B)(즉, 기판(10)의 제2 영역(B)의 일부분을 제거하는 동안)를 형성하는 동안, 부분적으로 제거될 수 있다. 따라서, 제1 하부 소오스/드레인(22A) 내에 포함된 물질은, 제2 캐비티(21B)를 형성하는 동안, 제1 하부 소오스/드레인(22A)의 제거를 감소시키거나 또는 가능한 방지할 수 있도록 선택될 수 있다. 예를 들어, 기판(10)이 실리콘 층을 포함할 때, 실리콘 게르마늄 층보다는 실리콘 층을 포함하는 제1 하부 소오스/드레인(22A)을 형성하는 것이 바람직할 수 있다. 왜냐하면, 기판(10)의 실리콘 층 일부분을 제거하는 동안, 실리콘 게르마늄 층이 쉽게 제거되기 때문이다.
일부 실시예에서는, 제2 채널 영역(12B)의 하면(12B_S)이 제2 하부 소오스/드레인(22B)과 직접 접촉할 수 있다. 일부 실시예에서는, 도 10b 및 도 10c에 도시된 바와 같이, 제2 채널 영역(12B)의 하면(12B_S) 전체는 제2 하부 소오스/드레인(22B)과 직접 접촉할 수 있다. 게다가, 도 10b 및 도 10c에서 도시된 바처럼, 일부 실시예에서는 제2 채널 영역(12B)의 하면(12B_S) 전체가 제2 하부 소오스/드레인(22B)과 겹칠 수 있다.
발명의 일부 실시예에 따라, 각각의 도 11a, 도 11b 및 도 11c는 도 9에서 I-I' 선, II-II' 선 및 III-III' 선을 따라 절단한 단면도들이다. 도 11a와 도 11b 및 도 11c를 참조하면, 제2 하부 소오스/드레인(22B)은 제2 하부 소오스/드레인(22B)의 상면(22B_S)으로부터 제2 채널 영역(12B)을 향해 돌출하는 제2 돌출부(22B_P)를 포함할 수 있다. 제2 돌출부(22B_P)는 제2 채널 영역(12B)의 하면(12B_S)과 직접 접촉할 수 있다.
도 12 내지 도 13c를 참조하면, 채널 영역들(12)의 일부분은 제거되어 제1 채널 영역(12A)과 제2 채널 영역(12B)을 서로 간에 분리시킬 수 있다. 채널 영역들(12)의 일부분은 제1 하부 소오스/드레인(22A)과 제2 하부 소오스/드레인(22B)이 노출될 때까지 제거될 수 있다.
뒤의 공정들을 수행한 후에, 각각의 도 14a, 도 14b 및 도 14c는 도 13a, 도 13b, 도 13c에 대응하는 단면도들이다. 도 14a, 도 14b 및 도 14c를 참조하면, 보호층(16)과 마스크 층(14)은 제거되어, 제1 채널 영역(12A)과 제2 채널 영역(12B)을 노출시킬 수 있고, 절연층(38)은 제1 하부 소오스/드레인(22A) 및 제2 하부 소오스/드레인(22B) 사이에 형성되어 제1 하부 소오스/드레인(22A)과 제2 하부 소오스/드레인(22B)을 전기적으로 분리시킬 수 있다. 절연층(38)은 예를 들어 실리콘산화물, 실리콘질화물 및/또는 실리콘산질화물을 포함할 수 있다.
게다가, 절연층(32)은 제1 하부 소오스/드레인(22A)과 제2 하부 소오스/드레인(22B) 상에서 형성될 수 있고, 제1 게이트 구조체(34A)는 제1 채널 영역(12A)의 측면 상에서 형성될 수 있고, 제2 게이트 구조체(34B)는 제2 채널 영역(12B)의 측면 상에서 형성될 수 있다. 절연층(32)은 전기적으로 각각의 제1 하부 소오스/드레인(22A)과 제2 하부 소오스/드레인(22B)을 제1 게이트 구조체(34A)와 제2 게이트 구조체(34B)와 절연시킨다. 절연층(32)은 실리콘 산화물, 실리콘질화물 및/또는 실리콘산질화물을 포함할 수 있다.
각각의 제1 게이트 구조체(34A) 및 제2 게이트 구조체(34B)는 제1 채널 영역(12A) 및 제2 채널 영역(12B)의 측면 상에 순차적으로 적층되는 다중 층들을 포함할 수있다. 제1 게이트 구조체(34A) 및 제2 게이트 구조체(34B)의 다중 층들은 게이트 절연체, 일-함수 조절 층, 확산 장벽 층, 식각 정지 층, 및/또는 전도성 게이트 전극을 포함할 수 있다.
계속해서, 도 14a, 도 14b, 도 14c를 참조하면, 제1 상부 소오스/드레인(36A)은 제1 채널 영역(12A) 상에 형성될 수 있고, 제2 상부 소오스/드레인(36B)은 제2 채널 영역(12B) 상에 형성되어, 제1 트랜지스터(40A)와 제2 트랜지스터(40B)가 각각 기판(10)의 제1 영역(A)과 제2 영역(B) 상에 형성될 수 있다. 일부 실시예에 따르면, 각각의 제1 상부 소오스/드레인(36A)과 제2 상부 소오스/드레인(36B)은, 제1 채널 영역(12A)과 제2 채널 영역(12B) 중 어느 하나를 시드 층(seed layer)으로 사용하여 에피택셜 성장 공정을 수행함으로써, 형성될 수 있다. 임의의 다양한 방법들이 제1 상부 소오스/드레인(36A)과 제2 상부 소오스/드레인(36B)을 형성하기 위해 사용될 수 있음을 이해할 수 있을 것이다.
도 15a, 도 15b 및 도 15c는 다음의 공정들을 수행한 후에 도 13a, 도 13b 및 도 13c와 대응되는 단면도들이다. 도 14a, 도 14b, 도 14c를 참조하여 논의된 것과 유사한 공정들이 수행될 수 있다. 제1 하부 소오스/드레인(22A)은 제3 방향(D3)으로 제1 두께(X)를 갖는 제1 돌출부(22A_P)를 포함할 수 있고, 제2 하부 소오스/드레인(22B)은 제3 방향(D3)으로 제2 두께(Y)를 갖는 제2 돌출부(22B_P)를 포함할 수 있다. 예를 들어, 각각의 제1 두께(X) 및 제2 두께(Y)는 0 nm 내지 10 nm의 범위 일 수 있다. 일부 실시예에서 도 15a와 도 15b에 도시된 것처럼, 제1 두께(X) 및 제2 두께(Y)는 다를 수 있다. 일부 실시예에서, 제1 두께(X) 및 제2 두께(Y) 중 적어도 하나는 0이 아닐 수 있다 (즉, 0보다 크다). 일부 실시예에서는, 제1 두께(X) 및 제2 두께(Y)는 동일할 수 있다.
명세서에서 설명된 VFET 장치를 제조하는 방법에 따르면, 제1 두께(X)와 제2 두께(Y)는, 제1 캐비티(21A)와 제2 캐비티(21B)가 별개의 공정으로 형성되기 때문에, 다른 값을 가질 수 있다. 예를 들어, 제1 두께(X)와 제2 두께(Y)는, 제1 캐비티(21A)와 제2 캐비티(21B)를 형성하기 위한 공정 조건(예를 들어, 식각 시간)을 조절함으로써, 별도로 결정될 수 있다. 그러므로, 제1 트랜지스터(40A) 및 제2 트랜지스터(40B)의 성능을 고려하여, 제1 트랜지스터(40A)의 하부 소오스/드레인 측면 접합 오버랩(side junction overlap)과 제2 트랜지스터(40B)의 하부 소오스/드레인 측면 접합 오버랩(side junction overlap)은 개별적으로 제어될 수 있다.
명세서에서 설명된 VFET 장치를 제조하는 방법에 따르면, 각각의 제1 채널 영역(12A) 및 제2 채널 영역(12B)의 전체 하면(12A_S 및 12B_S)은 제1 하부 소오스/드레인(22A) 및 제2 하부 소오스/드레인(22B)과 겹치며, 그 결과, 제1 채널 영역(12A) 및 제1 하부 소오스/드레인(22A) 사이에 급격한 접합과 제2 채널 영역(12B)과 제2 하부 소오스/드레인(22B) 사이의 급격한 접합이 형성될 수 있다.
도 16을 참조하면, 발명의 일부 실시예에 따른 방법들은 다음과 같은 단계를 포함할 수 있다. 상기 단계는 기판(10) 상에 채널 영역들(12)을 형성하고(블록 110)(도 1 참조), 기판(10) 내에 제1 하부 소오스/드레인(22A)을 형성하고(블록 120)(도 3 내지 도 8c 참조), 기판(10) 내에 제2 하부 소오스/드레인(22B)을 형성하고(블록 130)(도 9 내지 도 11c 참조), 제1 및 제2 채널 영역(12A, 12B)을 형성하고(블록 140)(도 12 내지 도 13c 참조), 제1 및 제2 게이트 구조체들(34A 및 34B)(블록 150)을 형성하는 과정이다(도 14a 내지도 15c 참조).
일부 실시예에 따라, 도 17을 참조하면, 기판(10) 내에 제1 하부 소오스/드레인(22A)을 형성하는 것은 다음과 같은 단계를 포함할 수 있다. 상기 단계는, 기판(10)(블록120-1) 내에 제1 캐비티(21A)를 형성하고(블록 120-1)(도 2 내지 도 5c 참조), 제1 캐비티(21A)에서 제1 하부 소오스/드레인(22A)을 형성하는 것(블록 120-2)(도 6 내지 도 8c 참조)을 포함할 수 있다. 일부 실시예에서는, 기판(10)에서 제2 하부 소오스/드레인(22B)을 형성하는 것은 기판(10) 내에 제2 캐비티(21B)를 형성하는 것(블록 130-1)과 제2 캐비티(21B) 내에 제2 하부 소오스/드레인(22B)을 형성하는 것을 포함할 수 있다(블록 130-2)(도9 내지 도 11c 참조).
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서, 본 발명의 기술적 사상의 예시적인 실시예들은, 이상적인 실시예의 개략도 및 예시적인 실시예의 중간 구조인 단면도 또는 평면도를 참조하여 설명된다. 이에 따라, 예를 들어, 제조 기술 및/또는 허용 오차의 결과로서 도시 형태의 변형이 예상되어야 한다. 즉, 본 발명의 기술적 사상의 예시적인 실시예들은 본 명세서에 도시된 특정한 형태에 제한되는 것으로 해석되어서는 안되고, 예를 들어, 제조 방법으로부터 기인하는 형상의 편차를 포함하는 것으로 해석되어야 한다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises, includes)" 및/또는 "포함하는(comprising, including)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다. 본 명세서에서, "및/또는(and/or)"은 관련 열겨된 항목의 하나 또는 그 이상의 임의의 모든 조합을 포함한다.
본 명세서에서, "구성요소(A)가 구성요소(B)와 수직적으로 중첩되는(vertically overlapping; 또는 유사 용어)"이란, 상기 구성요소(A) 및 상기 구성요소(B)와 모두 교차하는 수직선이 존재함을 의미한다. 비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소일 수도 있음은 물론이다.
몇몇 대체적인 구현예에서, 본 명세서의 흐름도 블록에 표시된 기능/동작은 상기 흐름도에 표시된 순서를 벗어나 수행될 수도 있음에 유의해야 한다. 예를 들어, 연속적으로 도시된 2개의 블록들은 사실상 실질적으로 동시에 실행될 수 있다. 또는, 블록들은 관련된 기능/동작에 따라 때때로 역순으로 실행될 수도 있다. 또한, 흐름도 및/또는 블록도의 주어진 블록의 기능은 다수의 블록들로 분리될 수 있고, 및/또는 흐름도 및/또는 블록도의 2개 이상의 블록들의 기능은 적어도 부분적으로 통합될 수도 있다. 또한, 도시된 블록들 사이에 다른 블록들이 추가/삽입될 수 있고, 및/또는 블록들/동작들은 본 발명의 기술적 사상의 범위를 벗어나지 않고 생략될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 기판
34A: 제1 게이트 구조체
34B: 제2 게이트 구조체
38: 절연체
12A: 제1 채널 영역
12B: 제2 채널 영역
21A: 제1 캐비티
21B: 제2 캐비티
22A: 제1 하부 소오스/드레인
22B: 제2 하부 소오스/드레인
22A_P: 제1 돌출부
22B_P: 제2 돌출부
D1: 제1 방향
D2: 제2 방향
D3: 제3 방향

Claims (20)

  1. 기판의 상면에 돌출되고, 제1 수평 방향으로 길게 연장되는 채널 영역을 형성하고, 상기 채널 영역은 제1 수평방향으로 정렬된 제1 채널 영역과 제2 채널 영역을 포함하고, 상기 제1 채널 영역과 상기 제2 채널 영역은 상기 기판의 제1 부분과 제2 부분에서 각각 겹치고,
    상기 기판의 제1 부분을 제거하여, 상기 기판 내에 제1 캐비티를 형성하고, 상기 제1 캐비티는 제1 채널 영역의 하면을 노출시키고,
    상기 기판의 제1 캐비티 내에 제1 하부 소오스/드레인을 형성하고,
    상기 기판의 제2 부분을 제거하여 상기 기판 내에 제2 캐비티를 형성하고, 상기 제2 캐비티는 상기 제2 채널 영역의 하면을 노출시키고,
    상기 기판의 제2 캐비티 내에 제2 하부 소오스/드레인을 형성하고,
    상기 제1 하부 소오스/드레인 및 상기 제2 하부 소오스/드레인을 형성한 후, 상기 제1 채널 영역과 상기 제2 채널 영역 사이의 상기 채널 영역의 일부분을 제거하여, 상기 제1 채널 영역을 상기 제2 채널 영역으로부터 분리하고,
    상기 제1 채널 영역의 측면 상에 제1 게이트 구조체를 형성하고, 상기 제2 채널 영역의 측면 상에 제2 게이트 구조체를 형성하는 것을 포함하는 수직 전계 효과 트랜지스터 소자의 제조 방법.
  2. 제 1항에 있어서,
    상기 제1 하부 소오스/드레인은 상기 제1 하부 소오스/드레인의 상면으로부터 상기 제1 채널 영역을 향해 돌출하는 제1 돌출부를 포함하고,
    상기 제2 하부 소오스/드레인은 상기 제2 하부 소오스/드레인의 상면으로부터 상기 제2 채널 영역을 향해 돌출하는 제2 돌출부를 포함하고,
    상기 제1 돌출부는 수직 방향으로 제1 두께를 가지고, 상기 제2 돌출부는 상기 수직 방향으로 제2 두께를 가지고, 상기 제1 두께와 상기 제2 두께는 서로 다른 것을 포함하는 수직 전계 효과 트랜지스터 소자의 제조 방법.
  3. 제 1항에 있어서,
    상기 제1 하부 소오스/드레인은 상기 제2 하부 소오스/드레인과 다른 물질을 포함하는 수직 전계 효과 트랜지스터 소자의 제조 방법.
  4. 제 3항에 있어서,
    상기 제1 하부 소오스/드레인을 형성하는 것은 상기 제2 하부 소오스/드레인을 형성하기 전에 수행되고,
    상기 제1 하부 소오스/드레인은 N형 전계 효과 트랜지스터의 하부 소오스/드레인을 포함하고, 상기 제2 하부 소오스/드레인은 P형 전계 효과 트랜지스터의 하부 소오스/드레인을 포함하는 수직 전계 효과 트랜지스터 소자의 제조 방법.
  5. 제 1항에 있어서,
    상기 채널 영역의 측면 상에 연장된 보호층을 형성하는 것을 더 포함하고, 상기 보호층이 상기 채널 영역의 측면 상에 있는 동안, 상기 제1 캐비티와 제2 캐비티가 형성되는 수직 전계 효과 트랜지스터 소자의 제조 방법.
  6. 제 1항에 있어서,
    상기 제1 캐비티를 형성하는 것은 상기 제1 채널 영역의 하부를 제거하는 것을 포함하고, 상기 제2 캐비티를 형성하는 것은 상기 제2 채널 영역의 하부를 제거하는 것을 포함하는 수직 전계 효과 트랜지스터 소자의 제조 방법.
  7. 제 1항에 있어서,
    상기 제2 캐비티를 형성하는 것은 상기 제1 하부 소오스/드레인을 형성한 후에 수행되는 수직 전계 효과 트랜지스터 소자의 제조 방법.
  8. 제 1항에 있어서,
    상기 제1 캐비티는 상기 제1 채널 영역의 하면 전체를 노출시키고,
    상기 제2 캐비티는 상기 제2 채널 영역의 하면 전체를 노출시키는 수직 전계 효과 트랜지스터 소자의 제조 방법.
  9. 제 1항에 있어서,
    상기 채널 영역을 형성하는 것은
    상기 기판 상에 마스크 층을 형성하고,
    식각 마스크로서 상기 마스크 층을 사용하는 상기 기판을 식각하여, 상기 채널 영역을 형성하는 것을 포함하는 수직 전계 효과 트랜지스터 소자의 제조 방법.
  10. 제 1항에 있어서,
    상기 채널 영역을 형성하는 것은 상기 기판 상에 복수의 채널 영역을 형성하는 것을 포함하고,
    각각의 상기 복수의 채널 영역은 상기 제1 수평 방향으로 길게 연장되고, 상기 복수의 채널 영역은 상기 제1 수평 방향에 수직인 제2 수평 방향으로 서로 간에 이격되고,
    각각의 상기 복수의 채널 영역은 복수의 제1 채널 영역 중 하나와 복수의 제2 채널 영역 중 하나를 포함하고,
    상기 복수의 제1 채널 영역은 상기 제1 하부 소오스/드레인과 겹치고,
    상기 복수의 제2 채널 영역은 상기 제2 하부 소오스/드레인과 겹치고,
    상기 제1 채널 영역과 상기 제2 채널 영역 사이에서 상기 채널 영역의 일부를 제거하는 것은 상기 복수의 채널 영역 각각의 복수의 부분을 제거하여 상기 복수의 제1 채널 영역을 상기 복수의 제2 채널 영역으로부터 분리하는 것을 포함하는 수직 전계 효과 트랜지스터 소자의 제조 방법.
  11. 기판 상에 채널 영역을 형성하고, 상기 채널 영역은 제1 수평 방향으로 길게 연장되고 상기 제1 수평 방향으로 정렬된 제1 채널 영역과 제2 채널 영역을 포함하고,
    상기 제1 채널 영역과 겹치는 상기 제1 하부 소오스/드레인을 상기 기판에 형성하고,
    상기 제2 채널 영역과 겹치는 상기 제2 하부 소오스/드레인을 상기 기판에 형성하고,
    상기 제1 하부 소오스/드레인과 상기 제2 하부 소오스/드레인을 형성한 후, 상기 제1 채널 영역과 상기 제2 채널 영역 사이에 상기 채널 영역의 일부분을 제거하여, 상기 제1 채널 영역을 상기 제2 채널 영역으로부터 분리하고,
    상기 제1 채널 영역의 측면 상에 제1 게이트 구조체와 상기 제2 채널 영역의 측면 상에 제2 게이트 구조체를 형성하는 것을 포함하는 수직 전계 효과 트랜지스터 소자의 제조 방법.
  12. 제 11항에 있어서,
    상기 제1 채널 영역은 상기 기판과 마주하는 하면을 포함하고,
    상기 제1 채널 영역의 하면 전체는 상기 제1 하부 소오스/드레인과 접촉하고, 상기 제2 채널 영역은 상기 기판과 마주하는 하면을 포함하고, 상기 제2 채널 영역의 하면 전체는 상기 제2 하부 소오스/드레인과 접촉하는 것을 포함하는 수직 전계 효과 트랜지스터 소자의 제조 방법.
  13. 제 12항에 있어서,
    상기 제1 하부 소오스/드레인은 상기 제1 하부 소오스/드레인의 상면으로부터 상기 제1 채널 영역의 상기 하면 쪽으로 돌출하는 제1 돌출부를 포함하고,
    상기 제2 하부 소오스/드레인은 상기 제2 하부 소오스/드레인의 상면으로부터 상기 제2 채널 영역의 하면 쪽으로 돌출하는 제2 돌출부를 포함하고,
    상기 제1 돌출부는 수직 방향으로 제1 두께를 갖고, 상기 제2 돌출부는 상기 수직 방향으로 제2 두께를 가지고, 상기 제1 두께는 상기 제2 두께와 다른 것을 포함하는 수직 전계 효과 트랜지스터 소자의 제조 방법.
  14. 제 11항에 있어서,
    상기 채널 영역을 형성하는 것은
    상기 기판 상에 마스크 층을 형성하는 것과,
    상기 마스크 층을 식각 마스크로 사용하여 상기 기판을 식각하여, 상기 채널 영역을 형성하는 것을 포함하는 수직 전계 효과 트랜지스터 소자의 제조 방법.
  15. 제 11항에 있어서,
    상기 제1 하부 소오스/드레인을 형성하는 것은 상기 제2 하부 소오스/드레인을 형성하기 전에 수행되고,
    상기 제1 하부 소오스/드레인은 N형 전계 효과 트랜지스터의 하부 소오스/드레인이고, 상기 제2 하부 소오스/드레인은 P형 전계 효과 트랜지스터의 하부 소오스/드레인인 수직 전계 효과 트랜지스터 소자의 제조 방법.
  16. 제 11항에 있어서,
    상기 제1 채널 영역은 상기 제1 수평 방향과 수직인 제2 수평 방향으로 서로 간에 이격된 복수의 제1 채널 영역을 포함하고, 각각의 상기 제1 채널 영역은 제1 하부 소오스/드레인과 겹치고,
    상기 제2 채널 영역은 상기 제2 수평 방향으로 서로 간에 이격된 복수의 제2 채널 영역을 포함하고, 상기 복수의 제2 채널 영역 각각은 상기 제2 하부 소오스/드레인과 겹치는 것을 포함하는 수직 전계 효과 트랜지스터 소자의 제조 방법.
  17. 기판 상에 N형 전계 효과 트랜지스터를 형성하고, 상기 N형 전계 효과 트랜지스터는 제1 채널 영역과, 상기 제1 채널 영역 및 상기 기판 사이의 제1 하부 소오스/드레인과 상기 제1 채널 영역의 측면 상의 제1 게이트 구조체를 포함하고,
    상기 제1 채널 영역은 상기 기판과 마주보는 하면을 포함하고, 상기 제1 하부 소오스/드레인은 상기 기판의 상면에 수직인 수직 방향으로, 상기 제1 채널 영역의 하면 전체를 상기 기판으로부터 분리하고,
    상기 기판 상에 P형 전계 효과 트랜지스터를 형성하고, 상기 P형 전계 효과 트랜지스터는 제2 채널 영역과, 상기 제2 채널 영역 및 상기 기판 사이의 제2 하부 소오스/드레인과, 상기 제2 채널 영역의 측면 상의 제2 게이트 구조체를 포함하고, 상기 제2 채널 영역은 상기 기판과 마주보는 하면을 포함하고, 상기 제2 하부 소오스/드레인은 상기 수직 방향으로 상기 제2 채널 영역의 하면 전체를 상기 기판과 분리하는 것을 포함하는 수직 전계 효과 트랜지스터 소자의 제조 방법.
  18. 제 17항에 있어서,
    상기 제1 채널 영역과 상기 제2 채널 영역은 상기 기판의 상면에 평행한 수평 방향으로 서로 간에 이격되고,
    상기 제1 채널 영역과 상기 제2 채널 영역은 상기 수평 방향으로 정렬되는 수직 전계 효과 트랜지스터 소자의 제조 방법.
  19. 제 17항에 있어서,
    상기 N형 전계 효과 트랜지스터를 형성하는 것과, 상기 P형 전계 효과 트랜지스터를 형성하는 것은 상기 기판 상에 상기 제1 채널 영역과 상기 제2 채널 영역을 포함하는 채널 영역을 형성하고,
    상기 제1 하부 소오스/드레인과 상기 제2 하부 소오스/드레인이 형성된 후에, 상기 채널 영역의 일부분을 제거하여, 상기 제1 채널 영역과 상기 제2 채널 영역을 분리하는 것을 포함하는 수직 전계 효과 트랜지스터 소자의 제조 방법.
  20. 제 17항에 있어서,
    상기 제1 하부 소오스/드레인은 상기 제1 채널 영역의 하면을 향해 돌출된 제1 돌출부를 포함하고 있고,
    상기 제2 하부 소오스/드레인은 상기 제2 채널 영역의 하면을 향해 돌출된 제2 돌출부를 포함하고 있고,
    상기 제1 돌출부는 상기 수직 방향으로 제1 두께를 갖고, 상기 제2 돌출부는 상기 수직 방향으로 제2 두께를 가지고, 상기 제1 두께는 상기 제2 두께와 다른 수직 전계 효과 트랜지스터 소자의 제조 방법.
KR1020190085159A 2018-07-16 2019-07-15 수직 전계 효과 트랜지스터 장치 및 그 제조 방법 KR102658672B1 (ko)

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