WO2016013277A1 - 電子部品の製造方法 - Google Patents

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WO2016013277A1
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勝也 石川
利之 柿原
誉 増田
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Definitions

  • the present invention relates to a method for manufacturing an electronic component.
  • Patent Document 1 Conventionally, as a method for manufacturing an electronic component, for example, there is one described in Patent Document 1.
  • the electronic component described in Patent Document 1 is an electronic component having a QFN (Quad Flat No-leads Package) type terminal arrangement, and leads (terminals) are exposed on each of the four sides on the back surface of the resin package.
  • QFN Quad Flat No-leads Package
  • an electronic component is obtained by applying a resin mold to a lead frame to form a portion corresponding to a resin package, and then cutting and separating the resin package portion.
  • the width of the lead exposed on the side surface of the resin package is equal to the thickness of the lead frame and is relatively wide. For this reason, when the electronic component is mounted on the circuit board by reflow, there is a possibility that a mounting defect such as a bridge or a chip standing may occur. This point becomes more prominent as electronic components are miniaturized and the distance between the leads becomes shorter. In recent years, high density of electronic components has been demanded. However, in the electronic component described in Patent Document 1, it is difficult to increase the density because the substrate portion is a single layer. Moreover, since it manufactures by cutting out a resin package part from a lead frame, it is difficult to obtain a some electronic component efficiently.
  • One aspect of the present invention has been made in view of the above circumstances, and an object thereof is to provide a method of manufacturing an electronic component capable of suppressing the occurrence of mounting defects while increasing the density and improving the manufacturing efficiency. To do.
  • a multilayer body including a first circuit board and a second circuit board on which circuit components are mounted is cut along a predetermined cut line to obtain a plurality of electronic components.
  • An electronic component manufacturing method comprising: a laminating step of laminating a second circuit board via a spacer on a first circuit board provided with a filled via around a circuit component mounting region; The laminated body is cut by a filling process for filling the filling space formed between the circuit board and the second circuit board with an insulating resin, and a cut line for cutting the filled via, and the filled via is exposed on the cut surface. And a cutting step of obtaining a terminal portion of the electronic component.
  • an electronic component in which the first circuit board and the second circuit board on which the circuit components are mounted can be manufactured. Therefore, the mounting area can be reduced to reduce the size and increase the density. Can be achieved. Moreover, since a plurality of electronic components are obtained from one laminate by cutting the laminate with a predetermined cut line, it is possible to improve the manufacturing efficiency. Further, since the terminal portion is formed by dividing the filled via, the width of the terminal portion exposed on the side surface of the electronic component can be made narrower than when the lead frame is cut and formed. For this reason, even if the electronic component is downsized, it is possible to suppress the occurrence of mounting defects.
  • the filling space formed between the first circuit board and the second circuit board may include a first filling space formed in the mounting area.
  • the circuit component mounted on the first circuit board can be protected from heat by the resin filled in the first filling space. This makes it possible to obtain an electronic component that can be reflow mounted.
  • the filling space formed between the first circuit board and the second circuit board may further include a second filling space that is formed outside the mounting area and communicates with the first filling space.
  • a second filling space that is formed outside the mounting area and communicates with the first filling space.
  • a third circuit board is laminated on the second circuit board via a spacer, and in the filling process, a filling space formed between the second circuit board and the third circuit board by the spacer is formed.
  • the third circuit board can be used as the upper lid.
  • the filling space formed between the first circuit board and the second circuit board includes the first filling space formed in the mounting area, the outside of the mounting area, and the first filling space.
  • a filling space formed between the second circuit board and the third circuit board includes a third filling space formed outside the mounting area;
  • the second circuit board may have a communication hole that communicates the second filling space and the third filling space.
  • an electronic component manufacturing method capable of suppressing the occurrence of mounting defects while achieving higher density and improved manufacturing efficiency.
  • FIG. 2 is a sectional view taken along line II-II in FIG.
  • A is the perspective view which looked at the base substrate from the surface side
  • (b) is the perspective view which looked at the base substrate from the back surface side
  • (c) is sectional drawing which shows the base substrate after mounting a circuit component.
  • A) is the perspective view which looked at the laminated substrate from the surface side
  • (b) is the perspective view which looked at the laminated substrate from the back side
  • (c) is sectional drawing which shows the laminated substrate after mounting a circuit component.
  • (A) is the perspective view which looked at the upper lid board
  • (b) is the perspective view which looked at the upper lid board
  • (c) is sectional drawing which shows an upper lid board
  • (A) is sectional drawing which shows a lamination process
  • (b) is sectional drawing which shows a filling process
  • (c) is sectional drawing which shows a cutting process. It is a figure which shows the cut line in a cutting process, and is the figure which looked at the laminated body from the back surface side.
  • FIG. 1 is a perspective view of an electronic component according to an embodiment of the present invention as viewed from the back side
  • FIG. 2 is a cross-sectional view taken along line II-II in FIG.
  • the electronic component 1 of this embodiment is, for example, a surface-mount type electronic component, and is mounted on a circuit board (not shown) to function as, for example, a high-voltage power supply.
  • the electronic component 1 has a substantially rectangular parallelepiped shape, for example, and the bottom surface of the electronic component 1 has a square shape with a side length of 10 mm, for example.
  • the electronic component 1 includes a base substrate 20 (first circuit substrate) and a laminated substrate 40 (second circuit substrate) on which circuit components are mounted, and an upper lid substrate 60 (third circuit substrate) that functions as an upper lid. Has been configured. These substrates are laminated in order of the base substrate 20, the laminated substrate 40, and the upper lid substrate 60 from the bottom surface side of the electronic component 1, and between the substrates are filled with insulating resins 71 and 81 as will be described later. ing.
  • the main surfaces of the base substrate 20, the laminated substrate 40, and the upper lid substrate 60 have the same planar shape.
  • any circuit substrate can be adopted, for example, a glass epoxy substrate can be adopted.
  • the base substrate 20 is a square plate-like circuit substrate, and a plurality of circuit components 5 (see FIG. 3C described later) are mounted on the surface of the base substrate 20 (the surface on the laminated substrate 40 side). .
  • the plurality of circuit components 5 are arbitrary circuit elements necessary for realizing the function of the electronic component 1 and may be different from each other, for example, semiconductor elements.
  • the base substrate 20 has a plurality of terminal portions 21 exposed on each of the four sides of the back surface. For example, in this embodiment, seven terminal portions 21 are arranged in a line at predetermined intervals on each side.
  • the terminal portion 21 is made of a conductive metal, for example, copper.
  • the thickness of the base substrate 20 is preferably as thin as possible in order to reduce the thickness of the electronic component 1. Thinning the base substrate 20 is preferable from the viewpoint of relaxing stress acting on the base substrate 20 and facilitating a cutting step (dicing) described later.
  • the terminal portion 21 includes a main body portion 23 extending from the front surface to the back surface of the base substrate 20, and a land portion formed integrally with the main body portion 23 and extending along the back surface of the base substrate 20. 25.
  • the width of the terminal portion 21 is, for example, 0.1 mm.
  • the left and right side surfaces (outer surfaces) of the main body 23 are located on the same plane as the left and right side surfaces (outer surfaces) of the electronic component 1 (the laminated substrate 40 and the upper lid substrate 60), and are flush with each other.
  • the main body 23 is electrically connected to a circuit pattern 27 (see FIG. 3A described later) provided on the surface of the base substrate 20.
  • the land portion 25 has, for example, a rectangular shape extending from the edge of the base substrate 20 toward the center, and serves as a terminal when the electronic component 1 is mounted on the circuit board. Note that the shape of the bottom surface of the electronic component 1, the pitch interval of the terminal portions 21, and the shape of the land portions 25 may be arbitrarily changed as long as they conform to the QFN standard, for example.
  • the multilayer substrate 40 includes a square plate-shaped multilayer substrate body 41 having a plurality of circuit components 7 (see FIG. 4C described later) mounted on the surface (surface on the upper lid substrate 60 side). And a step portion 43 (spacer) that is formed integrally with the multilayer substrate body 41 and protrudes toward the back surface side of the multilayer substrate body 41.
  • the plurality of circuit components 7 are arbitrary circuit elements necessary for realizing the function of the electronic component 1 and may be different from each other, for example, semiconductor devices.
  • the step portion 43 is formed of, for example, a prepreg, and is provided around the circuit component 7 as described later with reference to FIGS. 4 (a) and 4 (b).
  • the laminated substrate 40 is laminated on the base substrate 20 via the step portion 43. By stacking the laminated substrate 40 on the base substrate 20 via the stepped portion 43, a lower filling space 70 is formed between the base substrate 20 and the laminated substrate 40.
  • the lower filling space 70 is filled with an insulating resin 71.
  • the resin 71 covers the circuit component 5 mounted on the base substrate 20.
  • the resin 71 it is preferable to use a resin having physical properties close to those of the resin constituting the base substrate 20, the laminated substrate 40, and the upper lid substrate 60.
  • an epoxy resin is used. Is preferred.
  • the laminated substrate 40 is formed with a plurality of filled vias 45 penetrating the laminated substrate body 41 and the stepped portion 43.
  • the filled via 45 is a via in which a through hole is filled with conductive metal plating, and here, a through hole having a substantially circular cross section is filled with copper plating.
  • the filled via 45 is electrically connected to a circuit pattern 27 formed on the surface of the base substrate 20 and a circuit pattern 47 (see FIG. 4A described later) formed on the surface of the multilayer substrate 40.
  • the filled via 45 is provided side by side around the circuit component 7 mounted on the surface of the multilayer substrate 40.
  • the upper lid substrate 60 includes a normal plate-shaped upper lid substrate body 61, a step portion 63 (spacer) that is formed integrally with the upper lid substrate body 61, and protrudes from the back side of the upper lid substrate body 61. ,have. No circuit pattern is formed on the surface of the upper lid substrate 60 (upper lid substrate body 61).
  • the step part 63 is formed of, for example, a prepreg.
  • the upper lid substrate 60 is laminated on the laminated substrate 40 via the stepped portion 63.
  • An upper filling space 80 is formed between the laminated substrate 40 and the upper lid substrate 60 by laminating the upper lid substrate 60 on the laminated substrate 40 via the stepped portion 63.
  • the upper filling space 80 communicates with the lower filling space 70 as described later, and is filled with the resin 81 in the same manner as the lower filling space 70.
  • the resin 81 covers the circuit component 7 mounted on the multilayer substrate 40. As will be described later, the resin 81 is integrally formed with the resin 71 and is formed of the same resin material as the resin 71.
  • the laminate 10 obtained by laminating the base substrate 20, the laminate substrate 40, and the upper lid substrate 60 is cut along a predetermined cut line L, A plurality of electronic components 1 (eight in this embodiment as an example) are obtained from one laminate 10.
  • the base substrate preparation process (FIG. 3) which prepares the base substrate 20, the laminated substrate preparation process (FIG. 4) which prepares the laminated substrate 40, and the upper cover substrate preparation process (FIG. 5) which prepares the upper cover substrate 60 are demonstrated. .
  • the base substrate preparation process will be described with reference to FIG. 3A.
  • eight rectangular mounting areas A are set on the base substrate 20.
  • the mounting areas A have the same shape, and are arranged in a lattice pattern at regular intervals in 3 rows and 3 columns except for the central portion B of the same shape.
  • On the surface of each mounting area A a circuit pattern 27 on which the circuit component 5 is mounted is formed.
  • filled vias 29 are formed around each mounting area A as shown in FIGS.
  • the filled via 29 is a via in which a through hole is filled with conductive metal plating.
  • a through hole having a substantially circular cross section is filled with copper plating.
  • the filled via 29 is a portion that is divided in a cutting step to be described later and becomes the terminal portion 21 described above.
  • the filled via 29 when the filled via 29 is formed, the through hole is filled with copper plating, and the portion to be the land portion 25 described above is simultaneously formed with copper plating. That is, the filled via 29 includes a first portion 29A in which a through hole is filled with copper plating, and a second portion that is formed integrally with the first portion 29A and has a rectangular shape that extends toward the center of the mounting region A. 29B.
  • the diameter of the first portion 29A is, for example, 0.1 mm.
  • a through hole having a substantially circular cross section is formed so as to be aligned on a cut line L (see FIG. 7) that becomes a cutting line in a cutting process described later, and the through hole is filled with copper plating to fill the filled via. 29 is formed. Specifically, as described above, seven filled vias 29 are formed in a line at predetermined intervals along each of the four sides of the mounting area A. The formed filled via 29 is electrically connected to the circuit pattern 27.
  • the circuit component 5 is mounted on the circuit pattern 27 in each mounting area A.
  • a solder paste may be formed on the circuit pattern 27 and mounted by reflow.
  • a resin layer junction coating resin
  • the resin layer is formed of, for example, silicone rubber.
  • the resin layer becomes a stress relaxation layer that relaxes the stress acting on the circuit component 5 after the lower filling space 70 and the upper filling space 80 are filled with the resins 71 and 81 in the filling step.
  • voids are removed by, for example, vacuum defoaming or the like so that no bubbles remain in the resin layer.
  • the multilayer substrate main body 41 has the same planar shape as the base substrate 20, and the multilayer substrate main body 41 has, for example, the same arrangement as the base substrate 20 and eight rectangular shapes as shown in FIG. A shape mounting area A is set. On the surface of each mounting area A, a circuit pattern 47 on which the circuit component 7 is mounted is formed.
  • a stepped portion 43 is formed on the back surface of the multilayer substrate body 41 so as to surround each mounting region A.
  • the first stepped portion 43A, the second stepped portion 43B, the third stepped portion 43C, and the fourth stepped portion 43D are provided.
  • the step portions 43A to 43D have an L shape and a shape obtained by inverting the L shape vertically and horizontally, or both, and form a gap 46 between the adjacent step portions 43A to 43D.
  • the gap 46 functions as an injection port for injecting the resins 71 and 81 or a passage port through which the resins 71 and 81 pass in a filling step described later.
  • the communication hole 49 is a circular hole, for example, and is formed outside the mounting area A.
  • the communication hole 49 has, for example, a communication hole 49A having the smallest diameter, a communication hole 49B having a diameter larger than that of the communication hole 49A, and 49C having a diameter larger than that of the communication hole 49B.
  • the communication hole 49A is disposed between the gaps 46 in the adjacent mounting areas A.
  • the communication holes 49 ⁇ / b> B are disposed between the mounting areas A and the central part B at the four corners of the multilayer substrate body 41.
  • the communication hole 49C is disposed in the central portion B, for example.
  • a plurality of filled vias 45 penetrating the multilayer substrate body 41 and the stepped portion 43 are formed. Specifically, for example, seven filled vias 45 are formed in a row at predetermined intervals along each of the four sides of the mounting area A.
  • the circuit component 7 is mounted on the circuit pattern 47 in each mounting area A.
  • a solder paste may be formed on the circuit pattern 47 and mounted by reflow.
  • a resin layer is formed on the mounting portion.
  • the resin layer is formed of, for example, silicone rubber.
  • the upper lid substrate preparation process will be described with reference to FIG.
  • the upper lid substrate body 61 has the same planar shape as the base substrate 20 and the laminated substrate 40.
  • a stepped portion 63 is formed on the back surface of the upper lid substrate body 61 so as to surround the area corresponding to the mounting area A.
  • a first stepped portion 63A, a second stepped portion 63B, a third stepped portion 63C, and a fourth stepped portion 63D are provided at the four corners of the mounting area A.
  • a first stepped portion 63A, a second stepped portion 63B, a third stepped portion 63C, and a fourth stepped portion 63D are provided at the four corners of the mounting area A. Deploy.
  • the step portions 63A to 63D have an L shape and a shape obtained by inverting the L shape vertically and horizontally, or both, and a gap 66 is formed between the adjacent step portions 63A to 63D.
  • the gap 66 is formed narrower than the gap 46 described above.
  • the gap 66 functions as an injection port for injecting the resins 71 and 81 or a passage port through which the resins 71 and 81 pass in a filling step described later.
  • the stacked substrate 40 is stacked on the base substrate 20 via the stepped portion 43 as shown in FIG.
  • a solder paste is formed on the circuit pattern 27 of the base substrate 20 and the circuit pattern 27 of the base substrate 20 and the filled via 45 of the multilayer substrate 40 are connected by reflow.
  • the upper lid substrate 60 is laminated on the laminated substrate 40 via the stepped portion 63.
  • a solder paste is formed on the circuit pattern 47 of the multilayer substrate 40, and the circuit pattern 47 of the multilayer substrate 40 and the pattern for fixing the multilayer formed on the lower surface of the upper lid substrate 60 are connected by reflow.
  • positioned up and down is stacked, and the laminated body 10 is formed.
  • a lower filling space 70 is formed between the base substrate 20 and the laminated substrate 40, and an upper filling space 80 is formed between the laminated substrate 40 and the upper lid substrate 60.
  • the lower filling space 70 has a first filling space 70A formed in the mounting area A and a second filling space 70B formed outside the mounting area A.
  • the first filling space 70A and the second filling space 70B are communicated with each other through the gap 46 described above. Further, the first filling space 70 ⁇ / b> A and the second filling space 70 ⁇ / b> B are communicated with the outside of the stacked body 10 through the gap 46.
  • the upper filling space 80 has a third filling space 80C formed outside the mounting area A and a fourth filling space 80D formed inside the mounting area A.
  • the third filling space 80C and the fourth filling space 80D communicate with each other through the gap 66 described above.
  • the third filling space 80 ⁇ / b> C and the fourth filling space 80 ⁇ / b> D communicate with the outside of the stacked body 10 through the gap 66.
  • the third filling space 80C is communicated with the second filling space 70B through the communication holes 49 (communication holes 49A to 49C).
  • the lower filling space 70 and the upper filling space 80 are filled with resins 71 and 81.
  • This resin filling is performed using, for example, a vacuum filling device.
  • the resins 71 and 81 are laminated bodies from the first filling space 70A (gap 46), the second filling space 70B, the third filling space 80C (gap 66), and the fourth filling space 80D. 10 is filled.
  • the resins 71 and 81 injected into the laminate 10 pass through the gaps 46 and 66 in the laminate 10 and the communication holes 49A to 49C and reach the entire lower filling space 70 and upper filling space 80. .
  • the lower filling space 70 and the upper filling space 80 are filled with the integrally formed resins 71 and 81.
  • a communication hole 49A is provided between the gaps 46, a communication hole 49B having a diameter larger than that of the communication hole 49A is provided between the mounting area A at the four corners and the central part B, and the central part B is provided in the central part B. Since the communication hole 49C having a diameter larger than that of the communication hole 49B is provided, the resins 71 and 81 can easily spread over the lower filling space 70 and the upper filling space 80. As a result, it is possible to prevent voids (bubbles) from remaining in the resin 71 and 81 filled and solidified in the lower filling space 70 and the upper filling space 80, and the resin generated by heat generated during mounting by reflow of the electronic component 1. It becomes possible to suppress that 71,81 breaks.
  • the multilayer body 10 is cut along a predetermined cut line L, and a plurality of electronic components 1 (eight in this embodiment) are formed from one multilayer body 10.
  • the cut line L is a position where the filled via 29 of the base substrate 20 is divided.
  • the cut line L is a straight line that passes through the center point of the first portion 29A of the filled via 29, and the filled via 29 is divided so that the first portion 29A is divided in half.
  • the above-described terminal portion 21 can be formed by exposing the filled via 29 on the cut surface.
  • the laminate 10 is cut by, for example, dicing using a blade.
  • a plurality of electronic components 1 can be obtained from one laminated body 10 by cutting out products separated from the laminated body 10 by the cutting process.
  • eight electronic components 1 are obtained from one laminated body 10 has been described.
  • the number of electronic components 1 obtained from one laminated body 10 is not limited. It is possible to obtain a larger electronic component 1 by increasing the size.
  • an inspection such as a conduction state may be performed before cutting the laminated body 10 in the cutting step. In this case, since a plurality of electronic components 1 cut out from the laminated body 10 can be collectively inspected, manufacturing efficiency can be improved. Note that the inspection may be performed after cutting.
  • the electronic component 1 in which the base substrate 20 and the multilayer substrate 40 on which the circuit components 5 and 7 are mounted can be manufactured. High density can be achieved. Further, by cutting the laminated body 10 along a predetermined cut line L, a plurality of electronic components 1 are obtained from one laminated body 10, so that it is possible to improve manufacturing efficiency (because batch production is possible). Become).
  • the terminal portion 21 is formed by dividing the filled via 29, the width of the terminal portion 21 exposed on the side surface of the electronic component 1 can be made narrower than when the lead frame is cut and formed.
  • the terminal width is usually about 0.3 mm.
  • the first portion 29A of the filled via 29 can have a diameter of about 0.1 mm.
  • the terminal width is about 0.1 mm. Become. For this reason, even when the electronic component 1 is downsized, it is possible to suppress the occurrence of mounting defects.
  • the manufacturing method of the said electronic component it becomes possible to obtain the high-density electronic component 1 provided with the bottom face shape and terminal arrangement of a QFN standard.
  • the circuit component 5 mounted on the base substrate 20 can be protected from heat by the resin 71 filled in the first filling space 70A.
  • the circuit component 7 mounted on the multilayer substrate 40 can be protected from heat by the resin 81 filled in the fourth filling space 80D.
  • the electronic component 1 is formed with a terminal arrangement according to the standard and can be mounted by reflow mounting, so that mounting by an automatic machine is possible.
  • the resin can be filled not only from the first filling space 70A but also from the second filling space 70B, it is possible to easily spread the resin throughout the filling space. . Further, according to the method for manufacturing an electronic component, since the resin can be filled from the third filling space 80C and the fourth filling space 80D, the resin can be easily distributed throughout the filling space. In addition, since the second filling space 70B and the third filling space 80C are communicated with each other, it becomes possible to further easily spread the resin throughout the filling space.
  • the third circuit board is the upper cover board 60 that functions as the upper cover, but it may be a circuit board on which circuit components are mounted.
  • the number of substrates to be stacked is not limited, and a circuit board on which circuit components are mounted may be further stacked, such as a fourth circuit board, a fifth circuit board,.
  • the uppermost circuit board may be used as the upper lid substrate as in this embodiment, or the upper lid substrate may be omitted when the upper lid is formed of a filling resin.
  • the land portion 25 has been described as having a shape extending from the edge of the base substrate 20 toward the center.
  • the land portion 25 may have any shape, for example, PGA (Pin Grid Array) terminals may be projected.
  • PGA Peripheral Component Interconnect
  • the filled via 29 having a shape corresponding to the terminal shape may be formed in the base substrate preparation step.
  • the manufacturing process described in the above embodiment is an example, and the order of the processes may be changed as appropriate.
  • the order of performing the base substrate preparation step, the laminated substrate preparation step, and the upper lid substrate preparation step is not limited, and may be performed simultaneously.
  • the formation of the filled via 29 and the mounting of the circuit component 5 may be performed first or simultaneously.
  • the order of forming the stepped portion 43, forming the communication hole 49, forming the filled via 45, and mounting the circuit component 7 is not limited, and may be performed simultaneously.
  • a part of the manufacturing process described in the above embodiment may be omitted.
  • the base substrate preparation process it is only necessary to obtain the base substrate 20 on which the filled via 29 is formed and the circuit component 5 is mounted, and the processed base substrate 20 in which at least a part of the process is performed elsewhere. May be used.
  • the multilayer substrate preparation process it is only necessary to obtain the multilayer substrate 40 in which the step portion 43, the communication hole 49, and the filled via 45 are formed and the circuit component 7 is mounted. You may use the laminated substrate 40 after the process implemented by.
  • the upper lid substrate preparation process it is only necessary to obtain the upper lid substrate 60 in which the stepped portion 63 is formed, and the processed upper lid substrate 60 in which at least a part of the process is performed elsewhere may be used.
  • the spacer may be separated from the laminated substrate 40.
  • a laminated substrate body 41 is laminated on the base substrate 20 via the spacer by inserting a spacer between the laminated substrate 40 and the base substrate 20 during lamination. The same applies to the upper lid substrate 60.
  • the communication holes 49A to 49C having different diameters are formed as the communication holes of the multilayer substrate 40 .
  • the position and shape of the communication holes are not limited to the above, and for example, the communication holes 49A and 49B It is good also as the same diameter.
  • the circuit component 7 may be mounted on the central portion B by omitting the communication hole 49C. That is, the central portion B may be the mounting area A.

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Abstract

　この電子部品の製造方法では、回路部品５，７が実装された第１の回路基板２０及び第２の回路基板４０を含む積層体１０を所定のカットラインＬで切断して複数の電子部品１を得る。この電子部品の製造方法は、回路部品５，７の実装領域Ａの周囲にフィルドビア２９が設けられた第１の回路基板２０に、スペーサ４３を介して第２の回路基板４０を積層する積層工程と、スペーサ４３によって第１の回路基板２０と第２の回路基板４０との間に形成される充填空間７０に絶縁性を有する樹脂７１，８１を充填する充填工程と、フィルドビア２９が分断されるカットラインＬで積層体１０を切断し、切断面にフィルドビア２９を露出させて電子部品１の端子部２１を得る切断工程と、を備える。

Description

電子部品の製造方法
　本発明は、電子部品の製造方法に関する。
　従来、電子部品の製造方法として、例えば特許文献１に記載されたものがある。特許文献１に記載の電子部品は、ＱＦＮ(Quad Flat No-leads Package)型の端子配置を備える電子部品であり、樹脂パッケージの裏面の４辺それぞれにおいてリード（端子）が露出している。特許文献１に記載の電子部品の製造方法では、リードフレームに樹脂モールドを施して樹脂パッケージに相当する部分を形成した後、当該樹脂パッケージ部分を切断して分離することで電子部品を得る。
特開２００８－１５３７１０号公報
　上記特許文献１に記載の電子部品では、樹脂パッケージの側面に露出するリードの幅は、リードフレームの厚みと等しくなり、比較的広くなる。このため、当該電子部品をリフローによって回路基板に実装する際に、ブリッジやチップ立ち等の実装不良が生じるおそれがあった。この点は、電子部品を小型化してリード同士の距離が近くなるほど顕著となる。また、近年、電子部品の高密度化が求められているが、上記特許文献１に記載の電子部品では、基板部が単層であるので、高密度化を図ることは困難である。また、リードフレームから樹脂パッケージ部分を切り出すことによって製造するため、複数の電子部品を効率良く得ることは困難である。
　本発明の一側面は、上記事情に鑑みてなされたものであり、高密度化及び製造効率の向上を図りつつ、実装不良の発生を抑制可能な電子部品の製造方法を提供することを目的とする。
　本発明の一側面に係る電子部品の製造方法は、回路部品が実装された第１の回路基板及び第２の回路基板を含む積層体を所定のカットラインで切断して複数の電子部品を得る電子部品の製造方法であって、回路部品の実装領域の周囲にフィルドビアが設けられた第１の回路基板に、スペーサを介して第２の回路基板を積層する積層工程と、スペーサによって第１の回路基板と第２の回路基板との間に形成される充填空間に絶縁性を有する樹脂を充填する充填工程と、フィルドビアが分断されるカットラインで積層体を切断し、切断面にフィルドビアを露出させて電子部品の端子部を得る切断工程と、を備える。
　この電子部品の製造方法によれば、回路部品が実装された第１の回路基板及び第２の回路基板が積層されてなる電子部品を製造できることから、実装面積を縮小して小型化及び高密度化を図ることが可能となる。また、積層体を所定のカットラインで切断することで、１つの積層体から複数の電子部品を得ることから、製造効率の向上を図ることが可能となる。また、フィルドビアを分断することで端子部を形成することから、電子部品の側面に露出する端子部の幅を、リードフレームを切断して形成する場合よりも狭くすることができる。このため、電子部品を小型化した場合であっても、実装不良の発生を抑制することが可能となる。
　第１の回路基板と第２の回路基板との間に形成される充填空間は、実装領域内に形成される第１の充填空間を含んでもよい。この場合、第１の充填空間に充填される樹脂によって、第１の回路基板に実装された回路部品を熱から保護することができる。これにより、リフロー実装可能な電子部品を得ることが可能となる。
　第１の回路基板と第２の回路基板との間に形成される充填空間は、実装領域外に形成されると共に第１の充填空間に連通される第２の充填空間を更に含んでもよい。この場合、第１の充填空間だけではなく、第２の充填空間からも樹脂を充填できることから、充填空間全体に樹脂を行き渡り易くすることが可能となる。
　積層工程において、第２の回路基板にスペーサを介して第３の回路基板を積層し、充填工程において、スペーサによって第２の回路基板と第３の回路基板との間に形成される充填空間に絶縁性を有する樹脂を充填してもよい。この場合、例えば第３の回路基板にも回路部品を実装することで、更に高密度化を図ることが可能となる。或いは、例えば第３の回路基板を上蓋として利用することが可能となる。
　第１の回路基板と第２の回路基板との間に形成される充填空間は、実装領域内に形成される第１の充填空間と、実装領域外に形成されると共に第１の充填空間に連通される第２の充填空間と、を含み、第２の回路基板と第３の回路基板との間に形成される充填空間は、実装領域外に形成される第３の充填空間を含み、第２の回路基板は、第２の充填空間と第３の充填空間とを連通する連通孔を有してもよい。この場合、第３の充填空間からも樹脂を充填できることから、充填空間全体に樹脂を行き渡り易くすることが可能となる。また、第２の充填空間と第３の充填空間とが連通されていることからも、充填空間全体に樹脂を行き渡り易くすることが可能となる。
　本発明の一側面によれば、高密度化及び製造効率の向上を図りつつ、実装不良の発生を抑制可能な電子部品の製造方法を提供できる。
本発明の一実施形態に係る電子部品を底面側から見た斜視図である。 図１のＩＩ－ＩＩ線断面図である。 （ａ）はベース基板を表面側から見た斜視図、（ｂ）はベース基板を裏面側から見た斜視図、（ｃ）は回路部品を実装した後のベース基板を示す断面図である。 （ａ）は積層基板を表面側から見た斜視図、（ｂ）は積層基板を裏面側から見た斜視図、（ｃ）は回路部品を実装した後の積層基板を示す断面図である。 （ａ）は上蓋基板を表面側から見た斜視図、（ｂ）は上蓋基板を裏面側から見た斜視図、（ｃ）は上蓋基板を示す断面図である。 （ａ）は積層工程を示す断面図、（ｂ）は充填工程を示す断面図、（ｃ）は切断工程を示す断面図である。 切断工程におけるカットラインを示す図であり、積層体を裏面側から見た図である。
　以下、本発明に係る実施形態について、図面を参照しつつ詳細に説明する。なお、以下の説明において、同一又は相当要素には同一符号を用い、重複する説明は省略する。
　図１は、本発明の一実施形態に係る電子部品を裏面側から見た斜視図であり、図２は、図１のＩＩ－ＩＩ線断面図である。本実施形態の電子部品１は、例えば表面実装型の電子部品であり、図示しない回路基板に実装されて例えば高圧電源として機能する。
　電子部品１は、例えば略直方体形状を呈しており、電子部品１の底面は、例えば１辺の長さが１０ｍｍの正方形状を呈している。電子部品１は、回路部品が実装されたベース基板２０（第１の回路基板）及び積層基板４０（第２の回路基板）、並びに上蓋として機能する上蓋基板６０（第３の回路基板）が積層されて構成されている。これらの基板は、電子部品１の底面側から、ベース基板２０、積層基板４０、上蓋基板６０の順に積層されており、基板間には後述するように絶縁性を有する樹脂７１，８１が充填されている。ベース基板２０、積層基板４０、及び上蓋基板６０の主面は、同一の平面形状を有している。ベース基板２０、積層基板４０、及び上蓋基板６０としては、任意の回路基板を採用することができ、例えばガラスエポキシ基板を採用できる。
　ベース基板２０は、正方形板状の回路基板であり、ベース基板２０の表面（積層基板４０側の面）には、複数の回路部品５（後述する図３（ｃ）参照）が実装されている。複数の回路部品５は、電子部品１の機能を実現するために必要な任意の回路素子であり、互いに異なるものであってよく、例えば半導体素子である。ベース基板２０は、図１に示すように、裏面の４辺それぞれにおいて露出する複数の端子部２１を有している。例えば、本実施形態では、各辺に７個の端子部２１が所定の間隔で一列に並んで配置されている。端子部２１は、導電性金属製であり、例えば銅製である。ベース基板２０の厚みは、電子部品１の薄型化を図るためになるべく薄くすることが好ましい。ベース基板２０を薄くすることは、ベース基板２０に作用する応力を緩和する観点、及び後述する切断工程（ダイシング）を容易とする観点から好ましい。
　端子部２１は、図２に示すように、ベース基板２０の表面から裏面まで延在する本体部２３と、本体部２３と一体に形成され、ベース基板２０の裏面に沿って延在するランド部２５と、を有している。端子部２１の幅は、例えば０．１ｍｍとされている。本体部２３の左右側面（外面）は、電子部品１（積層基板４０及び上蓋基板６０）の左右側面（外面）と同一平面上に位置しており、面一とされている。本体部２３は、ベース基板２０の表面に設けられた回路パターン２７（後述する図３（ａ）参照）と電気的に接続されている。ランド部２５は、例えばベース基板２０の縁から中央に向けて延びる矩形状を呈しており、電子部品１を回路基板に実装する際の端子となる。なお、電子部品１の底面形状、端子部２１のピッチ間隔、及びランド部２５の形状は、例えばＱＦＮ規格に従うものとされていればよく、任意に変更可能である。
　積層基板４０は、図２に示すように、表面（上蓋基板６０側の面）に複数の回路部品７（後述する図４（ｃ）参照）が実装された正方形板状の積層基板本体４１と、積層基板本体４１と一体に形成され、積層基板本体４１の裏面側に突出した段差部４３（スペーサ）と、を有している。複数の回路部品７は、電子部品１の機能を実現するために必要な任意の回路素子であり、互いに異なるものであってよく、例えば半導体素子である。段差部４３は、例えばプリプレグにより形成されており、図４（ａ），（ｂ）を参照して後述するように、回路部品７の周囲に設けられている。積層基板４０は、段差部４３を介してベース基板２０に積層されている。段差部４３を介して積層基板４０がベース基板２０に積層されることで、ベース基板２０と積層基板４０との間には下側充填空間７０が形成されている。
　下側充填空間７０は、絶縁性を有する樹脂７１によって充填されている。この樹脂７１によって、ベース基板２０に実装された回路部品５が覆われている。樹脂７１としては、ベース基板２０、積層基板４０、及び上蓋基板６０を構成する樹脂と物性が近い樹脂を用いることが好ましく、例えばこれらの基板をガラスエポキシ基板とした場合にはエポキシ樹脂を用いることが好ましい。
　積層基板４０には、積層基板本体４１及び段差部４３を貫通する複数のフィルドビア４５が形成されている。フィルドビア４５は、貫通孔が導電性金属メッキによって充填されてなるビアであり、ここでは断面略円形状の貫通孔が銅メッキによって充填されている。フィルドビア４５は、ベース基板２０の表面に形成された回路パターン２７と、積層基板４０の表面に形成された回路パターン４７（後述する図４（ａ）参照）とに電気的に接続されている。フィルドビア４５は、図４（ａ），（ｂ）を参照して後述するように、積層基板４０の表面に実装された回路部品７の周囲に並んで設けられている。
　上蓋基板６０は、図２に示すように、正常形板状の上蓋基板本体６１と、上蓋基板本体６１と一体に形成され、上蓋基板本体６１の裏面側に突出した段差部６３（スペーサ）と、を有している。上蓋基板６０（上蓋基板本体６１）の表面には回路パターンは形成されていない。段差部６３は、例えばプリプレグにより形成されている。上蓋基板６０は、段差部６３を介して積層基板４０に積層されている。段差部６３を介して上蓋基板６０が積層基板４０に積層されることで、積層基板４０と上蓋基板６０との間には上側充填空間８０が形成されている。上側充填空間８０は、後述するように下側充填空間７０と連通しており、下側充填空間７０と同様に樹脂８１によって充填されている。この樹脂８１によって、積層基板４０に実装された回路部品７が覆われている。樹脂８１は、後述するように樹脂７１と一体に構成されており、樹脂７１と同一の樹脂材料によって形成されている。
　続いて、図３～図７を参照しつつ、電子部品１の製造方法を説明する。本実施形態の電子部品１の製造方法では、概略的には、ベース基板２０、積層基板４０、及び上蓋基板６０を積層することで得られる積層体１０を所定のカットラインＬで切断して、１つの積層体１０から複数の電子部品１（本実施形態では一例として８個）を得る。以下では、ベース基板２０を準備するベース基板準備工程（図３）、積層基板４０を準備する積層基板準備工程（図４）、上蓋基板６０を準備する上蓋基板準備工程（図５）を説明する。その後、これらの基板を積層して下側充填空間７０及び上側充填空間８０を形成する積層工程（図６（ａ））、下側充填空間７０及び上側充填空間８０に樹脂７１，８１を充填する充填工程（図６（ｂ））、積層体１０をカットラインＬで切断する切断工程（図６（ｃ），図７）を説明する。
　図３を参照しつつ、ベース基板準備工程を説明する。ベース基板２０には、図３（ａ）に示すように、８つの矩形状の実装領域Ａが設定されている。実装領域Ａは、互いに同形状であり、同形状の中央部分Ｂを除いて３行３列に、一定の間隔を空けて格子状に並んで配置されている。各実装領域Ａの表面には、回路部品５が実装される回路パターン２７が形成されている。
　ベース基板準備工程では、図３（ｂ），（ｃ）に示すように、各実装領域Ａの周囲にフィルドビア２９を形成する。フィルドビア２９は、貫通孔が導電性金属メッキによって充填されてなるビアであり、例えば断面略円形状の貫通孔が銅メッキによって充填されている。フィルドビア２９は、後述する切断工程で分断されて上述した端子部２１となる部分である。
　本実施形態では、フィルドビア２９の形成時に、貫通孔を銅メッキで充填すると共に、上述したランド部２５となる部分も同時に銅メッキで形成する。つまり、フィルドビア２９は、貫通孔が銅メッキで充填されてなる第１の部分２９Ａと、第１の部分２９Ａと一体に形成され、実装領域Ａ中央に向けて延びる矩形状を呈する第２の部分２９Ｂと、を有している。第１の部分２９Ａの直径は、例えば０．１ｍｍとする。
　フィルドビア２９の形成時には、後述する切断工程において切断線となるカットラインＬ（図７参照）上に並ぶように断面略円形状の貫通孔を形成し、当該貫通孔を銅メッキで充填してフィルドビア２９を形成する。具体的には、上述したように、実装領域Ａの４辺それぞれに沿って、７個のフィルドビア２９を所定の間隔で一列に並ぶように形成する。形成されたフィルドビア２９は、回路パターン２７と電気的に接続される。
　また、ベース基板準備工程では、各実装領域Ａの回路パターン２７に回路部品５を実装する。例えば、回路パターン２７に半田ペーストを形成しておき、リフローによって実装してよい。その後、実装部分に樹脂層（ジャンクションコーティングレジン）を製膜する。樹脂層は、例えばシリコーンゴムにより形成する。樹脂膜を設けることで、後述する積層工程において回路部品５が動いてしまうことを抑制できる。また、樹脂層は、充填工程において下側充填空間７０及び上側充填空間８０に樹脂７１，８１を充填した後には、回路部品５に作用する応力を緩和する応力緩和層となる。樹脂層の製膜後、樹脂層内に気泡が残らないように例えば真空脱泡等によってボイド抜きを行う。
　図４を参照しつつ、積層基板準備工程を説明する。積層基板本体４１は、ベース基板２０と同一の平面形状を有しており、積層基板本体４１には、図４（ａ）に示すように、例えばベース基板２０と同一の配置で、８つの矩形状の実装領域Ａが設定されている。各実装領域Ａの表面には、回路部品７が実装される回路パターン４７が形成されている。
　積層基板準備工程では、図４（ｂ），（ｃ）に示すように、積層基板本体４１の裏面に、各実装領域Ａの周囲を囲むように段差部４３を形成する。具体的には、例えば、実装領域Ａの４隅に、図４（ｂ）に示すように、第１段差部４３Ａ、第２段差部４３Ｂ、第３段差部４３Ｃ、及び第４段差部４３Ｄを配置する。段差部４３Ａ～４３Ｄは、Ｌ字形、及びＬ字形を上下、左右、又はその双方に反転した形状を呈しており、隣り合う段差部４３Ａ～４３Ｄとの間に隙間４６を形成する。隙間４６は、後述する充填工程において、樹脂７１，８１を注入するための注入口、又は樹脂７１，８１が通過する通過口として機能する。
　また、積層基板準備工程では、図４に示すように、積層基板本体４１に複数の連通孔４９を形成する。連通孔４９は、例えば円形の孔であり、実装領域Ａ外に形成されている。連通孔４９は、例えば、最も径が小さい連通孔４９Ａと、連通孔４９Ａよりも径が大きい連通孔４９Ｂと、連通孔４９Ｂよりも径が大きい４９Ｃと、を有しており、互いに開口面積が異なる３種類の孔を有している。連通孔４９Ａは、例えば、隣り合う実装領域Ａの隙間４６同士の間に配置されている。連通孔４９Ｂは、例えば、積層基板本体４１の４隅の実装領域Ａと中央部分Ｂとの間に配置されている。連通孔４９Ｃは、例えば、中央部分Ｂ内に配置されている。
　また、積層基板準備工程では、積層基板本体４１及び段差部４３を貫通する複数のフィルドビア４５を形成する。具体的には、例えば、実装領域Ａの４辺それぞれに沿って、７個のフィルドビア４５を所定の間隔で一列に並ぶように形成する。
　また、積層基板準備工程では、各実装領域Ａの回路パターン４７に回路部品７を実装する。例えば、回路パターン４７に半田ペーストを形成しておき、リフローによって実装してよい。その後、実装部分に樹脂層を製膜する。樹脂層は、例えばシリコーンゴムにより形成する。樹脂膜を設けることで、後述する積層工程において回路部品７が動いてしまうことを抑制できる。また、充填工程において下側充填空間７０及び上側充填空間８０に樹脂７１，８１を充填した後には、回路部品７に作用する応力を緩和する応力緩和層となる。樹脂層の製膜後、樹脂層内に気泡が残らないように例えば真空脱泡等によってボイド抜きを行う。
　図５を参照しつつ、上蓋基板準備工程を説明する。上蓋基板本体６１は、ベース基板２０及び積層基板４０と同一の平面形状を有している。上蓋基板準備工程では、図５（ｂ），（ｃ）に示すように、上蓋基板本体６１の裏面に、実装領域Ａに対応する領域の周囲を囲むように段差部６３を形成する。具体的には、例えば、実装領域Ａの４隅に、図５（ｂ）に示すように、第１段差部６３Ａ、第２段差部６３Ｂ、第３段差部６３Ｃ、及び第４段差部６３Ｄを配置する。段差部６３Ａ～６３Ｄは、Ｌ字形、及びＬ字形を上下、左右、又はその双方に反転した形状を呈しており、隣り合う段差部６３Ａ～６３Ｄとの間に隙間６６を形成する。隙間６６は、上述した隙間４６よりも狭く形成されている。隙間６６は、後述する充填工程において、樹脂７１，８１を注入するための注入口、又は樹脂７１，８１が通過する通過口として機能する。
　続いて、図６を参照しつつ、積層工程、充填工程、及び切断工程を説明する。
　積層工程では、図６（ａ）に示すように、ベース基板２０に段差部４３を介して積層基板４０を積層する。例えば、ベース基板２０の回路パターン２７に半田ペーストを形成しておき、リフローによってベース基板２０の回路パターン２７と積層基板４０のフィルドビア４５とを接続する。また、積層基板４０に段差部６３を介して上蓋基板６０を積層する。例えば、積層基板４０の回路パターン４７に半田ペーストを形成しておき、リフローによって積層基板４０の回路パターン４７と上蓋基板６０の下面に形成した積層固定用のパターンとを接続する。これにより、上下に配置された基板同士がスタックされて積層体１０が形成される。このとき、ベース基板２０と積層基板４０との間に下側充填空間７０が形成され、積層基板４０と上蓋基板６０との間に上側充填空間８０が形成される。
　下側充填空間７０は、実装領域Ａ内に形成される第１の充填空間７０Ａと、実装領域Ａ外に形成される第２の充填空間７０Ｂと、を有している。第１の充填空間７０Ａと第２の充填空間７０Ｂとは、上述した隙間４６を介して連通されている。また、第１の充填空間７０Ａ及び第２の充填空間７０Ｂは、隙間４６を介して積層体１０の外部に連通されている。
　上側充填空間８０は、実装領域Ａ外に形成される第３の充填空間８０Ｃと、実装領域Ａ内に形成される第４の充填空間８０Ｄと、を有している。第３の充填空間８０Ｃと第４の充填空間８０Ｄとは、上述した隙間６６を介して連通されている。また、第３の充填空間８０Ｃ及び第４の充填空間８０Ｄは、隙間６６を介して積層体１０の外部に連通されている。さらに、第３の充填空間８０Ｃは、第２の充填空間７０Ｂと連通孔４９（連通孔４９Ａ～４９Ｃ）を介して連通されている。
　充填工程では、図６（ｂ）に示すように、下側充填空間７０及び上側充填空間８０に樹脂７１，８１を充填する。この樹脂充填は、例えば真空充填装置等を用いて行う。このとき、樹脂７１，８１は、第１の充填空間７０Ａ（隙間４６）、第２の充填空間７０Ｂ、第３の充填空間８０Ｃ（隙間６６）、及び第４の充填空間８０Ｄのそれぞれから積層体１０内部に充填される。積層体１０の内部に注入された樹脂７１，８１は、積層体１０内部の隙間４６及び隙間６６、及び連通孔４９Ａ～４９Ｃを通過して下側充填空間７０及び上側充填空間８０の全体に行き渡る。これにより、下側充填空間７０及び上側充填空間８０が、一体に構成された樹脂７１，８１によって満たされる。
　本実施形態では、隙間４６同士の間に連通孔４９Ａを設け、４隅の実装領域Ａと中央部分Ｂとの間に連通孔４９Ａよりも径が大きい連通孔４９Ｂを設け、中央部分Ｂ内に連通孔４９Ｂよりも径が大きい連通孔４９Ｃを設けていることから、樹脂７１，８１が下側充填空間７０及び上側充填空間８０の全体に行き渡り易い。これにより、下側充填空間７０及び上側充填空間８０に充填されて固化した樹脂７１，８１内にボイド（気泡）が残存することを抑制でき、電子部品１のリフローによる実装時に発生する熱によって樹脂７１，８１に破損が生じることを抑制することが可能となる。
　切断工程では、図６（ｃ）及び図７に示すように、積層体１０を所定のカットラインＬで切断して、１つの積層体１０から複数の電子部品１（本実施形態では８個）を得る。カットラインＬは、ベース基板２０のフィルドビア２９が分断される位置とされている。例えば、本実施形態では、カットラインＬはフィルドビア２９の第１の部分２９Ａの中心点を通過する直線とされており、フィルドビア２９は、第１の部分２９Ａが半分に分割されるように分断される。これにより、切断面にフィルドビア２９を露出させて上述した端子部２１を形成できる。
　積層体１０の切断は、例えばブレードを用いたダイシングによって行う。切断工程によって積層体１０から個片化された製品を切り出すことで、１つの積層体１０から複数の電子部品１を得ることができる。なお、本実施形態では１つの積層体１０から８個の電子部品１を得る例を説明したが、１つの積層体１０から得る電子部品１の数は限定されず、例えば積層体１０のサイズを更に大きくし、更に多くの電子部品１を得てもよい。また、切断工程で積層体１０を切断する前に、導通状態等の検査を実施してもよい。この場合、積層体１０から切り出される複数の電子部品１について、一括して検査を行うことができることから、製造効率を向上する事が可能となる。なお、切断後にも検査を行うこととしてもよい。
　以上説明した電子部品の製造方法によれば、回路部品５，７が実装されたベース基板２０及び積層基板４０が積層されてなる電子部品１を製造できることから、実装面積を縮小して小型化及び高密度化を図ることが可能となる。また、積層体１０を所定のカットラインＬで切断することで、１つの積層体１０から複数の電子部品１を得ることから、製造効率の向上を図ることが可能となる（バッチ生産が可能となる）。
　また、フィルドビア２９を分断することで端子部２１を形成することから、電子部品１の側面に露出する端子部２１の幅を、リードフレームを切断して形成する場合よりも狭くすることができる。例えば、リードフレームを切断して形成した場合、端子幅は通常０．３ｍｍ程度となる。これに対して、フィルドビア２９の第１の部分２９Ａは直径０．１ｍｍ程度の大きさとすることができ、これを半分に分割して端子部２１を形成した場合、端子幅は０．１ｍｍ程度となる。このため、電子部品１を小型化した場合であっても、実装不良の発生を抑制することが可能となる。また、上記電子部品の製造方法によれば、ＱＦＮ規格の底面形状及び端子配置を備えつつ、高密度化した電子部品１を得ることが可能となる。
　また、上記電子部品の製造方法によれば、第１の充填空間７０Ａに充填された樹脂７１によってベース基板２０に実装された回路部品５を熱から保護することができる。また、第４の充填空間８０Ｄに充填された樹脂８１によって積層基板４０に実装された回路部品７を熱から保護することができる。これにより、電子部品１の回路部品に対するリフロー実装時に回路部品５，７に熱の影響が及ぶことが抑制されることから、リフロー実装可能な電子部品１を得ることが可能となる。また、電子部品１は、規格に従った端子配置で形成されており、且つリフロー実装可能であることから、自動機による実装が可能となる。
　また、上記電子部品の製造方法によれば、第１の充填空間７０Ａだけではなく、第２の充填空間７０Ｂからも樹脂を充填できることから、充填空間全体に樹脂を行き渡り易くすることが可能となる。また、上記電子部品の製造方法によれば、第３の充填空間８０Ｃ及び第４の充填空間８０Ｄから樹脂を充填できることからも、充填空間全体に樹脂を行き渡り易くすることが可能となる。また、第２の充填空間７０Ｂと第３の充填空間８０Ｃとが連通されていることから、充填空間全体に樹脂を更に行き渡り易くすることが可能となる。
　以上、本発明の好適な実施形態について説明したが、本発明は、上記実施形態に限られるものではなく、各請求項に記載した要旨を変更しない範囲で変形し、又は他のものに適用してもよい。
　例えば、上記実施形態では、第３の回路基板を、上蓋として機能する上蓋基板６０としたが、回路部品が実装された回路基板としてもよい。回路部品が実装された回路基板を更に積層することで、更なる高密度化を図ることができる。このように、積層する基板の数は限定されず、第４の回路基板、第５の回路基板、…、と回路部品が実装された回路基板を更に積層してもよい。この場合、本実施形態のように最上層の回路基板を上蓋基板としてもよいし、充填樹脂で上蓋を形成する場合には上蓋基板を省略してもよい。
　上記実施形態では、ランド部２５を、ベース基板２０の縁から中央に向けて延びる形状とした例を説明したが、ランド部２５は任意の形状としてよく、例えばランド部２５の中央側にＰＧＡ（Pin Grid Array）端子を突設した形状であってもよい。この場合、端子ピンの数を増やすことができることから、電子部品の汎用性を向上することが可能となる。この場合、ベース基板準備工程において、当該端子形状に対応した形状のフィルドビア２９を形成すればよい。
　また、上記実施形態で説明した製造工程は、一例であり、適宜工程順を変更してもよい。例えば、ベース基板準備工程、積層基板準備工程、及び上蓋基板準備工程を行う順序は限定されず、同時に行ってもよい。また、ベース基板準備工程において、フィルドビア２９の形成及び回路部品５の実装はいずれが先であってもよく、同時に行ってもよい。同様に、積層基板準備工程において、段差部４３の形成、連通孔４９の形成、フィルドビア４５の形成、及び回路部品７の実装を行う順序は限定されず、同時に行ってもよい。
　また、上記実施形態で説明した製造工程の一部を省略してもよい。例えば、ベース基板準備工程では、フィルドビア２９が形成されると共に回路部品５が実装されたベース基板２０が得られればよく、工程の少なくとも一部が他の場所で実施された加工後のベース基板２０を用いてもよい。同様に、積層基板準備工程では、段差部４３、連通孔４９、及びフィルドビア４５が形成されると共に回路部品７が実装された積層基板４０が得られればよく、工程の少なくとも一部が他の場所で実施された加工後の積層基板４０を用いてもよい。同様に、上蓋基板準備工程では、段差部６３が形成された上蓋基板６０が得られればよく、工程の少なくとも一部が他の場所で実施された加工後の上蓋基板６０を用いてもよい。
　上記実施形態では、積層基板本体４１にスペーサとして段差部４３を一体に形成する例を説明したが、スペーサ（段差部４３）を積層基板４０とは別体としてもよい。この場合、積層時にスペーサを積層基板４０とベース基板２０との間に挿入することで、積層基板本体４１がスペーサを介してベース基板２０に積層される。この点は、上蓋基板６０についても同様である。
　上記実施形態では、積層基板４０の連通孔として、径が異なる連通孔４９Ａ～４９Ｃを形成した例を説明したが、連通孔の位置及び形状は上記に限定されず、例えば連通孔４９Ａ，４９Ｂを同一の径としてもよい。また、樹脂７１，８１の流動性が十分に高い場合には、連通孔４９Ｃを省略して中央部分Ｂにも回路部品７を実装してもよい。すなわち、中央部分Ｂを実装領域Ａとしてもよい。また、連通孔４９Ｂを精度良く配置することで、製造時（例えば基板の積層時）における位置決め部として利用してもよい。
１…電子部品、５…回路部品、７…回路部品、１０…積層体、２０…ベース基板（第１の回路基板）、２１…端子部、２３…本体部、２５…ランド部、２９…フィルドビア、４０…積層基板（第２の回路基板）、４３…段差部（スペーサ）、４６…隙間、４９…連通孔、６０…上蓋基板（第３の回路基板）、６３…段差部（スペーサ）、６６…隙間、７０…下側充填空間、７０Ａ…第１の充填空間、７０Ｂ…第２の充填空間、７１…樹脂、８０…上側充填空間、８０Ｃ…第３の充填空間、８０Ｄ…第４の充填空間、８１…樹脂、Ａ…実装領域、Ｂ…中央部分、Ｌ…カットライン。

Claims (5)

  1. 　回路部品が実装された第１の回路基板及び第２の回路基板を含む積層体を所定のカットラインで切断して複数の電子部品を得る電子部品の製造方法であって、
    　前記回路部品の実装領域の周囲にフィルドビアが設けられた前記第１の回路基板に、スペーサを介して前記第２の回路基板を積層する積層工程と、
    　前記スペーサによって前記第１の回路基板と前記第２の回路基板との間に形成される充填空間に絶縁性を有する樹脂を充填する充填工程と、
    　前記フィルドビアが分断されるカットラインで前記積層体を切断し、切断面に前記フィルドビアを露出させて前記電子部品の端子部を得る切断工程と、を備えた電子部品の製造方法。
  2. 　前記第１の回路基板と前記第２の回路基板との間に形成される前記充填空間は、前記実装領域内に形成される第１の充填空間を含む、請求項１に記載の電子部品の製造方法。
  3. 　前記第１の回路基板と前記第２の回路基板との間に形成される前記充填空間は、前記実装領域外に形成されると共に前記第１の充填空間に連通される第２の充填空間を更に含む、請求項２に記載の電子部品の製造方法。
  4. 　前記積層工程において、前記第２の回路基板にスペーサを介して第３の回路基板を積層し、
    　前記充填工程において、前記スペーサによって前記第２の回路基板と前記第３の回路基板との間に形成される充填空間に絶縁性を有する樹脂を充填する、請求項１～３のいずれか１項に記載の電子部品の製造方法。
  5. 　前記第１の回路基板と前記第２の回路基板との間に形成される前記充填空間は、前記実装領域内に形成される第１の充填空間と、前記実装領域外に形成されると共に前記第１の充填空間に連通される第２の充填空間と、を含み、
    　前記第２の回路基板と前記第３の回路基板との間に形成される前記充填空間は、前記実装領域外に形成される第３の充填空間を含み、
    　前記第２の回路基板は、前記第２の充填空間と前記第３の充填空間とを連通する連通孔を有する、請求項４に記載の電子部品の製造方法。
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