WO2016010336A1 - 핀 전계 효과 트랜지스터 - Google Patents

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WO2016010336A1
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doped region
active pattern
region
sidewall
gate electrode
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김태환
안준성
유주태
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    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
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    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile

Definitions

  • the present invention relates to fin field effect transistors, and more particularly to fin field effect transistors in which the active pattern in the form of fins protruding from the substrate comprises low concentration doped regions and high concentration channel regions.
  • Transistors having a horizontal channel which is a general structure, have various problems as design rules are reduced, thereby limiting the scale-down of transistors.
  • the biggest problem of the reduced horizontal channel transistor is the short channel length and short channel effect and drain induced barrier lower (DIBL) effect.
  • nonvolatile memory devices require miniaturization and large capacity in order to increase the efficiency of the storage capacity.
  • Conventional memory devices have been researched as multilevel devices by defining each memory state by distinguishing the amount of trapped or floating electrons, but have limitations in sensing the amount of electrons. The read operation of the device having the above problem is not easy.
  • multi-bit devices using a plurality of gates have been studied, the process and process of fabricating a multi-bit device using a plurality of gates using a conventional process device are different from those of conventional nonvolatile memory devices. This complex and miniaturization has a disadvantage.
  • One technical problem to be solved by the present invention is to provide a highly reliable fin field effect transistor and a method of manufacturing the same.
  • Another technical problem to be solved by the present invention is to provide a pin field effect transistor capable of multi-bit operation and a method of manufacturing the same.
  • Another technical problem to be solved by the present invention is to provide a pin field effect transistor and a method of manufacturing the same to minimize interference between adjacent cells.
  • the present invention provides a fin field effect transistor.
  • the fin field effect transistor may include an active pattern having a fin shape extending from a substrate and extending in a first direction, a gate electrode extending in a second direction crossing the active pattern, and the A gate insulating layer between a gate electrode and the active pattern, wherein the active pattern includes a channel region defined by the gate electrode, wherein the channel region is a lightly doped region doped at a first doping concentration, and the It may include a heavily doped region doped at a second doping concentration higher than the first doping concentration.
  • the active pattern may include a first sidewall extending in the first direction, and a second sidewall facing the second sidewall and extending in the first direction, wherein the lightly doped region may be formed in the active pattern. Located adjacent to the first sidewall, wherein the heavily doped region may comprise located adjacent to the second sidewall.
  • the active pattern may include an intermediate region positioned between the lightly doped region and the heavily doped region, the intermediate region having a lower doping concentration than the first and second doping concentrations. Can be.
  • the gate electrode includes a first gate electrode and a second gate electrode adjacent to each other and spaced apart in the first direction, and the active pattern is formed on the first and second gate electrodes.
  • a first channel region and a second channel region each defined by: a first low concentration doped region doped with the first doping concentration, and a first high concentration doped with the second doping concentration
  • the second low concentration doped region, spaced apart in the first direction and the second direction within the active pattern, and the first high concentration doped region and the second high concentration doped region are formed in the active pattern. It may include spaced apart in one direction and the second direction.
  • the active pattern may include a first sidewall extending in the first direction, and a second sidewall facing the second sidewall and extending in the first direction, wherein the first lightly doped region And the second high concentration doped region may be positioned adjacent to the first sidewall, and the first high concentration doped region and the second low concentration doped region may be positioned adjacent to the second sidewall.
  • the gate electrode may further include a third gate electrode spaced apart from the first gate electrode in the first direction with the second gate electrode interposed therebetween, and the active pattern may include: And a third channel region defined by a third gate electrode, wherein the third channel region comprises: a third low concentration doped region doped with the first doping concentration, and a third doped concentration with the second doping concentration A high concentration doped region, wherein the third low concentration doped region is spaced apart from the second low concentration doped region in the first direction and the second direction, and the third high concentration doped region is separated from the second high concentration doped region. It may include being spaced apart in the first direction and the second direction.
  • the active pattern may include a first sidewall extending in the first direction, and a second sidewall facing the second sidewall and extending in the first direction, wherein the first lightly doped region , The second high concentration doped region, and the third low concentration doped region are positioned adjacent to the first sidewall, and the first high concentration doped region, the second low concentration doped region, and the third high concentration doped region are the first And may be positioned adjacent to the two sidewalls.
  • the fin-shaped active pattern includes a channel region defined by a gate electrode, wherein the channel region includes a lightly doped region adjacent to the first sidewall of the active pattern, and a first region of the active pattern. Two heavily doped regions adjacent the sidewalls. For this reason, the pin field effect transistor according to the embodiment of the present invention has two threshold voltages and can be operated in a multi-bit manner.
  • the channel regions defined by the plurality of gate electrodes may have a high concentration doping region and a low concentration doping region that are alternately arranged. This minimizes interference between adjacent cells, thereby providing a highly reliable fin field effect transistor.
  • FIG. 1 is a perspective view illustrating a fin field effect transistor according to a first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view taken along line S ′ of FIG. 1.
  • FIG. 3 is a perspective view illustrating a fin field effect transistor according to a second embodiment of the present invention.
  • FIG. 4 is a cross-sectional view taken along line AA ′, BB ′, and C ′ of FIG. 3.
  • FIG. 5 is a diagram for describing the fin field effect transistor according to the third embodiment of the present invention.
  • FIG. 6 is a diagram for describing a fin field effect transistor according to a fourth embodiment of the present invention.
  • first, second, and third are used to describe various components, but these components should not be limited by these terms. These terms are only used to distinguish one component from another. Thus, what is referred to as a first component in one embodiment may be referred to as a second component in another embodiment.
  • first component in one embodiment may be referred to as a second component in another embodiment.
  • second component in another embodiment.
  • Each embodiment described and illustrated herein also includes its complementary embodiment.
  • the term 'and / or' is used herein to include at least one of the components listed before and after.
  • connection is used herein to mean both indirectly connecting a plurality of components, and directly connecting.
  • FIG. 1 is a perspective view illustrating a fin field effect transistor according to a first embodiment of the present invention
  • FIG. 2 is a cross-sectional view taken along line S-S 'of FIG. 1.
  • an active pattern 110 having a fin shape extending in a first direction is disposed on the substrate 100.
  • the first direction may be an X axis direction in FIG. 1.
  • the active pattern 110 may protrude from the substrate 100.
  • the active pattern 110 and the substrate 100 are described in separate configurations, the active pattern 110 may be part of the substrate 100.
  • the substrate 100 may be a silicon (Si) substrate, a compound semiconductor substrate (eg, GaAs, AlGaAs, InGaAsP, etc.).
  • An isolation layer 120 may be disposed on the substrate 100.
  • the active pattern 110 may penetrate the device isolation layer 120 and protrude upward (in FIG. 1, in the Z-axis direction).
  • the gate electrode 120 may be disposed on the active pattern 110 and the device isolation layer 102.
  • the gate electrode 120 may cross the active pattern 110 extending in the first direction (in FIG. 1, the X-axis direction) in a second direction.
  • the second direction may be a direction crossing the first direction (in FIG. 1, the Y-axis direction).
  • a gate insulating layer 130 may be disposed between the gate electrode 120 and the active pattern 110.
  • the gate insulating layer 130 may be formed of an insulating material (eg, silicon oxide, silicon nitride, silicon oxynitride, metal oxide, etc.).
  • the active pattern 110 may include a first sidewall 110a and a second sidewall 110b extending in a third direction (Z-axis direction in FIG. 1) perpendicular to the first direction and the second direction. have.
  • the first sidewall 110a and the second sidewall 110b may be in contact with the gate insulating layer 130.
  • the first sidewall 110a and the second sidewall 110b may face each other.
  • the active pattern 110 may include a channel region defined by a voltage applied to the gate electrode 120.
  • the channel region may be defined in a portion of the active pattern 110 overlapping the gate electrode 120.
  • the channel region may include a lightly doped region 120a doped with a first doping concentration, a heavily doped region 120b doped with a second doping concentration that is higher than the first doping concentration, and the first and second doping concentrations. It may include an intermediate region 120c having a low doping concentration.
  • the lightly doped region 120a and the heavily doped region 120b may be disposed adjacent to the first sidewall 110a and the second sidewall 110b, respectively.
  • the intermediate region 120c may be located between the lightly doped region 120a and the heavily doped region 120b. According to an embodiment, unlike the example shown in FIG. 2, the intermediate region 120c may be omitted.
  • the channel region having the lightly doped region 120a and the heavily doped region 120b may be formed by a photolithography process.
  • the forming of the channel region may include forming a first material layer on a portion adjacent to the first sidewall 110a of the active region 110, using the first material layer as an anti-doping layer. And doping the portion adjacent to the second sidewall 110b with a dopant, removing the first material layer, and doping the active region 110 with the dopant.
  • the lightly doped region 120a and the heavily doped region 120b of the channel region may have different threshold voltages.
  • one cell may have drain current distribution of four states, and thus, a pin field effect transistor capable of multi-bit operation may be provided.
  • the drain current is defined as I 1 when a specific driving voltage between V th1 and V th2 is applied.
  • the drain current flowing at a specific driving voltage between V th2 and V sat , the voltage at which the drain current converges, is defined as I 2 , and the convergence value of the drain current is defined as I on .
  • the drain current of the pin field effect transistor according to an embodiment of the present invention is sensed less than I 1 00, when the drain current is greater than I 1 and less than I 2 01, the drain current value is less than I 2 large and has a small on condition than I 10, the drain current can be defined as that state 11 if the I on.
  • a pin field effect transistor capable of 2-bit multi-bit operation having four drain current distributions may be provided.
  • the heavily doped regions and the lightly doped regions may be alternately disposed. This will be described with reference to FIGS. 3 and 4.
  • FIG. 3 is a perspective view illustrating a fin field effect transistor according to a second exemplary embodiment of the present invention
  • FIG. 4 is a cross-sectional view taken along line A-A ', B-B', and C-C 'of FIG. 3.
  • first to third gate electrodes 121. , 122 and 123 may be arranged in the first direction.
  • First to third channel regions may be defined in the active pattern 110 by the first to third gate electrodes 121, 122, and 123, respectively.
  • the first to third channel regions may be defined in portions of the active pattern 110 overlapping the first to third gate electrodes 121, 122, and 123.
  • Each of the first to third channel regions may have a lightly doped region and a heavily doped region.
  • the lightly doped regions and the lightly doped regions are alternately arranged in the first direction (X-axis direction in FIG. 3), so that interference between the first to third channel regions can be minimized.
  • the first channel region may include a first lightly doped region 121a doped at a first doping concentration, and a first heavily doped region 121b doped at a second doping concentration higher than the first doping concentration. It may include.
  • the second channel region may include a second lightly doped region 122a doped with the first doping concentration, and a second heavily doped region 122b doped with the second doping concentration.
  • the third channel region may include a third low concentration doped region 123a doped with the first doping concentration and a third high concentration doped region 123b doped with the second doping concentration.
  • the first lightly doped region 121a, the second lightly doped region 122b, and the third lightly doped region 123a may be adjacent to the first sidewall 110a.
  • the first lightly doped region 121a, the second lightly doped region 122b, and the third lightly doped region 123a may extend in the first direction in which the active pattern 110 extends. 3 in the X-axis direction).
  • the first high concentration doped region 121b, the second low concentration doped region 122a, and the third high concentration doped region 123a may be disposed adjacent to the second sidewall 110b.
  • the first high concentration doped region 121b, the second low concentration doped region 122a, and the third high concentration doped region 123a may extend in the first direction (FIG. 3) where the active pattern 110 extends. 3 in the X-axis direction). Accordingly, the first lightly doped region 121a, the second lightly doped region 122b, and the third lightly doped region 123a arranged in the first direction are arranged in the first direction.
  • the first high concentration doped region 121b, the second low concentration doped region 122a, and the third high concentration doped region 123a may be spaced apart from each other in the second direction (the Y-axis direction in FIG. 3).
  • the first lightly doped region 121a and the second lightly doped region 122a may be formed in the first direction (the X-axis direction in FIG. 3) and the second direction (in FIG. 3) within the active pattern 110. In the Y-axis direction).
  • the third lightly doped region 123a may be spaced apart from the second lightly doped region 122a in the first direction and the second direction within the active pattern 110.
  • the first heavily doped region 121b and the second heavily doped region 122b may be spaced apart in the first direction and the second direction within the active pattern 110.
  • the third heavily doped region 123b may be spaced apart from the second heavily doped region 122b in the first direction and the second direction within the active pattern 110.
  • the active pattern 110 is described as protruding from the substrate 100 through the device isolation layer 102, but according to the third embodiment of the present invention, the active pattern is disposed on the device isolation layer. Can be. Differences between the fin field effect transistor according to the third embodiment of the present invention and the fin field effect transistor according to the first embodiment of the present invention are described with reference to FIG. 5, and the fin field effect according to the first embodiment of the present invention. The same parts as the transistors are not described.
  • FIG. 5 is a diagram for describing the fin field effect transistor according to the third embodiment of the present invention.
  • the active pattern 110 may be disposed on the device isolation layer 104. In this case, the active pattern 110 does not constitute a part of the substrate 100.
  • the active pattern 110 may be formed by forming a semiconductor film on the device isolation layer 104 and then etching the semiconductor film.
  • FIG. 6 is a diagram for describing a fin field effect transistor according to a fourth embodiment of the present invention.
  • the active pattern 110 may be disposed.
  • Each of the channel regions may include a high concentration doping region and a low concentration doping region, as described with reference to FIGS. 3 and 4.
  • the pin field effect transistor according to the exemplary embodiment of the present invention may be used in various electronic devices, photoelectric devices, and information storage media including memory devices.

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

핀 전계 효과 트랜지스터가 제공된다. 상기 핀 전계 효과 트랜지스터는, 기판으로부터 돌출되고, 제1 방향으로 연장하는 핀(fin) 형태의 활성 패턴, 상기 활성 패턴을 가로지르는 제2 방향으로 연장하는 게이트 전극, 및 상기 게이트 전극과 상기 활성 패턴 사이의 게이트 절연막을 포함하되, 상기 활성 패턴은, 상기 게이트 전극에 의해 정의되는 채널 영역을 포함하되, 상기 채널 영역은, 제1 도핑 농도로 도핑된 저농도 도핑 영역, 및 상기 제1 도핑 농도보다 높은 제2 도핑 농도로 도핑된 고농도 도핑 영역을 포함한다.

Description

핀 전계 효과 트랜지스터
본 발명은 핀 전계 효과 트랜지스터에 관련된 것으로, 보다 상세하게는, 기판으로부터 돌출된 핀 형태의 활성 패턴이 저농도 도핑 영역 및 고 농도 채널 영역을 포함하는 핀 전계 효과 트랜지스터에 관련된 것이다.
일반적인 구조인 수평채널을 갖는 트랜지스터는 디자인 룰이 줄어듦에 따라 여러가지 문제를 유발하여 트랜지스터의 축소(scale-down)에 한계가 있다. 축소된 수평채널 트랜지스터의 가장 큰 문제점으로 채널의 길이가 짧아져 단채널효과 및 DIBL(Drain Induced Barrier Lower)효과를 들 수 있다.
통상적인 트랜지스터에서 채널의 길이가 50 ㎚ 이하로 축소되면 공정변수에 의해 소자특성의 산포도가 높아지며, 채널길이가 30 ㎚ 이하일 경우 단채널효과 및 DIBL효과가 극심해져 트랜지스터가 정상적으로 동작하기 어려운 것으로 알려져 있다.
이러한 문제를 해결하기 위해, 대한민국 특허 등록 공보 10-0645065(출원번호 10-2005-0054688)에 개시된 것과 같이, 핀의 하부에 절연막을 개재하여, 핀을 이웃하는 핀으로부터 고립시켜, 프로그램 디스터번스(program disturbance)를 방지하는 핀 전계 효과 트랜지스터가 개발되고 있다.
한편, 비휘발성 메모리 소자는 기억 용량의 효율을 높이기 위하여 소형화, 대용량화가 필요로 하게 되었다. 기존의 메모리 소자는 트랩(trapped) 또는 플로팅(floating) 된 전자의 양을 구별하여 각각의 기억 상태를 정의하여 멀티레벨 소자로의 연구가 진행되어 왔으나 전자의 양을 센싱하는데 한계가 있어 2-bit 이상을 가진 소자의 읽기 동작은 용이하지 않은 실정이다. 복수의 게이트를 사용하는 멀티비트 소자에 대한 연구가 수행되었으나 기존의 비휘발성 메모리 소자와 구조 및 셀(cell) 모양이 다르기 때문에 기존의 공정장치로 복수의 게이트를 사용하는 멀티비트 소자 제작시 공정과정이 복잡하고 소형화에 한계가 있는 단점이 있다.
본 발명이 해결하고자 하는 일 기술적 과제는 고신뢰성의 핀 전계 효과 트랜지스터 및 그 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는 멀티비트 동작이 가능한 핀 전계 효과 트랜지스터 및 그 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는 인접한 셀 사이의 간섭이 최소화된 핀 전계 효과 트랜지스터 및 그 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 해결하기 위해, 본 발명은 핀 전계 효과 트랜지스터를 제공한다.
일 실시 예에 따르면, 상기 핀 전계 효과 트랜지스터는, 기판으로부터 돌출되고, 제1 방향으로 연장하는 핀(fin) 형태의 활성 패턴, 상기 활성 패턴을 가로지르는 제2 방향으로 연장하는 게이트 전극, 및 상기 게이트 전극과 상기 활성 패턴 사이의 게이트 절연막을 포함하되, 상기 활성 패턴은, 상기 게이트 전극에 의해 정의되는 채널 영역을 포함하되, 상기 채널 영역은, 제1 도핑 농도로 도핑된 저농도 도핑 영역, 및 상기 제1 도핑 농도보다 높은 제2 도핑 농도로 도핑된 고농도 도핑 영역을 포함할 수 있다.
일 실시 예에 따르면, 상기 활성 패턴은, 상기 제1 방향으로 연장하는 제1 측벽, 및 상기 제2 측벽에 대향하고 상기 제1 방향으로 연장하는 제2 측벽을 포함하고, 상기 저농도 도핑 영역은 상기 제1 측벽에 인접하게 위치하고, 상기 고농도 도핑 영역은 상기 제2 측벽에 인접하게 위치하는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 활성 패턴은, 상기 저농도 도핑 영역 및 상기 고농도 도핑 영역 사이에 위치하고, 상기 제1 도핑 농도 및 상기 제2 도핑 농도보다 낮은 도핑 농도를 갖는 중간 영역(intermediate region)을 포함할 수 있다.
일 실시 예에 따르면, 상기 게이트 전극은, 서로 인접하되, 상기 제1 방향으로 이격된, 제1 게이트 전극 및 제2 게이트 전극을 포함하고, 상기 활성 패턴은, 상기 제1 및 제2 게이트 전극에 의해 각각 정의되는, 제1 채널 영역 및 제2 채널 영역을 포함하고, 상기 제1 채널 영역은 상기 제1 도핑 농도로 도핑된 제1 저농도 도핑 영역, 및 상기 제2 도핑 농도로 도핑된 제1 고농도 도핑 영역을 포함하고, 상기 제2 채널 영역은 상기 제1 도핑 농도로 도핑된 제2 저농도 도핑 영역, 및 상기 제2 도핑 농도로 도핑된 제2 고농도 도핑 영역을 포함하고, 상기 제1 저농도 도핑 영역 및 상기 제2 저농도 도핑 영역은, 상기 활성 패턴 내에서 상기 제1 방향 및 상기 제2 방향으로 이격되고, 상기 제1 고농도 도핑 영역 및 상기 제2 고농도 도핑 영역은, 상기 활성 패턴 내에서 상기 제1 방향 및 상기 제2 방향으로 이격되는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 활성 패턴은, 상기 제1 방향으로 연장하는 제1 측벽, 및 상기 제2 측벽에 대향하고 상기 제1 방향으로 연장하는 제2 측벽을 포함하고, 상기 제1 저농도 도핑 영역 및 상기 제2 고농도 도핑 영역은, 상기 제1 측벽에 인접하게 위치하고, 상기 제1 고농도 도핑 영역 및 상기 제2 저농도 도핑 영역은, 상기 제2 측벽에 인접하게 위치하는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 게이트 전극은, 상기 제2 게이트 전극을 사이에 두고, 상기 제1 게이트 전극과 상기 제1 방향으로 이격된, 제3 게이트 전극을 더 포함하고, 상기 활성 패턴은, 상기 제3 게이트 전극에 의해 정의되는, 제3 채널 영역을 더 포함하되, 상기 제3 채널 영역은, 상기 제1 도핑 농도로 도핑된 제3 저농도 도핑 영역, 및 상기 제2 도핑 농도로 도핑된 제3 고농도 도핑 영역을 포함하고, 상기 제3 저농도 도핑 영역은, 상기 제2 저농도 도핑 영역과 상기 제1 방향 및 상기 제2 방향으로 이격되고, 상기 제3 고농도 도핑 영역은, 상기 제2 고농도 도핑 영역과 상기 제1 방향 및 상기 제2 방향으로 이격되는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 활성 패턴은, 상기 제1 방향으로 연장하는 제1 측벽, 및 상기 제2 측벽에 대향하고 상기 제1 방향으로 연장하는 제2 측벽을 포함하고, 상기 제1 저농도 도핑 영역, 상기 제2 고농도 도핑 영역, 및 상기 제3 저농도 도핑 영역은, 상기 제1 측벽에 인접하게 위치하고, 상기 제1 고농도 도핑 영역, 상기 제2 저농도 도핑 영역, 및 제3 고농도 도핑 영역은, 상기 제2 측벽에 인접하게 위치하는 것을 포함할 수 있다.
본 발명의 실시 예에 따르면, 핀 형태의 활성 패턴은, 게이트 전극에 의해 정의되는 채널 영역을 포함하되, 상기 채널 영역은, 활성 패턴의 제1 측벽에 인접한 저농도 도핑 영역, 및 상기 활성 패턴의 제2 측벽에 인접한 고농도 도핑 영역을 포함한다. 이로 인해, 본 발명의 실시 예에 따른 핀 전계 효과 트랜지스터는 2개의 문턱 전압을 가지고, 멀티비트로 동작될 수 있다.
또한, 복수의 게이트 전극들에 의해 정의되는 채널 영역들은, 서로 교대로 배열된 고농도 도핑 영역 및 저농도 도핑 영역을 가질 수 있다. 이로 인해, 인접한 셀들 사이의 간섭이 최소화되어, 고신뢰성의 핀 전계 효과 트랜지스터가 제공될 수 있다.
도 1은 본 발명의 제1 실시 예에 따른 핀 전계 효과 트랜지스를 설명하기 위한 사시도이다.
도 2는 도 1의 S-S'에 대한 단면도이다.
도 3은 본 발명의 제2 실시 예에 따른 핀 전계 효과 트랜지스터를 설명하기 위한 사시도이다.
도 4는 도 3의 A-A', B-B', 및 C-C'에 대한 단면도들이다.
도 5는 본 발명이 제3 실시 예에 따른 핀 전계 효과 트랜지스터를 설명하기 위한 도면이다.
도 6은 본 발명의 제4 실시 예에 따른 핀 전계 효과 트랜지스터를 설명하기 위한 도면이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명할 것이다. 그러나 본 발명의 기술적 사상은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화 될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
또한, 본 명세서의 다양한 실시 예 들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에 제 1 구성요소로 언급된 것이 다른 실시 예에서는 제 2 구성요소로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 또한, 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다.
명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 구성요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 구성요소 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 배제하는 것으로 이해되어서는 안 된다. 또한, 본 명세서에서 "연결"은 복수의 구성 요소를 간접적으로 연결하는 것, 및 직접적으로 연결하는 것을 모두 포함하는 의미로 사용된다.
또한, 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다.
도 1은 본 발명의 제1 실시 예에 따른 핀 전계 효과 트랜지스를 설명하기 위한 사시도이고, 도 2는 도 1의 S-S'에 대한 단면도이다.
도 1 및 도 2를 참조하면, 기판(100) 상에 제1 방향으로 연장하는 핀(fin) 형태의 활성 패턴(110, active pattern))이 배치된다. 상기 제1 방향은, 도 1에서 X 축 방향일 수 있다. 상기 활성 패턴(110)은, 상기 기판(100)으로부터 돌출될 수 있다. 상기 활성 패턴(110) 및 상기 기판(100)을 별개의 구성으로 설명되지만, 상기 활성 패턴(110)은 상기 기판(100)의 일부분일 수 있다. 상기 기판(100)은, 실리콘(Si) 기판, 화합물 반도체 기판(예를 들어, GaAs, AlGaAs, InGaAsP 등) 등일 수 있다.
상기 기판(100) 상에 소자 분리막(120)이 배치될 수 있다. 상기 활성 패턴(110)은 상기 소자 분리막(120)을 관통하여, 위로(도 1에서, Z 축 방향)으로 돌출될 수 있다.
상기 활성 패턴(110) 및 상기 소자 분리막(102) 상에 게이트 전극(120)이 배치될 수 있다. 상기 게이트 전극(120)은, 상기 제1 방향(도 1에서, X축 방향)으로 연장하는 상기 활성 패턴(110)을 제2 방향으로 가로질 수 있다. 상기 제2 방향은 상기 제1 방향과 교차하는 방향(도 1에서, Y 축 방향)일 수 있다.
상기 게이트 전극(120) 및 상기 활성 패턴(110) 사이에 게이트 절연막(130)이 배치될 수 있다. 상기 게이트 절연막(130)은, 절연 물질(예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘산질화물, 금속산화물 등)으로 형성될 수 있다.
상기 활성 패턴(110)은 상기 제1 방향 및 상기 제2 방향에 직각인 제3 방향(도 1에서 Z 축 방향)으로 연장하는 제1 측벽(110a) 및 제2 측벽(110b)을 포함할 수 있다. 상기 제1 측벽(110a) 및 상기 제2 측벽(110b)은 상기 게이트 절연막(130)과 접촉될 수 있다. 상기 제1 측벽(110a) 및 상기 제2 측벽(110b)은 서로 마주볼(facing) 수 있다.
상기 활성 패턴(110)은, 상기 게이트 전극(120)에 인가되는 전압에 의해 정의되는 채널 영역을 포함할 수 있다. 상기 채널 영역은, 상기 게이트 전극(120)과 중첩(overlap)되는 상기 활성 패턴(110)의 일부분에 정의될 수 있다.
상기 채널 영역은, 제1 도핑 농도로 도핑된 저농도 도핑 영역(120a), 상기 제1 도핑 농도보다 높은 제2 도핑 농도로 도핑된 고농도 도핑 영역(120b), 및 상기 제1 및 제2 도핑 농도보다 낮은 도핑 농도를 갖는 중간 영역(120c, intermediate region)을 포함할 수 있다. 상기 저농도 도핑 영역(120a) 및 상기 고농도 도핑 영역(120b)은, 상기 제1 측벽(110a) 및 상기 제2 측벽(110b)에 각각 인접하게 배치될 수 있다. 상기 중간 영역(120c)은, 상기 저농도 도핑 영역(120a) 및 상기 고농도 도핑 영역(120b) 사이에 위치할 수 있다. 일 실시 예에 따르면, 도 2에 도시된 바와 달리, 상기 중간 영역(120c)은 생략될 수 있다.
일 실시 예에 따르면, 상기 저농도 도핑 영역(120a) 및 상기 고농도 도핑 영역(120b)을 갖는, 상기 채널 영역은, 포토리소그래피 공정으로 형성될 수 있다. 예를 들어, 상기 채널 영역을 형성하는 단계는, 상기 활성 영역(110)의 제1 측벽(110a)에 인접한 일부분 상에 제1 물질막을 형성하는 단계, 상기 제1 물질막을 도핑 방지막으로 사용하여, 상기 제2 측벽(110b)에 인접한 일부분에 도펀트로 도핑하는 단계, 및 상기 제1 물질막을 제거하는 단계, 도펀트로 상기 활성 영역(110)을 도핑하는 단계를 포함할 수 있다.
상기 채널 영역의 상기 저농도 도핑 영역(120a) 및 상기 고농도 도핑 영역(120b)은, 서로 다른 문턱 전압을 가질 수 있다. 이로 인해, 하나의 셀(cell)이 4가지 상태의 드레인 전류 분포를 가질 수 있고, 이에 따라 멀티 비트(2-bit) 동작이 가능한 핀 전계 효과 트랜지스터 제공될 수 있다.
예를 들어, 서로 다른 두 개의 문턱전압 중 작은 값을 Vth1라 하고 큰 값을 Vth2라고 하면, Vth1과 Vth2 사이의 특정 구동전압을 가했을 때 드레인 전류를 I1이라고 정의한다. Vth2 와 드레인 전류가 수렴하는 전압인 Vsat 사이의 특정 구동전압에서 흐르는 드레인 전류를 I2로 정의하고, 드레인 전류의 수렴 값을 Ion으로 정의한다. 본 발명의 실시 예에 따른 핀 전계 효과 트랜지스터의 드레인 전류를 센싱하여 I1보다 작은 경우 00, 상기 드레인 전류가 I1보다 크고 I2보다 작은 상태일 때를 01, 상기 드레인 전류 값이 I2보다 크고 Ion 보다 작은 상태를 10, 상기 드레인 전류 값이 Ion이 되면 그 상태를 11로 정의될 수 있다. 이와 같은 구동 방식으로 4가지 드레인 전류 분포를 갖는 2-bit의 멀티 비트 동작이 가능한 핀 전계 효과 트랜지스터가 제공될 수 있다.
상기 제1 방향(도 1에서, X축 방향)으로 복수의 게이트 전극들이 더 제공되는 경우, 상기 고농도 도핑 영역 및 상기 저농도 도핑 영역은 서로 교대로(alternating) 배치될 수 있다. 이를, 도 3 및 도 4를 참조하여 설명한다.
도 3은 본 발명의 제2 실시 예에 따른 핀 전계 효과 트랜지스터를 설명하기 위한 사시도이고, 도 4는 도 3의 A-A', B-B', 및 C-C'에 대한 단면도들이다.
도 3 및 도 4를 참조하면, 도 1을 참조하여 설명된 제1 방향(도 3에서, X축 방향)으로 연장하는 상기 활성 패턴(110) 상에, 제1 내지 제3 게이트 전극들(121, 122, 123)이 상기 제1 방향으로 배열될 수 있다.
상기 제1 내지 제3 게이트 전극들(121, 122, 123)에 의해, 상기 활성 패턴(110) 내에 제1 내지 제3 채널 영역들이 각각 정의될 수 있다. 상기 제1 내지 제3 채널 영역들은, 상기 제1 내지 제3 게이트 전극들(121, 122, 123)과 중첩되는 상기 활성 패턴(110)의 일부분들에 정의될 수 있다.
상기 제1 내지 제3 채널 영역들의 각각은, 저농도 도핑 영역 및 고농도 도핑 영역을 가질 수 있다. 상기 저농도 도핑 영역들 및 상기 고농도 도핑 영역들은, 상기 제1 방향(도 3에서 X 축 방향)으로 서로 교대로 배열되어, 상기 제1 내지 제3 채널 영역들 사이에 간섭이 최소화될 수 있다.
구체적으로, 상기 제1 채널 영역은, 제1 도핑 농도로 도핑된 제1 저농도 도핑 영역(121a), 및 상기 제1 도핑 농도보다 높은 제2 도핑 농도로 도핑된 제1 고농도 도핑 영역(121b)을 포함할 수 있다. 상기 제2 채널 영역은, 상기 제1 도핑 농도로 도핑된 제2 저농도 도핑 영역(122a), 및 상기 제2 도핑 농도로 도핑된 제2 고농도 도핑 영역(122b)을 포함할 수 있다. 상기 제3 채널 영역은, 상기 제1 도핑 농도로 도핑된 제3 저농도 도핑 영역(123a), 및 상기 제2 도핑 농도로 도핑된 제3 고농도 도핑 영역(123b)을 포함할 수 있다.
상기 제1 저농도 도핑 영역(121a), 상기 제2 고농도 도핑 영역(122b), 및 상기 제3 저농도 도핑 영역(123a)은, 상기 제1 측벽(110a)에 인접하게 위치할 수 있다. 다시 말하면, 상기 제1 저농도 도핑 영역(121a), 상기 제2 고농도 도핑 영역(122b), 및 상기 제3 저농도 도핑 영역(123a)은, 상기 활성 패턴(110)이 연장하는 상기 제1 방향(도 3에서 X축 방향)으로, 배열될 수 있다. 상기 제1 고농도 도핑 영역(121b), 상기 제2 저농도 도핑 영역(122a), 및 상기 제3 고농도 도핑 영역(123a)은 상기 제2 측벽(110b)에 인접하게 배치될 수 있다. 다시 말하면, 상기 제1 고농도 도핑 영역(121b), 상기 제2 저농도 도핑 영역(122a), 및 상기 제3 고농도 도핑 영역(123a)은, 상기 활성 패턴(110)이 연장하는 상기 제1 방향(도 3에서 X축 방향)으로, 배열될 수 있다. 이에 따라, 상기 제1 방향으로 배열된 상기 제1 저농도 도핑 영역(121a), 상기 제2 고농도 도핑 영역(122b), 및 상기 제3 저농도 도핑 영역(123a)과, 상기 제1 방향으로 배열된 상기 제1 고농도 도핑 영역(121b), 상기 제2 저농도 도핑 영역(122a), 및 상기 제3 고농도 도핑 영역(123a)은, 상기 제2 방향(도 3에서 Y 축 방향)으로 서로 이격될 수 있다.
상기 제1 저농도 도핑 영역(121a) 및 상기 제2 저농도 도핑 영역(122a)은, 상기 활성 패턴(110) 내에서 상기 제1 방향(도 3에서 X축 방향) 및 상기 제2 방향(도 3에서 Y축 방향)으로 이격될 수 있다. 상기 제3 저농도 도핑 영역(123a)은 상기 제2 저농도 도핑 영역(122a)과 상기 활성 패턴(110) 내에서 상기 제1 방향 및 상기 제2 방향으로 이격될 수 있다.
상기 제1 고농도 도핑 영역(121b) 및 상기 제2 고농도 도핑 영역(122b)은, 상기 활성 패턴(110) 내에서 상기 제1 방향 및 상기 제2 방향으로 이격될 수 있다. 상기 제3 고농도 도핑 영역(123b)은, 상기 제2 고농도 도핑 영역(122b)과 상기 활성 패턴(110) 내에서 상기 제1 방향 및 상기 제2 방향으로 이격될 수 있다.
도 1에서, 상기 활성 패턴(110)이 상기 소자 분리막(102)을 관통하여 상기 기판(100)으로부터 돌출되는 것으로 설명되었지만, 본 발명의 제3 실시 예에 따르면, 활성 패턴이 소자 분리막 상에 배치될 수 있다. 본 발명의 제3 실시 예에 따른 핀 전계 효과 트랜지스터와 본 발명의 제1 실시 예에 따른 핀 전계 효과 트랜지스터의 차이점이 도 5를 참조하여 설명되며, 본 발명의 제1 실시 예에 따른 핀 전계 효과 트랜지스터와 동일한 부분은 설명이 생략된다.
도 5는 본 발명이 제3 실시 예에 따른 핀 전계 효과 트랜지스터를 설명하기 위한 도면이다.
도 5를 참조하면, 도 1 및 도 2를 참조하여 설명된 본 발명의 제1 실시 예에 따른 핀 전계 효과 트랜지스터와 달리, 소자 분리막(104) 상에 활성 패턴(110)이 배치될 수 있다. 이 경우, 상기 활성 패턴(110)은 상기 기판(100)의 일부분을 구성하지 않는다. 상기 활성 패턴(110)은, 상기 소자 분리막(104) 상에 반도체 막을 형성한 후, 상기 반도체 막을 식각하여 형성될 수 있다.
도 5를 참조하여 설명된 본 발명의 제3 실시 예에 따른 핀 전계 효과 트랜지스터에서, 도 3 및 도 4를 참조하여 설명된 것과 같이, 복수의 게이트 전극들이 제공되는 경우, 저농도 도핑 영역 및 고농도 도핑 영역이 서로 교대로 배열될 수 있다. 본 발명의 제4 실시 예에 따른 핀 전계 효과 트랜지스터와 본 발명의 제3 실시 예에 따른 핀 전계 효과 트랜지스터의 차이점이 도 6을 참조하여 설명되며, 본 발명의 제3 실시 예에 따른 핀 전계 효과 트랜지스터와 동일한 부분은 설명이 생략된다.
도 6은 본 발명의 제4 실시 예에 따른 핀 전계 효과 트랜지스터를 설명하기 위한 도면이다.
도 6을 참조하면, 도 3 및 도 4를 참조하여 설명된 본 발명의 제2 실시 예에 따른 핀 전계 효과 트랜지스터와 달리, 도 5를 참조하여 설명된 것과 같이, 상기 소자 분리막(104) 상에 활성 패턴(110)이 배치될 수 있다.
상기 활성 패턴(110) 및 상기 소자 분리막(104) 상에 복수의 게이트 전극들(121, 122, 123)에 배치되고, 상기 복수의 게이트 전극들(121, 122, 123)에 의해 정의되는 복수의 채널 영역들의 각각은, 도 3 및 도4를 참조하여 설명된 것과 같이, 고농도 도핑 영역 및 저농도 도핑 영역을 포함할 수 있다.
이상, 본 발명을 바람직한 실시 예를 사용하여 상세히 설명하였으나, 본 발명의 범위는 특정 실시 예에 한정되는 것은 아니며, 첨부된 특허청구범위에 의하여 해석되어야 할 것이다. 또한, 이 기술분야에서 통상의 지식을 습득한 자라면, 본 발명의 범위에서 벗어나지 않으면서도 많은 수정과 변형이 가능함을 이해하여야 할 것이다.
본 발명의 실시 예에 따른 핀 전계효과 트랜지스터는, 메모리 소자를 포함하는 다양한 전자 소자, 광전 소자, 및 정보 저장 매체에 사용될 수 있다.

Claims (7)

  1. 기판으로부터 돌출되고, 제1 방향으로 연장하는 핀(fin) 형태의 활성 패턴;
    상기 활성 패턴을 가로지르는 제2 방향으로 연장하는 게이트 전극; 및
    상기 게이트 전극과 상기 활성 패턴 사이의 게이트 절연막을 포함하되,
    상기 활성 패턴은, 상기 게이트 전극에 의해 정의되는 채널 영역을 포함하되, 상기 채널 영역은, 제1 도핑 농도로 도핑된 저농도 도핑 영역, 및 상기 제1 도핑 농도보다 높은 제2 도핑 농도로 도핑된 고농도 도핑 영역을 포함하는 핀 전계 효과 트랜지스터.
  2. 제1 항에 있어서,
    상기 활성 패턴은, 상기 제1 방향으로 연장하는 제1 측벽, 및 상기 제2 측벽에 대향하고 상기 제1 방향으로 연장하는 제2 측벽을 포함하고,
    상기 저농도 도핑 영역은 상기 제1 측벽에 인접하게 위치하고,
    상기 고농도 도핑 영역은 상기 제2 측벽에 인접하게 위치하는 것을 포함하는 핀 전계 효과 트랜지스터.
  3. 제1 항에 있어서,
    상기 활성 패턴은, 상기 저농도 도핑 영역 및 상기 고농도 도핑 영역 사이에 위치하고, 상기 제1 도핑 농도 및 상기 제2 도핑 농도보다 낮은 도핑 농도를 갖는 중간 영역(intermediate region)을 포함하는 핀 전계 효과 트랜지스터.
  4. 제1 항에 있어서,
    상기 게이트 전극은, 서로 인접하되, 상기 제1 방향으로 이격된, 제1 게이트 전극 및 제2 게이트 전극을 포함하고,
    상기 활성 패턴은, 상기 제1 및 제2 게이트 전극에 의해 각각 정의되는, 제1 채널 영역 및 제2 채널 영역을 포함하고,
    상기 제1 채널 영역은, 상기 제1 도핑 농도로 도핑된 제1 저농도 도핑 영역, 및 상기 제2 도핑 농도로 도핑된 제1 고농도 도핑 영역을 포함하고,
    상기 제2 채널 영역은, 상기 제1 도핑 농도로 도핑된 제2 저농도 도핑 영역, 및 상기 제2 도핑 농도로 도핑된 제2 고농도 도핑 영역을 포함하고,
    상기 제1 저농도 도핑 영역 및 상기 제2 저농도 도핑 영역은, 상기 활성 패턴 내에서 상기 제1 방향 및 상기 제2 방향으로 이격되고,
    상기 제1 고농도 도핑 영역 및 상기 제2 고농도 도핑 영역은, 상기 활성 패턴 내에서 상기 제1 방향 및 상기 제2 방향으로 이격되는 것을 포함하는 핀 전계 효과 트랜지스터.
  5. 제4 항에 있어서,
    상기 활성 패턴은, 상기 제1 방향으로 연장하는 제1 측벽, 및 상기 제2 측벽에 대향하고 상기 제1 방향으로 연장하는 제2 측벽을 포함하고,
    상기 제1 저농도 도핑 영역 및 상기 제2 고농도 도핑 영역은, 상기 제1 측벽에 인접하게 위치하고,
    상기 제1 고농도 도핑 영역 및 상기 제2 저농도 도핑 영역은, 상기 제2 측벽에 인접하게 위치하는 것을 포함하는 핀 전계 효과 트랜지스터.
  6. 제4 항에 있어서,
    상기 게이트 전극은, 상기 제2 게이트 전극을 사이에 두고, 상기 제1 게이트 전극과 상기 제1 방향으로 이격된, 제3 게이트 전극을 더 포함하고,
    상기 활성 패턴은, 상기 제3 게이트 전극에 의해 정의되는 제3 채널 영역을 더 포함하되,
    상기 제3 채널 영역은, 상기 제1 도핑 농도로 도핑된 제3 저농도 도핑 영역, 및 상기 제2 도핑 농도로 도핑된 제3 고농도 도핑 영역을 포함하고,
    상기 제3 저농도 도핑 영역은, 상기 제2 저농도 도핑 영역과 상기 제1 방향 및 상기 제2 방향으로 이격되고,
    상기 제3 고농도 도핑 영역은, 상기 제2 고농도 도핑 영역과 상기 제1 방향 및 상기 제2 방향으로 이격되는 것을 포함하는 핀 전계 효과 트랜지스터.
  7. 제6 항에 있어서,
    상기 활성 패턴은, 상기 제1 방향으로 연장하는 제1 측벽, 및 상기 제2 측벽에 대향하고 상기 제1 방향으로 연장하는 제2 측벽을 포함하고,
    상기 제1 저농도 도핑 영역, 상기 제2 고농도 도핑 영역, 및 상기 제3 저농도 도핑 영역은, 상기 제1 측벽에 인접하게 위치하고,
    상기 제1 고농도 도핑 영역, 상기 제2 저농도 도핑 영역, 및 제3 고농도 도핑 영역은, 상기 제2 측벽에 인접하게 위치하는 것을 포함하는 핀 전계 효과 트랜지스터.
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