WO2016002801A1 - 半導体積層構造体及び半導体素子 - Google Patents

半導体積層構造体及び半導体素子 Download PDF

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semiconductor
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慎九郎 佐藤
嘉克 森島
佳弘 山下
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Tamura Corp
Koha Co Ltd
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Koha Co Ltd
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    • H10H20/825—Materials of the light-emitting regions comprising only Group III-V materials, e.g. GaP containing nitrogen, e.g. GaN

Definitions

  • the present invention relates to a semiconductor multilayer structure and a semiconductor element.
  • Patent Document 1 As a conventional light-emitting element, one formed by growing a crystal film on a surface of a translucent substrate on which a concavo-convex pattern is formed is known (for example, see Patent Document 1).
  • Patent Document 1 a GaN-based semiconductor layer is grown on the surface of the sapphire substrate on which the concavo-convex pattern is formed.
  • the concavo-convex pattern of the sapphire substrate of Patent Document 1 is emitted from the light emitting layer in the GaN-based semiconductor layer due to the difference in refractive index between the sapphire substrate and the GaN-based semiconductor layer at the interface between the sapphire substrate and the GaN-based semiconductor layer. It has a function of suppressing reflection of emitted light. By suppressing such reflection, absorption of reflected light by the light emitting layer and attenuation due to multiple reflection of reflected light can be reduced, and the light extraction efficiency of the light emitting element can be improved.
  • the GaN-based semiconductor layer grows also from the side wall of the processed portion.
  • a crystal having a c-axis in the vertical direction of the substrate and a crystal having a c-axis other than the vertical direction are mixed, and the GaN-based semiconductor layer becomes polycrystalline.
  • the quality of the nitride semiconductor layer is remarkably deteriorated (see, for example, Patent Document 2).
  • the present invention has been made in view of such circumstances, and an object of the present invention is to provide a semiconductor laminated structure having a nitride semiconductor layer having high quality on the gallium oxide substrate and high uniformity in the plane. And a semiconductor element including the semiconductor multilayer structure.
  • One embodiment of the present invention provides a semiconductor stacked structure according to [1] to [5] in order to achieve the above object.
  • the Ga 2 O 3 is formed so as to contact with the upper surface part on the substrate, the dielectric difference in refractive index between the Ga 2 O 3 substrate is 0.15 or less
  • a buffer layer made of a GaN crystal so as to be in contact with the remaining upper surface of the Ga 2 O 3 substrate that is not covered with the dielectric layer, and the buffer layer on the Ga 2 O 3 substrate.
  • another aspect of the present invention provides the semiconductor device according to [6].
  • a semiconductor device comprising the semiconductor multilayer structure according to any one of [1] to [5] above.
  • a nitride semiconductor layer having high quality and high in-plane uniformity that can comprehensively improve device characteristics determined by reliability, leakage current, temperature characteristics, light emission efficiency, and the like. It is possible to provide a semiconductor stacked structure having the semiconductor stack and a semiconductor element including the semiconductor stacked structure.
  • FIG. 1 is a vertical sectional view of a semiconductor multilayer structure (first embodiment).
  • Figure 2 is a conceptual diagram showing the orientation relationship between the ⁇ -Ga 2 O 3 and the unit cell of the crystal, ⁇ -Ga 2 O 3 principal surface of the substrate (the first embodiment).
  • FIG. 3A is a schematic diagram showing the relationship between the offset angle ⁇ s of the main surface of the Ga 2 O 3 substrate and the inclination angle ⁇ of the main surface of the nitride semiconductor layer (first embodiment).
  • FIG. 3B is a schematic diagram showing the relationship between the offset angle ⁇ s of the main surface of the Ga 2 O 3 substrate and the inclination angle ⁇ of the main surface of the nitride semiconductor layer (first embodiment).
  • FIG. 3A is a schematic diagram showing the relationship between the offset angle ⁇ s of the main surface of the Ga 2 O 3 substrate and the inclination angle ⁇ of the main surface of the nitride semiconductor layer (first embodiment).
  • FIG. 3B is a schematic diagram showing the
  • FIG. 3C is a schematic diagram illustrating a relationship between an offset angle ⁇ s of the main surface of the Ga 2 O 3 substrate and an inclination angle ⁇ of the main surface of the nitride semiconductor layer (first embodiment).
  • FIG. 4A is a vertical cross-sectional view illustrating a manufacturing process of a semiconductor stacked structure (first embodiment).
  • FIG. 4B is a vertical cross-sectional view illustrating the manufacturing process of the semiconductor stacked structure (first embodiment).
  • FIG. 4C is a vertical cross-sectional view illustrating the manufacturing process of the semiconductor stacked structure (first embodiment).
  • FIG. 4D is a vertical cross-sectional view illustrating the manufacturing process of the semiconductor stacked structure (first embodiment).
  • FIG. 4E is a vertical cross-sectional view illustrating the manufacturing process of the semiconductor stacked structure (first embodiment).
  • FIG. 5A is a graph showing variation in crystal quality of a nitride semiconductor layer for each semiconductor stacked structure (first embodiment).
  • FIG. 5B is a graph showing variation in crystal quality of the nitride semiconductor layer for each semiconductor stacked structure (first embodiment).
  • FIG. 6 is a graph showing variations in dislocation density for each semiconductor stacked structure (first embodiment).
  • FIG. 7 is a vertical sectional view of a semiconductor laminated structure in which electrodes for measuring current-voltage characteristics are connected (first embodiment).
  • FIG. 8A is a graph showing the current density-voltage characteristic in the vertical direction of the semiconductor multilayer structure (first embodiment).
  • FIG. 8B is a graph showing the current density-voltage characteristics in the vertical direction of the semiconductor stacked structure (first embodiment).
  • FIG. 9 is a graph showing an example of the relationship between the material of the dielectric layer and the light extraction efficiency of the light emitting element obtained by optical simulation (first embodiment).
  • FIG. 10A is a graph showing variation in crystal quality of a nitride semiconductor layer for each semiconductor stacked structure (first embodiment).
  • FIG. 10B is a graph showing variation in crystal quality of the nitride semiconductor layer for each semiconductor stacked structure (first embodiment).
  • FIG. 11 is a graph showing variation in ⁇ for each semiconductor stacked structure (first embodiment).
  • FIG. 12A is a photograph showing the state of the main surface of the nitride semiconductor layer when the inclination angle ⁇ of the main surface of the nitride semiconductor layer is 0.14 ° (first embodiment).
  • FIG. 12B is a photograph showing the state of the main surface of the nitride semiconductor layer when the inclination angle ⁇ of the main surface of the nitride semiconductor layer is 0.25 ° (first embodiment).
  • FIG. 12C is a photograph showing the state of the main surface of the nitride semiconductor layer when the inclination angle ⁇ of the main surface of the nitride semiconductor layer is 0.45 ° (first embodiment).
  • FIG. 12A is a photograph showing the state of the main surface of the nitride semiconductor layer when the inclination angle ⁇ of the main surface of the nitride semiconductor layer is 0.14 ° (first embodiment).
  • FIG. 12B is a photograph showing the state of the main surface of the nitride semiconductor layer when the inclination angle
  • FIG. 12D is a photograph showing the state of the main surface of the nitride semiconductor layer when the inclination angle ⁇ of the main surface of the nitride semiconductor layer is 0.63 ° (first embodiment).
  • FIG. 13A is a photograph showing the state of the main surface of a nitride semiconductor layer when a GaN buffer layer is used (first embodiment).
  • FIG. 13B is a photograph showing the state of the main surface of the nitride semiconductor layer when an AlN buffer layer is used (first embodiment).
  • FIG. 14 is a vertical sectional view of a vertical LED (second embodiment).
  • FIG. 15 is a vertical sectional view of a vertical FET (third embodiment).
  • FIG. 16 is a vertical sectional view of a vertical FET (fourth embodiment).
  • FIG. 17 is a vertical sectional view of a vertical FET (fifth embodiment).
  • FIG. 18 is a vertical sectional view of a vertical FET (sixth embodiment).
  • FIG. 19 is a vertical sectional view of an HBT (seventh embodiment).
  • FIG. 20 is a vertical sectional view of an SBD (eighth embodiment).
  • the Ga 2 O 3 substrate 2 is made of ⁇ -Ga 2 O 3 single crystal.
  • the upper surface of the Ga 2 O 3 substrate 2 is a flat surface without unevenness, and can serve as a foundation for the growth of high-quality nitride semiconductor crystals (101), ( ⁇ 201), (310), (3 A plane having a plane orientation of ⁇ 10), (100), etc.
  • the refractive index of the Ga 2 O 3 substrate 2 is approximately 1.9.
  • FIG. 2 is a conceptual diagram showing the orientation relationship between the unit cell of ⁇ -Ga 2 O 3 crystal and the main surface 2 a of the ⁇ -Ga 2 O 3 substrate 2.
  • ⁇ s represents an offset angle in the [102] direction from the ( ⁇ 201) plane.
  • the offset angle from the ( ⁇ 201) plane in the [010] direction is 0 °.
  • a unit cell 2b in FIG. 2 is a unit cell of ⁇ -Ga 2 O 3 crystal.
  • a 0 , b 0 , and c 0 represent axis lengths in the [100] direction, [010] direction, and [001] direction, respectively.
  • the main surface 2a of the Ga 2 O 3 substrate 2 is a surface inclined with an offset angle ⁇ s in the [102] direction with respect to the ( ⁇ 201) plane, ie, the normal vector is based on the normal vector of the ( ⁇ 201) plane.
  • the surface is inclined at an offset angle ⁇ s in the [102] direction.
  • the offset angle ⁇ s is preferably ⁇ 0.4 ° or more and 0.2 ° or less, and more preferably ⁇ 0.2 ° or more and 0.0 ° or less.
  • the dielectric layer 3 is made of, for example, a SiN layer containing SiN as a main component, and has a refractive index difference of 0.15 or less with respect to the Ga 2 O 3 substrate 2.
  • the refractive index of the Ga 2 O 3 substrate 2 is 1.9, for example, the refractive index of the dielectric layer 3 is 1.75 or more and 2.05 or less.
  • the pattern shape of the dielectric layer 3 is, for example, a mesa pattern, a recess pattern, a line and space pattern, or the like.
  • Refractive index of the dielectric layer 3 is closer to the refractive index of the Ga 2 O 3 substrate 2, to suppress the total reflection at the interface of Ga 2 O 3 substrate 2 and the dielectric layer 3, the efficiency of the light from the light-emitting layer Can be taken out.
  • the dielectric layer 3 is a SiN layer, elements other than Si and N such as O may be included for adjusting the refractive index.
  • the refractive index of the dielectric layer 3 is adjusted by controlling the formation conditions such as the film formation temperature of the dielectric layer 3, and the difference between the refractive index of the dielectric layer 3 and the refractive index of the Ga 2 O 3 substrate 2 is adjusted. Can be made smaller.
  • the GaN buffer layer 4 is made of a GaN crystal and may contain a conductivity type impurity such as Si.
  • the nitride semiconductor layer 5 Crystal quality can be increased.
  • the nitride semiconductor layer 5 may have a multilayer structure in which a plurality of layers made of different nitride semiconductor crystals are stacked.
  • the light emitting layer and the clad layer sandwiching the light emitting layer can be constituted by the nitride semiconductor layer 5.
  • the Ga 2 O 3 substrate 2 and the nitride semiconductor layer 5 may include a conductive impurity such as Si or Sn.
  • FIG. 3A to 3C are schematic diagrams showing the relationship between the offset angle ⁇ s of the main surface 2a of the Ga 2 O 3 substrate 2 and the inclination angle ⁇ of the main surface 5a of the nitride semiconductor layer 5.
  • FIG. 3A to 3C are planes parallel to the [102] direction, which are orthogonal to the ( ⁇ 201) plane of the Ga 2 O 3 substrate 2.
  • the main surface 5a of the nitride semiconductor layer 5 has a predetermined inclination angle ⁇ . Tilted from the (001) plane.
  • the inclination angle ⁇ of the main surface 5a of the nitride semiconductor layer 5 is made closer to 0 ° by providing the main surface 2a of the Ga 2 O 3 substrate 2 with an appropriate offset angle ⁇ s. Can do. Thereby, the surface roughness of main surface 5a of nitride semiconductor layer 5 can be effectively reduced.
  • the inclination angle ⁇ of the main surface 5a of the nitride semiconductor layer 5 is set to 0.
  • the offset angle ⁇ s of the main surface 2a of the Ga 2 O 3 substrate 2 is ⁇ 0.2 ° or more and 0.0 ° or less.
  • the inclination angle ⁇ of the main surface 5a of the nitride semiconductor layer 5 can be within a numerical range of ⁇ 0.2 ° to 0.2 ° which is closer to 0 °.
  • 4A to 4E are vertical cross-sectional views showing the manufacturing process of the semiconductor multilayer structure according to the first embodiment.
  • organic cleaning and SPM (Sulfuric acid / hydrogen peroxide mixture) cleaning are performed on the Ga 2 O 3 substrate 2 subjected to CMP (Chemical Mechanical Polishing).
  • the Ga 2 O 3 substrate 2 is transferred into the chamber of the plasma CVD apparatus.
  • a film-like dielectric layer 3 is formed on the Ga 2 O 3 substrate 2.
  • This film-like dielectric layer 3 is made of SiH 4 as a raw material of Si, NH 3 gas as a raw material of N, and N 2 gas as an atmospheric gas while maintaining the temperature in the chamber at 300 to 350 ° C. Is supplied into the chamber, and SiN is deposited on the Ga 2 O 3 substrate 2.
  • the dielectric layer 3 is a substantially uniform film having a thickness of about 1 ⁇ m.
  • the raw materials for each element are not limited to the above.
  • a resist pattern 6 is formed on the dielectric layer 3.
  • the pattern shape of the resist pattern 6 is, for example, a triangular lattice pattern with a dot diameter of 2 ⁇ m and a pitch of 4 ⁇ m.
  • the resist pattern 6 is formed by, for example, photolithography.
  • the dielectric layer 3 is etched with BHF (buffered hydrofluoric acid) using the resist pattern 6 as a mask, and the pattern of the resist pattern 6 is transferred to the dielectric layer 3.
  • BHF buffered hydrofluoric acid
  • the remaining resist pattern 6 is removed.
  • the surface of the structure composed of the Ga 2 O 3 substrate 2 and the dielectric layer 3 is cleaned by organic cleaning and SPM cleaning, and transported to the MOCVD apparatus.
  • GaN buffer layer 4 is formed by maintaining NH 3 as a raw material for N, trimethyl gallium (TMG) as a raw material for Ga, and maintaining the substrate surface temperature at around 500 ° C.
  • TMG trimethyl gallium
  • NH 3 gas as a raw material for N trimethylgallium (TMG) gas as a raw material for Ga
  • trimethylaluminum (TMA) gas as a raw material for Al trimethylindium (TMI) gas as a raw material for In are contained in the chamber.
  • the Al x Ga y In z N crystal which is a nitride semiconductor crystal, is selectively grown on the Ga 2 O 3 substrate 2 to form the nitride semiconductor layer 5. Thereby, the semiconductor multilayer structure 1 is obtained.
  • the nitride semiconductor crystal constituting the nitride semiconductor layer 5 grows from a region not covered by the dielectric layer 3 on the upper surface of the Ga 2 O 3 substrate 2 and does not grow from the dielectric layer 3.
  • the nitride semiconductor crystal grows selectively, and then grows in the lateral direction to cover the dielectric layer 3.
  • the dislocation density in the nitride semiconductor layer 5 is reduced, and the crystal quality is improved.
  • Such a crystal growth method using selective growth is called ELO (Epitaxial Lateral Overgrowth).
  • (Crystal quality) 5A and 5B are graphs showing variations in crystal quality of the nitride semiconductor layer 5 for each semiconductor stacked structure 1.
  • 5A shows the cumulative relative power distribution of the half width of the X-ray rocking curve in the (002) plane diffraction of the nitride semiconductor layer 5
  • FIG. 5B shows the X-ray rocking curve in the (101) plane diffraction of the nitride semiconductor layer 5.
  • the marks ⁇ plotted in FIGS. 5A and 5B represent the cumulative relative frequency distribution of the full width at half maximum of the X-ray rocking curve in the semiconductor multilayer structure 1 using the GaN buffer layer 4, and the marks ⁇ used the AlN buffer layer.
  • the cumulative relative frequency distribution of the half value width of the X-ray rocking curve in a semiconductor lamination structure is expressed.
  • 5A and 5B show that, when the GaN buffer layer 4 is used, the variation in the crystal quality of the nitride semiconductor layer 5 for each semiconductor stacked structure 1 does not change much as compared with the case where the AlN buffer layer is used. It shows that the crystal quality of the physical semiconductor layer 5 is improved.
  • the half width was 223 to 269 arcsec in (002) plane diffraction and 225 to 264 arcsec in (101) plane diffraction.
  • FIG. 6 is a graph showing variation in dislocation density for each semiconductor stacked structure.
  • the mark ⁇ plotted in FIG. 6 represents the cumulative relative frequency distribution of the dislocation density of the X-ray rocking curve in the semiconductor multilayer structure 1 using the GaN buffer layer 4, and the mark ⁇ represents the semiconductor multilayer using the AlN buffer layer. It represents the cumulative relative frequency distribution of the dislocation density of the structure.
  • the dislocation density was evaluated by using cathodoluminescence and counting the density of dark spots.
  • the dislocation density evaluation results can also be obtained by counting the density of etch pits obtained by TEM observation or chemical etching using KOH, NaOH, or the like.
  • FIG. 6 shows that in both the measurement results for the GaN buffer layer 4 and the AlN buffer layer, the crystal quality of the nitride semiconductor layer 5 varies from one semiconductor stack structure 1 to another and the dislocation density is almost the same. This value is comparable to that on the sapphire substrate, indicating that the crystal quality of the nitride semiconductor layer 5 is high.
  • the dislocation density when using the GaN buffer layer 4 was 1.52 ⁇ 10 8 to 2.14 ⁇ 10 8 / cm 2 .
  • FIG. 7 shows a state in which electrodes are connected to the Ga 2 O 3 substrate 2 and the nitride semiconductor layer 5 of the semiconductor multilayer structure 1.
  • FIG. 8A and 8B are graphs showing the current density-voltage characteristics in the vertical direction of the semiconductor multilayer structure 1.
  • the horizontal axis represents voltage (V)
  • the vertical axis represents current density (A / cm 2 ).
  • FIG. 8A shows the current density-voltage characteristic when the GaN buffer layer 4 is used
  • FIG. 8B shows the current density-voltage characteristic when the AlN buffer layer is used.
  • the plotted mark ⁇ represents the current density-voltage characteristic in the vertical direction of the semiconductor multilayer structure 1 without the dielectric layer 3, and the mark ⁇ represents the semiconductor multilayer structure with the dielectric layer. Represents the current density-voltage characteristics in the vertical direction.
  • the dielectric layer 3 is a SiN layer, it has been confirmed that the current density-voltage characteristics in the vertical direction (vertical direction) of the semiconductor multilayer structure 1 can be obtained particularly excellent.
  • the semiconductor laminated structure having the dielectric layer 3 that is the SiN layer is used to cause a specific current to flow more than the semiconductor laminated structure that does not have the dielectric layer that is the SiN layer.
  • the required voltage is small. This result indicates that the drive voltage can be reduced by providing the dielectric layer 3 which is a SiN layer.
  • FIG. 9 is a graph showing an example of the relationship between the material of the dielectric layer 3 and the light extraction efficiency of the light emitting element obtained by optical simulation.
  • the Ga 2 O 3 substrate 2 has a refractive index of 1.9
  • the dielectric layer 3 is composed of a mesa pattern having a diameter of 3 ⁇ m, a pitch of 6 ⁇ m, and a height of 1 ⁇ m, and light emitted from the light emitting layer.
  • the light extraction efficiency in FIG. 9 is standardized on the basis of the light extraction efficiency in the case where unevenness of the same shape is formed on the surface of the Ga 2 O 3 substrate 2 instead of the dielectric layer in the light emitting element.
  • this standard light extraction efficiency is that an n-type cladding layer, a light-emitting layer, a p-type cladding layer, and a contact layer with good crystal quality are formed on the Ga 2 O 3 substrate 2 having irregularities formed on the surface. This is the theoretical value when assumed.
  • FIG. 9 shows that when the SiN layer that satisfies the refractive index condition of the dielectric layer is used as the dielectric layer 3, the light extraction efficiency is the highest.
  • the light extraction efficiency is about 98.5% or more of the reference value.
  • FIG. 10A and 10B are graphs showing an in-plane distribution of the difference ⁇ between the offset angle ⁇ s of the main surface of the Ga 2 O 3 substrate 2 and the inclination angle ⁇ of the main surface of the nitride semiconductor layer 5. It is.
  • FIG. 10A shows the distribution of ⁇ when the GaN buffer layer 4 is used
  • FIG. 10B shows the distribution of ⁇ when the AlN buffer layer is used.
  • the horizontal axis in FIGS. 10A and 10B represents the position in the X direction or Y direction in the plane of the semiconductor multilayer structure 1.
  • the mark ⁇ plotted in FIGS. 10A and 10B represents a measured value on a line parallel to the [010] direction of the Ga 2 O 3 substrate 2 through the center in the plane of the semiconductor multilayer structure 1.
  • the mark ⁇ represents a measured value on a line parallel to the [102] direction of the Ga 2 O 3 substrate 2 through the center in the plane of the semiconductor multilayer structure 1.
  • the variation in ⁇ in the plane of the semiconductor multilayer structure 1 is smaller in both the [010] direction and the [102] direction when the AlN buffer layer is used.
  • the difference between the maximum value and the minimum value of ⁇ in the plane was 0.15 ° in the [010] direction and 0.07 ° in the [102] direction.
  • FIG. 11 is a graph showing variation in ⁇ in the [102] direction of the Ga 2 O 3 substrate 2 for each semiconductor multilayer structure 1.
  • the vertical axis represents the cumulative relative frequency distribution of ⁇ .
  • 11 represents the cumulative relative power distribution of ⁇ in the semiconductor multilayer structure 1 using the GaN buffer layer 4, and the mark ⁇ represents the cumulative ⁇ in the semiconductor multilayer structure using the AlN buffer layer. Represents a relative frequency distribution. Note that these values of ⁇ are measured at the center position in the plane.
  • FIG. 11 shows that when the GaN buffer layer 4 is used, the variation in ⁇ for each semiconductor multilayer structure 1 is smaller than when the AlN buffer layer is used.
  • the difference between the maximum value and the minimum value of ⁇ between the semiconductor stacked structures when the GaN buffer layer 4 was used was 0.12 °.
  • the inclination angle ⁇ of the main surface of the nitride semiconductor layer 5 in the [102] direction of the Ga 2 O 3 substrate 2 is 0.14 °, 0.25 °, 0.45 °, 0.63 °. 6 is a photograph showing the state of the main surface of nitride semiconductor layer 5 when.
  • step bunching appearing on the main surface of the nitride semiconductor layer 5 increases as the tilt angle ⁇ increases.
  • Step bunching is hardly confirmed on the main surface of the nitride semiconductor layer 5 shown in FIGS. 12A and 12B, but step bunching is clearly confirmed on the main surface of the nitride semiconductor layer 5 shown in FIGS. 12C and 12D. it can.
  • the step bunching can be clearly confirmed when the inclination angle ⁇ is larger than approximately 0.4 ° (smaller than ⁇ 0.4 °). Further, when the inclination angle ⁇ is approximately ⁇ 0.2 ° or more and 0.2 ° or less, it is presumed that the step bunching becomes smaller and the smooth surface is obtained as the observation with the optical microscope becomes difficult.
  • FIG. 13A is a photograph showing the state of the main surface of the nitride semiconductor layer 5 when the GaN buffer layer 4 is used
  • FIG. 13B is a photograph of the main surface of the nitride semiconductor layer when the AlN buffer layer is used. It is a photograph showing the state.
  • FIGS. 13A and 13B when the GaN buffer layer 4 is used, the hillock-like convex portions observed on the main surface of the nitride semiconductor layer 5 are greatly reduced as compared with the case where the AlN buffer layer is used. Is shown.
  • the hillock density of the main surface of the nitride semiconductor layer 5 is less than 1 per 1 cm 2 when the GaN buffer layer 4 is used, and 10 2 to 10 3 per 1 cm 2 when the AlN buffer layer is used. It was a piece.
  • the generation of hillocks is hardly affected by the inclination angle ⁇ of the main surface of the nitride semiconductor layer 5, but the surface flatness is improved more effectively by reducing the hillock density using the GaN buffer layer 4. can do.
  • the semiconductor multilayer structure 1 according to the first embodiment can be used for manufacturing various semiconductor elements. Below, vertical LED is demonstrated as an example of the semiconductor element.
  • FIG. 14 is a vertical sectional view of the vertical LED 10 according to the second embodiment.
  • the vertical LED 10 includes a Ga 2 O 3 substrate 2, a dielectric layer 3 and a GaN buffer layer 4 on the Ga 2 O 3 substrate 2, an n-type cladding layer 14 on the GaN buffer layer 4, and an n-type cladding layer 14.
  • the upper light emitting layer 15, the p-type cladding layer 16 on the light-emitting layer 15, the contact layer 17 on the p-type cladding layer 16, the p-type electrode 18 on the contact layer 17, and the GaN of the Ga 2 O 3 substrate 2 It has an n-type electrode 19 on the surface opposite to the buffer layer 4.
  • the side surface of the laminate composed of the dielectric layer 3, the GaN buffer layer 4, the n-type cladding layer 14, the light emitting layer 15, the p-type cladding layer 16, and the contact layer 17 is covered with the insulating film 20.
  • the n-type cladding layer 14 corresponds to the nitride semiconductor layer 5 constituting the semiconductor multilayer structure 1 of the first embodiment.
  • the thicknesses of the Ga 2 O 3 substrate 2, the dielectric layer 3, the GaN buffer layer 4, and the n-type cladding layer 14 are, for example, 400 ⁇ m, 1 ⁇ m, 48 nm, and 5 ⁇ m.
  • the light emitting layer 15 is composed of, for example, a three-layered multiple quantum well structure and a GaN crystal film having a thickness of 10 nm thereon.
  • Each multiple quantum well structure is composed of a GaN crystal film having a thickness of 6 nm and an InGaN crystal film having a thickness of 2 nm.
  • the light emitting layer 15 is formed by epitaxially growing each crystal film on the n-type cladding layer 14 at a growth temperature of 700 to 800 ° C., for example.
  • the p-type cladding layer 16 is, for example, a GaN crystal film having a thickness of 100 nm and containing Mg having a concentration of 5.0 ⁇ 10 19 / cm 3 .
  • the p-type cladding layer 16 is formed, for example, by epitaxially growing a GaN crystal containing Mg on the light emitting layer 15 at a growth temperature of 900 to 1050 ° C.
  • the contact layer 17 is, for example, a GaN crystal film having a thickness of 10 nm and containing Mg having a concentration of 1.5 ⁇ 10 20 / cm 3 .
  • the contact layer 17 is formed, for example, by epitaxially growing a GaN crystal containing Mg on the p-type cladding layer 16 at a growth temperature of 900 to 1050 ° C.
  • the n-type cladding layer 14, the light emitting layer 15, the p-type cladding layer 16, and the contact layer 17 TMG (trimethylgallium) gas as the Ga material, TMI (trimethylindium) gas as the In material, MtSiH 3 (monomethylsilane) gas can be used as the Si material, Cp 2 Mg (biscyclopentadienylmagnesium) gas can be used as the Mg material, and NH 3 (ammonia) gas can be used as the N material.
  • TMG trimethylgallium
  • TMI trimethylindium
  • MtSiH 3 (monomethylsilane) gas can be used as the Si material
  • Cp 2 Mg (biscyclopentadienylmagnesium) gas can be used as the Mg material
  • NH 3 (ammonia) gas can be used as the N material.
  • the insulating film 20 is made of an insulating material made of SiO 2 or the like, and is formed, for example, by sputtering.
  • the p-type electrode 18 and the n-type electrode 19 are electrodes that are in ohmic contact with the contact layer 17 and the Ga 2 O 3 substrate 2, respectively, and are formed by, for example, a vapor deposition apparatus.
  • the vertical LED 10 includes a dielectric layer 3, a GaN buffer layer 4, an n-type cladding layer 14, a light-emitting layer 15, a p-type cladding layer 16, a contact layer 17, and a p-type electrode on a Ga 2 O 3 substrate 2 in a wafer state. After the 18 and n-type electrodes 19 are formed, they are obtained by dicing them into, for example, a 300 ⁇ m square chip size.
  • the vertical LED 10 is, for example, an LED chip that extracts light from the Ga 2 O 3 substrate 2 side, and is mounted on a can-type stem using Ag paste.
  • the n-type cladding layer 14 of the vertical LED 10 is formed on the Ga 2 O 3 substrate 2 whose main surface is a surface inclined at a special offset angle, the surface roughness is small and the crystal quality is excellent. .
  • the light emitting layer 15, the p-type cladding layer 16, and the contact layer 17 formed by epitaxial crystal growth on the n-type cladding layer 14 having excellent crystal quality also have excellent crystal quality. For this reason, the LED element 10 is excellent in leak characteristics and reliability.
  • a dielectric layer structure made of SiN or the like is provided on a ⁇ -Ga 2 O 3 substrate whose principal surface is a plane inclined from the ( ⁇ 201) plane, and a buffer layer made of GaN crystals is provided.
  • hillocks with a narrow half-value width by X-ray rocking curve measurement low dislocation density, excellent electrical conductivity, excellent light extraction efficiency, small off-angle variation in the surface, and poor surface morphology.
  • the density of can be reduced.
  • the off-angle variation between wafers is small, and a nitride semiconductor layer with stable quality can be obtained.
  • nitride semiconductor layer By using such a nitride semiconductor layer, it is possible to produce a semiconductor device excellent in overall device characteristics determined by leakage current, reliability, temperature characteristics, light emission efficiency, and the like with a high yield.
  • FIG. 15 is a vertical sectional view of a vertical FET which is a semiconductor element according to the third embodiment.
  • the vertical FET 30 includes a semiconductor laminated structure 1 including a Ga 2 O 3 substrate 2, a dielectric layer 3, a GaN buffer layer 4, and a nitride semiconductor layer (n + -GaN layer) 5, and a nitride semiconductor layer 5.
  • a GaN-based vertical FET 31 formed on the surface (the upper surface in FIG. 15), a gate electrode 32 and a source electrode 33 formed on the GaN-based vertical FET 31, and the surface of the Ga 2 O 3 substrate 2 (FIG. 15 and the drain electrode 34 formed on the lower surface in FIG.
  • the vertical FET 30 is an example of a vertical FET that can be formed using the semiconductor multilayer structure 1.
  • FIG. 16 is a vertical sectional view of a vertical FET which is a semiconductor element according to the fourth embodiment.
  • the vertical FET 40 includes a semiconductor laminated structure 1 including a Ga 2 O 3 substrate 2, a dielectric layer 3, a GaN buffer layer 4, and a nitride semiconductor layer (n + -GaN layer) 5, and a nitride semiconductor layer 5.
  • a semiconductor laminated structure 1 including a Ga 2 O 3 substrate 2, a dielectric layer 3, a GaN buffer layer 4, and a nitride semiconductor layer (n + -GaN layer) 5, and a nitride semiconductor layer 5.
  • the p + -GaN layer 41 formed by introducing a p-type impurity, Al 0.2 Ga 0.8 N layer formed on the surface of the nitride semiconductor layer 5 (the upper surface in FIG.
  • a Si ion implanted region 43 formed by introducing n-type impurities such as Si into the Al 0.2 Ga 0.8 n layer 42, on the Al 0.2 Ga 0.8 n layer 42
  • the gate electrode 45 formed through the gate insulating film 44, the source electrode 46 connected to the Si ion implantation region 43 and the p + -GaN layer 41, and the surface of the Ga 2 O 3 substrate 2 (the lower side in FIG. 16)
  • the drain electrode 4 formed on the surface Including the door.
  • the thickness of the nitride semiconductor layer 5 is, for example, 5 ⁇ m, and the Si concentration is 1 ⁇ 10 18 / cm 3 .
  • the thickness of the p + -GaN layer 41 is, for example, 1 ⁇ m, and the concentration of the p-type impurity is 1 ⁇ 10 18 / cm 3 .
  • the Al 0.2 Ga 0.8 N layer 42 does not contain impurities and has a thickness of, for example, 30 nm.
  • the source electrode 46 is made of a laminate of, for example, a Ti film and an Al film.
  • the drain electrode 47 is made of a laminate of, for example, a Ti film and an Au film.
  • the gate electrode 45 is made of, for example, Al, and the gate insulating film 44 is made of, for example, SiO 2 .
  • the vertical FET 40 is an example of a vertical FET having a MIS gate structure that can be formed using the semiconductor multilayer structure 1.
  • FIG. 17 is a vertical sectional view of a vertical FET which is a semiconductor element according to the fifth embodiment.
  • the vertical FET 50 includes a semiconductor multilayer structure 1 including a Ga 2 O 3 substrate 2, a dielectric layer 3, a GaN buffer layer 4, and a nitride semiconductor layer (n ⁇ -GaN layer) 5, and a nitride semiconductor layer 5.
  • a gate electrode 55 formed on the Ga 0.8 n layer 54 is connected to the p + -GaN layer 51, n + -GaN layer 52, GaN layer 53, and Al 0.2 Ga 0.8 n layer 54
  • the thickness of the nitride semiconductor layer 5 is, for example, 5 ⁇ m, and the Si concentration is 1 ⁇ 10 16 / cm 3 .
  • the thickness of the p + -GaN layer 51 is, for example, 1 ⁇ m, and the concentration of the p-type impurity is 1 ⁇ 10 18 / cm 3 .
  • the thickness of the n + -GaN layer 52 is, for example, 200 nm, and the concentration of the n-type impurity is 1 ⁇ 10 18 / cm 3 .
  • the GaN layer 53 does not contain impurities and has a thickness of, for example, 100 nm.
  • the Al 0.2 Ga 0.8 N layer 54 does not contain impurities and has a thickness of, for example, 30 nm.
  • the source electrode 56 is made of a laminate of, for example, a Ti film and an Al film.
  • the drain electrode 57 is made of a laminate of, for example, a Ti film and an Au film.
  • the gate electrode 55 is made of, for example, a stacked body of a Ni film and an Au film.
  • the vertical FET 50 is an example of a vertical FET having a Schottky gate structure that can be formed using the semiconductor multilayer structure 1.
  • FIG. 18 is a vertical sectional view of a vertical FET which is a semiconductor element according to the sixth embodiment.
  • the vertical FET 60 includes a semiconductor multilayer structure 1 including a Ga 2 O 3 substrate 2, a dielectric layer 3, a GaN buffer layer 4, and a nitride semiconductor layer (n + -GaN layer) 5, and a nitride semiconductor layer 5. surface n formed (upper surface in FIG.
  • the thickness of the nitride semiconductor layer 5 is, for example, 5 ⁇ m, and the Si concentration is 1 ⁇ 10 18 / cm 3 .
  • the thickness of the flat portion of the n ⁇ -GaN layer 61 is, for example, 3 ⁇ m, and the concentration of the n-type impurity is 1 ⁇ 10 16 / cm 3 .
  • the source electrode 64 is made of, for example, WSi.
  • the drain electrode 65 is made of a laminate of, for example, a Ti film and an Al film.
  • the gate electrode 62 is made of, for example, PdSi.
  • the vertical FET 60 is an example of a vertical FET having a Schottky gate structure that can be formed using the semiconductor multilayer structure 1.
  • HBT heterojunction bipolar transistor
  • FIG. 19 is a vertical sectional view of an HBT that is a semiconductor element according to the seventh embodiment.
  • the HBT 70 includes a semiconductor multilayer structure 1 including a Ga 2 O 3 substrate 2, a dielectric layer 3, a GaN buffer layer 4, and a nitride semiconductor layer (n + -GaN layer) 5, and the surface of the nitride semiconductor layer 5 ( The n ⁇ -GaN layer 71 and the p + -GaN layer 72 stacked on the upper surface in FIG. 19 and the n + —Al 0.1 Ga 0.9 N stacked on the p + -GaN layer 72.
  • the thickness of the nitride semiconductor layer 5 is, for example, 4 ⁇ m, and the Si concentration is 1 ⁇ 10 18 / cm 3 .
  • the thickness of the n ⁇ -GaN layer 71 is, for example, 2 ⁇ m, and the concentration of the n-type impurity is 1 ⁇ 10 16 / cm 3 .
  • the thickness of the p + -GaN layer 72 is, for example, 100 nm, and the concentration of the p-type impurity is 1 ⁇ 10 18 / cm 3 .
  • the thickness of the n + -Al 0.1 Ga 0.9 N layer 73 is, for example, 500 nm, and the concentration of n-type impurities is 1 ⁇ 10 18 / cm 3 . Further, the thickness of the n + -GaN layer 74 is, for example, 1 ⁇ m, and the concentration of the n-type impurity is 1 ⁇ 10 18 / cm 3 .
  • the emitter electrode 77 is made of a laminate of, for example, a Ti film and an Al film.
  • the collector electrode 76 is made of a laminated body of, for example, a Ti film and an Au film.
  • the base electrode 75 is made of, for example, a laminate of Ni film and Au film.
  • the HBT 70 is an example of a heterojunction bipolar transistor that can be formed using the semiconductor multilayer structure 1.
  • FIG. 20 is a cross-sectional view of an SBD that is a semiconductor element according to the eighth embodiment.
  • the SBD 80 includes a semiconductor laminated structure 1 including a Ga 2 O 3 substrate 2, a dielectric layer 3, a GaN buffer layer 4, and a nitride semiconductor layer (n + -GaN layer) 5, and a surface of the nitride semiconductor layer 5 ( The n ⁇ -GaN layer 81 formed on the upper surface in FIG. 20, the anode electrode 82 formed on the n ⁇ -GaN layer 81, and the surface of the Ga 2 O 3 substrate 2 (lower side in FIG. 20). A cathode electrode 83 formed on the surface.
  • the thickness of the nitride semiconductor layer 5 is, for example, 5 ⁇ m, and the Si concentration is 1 ⁇ 10 18 / cm 3 .
  • the thickness of the n ⁇ -GaN layer 81 is, for example, 7 ⁇ m, and the concentration of the n-type impurity is 1 ⁇ 10 16 / cm 3 .
  • the anode electrode 82 is made of, for example, Au.
  • the cathode electrode 83 is made of, for example, a laminate of a Ti film and an Au film.
  • the SBD 80 is an example of a Schottky barrier diode that can be formed using the semiconductor multilayer structure 1.
  • a high-quality nitride semiconductor layer can be obtained.
  • the half width by X-ray rocking curve measurement is narrow, the dislocation density is low, the electric conduction characteristics are excellent, the off-angle variation in the surface is small, and the density of hillocks, which are surface morphology defects, can be reduced.
  • the off-angle variation between wafers is small, and a nitride semiconductor layer with stable quality can be obtained. Further, by using such a semiconductor multilayer structure, device characteristics such as reliability, leakage current, and temperature characteristics can be improved comprehensively.
  • a semiconductor laminated structure having a nitride semiconductor layer with high quality and high uniformity in the surface capable of comprehensively improving device characteristics determined by reliability, leakage current, temperature characteristics, luminous efficiency, etc., And a semiconductor device including the semiconductor multilayer structure.

Landscapes

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Abstract

　酸化ガリウム基板上の品質が高く、かつ面内において均一性の高い窒化物半導体層を有する半導体積層構造体、及びその半導体積層構造体を含む半導体素子を提供する。　半導体積層構造体１は、Ｇａ２Ｏ３基板２と、Ｇａ２Ｏ３基板２の上面に部分的に接触するように形成され、Ｇａ２Ｏ３基板２との屈折率の差が０．１５以下である誘電体層３と、Ｇａ２Ｏ３基板２の誘電体層４に覆われていない残りの上面に接触するように形成されたＧａＮ結晶からなるバッファ層４と、Ｇａ２Ｏ３基板２上にバッファ層４を介して形成されたＡｌｘＧａｙＩｎｚＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ＝１）結晶からなる窒化物半導体層５とを有する。

Description

半導体積層構造体及び半導体素子
　本発明は、半導体積層構造体及び半導体素子に関する。
　従来の発光素子として、透光性基板の凹凸パターンが形成された面の上に結晶膜を成長させることにより形成されるものが知られている（例えば、特許文献１参照）。特許文献１においては、サファイア基板の凹凸パターンが形成された面上にＧａＮ系半導体層を成長させる。
　上記特許文献１のサファイア基板の凹凸パターンは、サファイア基板とＧａＮ系半導体層との界面における、サファイア基板とＧａＮ系半導体層との屈折率の違いに起因するＧａＮ系半導体層中の発光層から発せられた光の反射を抑える機能を有する。このような反射を抑えることにより、発光層による反射光の吸収や、反射光の多重反射による減衰を低減し、発光素子の光取出効率を向上させることができる。
　しかしながら、単斜晶系に属するβ－ガリア構造を有したβ‐Ｇａ２Ｏ３単結晶基板では、基板加工の方向によっては、加工部側壁等からもＧａＮ系半導体層が成長してしまうことにより、基板垂直方向にｃ軸を有した結晶と垂直方向以外にｃ軸を有した結晶が混在し、ＧａＮ系半導体層は多結晶となる恐れがある。その場合には、窒化物半導体層の品質が著しく悪くなることが、本発明者等によって明らかにされている（例えば、特許文献２参照）。
特許第３５９５２７７号公報 特開２０１４－２２４４６号公報
　本発明は、このような事情を鑑みてなされたものであり、本発明の目的は、酸化ガリウム基板上の品質が高く、かつ面内において均一性の高い窒化物半導体層を有する半導体積層構造体、及びその半導体積層構造体を含む半導体素子を提供することにある。
　本発明の一態様は、上記目的を達成するために、［１］～［５］の半導体積層構造体を提供する。
［１］Ｇａ２Ｏ３基板と、前記Ｇａ２Ｏ３基板の上面に部分的に接触するように形成され、前記Ｇａ２Ｏ３基板との屈折率の差が０．１５以下である誘電体層と、前記Ｇａ２Ｏ３基板の前記誘電体層に覆われていない残りの上面に接触するように形成されたＧａＮ結晶からなるバッファ層と、前記Ｇａ２Ｏ３基板上に前記バッファ層を介して形成されたＡｌｘＧａｙＩｎｚＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ＝１）結晶からなる窒化物半導体層と、を有する半導体積層構造体。
［２］前記窒化物半導体層は、Ｘ線ロッキングカーブ測定において（００２）面回折の半値幅が２７０秒以下である［１］に記載の半導体積層構造体。
［３］前記窒化物半導体層は、Ｘ線ロッキングカーブ測定において（１０１）面回折の半値幅が２７０秒以下である［１］又は［２］に記載の半導体積層構造体。
［４］前記誘電体層は、ＳｉＮを主成分とするＳｉＮ層からなる［１］～［３］のいずれか１項に記載の半導体積層構造体。
［５］前記窒化物半導体層は、ＧａＮ結晶からなる［１］～［４］のいずれか１項に記載の半導体積層構造体。
　また、本発明の他の態様は、上記目的を達成するために、［６］の半導体素子を提供する。
［６］上記［１］～［５］のいずれか１項に記載の半導体積層構造体を含む半導体素子。
　本発明によれば、信頼性、リーク電流、温度特性、発光効率等で定まる素子特性を総合的に向上させることが可能な、品質が高く、かつ面内において均一性の高い窒化物半導体層を有する半導体積層構造体、及びその半導体積層構造体を含む半導体素子を提供することができる。
図１は、半導体積層構造体の垂直断面図である（第１の実施の形態）。 図２は、β－Ｇａ２Ｏ３結晶の単位格子と、β－Ｇａ２Ｏ３基板の主面との方位関係を示す概念図である（第１の実施の形態）。 図３Ａは、Ｇａ２Ｏ３基板の主面のオフセット角度θｓと窒化物半導体層の主面の傾斜角度θとの関係を表す模式図である（第１の実施の形態）。 図３Ｂは、Ｇａ２Ｏ３基板の主面のオフセット角度θｓと窒化物半導体層の主面の傾斜角度θとの関係を表す模式図である（第１の実施の形態）。 図３Ｃは、Ｇａ２Ｏ３基板の主面のオフセット角度θｓと窒化物半導体層の主面の傾斜角度θとの関係を表す模式図である（第１の実施の形態）。 図４Ａは、半導体積層構造体の製造工程を表す垂直断面図である（第１の実施の形態）。 図４Ｂは、半導体積層構造体の製造工程を表す垂直断面図である（第１の実施の形態）。 図４Ｃは、半導体積層構造体の製造工程を表す垂直断面図である（第１の実施の形態）。 図４Ｄは、半導体積層構造体の製造工程を表す垂直断面図である（第１の実施の形態）。 図４Ｅは、半導体積層構造体の製造工程を表す垂直断面図である（第１の実施の形態）。 図５Ａは、窒化物半導体層の結晶品質の半導体積層構造体ごとのばらつきを示すグラフである（第１の実施の形態）。 図５Ｂは、窒化物半導体層の結晶品質の半導体積層構造体ごとのばらつきを示すグラフである（第１の実施の形態）。 図６は、半導体積層構造体ごとの転位密度のばらつきを示すグラフである（第１の実施の形態）。 図７は、電流－電圧特性の測定のための電極を接続した半導体積層構造体の垂直断面図である（第１の実施の形態）。 図８Ａは、半導体積層構造体の縦方向の電流密度－電圧特性を示すグラフである（第１の実施の形態）。 図８Ｂは、半導体積層構造体の縦方向の電流密度－電圧特性を示すグラフである（第１の実施の形態）。 図９は、光学シミュレーションにより求めた誘電体層の材料と発光素子の光取り出し効率の関係の一例を表すグラフである（第１の実施の形態）。 図１０Ａは、窒化物半導体層の結晶品質の半導体積層構造体ごとのばらつきを示すグラフである（第１の実施の形態）。 図１０Ｂは、窒化物半導体層の結晶品質の半導体積層構造体ごとのばらつきを示すグラフである（第１の実施の形態）。 図１１は、半導体積層構造体ごとのΔθのばらつきを示すグラフである（第１の実施の形態）。 図１２Ａは、窒化物半導体層の主面の傾斜角度θが０．１４°であるときの窒化物半導体層の主面の状態を写した写真である（第１の実施の形態）。 図１２Ｂは、窒化物半導体層の主面の傾斜角度θが０．２５°であるときの窒化物半導体層の主面の状態を写した写真である（第１の実施の形態）。 図１２Ｃは、窒化物半導体層の主面の傾斜角度θが０．４５°であるときの窒化物半導体層の主面の状態を写した写真である（第１の実施の形態）。 図１２Ｄは、窒化物半導体層の主面の傾斜角度θが０．６３°であるときの窒化物半導体層の主面の状態を写した写真である（第１の実施の形態）。 図１３Ａは、ＧａＮバッファ層を用いた場合の窒化物半導体層の主面の状態を写した写真である（第１の実施の形態）。 図１３Ｂは、ＡｌＮバッファ層を用いた場合の窒化物半導体層の主面の状態を写した写真である（第１の実施の形態）。 図１４は、縦型ＬＥＤの垂直断面図である（第２の実施の形態）。 図１５は、縦型ＦＥＴの垂直断面図である（第３の実施の形態）。 図１６は、縦型ＦＥＴの垂直断面図である（第４の実施の形態）。 図１７は、縦型ＦＥＴの垂直断面図である（第５の実施の形態）。 図１８は、縦型ＦＥＴの垂直断面図である（第６の実施の形態）。 図１９は、ＨＢＴの垂直断面図である（第７の実施の形態）。 図２０は、ＳＢＤの垂直断面図である（第８の実施の形態）。
　以下、本発明の好適な実施の形態を添付図面に基づいて具体的に説明する。
［第１の実施の形態］
（半導体積層構造体の構造）
　図１において、半導体積層構造体１は、Ｇａ２Ｏ３基板２と、Ｇａ２Ｏ３基板２の上面に部分的に接触するように形成された誘電体層３と、Ｇａ２Ｏ３基板２の誘電体層３に覆われていない残りの上面に接触するように形成されたＧａＮバッファ層４と、ＧａＮバッファ層４を介してＧａ２Ｏ３基板２上に形成された窒化物半導体層５とを有する。
　Ｇａ２Ｏ３基板２は、β－Ｇａ２Ｏ３単結晶からなる。Ｇａ２Ｏ３基板２の上面は、凹凸のない平坦な面であり、品質の高い窒化物半導体結晶の成長の下地となることのできる（１０１）、（－２０１）、（３１０）、（３－１０）、（１００）等の面方位を有する面である。Ｇａ２Ｏ３基板２の屈折率は、およそ１．９である。
　図２は、β－Ｇａ２Ｏ３結晶の単位格子と、β－Ｇａ２Ｏ３基板２の主面２ａとの方位関係を示す概念図である。図２のθｓは、（－２０１）面からの［１０２］方向へのオフセット角度を表す。なお、図２においては、（－２０１）面からの［０１０］方向へのオフセット角度は０°であるとする。
　図２中の単位格子２ｂがβ－Ｇａ２Ｏ３結晶の単位格子である。β－Ｇａ２Ｏ３結晶は単斜晶系に属するβ－ガリア構造を有し、不純物を含まないβ－Ｇａ２Ｏ３結晶の典型的な格子定数はａ０＝１２．２３Å、ｂ０＝３．０４Å、ｃ０＝５．８０Å、α＝γ＝９０°、β＝１０３．７°である。ここで、ａ０、ｂ０、ｃ０は、それぞれ［１００］方向、［０１０］方向、［００１］方向の軸の長さを表す。
　Ｇａ２Ｏ３基板２の主面２ａは、（－２０１）面を基準として［１０２］方向にオフセット角度θｓで傾斜した面、すなわち法線ベクトルが（－２０１）面の法線ベクトルを基準として［１０２］方向にオフセット角度θｓで傾斜した面である。
　オフセット角度θｓは、－０．４°以上０．２°以下であることが好ましく、－０．２°以上０．０°以下であることがより好ましい。
　誘電体層３は、例えばＳｉＮを主成分とするＳｉＮ層などからなり、Ｇａ２Ｏ３基板２との屈折率の差が０．１５以下である。Ｇａ２Ｏ３基板２の屈折率が、例えば１．９である場合は、誘電体層３の屈折率は１．７５以上かつ２．０５以下である。誘電体層３のパターン形状は、例えばメサパターン、リセスパターン、ラインアンドスペースパターン等である。
　誘電体層３の屈折率はＧａ２Ｏ３基板２の屈折率に近い方が、Ｇａ２Ｏ３基板２と誘電体層３の界面での全反射を抑制し、発光層からの光を効率的に取り出すことができる。誘電体層３がＳｉＮ層である場合は、屈折率の調整のためにＯ等のＳｉ、Ｎ以外の元素を含んでもよい。
　誘電体層３の成膜温度等の形成条件を制御することにより、誘電体層３の屈折率を調整して、誘電体層３の屈折率とＧａ２Ｏ３基板２の屈折率との差をより小さくすることができる。
　ＧａＮバッファ層４は、ＧａＮ結晶からなり、Ｓｉ等の導電型不純物を含んでもよい。
　窒化物半導体層５は、窒化物半導体結晶、すなわちＡｌｘＧａｙＩｎｚＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ＝１）結晶からなる。特に、窒化物半導体層５がＧａＮ結晶（ｙ＝１、ｘ＝ｚ＝０）からなるＧａＮ層である場合は、本実施の形態の半導体積層構造体１の構成において、窒化物半導体層５の結晶品質を高くすることができる。
　窒化物半導体層５は、異なる窒化物半導体結晶からなる複数の層を積層した多層構造を有してもよい。半導体積層構造体１を用いて発光素子を形成する場合は、発光層及びそれを挟むクラッド層等を窒化物半導体層５により構成することができる。なお、Ｇａ２Ｏ３基板２及び窒化物半導体層５は、ＳｉやＳｎ等の導電型不純物を含んでもよい。
　図３Ａ～３Ｃは、Ｇａ２Ｏ３基板２の主面２ａのオフセット角度θｓと窒化物半導体層５の主面５ａの傾斜角度θとの関係を表す模式図である。図３Ａ～３Ｃの断面は、Ｇａ２Ｏ３基板２の（－２０１）面に直交する、［１０２］方向に平行な面である。
　図３Ａに示されるように、Ｇａ２Ｏ３基板２の主面２ａがオフセット角度θｓを有さない（θｓ＝０°）のときには、窒化物半導体層５の主面５ａが所定の傾斜角度θで（００１）面から傾斜する。
　図３Ｂに示されるように、Ｇａ２Ｏ３基板２の主面２ａがオフセット角度θｓを有し、窒化物半導体層５の主面５ａの傾斜角度θが小さくなると、窒化物半導体層５の主面５ａに現れるステップバンチングが抑制され、主面５ａの表面粗さが低減できる。
　図３Ｃに示されるように、Ｇａ２Ｏ３基板２の主面２ａに適切なオフセット角度θｓの傾きを設けることにより、窒化物半導体層５の主面５ａの傾斜角度θを０°に近づけることができる。これにより、窒化物半導体層５の主面５ａの表面粗さを効果的に低減することができる。
　具体的には、Ｇａ２Ｏ３基板２の主面２ａのオフセット角度θｓが－０．４°以上０．２°以下であるときに窒化物半導体層５の主面５ａの傾斜角度θを０°に近い－０．４°以上０．４°以下という数値範囲に収めることができ、Ｇａ２Ｏ３基板２の主面２ａのオフセット角度θｓが－０．２°以上０．０°以下であるときに窒化物半導体層５の主面５ａの傾斜角度θをより０°に近い－０．２°以上０．２°以下という数値範囲に収めることができる。
（半導体積層構造体の製造方法）
　以下に、第１の実施の形態の半導体積層構造体の製造工程の一例として、誘電体層３がＳｉＮ層である場合の製造工程の例について説明する。
　図４Ａ～４Ｅは、第１の実施の形態に係る半導体積層構造体の製造工程を表す垂直断面図である。
　まず、ＣＭＰ（Chemical Mechanical Polishing）処理されたＧａ２Ｏ３基板２に有機洗浄、ＳＰＭ（Sulfuric acid/ hydrogen peroxide mixture）洗浄を施す。
　次に、プラズマＣＶＤ装置のチャンバー内にＧａ２Ｏ３基板２を搬送する。
　次に、図４Ａに示すように、Ｇａ２Ｏ３基板２上に膜状の誘電体層３を形成する。この膜状の誘電体層３は、チャンバー内の温度を３００～３５０℃に保持した状態で、Ｓｉの原料としてのＳｉＨ４、Ｎの原料としてのＮＨ３ガス、及び雰囲気ガスとしてのＮ２ガスをチャンバー内に供給して、ＳｉＮをＧａ２Ｏ３基板２上に堆積させることにより形成される。この段階では、誘電体層３はほぼ均一の１μｍ程度の厚さを有する膜である。なお、それぞれの元素の原料は上記のものに限られない。
　次に、図４Ｂに示すように、誘電体層３上にレジストパターン６を形成する。レジストパターン６のパターン形状は、例えばドットの直径が２μｍ、ピッチが４μｍの三角格子パターンである。レジストパターン６は、例えばフォトリソグラフィにより形成される。
　次に、図４Ｃに示すように、レジストパターン６をマスクとして誘電体層３にＢＨＦ（バッファードフッ酸）によりエッチングを施し、レジストパターン６のパターンを誘電体層３に転写する。
　次に、図４Ｄに示すように、残ったレジストパターン６を除去する。次に、有機洗浄及びＳＰＭ洗浄によりＧａ２Ｏ３基板２及び誘電体層３からなる構造体の表面を清浄化し、ＭＯＣＶＤ装置に搬送する。
　次に、図４Ｅに示すように、Ｎの原料としてＮＨ３、Ｇａの原料としてトリメチルガリウム（ＴＭＧ）、基板表面の温度を５００℃付近に保持して、ＧａＮバッファ層４を形成する。
　その後、Ｎの原料としてのＮＨ３ガス、Ｇａの原料としてのトリメチルガリウム（ＴＭＧ）ガス、Ａｌの原料としてのトリメチルアルミニウム（ＴＭＡ）ガス、及びＩｎの原料としてのトリメチルインジウム（ＴＭＩ）ガスをチャンバー内に供給して、窒化物半導体結晶であるＡｌｘＧａｙＩｎｚＮ結晶をＧａ２Ｏ３基板２上に選択成長させ、窒化物半導体層５を形成する。これにより、半導体積層構造体１が得られる。
　窒化物半導体層５を構成する窒化物半導体結晶は、Ｇａ２Ｏ３基板２の上面の誘電体層３に覆われていない領域から成長し、誘電体層３からは成長しない。このように、窒化物半導体結晶は選択的に成長し、その後、横方向への成長を行うことで、誘電体層３を覆いこむ。この際に、窒化物半導体層５中の転位密度が低減され、結晶品質が向上する。なお、このような選択成長を用いた結晶成長方法はＥＬＯ（Epitaxial Lateral Overgrowth）などと呼ばれる。
（半導体積層構造体の評価）
　以下に、半導体積層構造体１の評価結果を示す。この評価においては、ＧａＮ結晶からなる窒化物半導体層５を用いた。
（結晶品質）
　図５Ａ及び５Ｂは、窒化物半導体層５の結晶品質の半導体積層構造体１ごとのばらつきを示すグラフである。図５Ａは窒化物半導体層５の（００２）面回折におけるＸ線ロッキングカーブの半値幅の累積相対度数分布を表し、図５Ｂは窒化物半導体層５の（１０１）面回折におけるＸ線ロッキングカーブの半値幅の累積相対度数分布を表す。
　図５Ａ及び５Ｂにプロットされたマーク○は、ＧａＮバッファ層４を用いた半導体積層構造体１におけるＸ線ロッキングカーブの半値幅の累積相対度数分布を表し、マーク□は、ＡｌＮバッファ層を用いた半導体積層構造体におけるＸ線ロッキングカーブの半値幅の累積相対度数分布を表す。
　図５Ａ及び５Ｂは、ＧａＮバッファ層４を用いた場合は、ＡｌＮバッファ層を用いた場合よりも、窒化物半導体層５の結晶品質の半導体積層構造体１ごとのばらつきはあまり変化しないものの、窒化物半導体層５の結晶品質が向上することを示している。ＧａＮバッファ層４を用いた場合の半値幅は、（００２）面回折において２２３～２６９ａｒｃｓｅｃであり、（１０１）面回折において２２５～２６４ａｒｃｓｅｃであった。
　図６は、半導体積層構造体ごとの転位密度のばらつきを示すグラフである。図６にプロットされたマーク○は、ＧａＮバッファ層４を用いた半導体積層構造体１におけるＸ線ロッキングカーブの転位密度の累積相対度数分布を表し、マーク□は、ＡｌＮバッファ層を用いた半導体積層構造体の転位密度の累積相対度数分布を表す。尚、転位密度の評価はカソードルミネッセンスを用い、暗点の密度を数えることで行った。また、転位密度の評価結果はＴＥＭによる観察や、ＫＯＨやＮａＯＨ等を用いたケミカルエッチングによって得られるエッチピットの密度を数えることでも、同様の結果が得られる。
　図６は、ＧａＮバッファ層４及びＡｌＮバッファ層のいずれについての測定結果においても、窒化物半導体層５の結晶品質の半導体積層構造体１ごとのばらつき、転位密度ともにほぼ変わらないものの、転位密度はサファイア基板上のものと遜色がない程度の値であり、窒化物半導体層５の結晶品質が高いことを示している。ＧａＮバッファ層４を用いた場合の転位密度は、１．５２×１０８～２．１４×１０８／ｃｍ２であった。
（電気伝導特性）
　図７は、半導体積層構造体１のＧａ２Ｏ３基板２と窒化物半導体層５に電極を接続した様子を示す。窒化物半導体層５とＧａ２Ｏ３基板２とに、それぞれオーミック電極である電極６ａ（Ｔｉ／Ａｌ）、及び電極６ｂ（Ｔｉ／Ａｕ）を接続した。
　図８Ａ及び８Ｂは、半導体積層構造体１の縦方向の電流密度－電圧特性を示すグラフである。図８Ａ及び８Ｂにおいて、横軸は電圧（Ｖ）、縦軸は電流密度（Ａ／ｃｍ２）を示す。図８ＡはＧａＮバッファ層４を用いた場合の電流密度－電圧特性を表し、図８ＢはＡｌＮバッファ層を用いた場合の電流密度－電圧特性を表す。
　図８Ａ及び８Ｂにおいて、プロットされたマーク○は、誘電体層３を有しない半導体積層構造体１の縦方向の電流密度－電圧特性を表し、マーク△は、誘電体層を有する半導体積層構造体の縦方向の電流密度－電圧特性を表す。
　誘電体層３がＳｉＮ層である場合には、半導体積層構造体１の縦方向（垂直方向）の電流密度－電圧特性が特に優れたものとして得られることが確認されている。
　図８Ａ及び８Ｂに示すように、ＳｉＮ層である誘電体層３を有する半導体積層構造体の方が、ＳｉＮ層である誘電体層を有しない半導体積層構造体よりも特定の電流を流すために必要な電圧が小さい。この結果は、ＳｉＮ層である誘電体層３を設けることにより、駆動電圧を低減できることを表している。
　図８Ａ及び８Ｂは、ＳｉＮ層である誘電体層を有さない比較例に係る半導体積層構造体においては、Ｇａ２Ｏ３基板と窒化物半導体層との界面に電位障壁が存在し、ＳｉＮ層である誘電体層３を有する第１の実施の形態に係る半導体積層構造体１においては、Ｇａ２Ｏ３基板２と窒化物半導体層５との界面に電位障壁が存在せず、Ｇａ２Ｏ３基板２と窒化物半導体層５とがオーミック接合していることを示している。この結果は、ＳｉＮ層である誘電体層３を設けることにより、半導体積層構造体１の縦方向の電気抵抗が低減することを示している。
（光取り出し効率）
　図９は、光学シミュレーションにより求めた誘電体層３の材料と発光素子の光取り出し効率の関係の一例を表すグラフである。
　この光学シミュレーションにおいては、Ｇａ２Ｏ３基板２の屈折率が１．９であり、誘電体層３が直径３μｍ、ピッチ６μｍ、高さ１μｍのメサパターンから構成され、発光層から発せられた光をＧａ２Ｏ３基板２側から取り出すものとした。ここで、誘電体層３として、ＳｉＯ２層（ｎ＝１．４６）、ＳｉＮ層（ｎ＝１．９）、及びＺｎＯ層（ｎ＝２．２）を用いた。このうち、ＳｉＮ層のみが本実施の形態の誘電体層３の屈折率の条件を満たしている。
　図９の光取り出し効率は、発光素子において、誘電体層の代わりに同じ形状の凹凸をＧａ２Ｏ３基板２の表面に形成した場合の光取り出し効率を基準として規格化したものである。ただし、この基準となる光取り出し効率は、表面に凹凸が形成されたＧａ２Ｏ３基板２上に結晶品質のよいｎ型クラッド層、発光層、ｐ型クラッド層、及びコンタクト層が形成されたと仮定した場合の理論値である。実際には、表面に凹凸が形成されたＧａ２Ｏ３基板２上に結晶品質のよい窒化物半導体層５を形成することは困難であるため、結晶品質のよいｎ型クラッド層、発光層、ｐ型クラッド層、及びコンタクト層を得ることは困難になる。
　図９は、誘電体層の屈折率の条件を満たすＳｉＮ層を誘電体層３として用いた場合に、最も光取り出し効率が高くなることを示している。
　また、光学シミュレーションによれば、誘電体層３の屈折率が１．７５以上２．０５以下であるとき、すなわちＧａ２Ｏ３基板２との屈折率差が０．１５以下であるときに、光取り出し効率が基準値のおよそ９８．５％以上になることが求まる。
（面内のオフセットバラつき）
　図１０Ａ及び１０Ｂは、Ｇａ２Ｏ３基板２の主面のオフセット角度θｓと窒化物半導体層５の主面の傾斜角度θとの差Δθの半導体積層構造体１の面内の分布を表すグラフである。図１０Ａは、ＧａＮバッファ層４を用いた場合のΔθの分布を表し、図１０Ｂは、ＡｌＮバッファ層を用いた場合のΔθの分布を表す。
　ここで、Ｇａ２Ｏ３基板２の（－２０１）面と窒化物半導体層５の（００１）面とがなす角をΔθとすると、Δθ、θ、θｓの関係は、Δθ＝θ－θｓで表される。
　図１０Ａ及び１０Ｂの横軸は、半導体積層構造体１の面内のＸ方向又はＹ方向の位置を表す。ここで、図１０Ａ及び１０Ｂにプロットされたマーク○は、半導体積層構造体１の面内の中心を通り、Ｇａ２Ｏ３基板２の［０１０］方向に平行な線上における測定値を表す。マーク□は、半導体積層構造体１の面内の中心を通り、Ｇａ２Ｏ３基板２の［１０２］方向に平行な線上における測定値を表す。これらの測定値は、半導体積層構造体１の面内の中心を測定位置の原点とする。
　図１０Ａ及び１０Ｂは、ＧａＮバッファ層４を用いた場合は、ＡｌＮバッファ層を用いた場合よりも、半導体積層構造体１の面内のΔθのばらつきが［０１０］方向、［１０２］方向ともに小さく、面内で均一なオフセット角度を有する窒化物半導体層５が形成されていることを示している。ＧａＮバッファ層４を用いた場合のΔθの面内の最大値と最小値の差は、［０１０］方向で０．１５°、[１０２]方向で０．０７°であった。
（ウェハ間のオフセットバラつき）
　図１１は、半導体積層構造体１ごとのＧａ２Ｏ３基板２の［１０２］方向におけるΔθのばらつきを示すグラフである。縦軸はΔθの累積相対度数分布を表す。図１１にプロットされたマーク○は、ＧａＮバッファ層４を用いた半導体積層構造体１におけるΔθの累積相対度数分布を表し、マーク□は、ＡｌＮバッファ層を用いた半導体積層構造体におけるΔθの累積相対度数分布を表す。なお、これらのΔθの値は、面内の中心位置で測定されたものである。
　図１１は、ＧａＮバッファ層４を用いた場合は、ＡｌＮバッファ層を用いた場合よりも、半導体積層構造体１ごとのΔθのばらつきが小さくなることを示している。ＧａＮバッファ層４を用いた場合の半導体積層構造体間におけるΔθの最大値と最小値の差は０．１２°であった。
　図１２Ａ～１２Ｄは、Ｇａ２Ｏ３基板２の［１０２］方向における窒化物半導体層５の主面の傾斜角度θが０．１４°、０．２５°、０．４５°、０．６３°であるときの窒化物半導体層５の主面の状態を写した写真である。
　図１２Ａ～１２Ｄは、傾斜角度θの増加に伴って窒化物半導体層５の主面に現れるステップバンチングが大きくなることを示している。図１２Ａ及び１２Ｂに示される窒化物半導体層５の主面には、ステップバンチングがほとんど確認できないが、図１２Ｃ及び１２Ｄに示される窒化物半導体層５の主面には、ステップバンチングが明確に確認できる。
　図１２Ａ～１２Ｄから、傾斜角度θがおよそ０．４°よりも大きい（－０．４°よりも小さい）ときにステップバンチングが明確に確認できる大きさになると推測される。さらに、傾斜角度θがおよそ－０．２°以上０．２°以下であるときに、光学顕微鏡による観察が困難になるほどステップバンチングが小さくなり、平滑な表面が得られると推測される。
（窒化物半導体層の表面状態）
　図１３Ａは、ＧａＮバッファ層４を用いた場合の窒化物半導体層５の主面の状態を写した写真であり、図１３Ｂは、ＡｌＮバッファ層を用いた場合の窒化物半導体層の主面の状態を写した写真である。
　図１３Ａ及び１３Ｂは、ＧａＮバッファ層４を用いた場合は、ＡｌＮバッファ層を用いた場合よりも、窒化物半導体層５の主面上に観察されるヒロック状の凸部が大きく低減されることを示している。
　具体的には、窒化物半導体層５の主面のヒロック密度は、ＧａＮバッファ層４を用いた場合は１ｃｍ２当たり１個未満、ＡｌＮバッファ層を用いた場合は１ｃｍ２当たり１０２～１０３個であった。
　なお、ヒロックの発生は窒化物半導体層５の主面の傾斜角度θの影響はほとんど受けないが、ＧａＮバッファ層４を用いてヒロック密度を低減することにより、表面平坦性をより効果的に向上することができる。
（評価結果）
　以上より、誘電体層及びＡｌＮバッファ層を有する半導体積層構造体と、誘電体層３及びＧａＮバッファ層４を有する半導体積層構造体１との評価結果を次の表１にまとめて示す。
Figure JPOXMLDOC01-appb-T000001
　上記表１からも明らかなように、誘電体層３及びＧａＮバッファ層４を有した構造を用いることで、結晶品質、電気伝導性、光取り出し効率等に優れた窒化物半導体結晶を成長可能であることが分かる。このことは、窒化物半導体層上に形成された半導体素子の信頼性、リーク電流、温度特性、発光効率等で定まる素子特性を総合的に向上させるために非常に重要である。また、面内におけるオフセットのバラつきや表面粗さ等の低減も可能であり、半導体素子を歩留まり高く生産するために非常に効果的であると言える。
［第２の実施の形態］
　上記第１の実施の形態に係る半導体積層構造体１は、様々な半導体素子の製造に用いることができる。以下に、その半導体素子の一例として、縦型ＬＥＤについて説明する。
　図１４は、第２の実施の形態に係る縦型ＬＥＤ１０の垂直断面図である。縦型ＬＥＤ１０は、Ｇａ２Ｏ３基板２と、Ｇａ２Ｏ３基板２上の誘電体層３及びＧａＮバッファ層４と、ＧａＮバッファ層４上のｎ型クラッド層１４と、ｎ型クラッド層１４上の発光層１５と、発光層１５上のｐ型クラッド層１６と、ｐ型クラッド層１６上のコンタクト層１７と、コンタクト層１７上のｐ型電極１８と、Ｇａ２Ｏ３基板２のＧａＮバッファ層４と反対側の面上のｎ型電極１９とを有する。
　また、誘電体層３、ＧａＮバッファ層４、ｎ型クラッド層１４、発光層１５、ｐ型クラッド層１６、及びコンタクト層１７から構成される積層体の側面は、絶縁膜２０に覆われる。
　ここで、ｎ型クラッド層１４は、第１の実施の形態の半導体積層構造体１を構成する窒化物半導体層５に相当する。Ｇａ２Ｏ３基板２、誘電体層３、ＧａＮバッファ層４、及びｎ型クラッド層１４のそれぞれの厚さは、例えば４００μｍ、１μｍ、４８ｎｍ、５μｍである。
　発光層１５は、例えば３層の多重量子井戸構造と、その上の厚さ１０ｎｍのＧａＮ結晶膜からなる。各多重量子井戸構造は、厚さ６ｎｍのＧａＮ結晶膜と厚さ２ｎｍのＩｎＧａＮ結晶膜からなる。発光層１５は、例えば成長温度７００～８００℃で各結晶膜をｎ型クラッド層１４上にエピタキシャル成長させることにより形成される。
　ｐ型クラッド層１６は、例えば厚さ１００ｎｍの、濃度５．０×１０１９／ｃｍ３のＭｇを含むＧａＮ結晶膜である。ｐ型クラッド層１６は、例えば成長温度９００～１０５０℃でＭｇを含むＧａＮ結晶を発光層１５上にエピタキシャル成長させることにより形成される。
　コンタクト層１７は、例えば厚さ１０ｎｍの、濃度１．５×１０２０／ｃｍ３のＭｇを含むＧａＮ結晶膜である。コンタクト層１７は、例えば成長温度９００～１０５０℃でＭｇを含むＧａＮ結晶をｐ型クラッド層１６上にエピタキシャル成長させることにより形成
される。
　ＧａＮバッファ層４、ｎ型クラッド層１４、発光層１５、ｐ型クラッド層１６、及びコンタクト層１７の形成においては、Ｇａ原料としてＴＭＧ(トリメチルガリウム)ガス、Ｉｎ原料としてＴＭＩ(トリメチルインジウム)ガス、Ｓｉ原料としてＭｔＳｉＨ３(モノメチルシラン)ガス、Ｍｇ原料としてＣｐ２Ｍｇ(ビスシクロペンタジエニルマグネシウム)ガス、Ｎ原料としてＮＨ３(アンモニア)ガスを用いることができる。
　絶縁膜２０は、ＳｉＯ２等からなる絶縁材料からなり、例えば、スパッタリングにより形成される。
　ｐ型電極１８及びｎ型電極１９は、それぞれコンタクト層１７及びＧａ２Ｏ３基板２にオーミック接合する電極であり、例えば蒸着装置により形成される。
　縦型ＬＥＤ１０は、ウェハ状態のＧａ２Ｏ３基板２上に、誘電体層３、ＧａＮバッファ層４、ｎ型クラッド層１４、発光層１５、ｐ型クラッド層１６、コンタクト層１７、ｐ型電極１８、及びｎ型電極１９を形成した後、これらをダイシングによって、例えば３００μｍ角のチップサイズに分離することにより得られる。
　縦型ＬＥＤ１０は、例えばＧａ２Ｏ３基板２側から光を取り出すＬＥＤチップであり、キャンタイプのステムにＡｇペーストを用いて実装される。
　縦型ＬＥＤ１０のｎ型クラッド層１４は、特別なオフセット角度で傾斜した面を主面とするＧａ２Ｏ３基板２上に形成されるため、表面粗さが小さく、かつ優れた結晶品質を有する。また、優れた結晶品質を有するｎ型クラッド層１４上にエピタキシャル結晶成長により形成される発光層１５、ｐ型クラッド層１６、及びコンタクト層１７も優れた結晶品質を有する。このため、ＬＥＤ素子１０は、リーク特性及び信頼性に優れる。
（第２の実施の形態の効果）
　第２の実施の形態によれば、（－２０１）面から傾斜した面を主面とするβ－Ｇａ２Ｏ３基板上にＳｉＮ等による誘電体層構造を備え、ＧａＮ結晶からなるバッファ層を用い、ＡｌｘＧａｙＩｎｚＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ＝１）結晶をエピタキシャル成長させることにより、品質の高い窒化物半導体層を得ることができる。具体的には、Ｘ線ロッキングカーブ測定による半値幅が狭く、転位密度が低く、電気伝導特性に優れ、光取り出し効率に優れ、面内におけるオフ角のバラつきが小さく、表面のモフォロジー不良であるヒロックの密度が低減できる。また、ウェハ間のオフ角バラつきも小さく、品質の安定した窒化物半導体層を得ることができる。
　また、このような窒化物半導体層を用いることにより、リーク電流、信頼性、温度特性、発光効率等で定まる総合的な素子特性に優れた半導体素子を歩留まり高く生産することができる。
［第３の実施の形態］
　第３の実施の形態として、第１の実施の形態の半導体積層構造体１を含む縦型ＦＥＴ（Field effect transistor）について述べる。
　図１５は、第３の実施の形態に係る半導体素子である縦型ＦＥＴの垂直断面図である。縦型ＦＥＴ３０は、Ｇａ２Ｏ３基板２、誘電体層３、ＧａＮバッファ層４、及び窒化物半導体層（ｎ＋－ＧａＮ層）５を含む半導体積層構造体１と、窒化物半導体層５の表面（図１５における上側の面）上に形成されたＧａＮ系縦型ＦＥＴ３１と、ＧａＮ系縦型ＦＥＴ３１上に形成されたゲート電極３２及びソース電極３３と、Ｇａ２Ｏ３基板２の表面（図１５における下側の面）上に形成されたドレイン電極３４とを含む。
　なお、縦型ＦＥＴ３０は、半導体積層構造体１を用いて形成することのできる縦型ＦＥＴの一例である。
［第４の実施の形態］
　第４の実施の形態として、第１の実施の形態の半導体積層構造体１を含むＭＩＳ（Metal Insulator Semiconductor）ゲート構造の縦型ＦＥＴについて述べる。
　図１６は、第４の実施の形態に係る半導体素子である縦型ＦＥＴの垂直断面図である。縦型ＦＥＴ４０は、Ｇａ２Ｏ３基板２、誘電体層３、ＧａＮバッファ層４、及び窒化物半導体層（ｎ＋－ＧａＮ層）５を含む半導体積層構造体１と、窒化物半導体層５中にｐ型不純物を導入することにより形成されたｐ＋－ＧａＮ層４１と、窒化物半導体層５の表面（図１６における上側の面）上に形成されたＡｌ０．２Ｇａ０．８Ｎ層４２と、Ａｌ０．２Ｇａ０．８Ｎ層４２中にＳｉ等のｎ型不純物を導入することにより形成されたＳｉイオン注入領域４３と、Ａｌ０．２Ｇａ０．８Ｎ層４２上にゲート絶縁膜４４を介して形成されたゲート電極４５と、Ｓｉイオン注入領域４３及びｐ＋－ＧａＮ層４１に接続されたソース電極４６と、Ｇａ２Ｏ３基板２の表面（図１６における下側の面）上に形成されたドレイン電極４７とを含む。
　ここで、窒化物半導体層５の厚さは、例えば５μｍであり、Ｓｉ濃度は１×１０１８／ｃｍ３である。ｐ＋－ＧａＮ層４１の厚さは、例えば１μｍであり、ｐ型不純物の濃度は１×１０１８／ｃｍ３である。Ａｌ０．２Ｇａ０．８Ｎ層４２は不純物を含まず、厚さは、例えば３０ｎｍである。ソース電極４６は、例えばＴｉ膜とＡｌ膜の積層体からなる。ドレイン電極４７は、例えばＴｉ膜とＡｕ膜の積層体からなる。ゲート電極４５は、例えばＡｌからなり、ゲート絶縁膜４４は、例えばＳｉＯ２からなる。
　なお、縦型ＦＥＴ４０は、半導体積層構造体１を用いて形成することのできるＭＩＳゲート構造の縦型ＦＥＴの一例である。
［第５の実施の形態］
　第５の実施の形態として、第１の実施の形態の半導体積層構造体１を含むショットキーゲート構造の縦型ＦＥＴについて述べる。
　図１７は、第５の実施の形態に係る半導体素子である縦型ＦＥＴの垂直断面図である。縦型ＦＥＴ５０は、Ｇａ２Ｏ３基板２、誘電体層３、ＧａＮバッファ層４、及び窒化物半導体層（ｎ－－ＧａＮ層）５を含む半導体積層構造体１と、窒化物半導体層５の表面（図１７における上側の面）上に積層されたｐ＋－ＧａＮ層５１、ｎ＋－ＧａＮ層５２、ＧａＮ層５３、及びＡｌ０．２Ｇａ０．８Ｎ層５４と、Ａｌ０．２Ｇａ０．８Ｎ層５４上に形成されたゲート電極５５と、ｐ＋－ＧａＮ層５１、ｎ＋－ＧａＮ層５２、ＧａＮ層５３、及びＡｌ０．２Ｇａ０．８Ｎ層５４に接続されたソース電極５６と、Ｇａ２Ｏ３基板２の表面（図１７における下側の面）上に形成されたドレイン電極５７とを含む。
　ここで、窒化物半導体層５の厚さは、例えば５μｍであり、Ｓｉ濃度は１×１０１６／ｃｍ３である。また、ｐ＋－ＧａＮ層５１の厚さは、例えば１μｍであり、ｐ型不純物の濃度は１×１０１８／ｃｍ３である。また、ｎ＋－ＧａＮ層５２の厚さは、例えば２００ｎｍであり、ｎ型不純物の濃度は１×１０１８／ｃｍ３である。ＧａＮ層５３は不純物を含まず、厚さは、例えば１００ｎｍである。Ａｌ０．２Ｇａ０．８Ｎ層５４は不純物を含まず、厚さは、例えば３０ｎｍである。ソース電極５６は、例えばＴｉ膜とＡｌ膜の積層体からなる。ドレイン電極５７は、例えばＴｉ膜とＡｕ膜の積層体からなる。ゲート電極５５は、例えばＮｉ膜とＡｕ膜の積層体からなる。
　なお、縦型ＦＥＴ５０は、半導体積層構造体１を用いて形成することのできるショットキーゲート構造の縦型ＦＥＴの一例である。
［第６の実施の形態］
　第６の実施の形態として、第１の実施の形態の半導体積層構造体１を含む他のショットキーゲート構造の縦型ＦＥＴについて述べる。
　図１８は、第６の実施の形態に係る半導体素子である縦型ＦＥＴの垂直断面図である。縦型ＦＥＴ６０は、Ｇａ２Ｏ３基板２、誘電体層３、ＧａＮバッファ層４、及び窒化物半導体層（ｎ＋－ＧａＮ層）５を含む半導体積層構造体１と、窒化物半導体層５の表面（図１８における上側の面）上に形成されたｎ－－ＧａＮ層６１と、ｎ－－ＧａＮ層６１の平坦部上に形成されたゲート電極６２と、ｎ－－ＧａＮ層６１の凸部上にｎ＋－ＩｎＡｌＧａＮコンタクト層６３を介して形成されたソース電極６４と、Ｇａ２Ｏ３基板２の表面（図１８における下側の面）上に形成されたドレイン電極６５とを含む。
　ここで、窒化物半導体層５の厚さは、例えば５μｍであり、Ｓｉ濃度は１×１０１８／ｃｍ３である。また、ｎ－－ＧａＮ層６１の平坦部の厚さは、例えば３μｍであり、ｎ型不純物の濃度は１×１０１６／ｃｍ３である。ソース電極６４は、例えばＷＳｉからなる。ドレイン電極６５は、例えばＴｉ膜とＡｌ膜の積層体からなる。ゲート電極６２は、例えばＰｄＳｉからなる。
　なお、縦型ＦＥＴ６０は、半導体積層構造体１を用いて形成することのできるショットキーゲート構造の縦型ＦＥＴの一例である。
［第７の実施の形態］
　第７の実施の形態として、第１の実施の形態の半導体積層構造体１を含むヘテロ接合バイポーラトランジスタ（ＨＢＴ）について述べる。
　図１９は、第７の実施の形態に係る半導体素子であるＨＢＴの垂直断面図である。ＨＢＴ７０は、Ｇａ２Ｏ３基板２、誘電体層３、ＧａＮバッファ層４、及び窒化物半導体層（ｎ＋－ＧａＮ層）５を含む半導体積層構造体１と、窒化物半導体層５の表面（図１９における上側の面）上に積層されたｎ－－ＧａＮ層７１及びｐ＋－ＧａＮ層７２と、ｐ＋－ＧａＮ層７２上に積層されたｎ＋－Ａｌ０．１Ｇａ０．９Ｎ層７３及びｎ＋－ＧａＮ層７４と、ｐ＋－ＧａＮ層７２上に形成されたベース電極７５と、ｎ＋－ＧａＮ層７４上に形成されたエミッタ電極７７と、Ｇａ２Ｏ３基板２の表面（図１９における下側の面）上に形成されたコレクタ電極７６とを含む。
　ここで、窒化物半導体層５の厚さは、例えば４μｍであり、Ｓｉ濃度は１×１０１８／ｃｍ３である。また、ｎ－－ＧａＮ層７１の厚さは、例えば２μｍであり、ｎ型不純物の濃度は１×１０１６／ｃｍ３である。また、ｐ＋－ＧａＮ層７２の厚さは、例えば１００ｎｍであり、ｐ型不純物の濃度は１×１０１８／ｃｍ３である。また、ｎ＋－Ａｌ０．１Ｇａ０．９Ｎ層７３の厚さは、例えば５００ｎｍであり、ｎ型不純物の濃度は１×１０１８／ｃｍ３である。また、ｎ＋－ＧａＮ層７４の厚さは、例えば１μｍであり、ｎ型不純物の濃度は１×１０１８／ｃｍ３である。エミッタ電極７７は、例えばＴｉ膜とＡｌ膜の積層体からなる。コレクタ電極７６は、例えばＴｉ膜とＡｕ膜の積層体からなる。ベース電極７５は、例えばＮｉ膜とＡｕ膜の積層体からなる。
　なお、ＨＢＴ７０は、半導体積層構造体１を用いて形成することのできるヘテロ接合バイポーラトランジスタの一例である。
［第８の実施の形態］
　第８の実施の形態として、第１の実施の形態の半導体積層構造体１を含むショットキーバリアダイオード（ＳＢＤ）について述べる。
　図２０は、第８の実施の形態に係る半導体素子であるＳＢＤの断面図である。ＳＢＤ８０は、Ｇａ２Ｏ３基板２、誘電体層３、ＧａＮバッファ層４、及び窒化物半導体層（ｎ＋－ＧａＮ層）５を含む半導体積層構造体１と、窒化物半導体層５の表面（図２０における上側の面）上に形成されたｎ－－ＧａＮ層８１と、ｎ－－ＧａＮ層８１上に形成されたアノード電極８２と、Ｇａ２Ｏ３基板２の表面（図２０における下側の面）上に形成されたカソード電極８３とを含む。
　ここで、窒化物半導体層５の厚さは、例えば５μｍであり、Ｓｉ濃度は１×１０１８／ｃｍ３である。また、ｎ－－ＧａＮ層８１の厚さは、例えば７μｍであり、ｎ型不純物の濃度は１×１０１６／ｃｍ３である。アノード電極８２は、例えばＡｕからなる。カソード電極８３は、例えばＴｉ膜とＡｕ膜の積層体からなる。
　なお、ＳＢＤ８０は、半導体積層構造体１を用いて形成することのできるショットキーバリアダイオードの一例である。
（第３～第８の実施の形態の効果）
　（－２０１）面から傾斜した面を主面とするβ－Ｇａ２Ｏ３基板上にＳｉＮ等による誘電体層構造を備え、ＧａＮ結晶からなるバッファ層を用い、ＡｌｘＧａｙＩｎｚＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ＝１）結晶をエピタキシャル成長させることにより、品質の高い窒化物半導体層を得ることができる。具体的には、Ｘ線ロッキングカーブ測定による半値幅が狭く、転位密度が低く、電気伝導特性に優れ、面内におけるオフ角のバラつきが小さく、表面のモフォロジー不良であるヒロックの密度が低減できる。また、ウェハ間のオフ角バラつきも小さく、品質の安定した窒化物半導体層を得ることができる。また、このような半導体積層構造体を用いることにより、信頼性、リーク電流、温度特性等の素子特性を総合的に向上させることができる。
　以上の説明からも明らかなように、本発明に係る代表的な各実施の形態及び図示例を例示したが、上記各実施の形態及び図示例は請求の範囲に係る発明を限定するものではない。従って、上記各実施の形態及び図示例の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。
　信頼性、リーク電流、温度特性、発光効率等で定まる素子特性を総合的に向上させることが可能な、品質が高く、かつ面内において均一性の高い窒化物半導体層を有する半導体積層構造体、及びその半導体積層構造体を含む半導体素子を提供する。
１…半導体積層構造体、２…Ｇａ２Ｏ３基板、３…誘電体層、４…ＧａＮバッファ層、５…窒化物半導体層、６…レジストパターン、１０…縦型ＬＥＤ、１４…ｎ型クラッド層、１５…発光層、１６…ｐ型クラッド層、１７…コンタクト層、１８…ｐ型電極、１９…ｎ型電極、２０…絶縁膜、３０，４０，５０，６０…縦型ＦＥＴ、３１…ＧａＮ系縦型ＦＥＴ、３２…ゲート電極、３３…ソース電極、３４…ドレイン電極、４１，５１…ｐ＋－ＧａＮ層、４２…Ａｌ０．２Ｇａ０．８Ｎ層、４３…Ｓｉイオン注入領域、４４…ゲート絶縁膜、４５，５５，６２…ゲート電極、４６，５６，６４…ソース電極、４７，５７，６５…ドレイン電極、５２，７４…ｎ＋－ＧａＮ層、５３…ＧａＮ層、５４…Ａｌ０．２Ｇａ０．８Ｎ層、６１，７１，８１…ｎ－－ＧａＮ層、６３…ｎ＋－ＩｎＡｌＧａＮコンタクト層、７０…ＨＢＴ、７２…ｐ＋－ＧａＮ層、７３…ｎ＋－Ａｌ０．１Ｇａ０．９Ｎ層、７５…ベース電極、７７…エミッタ電極、７６…コレクタ電極、８０…ショットキーバリアダイオード、８２…アノード電極、８３…カソード電極
 

Claims (6)

  1. 　Ｇａ２Ｏ３基板と、
    　前記Ｇａ２Ｏ３基板の上面に部分的に接触するように形成され、前記Ｇａ２Ｏ３基板との屈折率の差が０．１５以下である誘電体層と、
    　前記Ｇａ２Ｏ３基板の前記誘電体層に覆われていない残りの上面に接触するように形成されたＧａＮ結晶からなるバッファ層と、
    　前記Ｇａ２Ｏ３基板上に前記バッファ層を介して形成されたＡｌｘＧａｙＩｎｚＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ＝１）結晶からなる窒化物半導体層と、を有する半導体積層構造体。
  2. 　前記窒化物半導体層は、Ｘ線ロッキングカーブ測定において（００２）面回折の半値幅が２７０秒以下である請求項１に記載の半導体積層構造体。
  3. 　前記窒化物半導体層は、Ｘ線ロッキングカーブ測定において（１０１）面回折の半値幅が２７０秒以下である請求項１又は２に記載の半導体積層構造体。
  4. 　前記誘電体層は、ＳｉＮを主成分とするＳｉＮ層からなる請求項１～３のいずれか１項に記載の半導体積層構造体。
  5. 　前記窒化物半導体層は、ＧａＮ結晶からなる請求項１～４のいずれか１項に記載の半導体積層構造体。
  6. 　上記請求項１～５のいずれか１項に記載の半導体積層構造体を含む半導体素子。
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