WO2015174454A1 - ５レベル電力変換器の制御方法 - Google Patents

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長谷川　勇
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株式会社明電舎
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    • H02M1/00—Details of apparatus for conversion
    • H02M1/0095—Hybrid converter topologies, e.g. NPC mixed with flying capacitor, thyristor converter mixed with MMC or charge pump mixed with buck

Definitions

  • the present invention relates to a multi-phase power converter, and more particularly to a switching pattern of a multi-level power converter characterized by using a common capacitor divided into four by each phase power converter.
  • the power converter is composed of a main circuit switching element which is a semiconductor element.
  • a method of connecting a plurality of semiconductor elements in series can be mentioned.
  • Patent Document 1 As one of the five-level power converters, a circuit configuration shown in Patent Document 1 has been proposed.
  • the circuit of Patent Document 1 is obtained by reducing the number of flying capacitors to be used by reducing the number of flying capacitors to be used by making the flying capacitors to be used in common with an arbitrary number of phases.
  • FIG. 7 shows a typical circuit configuration of Patent Document 1.
  • FIG. 7 shows a circuit configuration proposed in Embodiment 2 of Patent Document 1.
  • (A) is the structure of a single phase inverter
  • (b) is the structure of a three-phase inverter. Phase U, Phase V, and Phase W in (a) and (b) have the same configuration.
  • FIG. 8 shows each switching pattern in a phase shown in FIGS. 7 (a) and 7 (b).
  • the voltage between the neutral point NP and the output terminal U is 2E in Mode1, E in Mode2 and Mode3, 0 in Mode4 and Mode5, -E in Mode6 and 7, -2E in Mode8, and can output a voltage of 5 levels. Is possible.
  • the first flying capacitor C 1 in Mode2 is charged, first flying capacitor C 1 in Mode3 is discharged.
  • the second flying capacitor C 2 in Mode6 is charged, the second flying capacitor C 2 in Mode7 is discharged. Therefore, the second flying capacitor C 1 , Mode 6, and Mode 7 are selected by selecting Mode 2 and Mode 3 by selecting Mode 2 and Mode 3 according to the polarity of the current I during the period of outputting the voltages E and ⁇ E. 2 charging and discharging can be selected.
  • the first and second flying capacitors C 1 and C 2 can be controlled to set voltage values.
  • the circuit of FIG. 7 can charge and discharge the first and second flying capacitors C 1 and C 2 without looking at the polarity of the current. Therefore, since control can be performed without using a current sensor, and control can be performed without using the polarity of current, control can be performed without being affected by carrier ripple or noise.
  • Non-Patent Document 1 As a paper examining the current flowing into the flying capacitor of the 5-level power converter.
  • the circuit studied in Non-Patent Document 1 is different from the configuration proposed in the present invention, but the concept can be applied.
  • Non-Patent Document 1 attention is paid to a phase module for one leg among the six phase modules, and the time average value of the current during the period E and ⁇ E is examined as the current flowing through the flying capacitor. This concept can also be applied to the circuit of FIG.
  • Non-Patent Document 1 attention is paid to the current flowing during the period of E and ⁇ E.
  • the output voltage of the five-level power converter is expressed by equation (1)
  • the current flowing during the period E, ⁇ E can be expressed by equation (2) when unitized.
  • M represents the modulation rate of the 5-level power converter.
  • the average current amount is as shown in FIG. At this time, the switching frequency of the switching element is sufficiently high.
  • the average value of the current flowing during the period E (Mode 2 and Mode 3 in FIG. 8) varies depending on the modulation rate, but the polarity of the current I is always the same. The same applies to the period ⁇ E (Modes 6 and 7 in FIG. 8).
  • the first flying capacitor C 1 can be charged if the period T 2 of Mode 2 is longer than the period T 3 of Mode 3, and the first flying capacitor C 1 can be discharged if the period T 3 of Mode 3 is longer than the period T 2 of Mode 2.
  • the period T6 for Mode 6 The longer than the period T7 of Mode7 charging a second flying capacitor C 2, can be discharged a second flying capacitor C 2 if the period T7 of Mode7 longer than the period T6 of the Mode 6.
  • the first can be selected charging and discharging of the second flying capacitors C 1, C 2, it is possible to control the voltage constant.
  • the voltages of the first and second flying capacitors C 1 and C 2 can be kept constant by satisfying the following expressions (3) and (4) during the output period of E or ⁇ E.
  • This control method has the advantage that no current detector is required in the voltage control of the flying capacitor.
  • the dead time is a time lag provided to prevent a short-circuit state of the semiconductor element that may be caused by a turn-off delay time of the semiconductor element when the semiconductor element changes state from off to on.
  • ⁇ represents a conducting semiconductor element
  • a broken line ⁇ represents a conducting diode.
  • each of the two DC voltage sources connected in series has one end connected to the negative electrode end of the upper DC voltage source.
  • a first common switch common to each phase, a second common switch common to each phase, one end of which is connected to the positive terminal of the lower DC voltage source among the two DC voltage sources connected in series, and a first common switch A common first flying capacitor having one end connected to the other end, a second flying capacitor common to each phase having one end connected to the other end of the second common switch, and a positive terminal of the upper DC voltage source
  • the first semiconductor element, the third semiconductor element, and the fourth semiconductor element of each phase sequentially connected in series between the first common switch and the other end of the first common switch, and a common connection point of the first semiconductor element and the third semiconductor element Each inserted between the other end of the first flying capacitor A second semiconductor element, and a seventh semiconductor element, an eighth semiconductor element, and a tenth semiconductor element of each phase sequentially connected in series between the other end of the
  • a single-phase five-level power converter comprising a common connection point where the other end of the fifth semiconductor element and the other end of the sixth semiconductor element are connected as an output terminal and two each of the first to tenth semiconductor elements
  • the control method is shown in Table 3, Mode 1 ′, Mode 2, Mode 3 It has a switching pattern of Mode 4, Mode 5, Mode 6, Mode 7 and Mode 8 ′, and Mode 1 ′ to Mode 2 or Mode 3, Mode 2 to Mode 1 ′ or Mode 3 or Mode 4 or Mode 5, Mode 3 to Mode 1 ′ or Mode 2 or Mode 4, and Mode 4 to Mode 2 or Mode 3 or Mode 5 or Mode 6, Mode 5 to Mode 2 or Mode 4 or Mode 6 or Mode 7, Mode 6 to Mode 4 or Mode 5 or Mode 7 or Mode 8 ′, Mode 7 to Mode 5 or Mode 6 or Mode 8 ′, Mode 8 ′ to Mode 6 or Mode 7 And
  • the first common switch common to each phase whose one end is connected to the negative electrode end of the upper DC voltage source, and two connected in series
  • a second common switch common to each phase with one end connected to the positive terminal of the lower DC voltage source among the DC voltage sources, and a first flying capacitor common to each phase with one end connected to the other end of the first common switch
  • a second flying capacitor common to each phase, one end of which is connected to the other end of the second common switch, and a positive terminal of the upper DC voltage source and the other end of the first common switch.
  • a sixth semiconductor element of each phase having one end connected to a common connection point of the seventh semiconductor element and the eighth semiconductor element, and the other end of the fifth semiconductor element of each phase and the sixth semiconductor element
  • the voltage of the first and second flying capacitors is controlled based on the time of the switching pattern without detecting the current polarities of the first and second flying capacitors.
  • the control method of the five-level power converter it is possible to prevent the two-level skip from occurring even at the dead time while controlling the voltage of the flying capacitor to a desired value.
  • FIG. 3 is an explanatory diagram showing state transition of a switching pattern in the first embodiment. Schematic which shows a simultaneous selection prohibition pattern. Explanatory drawing which shows the state transition of the switching pattern in Embodiment 2.
  • FIG. Explanatory drawing which shows the state transition of the switching pattern in consideration of dead time.
  • Explanatory drawing which shows the state transition of the switching pattern in consideration of dead time.
  • Explanatory drawing which shows the state transition of the switching pattern in consideration of dead time.
  • the time chart which shows the phase voltage waveform at the time of application / non-application of the state transition of the switching pattern in Embodiment 2.
  • the graph which shows the relationship between the average electric current which flows during output voltage E and -E period, and a modulation factor.
  • the circuit diagram which shows the example which 2 level skip generate
  • An object of the present invention first, while the second flying capacitor C 1, the voltage of C 2 controlled to a desired value, that it does not generate a two-level skipping even during the dead time period.
  • Embodiments 1 and 2 in the control method of the five-level power converter according to the present invention will be described in detail with reference to FIGS.
  • a second common switch S C2 common to two phases, one end of which is connected to the positive terminal of the lower DC voltage source C DC2 among the two DC voltage sources C DC1 and C DC2 connected in series, and a second common switch
  • the second flying capacitor C 2 having one end connected to the other end of the switch S C2 and the other end of the second common switch S C2 and the negative end of the lower DC voltage source C DC2 are sequentially connected in series 2 Phase seventh semiconductor elements S 7U , S 7V , eighth semiconductor elements S 8U , S 8V , tenth semiconductor elements S 10U , S 10V , eighth semiconductor elements S 8U , S 8V , and tenth semiconductor element S 10U , S 10V and ninth semiconductor elements S 9U , S 9V interposed between the common connection point of S 10V and the other end of the second flying capacitor C 2 .
  • one end of the fifth semiconductor elements S 5U and S 5V is connected to a common connection point of the third semiconductor elements S 3U and S 3V and the fourth semiconductor elements S 4U and S 4V .
  • One ends of the sixth semiconductor elements S 6U and S 6V are connected to a common connection point of the seventh semiconductor elements S 7U and S 7V and the eighth semiconductor elements S 8U and S 8V .
  • the other ends of the fifth semiconductor elements S 5U and S 5V are connected to the other ends of the sixth semiconductor elements S 6U and S 6V , and the connection points become the output terminals U and V.
  • the first to tenth semiconductor elements S 1U to S 10U are U-phase modules
  • the first to tenth semiconductor elements S 1V to S 10V are V-phase modules
  • the first to tenth semiconductor elements S 1W A phase module of W phase is configured with ⁇ 10 W.
  • FIG. 1 shows a specific example when Mode 1 ′ is applied.
  • the antiparallel diode in one common switch S c1 is not conducting. Therefore, a current in a dotted line path flows. Therefore, switching can be performed without skipping two levels from 2E to 0 as shown in FIG. Even when the MODE8 transition Mode 6, a state to turn on the ninth semiconductor device S 9 similarly defined as MODE8 '.
  • FIG. 2 shows the detailed state transition diagram of the switching pattern based on the commutation phenomenon as shown in Fig. 1.
  • FIG. 2A shows a conventional state transition pattern
  • FIG. 2B shows a state transition pattern according to the first embodiment.
  • the arrow in FIG. 2 represents the direction of transition, indicating that the state of either of the two-way arrows can be transitioned.
  • transitions are performed one level at a time, such as 2E to E and E to 0, and basically any state can be transitioned to.
  • patterns from Mode 3 to Mode 5 and Mode 4 to Mode 7 are prohibited because level skip occurs due to commutation during the dead time period.
  • the level skip can be suppressed even during the dead time period in the control method of the five-level power converter having two or more phases. Thereby, the dielectric breakdown of a load can be reduced.
  • the current detector is not required by controlling the voltage of the flying capacitor based on the time of the switching pattern.
  • Mode 1 ′ cannot be selected simultaneously with Mode 4 (Mode 8 ′ is Mode 5).
  • Mode2 cannot be selected simultaneously with Mode4, and Mode6 cannot be selected simultaneously with Mode5.
  • Mode 4 or Mode 5 the phase voltage level of 0 cannot be output, so that the output voltage distortion is greatly increased.
  • Mode 4 is selected in a certain phase
  • Mode 1 is selected instead of Mode 1 'in the other phase.
  • Mode 5 is selected in a certain phase
  • Mode 8 is selected instead of Mode 8 'in the other phase. If these combinations are used, the above short-circuit state can be avoided.
  • Table 1 shows selectable switching pattern combinations (O) and switching pattern combinations (x) that cannot be selected because the above-described short circuit occurs in the three-phase five-level power converter of FIG.
  • FIG. 4B shows a transition pattern that satisfies the switching pattern combinations shown in Table 1 and that does not cause a level skip in the state transition of the switching pattern.
  • the arrow in FIG. 4 represents the direction of transition, and indicates that the state of either of the bidirectional arrows can be transitioned.
  • transitions are performed one level at a time, such as 2E to E and E to 0.
  • patterns from Mode 1 to Mode 2, Mode 3 to Mode 5, Mode 4 to Mode 7, and Mode 6 to Mode 8 are prohibited because level skip occurs due to commutation during the dead time period.
  • FIGS. 5A to 5C show all switching patterns.
  • the fourth to seventh semiconductor elements S4 to S7 are configured by connecting two semiconductor elements in series. Table 2 summarizes all switching patterns.
  • FIG. 6 shows simulation results when the switching pattern of the second embodiment is applied and when it is not applied.
  • FIG. 6A shows a case where the switching pattern of the second embodiment is applied
  • FIG. 6B shows a case where the switching pattern of the second embodiment is not applied.
  • FIG. 6C is an enlarged view of FIG.
  • the invention of the second embodiment can be applied not only to a three-phase five-level power converter but also to a five-level power converter having four or more phases.
  • level skip can be prevented even during a dead time period without increasing output voltage distortion.

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Abstract

第１，第３，第５半導体素子Ｓ１，Ｓ３，Ｓ５をＯＮとするＭｏｄｅ１の代わりに、第１，第２，第３，第５半導体素子Ｓ１，Ｓ２，Ｓ３，Ｓ５をＯＮとするＭｏｄｅ１'を適用する。同様に、第６，第８，第１０半導体素子Ｓ６，Ｓ８，Ｓ１０をＯＮとするＭｏｄｅ８の代わりに、第６，第８，第９，第１０半導体素子Ｓ６，Ｓ８，Ｓ９，Ｓ１０をＯＮとするＭｏｄｅ８'を適用する。これにより、５レベル電力変換器の制御方法において、フライングキャパシタの電圧を所望の値に制御しつつ、デッドタイム時においても２レベルスキップを防止する。

Description

５レベル電力変換器の制御方法
　本発明は、多相電力変換器に係り、特に、各相の電力変換器が４分割した共通のコンデンサを用いることを特徴としたマルチレベル電力変換器のスイッチングパターンに関する。
　電力変換器は、半導体素子である主回路スイッチング素子により構成される。この電力変換器の高圧化手段として、複数の半導体素子を直列に接続する方法が挙げられる。このように直列接続した回路構成の中に５レベルの電圧を出力する電力変換器が提案されている。
　この５レベル電力変換器の一つとして、特許文献１に示す回路構成が提案されている。特許文献１の回路は使用するフライングキャパシタを任意の相数で共通にすることで使用するフライングキャパシタの数を削減し、装置を小型化したものである。
　特許文献１の代表回路構成を、図７に示す。図７は、特許文献１の実施形態２にて提案している回路構成である。（ａ）は単相インバータ、（ｂ）は三相インバータの構成である。（ａ）と（ｂ）のＰｈａｓｅＵ，ＰｈａｓｅＶおよびＰｈａｓｅＷは同一構成である。
　図８に図７（ａ）および図７（ｂ）のあるＰｈａｓｅにおける各スイッチングパターンを示す。中性点ＮＰと出力端子Ｕ間の電圧は、Ｍｏｄｅ１では２Ｅ，Ｍｏｄｅ２，Ｍｏｄｅ３ではＥ，Ｍｏｄｅ４，Ｍｏｄｅ５では０，Ｍｏｄｅ６，７では－Ｅ，Ｍｏｄｅ８では－２Ｅとなり５レベルの電圧を出力することが可能である。
　ここで、図８に示すように、Ｉ＞０の場合には、Ｍｏｄｅ２では第１フライングキャパシタＣ1が充電され、Ｍｏｄｅ３では第１フライングキャパシタＣ1が放電される。また、Ｉ＞０の場合には、Ｍｏｄｅ６では第２フライングキャパシタＣ2が充電され、Ｍｏｄｅ７では第２フライングキャパシタＣ2が放電される。したがって、Ｅ，－Ｅの電圧を出力している期間に電流Ｉの極性に応じてＭｏｄｅ２，Ｍｏｄｅ３を選択することにより第１フライングキャパシタＣ1，Ｍｏｄｅ６，Ｍｏｄｅ７を選択することにより第２フライングキャパシタＣ2の充電と放電を選択できる。その結果、第１，第２フライングキャパシタＣ1，Ｃ2を設定した電圧値に制御することが可能となる。
　図７の回路は電流の極性を見ずに第１，第２フライングキャパシタＣ1，Ｃ2の充放電を行うことができる。したがって、電流センサを使わずに制御でき、さらに電流の極性を用いずに制御できることから、キャリアリプルやノイズ等の影響を受けることなく制御することが可能となる。
　５レベル電力変換器のフライングキャパシタに流入する電流に関して検討している論文として非特許文献１がある。非特許文献１で検討されている回路は、本発明で提案する構成とは異なるが考え方を応用することができる。
　非特許文献１では、６つの相モジュールのうち一脚分の相モジュールに着目し、Ｅ，－Ｅの期間中の電流の時間平均値を、フライングキャパシタに流れる電流として検討している。この考え方は図７の回路にも応用できる。
　図７の回路において、非特許文献１と同様にＥ，－Ｅの期間中に流れる電流に着目する。５レベル電力変換器の出力電圧が（１）式で表されるとき、Ｅ，－Ｅの期間中に流れる電流は、単位化すると（２）式で表すことができる。Ｍは５レベル電力変換器の変調率を表す。（２）式を用い、横軸を変調率としてグラフに表わすと平均電流量は図９のようになる。この時、スイッチング素子のスイッチング周波数は十分に高いものとしている。
Figure JPOXMLDOC01-appb-M000003
　図９からわかるようにＥの期間（図８のＭｏｄｅ２，Ｍｏｄｅ３）中に流れる電流の平均値は、変調率により大きさが異なるが、電流Ｉの極性は常に同じである。－Ｅの期間（図８のＭｏｄｅ６，７）も同様である。
　このためＭｏｄｅ２の期間Ｔ２を、Ｍｏｄｅ３の期間Ｔ３より長くすれば第１フライングキャパシタＣ1を充電、Ｍｏｄｅ３の期間Ｔ３をＭｏｄｅ２の期間Ｔ２より長くすれば、第１フライングキャパシタＣ1を放電できる。また、同様に、Ｍｏｄｅ６の期間Ｔ６をＭｏｄｅ７の期間Ｔ７より長くすれば第２フライングキャパシタＣ2を充電、Ｍｏｄｅ７の期間Ｔ７をＭｏｄｅ６の期間Ｔ６より長くすれば第２フライングキャパシタＣ2を放電できる。
　したがって、瞬時的な電流極性を検出しなくとも、第１，第２フライングキャパシタＣ1，Ｃ2の充電・放電を選択できるため、電圧を一定に制御することができる。特にＥもしくは－Ｅの出力期間中に下記の式（３），（４）を満たすことで第１，第２フライングキャパシタＣ1，Ｃ2の電圧を一定値に保つことができる。
Figure JPOXMLDOC01-appb-M000004
　この制御方法は、フライングキャパシタの電圧制御において、電流検出器が不要であるという利点をもっている。
特願２０１３－１３２２６１号
"Ａ　Ｓｉｎｕｓｏｉｄａｌ　ＰＷＭ　Ｍｅｔｈｏｄ　Ｗｉｔｈ　Ｖｏｌｔａｇｅ　Ｂａｌａｎｃｉｎｇ　Ｃａｐａｂｉｌｉｔｙ　ｆｏｒ　Ｄｉｏｄｅ－Ｃｌａｍｐｅｄ　Ｆｉｖｅ－Ｌｅｖｅｌ　Ｃｏｎｖｅｒｔｅｒｓ"　ＩＥＥＥ　ＴＲＡＮＳＡＣＴＩＯＮＳ　ＯＮ　ＩＮＤＵＳＴＲＹ　ＡＰＰＬＩＣＡＴＩＯＮＳ，ＶＯＬ．４５，ＮＯ．３，ＭＡＹ／ＪＵＮＥ　２００９
　しかしながら、特許文献１のスイッチングパターンのみの場合、デッドタイムの影響により２レベルスキップが起きる問題が生じる。ここで、デッドタイムとは半導体素子がオフからオンに状態変化する際に、半導体素子のターンオフ遅れ時間によって生じる恐れのある半導体素子の短絡状態を防ぐために設けるタイムラグのことである。図１０にその様子を示す。図１０中の○は導通中の半導体素子を表し、破線の○は導通中のダイオードを表す。
　図１０では電流Ｉが矢印の向きに流れているとき、２ＥからＥのモードに遷移する際に、デッドタイム期間中に出力電圧０に変化するため２Ｅから０への２レベルスキップが発生している。これは第３半導体素子Ｓ３をオフするために発生する。負荷のリアクトルの影響により半導体素子に並列に接続されているダイオードを導通させる向きに電圧がかかるため、図１０に示すような現象が起きる。この時、図１０（ｂ）のように、点線経路の電流が流れて０の電圧が出力される。すなわち、（ａ）→（ｂ）の移行時に、２Ｅ→０の２レベルスキップが生じる。２レベルスキップが生じると、負荷の絶縁破壊の要因となるため、これを抑制する必要がある。
　以上示したようなことから、５レベル電力変換器の制御方法において、フライングキャパシタの電圧を所望の値に制御しつつ、デッドタイム時においても２レベルスキップを発生させないことが課題となる。
　本発明は、前記従来の問題に鑑み、案出されたもので、その一態様は、直列接続された２個の直流電圧源のうち上段の直流電圧源の負極端に一端が接続された各相共通の第１共通スイッチと、直列接続された２個の直流電圧源のうち下段の直流電圧源の正極端に一端が接続された各相共通の第２共通スイッチと、第１共通スイッチの他端に一端が接続された各相共通の第１フライングキャパシタと、第２共通スイッチの他端に一端が接続された各相共通の第２フライングキャパシタと、前記上段の直流電圧源の正極端と第１共通スイッチの他端との間に順次直列接続された各相の第１半導体素子，第３半導体素子，第４半導体素子と、第１半導体素子，第３半導体素子の共通接続点と第１フライングキャパシタの他端との間に介挿された各相の第２半導体素子と、第２共通スイッチの他端と下段の直流電圧源の負極端との間に順次直列接続された各相の第７半導体素子，第８半導体素子，第１０半導体素子と、第８半導体素子と第１０半導体素子の共通接続点と第２フライングキャパシタの他端との間に介挿された各相の第９半導体素子と、第３半導体素子と第４半導体素子の共通接続点に一端が接続された各相の第５半導体素子と、第７半導体素子と第８半導体素子の共通接続点に一端が接続された各相の第６半導体素子と、を備え、各相の第５半導体素子の他端と第６半導体素子の他端が接続された共通接続点を出力端子とし、前記第１～第１０半導体素子を２つずつ備えた単相の５レベル電力変換器の制御方法であって、表３に示すＭｏｄｅ１’，Ｍｏｄｅ２，Ｍｏｄｅ３，Ｍｏｄｅ４，Ｍｏｄｅ５，Ｍｏｄｅ６，Ｍｏｄｅ７，Ｍｏｄｅ８’のスイッチングパターンを有し、Ｍｏｄｅ１’からＭｏｄｅ２またはＭｏｄｅ３、Ｍｏｄｅ２からＭｏｄｅ１’またはＭｏｄｅ３またはＭｏｄｅ４またはＭｏｄｅ５、Ｍｏｄｅ３からＭｏｄｅ１’またはＭｏｄｅ２またはＭｏｄｅ４、Ｍｏｄｅ４からＭｏｄｅ２またはＭｏｄｅ３またはＭｏｄｅ５またはＭｏｄｅ６、Ｍｏｄｅ５からＭｏｄｅ２またはＭｏｄｅ４またはＭｏｄｅ６またはＭｏｄｅ７、Ｍｏｄｅ６からＭｏｄｅ４またはＭｏｄｅ５またはＭｏｄｅ７またはＭｏｄｅ８’、Ｍｏｄｅ７からＭｏｄｅ５またはＭｏｄｅ６またはＭｏｄｅ８’、Ｍｏｄｅ８’からＭｏｄｅ６またはＭｏｄｅ７にスイッチングパターンを状態遷移させることを特徴とする。
Figure JPOXMLDOC01-appb-T000005
　また、他の態様として、直列接続された２個の直流電圧源のうち上段の直流電圧源の負極端に一端が接続された各相共通の第１共通スイッチと、直列接続された２個の直流電圧源のうち下段の直流電圧源の正極端に一端が接続された各相共通の第２共通スイッチと、第１共通スイッチの他端に一端が接続された各相共通の第１フライングキャパシタと、第２共通スイッチの他端に一端が接続された各相共通の第２フライングキャパシタと、前記上段の直流電圧源の正極端と第１共通スイッチの他端との間に順次直列接続された各相の第１半導体素子，第３半導体素子，第４半導体素子と、第１半導体素子，第３半導体素子の共通接続点と第１フライングキャパシタの他端との間に介挿された各相の第２半導体素子と、第２共通スイッチの他端と下段の直流電圧源の負極端との間に順次直列接続された各相の第７半導体素子，第８半導体素子，第１０半導体素子と、第８半導体素子と第１０半導体素子の共通接続点と第２フライングキャパシタの他端との間に介挿された各相の第９半導体素子と、第３半導体素子と第４半導体素子の共通接続点に一端が接続された各相の第５半導体素子と、第７半導体素子と第８半導体素子の共通接続点に一端が接続された各相の第６半導体素子と、を備え、各相の第５半導体素子の他端と第６半導体素子の他端が接続された共通接続点を出力端子とし、前記第１～第１０半導体素子を３つずつ以上備えた３相以上の５レベル電力変換器の制御方法であって、表３に示すＭｏｄｅ１，Ｍｏｄｅ１’，Ｍｏｄｅ２，Ｍｏｄｅ３，Ｍｏｄｅ４，Ｍｏｄｅ５，Ｍｏｄｅ６，Ｍｏｄｅ７，Ｍｏｄｅ８，Ｍｏｄｅ８’のスイッチングパターンを有し、Ｍｏｄｅ１からＭｏｄｅ１’またはＭｏｄｅ３、Ｍｏｄｅ１’からＭｏｄｅ１またはＭｏｄｅ２またはＭｏｄｅ３、Ｍｏｄｅ２からＭｏｄｅ１’またはＭｏｄｅ３またはＭｏｄｅ４またはＭｏｄｅ５、Ｍｏｄｅ３からＭｏｄｅ１またはＭｏｄｅ１’またはＭｏｄｅ２またはＭｏｄｅ４、Ｍｏｄｅ４からＭｏｄｅ２またはＭｏｄｅ３またはＭｏｄｅ５またはＭｏｄｅ６、Ｍｏｄｅ５からＭｏｄｅ２またはＭｏｄｅ４またはＭｏｄｅ６またはＭｏｄｅ７、Ｍｏｄｅ６からＭｏｄｅ４またはＭｏｄｅ５またはＭｏｄｅ７またはＭｏｄｅ８’、Ｍｏｄｅ７からＭｏｄｅ５またはＭｏｄｅ６またはＭｏｄｅ８またはＭｏｄｅ８’Ｍｏｄｅ８からＭｏｄｅ７またはＭｏｄｅ８’、Ｍｏｄｅ８’からＭｏｄｅ６またはＭｏｄｅ７またがＭｏｄｅ８にスイッチングパターンを状態遷移させることを特徴とする。
Figure JPOXMLDOC01-appb-T000006
　また、その一態様として、第１，第２フライングキャパシタの電流極性を検出せずにスイッチングパターンの時間に基づいて第１，第２フライングキャパシタの電圧を制御することを特徴とする。
　本発明によれば、５レベル電力変換器の制御方法において、フライングキャパシタの電圧を所望の値に制御しつつ、デッドタイム時においても２レベルスキップを発生させないことが可能となる。
Ｍｏｄｅ１’適用時のデッドタイムの影響を示す概略図。 実施形態１におけるスイッチングパターンの状態遷移を示す説明図。 同時選択禁止パターンを示す概略図。 実施形態２におけるスイッチングパターンの状態遷移を示す説明図。 デッドタイムを考慮したスイッチングパターンの状態遷移を示す説明図。 デッドタイムを考慮したスイッチングパターンの状態遷移を示す説明図。 デッドタイムを考慮したスイッチングパターンの状態遷移を示す説明図。 実施形態２におけるスイッチングパターンの状態遷移適用時／非適用時の相電圧波形を示すタイムチャート。 従来の５レベル電力変換器を示す回路図。 各スイッチングパターンを示す回路図。 出力電圧Ｅ，－Ｅ期間中に流れる平均電流と変調率の関係を示すグラフ。 デッドタイム中に２レベルスキップが発生する例を示す回路図。
　本発明の目的は、第１，第２フライングキャパシタＣ1，Ｃ2の電圧を所望の値に制御しつつ、デッドタイム期間中においても２レベルスキップを発生させないことである。
　以下、本発明に係る５レベル電力変換器の制御方法における実施形態１，２を図１～図６に基づいて詳述する。
　［実施形態１］
　本実施形態１では、図７（ａ）構成の単相の５レベル電力変換器において、デッドタイム期間中においても２レベルスキップを発生させないスイッチングパターンについて述べる。
　ここで、図７（ａ）に示す単相の５レベル電力変換器の構成について説明する。
　直列接続された２個の直流電圧源ＣDC1，ＣDC2のうち上段の直流電圧源ＣDC1の負極端に一端が接続された２相共通の第１共通スイッチＳC1と、第１共通スイッチＳC1の他端に一端が接続された第１フライングキャパシタＣ1と、前記上段の直流電圧源ＣDC1の正極端と第１共通スイッチＳC1の他端との間に順次直列接続された２相の第１半導体素子Ｓ1U，Ｓ1V，第３半導体素子Ｓ3U，Ｓ3V，第４半導体素子Ｓ4U，Ｓ4Vと、第１半導体素子Ｓ1U，Ｓ1V，第３半導体素子Ｓ3U，Ｓ3Vの共通接続点と第１フライングキャパシタＣ1の他端との間に介挿された第２半導体素子Ｓ2U，Ｓ2Vと、を備える。
　また、直列接続された２個の直流電圧源ＣDC1，ＣDC2のうち下段の直流電圧源ＣDC2の正極端に一端が接続された２相共通の第２共通スイッチＳC2と、第２共通スイッチＳC2の他端に一端が接続された第２フライングキャパシタＣ2と、第２共通スイッチＳC2の他端と下段の直流電圧源ＣDC2の負極端との間に順次直列接続された２相の第７半導体素子Ｓ7U，Ｓ7V，第８半導体素子Ｓ8U，Ｓ8V，第１０半導体素子Ｓ10U，Ｓ10Vと、第８半導体素子Ｓ8U，Ｓ8V，と第１０半導体素子Ｓ10U，Ｓ10Vの共通接続点と第２フライングキャパシタＣ2の他端との間に介挿された第９半導体素子Ｓ9U，Ｓ9Vと、を有する。
　また、第３半導体素子Ｓ3U，Ｓ3Vと第４半導体素子Ｓ4U，Ｓ4Vの共通接続点に第５半導体素子Ｓ5U，Ｓ5Vの一端が接続される。第７半導体素子Ｓ7U，Ｓ7Vと第８半導体素子Ｓ8U，Ｓ8Vの共通接続点に第６半導体素子Ｓ6U，Ｓ6Vの一端が接続される。そして、第５半導体素子Ｓ5U，Ｓ5Vの他端と第６半導体素子Ｓ6U，Ｓ6Vの他端が接続され、この接続点が出力端子Ｕ，Ｖとなる。
　ここで、第１～第１０半導体素子Ｓ1U～Ｓ10UでＵ相の相モジュール、第１～第１０半導体素子Ｓ1V～Ｓ10VでＶ相の相モジュール、第１～第１０半導体素子Ｓ1W～Ｓ10WでＷ相の相モジュールを構成する。
　図１０のスイッチングパターンの場合、Ｍｏｄｅ１選択時に第２半導体素子Ｓ2をオンしておけば、Ｍｏｄｅ１からＭｏｄｅ２に遷移する場合においてもデッドタイム中にＥの相電圧を出力することが可能となる。そのため、２レベルスキップは起こらない。したがって、Ｍｏｄｅ１からＭｏｄｅ２に遷移する際にはこの第２半導体素子Ｓ2を選択する新たなパターンを使用する必要がある。本実施形態１ではこの新しいＭｏｄｅをＭｏｄｅ１’と定義する。また、同様にＭｏｄｅ８の場合もＭｏｄｅ８からＭｏｄｅ６に遷移する際に第９半導体素子Ｓ9をオンする必要がある。
　図１にＭｏｄｅ１’を適用した場合の具体例を示す。図１に示すように予め第２半導体素子Ｓ2をオンしておくと、図１（ｂ）期間で第１共通スイッチＳc1のコレクタ－エミッタ間の印加電圧は２Ｅ－Ｅ＝Ｅとなり、第１共通スイッチＳc1内の逆並列ダイオードは導通しない。したがって、点線経路の電流が流れる。よって、図１０のように出力電圧が２Ｅから０に２レベルスキップすることなくスイッチングできる。Ｍｏｄｅ８からＭｏｄｅ６の遷移の際にも、同様に第９半導体素子Ｓ9をオンにする状態をＭｏｄｅ８’と定義する。
　図１のような転流現象を踏まえた上での詳細なスイッチングパターンの状態遷移図を図２に示す。図２（ａ）が従来の状態遷移パターン、図２（ｂ）が本実施形態１の状態遷移パターンである。
　図２中の矢印は遷移する方向を表しており、双方向の矢印どちらの状態も遷移可能であることを示す。２ＥからＥ，Ｅから０というように1レベルずつの遷移を原則とし、基本的にはどの状態にも遷移できる。しかし、Ｍｏｄｅ３からＭｏｄｅ５，Ｍｏｄｅ４からＭｏｄｅ７のパターンはデッドタイム期間中の転流によりレベルスキップが生じるため禁止している。
　以上示したように、本実施形態１によれば、２相以上の５レベル電力変換器の制御方法において、デッドタイム期間中においてもレベルスキップを抑制することが可能となる。これにより、負荷の絶縁破壊を低減させることができる。
　なお、本実施形態１においても前述したようにスイッチングパターンの時間に基づいてフライングキャパシタの電圧を制御することにより、電流検出器が不要となる。
　［実施形態２］
　本実施形態２では、図７（ｂ）構成の３相の５レベル電力変換器におけるスイッチングパターンの状態遷移について記述する。図７（ｂ）の回路構成は、図７（ａ）を三相の変更したのみであり、その他は同様である。
　相の数が３以上の場合、第１共通スイッチＳC1，第２共通スイッチＳC2が存在するため、第１，第２フライングキャパシタＣ1，Ｃ2の充電・放電制御に制約が生じる。その例を図３に示す。
　図３（ａ），（ｂ）に示すように、２相がＭｏｄｅ１’とＭｏｄｅ８’を選択しているとき、残りの１相が０の相電圧レベルを出力しようとすると、その残りの１相は、Ｍｏｄｅ４もしくはＭｏｄｅ５を選択する必要がある。Ｍｏｄｅ４，Ｍｏｄｅ５では第１共通スイッチＳC1もしくは第２共通スイッチＳC2をオンにする必要があるため、上段の直流電圧源ＣDC1（または、下段の直流電圧源ＣDC2）と第１フライングキャパシタＣ1（または、第２フライングキャパシタＣ2）が、この第１共通スイッチＳC1もしくは第２共通スイッチＳC2により短絡されてしまう。この短絡状態を避けるために、Ｍｏｄｅ１’はＭｏｄｅ４（Ｍｏｄｅ８’はＭｏｄｅ５）と同時に選択できない。同様に、図３（ｃ），（ｄ）に示すように、Ｍｏｄｅ２はＭｏｄｅ４と同時に選択できず、Ｍｏｄｅ６はＭｏｄｅ５と同時に選択できない。一方、Ｍｏｄｅ４もしくはＭｏｄｅ５が選択できない場合、０の相電圧レベルが出力できないため、出力電圧歪を大きく増大させてしまう。
　そこで、ある相でＭｏｄｅ４を選択する場合は、他の相ではＭｏｄｅ１’の代わりにＭｏｄｅ１を選択する。同様に、ある相でＭｏｄｅ５を選択する場合は、他の相ではＭｏｄｅ８’の代わりにＭｏｄｅ８を選択する。これらの組み合わせにすると、上記の短絡状態は回避できる。
　図７（ｂ）の３相５レベル電力変換器において、選択可能なスイッチングパターン組み合わせ（○）と上記の短絡状態が発生するため選択できないスイッチングパターンの組み合わせ（×）を表１に示す。
Figure JPOXMLDOC01-appb-T000007
　表１のスイッチングパターンの組み合わせを満足し、かつ、スイッチングパターンの状態遷移にレベルスキップを発生させない遷移パターンを図４（ｂ）に示す。
　図４（ｂ）の遷移パターンでは、３相すべてのスイッチングパターンがグループＡより選択されるか、もしくは、３相すべてのスイッチングパターンがグループＢより選択される。したがって、表１のパターン組み合わせを満足する。
　また、図４中の矢印は遷移する方向を表しており、双方向の矢印どちらの状態も遷移可能であることを示す。２ＥからＥ，Ｅから０というように１レベルずつの遷移を原則とし、基本的にはどの状態にも遷移できる。しかし、Ｍｏｄｅ１からＭｏｄｅ２，Ｍｏｄｅ３からＭｏｄｅ５，Ｍｏｄｅ４からＭｏｄｅ７，Ｍｏｄｅ６からＭｏｄｅ８のパターンはデッドタイム期間中の転流によりレベルスキップが生じるため、禁止している。
　図５（ａ）～（ｃ）と表２に全スイッチングパターンを示す。なお、図５（ａ）～（ｃ）では、第４～第７半導体素子Ｓ４～Ｓ７を２つの半導体素子を直列接続した構成としている。また、表２に全スイッチングパターンをまとめる。また、本実施形態２のスイッチングパターンを適用した場合と適用していない場合のシミュレーション結果を図６に示す。図６（ａ）は本実施形態２のスイッチングパターンを適用した場合、図６（ｂ）は本実施形態２のスイッチングパターンを適用しない場合を示している。図６（ｃ）は図６（ｂ）の拡大図である。
Figure JPOXMLDOC01-appb-T000008
　図６を見ると分かるように、本実施形態２のスイッチングパターンの状態遷移を適用していない場合（図６（ｂ），（ｃ））、０から２Ｅへの２レベルスキップが発生しているが、本実施形態２のスイッチングパターンの状態遷移を適用した場合（図６（ａ））においては２レベルスキップを回避できていることがわかる。
　なお、この実施形態２の発明は、３相の５レベル電力変換器に限らず相数が４相以上の５レベル電力変換器においても適用可能である。
　以上示したように、本実施形態２によれば、実施形態１と同様の作用効果を奏する。また、３相以上の５レベル電力変換器において、出力電圧歪を増大させることなく、デッドタイム期間中においてもレベルスキップを防ぐことができる。
　以上、本発明において、記載された具体例に対してのみ詳細に説明したが、本発明の技術思想の範囲で多彩な変形および修正が可能であることは、当業者にとって明白なことであり、このような変形および修正が特許請求の範囲に属することは当然のことである。

Claims (3)

  1. 　直列接続された２個の直流電圧源のうち上段の直流電圧源の負極端に一端が接続された各相共通の第１共通スイッチと、
    　直列接続された２個の直流電圧源のうち下段の直流電圧源の正極端に一端が接続された各相共通の第２共通スイッチと、
    　第１共通スイッチの他端に一端が接続された各相共通の第１フライングキャパシタと、
    　第２共通スイッチの他端に一端が接続された各相共通の第２フライングキャパシタと、
    　前記上段の直流電圧源の正極端と第１共通スイッチの他端との間に順次直列接続された各相の第１半導体素子，第３半導体素子，第４半導体素子と、
    　第１半導体素子，第３半導体素子の共通接続点と第１フライングキャパシタの他端との間に介挿された各相の第２半導体素子と、
    　第２共通スイッチの他端と下段の直流電圧源の負極端との間に順次直列接続された各相の第７半導体素子，第８半導体素子，第１０半導体素子と、
    　第８半導体素子と第１０半導体素子の共通接続点と第２フライングキャパシタの他端との間に介挿された各相の第９半導体素子と、
    　第３半導体素子と第４半導体素子の共通接続点に一端が接続された各相の第５半導体素子と、
    　第７半導体素子と第８半導体素子の共通接続点に一端が接続された各相の第６半導体素子と、を備え、
    　各相の第５半導体素子の他端と第６半導体素子の他端が接続された共通接続点を出力端子とし、前記第１～第１０半導体素子を２つずつ備えた単相の５レベル電力変換器の制御方法であって、
    　表３に示すＭｏｄｅ１’，Ｍｏｄｅ２，Ｍｏｄｅ３，Ｍｏｄｅ４，Ｍｏｄｅ５，Ｍｏｄｅ６，Ｍｏｄｅ７，Ｍｏｄｅ８’のスイッチングパターンを有し、
    　Ｍｏｄｅ１’からＭｏｄｅ２またはＭｏｄｅ３、Ｍｏｄｅ２からＭｏｄｅ１’またはＭｏｄｅ３またはＭｏｄｅ４またはＭｏｄｅ５、Ｍｏｄｅ３からＭｏｄｅ１’またはＭｏｄｅ２またはＭｏｄｅ４、Ｍｏｄｅ４からＭｏｄｅ２またはＭｏｄｅ３またはＭｏｄｅ５またはＭｏｄｅ６、Ｍｏｄｅ５からＭｏｄｅ２またはＭｏｄｅ４またはＭｏｄｅ６またはＭｏｄｅ７、Ｍｏｄｅ６からＭｏｄｅ４またはＭｏｄｅ５またはＭｏｄｅ７またはＭｏｄｅ８’、Ｍｏｄｅ７からＭｏｄｅ５またはＭｏｄｅ６またはＭｏｄｅ８’、Ｍｏｄｅ８’からＭｏｄｅ６またはＭｏｄｅ７にスイッチングパターンを状態遷移させる５レベル電力変換器の制御方法。
    Figure JPOXMLDOC01-appb-T000001
  2. 　直列接続された２個の直流電圧源のうち上段の直流電圧源の負極端に一端が接続された各相共通の第１共通スイッチと、
    　直列接続された２個の直流電圧源のうち下段の直流電圧源の正極端に一端が接続された各相共通の第２共通スイッチと、
    　第１共通スイッチの他端に一端が接続された各相共通の第１フライングキャパシタと、
    　第２共通スイッチの他端に一端が接続された各相共通の第２フライングキャパシタと、
    　前記上段の直流電圧源の正極端と第１共通スイッチの他端との間に順次直列接続された各相の第１半導体素子，第３半導体素子，第４半導体素子と、
    　第１半導体素子，第３半導体素子の共通接続点と第１フライングキャパシタの他端との間に介挿された各相の第２半導体素子と、
    　第２共通スイッチの他端と下段の直流電圧源の負極端との間に順次直列接続された各相の第７半導体素子，第８半導体素子，第１０半導体素子と、
    　第８半導体素子と第１０半導体素子の共通接続点と第２フライングキャパシタの他端との間に介挿された各相の第９半導体素子と、
    　第３半導体素子と第４半導体素子の共通接続点に一端が接続された各相の第５半導体素子と、
    　第７半導体素子と第８半導体素子の共通接続点に一端が接続された各相の第６半導体素子と、を備え、
    　各相の第５半導体素子の他端と第６半導体素子の他端が接続された共通接続点を出力端子とし、前記第１～第１０半導体素子を３つずつ以上備えた３相以上の５レベル電力変換器の制御方法であって、
    　表３に示すＭｏｄｅ１，Ｍｏｄｅ１’，Ｍｏｄｅ２，Ｍｏｄｅ３，Ｍｏｄｅ４，Ｍｏｄｅ５，Ｍｏｄｅ６，Ｍｏｄｅ７，Ｍｏｄｅ８，Ｍｏｄｅ８’のスイッチングパターンを有し、
    　Ｍｏｄｅ１からＭｏｄｅ１’またはＭｏｄｅ３、Ｍｏｄｅ１’からＭｏｄｅ１またはＭｏｄｅ２またはＭｏｄｅ３、Ｍｏｄｅ２からＭｏｄｅ１’またはＭｏｄｅ３またはＭｏｄｅ４またはＭｏｄｅ５、Ｍｏｄｅ３からＭｏｄｅ１またはＭｏｄｅ１’またはＭｏｄｅ２またはＭｏｄｅ４、Ｍｏｄｅ４からＭｏｄｅ２またはＭｏｄｅ３またはＭｏｄｅ５またはＭｏｄｅ６、Ｍｏｄｅ５からＭｏｄｅ２またはＭｏｄｅ４またはＭｏｄｅ６またはＭｏｄｅ７、Ｍｏｄｅ６からＭｏｄｅ４またはＭｏｄｅ５またはＭｏｄｅ７またはＭｏｄｅ８’、Ｍｏｄｅ７からＭｏｄｅ５またはＭｏｄｅ６またはＭｏｄｅ８またはＭｏｄｅ８’Ｍｏｄｅ８からＭｏｄｅ７またはＭｏｄｅ８’、Ｍｏｄｅ８’からＭｏｄｅ６またはＭｏｄｅ７またがＭｏｄｅ８にスイッチングパターンを状態遷移させる５レベル電力変換器の制御方法。
    Figure JPOXMLDOC01-appb-T000002
  3. 　第１，第２フライングキャパシタの電流極性を検出せずにスイッチングパターンの時間に基づいて第１，第２フライングキャパシタの電圧を制御する請求項１または２記載の５レベル電力変換器の制御方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020078201A (ja) * 2018-11-08 2020-05-21 パナソニックＩｐマネジメント株式会社 電力変換装置
CN114026777A (zh) * 2019-06-18 2022-02-08 株式会社明电舍 逆变器系统和逆变器系统控制方法
RU2772317C1 (ru) * 2019-06-18 2022-05-18 Мейденша Корпорейшн Инверторная система и способ управления инверторной системой

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6547524B2 (ja) * 2015-09-04 2019-07-24 株式会社明電舎 多相電力変換器の制御方法及び多相電力変換器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012182974A (ja) * 2011-02-08 2012-09-20 Fuji Electric Co Ltd ５レベル電力変換装置
JP2014064431A (ja) * 2012-09-24 2014-04-10 Meidensha Corp マルチレベル電力変換装置
WO2014208232A1 (ja) * 2013-06-25 2014-12-31 株式会社明電舎 マルチレベル電力変換装置
WO2015015885A1 (ja) * 2013-08-02 2015-02-05 株式会社明電舎 マルチレベル電力変換装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012182974A (ja) * 2011-02-08 2012-09-20 Fuji Electric Co Ltd ５レベル電力変換装置
JP2014064431A (ja) * 2012-09-24 2014-04-10 Meidensha Corp マルチレベル電力変換装置
WO2014208232A1 (ja) * 2013-06-25 2014-12-31 株式会社明電舎 マルチレベル電力変換装置
WO2015015885A1 (ja) * 2013-08-02 2015-02-05 株式会社明電舎 マルチレベル電力変換装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020078201A (ja) * 2018-11-08 2020-05-21 パナソニックＩｐマネジメント株式会社 電力変換装置
JP7026310B2 (ja) 2018-11-08 2022-02-28 パナソニックＩｐマネジメント株式会社 電力変換装置
CN114026777A (zh) * 2019-06-18 2022-02-08 株式会社明电舍 逆变器系统和逆变器系统控制方法
RU2772317C1 (ru) * 2019-06-18 2022-05-18 Мейденша Корпорейшн Инверторная система и способ управления инверторной системой
CN114026777B (zh) * 2019-06-18 2022-08-12 株式会社明电舍 逆变器系统和逆变器系统控制方法

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