JP7026310B2 - 電力変換装置 - Google Patents

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Description

本発明は、直流電力を交流電力に変換する電力変換装置に関する。
太陽電池、蓄電池、燃料電池などに接続されるパワーコンディショナは、高効率な電力変換と小型設計が望まれる。それを実現する電力変換装置の１つに、フライングキャパシタを用いたマルチレベル電力変換装置がある（例えば、特許文献１参照）。マルチベル電力変換装置におけるフライングキャパシタの電圧は、部品パラメータのばらつきのない理想的な状態では一定の電圧値にバランスされる。
特開２０１５－９１１７９号公報
しかしながら、実際には回路を構成する部品パラメータのばらつきにより、理想とする電圧値にバランスしないことが多い。例えば、スイッチング素子のスイッチングタイミングのばらつきにより、フライングキャパシタの電圧がばらつき、フライングキャパシタの電圧が目標値に収束しない場合がある。その場合、デバイスの耐圧超過による不具合や、Ｕ相とＷ相の出力端子の対地間電位のずれによるアースへの漏洩電流などが発生する。
本発明はこうした状況に鑑みなされたものであり、その目的は、フライングキャパシタの電圧を目標値に収束させる性能の高いマルチレベル電力変換装置を提供することにある。
上記課題を解決するために、本発明のある態様の電力変換装置は、直流電源の正側バスと負側バスとの間に並列に接続され、それぞれが少なくとも１つのフライングキャパシタを有する複数のレグと、前記直流電源の正側バスと負側バスとの間に、直列に接続された第１分割コンデンサ及び第２分割コンデンサと、を備える。前記レグは、系統電源／交流負荷に接続された交流経路の１つに接続されており、前記レグは、前記第１分割コンデンサと前記第２分割コンデンサとの間の中性点に接続されており、前記直流電源、前記複数のレグのうちの第１レグに含まれるフライングキャパシタ、前記系統電源／交流負荷、前記複数のレグのうちの第２レグに含まれるフライングキャパシタ、前記直流電源の経路で前記２つのフライングキャパシタが充電される状態と、前記系統電源／交流負荷、前記第２レグに含まれるフライングキャパシタ、前記中性点、前記第１レグに含まれるフライングキャパシタ、前記系統電源／交流負荷の経路で前記２つのフライングキャパシタが放電される状態とを交互に繰り返すことにより、前記直流電源の半分の電圧を前記系統電源／交流負荷に供給する第１パターンと、前記第１分割コンデンサ、前記第１レグに含まれるフライングキャパシタ、前記系統電源／交流負荷、前記第２レグに含まれるフライングキャパシタ、前記第１分割コンデンサの経路で前記第１レグに含まれるフライングキャパシタが充電され、前記第２レグに含まれるフライングキャパシタが放電される状態と、前記第２分割コンデンサ、前記第１レグに含まれるフライングキャパシタ、前記系統電源／交流負荷、前記第２レグに含まれるフライングキャパシタ、前記第２分割コンデンサの経路で前記第１レグに含まれるフライングキャパシタが放電され、前記第２レグに含まれるフライングキャパシタが充電される状態と、を交互に繰り返すことにより、前記直流電源の半分の電圧を前記系統電源／交流負荷に供給する第２パターンが切り替え可能である。
本発明によれば、フライングキャパシタの電圧を目標値に収束させる性能の高いマルチレベル電力変換装置を実現することができる。
本発明の実施の形態１に係る電力変換装置の構成を説明するための図である。 ５レベル（＋Ｅ、＋１／２Ｅ、０、－１／２Ｅ、－Ｅ）の電圧で生成される擬似正弦波を示す図である。 図３（ａ）－（ｂ）は、実施の形態１に係る電力変換装置における第１スイッチング素子－第２４スイッチング素子のスイッチングパターンをまとめた図である。 図４（ａ）－（ｂ）は、相補関係と、半周期の位相差を持つ関係を説明するための図である。 図５（ａ）－（ｄ）は、第１スイッチングパターンの正の半周期のスイッチングパターンを示す回路図である。 図６（ａ）－（ｄ）は、第１スイッチングパターンの負の半周期のスイッチングパターンを示す回路図である。 図７（ａ）－（ｄ）は、第２スイッチングパターンの正の半周期のスイッチングパターンを示す回路図である。 図８（ａ）－（ｄ）は、第２スイッチングパターンの負の半周期のスイッチングパターンを示す回路図である。 図９（ａ）－（ｄ）は、第１フライングキャパシタ－第４フライングキャパシタの充放電時における等価回路を示す図である。 インバータ回路の出力電圧のゼロクロスタイミングを示す図である。 実施の形態１に係る電力変換装置において、第１スイッチングパターン実行時の第１フライングキャパシタ－第４フライングキャパシタの各電圧とインバータ回路の出力電圧の推移の実験データを示す図である。 実施の形態１に係る電力変換装置において、第２スイッチングパターン実行時の第１フライングキャパシタ－第４フライングキャパシタの各電圧とインバータ回路の出力電圧の推移の実験データを示す図である。 実施の形態１に係る電力変換装置において、第１スイッチングパターンと第２スイッチングパターンを切り替えながら実行した時の第１フライングキャパシタ－第４フライングキャパシタの各電圧とインバータ回路の出力電圧の推移の実験データを示す図である。 本発明の実施の形態２に係る電力変換装置の構成を説明するための図である。 図１５（ａ）－（ｂ）は、実施の形態２に係る電力変換装置における第１スイッチング素子－第２４スイッチング素子のスイッチングパターンをまとめた図である。 本発明の電力変換装置の拡張範囲を説明するための図である。
図１は、本発明の実施の形態１に係る電力変換装置１の構成を説明するための図である。電力変換装置１は、直流電源２から供給される直流電力を交流電力に変換し、変換した交流電力を商用電力系統（以下、単に系統３という）又は交流負荷に出力する。直流電源２は例えば、分散型電源（太陽電池、蓄電池、燃料電池など）と、当該分散型電源の出力を制御可能なＤＣ／ＤＣコンバータにより構成される。当該ＤＣ／ＤＣコンバータと電力変換装置１との間は、直流バスで接続される。なお直流電源２は、分散型電源とＤＣ／ＤＣコンバータの組が複数、並列接続されて構成されていてもよい。
電力変換装置１は、インバータ回路１０、フィルタ回路２０、電圧検出部４１－４４及び制御部３０を備える。インバータ回路１０は、直流電源２から供給される直流電力を、マルチレベル（本実施の形態では５レベル）の電圧を有する疑似正弦波に変換する。インバータ回路１０は、直流電源２の正側バスと負側バスとの間に並列に接続された第１レグＬｅ１及び第２レグＬｅ２を備える。第１レグＬｅ１は、第１フライングキャパシタ回路１１、第２フライングキャパシタ回路１２及び第１出力回路１５を含む。第２レグＬｅ２は、第３フライングキャパシタ回路１３、第４フライングキャパシタ回路１４及び第２出力回路１６を含む。
第１フライングキャパシタ回路１１及び第２フライングキャパシタ回路１２は直流電源２の両端間に直列に接続される。第３フライングキャパシタ回路１３及び第４フライングキャパシタ回路１４は直流電源２の両端間に直列に接続される。第１フライングキャパシタ回路１１と第２フライングキャパシタ回路１２との接続点と、第３フライングキャパシタ回路１３と第４フライングキャパシタ回路１４との接続点との間が中間配線で接続される。
第１フライングキャパシタ回路１１は、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４及び第１フライングキャパシタＣ１を含む。第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３及び第４スイッチング素子Ｑ４は直列に接続され、直流電源２の正側バスと中間配線の間に接続される。第１フライングキャパシタＣ１は、第１スイッチング素子Ｑ１と第２スイッチング素子Ｑ２との接続点と、第３スイッチング素子Ｑ３と第４スイッチング素子Ｑ４との接続点との間に接続され、第１スイッチング素子Ｑ１－第４スイッチング素子Ｑ４により充放電される。
第２フライングキャパシタ回路１２は、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８及び第２フライングキャパシタＣ２を含む。第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第７スイッチング素子Ｑ７及び第８スイッチング素子Ｑ８は直列に接続され、中間配線と、直流電源２の負側バスの間に接続される。第２フライングキャパシタＣ２は、第５スイッチング素子Ｑ５と第６スイッチング素子Ｑ６との接続点と、第７スイッチング素子Ｑ７と第８スイッチング素子Ｑ８との接続点との間に接続され、第５スイッチング素子Ｑ５－第８スイッチング素子Ｑ８により充放電される。
第３フライングキャパシタ回路１３は、第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１１スイッチング素子Ｑ１１、第１２スイッチング素子Ｑ１２及び第３フライングキャパシタＣ３を含む。第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１１スイッチング素子Ｑ１１及び第１２スイッチング素子Ｑ１２は直列に接続され、直流電源２の正側バスと中間配線の間に接続される。第３フライングキャパシタＣ３は、第９スイッチング素子Ｑ９と第１０スイッチング素子Ｑ１０との接続点と、第１１スイッチング素子Ｑ１１と第１２スイッチング素子Ｑ１２との接続点との間に接続され、第９スイッチング素子Ｑ９－第１２スイッチング素子Ｑ１２により充放電される。
第４フライングキャパシタ回路１４は、第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１５スイッチング素子Ｑ１５、第１６スイッチング素子Ｑ１６及び第４フライングキャパシタＣ４を含む。第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１５スイッチング素子Ｑ１５及び第１６スイッチング素子Ｑ１６は直列に接続され、中間配線と直流電源２の負側バスの間に接続される。第４フライングキャパシタＣ４は、第１３スイッチング素子Ｑ１３と第１４スイッチング素子Ｑ１４との接続点と、第１５スイッチング素子Ｑ１５と第１６スイッチング素子Ｑ１６との接続点との間に接続され、第１３スイッチング素子Ｑ１３－第１６スイッチング素子Ｑ１６により充放電される。
第１出力回路１５は、第１フライングキャパシタ回路１１の中点（具体的には、第２スイッチング素子Ｑ２と第３スイッチング素子Ｑ３との接続点）と、第２フライングキャパシタ回路１２の中点（具体的には、第６スイッチング素子Ｑ６と第７スイッチング素子Ｑ７との接続点）との間に接続される。第１出力回路１５は、直列に接続された第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第１９スイッチング素子Ｑ１９及び第２０スイッチング素子Ｑ２０を含む。第１出力回路１５の中点（具体的には、第１８スイッチング素子Ｑ１８と第１９スイッチング素子Ｑ１９との接続点）は、フィルタ回路２０を介して、系統３／交流負荷に接続された交流経路の一端に接続される。
第２出力回路１６は、第３フライングキャパシタ回路１３の中点（具体的には、第１０スイッチング素子Ｑ１０と第１１スイッチング素子Ｑ１１との接続点）と、第４フライングキャパシタ回路１４の中点（具体的には、第１４スイッチング素子Ｑ１４と第１５スイッチング素子Ｑ１５との接続点）との間に接続される。第２出力回路１６は、直列に接続された第２１スイッチング素子Ｑ２１、第２２スイッチング素子Ｑ２２、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４を含む。第２出力回路１６の中点（具体的には、第２２スイッチング素子Ｑ２２と第２３スイッチング素子Ｑ２３との接続点）は、フィルタ回路２０を介して上記交流経路の他端に接続される。
直流電源２の正側バスと負側バスの間に、第１分割コンデンサＣ５及び第２分割コンデンサＣ６が直列に接続される。具体的には、正側バスと中間配線の間に第１分割コンデンサＣ５が接続され、中間配線と負側バスの間に第２分割コンデンサＣ６が接続される。第１分割コンデンサＣ５及び第２分割コンデンサＣ６は、直流電源２の電圧Ｅを１／２に分圧する作用、インバータ回路１０内で発生するサージ電圧を抑制するためのスナバコンデンサとしての作用を有する。
第１フライングキャパシタ回路１１の中点からは、第１スイッチング素子Ｑ１の上側端子に印加されるＥ［Ｖ］と、第４スイッチング素子Ｑ４の下側端子に印加される１／２Ｅ［Ｖ］の間の範囲の電位が出力される。第１フライングキャパシタＣ１は１／４Ｅ［Ｖ］の電圧になるように初期充電（プリチャージ）され、１／４Ｅ［Ｖ］の電圧を中心として充放電が繰り返される。従って、第１フライングキャパシタ回路１１からは、概ね、Ｅ［Ｖ］、３／４Ｅ［Ｖ］、１／２Ｅ［Ｖ］の３レベルの電位が出力される。
第２フライングキャパシタ回路１２の中点からは、第５スイッチング素子Ｑ５の上側端子に印加される１／２Ｅ［Ｖ］と、第８スイッチング素子Ｑ８の下側端子に印加される０［Ｖ］の間の範囲の電位が出力される。第２フライングキャパシタＣ２は１／４Ｅ［Ｖ］の電圧になるように初期充電され、１／４Ｅ［Ｖ］の電圧を中心として充放電が繰り返される。従って、第２フライングキャパシタ回路１２からは、概ね、１／２Ｅ［Ｖ］、１／４Ｅ［Ｖ］、０［Ｖ］の３レベルの電位が出力される。
第３フライングキャパシタ回路１３の中点からは、第９スイッチング素子Ｑ９の上側端子に印加されるＥ［Ｖ］と、第１２スイッチング素子Ｑ１２の下側端子に印加される１／２Ｅ［Ｖ］の間の範囲の電位が出力される。第３フライングキャパシタＣ３は１／４Ｅ［Ｖ］の電圧になるように初期充電され、１／４Ｅ［Ｖ］の電圧を中心として充放電が繰り返される。従って、第３フライングキャパシタ回路１３からは、概ね、Ｅ［Ｖ］、３／４Ｅ［Ｖ］、１／２Ｅ［Ｖ］の３レベルの電位が出力される。
第４フライングキャパシタ回路１４の中点からは、第１３スイッチング素子Ｑ１３の上側端子に印加される１／２Ｅ［Ｖ］と、第１６スイッチング素子Ｑ１６の下側端子に印加される０［Ｖ］の間の範囲の電位が出力される。第４フライングキャパシタＣ４は１／４Ｅ［Ｖ］の電圧になるように初期充電され、１／４Ｅ［Ｖ］の電圧を中心として充放電が繰り返される。従って、第４フライングキャパシタ回路１４からは、概ね、１／２Ｅ［Ｖ］、１／４Ｅ［Ｖ］、０［Ｖ］の３レベルの電位が出力される。
上記の第１スイッチング素子Ｑ１－第２４スイッチング素子Ｑ２４にはそれぞれ、第１ダイオードＤ１－第２４ダイオードＤ２４が逆並列に形成／接続される。以下、本実施の形態では第１スイッチング素子Ｑ１－第２４スイッチング素子Ｑ２４に、１５０Ｖ耐圧のＮチャネルＭＯＳＦＥＴを使用する例を想定する。ＮチャネルＭＯＳＦＥＴでは、ソースからドレイン方向に寄生ダイオードが逆並列に形成される。
なお、第１スイッチング素子Ｑ１－第２４スイッチング素子Ｑ２４にＩＧＢＴ（Insulated Gate Bipolar Transistor）やバイポーラトランジスタを使用してもよい。その場合、第１スイッチング素子Ｑ１－第２４スイッチング素子Ｑ２４に寄生ダイオードは形成されず、第１スイッチング素子Ｑ１－第２４スイッチング素子Ｑ２４にそれぞれ外付けダイオードが逆並列に接続される。
第１出力回路１５の中点（具体的には、第１８スイッチング素子Ｑ１８と第１９スイッチング素子Ｑ１９間の接続点）と、第２出力回路１６の中点（具体的には、第２２スイッチング素子Ｑ２２と第２３スイッチング素子Ｑ２３間の接続点）から、マルチレベルの電圧（本実施の形態では５レベルの電圧）がフィルタ回路２０に出力される。レベル数が多いほど、より正規の正弦波に近い擬似正弦波となる。なお、本実施の形態では第１出力回路１５の中点からＵ相の電力を出力し、第２出力回路１６の中点からＷ相の電力を出力する。
フィルタ回路２０は、第１リアクトルＬ１、第２リアクトルＬ２及び出力コンデンサＣ７を含み、第１出力回路１５及び第２出力回路１６から出力される電圧及び電流の高調波成分を減衰させて、系統３の正弦波と同期した正弦波に近づける。
第１電圧検出部４１は、第１フライングキャパシタＣ１の電圧を検出して制御部３０に出力する。第２電圧検出部４２は、第２フライングキャパシタＣ２の電圧を検出して制御部３０に出力する。第３電圧検出部４３は、第３フライングキャパシタＣ３の電圧を検出して制御部３０に出力する。第４電圧検出部４４は、第４フライングキャパシタＣ４の電圧を検出して制御部３０に出力する。第１電圧検出部４１－第４電圧検出部４４はそれぞれ、例えば抵抗分圧回路と差動アンプで構成することができる。
制御部３０は、第１スイッチング素子Ｑ１－第２４スイッチング素子Ｑ２４のオン／オフを制御して、インバータ回路１０に、直流電源２から供給される直流電力を交流電力に変換させる。また制御部３０は、第１スイッチング素子Ｑ１－第２４スイッチング素子Ｑ２４のオン／オフを制御して、インバータ回路１０に、系統３から供給される交流電力を直流電力に変換させる。制御部３０は、ハードウェア資源とソフトウェア資源の協働、またはハードウェア資源のみにより実現できる。ハードウェア資源としてアナログ素子、マイクロコンピュータ、ＤＳＰ、ＲＯＭ、ＲＡＭ、ＦＰＧＡ、ＡＳＩＣ、その他のＬＳＩを利用できる。ソフトウェア資源としてファームウェア等のプログラムを利用できる。
図２は、５レベル（＋Ｅ、＋１／２Ｅ、０、－１／２Ｅ、－Ｅ）の電圧で生成される擬似正弦波を示す図である。最初の区間では＋１／２Ｅと０を交互に出力し、その次の区間では＋Ｅと＋１／２Ｅを交互に出力し、その次の区間では＋１／２Ｅと０を交互に出力し、その次の区間では０と－１／２Ｅを交互に出力し、その次の区間では－１／２Ｅと－Ｅを交互に出力し、その次の区間では０と－１／２Ｅを交互に出力する。これにより、１周期の疑似正弦波が生成される。インバータ回路１０の出力電圧Ｖｉｎｖ（疑似正弦波）が高品位に生成されると、フィルタ回路２０を通過後の出力電流Ｉｏｕｔは滑らかな正弦波になる。
図３（ａ）－（ｂ）は、実施の形態１に係る電力変換装置１における第１スイッチング素子Ｑ１－第２４スイッチング素子Ｑ２４のスイッチングパターンをまとめた図である。図３（ａ）は第１スイッチングパターンを示し、図３（ｂ）は第２スイッチングパターンを示している。
図３（ａ）に示す第１スイッチングパターンでは、第１スイッチング素子Ｑ１、第５スイッチング素子Ｑ５、第１２スイッチング素子Ｑ１２、第１６スイッチング素子Ｑ１６のグループと、第４スイッチング素子Ｑ４、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１３スイッチング素子Ｑ１３のグループが相補関係となる。第２スイッチング素子Ｑ２、第６スイッチング素子Ｑ６、第１１スイッチング素子Ｑ１１、第１５スイッチング素子Ｑ１５のグループと、第３スイッチング素子Ｑ３、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑ１０、第１４スイッチング素子Ｑ１４のグループが相補関係となる。
また、第１スイッチング素子Ｑ１、第５スイッチング素子Ｑ５、第１２スイッチング素子Ｑ１２、第１６スイッチング素子Ｑ１６のグループと、第２スイッチング素子Ｑ２、第６スイッチング素子Ｑ６、第１１スイッチング素子Ｑ１１、第１５スイッチング素子Ｑ１５のグループが半周期（１８０°）の位相差を持つ関係となる。第３スイッチング素子Ｑ３、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑ１０、第１４スイッチング素子Ｑ１４のグループと、第４スイッチング素子Ｑ４、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１３スイッチング素子Ｑ１３のグループが半周期の位相差を持つ関係となる。
また、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３、第２４スイッチング素子Ｑ２４のグループは、基本波の正の半周期の期間に常時オンし、負の半周期の期間に常時オフする。第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１、第２２スイッチング素子Ｑ２２のグループは、基本波の負の半周期の期間に常時オンし、正の半周期の期間に常時オフする。日本では、基本波は５０Ｈｚ／６０Ｈｚの正弦波である。
図３（ｂ）に示す第２スイッチングパターンでは、第１スイッチング素子Ｑ１、第５スイッチング素子Ｑ５、第１１スイッチング素子Ｑ１１、第１５スイッチング素子Ｑ１５のグループと、第４スイッチング素子Ｑ４、第８スイッチング素子Ｑ８、第１０スイッチング素子Ｑ１０、第１４スイッチング素子Ｑ１４のグループが相補関係となる。第２スイッチング素子Ｑ２、第６スイッチング素子Ｑ６、第１２スイッチング素子Ｑ１２、第１６スイッチング素子Ｑ１６のグループと、第３スイッチング素子Ｑ３、第７スイッチング素子Ｑ７、第９スイッチング素子Ｑ９、第１３スイッチング素子Ｑ１３のグループが相補関係となる。
また、第１スイッチング素子Ｑ１、第５スイッチング素子Ｑ５、第１１スイッチング素子Ｑ１１、第１５スイッチング素子Ｑ１５のグループと、第２スイッチング素子Ｑ２、第６スイッチング素子Ｑ６、第１２スイッチング素子Ｑ１２、第１６スイッチング素子Ｑ１６のグループが半周期の位相差を持つ関係となる。第３スイッチング素子Ｑ３、第７スイッチング素子Ｑ７、第９スイッチング素子Ｑ９、第１３スイッチング素子Ｑ１３のグループと、第４スイッチング素子Ｑ４、第８スイッチング素子Ｑ８、第１０スイッチング素子Ｑ１０、第１４スイッチング素子Ｑ１４のグループが半周期の位相差を持つ関係となる。第１７スイッチング素子Ｑ１７－第２４スイッチング素子Ｑ２４は第１スイッチングパターンと同様である。
図４（ａ）－（ｂ）は、相補関係と、半周期の位相差を持つ関係を説明するための図である。図４（ａ）は相補関係の一例を示す。相補関係は、２つのグループの内、一方がオン状態のときは他方がオフ状態となり、一方がオフ状態のときは他方がオン状態となる関係である。なお厳密には、両者のオン／オフが切り替わる際に、両者が同時にオフ状態になるデッドタイムが挿入される。図４（ｂ）は、半周期（１／２Ｔ（Ｔは単位周期））の位相差を持つ関係の一例を示す。
図５（ａ）－（ｄ）は、第１スイッチングパターンの正の半周期のスイッチングパターンを示す回路図である。図６（ａ）－（ｄ）は、第１スイッチングパターンの負の半周期のスイッチングパターンを示す回路図である。なお、図面の簡略化のためＭＯＳＦＥＴを単純なスイッチ記号で描いている。
図５（ａ）に示すように、インバータ回路１０から＋０を出力する場合、制御部３０は、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオン状態に制御し、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第１１スイッチング素子Ｑ１１、第１２スイッチング素子Ｑ１２、第１５スイッチング素子Ｑ１５、第１６スイッチング素子Ｑ１６、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオフ状態に制御する。
図５（ｂ）に示すように、直流電源２から第１フライングキャパシタＣ１及び第４フライングキャパシタＣ４を充電しつつ、インバータ回路１０から＋１／２Ｅを出力する場合、制御部３０は、第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑ１０、第１２スイッチング素子Ｑ１２、第１４スイッチング素子Ｑ１４、第１６スイッチング素子Ｑ１６、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオン状態に制御し、第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１１スイッチング素子Ｑ１１、第１３スイッチング素子Ｑ１３、第１５スイッチング素子Ｑ１５、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオフ状態に制御する。
図５（ｃ）に示すように、第１フライングキャパシタＣ１及び第４フライングキャパシタＣ４から交流経路に放電しつつ、インバータ回路１０から＋１／２Ｅを出力する場合、制御部３０は、第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１１スイッチング素子Ｑ１１、第１３スイッチング素子Ｑ１３、第１５スイッチング素子Ｑ１５、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオン状態に制御し、第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑ１０、第１２スイッチング素子Ｑ１２、第１４スイッチング素子Ｑ１４、第１６スイッチング素子Ｑ１６、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオフ状態に制御する。
制御部３０は、図５（ｂ）に示すスイッチングパターンと、図５（ｃ）に示すスイッチングパターンを、１：１の比率で交互に繰り返すことにより、インバータ回路１０から＋１／２Ｅを出力させることができる。
図５（ｄ）に示すように、インバータ回路１０から＋Ｅを出力する場合、制御部３０は、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第１１スイッチング素子Ｑ１１、第１２スイッチング素子Ｑ１２、第１５スイッチング素子Ｑ１５、第１６スイッチング素子Ｑ１６、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオン状態に制御し、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオフ状態に制御する。
図６（ａ）に示すように、インバータ回路１０から－０を出力する場合、制御部３０は、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第１１スイッチング素子Ｑ１１、第１２スイッチング素子Ｑ１２、第１５スイッチング素子Ｑ１５、第１６スイッチング素子Ｑ１６、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオン状態に制御し、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオフ状態に制御する。
図６（ｂ）に示すように、直流電源２から第２フライングキャパシタＣ２及び第３フライングキャパシタＣ３を充電しつつ、インバータ回路１０から－１／２Ｅを出力する場合、制御部３０は、第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１１スイッチング素子Ｑ１１、第１３スイッチング素子Ｑ１３、第１５スイッチング素子Ｑ１５、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオン状態に制御し、第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑ１０、第１２スイッチング素子Ｑ１２、第１４スイッチング素子Ｑ１４、第１６スイッチング素子Ｑ１６、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオフ状態に制御する。
図６（ｃ）に示すように、第２フライングキャパシタＣ２及び第３フライングキャパシタＣ３から交流経路に放電しつつ、インバータ回路１０から－１／２Ｅを出力する場合、制御部３０は、第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑ１０、第１２スイッチング素子Ｑ１２、第１４スイッチング素子Ｑ１４、第１６スイッチング素子Ｑ１６、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオン状態に制御し、第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１１スイッチング素子Ｑ１１、第１３スイッチング素子Ｑ１３、第１５スイッチング素子Ｑ１５、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオフ状態に制御する。
制御部３０は、図６（ｂ）に示すスイッチングパターンと、図６（ｃ）に示すスイッチングパターンを、１：１の比率で交互に繰り返すことにより、インバータ回路１０から－１／２Ｅを出力させることができる。
図６（ｄ）に示すように、インバータ回路１０から－Ｅを出力する場合、制御部３０は、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオン状態に制御し、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第１１スイッチング素子Ｑ１１、第１２スイッチング素子Ｑ１２、第１５スイッチング素子Ｑ１５、第１６スイッチング素子Ｑ１６、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオフ状態に制御する。
図７（ａ）－（ｄ）は、第２スイッチングパターンの正の半周期のスイッチングパターンを示す回路図である。図８（ａ）－（ｄ）は、第２スイッチングパターンの負の半周期のスイッチングパターンを示す回路図である。
図７（ａ）に示すように、インバータ回路１０から＋０を出力する場合のスイッチングパターンは、図５（ａ）に示した第１スイッチングパターンの＋０を出力する場合のスイッチングパターンと同様である。
図７（ｂ）に示すように、第１分割コンデンサＣ５を１／２Ｅの電源とし、第１フライングキャパシタＣ１を充電し、第４フライングキャパシタＣ４を放電しつつ、インバータ回路１０から＋１／２Ｅを出力する場合、制御部３０は、第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第９スイッチング素子Ｑ９、第１１スイッチング素子Ｑ１１、第１３スイッチング素子Ｑ１３、第１５スイッチング素子Ｑ１５、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオン状態に制御し、第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第１０スイッチング素子Ｑ１０、第１２スイッチング素子Ｑ１２、第１４スイッチング素子Ｑ１４、第１６スイッチング素子Ｑ１６、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオフ状態に制御する。
図７（ｃ）に示すように、第２分割コンデンサＣ６を１／２Ｅの電源とし、第１フライングキャパシタＣ１を放電し、第４フライングキャパシタＣ４を放電しつつ、インバータ回路１０から＋１／２Ｅを出力する場合、制御部３０は、第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第１０スイッチング素子Ｑ１０、第１２スイッチング素子Ｑ１２、第１４スイッチング素子Ｑ１４、第１６スイッチング素子Ｑ１６、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオン状態に制御し、第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第９スイッチング素子Ｑ９、第１１スイッチング素子Ｑ１１、第１３スイッチング素子Ｑ１３、第１５スイッチング素子Ｑ１５、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオフ状態に制御する。
制御部３０は、図７（ｂ）に示すスイッチングパターンと、図７（ｃ）に示すスイッチングパターンを、１：１の比率で交互に繰り返すことにより、インバータ回路１０から＋１／２Ｅを出力させることができる。
図７（ｄ）に示すように、インバータ回路１０から＋Ｅを出力する場合のスイッチングパターンは、図５（ｄ）に示した第１スイッチングパターンの＋Ｅを出力する場合のスイッチングパターンと同様である。
図８（ａ）に示すように、インバータ回路１０から－０を出力する場合のスイッチングパターンは、図６（ａ）に示した第１スイッチングパターンの－０を出力する場合のスイッチングパターンと同様である。
図８（ｂ）に示すように、第２分割コンデンサＣ６を１／２Ｅの電源とし、第２フライングキャパシタＣ２を充電し、第３フライングキャパシタＣ３を放電しつつ、インバータ回路１０から－１／２Ｅを出力する場合、制御部３０は、第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第１０スイッチング素子Ｑ１０、第１２スイッチング素子Ｑ１２、第１４スイッチング素子Ｑ１４、第１６スイッチング素子Ｑ１６、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオン状態に制御し、第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第９スイッチング素子Ｑ９、第１１スイッチング素子Ｑ１１、第１３スイッチング素子Ｑ１３、第１５スイッチング素子Ｑ１５、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオフ状態に制御する。
図８（ｃ）に示すように、第１分割コンデンサＣ５を１／２Ｅの電源とし、第２フライングキャパシタＣ２を放電し、第３フライングキャパシタＣ３を充電しつつ、インバータ回路１０から－１／２Ｅを出力する場合、制御部３０は、第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第９スイッチング素子Ｑ９、第１１スイッチング素子Ｑ１１、第１３スイッチング素子Ｑ１３、第１５スイッチング素子Ｑ１５、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオン状態に制御し、第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第１０スイッチング素子Ｑ１０、第１２スイッチング素子Ｑ１２、第１４スイッチング素子Ｑ１４、第１６スイッチング素子Ｑ１６、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオフ状態に制御する。
制御部３０は、図８（ｂ）に示すスイッチングパターンと、図８（ｃ）に示すスイッチングパターンを、１：１の比率で交互に繰り返すことにより、インバータ回路１０から－１／２Ｅを出力させることができる。
図８（ｄ）に示すように、インバータ回路１０から－Ｅを出力する場合のスイッチングパターンは、図６（ｄ）に示した第１スイッチングパターンの－Ｅを出力する場合のスイッチングパターンと同様である。
第１フライングキャパシタＣ１－第４フライングキャパシタＣ４の充放電時における等価回路は、ＲＬＣ直列回路で表すことができる。
図９（ａ）－（ｄ）は、第１フライングキャパシタＣ１－第４フライングキャパシタＣ４の充放電時における等価回路を示す図である。図９（ａ）は、図５（ｂ）に示した第１スイッチングパターンにおける＋１／２Ｅを出力する場合の等価回路を示す。図９（ｂ）は、図５（ｃ）に示した第１スイッチングパターンにおける＋１／２Ｅを出力する場合の等価回路を示す。図９（ｃ）は、図６（ｂ）に示した第２スイッチングパターンにおける＋１／２Ｅを出力する場合の等価回路を示す。図９（ｄ）は、図６（ｃ）に示した第２スイッチングパターンにおける＋１／２Ｅを出力する場合の等価回路を示す。
図９（ａ）－（ｄ）に示すＲＬＣ直列回路において、Ｃは電流経路におけるフライングキャパシタだけで構成され、Ｃ電圧の収束値は理論式で算出することが可能である。図９（ａ）に示すＲＬＣ直列回路では、第１フライングキャパシタＣ１の電圧Ｖｆｃ１と第４フライングキャパシタＣ４の電圧Ｖｆｃ４の合計電圧（Ｖｆｃ１＋Ｖｆｃ４）が＋Ｅに収束される。図９（ｂ）に示すＲＬＣ直列回路では、第１フライングキャパシタＣ１の電圧Ｖｆｃ１と第４フライングキャパシタＣ４の電圧Ｖｆｃ４の合計電圧（Ｖｆｃ１＋Ｖｆｃ４）が＋０に収束される。第１スイッチングパターンでは、この２つのスイッチングパターンが交互に繰り返されることにより、第１フライングキャパシタＣ１の電圧Ｖｆｃ１と第４フライングキャパシタＣ４の電圧Ｖｆｃ４の合計電圧（Ｖｆｃ１＋Ｖｆｃ４）が１／２Ｅに収束される。
図９（ｃ）に示すＲＬＣ直列回路では、正の第１フライングキャパシタＣ１の電圧Ｖｆｃ１と負の第４フライングキャパシタＣ４の電圧Ｖｆｃ４の合計電圧（Ｖｆｃ１－Ｖｆｃ４）が＋１／２Ｅに収束される。図９（ｄ）に示すＲＬＣ直列回路では、負の第１フライングキャパシタＣ１の電圧Ｖｆｃ１と正の第４フライングキャパシタＣ４の電圧Ｖｆｃ４の合計電圧（－Ｖｆｃ１＋Ｖｆｃ４）が＋１／２Ｅに収束される。なお正は充電、負は放電を示している。第２スイッチングパターンでは、この２つのスイッチングパターンが交互に繰り返されることにより、第１フライングキャパシタＣ１の電圧Ｖｆｃ１と第４フライングキャパシタＣ４の電圧Ｖｆｃ４が一致するように収束される。
第１フライングキャパシタＣ１－第４フライングキャパシタＣ４の各電圧Ｖｆｃ１－Ｖｆｃ４は、部品パラメータのばらつきのない理想的な状態では、１／４Ｅにバランスされる。しかしながら、実際には、スイッチングタイミングのずれ等により、理想とする１／４Ｅにバランスできないことが多い。以下、その対策となる制御方法を説明する。
図９（ａ）、図９（ｂ）に示したように第１スイッチングパターンだけでは、第１フライングキャパシタＣ１と第４フライングキャパシタＣ４の合計電圧（Ｖｆｃ１＋Ｖｆｃ４）が１／２Ｅに収束されるにとどまり、第１フライングキャパシタＣ１の電圧Ｖｆｃ１と第４フライングキャパシタＣ４の電圧Ｖｆｃ４のそれぞれが１／４Ｅに収束されることは保証されない。
一方、図９（ｃ）、図９（ｄ）に示したように第２スイッチングパターンだけでは、第１フライングキャパシタＣ１の電圧Ｖｆｃ１と第４フライングキャパシタＣ４の電圧Ｖｆｃ４が等しくなるように収束されるが、１／４Ｅに収束されることが保証されるものではない。
そこで本実施の形態では第１スイッチングパターンと第２スイッチングパターンを組み合わせることで、第１フライングキャパシタＣ１の電圧Ｖｆｃ１と第４フライングキャパシタＣ４の電圧Ｖｆｃ４をそれぞれ１／４Ｅに収束させる手法を導入する。すなわち、第１フライングキャパシタＣ１と第４フライングキャパシタＣ４の合計電圧（Ｖｆｃ１＋Ｖｆｃ４）が１／２Ｅで、第１フライングキャパシタＣ１の電圧Ｖｆｃ１と第４フライングキャパシタＣ４の電圧Ｖｆｃ４が等しくなれば、第１フライングキャパシタＣ１の電圧Ｖｆｃ１と第４フライングキャパシタＣ４の電圧Ｖｆｃ４のそれぞれが１／４Ｅに収束されることになる。
以上の説明は、インバータ回路１０から＋１／２Ｅを出力する場合の例であり、－１／２Ｅを出力する場合は、第１スイッチングパターンと第２スイッチングパターンを組み合わせることで、第２フライングキャパシタＣ２の電圧Ｖｆｃ２と第３フライングキャパシタＣ３の電圧Ｖｆｃ３がそれぞれ１／４Ｅに収束されることになる。
制御部３０は、インバータ回路１０の出力電圧Ｖｉｎｖがゼロクロスするタイミング（出力電流Ｉｏｕｔがゼロとなるタイミング）で、第１スイッチングパターンと第２スイッチングパターンを切り替える。ゼロクロスタイミングで切り替えることにより、スイッチング素子の切り替えに起因する過電流を抑制することができる。これに対して、電流が流れている状態でスイッチング素子を切り替えると、回路内の配線インダクタンスにより不規則な周波数の電圧が発生し、通常の動作範囲を超えた大電流が流れることがある。電流が流れていない状態でスイッチング素子を切り替えることにより、当該電圧の発生を抑制し、大電流の発生を抑制することができる。
図１０は、インバータ回路１０の出力電圧Ｖｉｎｖのゼロクロスタイミングを示す図である。第１の制御例では制御部３０は、ゼロクロスタイミングが発生する度に、第１スイッチングパターンと第２スイッチングパターンを交互に切り替える。
第２の制御例では制御部３０は、第１電圧検出部４１から第１フライングキャパシタＣ１の電圧Ｖｆｃ１を、第２電圧検出部４２から第２フライングキャパシタＣ２の電圧Ｖｆｃ２を、第３電圧検出部４３から第３フライングキャパシタＣ３の電圧Ｖｆｃ３を、及び第４電圧検出部４４から第４フライングキャパシタＣ４の電圧Ｖｆｃ４をそれぞれ取得する。
制御部３０は、第１フライングキャパシタＣ１の電圧Ｖｆｃ１と第４フライングキャパシタＣ４の電圧Ｖｆｃ４の合計電圧を算出する。制御部３０は当該合計電圧と、目標の収束値である１／２Ｅとの偏差（以下、正の第１偏差という）を算出する。制御部３０は、第１フライングキャパシタＣ１の電圧Ｖｆｃ１と第４フライングキャパシタＣ４の電圧Ｖｆｃ４の差分電圧を算出する。制御部３０は当該差分電圧と、目標の収束値である０との偏差（以下、正の第２偏差という）を算出する。
同様に制御部３０は、第２フライングキャパシタＣ２の電圧Ｖｆｃ２と第３フライングキャパシタＣ３の電圧Ｖｆｃ３の合計電圧を算出する。制御部３０は当該合計電圧と、目標の収束値である１／２Ｅとの偏差（以下、負の第１偏差という）を算出する。制御部３０は、第２フライングキャパシタＣ２の電圧Ｖｆｃ２と第３フライングキャパシタＣ３の電圧Ｖｆｃ３の差分電圧を算出する。制御部３０は当該差分電圧と、目標の収束値である０との偏差（以下、負の第２偏差という）を算出する。
制御部３０はゼロクロスタイミングにおいて、正の第１偏差の絶対値と正の第２偏差の絶対値を比較する。正の第１偏差の絶対値が大きいとき制御部３０は、正のスイッチングパターンとして第１スイッチングパターンを選択する。一方、正の第２偏差の絶対値が大きいとき制御部３０は、正のスイッチングパターンとして第２スイッチングパターンを選択する。
同様に制御部３０はゼロクロスタイミングにおいて、負の第１偏差の絶対値と負の第２偏差の絶対値を比較する。負の第１偏差の絶対値が大きいとき制御部３０は、負のスイッチングパターンとして第１スイッチングパターンを選択する。一方、負の第２偏差の絶対値が大きいとき制御部３０は、負のスイッチングパターンとして第２スイッチングパターンを選択する。
第２の制御例では、第１の制御例と異なり、第１スイッチングパターンと第２スイッチングパターンが交互に繰り返される態様に限定されず、同じスイッチングパターンが複数回、継続される場合もある。第２の制御例によれば、第１の制御例と同等の安全性を確保しつつ、第１の制御例より早く、第１フライングキャパシタＣ１－第４フライングキャパシタＣ４の各電圧Ｖｃｆ１－Ｖｃｆ４を、目標値とする１／４Ｅに収束させることができる。
第３の制御例では、第１スイッチングパターンと第２スイッチングパターンの切り替えタイミングをゼロクロスタイミングに限定せずに、任意のタイミングで切り替える。制御部３０は、正の第１偏差の絶対値と正の第２偏差の絶対値を常時比較し、正の第１偏差の絶対値が大きい期間は、正のスイッチングパターンとして第１スイッチングパターンを選択し、正の第２偏差の絶対値が大きい期間は、正のスイッチングパターンとして第２スイッチングパターンを選択する。
同様に制御部３０は、負の第１偏差の絶対値と負の第２偏差の絶対値を常時比較し、負の第１偏差の絶対値が大きい期間は、負のスイッチングパターンとして第１スイッチングパターンを選択し、負の第２偏差の絶対値が大きい期間は、負のスイッチングパターンとして第２スイッチングパターンを選択する。
第３の制御例によれば、第２の制御例よりさらに早く、第１フライングキャパシタＣ１－第４フライングキャパシタＣ４の各電圧Ｖｃｆ１－Ｖｃｆ４を、目標値とする１／４Ｅに収束させることができる。第３の制御例は、耐電流性能が高い回路設計がなされている場合に、有効な制御例である。
図１１は、実施の形態１に係る電力変換装置１において、第１スイッチングパターン実行時の第１フライングキャパシタＣ１－第４フライングキャパシタＣ４の各電圧Ｖｃｆ１－Ｖｃｆ４とインバータ回路１０の出力電圧Ｖｉｎｖの推移の実験データを示す図である。図１２は、実施の形態１に係る電力変換装置１において、第２スイッチングパターン実行時の第１フライングキャパシタＣ１－第４フライングキャパシタＣ４の各電圧Ｖｃｆ１－Ｖｃｆ４とインバータ回路１０の出力電圧Ｖｉｎｖの推移の実験データを示す図である。この実験では、直流電源２の電圧Ｅは３２０Ｖに設定されている。従って、第１フライングキャパシタＣ１－第４フライングキャパシタＣ４の各電圧Ｖｃｆ１－Ｖｃｆ４の目標値は、８０Ｖとなる。
図１１に示す例では、第１フライングキャパシタＣ１の電圧Ｖｆｃ１は１３０Ｖに収束し、第４フライングキャパシタＣ４の電圧Ｖｆｃ４は３０Ｖに収束し、第２フライングキャパシタＣ２の電圧Ｖｆｃ２は１００Ｖに収束し、第３フライングキャパシタＣ３の電圧Ｖｆｃ３は６０Ｖに収束している。
第１フライングキャパシタＣ１と第４フライングキャパシタＣ４の合計電圧（Ｖｆｃ１＋Ｖｆｃ４）は１６０Ｖであり、１／２Ｅ（Ｅ＝３２０Ｖ）に収束している。同様に第２フライングキャパシタＣ２と第３フライングキャパシタＣ３の合計電圧（Ｖｆｃ２＋Ｖｆｃ３）も１６０Ｖであり、１／２Ｅ（Ｅ＝３２０Ｖ）に収束している。しかしながら、第１フライングキャパシタＣ１の電圧Ｖｆｃ１と第４フライングキャパシタＣ４の電圧Ｖｆｃ４は等しくならず、第２フライングキャパシタＣ２の電圧Ｖｆｃ２と第３フライングキャパシタＣ３の電圧Ｖｆｃ３も等しくなっていない。
図１２に示す例では、第１フライングキャパシタＣ１の電圧Ｖｆｃ１は１００Ｖに収束し、第４フライングキャパシタＣ４の電圧Ｖｆｃ４は１００Ｖに収束し、第２フライングキャパシタＣ２の電圧Ｖｆｃ２は９５Ｖに収束し、第３フライングキャパシタＣ３の電圧Ｖｆｃ３は９５Ｖに収束している。
第１フライングキャパシタＣ１の電圧Ｖｆｃ１と第４フライングキャパシタＣ４の電圧Ｖｆｃ４は略等しく、第２フライングキャパシタＣ２の電圧Ｖｆｃ２と第３フライングキャパシタＣ３の電圧Ｖｆｃ３も略等しい。しかしながら、第１フライングキャパシタＣ１と第４フライングキャパシタＣ４の合計電圧（Ｖｆｃ１＋Ｖｆｃ４）は２００Ｖであり、１／２Ｅ（Ｅ＝３２０Ｖ）に収束していない。同様に第２フライングキャパシタＣ２と第３フライングキャパシタＣ３の合計電圧（Ｖｆｃ２＋Ｖｆｃ３）は１９０Ｖであり、１／２Ｅ（Ｅ＝３２０Ｖ）に収束していない。
図１３は、実施の形態１に係る電力変換装置１において、第１スイッチングパターンと第２スイッチングパターンを切り替えながら実行した時の第１フライングキャパシタＣ１－第４フライングキャパシタＣ４の各電圧Ｖｃｆ１－Ｖｃｆ４とインバータ回路１０の出力電圧Ｖｉｎｖの推移の実験データを示す図である。図１３に示す例では、上記第２の制御例を使用して第１スイッチングパターンと第２スイッチングパターンを切り替えている。一番下の２値波形は、スイッチングパターンの推移を示している。２値波形が０のとき第２スイッチングパターンが選択され、１のとき第１スイッチングパターンが選択されていることを示している。図１３に示す例では、第１フライングキャパシタＣ１－第４フライングキャパシタＣ４の各電圧Ｖｃｆ１－Ｖｃｆ４は略８０Ｖに収束している。
以上説明したように実施の形態１によれば、第１スイッチングパターンと第２スイッチングパターンを併用することにより、第１フライングキャパシタＣ１－第４フライングキャパシタＣ４の各電圧Ｖｃｆ１－Ｖｃｆ４を、目標とする１／４Ｅに収束させることができる。これにより、第１フライングキャパシタＣ１－第４フライングキャパシタＣ４の各電圧Ｖｃｆ１－Ｖｃｆ４のばらつきに起因する、スイッチング素子などのデバイスの耐圧超過や、交流出力端子からアースへの漏洩電流を防止することができる。また、ゼロクロスタイミングで第１スイッチングパターンと第２スイッチングパターンを切り替えることにより、過電流を抑制することができる。
図１４は、本発明の実施の形態２に係る電力変換装置１の構成を説明するための図である。以下、図１に示した実施の形態１に係る電力変換装置１との相違点を説明する。実施の形態２では、第１レグＬｅ１は、第３１スイッチング素子Ｑ３１、第３２スイッチング素子Ｑ３２、第３３スイッチング素子Ｑ３３、第３４スイッチング素子Ｑ３４、第３５スイッチング素子Ｑ３５、第３６スイッチング素子Ｑ３６、第３７スイッチング素子Ｑ３７、第３８スイッチング素子Ｑ３８、第４７スイッチング素子Ｑ４７、第４８スイッチング素子Ｑ４８、第４９スイッチング素子Ｑ４９、第５０スイッチング素子Ｑ５０、及び第５フライングキャパシタＣ３１を含む。第２レグＬｅ２は、第３９スイッチング素子Ｑ３９、第４０スイッチング素子Ｑ４０、第４１スイッチング素子Ｑ４１、第４２スイッチング素子Ｑ４２、第４３スイッチング素子Ｑ４３、第４４スイッチング素子Ｑ４４、第４５スイッチング素子Ｑ４５、第４６スイッチング素子Ｑ４６、第５１スイッチング素子Ｑ５１、第５２スイッチング素子Ｑ５２、第５３スイッチング素子Ｑ５３、第５４スイッチング素子Ｑ５４、及び第６フライングキャパシタＣ３２を含む。
直列接続された第３９スイッチング素子Ｑ３９、第４０スイッチング素子Ｑ４０、第４１スイッチング素子Ｑ４１、第４２スイッチング素子Ｑ４２、第４３スイッチング素子Ｑ４３、第４４スイッチング素子Ｑ４４、第４５スイッチング素子Ｑ４５、及び第４６スイッチング素子Ｑ４６は、直流電源２の両端間に直列に接続される。直列接続された第５１スイッチング素子Ｑ５１、第５２スイッチング素子Ｑ５２、第５３スイッチング素子Ｑ５３、及び第５４スイッチング素子Ｑ５４は、第４０スイッチング素子Ｑ４０と第４１スイッチング素子Ｑ４１との接続点と、第４４スイッチング素子Ｑ４４と第４５スイッチング素子Ｑ４５との接続点の間に接続される。第６フライングキャパシタＣ３２は、第４１スイッチング素子Ｑ４１と第４２スイッチング素子Ｑ４２との接続点と、第４３スイッチング素子Ｑ４３と第４４スイッチング素子Ｑ４４との接続点の間に接続される。第５２スイッチング素子Ｑ５２と第５３スイッチング素子Ｑ５３との接続点は、中間配線に接続され。第４２スイッチング素子Ｑ４２と第４３スイッチング素子Ｑ４３との接続点は、フィルタ回路２０を介して、系統３／交流負荷に接続された交流経路の他端に接続される。
第５電圧検出部４５は、第５フライングキャパシタＣ３１の電圧を検出して制御部３０に出力する。第６電圧検出部４６は、第６フライングキャパシタＣ３２の電圧を検出して制御部３０に出力する。実施の形態２では、第１レグＬｅ１及び第２レグＬｅ２がそれぞれ、１つのフライングキャパシタを持つ。
図１５（ａ）－（ｂ）は、実施の形態２に係る電力変換装置１における第１スイッチング素子Ｑ１－第２４スイッチング素子Ｑ２４のスイッチングパターンをまとめた図である。図１５（ａ）は第１スイッチングパターンを示し、図１５（ｂ）は第２スイッチングパターンを示している。
図１５（ａ）に示す第１スイッチングパターンでは、第３３スイッチング素子Ｑ３３、第４４スイッチング素子Ｑ４４のグループと、第３６スイッチング素子Ｑ３６、第４１スイッチング素子Ｑ４１のグループが相補関係となる。第３４スイッチング素子Ｑ３４、第４３スイッチング素子Ｑ４３のグループと、第３５スイッチング素子Ｑ３５、第４２スイッチング素子Ｑ４２のグループが相補関係となる。
また、第３３スイッチング素子Ｑ３３、第４４スイッチング素子Ｑ４４のグループと、第３４スイッチング素子Ｑ３４、第４３スイッチング素子Ｑ４３のグループが半周期（１８０°）の位相差を持つ関係となる。第３５スイッチング素子Ｑ３５、第４２スイッチング素子Ｑ４２のグループと、第３６スイッチング素子Ｑ３６、第４１スイッチング素子Ｑ４１のグループが半周期の位相差を持つ関係となる。
また、第３１スイッチング素子Ｑ３１、第３２スイッチング素子Ｑ３２、第４５スイッチング素子Ｑ４５、第４６スイッチング素子Ｑ４６、第４９スイッチング素子Ｑ４９、第５０スイッチング素子Ｑ５０、第５１スイッチング素子Ｑ５１、第５２スイッチング素子Ｑ５２のグループは、基本波の正の半周期の期間に常時オンし、負の半周期の期間に常時オフする。第３７スイッチング素子Ｑ３７、第３８スイッチング素子Ｑ３８、第３９スイッチング素子Ｑ３９、第４０スイッチング素子Ｑ４０、第４７スイッチング素子Ｑ４７、第４８スイッチング素子Ｑ４８、第５３スイッチング素子Ｑ５３、第５４スイッチング素子Ｑ５４のグループは、基本波の負の半周期の期間に常時オンし、正の半周期の期間に常時オフする。
図１５（ｂ）に示す第２スイッチングパターンでは、第３３スイッチング素子Ｑ３３、第４３スイッチング素子Ｑ４３のグループと、第３６スイッチング素子Ｑ３６、第４２スイッチング素子Ｑ４２のグループが相補関係となる。第３４スイッチング素子Ｑ３４、第４４スイッチング素子Ｑ４４のグループと、第３５スイッチング素子Ｑ３５、第４１スイッチング素子Ｑ４１のグループが相補関係となる。
また、第３３スイッチング素子Ｑ３３、第４３スイッチング素子Ｑ４３のグループと、第３４スイッチング素子Ｑ３４、第４４スイッチング素子Ｑ４４のグループが半周期の位相差を持つ関係となる。第３５スイッチング素子Ｑ３５、第４１スイッチング素子Ｑ４１のグループと、第３６スイッチング素子Ｑ３６、第４２スイッチング素子Ｑ４２のグループが半周期の位相差を持つ関係となる。
第３１スイッチング素子Ｑ３１、第３２スイッチング素子Ｑ３２、第４５スイッチング素子Ｑ４５、第４６スイッチング素子Ｑ４６、第４９スイッチング素子Ｑ４９、第５０スイッチング素子Ｑ５０、第５１スイッチング素子Ｑ５１、第５２スイッチング素子Ｑ５２、第３７スイッチング素子Ｑ３７、第３８スイッチング素子Ｑ３８、第３９スイッチング素子Ｑ３９、第４０スイッチング素子Ｑ４０、第４７スイッチング素子Ｑ４７、第４８スイッチング素子Ｑ４８、第５３スイッチング素子Ｑ５３、及び第５４スイッチング素子Ｑ５４は第１スイッチングパターンと同様である。
実施の形態２においても、第１スイッチングパターンにおける＋１／２Ｅを出力する場合の２パターンの等価回路は、図９（ａ）、図９（ｂ）に示した等価回路と同様となる。第２スイッチングパターンにおける＋１／２Ｅを出力する場合の２パターンの等価回路は、図９（ｃ）、図９（ｄ）に示した等価回路と同様となる。
以上説明したように実施の形態２によれば、実施の形態１と同様の効果を奏する。
図１６は、本発明の電力変換装置１の拡張範囲を説明するための図である。本発明は、以下の条件を満たす電力変換装置１に適用可能である。直流電源２に対して並列に、少なくとも２つ以上のレグを有する。直流電源２の両端間に、直列接続された第１分割コンデンサＣ５及び第２分割コンデンサＣ６を有する。各レグは、１つのフライングキャパシタと、直列接続された４つのスイッチング素子を持つグループを、少なくとも１つ有する。
第１フライングキャパシタＣ１は、第１スイッチング素子Ｑ１と第２スイッチング素子Ｑ２の接続点と、第３スイッチング素子Ｑ３と第４スイッチング素子Ｑ４の接続点との間に接続される。第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、及び第４スイッチング素子Ｑ４は、キャリア周波数でスイッチングする。第１スイッチング素子Ｑ１と第４スイッチング素子Ｑ４が相補関係となり、第２スイッチング素子Ｑ２と第３スイッチング素子Ｑ３が相補関係となる。第１スイッチング素子Ｑ１と第２スイッチング素子Ｑ２がキャリアの半周期の位相差を持つ関係となり、第３スイッチング素子Ｑ３と第４スイッチング素子Ｑ４がキャリアの半周期の位相差を持つ関係となる。
例えば３相交流を出力するインバータ回路の場合、３つのレグが設けられ、それぞれＵ相、Ｖ相、Ｗ相の交流電力を出力する。Ｕ－Ｖ間、Ｕ－Ｗ間、Ｖ－Ｗ間において、±１／２Ｅを出力する期間において、第１スイッチングパターンと第２スイッチングパターンが切り替えられて使用される。
また、７レベル以上を出力するマルチレベルインバータでは、各レグに、１つのフライングキャパシタと４つのスイッチング素子を持つグループが、２つ以上、直列に接続される。この場合においても、±１／２Ｅを出力する期間において、第１スイッチングパターンと第２スイッチングパターンが切り替えられて使用される。
以上、本発明を実施の形態をもとに説明した。実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
上記実施の形態１において、第１７スイッチング素子Ｑ１７と第１８スイッチング素子Ｑ１８を、耐圧の大きい１つのスイッチング素子に置き換えることが可能である。第１９スイッチング素子Ｑ１９と第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１と第２２スイッチング素子Ｑ２２、及び第２３スイッチング素子Ｑ２３と第２４スイッチング素子Ｑ２４も同様である。
なお、実施の形態は、以下の項目によって特定されてもよい。
［項目１］
直流電源（２）の正側バスと負側バスとの間に並列に接続され、それぞれが少なくとも１つのフライングキャパシタ（Ｃ１、Ｃ４）を有する複数のレグ（Ｌｅ１、Ｌｅ２）と、
前記直流電源（２）の正側バスと負側バスとの間に、直列に接続された第１分割コンデンサ（Ｃ５）及び第２分割コンデンサ（Ｃ６）と、を備え、
前記レグ（Ｌｅ１、Ｌｅ２）は、系統電源（３）／交流負荷に接続された交流経路の１つに接続されており、
前記レグ（Ｌｅ１、Ｌｅ２）は、前記第１分割コンデンサ（Ｃ５）と前記第２分割コンデンサ（Ｃ６）との間の中性点に接続されており、
前記直流電源（２）、前記複数のレグ（Ｌｅ１、Ｌｅ２）のうちの第１レグ（Ｌｅ１）に含まれるフライングキャパシタ（Ｃ１）、前記系統電源（３）／交流負荷、前記複数のレグ（Ｌｅ１、Ｌｅ２）のうちの第２レグ（Ｌｅ２）に含まれるフライングキャパシタ（Ｃ４）、前記直流電源（２）の経路で前記２つのフライングキャパシタ（Ｃ１、Ｃ４）が充電される状態と、前記系統電源（３）／交流負荷、前記第２レグ（Ｌｅ２）に含まれるフライングキャパシタ（Ｃ４）、前記中性点、前記第１レグ（Ｌｅ１）に含まれるフライングキャパシタ（Ｃ１）、前記系統電源（３）／交流負荷の経路で前記２つのフライングキャパシタ（Ｃ１、Ｃ４）が放電される状態とを交互に繰り返すことにより、前記直流電源（２）の半分の電圧を前記系統電源（３）／交流負荷に供給する第１パターンと、
前記第１分割コンデンサ（Ｃ５）、前記第１レグ（Ｌｅ１）に含まれるフライングキャパシタ（Ｃ１）、前記系統電源（３）／交流負荷、前記第２レグ（Ｌｅ２）に含まれるフライングキャパシタ（Ｃ４）、前記第１分割コンデンサ（Ｃ５）の経路で前記第１レグ（Ｌｅ１）に含まれるフライングキャパシタ（Ｃ１）が充電され、前記第２レグ（Ｌｅ２）に含まれるフライングキャパシタ（Ｃ４）が放電される状態と、前記第２分割コンデンサ（Ｃ６）、前記第１レグ（Ｌｅ１）に含まれるフライングキャパシタ（Ｃ１）、前記系統電源（３）／交流負荷、前記第２レグ（Ｌｅ２）に含まれるフライングキャパシタ（Ｃ４）、前記第２分割コンデンサ（Ｃ６）の経路で前記第１レグ（Ｌｅ１）に含まれるフライングキャパシタ（Ｃ１）が放電され、前記第２レグ（Ｌｅ２）に含まれるフライングキャパシタ（Ｃ４）が充電される状態と、を交互に繰り返すことにより、前記直流電源（２）の半分の電圧を前記系統電源（３）／交流負荷に供給する第２パターンが切り替え可能であることを特徴とする電力変換装置（１）。
これによれば、第１レグ（Ｌｅ１）に含まれるフライングキャパシタ（Ｃ１）と、第２レグ（Ｌｅ２）に含まれるフライングキャパシタ（Ｃ４）の電圧をそれぞれ、直流電源（２）の１／４の電圧に収束させることができ、当該電圧のアンバランスによる不具合の発生を防止することができる。
［項目２］
前記第１パターンと前記第２パターンは、前記電力変換装置（１）と前記系統電源（３）／交流負荷との間に流れる電流がゼロとなるタイミングで、切り替えられることを特徴とする項目１に記載の電力変換装置（１）。
これによれば、パターン切り替え時の過電流を抑制することができる。
［項目３］
前記第１レグ（Ｌｅ１）は、
直列に接続される第１スイッチング素子（Ｑ１）、第２スイッチング素子（Ｑ２）、第３スイッチング素子（Ｑ３）及び第４スイッチング素子（Ｑ４）と、当該４個のスイッチング素子（Ｑ１－Ｑ４）により充放電される第１フライングキャパシタ（Ｃ１）を有する第１フライングキャパシタ回路（１１）と、
直列に接続される第５スイッチング素子（Ｑ５）、第６スイッチング素子（Ｑ６）、第７スイッチング素子（Ｑ７）及び第８スイッチング素子（Ｑ８）と、当該４個のスイッチング素子（Ｑ５－Ｑ８）により充放電される第２フライングキャパシタ（Ｃ２）を有する第２フライングキャパシタ回路（１２）と、
前記第１フライングキャパシタ回路（１１）の中点と前記第２フライングキャパシタ回路（１２）の中点との間に直列に接続される第１スイッチ部（Ｑ１７、Ｑ１８）と第２スイッチ部（Ｑ１９、Ｑ２０）を有し、前記第１スイッチ部（Ｑ１７、Ｑ１８）と前記第２スイッチ部（Ｑ１９、Ｑ２０）との間の接続点が、前記系統電源（３）／交流負荷に接続された交流経路の一端に接続される第１出力回路（１５）と、
を含み、
前記第２レグ（Ｌｅ２）は、
直列に接続される第９スイッチング素子（Ｑ９）、第１０スイッチング素子（Ｑ１０）、第１１スイッチング素子（Ｑ１１）及び第１２スイッチング素子（Ｑ１２）と、当該４個のスイッチング素子（Ｑ９－Ｑ１２）により充放電される第３フライングキャパシタ（Ｃ３）を有する第３フライングキャパシタ回路（１３）と、
直列に接続される第１３スイッチング素子（Ｑ１３）、第１４スイッチング素子（Ｑ１４）、第１５スイッチング素子（Ｑ１５）及び第１６スイッチング素子（Ｑ１６）と、当該４個のスイッチング素子（Ｑ１３－Ｑ１６）により充放電される第４フライングキャパシタ（Ｃ４）を有する第４フライングキャパシタ回路（１４）と、を含み、
前記第３フライングキャパシタ回路（１３）の中点と前記第４フライングキャパシタ回路（１４）の中点との間に直列に接続される第３スイッチ部（Ｑ２１、Ｑ２２）と第４スイッチ部（Ｑ２３、Ｑ２４）を有し、前記第３スイッチ部（Ｑ２１、Ｑ２２）と前記第４スイッチ部（Ｑ２３、Ｑ２４）との間の接続点が、前記交流経路の他端に接続される第２出力回路（１６）と、
を含み、
前記第１スイッチング素子（Ｑ１）、前記第３スイッチング素子（Ｑ３）、前記第５スイッチング素子（Ｑ５）、前記第７スイッチング素子（Ｑ７）、前記第１０スイッチング素子（Ｑ１０）、前記第１２スイッチング素子（Ｑ１２）、前記第１４スイッチング素子（Ｑ１４）、前記第１６スイッチング素子（Ｑ１６）、前記第１スイッチ部（Ｑ１７、Ｑ１８）、及び前記第４スイッチ部（Ｑ２３、Ｑ２４）がオン状態で、前記第２スイッチング素子（Ｑ２）、前記第４スイッチング素子（Ｑ４）、前記第６スイッチング素子（Ｑ６）、前記第８スイッチング素子（Ｑ８）、前記第９スイッチング素子（Ｑ９）、前記第１１スイッチング素子（Ｑ１１）、前記第１３スイッチング素子（Ｑ１３）、前記第１５スイッチング素子（Ｑ１５）、前記第２スイッチ部（Ｑ１９、Ｑ２０）、及び前記第３スイッチ部（Ｑ２１、Ｑ２２）がオフ状態である第１状態と、前記第２スイッチング素子（Ｑ２）、前記第４スイッチング素子（Ｑ４）、前記第６スイッチング素子（Ｑ６）、前記第８スイッチング素子（Ｑ８）、前記第９スイッチング素子（Ｑ９）、前記第１１スイッチング素子（Ｑ１１）、前記第１３スイッチング素子（Ｑ１３）、前記第１５スイッチング素子（Ｑ１５）、前記第１スイッチ部（Ｑ１７、Ｑ１８）、及び前記第４スイッチ部（Ｑ２３、Ｑ２４）がオン状態で、前記第１スイッチング素子（Ｑ１）、前記第３スイッチング素子（Ｑ３）、前記第５スイッチング素子（Ｑ５）、前記第７スイッチング素子（Ｑ７）、前記第１０スイッチング素子（Ｑ１０）、前記第１２スイッチング素子（Ｑ１２）、前記第１４スイッチング素子（Ｑ１４）、前記第１６スイッチング素子（Ｑ１６）、前記第２スイッチ部（Ｑ１９、Ｑ２０）、及び前記第３スイッチ部（Ｑ２１、Ｑ２２）がオフ状態である第２状態とを交互に繰り返すことにより、前記直流電源（２）の半分の正電圧を前記系統電源（３）／交流負荷に供給する正側の第１スイッチングパターンと、
前記第１スイッチング素子（Ｑ１）、前記第３スイッチング素子（Ｑ３）、前記第５スイッチング素子（Ｑ５）、前記第７スイッチング素子（Ｑ７）、前記第９スイッチング素子（Ｑ９）、前記第１１スイッチング素子（Ｑ１１）、前記第１３スイッチング素子（Ｑ１３）、前記第１５スイッチング素子（Ｑ１５）、前記第１スイッチ部（Ｑ１７、Ｑ１８）、及び前記第４スイッチ部（Ｑ２３、Ｑ２４）がオン状態で、前記第２スイッチング素子（Ｑ２）、前記第４スイッチング素子（Ｑ４）、前記第６スイッチング素子（Ｑ６）、前記第８スイッチング素子（Ｑ８）、前記第１０スイッチング素子（Ｑ１０）、前記第１２スイッチング素子（Ｑ１２）、前記第１４スイッチング素子（Ｑ１４）、前記第１６スイッチング素子（Ｑ１６）、前記第２スイッチ部（Ｑ１９、Ｑ２０）、及び前記第３スイッチ部（Ｑ２１、Ｑ２２）がオフ状態である第３状態と、前記第２スイッチング素子（Ｑ２）、前記第４スイッチング素子（Ｑ４）、前記第６スイッチング素子（Ｑ６）、前記第８スイッチング素子（Ｑ８）、前記第１０スイッチング素子（Ｑ１０）、前記第１２スイッチング素子（Ｑ１２）、前記第１４スイッチング素子（Ｑ１４）、前記第１６スイッチング素子（Ｑ１６）、前記第１スイッチ部（Ｑ１７、Ｑ１８）、及び前記第４スイッチ部（Ｑ２３、Ｑ２４）がオン状態で、前記第１スイッチング素子（Ｑ１）、前記第３スイッチング素子（Ｑ３）、前記第５スイッチング素子（Ｑ５）、前記第７スイッチング素子（Ｑ７）、前記第９スイッチング素子（Ｑ９）、前記第１１スイッチング素子（Ｑ１１）、前記第１３スイッチング素子（Ｑ１３）、前記第１５スイッチング素子（Ｑ１５）、前記第２スイッチ部（Ｑ１９、Ｑ２０）、及び前記第３スイッチ部（Ｑ２１、Ｑ２２）がオフ状態である第４状態とを交互に繰り返すことにより、前記直流電源（２）の半分の正電圧を前記系統電源（３）／交流負荷に供給する正側の第２スイッチングパターンが切り替え可能であり、
前記第１スイッチング素子（Ｑ１）、前記第３スイッチング素子（Ｑ３）、前記第５スイッチング素子（Ｑ５）、前記第７スイッチング素子（Ｑ７）、前記第１０スイッチング素子（Ｑ１０）、前記第１２スイッチング素子（Ｑ１２）、前記第１４スイッチング素子（Ｑ１４）、前記第１６スイッチング素子（Ｑ１６）、前記第１スイッチ部（Ｑ１７、Ｑ１８）、及び前記第４スイッチ部（Ｑ２３、Ｑ２４）がオフ状態で、前記第２スイッチング素子（Ｑ２）、前記第４スイッチング素子（Ｑ４）、前記第６スイッチング素子（Ｑ６）、前記第８スイッチング素子（Ｑ８）、前記第９スイッチング素子（Ｑ９）、前記第１１スイッチング素子（Ｑ１１）、前記第１３スイッチング素子（Ｑ１３）、前記第１５スイッチング素子（Ｑ１５）、前記第２スイッチ部（Ｑ１９、Ｑ２０）、及び前記第３スイッチ部（Ｑ２１、Ｑ２２）がオン状態である第５状態と、前記第２スイッチング素子（Ｑ２）、前記第４スイッチング素子（Ｑ４）、前記第６スイッチング素子（Ｑ６）、前記第８スイッチング素子（Ｑ８）、前記第９スイッチング素子（Ｑ９）、前記第１１スイッチング素子（Ｑ１１）、前記第１３スイッチング素子（Ｑ１３）、前記第１５スイッチング素子（Ｑ１５）、前記第１スイッチ部（Ｑ１７、Ｑ１８）、及び前記第４スイッチ部（Ｑ２３、Ｑ２４）がオフ状態で、前記第１スイッチング素子（Ｑ１）、前記第３スイッチング素子（Ｑ３）、前記第５スイッチング素子（Ｑ５）、前記第７スイッチング素子（Ｑ７）、前記第１０スイッチング素子（Ｑ１０）、前記第１２スイッチング素子（Ｑ１２）、前記第１４スイッチング素子（Ｑ１４）、前記第１６スイッチング素子（Ｑ１６）、前記第２スイッチ部（Ｑ１９、Ｑ２０）、及び前記第３スイッチ部（Ｑ２１、Ｑ２２）がオン状態である第６状態とを交互に繰り返すことにより、前記直流電源（２）の半分の負電圧を前記系統電源（３）／交流負荷に供給する負側の第１スイッチングパターンと、
前記第１スイッチング素子（Ｑ１）、前記第３スイッチング素子（Ｑ３）、前記第５スイッチング素子（Ｑ５）、前記第７スイッチング素子（Ｑ７）、前記第９スイッチング素子（Ｑ９）、前記第１１スイッチング素子（Ｑ１１）、前記第１３スイッチング素子（Ｑ１３）、前記第１５スイッチング素子（Ｑ１５）、前記第１スイッチ部（Ｑ１７、Ｑ１８）、及び前記第４スイッチ部（Ｑ２３、Ｑ２４）がオフ状態で、前記第２スイッチング素子（Ｑ２）、前記第４スイッチング素子（Ｑ４）、前記第６スイッチング素子（Ｑ６）、前記第８スイッチング素子（Ｑ８）、前記第１０スイッチング素子（Ｑ１０）、前記第１２スイッチング素子（Ｑ１２）、前記第１４スイッチング素子（Ｑ１４）、前記第１６スイッチング素子（Ｑ１６）、前記第２スイッチ部（Ｑ１９、Ｑ２０）、及び前記第３スイッチ部（Ｑ２１、Ｑ２２）がオン状態である第７状態と、前記第２スイッチング素子（Ｑ２）、前記第４スイッチング素子（Ｑ４）、前記第６スイッチング素子（Ｑ６）、前記第８スイッチング素子（Ｑ８）、前記第１０スイッチング素子（Ｑ１０）、前記第１２スイッチング素子（Ｑ１２）、前記第１４スイッチング素子（Ｑ１４）、前記第１６スイッチング素子（Ｑ１６）、前記第１スイッチ部（Ｑ１７、Ｑ１８）、及び前記第４スイッチ部（Ｑ２３、Ｑ２４）がオフ状態で、前記第１スイッチング素子（Ｑ１）、前記第３スイッチング素子（Ｑ３）、前記第５スイッチング素子（Ｑ５）、前記第７スイッチング素子（Ｑ７）、前記第９スイッチング素子（Ｑ９）、前記第１１スイッチング素子（Ｑ１１）、前記第１３スイッチング素子（Ｑ１３）、前記第１５スイッチング素子（Ｑ１５）、前記第２スイッチ部（Ｑ１９、Ｑ２０）、及び前記第３スイッチ部（Ｑ２１、Ｑ２２）がオン状態である第８状態とを交互に繰り返すことにより、前記直流電源（２）の半分の負電圧を前記系統電源（３）／交流負荷に供給する負側の第２スイッチングパターンが切り替え可能であることを特徴とする項目１に記載の電力変換装置（１）。
これによれば、第１フライングキャパシタ（Ｃ１）、第２フライングキャパシタ（Ｃ２）、第３フライングキャパシタ（Ｃ３）及び第４フライングキャパシタ（Ｃ４）の電圧をそれぞれ、直流電源（２）の１／４の電圧に収束させることができ、当該電圧のアンバランスによる不具合の発生を防止することができる。
［項目４］
前記第１スイッチング素子（Ｑ１）－前記第１６スイッチング素子（Ｑ１６）、及び前記第１スイッチ部（Ｑ１７、Ｑ１８）－前記第４スイッチ部（Ｑ２３、Ｑ２４）を制御する制御部（３０）をさらに備え、
前記制御部（３０）は、前記電力変換装置（１）と前記系統電源（３）／交流負荷との間に流れる電流がゼロとなるタイミングで、前記正側の第１スイッチングパターンと前記正側の第２スイッチングパターンを切り替え、
前記制御部（３０）は、前記電力変換装置（１）と前記系統電源（３）／交流負荷との間に流れる電流がゼロとなるタイミングで、前記負側の第１スイッチングパターンと前記負側の第２スイッチングパターンを切り替えることを特徴とする項目３に記載の電力変換装置（１）。
これによれば、第１スイッチングパターンと第２スイッチングパターンの切り替え時の過電流を抑制することができる。
［項目５］
前記第１フライングキャパシタ（Ｃ１）－前記第４フライングキャパシタ（Ｃ４）のそれぞれの電圧を検出する電圧検出部（４１－４４）をさらに備え、
前記制御部（３０）は、（ａ）前記第１フライングキャパシタ（Ｃ１）の電圧と前記第４フライングキャパシタ（Ｃ４）の電圧の合計電圧と、前記直流電源（２）の半分の正電圧との偏差の絶対値と、（ｂ）前記第１フライングキャパシタ（Ｃ１）の電圧と前記第４フライングキャパシタ（Ｃ４）の電圧との偏差の絶対値とを比較し、前者が大きいとき前記タイミングにおいて前記正側の第１スイッチングパターンを選択し、後者が大きいとき前記タイミングにおいて前記正側の第２スイッチングパターンを選択し、
前記制御部（３０）は、（ａ）前記第２フライングキャパシタ（Ｃ２）の電圧と前記第３フライングキャパシタ（Ｃ３）の電圧の合計電圧と、前記直流電源（２）の半分の負電圧との偏差の絶対値と、（ｂ）前記第２フライングキャパシタ（Ｃ２）の電圧と前記第３フライングキャパシタ（Ｃ３）の電圧との偏差の絶対値とを比較し、前者が大きいとき前記タイミングにおいて前記負側の第１スイッチングパターンを選択し、後者が大きいとき前記タイミングにおいて前記負側の第２スイッチングパターンを選択することを特徴とする項目４に記載の電力変換装置（１）。
これによれば、第１スイッチングパターンと第２スイッチングパターンの切り替え時の過電流を抑制しつつ、第１フライングキャパシタ（Ｃ１）、第２フライングキャパシタ（Ｃ２）、第３フライングキャパシタ（Ｃ３）及び第４フライングキャパシタ（Ｃ４）の電圧を、目標値により早期に収束させることができる。
［項目６］
前記第１フライングキャパシタ（Ｃ１）－前記第４フライングキャパシタ（Ｃ４）のそれぞれの電圧を検出する電圧検出部（４１－４４）と、
前記第１スイッチング素子（Ｑ１）－前記第１６スイッチング素子（Ｑ１６）、及び前記第１スイッチ部（Ｑ１７、Ｑ１８）－前記第４スイッチ部（Ｑ２３、Ｑ２４）を制御する制御部（３０）と、をさらに備え、
前記制御部（３０）は、（ａ）前記第１フライングキャパシタ（Ｃ１）の電圧と前記第４フライングキャパシタ（Ｃ４）の電圧の合計電圧と、前記直流電源（２）の半分の正電圧との偏差の絶対値と、（ｂ）前記第１フライングキャパシタ（Ｃ１）の電圧と前記第４フライングキャパシタ（Ｃ４）の電圧との偏差の絶対値とを比較し、前者が大きいとき前記正側の第１スイッチングパターンを選択し、後者が大きいとき前記正側の第２スイッチングパターンを選択し、
前記制御部（３０）は、（ａ）前記第２フライングキャパシタ（Ｃ２）の電圧と前記第３フライングキャパシタ（Ｃ３）の電圧の合計電圧と、前記直流電源（２）の半分の負電圧との偏差の絶対値と、（ｂ）前記第２フライングキャパシタ（Ｃ２）の電圧と前記第３フライングキャパシタ（Ｃ３）の電圧との偏差の絶対値とを比較し、前者が大きいとき前記負側の第１スイッチングパターンを選択し、後者が大きいとき前記負側の第２スイッチングパターンを選択することを特徴とする項目３に記載の電力変換装置（１）。
これによれば、第１フライングキャパシタ（Ｃ１）、第２フライングキャパシタ（Ｃ２）、第３フライングキャパシタ（Ｃ３）及び第４フライングキャパシタ（Ｃ４）の電圧を、目標値にさらに早期に収束させることができる。
１ 電力変換装置、 ２ 直流電源、 ３ 系統、 １０ インバータ回路、 Ｌｅ１－Ｌｅｎ レグ、 １１－１４ フライングキャパシタ回路、 １５，１６ 出力回路、 ２０ フィルタ回路、 ３０ 制御部、 ４１－４６ 電圧検出部、 Ｑ１－Ｑ２４，Ｑ３１－Ｑ５４ スイッチング素子、 Ｄ１－Ｄ２４，Ｄ３１－Ｄ５４ ダイオード、 Ｃ１－Ｃ４，Ｃ３１，Ｃ３２ フライングキャパシタ、 Ｃ５ 第１分割コンデンサ、 Ｃ６ 第２分割コンデンサ、 Ｃ７ 出力コンデンサ、 Ｌ１ 第１リアクトル、 Ｌ２ 第２リアクトル。

Claims (6)

  1. 直流電源の正側バスと負側バスとの間に並列に接続され、それぞれが少なくとも１つのフライングキャパシタを有する複数のレグと、
    前記直流電源の正側バスと負側バスとの間に、直列に接続された第１分割コンデンサ及び第２分割コンデンサと、を備え、
    前記レグは、系統電源／交流負荷に接続された交流経路の１つに接続されており、
    前記レグは、前記第１分割コンデンサと前記第２分割コンデンサとの間の中性点に接続されており、
    前記直流電源、前記複数のレグのうちの第１レグに含まれるフライングキャパシタ、前記系統電源／交流負荷、前記複数のレグのうちの第２レグに含まれるフライングキャパシタ、前記直流電源の経路で前記２つのフライングキャパシタが充電される状態と、前記系統電源／交流負荷、前記第２レグに含まれるフライングキャパシタ、前記中性点、前記第１レグに含まれるフライングキャパシタ、前記系統電源／交流負荷の経路で前記２つのフライングキャパシタが放電される状態とを交互に繰り返すことにより、前記直流電源の半分の電圧を前記系統電源／交流負荷に供給する第１パターンと、
    前記第１分割コンデンサ、前記第１レグに含まれるフライングキャパシタ、前記系統電源／交流負荷、前記第２レグに含まれるフライングキャパシタ、前記第１分割コンデンサの経路で前記第１レグに含まれるフライングキャパシタが充電され、前記第２レグに含まれるフライングキャパシタが放電される状態と、前記第２分割コンデンサ、前記第１レグに含まれるフライングキャパシタ、前記系統電源／交流負荷、前記第２レグに含まれるフライングキャパシタ、前記第２分割コンデンサの経路で前記第１レグに含まれるフライングキャパシタが放電され、前記第２レグに含まれるフライングキャパシタが充電される状態と、を交互に繰り返すことにより、前記直流電源の半分の電圧を前記系統電源／交流負荷に供給する第２パターンが切り替え可能であることを特徴とする電力変換装置。
  2. 前記第１パターンと前記第２パターンは、前記電力変換装置と前記系統電源／交流負荷との間に流れる電流がゼロとなるタイミングで、切り替えられることを特徴とする請求項１に記載の電力変換装置。
  3. 前記第１レグは、
    直列に接続される第１スイッチング素子、第２スイッチング素子、第３スイッチング素子及び第４スイッチング素子と、当該４個のスイッチング素子により充放電される第１フライングキャパシタを有する第１フライングキャパシタ回路と、
    直列に接続される第５スイッチング素子、第６スイッチング素子、第７スイッチング素子及び第８スイッチング素子と、当該４個のスイッチング素子により充放電される第２フライングキャパシタを有する第２フライングキャパシタ回路と、
    前記第１フライングキャパシタ回路の中点と前記第２フライングキャパシタ回路の中点との間に直列に接続される第１スイッチ部と第２スイッチ部を有し、前記第１スイッチ部と前記第２スイッチ部との間の接続点が、前記系統電源／交流負荷に接続された交流経路の一端に接続される第１出力回路と、
    を含み、
    前記第２レグは、
    直列に接続される第９スイッチング素子、第１０スイッチング素子、第１１スイッチング素子及び第１２スイッチング素子と、当該４個のスイッチング素子により充放電される第３フライングキャパシタを有する第３フライングキャパシタ回路と、
    直列に接続される第１３スイッチング素子、第１４スイッチング素子、第１５スイッチング素子及び第１６スイッチング素子と、当該４個のスイッチング素子により充放電される第４フライングキャパシタを有する第４フライングキャパシタ回路と、を含み、
    前記第３フライングキャパシタ回路の中点と前記第４フライングキャパシタ回路の中点との間に直列に接続される第３スイッチ部と第４スイッチ部を有し、前記第３スイッチ部と前記第４スイッチ部との間の接続点が、前記交流経路の他端に接続される第２出力回路と、
    を含み、
    前記第１スイッチング素子、前記第３スイッチング素子、前記第５スイッチング素子、前記第７スイッチング素子、前記第１０スイッチング素子、前記第１２スイッチング素子、前記第１４スイッチング素子、前記第１６スイッチング素子、前記第１スイッチ部、及び前記第４スイッチ部がオン状態で、前記第２スイッチング素子、前記第４スイッチング素子、前記第６スイッチング素子、前記第８スイッチング素子、前記第９スイッチング素子、前記第１１スイッチング素子、前記第１３スイッチング素子、前記第１５スイッチング素子、前記第２スイッチ部、及び前記第３スイッチ部がオフ状態である第１状態と、前記第２スイッチング素子、前記第４スイッチング素子、前記第６スイッチング素子、前記第８スイッチング素子、前記第９スイッチング素子、前記第１１スイッチング素子、前記第１３スイッチング素子、前記第１５スイッチング素子、前記第１スイッチ部、及び前記第４スイッチ部がオン状態で、前記第１スイッチング素子、前記第３スイッチング素子、前記第５スイッチング素子、前記第７スイッチング素子、前記第１０スイッチング素子、前記第１２スイッチング素子、前記第１４スイッチング素子、前記第１６スイッチング素子、前記第２スイッチ部、及び前記第３スイッチ部がオフ状態である第２状態とを交互に繰り返すことにより、前記直流電源の半分の正電圧を前記系統電源／交流負荷に供給する正側の第１スイッチングパターンと、
    前記第１スイッチング素子、前記第３スイッチング素子、前記第５スイッチング素子、前記第７スイッチング素子、前記第９スイッチング素子、前記第１１スイッチング素子、前記第１３スイッチング素子、前記第１５スイッチング素子、前記第１スイッチ部、及び前記第４スイッチ部がオン状態で、前記第２スイッチング素子、前記第４スイッチング素子、前記第６スイッチング素子、前記第８スイッチング素子、前記第１０スイッチング素子、前記第１２スイッチング素子、前記第１４スイッチング素子、前記第１６スイッチング素子、前記第２スイッチ部、及び前記第３スイッチ部がオフ状態である第３状態と、前記第２スイッチング素子、前記第４スイッチング素子、前記第６スイッチング素子、前記第８スイッチング素子、前記第１０スイッチング素子、前記第１２スイッチング素子、前記第１４スイッチング素子、前記第１６スイッチング素子、前記第１スイッチ部、及び前記第４スイッチ部がオン状態で、前記第１スイッチング素子、前記第３スイッチング素子、前記第５スイッチング素子、前記第７スイッチング素子、前記第９スイッチング素子、前記第１１スイッチング素子、前記第１３スイッチング素子、前記第１５スイッチング素子、前記第２スイッチ部、及び前記第３スイッチ部がオフ状態である第４状態とを交互に繰り返すことにより、前記直流電源の半分の正電圧を前記系統電源／交流負荷に供給する正側の第２スイッチングパターンが切り替え可能であり、
    前記第１スイッチング素子、前記第３スイッチング素子、前記第５スイッチング素子、前記第７スイッチング素子、前記第１０スイッチング素子、前記第１２スイッチング素子、前記第１４スイッチング素子、前記第１６スイッチング素子、前記第１スイッチ部、及び前記第４スイッチ部がオフ状態で、前記第２スイッチング素子、前記第４スイッチング素子、前記第６スイッチング素子、前記第８スイッチング素子、前記第９スイッチング素子、前記第１１スイッチング素子、前記第１３スイッチング素子、前記第１５スイッチング素子、前記第２スイッチ部、及び前記第３スイッチ部がオン状態である第５状態と、前記第２スイッチング素子、前記第４スイッチング素子、前記第６スイッチング素子、前記第８スイッチング素子、前記第９スイッチング素子、前記第１１スイッチング素子、前記第１３スイッチング素子、前記第１５スイッチング素子、前記第１スイッチ部、及び前記第４スイッチ部がオフ状態で、前記第１スイッチング素子、前記第３スイッチング素子、前記第５スイッチング素子、前記第７スイッチング素子、前記第１０スイッチング素子、前記第１２スイッチング素子、前記第１４スイッチング素子、前記第１６スイッチング素子、前記第２スイッチ部、及び前記第３スイッチ部がオン状態である第６状態とを交互に繰り返すことにより、前記直流電源の半分の負電圧を前記系統電源／交流負荷に供給する負側の第１スイッチングパターンと、
    前記第１スイッチング素子、前記第３スイッチング素子、前記第５スイッチング素子、前記第７スイッチング素子、前記第９スイッチング素子、前記第１１スイッチング素子、前記第１３スイッチング素子、前記第１５スイッチング素子、前記第１スイッチ部、及び前記第４スイッチ部がオフ状態で、前記第２スイッチング素子、前記第４スイッチング素子、前記第６スイッチング素子、前記第８スイッチング素子、前記第１０スイッチング素子、前記第１２スイッチング素子、前記第１４スイッチング素子、前記第１６スイッチング素子、前記第２スイッチ部、及び前記第３スイッチ部がオン状態である第７状態と、前記第２スイッチング素子、前記第４スイッチング素子、前記第６スイッチング素子、前記第８スイッチング素子、前記第１０スイッチング素子、前記第１２スイッチング素子、前記第１４スイッチング素子、前記第１６スイッチング素子、前記第１スイッチ部、及び前記第４スイッチ部がオフ状態で、前記第１スイッチング素子、前記第３スイッチング素子、前記第５スイッチング素子、前記第７スイッチング素子、前記第９スイッチング素子、前記第１１スイッチング素子、前記第１３スイッチング素子、前記第１５スイッチング素子、前記第２スイッチ部、及び前記第３スイッチ部がオン状態である第８状態とを交互に繰り返すことにより、前記直流電源の半分の負電圧を前記系統電源／交流負荷に供給する負側の第２スイッチングパターンが切り替え可能であることを特徴とする請求項１に記載の電力変換装置。
  4. 前記第１スイッチング素子－前記第１６スイッチング素子、及び前記第１スイッチ部－前記第４スイッチ部を制御する制御部をさらに備え、
    前記制御部は、前記電力変換装置と前記系統電源／交流負荷との間に流れる電流がゼロとなるタイミングで、前記正側の第１スイッチングパターンと前記正側の第２スイッチングパターンを切り替え、
    前記制御部は、前記電力変換装置と前記系統電源／交流負荷との間に流れる電流がゼロとなるタイミングで、前記負側の第１スイッチングパターンと前記負側の第２スイッチングパターンを切り替えることを特徴とする請求項３に記載の電力変換装置。
  5. 前記第１フライングキャパシタ－前記第４フライングキャパシタのそれぞれの電圧を検出する電圧検出部をさらに備え、
    前記制御部は、（ａ）前記第１フライングキャパシタの電圧と前記第４フライングキャパシタの電圧の合計電圧と、前記直流電源の半分の正電圧との偏差の絶対値と、（ｂ）前記第１フライングキャパシタの電圧と前記第４フライングキャパシタの電圧との偏差の絶対値とを比較し、前者が大きいとき前記タイミングにおいて前記正側の第１スイッチングパターンを選択し、後者が大きいとき前記タイミングにおいて前記正側の第２スイッチングパターンを選択し、
    前記制御部は、（ａ）前記第２フライングキャパシタの電圧と前記第３フライングキャパシタの電圧の合計電圧と、前記直流電源の半分の負電圧との偏差の絶対値と、（ｂ）前記第２フライングキャパシタの電圧と前記第３フライングキャパシタの電圧との偏差の絶対値とを比較し、前者が大きいとき前記タイミングにおいて前記負側の第１スイッチングパターンを選択し、後者が大きいとき前記タイミングにおいて前記負側の第２スイッチングパターンを選択することを特徴とする請求項４に記載の電力変換装置。
  6. 前記第１フライングキャパシタ－前記第４フライングキャパシタのそれぞれの電圧を検出する電圧検出部と、
    前記第１スイッチング素子－前記第１６スイッチング素子、及び前記第１スイッチ部－前記第４スイッチ部を制御する制御部と、をさらに備え、
    前記制御部は、（ａ）前記第１フライングキャパシタの電圧と前記第４フライングキャパシタの電圧の合計電圧と、前記直流電源の半分の正電圧との偏差の絶対値と、（ｂ）前記第１フライングキャパシタの電圧と前記第４フライングキャパシタの電圧との偏差の絶対値とを比較し、前者が大きいとき前記正側の第１スイッチングパターンを選択し、後者が大きいとき前記正側の第２スイッチングパターンを選択し、
    前記制御部は、（ａ）前記第２フライングキャパシタの電圧と前記第３フライングキャパシタの電圧の合計電圧と、前記直流電源の半分の負電圧との偏差の絶対値と、（ｂ）前記第２フライングキャパシタの電圧と前記第３フライングキャパシタの電圧との偏差の絶対値とを比較し、前者が大きいとき前記負側の第１スイッチングパターンを選択し、後者が大きいとき前記負側の第２スイッチングパターンを選択することを特徴とする請求項３に記載の電力変換装置。
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