WO2014208232A1 - マルチレベル電力変換装置 - Google Patents

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長谷川　勇
貴志 小玉
猛 近藤
正太 漆畑
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株式会社明電舎
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Definitions

  • the present invention relates to a multi-level power converter for high voltage and large capacity.
  • the power conversion device includes a main circuit switching element which is a semiconductor element (a module in which a diode is connected in antiparallel with a semiconductor switching element such as an IGBT: the same applies hereinafter).
  • a main circuit switching element which is a semiconductor element (a module in which a diode is connected in antiparallel with a semiconductor switching element such as an IGBT: the same applies hereinafter).
  • the circuit configuration shown in FIG. 27 has a problem in that there are combinations of output voltages that cannot be output because the capacitors and some of the semiconductor elements S1 to S4 are common to three phases. Specifically, if the phase voltages of 2E, 0, and -2E are output from the output terminals U, V, and W, respectively, the flying capacitor FC1 is short-circuited. Therefore, a combination of these phase voltages must be output. I could not.
  • FIG. 28 shows an example in which the U phase is 2E, the V phase is 0, and the W phase is ⁇ 2E. Further, in FIG. 28, a circle represents a semiconductor element that is conducting.
  • the circuit configuration shown in FIG. 27 cannot select the semiconductor element to be conducted as shown in FIG. 28, and cannot output 2E, 0, and ⁇ 2E voltages at the same time.
  • the voltages of 2E, 0, and ⁇ 2E cannot be simultaneously output from the output terminals U, V, and W, respectively, so that they are replaced by simulating with combinations of other output voltages.
  • the outputs 2U, E, -2E and 2E, -E, -2E are repeatedly output from the output terminals U, V, W, respectively, and the voltages 2E, 0, -2E are output on average. ing.
  • the present invention has been devised in view of the above-described conventional problems, and one aspect thereof is a multi-level power converter that generates an AC output converted from a voltage of a DC voltage source and a flying capacitor into a plurality of voltage levels.
  • N DC voltage sources connected in series (N ⁇ 2), first to fourth semiconductor elements sequentially connected in series between the positive and negative electrodes of the N DC voltage sources,
  • An M phase (M ⁇ ) having a fifth semiconductor element having one end connected to the common connection point of the second semiconductor element and a sixth semiconductor element having one end connected to the common connection point of the third and fourth semiconductor elements.
  • a basic circuit having connected M-phase second to fourth semiconductor elements and an M-phase sixth semiconductor element having one end connected to a common connection point of the odd-numbered third and fourth semiconductor elements;
  • the M-phase common even-numbered flying capacitor interposed between the common connection points of all the fifth semiconductor elements and the third and fourth semiconductor elements in the even-numbered stages, and the common of the first and second semiconductor elements in the odd-numbered stages
  • An odd-numbered flying capacitor common to the M phase inserted between the connection point and all the sixth semiconductor elements and a common connection point of the second and third semiconductor elements of each basic circuit are used as input terminals.
  • M-phase voltage selection circuit for outputting the potential of any one of the input terminals from the output terminal by selectively turning on and off the semiconductor element between the output terminal and the semiconductor element. And.
  • the second and third semiconductor elements sequentially connected in series to the positive terminals of the even-numbered DC voltage sources among the N DC voltage sources connected in series, and the N DC power sources connected in series
  • An M-phase (M ⁇ 3) basic circuit having third and second semiconductor elements sequentially connected in series to the negative ends of the odd-numbered DC voltage sources of the DC voltage sources;
  • An M-phase common flying capacitor connected in parallel to each of the second and third semiconductor elements; a common connection point of the second and third semiconductor elements of the basic circuit; Common to positive terminal of DC voltage source
  • the connection point is an input terminal, and a semiconductor element is provided between the input terminal and the output terminal.
  • a sixth semiconductor element having one end connected to the connection point; first to third semiconductor elements sequentially connected in series between the positive and negative electrodes of an odd-numbered DC voltage source among N DC voltage sources connected in series; A basic circuit of M phase (M ⁇ 3) having a fifth semiconductor element having one end connected to a common connection point of the odd-numbered first and second semiconductor elements, and all sixth circuits in the even-numbered stage.
  • An M-phase voltage selection circuit that has a semiconductor element between the output terminals and selectively controls ON / OFF of the semiconductor element to output the potential of any one of the input terminals from the output terminal; , Provided.
  • a fifth semiconductor element having one end connected to a common connection point of the second semiconductor elements, and a series connected in series between the positive and negative electrodes of an odd-numbered DC voltage source among N DC voltage sources connected in series.
  • An M-phase (M ⁇ 3) basic circuit having two to fourth semiconductor elements and a sixth semiconductor element having one end connected to a common connection point of the odd-numbered third and fourth semiconductor elements;
  • the odd-numbered flying capacitor common to the M phase interposed between the positive terminal of the DC voltage source of the odd-numbered stage and the common connection point of the second semiconductor element, and the common of the second and third semiconductor elements of the basic circuit
  • the connection point is an input terminal, each of which has a semiconductor element between the input terminal and the output terminal. By selectively ON / OFF controlling this semiconductor element, the potential of any one of the input terminals is output to the output terminal.
  • an M-phase voltage selection circuit that outputs the output of the M-phase.
  • some or all of the semiconductor elements of the basic circuit and the voltage selection circuit may have a series number of two or more.
  • some or all of the semiconductor elements of the basic circuit and the voltage selection circuit may have a parallel number of two or more.
  • a multi-phase multi-level power conversion device it is an object to simplify control for outputting an arbitrary voltage level from all phases while outputting an arbitrary voltage level from all phases.
  • FIG. 10 is a circuit configuration diagram showing a basic cell in a sixth embodiment. It is a circuit block diagram which shows the multilevel power converter device in Embodiment 6.
  • FIG. 10 is a diagram illustrating an operation example for each output voltage in the sixth embodiment. It is a figure which shows the operation example of the multilevel power converter device in Embodiment 6.
  • FIG. 10 is a circuit configuration diagram illustrating a multilevel power conversion device according to a seventh embodiment.
  • FIG. 10 is a diagram illustrating an operation example of a multilevel power conversion device according to a seventh embodiment.
  • FIG. 10 is a circuit configuration diagram illustrating a multilevel power conversion device according to an eighth embodiment.
  • FIG. 10 is a diagram illustrating an operation example of a multilevel power conversion device according to an eighth embodiment.
  • FIG. 10 is a circuit configuration diagram illustrating a multilevel power conversion device according to a ninth embodiment. It is a figure which shows the operation example of the multilevel power converter device in Embodiment 9.
  • FIG. 10 is a circuit configuration diagram illustrating a multilevel power conversion device according to a twelfth embodiment.
  • FIG. 22 is a diagram illustrating an operation example of the multilevel power conversion device according to the twelfth embodiment.
  • FIG. 1 is a circuit diagram showing a basic cell used in a multilevel power conversion device according to the present invention.
  • the basic cell includes six semiconductor elements SN. 1 to SN. 6 (for example, a module in which a diode is connected in antiparallel with a semiconductor switch element such as an IGBT: the same applies hereinafter).
  • the terminal 3 is connected to the positive side of a DC voltage source (DC capacitor or DC power source), and the terminal 1 is connected to the negative side of the DC voltage source.
  • the terminal 2 ' is connected to the positive side of the flying capacitor (or DC voltage source), and the terminal 2 "is connected to the negative side of the flying capacitor.
  • the semiconductor element SN. 1 to SN. 4 are sequentially connected in series. Further, the terminal 2 'and the semiconductor element SN. 1, SN. 2 between the two common connection points. 5 is inserted, and the semiconductor element SN.6 is inserted between the terminal 2 ′′ and the common connection point of the semiconductor elements SN.3 and SN.4.
  • the common connection point is terminal 2.
  • FIG. 2 shows a basic circuit in which N basic cells shown in FIG. 1 are connected in series. Here, N ⁇ 2.
  • the voltage selection circuit uses the terminals (2,..., 2N,) of the basic circuit as input terminals, and selects which potential of the input terminals is output from the output terminal.
  • the voltage selection circuit is configured by (a), (b), (c), (d) in FIG. 3 or a combination thereof.
  • Semiconductor elements S1 to S28 are provided between the input terminals and the output terminals. By selectively turning on the semiconductor elements S1 to S28, the input terminals (2N_3, 2 (N ⁇ 1 in (a)) are provided.
  • FIG. 4 is a schematic diagram illustrating a configuration of the multilevel power conversion device according to the first embodiment.
  • the multilevel power conversion device according to the first embodiment is an M-phase N-stage multilevel power conversion device configured using the basic circuit shown in FIG. 2 and the voltage selection circuit shown in FIG. is there. N ⁇ 2 and M ⁇ 3.
  • Each of the phase modules 11 to 1M includes a combination of a basic circuit and a voltage selection circuit.
  • the configurations of the basic circuit and the voltage selection circuit are the same as those shown in FIGS. 2 and 3, and a description thereof will be omitted here.
  • N DC voltage sources DCC1 to DCCN are connected in series between both end terminals 1 and 2N + 1 of the phase modules 11 to 1M, and terminals 3,..., 2N ⁇ 1 of the phase modules 11 to 1M (basic circuit) are respectively connected. Common connection points of the DC voltage sources DCC1 to DCCN are connected.
  • N flying capacitors FC1 to FCN are connected to the terminals 2 ′′, 2 ′,..., 2N ′′, 2N ′ of the phase modules 11 to 1M.
  • a voltage of 2pE can be output from 2p + 1.
  • the terminals 1, 2 ′′, 2 ′, 3,..., 2N ⁇ 1, 2N ′′, 2N ′, 2N + 1 are input to the phase modules 11 to 1M, respectively.
  • the semiconductor elements S1.1, S1.2, S1.3, S1.4 to SN. 1, SN. 2, SN. 3, SN. 4 is selectively turned ON to set the potential of any one of the terminals 1, 2 ′′, 2 ′, 3,..., 2N ⁇ 1, 2N ′′, 2N ′, 2N + 1 to the terminals 2,.
  • the multilevel power conversion device according to the second embodiment includes the first semiconductor elements S2.1 to SN.1 in the even-numbered basic cells of the basic circuit shown in FIG. 1 is common to the M phase, and the fifth semiconductor elements S2.5 to SN.
  • the fourth semiconductor elements S1.4 to SN-1.4 are shared by the M phase
  • the sixth semiconductor elements S1.6 to SN-1.6 are In this configuration, the omitted circuit is connected in N stages.
  • the multilevel power conversion device according to the second embodiment has M phases and N stages, where N is an even number of 2 or more and M ⁇ 3. Other configurations are the same as those of the first embodiment.
  • a voltage of (2N + 1) level can be output from the output terminals OUT1 to OUTM.
  • the multilevel power conversion device of the second embodiment it becomes possible to output an arbitrary phase voltage level and control for outputting an arbitrary phase voltage level as compared with the conventional circuit configuration shown in FIG. Becomes easy. Further, the number of semiconductor elements can be reduced as compared with the first embodiment.
  • the multilevel power conversion device according to the third embodiment includes fourth semiconductor elements S2.4 to SN.4 in the even-numbered basic cells of the basic circuit shown in FIG. 4 is common to the M phase, and the sixth semiconductor elements S2.6 to SN. And a circuit in which the first semiconductor elements S1.1 to SN-1.1 are common to the M phase and the fifth semiconductor elements S1.5 to SN-1.5 are omitted in the basic cells in the odd stages. Are connected in N stages. Note that the multilevel power conversion device according to the third embodiment has M phases and N stages, where N is an even number of 2 or more and M ⁇ 3. Other configurations are the same as those of the first embodiment.
  • a voltage of (2N + 1) level can be output to the output terminals OUT1 to OUTM.
  • the fourth embodiment is different from the first embodiment in the multilevel power conversion device of the second embodiment in that the first semiconductor elements S2.1 to SN. 1 and the odd-numbered fourth semiconductor elements S1.4 to SN-1.4 that are common to the M phase are omitted. That is, in FIG. 7, the semiconductor elements connected to the terminals 1, 5, 2N-3, 2N + 1 are omitted. Other configurations are the same as those of the second embodiment. N is an even number of 2 or more, and M ⁇ 3.
  • a voltage of (2N + 1) level can be output to the output terminals OUT1 to OUTM.
  • the multilevel power conversion device of the fourth embodiment it is possible to output an arbitrary phase voltage level and control for outputting an arbitrary phase level as compared with the conventional circuit configuration shown in FIG. It becomes easy.
  • the number of semiconductor elements can be reduced as compared with the second embodiment.
  • the fifth embodiment includes fourth semiconductor elements S2.4 to SN.4 of even-numbered basic cells common to M phases. 4 and the first semiconductor elements S1.1 to SN-1.1 of the odd-numbered basic cells are omitted. That is, in FIG. 8, the semiconductor element connected to the terminals 3 and 2N-1 is omitted.
  • N is an even number of 2 or more, and M ⁇ 3.
  • a voltage of (2N + 1) level can be output from the output terminals OUT1 to OUTM.
  • the multilevel power conversion device of the fifth embodiment it is possible to output an arbitrary phase voltage level and control for outputting an arbitrary phase level as compared with the conventional circuit configuration shown in FIG. It becomes easy.
  • the number of semiconductor elements can be reduced as compared with the third embodiment.
  • DC voltage source DCC1 flying capacitor FC1
  • U-phase semiconductor element SUN. 1 to SUN. 6 V-phase semiconductor element SVN. 1 to SVN. 6
  • W-phase semiconductor element SWN. 1 to SWN. 6 is composed.
  • the U-phase basic circuit includes first to fourth semiconductor elements SU1.1 to SU1.4 and SU2.1 to SU2 that are sequentially connected in series between the positive and negative electrodes of two DC voltage sources DCC1 and DCC2. .4, fifth semiconductor elements SU1.5, SU2.5 having one end connected to a common connection point of the first and second semiconductor elements SU1.1, SU1.2, SU2.1, SU2.2, 3 and 4th semiconductor element SU1.3, SU1.4, SU2.3, SU2, and 6th semiconductor element SU1.6, SU2.6 by which one end was connected to the common connection point.
  • the flying capacitors FC1 and FC2 include the other ends of the fifth semiconductor elements SU1.5, SV1.5, SW1.5, SU2.5, SV2.5, SW2.5 and the sixth semiconductor elements SU1.6, SV1.6, It is inserted between the other ends of SW 1.6, SU 2.6, SV 2.6, and SW 2.6.
  • the U-phase voltage selection circuit is composed of SU1 to SU4. The same applies to the V phase and the W phase.
  • U, V and W represent output terminals.
  • a circuit in which each semiconductor element is configured in two or more series for resistance to high voltage is included, and a circuit in which each semiconductor element is configured in two or more in parallel for resistance to large current is also included.
  • the two series semiconductor elements of the semiconductor elements SU1 and SU2 in FIG. 10 may be replaced with one semiconductor element.
  • This circuit shares the flying capacitors FC1 and FC2 in three phases and can output a five-level phase voltage.
  • Table 1 shows typical switching patterns for the U phase. By switching the semiconductor elements in the pattern shown in Table 1, it is possible to output five levels of voltages 2E, E, 0, -E, and -2E through the path shown in FIG. Table 1 and FIG. 11 are examples, and other patterns may be used.
  • a circle in FIG. 12 represents a semiconductor element in conduction.
  • the semiconductor elements SU1.5, SV1.5, SW1.5, SU1.6, SV1.6, SW1.6 are connected to both ends of the flying capacitor FC1, and the semiconductor elements are connected to both ends of the flying capacitor FC2.
  • the flying capacitors FC1 and FC2 can be operated without being short-circuited.
  • phase voltages 2E, 0, and -2E that cannot be output with the conventional circuit configuration shown in FIG. 27 can be output, and the control for outputting 2E, 0, and -2E can be simplified.
  • the semiconductor elements SW2.1, SW2.2, SW1 Since the potential of the collector terminal of the semiconductor element SW2.1 is 2E and the potential of the output terminal W (that is, the potential of the emitter terminal of the semiconductor element SW2) is ⁇ 2E, the semiconductor elements SW2.1, SW2.2, SW1, The potential at the common connection point between the semiconductor elements SW2.2 and SW1 becomes 0 by the voltage division due to the impedance of SW2. Therefore, the applied voltage of the series connection circuit of the semiconductor elements SW1 and SW2 is 2E. The reference point for each potential is the 0 terminal in FIG. This condition is a condition that the applied voltage between the series circuits of the semiconductor elements SW2.1, SW2.2, SW1, and SW2 is maximized (4E).
  • the maximum value of the applied voltage of the series connection circuit of the semiconductor elements SW1 and SW2 in the steady state is 2E.
  • the conventional circuit of FIG. 29A has a mode in which the voltage at the terminal W0 is E and the voltage at the output terminal OUT_W is ⁇ 2E depending on the ON / OFF state of the switching element. At this time, an applied voltage of 3E is applied to the switching element SW5.
  • 29B has a mode in which the voltage at the terminal W0 is E and the voltage at the output terminal OUT_W is ⁇ 2E depending on the ON / OFF state of the switching element. At this time, an applied voltage of 3E is applied to the switching element SW5.
  • the sixth embodiment has an advantage that the withstand voltage of the semiconductor element directly connected to the output terminal may be lower than that of the conventional circuit of FIGS. 29 (a) and 29 (b).
  • the three-phase output circuit has been described.
  • the phase voltage of each phase can be independently set without short-circuiting the flying capacitors FC1 and FC2. Output is possible. The same is true for the superiority of the withstand voltage of the semiconductor element and the superiority of the absence of the semiconductor element through which current for three phases flows, as compared with the conventional circuit shown in FIGS. 29 (a) and 29 (b).
  • the basic circuit includes, among the two DC voltage sources DCC1 and DCC2 connected in series, a fourth semiconductor element S2.4 common to three phases, one end of which is connected to the negative electrode end of the DC voltage source DCC2 of the even number stage.
  • Three-phase first to third semiconductor elements SU2.1 to SU2.3 sequentially connected in series between the positive end of the even-numbered DC voltage source DCC2 and the other end of the even-numbered fourth semiconductor element S2.4.
  • SV2.1 to SV2.3, SW2.1 to SW2.3 and even-numbered first and second semiconductor elements SU2.1, SU2.2, SV2.1, SV2.2, SW2.1, SW2.
  • First common terminal having one end connected to the positive terminal of the fifth-stage semiconductor element SU2.5, SV2.5, SW2.5 having one end connected to the two common connection points and the DC voltage source DCC1 of the odd-numbered stage.
  • a sixth semiconductor having one end connected to a common connection point of the third and fourth semiconductor elements SU1.3, SU1.4, SV1.3, SV1.4, SW1.3, SW1.4 in odd stages
  • Elements SU1.6, SV1.6, and SW1.6 are included.
  • the flying capacitor FC2 is common to all the fifth semiconductor elements SU2.5, SV2.5, and SW2.5 and the third and fourth semiconductor elements SU2.3, SV2.3, SW2.3, and SU2.4 in even stages.
  • the flying capacitor FC1 is interposed between the connection points, and the flying capacitor FC1 is connected to the common connection point of the first and second semiconductor elements S1.1, SU1.2, SV1.2, SW1.2 and all the sixth semiconductor elements SU1 in odd stages. .6, SV1.6, and SW1.6.
  • the voltage selection circuit is composed of SU1 to SU4, SV1 to SV4, SW1 to SW4.
  • each semiconductor element includes a circuit in which each semiconductor element is configured in two or more series in order to withstand a high voltage. Also included is a circuit in which each semiconductor element is configured in parallel with two or more in order to withstand a large current.
  • the two semiconductor elements SU1 and SU2 connected in series shown in FIG. 13 may be replaced with one semiconductor element.
  • phase voltages 2E, 0, and -2E that could not be output by the conventional circuit shown in FIG. 27 can be output. This is shown in FIG. In FIG. 14, a circle represents a semiconductor element that is conducting.
  • the semiconductor elements SU2.5, SV2.5, and SW2.5 are connected to the flying capacitor FC2
  • the semiconductor elements SU1.6, SV1.6, and SW1.6 are connected to the flying capacitor FC1
  • the flying capacitor 2E, 0, -2E can be output without short-circuiting FC1 and FC2, and the control for outputting 2E, 0, -2E can be simplified.
  • the series connection circuit of the semiconductor elements SW1 and SW2 in the steady state as in the sixth embodiment.
  • the maximum value of the applied voltage is 2E. The same applies to the semiconductor elements SU1, SU2, SV1, SV2, SW1, SW2, SU3, SU4, SV3, SV4, SW3, and SW4.
  • the three-phase output circuit has been described.
  • the phase voltage of each phase can be independently set without short-circuiting the flying capacitors FC1 and FC2. Output is possible. The same applies to the superiority of the withstand voltage of the semiconductor element compared with the conventional circuit shown in FIGS. 29 (a) and 29 (b).
  • FIG. 15 is a circuit configuration diagram showing the multilevel power conversion device according to the eighth embodiment.
  • U, V, and W represent output terminals.
  • the basic circuit includes a three-phase common first semiconductor element S2.1 having one end connected to the positive terminal of an even-stage DC voltage source DCC2 out of two DC voltage sources DCC1 and DCC2 connected in series, Three-phase second to fourth semiconductor elements SU2.2a to SU2... Are sequentially connected in series between the other end of the even-numbered first semiconductor element S2.1 and the negative electrode end of the even-numbered DC voltage source DCC2.
  • the flying capacitor FC2 includes common connection points of the first and second semiconductor elements S2.1, SU2.2a, SV2.2a, and SW2.2a in the even stages and the sixth semiconductor elements SU2.6 in all phases in the even stages.
  • the flying capacitor FC1 is interposed between the other ends of SV2.6 and SW2.6, and the flying capacitor FC1 is connected to the other ends of the fifth semiconductor elements SU1.5, SV1.5, and SW1.5 of all phases in the odd-numbered stages. It is inserted between the third and fourth semiconductor elements SU1.3b, SV1.3b, SW1.3b, S1.4 in the stage.
  • the voltage selection circuit includes semiconductor elements SU1 to SU4, SV1 to SV4, SW1 to SW4.
  • the fifth semiconductor elements SU1.5, SV1.5, and SW1.5 are connected to the flying capacitor FC1
  • the sixth semiconductor elements SU2.6, SV2.6, and SW2.6 are connected to the flying capacitor FC2. Therefore, 2E, 0, -2E can be output from the output terminals U, V, W without short-circuiting the flying capacitors FC1, FC2, and the control for outputting 2E, 0, -2E can be simplified. it can.
  • each semiconductor element is configured in two or more series for resistance to high voltage is also included. Also included is a circuit in which each semiconductor element is configured in parallel with two or more in order to withstand a large current. Further, if the withstand voltage of the semiconductor element is suitable, the two series semiconductor elements SU1.3a and SU1.3b in FIG. 15 may be replaced with one semiconductor element.
  • the semiconductor elements SV1.3a and SV1.3b, SW1.3a and SW1.3b, SU2.2a and SU2.2b, SV2.2a and SV2.2b, SW2.2a and SW2.2b, SU1 and SU2, and SV1 The same applies to SV2, SW1 and SW2, SU3 and SU4, SV3 and SV4, SW3 and SW4.
  • the series connection circuit of the semiconductor elements SW1 and SW2 at the time of steady state as in the sixth embodiment is 2E.
  • the three-phase output circuit has been described.
  • the phase voltage of each phase is independent without short-circuiting the flying capacitors FC1 and FC2. Can be output.
  • the superiority of the withstand voltage of the semiconductor element as compared with the conventional circuit shown in FIGS. 29 (a) and 29 (b).
  • the basic circuit includes second to fourth semiconductor elements SU2.2 to SU2.4, which are sequentially connected in series to the positive ends of even-numbered DC voltage sources DCC2 out of two DC voltage sources DCC1 and DCC2 connected in series. SV2.2 to SV2.4, SW2.2 to SW2.4, and a third connected in series to the negative end of the odd-numbered DC voltage source DCC1 among the two DC voltage sources DCC1 and DCC2 connected in series. First semiconductor elements SU1.3 to SU1.1, SV1.3 to SV1.1, SW1.3 to SW1.1.
  • the flying capacitor FC1 is connected in parallel to the odd-numbered second and third semiconductor elements SU1.3, SU1.2, SV1.3, SV1.2, SW1.3, SW1.2, and the flying capacitor FC2 is an even-numbered stage.
  • the second and third semiconductor elements SU2.2, SU2.3, SV2.2, SV2.3, SW2.2, and SW2.3 are connected in parallel.
  • the fifth semiconductor elements SU1.5, SV1.5, and SW1.5 are interposed between the flying capacitor FC1 and the second semiconductor elements SU1.2, SV1.2, and SW1.2 in the odd-numbered stages, so that the flying Sixth semiconductor elements SU2.6, SV2.6, and SW2.6 are interposed between capacitor FC2 and third semiconductor elements SU2.3, SV2.3, and SW2.3 at even stages.
  • first semiconductor elements SU1.1, SV1.1, SW1.1 are inserted between the second semiconductor elements SU1.2, SV1.2, SW1.2 and the 0 terminal in the odd-numbered stages, and the even number
  • fourth semiconductor elements SU2.4, SV2.4, and SW2.4 are interposed between the third semiconductor elements SU2.3, SV2.3, SW2.3 and the 0 terminal in the stage.
  • the voltage selection circuit is composed of SU1, SU3, SV1, SV3, SW1, and SW3.
  • each semiconductor element is configured in two or more series in order to withstand a high voltage. Also included is a circuit in which each semiconductor element is configured in parallel with two or more in order to withstand a large current.
  • a circle in FIG. 18 represents a semiconductor element that is conducting.
  • the semiconductor elements SU1.5, SV1.5, and SW1.5 are connected to the flying capacitor FC1
  • the semiconductor elements SU2.6, SV2.6, and SW2.6 are connected to the flying capacitor FC2
  • the flying capacitor Without short-circuiting FC1 and FC2 the voltages of 2E, 0, and -2E can be output from the output terminals U, V, and W, respectively, and the control for outputting 2E, 0, and -2E is simplified. be able to.
  • the maximum value of the applied voltage of the semiconductor element SW1 at the time of steady state is 2E as in the sixth embodiment.
  • the phase voltage of each phase is independent of the circuit in which the number of output phases is increased to four or more without short-circuiting the flying capacitors FC1 and FC2. Can be output.
  • the superiority of the withstand voltage of the semiconductor element as compared with the conventional circuit shown in FIGS. 29A and 29B, and the superiority of the absence of the semiconductor element through which current for three phases flows.
  • U, V, and W represent output terminals.
  • FIG. 3B is used as the voltage selection circuit.
  • the basic circuit includes second and third semiconductor elements SU2.2, SU2.3, which are sequentially connected in series to the positive ends of even-numbered DC voltage sources DCC2 out of two DC voltage sources DCC1, DCC2 connected in series. SV2.2, SV2.3, SW2.2, SW2.3 and a third connected in series to the negative terminal of the odd-numbered DC voltage source DCC1 among the two DC voltage sources DCC1, DCC2 connected in series. , Second semiconductor elements SU1.3, SU1.2, SV1.3, SV1.2, SW1.3, SW1.2.
  • the flying capacitor FC1 is connected in parallel to the odd-numbered second and third semiconductor elements SU1.2, SU1.3, SV1.2, SV1.3, SW1.2, and SW1.3.
  • the flying capacitor FC2 is connected in parallel to the even-numbered second and third semiconductor elements SU2.2, SU2.3, SV2.2, SV2.3, SW2.2, and SW2.3.
  • the voltage selection circuit includes SU7, SU8, SU11, SU12, SV7, SV8, SV11, SV12, SW7, SW8, SW11, SW12.
  • each semiconductor element is configured in two or more series in order to withstand a high voltage. Also included is a circuit in which each semiconductor element is configured in two or more in order to withstand a large current.
  • a circle in FIG. 20 represents a semiconductor element in conduction.
  • the voltages of 2E, 0, and -2E can be output from the output terminals U, V, and W, and the control for outputting 2E, 0, and -2E can be simplified.
  • the tenth embodiment differs from the conventional circuit shown in FIGS. 29A and 29B in that there is no semiconductor element through which currents for three phases of the U phase, the V phase, and the W phase flow. Therefore, a cooling fin having a high cooling effect is not necessary.
  • the phase voltage of each phase can be made independent of the circuit in which the number of output phases is increased to four or more without short-circuiting the flying capacitors FC1 and FC2. Can be output. Compared with the conventional circuit shown in FIGS. 29 (a) and 29 (b), the same is true for the advantage that there is no semiconductor element through which current for three phases flows.
  • FIG. 3C is used as the voltage selection circuit.
  • the basic circuit includes second and third semiconductor elements SU2.2, SU2.3, which are sequentially connected in series to the positive ends of even-numbered DC voltage sources DCC2 out of two DC voltage sources DCC1, DCC2 connected in series. SV2.2, SV2.3, SW2.2, SW2.3 and a third connected in series to the negative terminal of the odd-numbered DC voltage source DCC1 among the two DC voltage sources DCC1, DCC2 connected in series. , Second semiconductor elements SU1.3, SU1.2, SV1.3, SV1.2, SW1.3, SW1.2.
  • the flying capacitor FC1 is connected in parallel to the odd-numbered second and third semiconductor elements SU1.2, SU1.3, SV1.2, SV1.3, SW1.2, and SW1.3.
  • the flying capacitor FC2 is connected in parallel to the even-numbered second and third semiconductor elements SU2.2, SU2.3, SV2.2, SV2.3, SW2.2, and SW2.3.
  • the voltage selection circuit includes diodes DU1, DU2, DV1, DV2, DW1, DW2, SU12 to SU15, SV12 to SV15, and SW12 to SW15.
  • the output terminals U, V, and W can be changed to 5E voltages of 2E, E, 0, -E, and -2E. Can output.
  • each semiconductor element includes a circuit in which each semiconductor element is configured in two or more series in order to withstand a high voltage. Also included is a circuit in which each semiconductor element is configured in two or more in order to withstand a large current.
  • a circle represents a semiconductor element that is conducting.
  • the flying capacitors FC1 and FC2 are connected. Without short-circuiting, the voltages of 2E, 0, and -2E can be output from the output terminals U, V, and W, respectively, and the control for outputting 2E, 0, and -2E can be simplified.
  • the eleventh embodiment is different from the conventional circuit shown in FIGS. 29A and 29B in that there is no semiconductor element through which currents for three phases of the U phase, the V phase, and the W phase flow. Therefore, a cooling fin having a high cooling effect is not necessary.
  • the three-phase output circuit has been described.
  • the phase voltage of each phase can be independently set without short-circuiting the flying capacitors FC1 and FC2. Output is possible.
  • the same is true for the advantage that there is no semiconductor element through which current for three phases flows.
  • the voltage selection circuit uses FIG.
  • the fifth semiconductor element SU2.5, SV2.5, SW2.5 having one end connected to the connection point, and the positive and negative electrodes of the odd-numbered DC voltage source DCC1 among the two DC voltage sources DCC1, DCC2 connected in series Second to fourth semiconductor elements SU1.2 to SU1.4, SV1.2 to SV1.4, SW1.2 to SW1.4, which are sequentially connected in series, and the odd-numbered third and fourth semiconductor elements SU1.3, SU1.4, SV1.3, SV .4, SW1.3, sixth semiconductor device SU1.6 having one end connected to the common connection point of the SW1.4, SV1.6, having a SW1.6,.
  • the flying capacitor FC2 includes the other ends of all the fifth semiconductor elements SU2.5, SV2.5, and SW2.5 in the even stages, the negative terminal of the DC voltage source DCC2 in the even stages, and the third semiconductor elements SU2.3 and SV2. .3, SW2.3, and the flying capacitor FC1 is connected to the other end of the sixth semiconductor elements SU1.6, SV1.6, SW1.6 in the odd-numbered stages and the DC voltage in the odd-numbered stages. It is inserted between the positive terminal of the source DCC1 and the common connection point of the second semiconductor elements SU1.2, SV1.2, and SW1.2.
  • the voltage selection circuit is composed of SU14, SU15, SV14, SV15, SW14, and SW15.
  • the output terminals U, V, and W can be changed to 5E voltages of 2E, E, 0, -E, and -2E. Can output.
  • each semiconductor element includes a circuit in which each semiconductor element is configured in two or more series in order to withstand a high voltage. Also included is a circuit in which each semiconductor element is configured in two or more in order to withstand a large current.
  • ⁇ represents a semiconductor element that is conducting.
  • the sixth semiconductor elements SU1.6, SV1.6, and SW1.6 are connected to the flying capacitor FC1
  • the fifth semiconductor elements SU2.5, SV2.5, and SW2.5 are connected to the flying capacitor FC2.
  • the voltages of 2E, 0, and -2E can be output from the output terminals U, V, and W without short-circuiting the flying capacitors FC1 and FC2, respectively, and the control for outputting 2E, 0, and -2E is simplified. be able to.
  • the twelfth embodiment has no semiconductor element through which current for three phases of the U phase, the V phase, and the W phase flows. It is possible to reduce the size of the cooling fin.
  • the three-phase output circuit has been described.
  • the phase voltage of each phase is independent without short-circuiting the flying capacitors FC1 and FC2.
  • Can be output Compared with the conventional circuit shown in FIGS. 29 (a) and 29 (b), the same is true for the advantage that there is no semiconductor element through which current for three phases flows.
  • the voltage selection circuit uses FIG. 3 (a) and FIG. 3 (d).
  • the basic circuit includes second and third semiconductor elements SU2.2, SU2,... That are sequentially connected in series to the positive terminals of even-numbered DC voltage sources DCC2 and DCC4 among four DC voltage sources DCC1 to DCC4 connected in series. 3, SV2.2, SV2.3, SW2.2, SW2.3, SU4.2, SU4.3, SV4.2, SV4.3, SW4.2, SW4.3, and four connected in series Third and second semiconductor elements SU1.3, SU1.2, SV1.3, SV1.2, SW1 sequentially connected in series to the negative ends of the odd-numbered DC voltage sources DCC1, DCC3 among the DC voltage sources DCC1 to DCC4. .3, SW1.2, SU3.3, SU3.2, SV3.3, SV3.2, SW3.3, and SW3.2.
  • the flying capacitors FC1 to FC4 include odd-numbered and even-numbered second and third semiconductor elements SU2.2, SU2.3, SV2.2, SV2.3, SW2.2, SW2.3, SU4.2, SU4. 3, SV4.2, SV4.3, SW4.2, SW4.3, SU1.3, SU1.2, SV1.3, SV1.2, SW1.3, SW1.2, SU3.3, SU3.2, It is connected in parallel to SV3.3, SV3.2, SW3.3, SW3.2.
  • the voltage selection circuit includes SU19 to SU28, SV19 to SV28, and SW19 to SW28.
  • Table 2 shows the voltage between the U terminal and the 0 terminal when each semiconductor element in the U phase is in the ON / OFF state.
  • any voltage (4E, 3E, 2E, E, 0, ⁇ E, ⁇ 2E, ⁇ 3E, ⁇ 4E) can be output from the output terminals U, V, W, respectively, and the control for outputting 4E, 3E, 2E, E, 0, -E, -2E, -3E, -4E is simplified. be able to.
  • the thirteenth embodiment has no semiconductor element in which currents for three phases of the U phase, the V phase, and the W phase flow as compared with the conventional circuit shown in FIGS. 29A and 29B. It becomes possible to reduce the size of the cooling fin for cooling.
  • the three-phase output circuit has been described. However, even in a circuit in which the number of output phases is increased to four or more, the phase voltage of each phase is independent without short-circuiting the flying capacitors FC1 to FC4. Can be output. Compared with the conventional circuit shown in FIGS. 29 (a) and 29 (b), the same is true for the advantage that there is no semiconductor element through which current for three phases flows.
  • the voltage selection circuit uses FIG.
  • fourth semiconductor elements SU2.4 and SU4.4 that are common to three phases and that have one end connected to the negative electrode ends of the DC voltage sources DCC2 and DCC4 in even stages.
  • the three-phase first to third semiconductors sequentially connected in series between the positive ends of the even-numbered DC voltage sources DCC2 and DCC4 and the other ends of the even-numbered fourth semiconductor elements SU2.4 and SU4.4.
  • the flying capacitors FC2 and FC4 include all the fifth semiconductor elements SU2.5, SV2.5, SW2.5, SU4.5, SV4.5, SW4.5 and the third and fourth semiconductor elements SU2.3 in the even stages. , SV2.3, SW2.3, SU2.4, SU4.3, SV4.3, SW4.3, SU4.4, and the flying capacitors FC1, FC3 are connected in the odd stages. 1 and 2 semiconductor elements SU1.1, SU1.2, SV1.2, SW1.2, SU3.1, SU3.2, SV3.2, and SW3.2 and all sixth semiconductor elements SU1.6. , SV1.6, SW1.6, SU3.6, SV3.6, and SW3.6.
  • the voltage selection circuit includes SU1 to SU12, SV1 to SV12, and SW1 to SW12.
  • an arbitrary voltage (4E, 3E, 2E, E, 0, ⁇ E, ⁇ 2E, ⁇ 3E, ⁇ 4E) is obtained without short-circuiting the flying capacitors FC1 to FC4.
  • the circuit of FIG. 26 has a configuration in which the circuit of FIG.
  • SU1 and SU2, SU3 and SU4, SU5 and SU6, SU7 and SU8, SV1 and SV2, SV3 and SV4, SV5 and SV6, SV7 and SV8, SW1 and SW2, SW3 and SW4, SW5 and SW6, SW7 and SW8 Are equivalent to SU1 and SU2, SU3 and SU4, SV1 and SV2, SV3 and SV4, SW1 and SW2, and SW3 and SW4 in FIG.
  • the maximum value of the applied voltage in the steady state of the series connection circuit of the semiconductor elements such as the semiconductor elements SU1 and SU2 is 2E.
  • phase voltage of each phase can be independently set for a circuit in which the number of output phases is increased to four or more without short-circuiting the flying capacitors FC1 to FC4. Output is possible. The same is true for the superiority of the withstand voltage of the semiconductor element as compared with the conventional circuit shown in FIGS. 29 (a) and 29 (b).

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Abstract

基本回路は、Ｕ相において、直流電圧源（ＤＣＣ１）の正負極間に接続された第１～第４半導体素子（ＳＵ１．１～ＳＵ１．４）と、第１，第２半導体素子（ＳＵ１．１，ＳＵ１．２）の共通接続点に接続された第５半導体素子（ＳＵ１．５）と、第３，第４半導体素子（ＳＵ１．３，ＳＵ１．４）の共通接続点に接続された第６半導体素子（ＳＵ１．６）と、を有する。フライングキャパシタ（ＦＣ１）は、第５半導体素子（ＳＵ１．５）と第６半導体素子（ＳＵ１．６）との間に介挿される。電圧選択回路は、各基本回路の第２，第３半導体素子（ＳＵ１．２，ＳＵ１．３）の共通接続点を入力端子とし、入力端子と出力端子（Ｕ，Ｖ，Ｗ）間にそれぞれ半導体素子（ＳＵ１～ＳＵ４）を有する。これにより、マルチレベル電力変換装置において、全ての相から任意の電圧を出力すると共に、全ての相から任意の電圧レベルを出力するための制御を簡略化する。

Description

マルチレベル電力変換装置
　本発明は、高圧大容量向けのマルチレベル電力変換装置に関する。
　電力変換装置は、半導体素子（ＩＧＢＴ等の半導体スイッチ素子と逆並列にダイオードを接続したモジュール：以下同様）である主回路スイッチング素子により構成される。この電力変換装置の高圧化手段として、複数の半導体素子を直列に接続した回路構成がある。
　このように、半導体素子を直列接続した回路構成の中に５レベルの電圧を出力するマルチレベル電力変換装置が提案されている。また、このマルチレベル電力変換装置の一つとして、特許文献１のような回路構成が提案されている。特許文献１では、図２７に示すように、使用する直流電圧源ＤＣＣ１，ＤＣＣ２，フライングキャパシタＦＣ１，ＦＣ２を３相共通にすることにより、使用するキャパシタの数を削減し、装置の小型化を図っている。
特願２０１２－２０９３６８号公報
　しかしながら、図２７に示す回路構成ではキャパシタおよび一部の半導体素子Ｓ１～Ｓ４を３相共通としているために、出力できない出力電圧の組み合わせが存在するという課題がある。具体的には、出力端子Ｕ，Ｖ，Ｗから、２Ｅ，０，－２Ｅの相電圧をそれぞれ出力しようとすると、フライングキャパシタＦＣ１を短絡してしまうため、これらの相電圧の組み合わせを出力することができなかった。
　具体例を図２８に基づいて説明する。ここで、図２８は、Ｕ相が２Ｅ，Ｖ相が０，Ｗ相が－２Ｅの電圧を出力した例を示している。また、図２８において、○印は導通している半導体素子を表す。
　図２８に示すように、出力端子Ｕ，Ｖ，Ｗから２Ｅ，０，－２Ｅの電圧をそれぞれ同時に出力しようとすると、フライングキャパシタＦＣ１の両端の半導体素子Ｓ１，Ｓ２が同時に導通し、フライングキャパシタＦＣ１を短絡してしまう。その結果、ＤＣＣ１→Ｓ１→ＦＣ１→Ｓ２→ＤＣＣ１の短絡ループに過電流が生じる。
　この問題点があるため、図２７に示す回路構成では、図２８に示すような導通させる半導体素子の選択ができず、２Ｅ，０，－２Ｅの電圧を同時に出力できない。
　図２７に示す回路構成では、出力端子Ｕ，Ｖ，Ｗからそれぞれ２Ｅ，０，－２Ｅの電圧を同時に出力できないため、他の出力電圧の組み合わせで模擬することより代替している。例えば、出力端子Ｕ，Ｖ，Ｗからそれぞれ２Ｅ，Ｅ，－２Ｅと２Ｅ，－Ｅ，－２Ｅの電圧を繰り返し出力し、平均的に２Ｅ，０，－２Ｅの電圧を出力することによって代替している。
　しかし、出力端子Ｕ，Ｖ，Ｗからそれぞれ２Ｅ，Ｅ，－２Ｅと２Ｅ，－Ｅ，－２Ｅを出力している時間を常に等しくすると共に、常に時間管理する必要がある。その結果、制御が複雑化するという問題が生じる。この問題点は図２７を応用して出力相数を４相以上に増やした回路構成についても同様である。
　一方、図２９（ａ）に示す特許文献１の［実施形態５］，図２９（ｂ）に示す［実施形態６］では、直流電圧源ＤＣＣ１，ＤＣＣ２の印加電圧：２Ｅ，フライングキャパシタＣＦＣ１，ＣＦＣ２の印加電圧：Ｅの場合、出力端子ＯＵＴ＿Ｕ，ＯＵＴ＿Ｖ，ＯＵＴ＿Ｗから２Ｅ，０，－２Ｅの電圧を同時に出力可能である。しかし、図２９（ａ）（ｂ）に示す回路構成では、以下（１）（２）の問題点が生じる。
　（１）図２９（ａ），（ｂ）の回路構成では、出力端子ＯＵＴ＿Ｕ，ＯＵＴ＿Ｖ，ＯＵＴ＿Ｗに接続する半導体素子ＳＵ５，ＳＵ６，ＳＶ５，ＳＶ６，ＳＷ５，ＳＷ６に印加される定常電圧最大値は３Ｅとなる。その結果、高耐圧の半導体素子が必要であり、装置の小型化とコスト面において不利となる問題があった。
　（２）図２９（ａ），（ｂ）において○で囲った半導体素子Ｓ２．１～Ｓ２．３，Ｓ１．１～Ｓ１．３にはＵ相，Ｖ相，Ｗ相の３相分の電流が流れるため、これらの半導体素子Ｓ１．１～Ｓ１．３，Ｓ２．１～Ｓ２．３の冷却用に冷却効果が高い大型の冷却フィンが必要となる。
　以上の問題点（１），（２）は、図２９（ａ），（ｂ）を応用して出力相数を４相以上に増やした回路構成についても同様である。
　以上示したようなことから、多相のマルチレベル電力変換装置において、全ての相から任意の電圧を出力すると共に、全ての相から任意の電圧レベルを出力するための制御を簡略化することが課題となる。
　本発明は、前記従来の問題に鑑み、案出されたもので、その一態様は、直流電圧源およびフライングキャパシタの電圧から複数の電圧レベルに変換した交流出力を生成するマルチレベル電力変換装置であって、直列接続されたＮ個（Ｎ≧２）の直流電圧源と、Ｎ個の直流電圧源のそれぞれの正負極間に順次直列接続された第１～第４半導体素子と、第１，第２半導体素子の共通接続点に一端が接続された第５半導体素子と、第３，第４半導体素子の共通接続点に一端が接続された第６半導体素子と、を有するＭ相（Ｍ≧３）の基本回路と、全ての相の第５半導体素子の他端と全ての相の第６半導体素子の他端との間に介挿されたＭ相共通のフライングキャパシタと、各基本回路の第２，第３半導体素子の共通接続点を入力端子とし、入力端子と出力端子間にそれぞれ半導体素子を有し、この半導体素子を選択的にＯＮ，ＯＦＦ制御することにより、前記入力端子のうち何れかの端子の電位を出力端子から出力するＭ相の電圧選択回路と、を備えたことを特徴とする。
　また、その他の態様として、直流電圧源およびフライングキャパシタの電圧から複数の電圧レベルに変換した交流出力を生成するマルチレベル電力変換装置であって、直列接続されたＮ個（Ｎ＝２以上の偶数）の直流電圧源と、直列接続されたＮ個の直流電圧源のうち、偶数段の直流電圧源の正極端に一端が接続されたＭ相（Ｍ≧３）共通の第１半導体素子と、前記偶数段の第１半導体素子の他端と前記偶数段の直流電圧源の負極端との間に順次直列接続されたＭ相の第２～第４半導体素子と、偶数段の第３，第４半導体素子の共通接続点に一端が接続されたＭ相の第６半導体素子と、奇数段の直流電圧源の負極端に一端が接続されたＭ相共通の第４半導体素子と、前記奇数段の直流電圧源の正極端と奇数段の第４半導体素子の他端との間に順次直列接続されたＭ相の第１～第３半導体素子と、奇数段の第１，第２半導体素子の共通接続点に一端が接続されたＭ相の第５半導体素子と、を有する基本回路と、偶数段における第１，第２半導体素子の共通接続点と偶数段における全ての相の第６半導体素子の他端との間に介挿されたＭ相共通の偶数段のフライングキャパシタと、奇数段における全ての相の第５半導体素子の他端と奇数段における第３，第４半導体素子の共通接続点との間に介挿されたＭ相共通の奇数段のフライングキャパシタと、各基本回路の第２，第３半導体素子の共通接続点を入力端子とし、入力端子と出力端子間にそれぞれ半導体素子を有し、この半導体素子を選択的にＯＮ，ＯＦＦ制御することにより、前記入力端子のうち何れかの端子の電位を出力端子から出力するＭ相の電圧選択回路と、を備えたことを特徴とする。
　また、その他の態様として、直流電圧源およびフライングキャパシタの電圧から複数の電圧レベルに変換した交流出力を生成するマルチレベル電力変換装置であって、直列接続されたＮ個（Ｎ＝２以上の偶数）の直流電圧源と、直列接続されたＮ個の直流電圧源のうち、偶数段の直流電圧源の負極端に一端が接続されたＭ相（Ｍ≧３）共通の第４半導体素子と、前記偶数段の直流電圧源の正極端と偶数段の第４半導体素子の他端との間に順次直列接続されたＭ相の第１～第３半導体素子と、偶数段の第１，第２半導体素子の共通接続点に一端が接続されたＭ相の第５半導体素子と、奇数段の直流電圧源の正極端に一端が接続されたＭ相共通の第１半導体素子と、奇数段の第１半導体素子の他端と奇数段の直流電圧源の負極端との間に順次直列接続されたＭ相の第２～第４半導体素子と、奇数段の第３，第４半導体素子の共通接続点に一端が接続されたＭ相の第６半導体素子と、を有する基本回路と、偶数段における全ての第５半導体素子と第３，第４半導体素子の共通接続点の間に介挿されたＭ相共通の偶数段のフライングキャパシタと、奇数段における第１，２半導体素子の共通接続点と全ての第６半導体素子との間に介挿されたＭ相共通の奇数段のフライングキャパシタと、各基本回路の第２，第３半導体素子の共通接続点を入力端子とし、入力端子と出力端子間にそれぞれ半導体素子を有し、この半導体素子を選択的にＯＮ，ＯＦＦ制御することにより、前記入力端子のうち何れかの端子の電位を出力端子から出力するＭ相の電圧選択回路と、を備えたことを特徴とする。
　また、その他の態様として、直流電圧源およびフライングキャパシタの電圧から複数の電圧レベルに変換した交流出力を生成するマルチレベル電力変換装置であって、直列接続されたＮ個（Ｎ＝２以上の偶数）の直流電圧源と、直列接続されたＮ個の直流電圧源のうち偶数段の直流電圧源の正極端に順次直列接続された第２，第３半導体素子と、直列接続されたＮ個の直流電圧源のうち奇数段の直流電圧源の負極端に順次直列接続された第３，第２半導体素子と、を有するＭ相（Ｍ≧３）の基本回路と、前記奇数段および偶数段の第２，第３半導体素子のそれぞれに並列接続されたＭ相共通のフライングキャパシタと、基本回路の第２，第３半導体素子の共通接続点および偶数段の直流電圧源の負極端と奇数段の直流電圧源の正極端の共通接続点を入力端子とし、入力端子と出力端子間に半導体素子を有し、この半導体素子を選択的にＯＮ，ＯＦＦ制御することにより、前記入力端子のうち何れかの端子の電位を出力端子から出力するＭ相の電圧選択回路と、を備えたことを特徴とする。
　直流電圧源およびフライングキャパシタの電圧から複数の電圧レベルに変換した交流出力を生成するマルチレベル電力変換装置であって、直列接続されたＮ個（Ｎ＝２以上の偶数）の直流電圧源と、直列接続されたＮ個の直流電圧源のうち偶数段の直流電圧源の正負極間に順次直列接続された第２～第４半導体素子と、前記偶数段の第３，第４半導体素子の共通接続点に一端が接続された第６半導体素子と、直列接続されたＮ個の直流電圧源のうち奇数段の直流電圧源の正負極間に順次直列接続された第１～第３半導体素子と、前記奇数段の第１，第２半導体素子の共通接続点に一端が接続された第５半導体素子と、を有するＭ相（Ｍ≧３）の基本回路と、前記偶数段における全ての第６半導体素子の他端と、偶数段の直流電圧源の正極端と第２半導体素子の共通接続点の間に介挿されたＭ相共通の偶数段のフライングキャパシタと、前記奇数段における全ての第５半導体素子の他端と、奇数段の直流電圧源の負極端と第３半導体素子の共通接続点との間に介挿されたＭ相共通の奇数段のフライングキャパシタと、基本回路の第２，第３半導体素子の共通接続点を入力端子とし、入力端子と出力端子間にそれぞれ半導体素子を有し、この半導体素子を選択的にＯＮ，ＯＦＦ制御することにより、前記入力端子のうち何れかの端子の電位を出力端子から出力するＭ相の電圧選択回路と、を備えたことを特徴とする。
　また、その他の態様として、直流電圧源およびフライングキャパシタの電圧から複数の電圧レベルに変換した交流出力を生成するマルチレベル電力変換装置であって、直列接続されたＮ個（Ｎ＝２以上の偶数）の直流電圧源と、直列接続されたＮ個の直流電圧源のうち偶数段の直流電圧源の正負極間に順次直列接続された第１～第３半導体素子と、前記偶数段の第１，第２半導体素子の共通接続点に一端が接続された第５半導体素子と、直列接続されたＮ個の直流電圧源のうち奇数段の直流電圧源の正負極間に順次直列接続された第２～第４半導体素子と、前記奇数段の第３，第４半導体素子の共通接続点に一端が接続された第６半導体素子と、を有するＭ相（Ｍ≧３）の基本回路と、前記偶数段における全ての第５半導体素子の他端と、偶数段の直流電圧源の負極端と第３半導体素子の共通接続点の間に介挿されたＭ相共通の偶数段のフライングキャパシタと、前記奇数段における全ての第６半導体素子の他端と、奇数段の直流電圧源の正極端と第２半導体素子の共通接続点との間に介挿されたＭ相共通の奇数段のフライングキャパシタと、基本回路の第２，第３半導体素子の共通接続点を入力端子とし、入力端子と出力端子間にそれぞれ半導体素子を有し、この半導体素子を選択的にＯＮ，ＯＦＦ制御することにより、前記入力端子のうち何れかの端子の電位を出力端子から出力するＭ相の電圧選択回路と、を備えたことを特徴とする。
　また、前記基本回路および電圧選択回路の半導体素子の一部または全てを、直列数を２以上としてもよい。
　さらに、前記基本回路および電圧選択回路の半導体素子の一部または全てを、並列数を２以上としてもよい。
　本発明によれば、多相のマルチレベル電力変換装置において、全ての相から任意の電圧を出力すると共に、全ての相から任意の電圧レベルを出力するための制御を簡略化することが課題となる。
基本セルを示す図である。 基本セルをＮ個直列接続した基本回路を示す図である。 電圧選択回路を示す回路構成図である。 実施形態１におけるマルチレベル電力変換装置を示す図である。 実施形態２におけるマルチレベル電力変換装置を示す図である。 実施形態３におけるマルチレベル電力変換装置を示す図である。 実施形態４におけるマルチレベル電力変換装置を示す図である。 実施形態５におけるマルチレベル電力変換装置を示す図である。 実施形態６における基本セルを示す回路構成図である。 実施形態６におけるマルチレベル電力変換装置を示す回路構成図である。 実施形態６における出力電圧別の動作例を示す図である。 実施形態６におけるマルチレベル電力変換装置の動作例を示す図である。 実施形態７におけるマルチレベル電力変換装置を示す回路構成図である。 実施形態７におけるマルチレベル電力変換装置の動作例を示す図である。 実施形態８におけるマルチレベル電力変換装置を示す回路構成図である。 実施形態８におけるマルチレベル電力変換装置の動作例を示す図である。 実施形態９におけるマルチレベル電力変換装置を示す回路構成図である。 実施形態９におけるマルチレベル電力変換装置の動作例を示す図である。 実施形態１０におけるマルチレベル電力変換装置を示す回路構成図である。 実施形態１０におけるマルチレベル電力変換装置の動作例を示す図である。 実施形態１１におけるマルチレベル電力変換装置を示す回路構成図である。 実施形態１１におけるマルチレベル電力変換装置の動作例を示す図である。 実施形態１２におけるマルチレベル電力変換装置を示す回路構成図である。 実施形態１２におけるマルチレベル電力変換装置の動作例を示す図である。 実施形態１３におけるマルチレベル電力変換装置を示す回路構成図である。 実施形態１４におけるマルチレベル電力変換装置を示す回路構成図である。 従来のマルチレベル電力変換装置の一例を示す回路構成図である。 従来のマルチレベル電力変換装置の出力不可能な出力電圧を示す説明図である。 従来のマルチレベル電力変換装置の他例を示す回路構成図である。
　［基本セル］
　図１は、本発明におけるマルチレベル電力変換装置に用いる基本セルを示す回路図である。基本セルは、６個の半導体素子ＳＮ．１～ＳＮ．６（例えば、ＩＧＢＴ等の半導体スイッチ素子と逆並列にダイオードを接続したモジュール：以下同様）で構成される。
　具体的には、図１に示すように、端子３は直流電圧源（直流キャパシタまたは直流電源）の正極側と接続され、端子１は直流電圧源の負極側と接続される。また、端子２’にはフライングキャパシタ（または、直流電圧源）の正極側と接続され、端子２”はフライングキャパシタの負極側と接続される。
　前記端子３と端子１との間には、半導体素子ＳＮ．１～ＳＮ．４が順次直列接続される。また、端子２’と半導体素子ＳＮ．１，ＳＮ．２の共通接続点との間には半導体素子ＳＮ．５が介挿され、端子２”と半導体素子ＳＮ．３，ＳＮ．４の共通接続点との間には半導体素子ＳＮ．６が介挿される。なお、半導体素子ＳＮ．２，ＳＮ．３の共通接続点は端子２とする。
　［基本回路］
　図２に、図１に示す基本セルをＮ個直列に接続した基本回路を示す。ここで、Ｎ≧２とする。
　端子番号２Ｎ＋１，２Ｎ－１間には直流電圧源を接続する。端子番号２Ｎ’，２Ｎ”間にはフライングキャパシタを接続する。ここで、直流電圧源の電圧を２Ｅ，各フライングキャパシタの電圧をＥとすると、基本セルをＮ段直列に接続した構成において、「端子２ｎでは、２Ｅｎ，２Ｅｎ－Ｅまたは２Ｅｎ－２Ｅ」（ｎ＝１、…，Ｎ）の電圧を出力できる。
　端子２Ｎ，端子２（Ｎ－１），…，端子２にそれぞれ、電圧を選択するための電圧選択回路を接続することで、２Ｎ＋１レベルの電力変換装置を実現できる。
　［電圧選択回路］
　次に、電圧選択回路を図３に基づいて説明する。電圧選択回路は、基本回路の端子（２，…，２Ｎ，）を入力端子とし、この入力端子のうちどの電位を出力端子から出力するかを選択するものである。電圧選択回路は、図３の（ａ），（ｂ），（ｃ），（ｄ）またはこれらの組み合わせなどによって構成される。各入力端子と出力端子との間には、半導体素子Ｓ１～Ｓ２８が設けられ、この半導体素子Ｓ１～Ｓ２８を選択的にＯＮすることにより、入力端子（（ａ）では２Ｎ＿３、２（Ｎ－１）＿３，４＿３，２＿３、（ｂ）では２Ｎ＿３，２（Ｎ－１）＿３，３＿３，２＿３、（ｃ）では４＿３，３＿３，２＿３、（ｄ）では４Ｎ＋１＿３，４Ｎ－１＿３，４Ｎ－３＿３，５＿３，３＿３，２＿３）のうち何れかの端子の電位を出力することができる。
　［実施形態１］
　図４は、本実施形態１におけるマルチレベル電力変換装置の構成を示す概略図である。図４に示すように、本実施形態１におけるマルチレベル電力変換装置は、図２に示す基本回路，および図３に示す電圧選択回路を用いて構成したＭ相Ｎ段のマルチレベル電力変換装置である。なお、Ｎ≧２，Ｍ≧３である。
　相モジュール１１～１Ｍはそれぞれ基本回路と電圧選択回路の組み合わせで構成される。基本回路および電圧選択回路の構成は、図２，図３と同様であるため、ここでの説明は省略する。相モジュール１１～１Ｍの両端端子１，２Ｎ＋１間にはＮ個の直流電圧源ＤＣＣ１～ＤＣＣＮが直列に接続され、相モジュール１１～１Ｍ（基本回路）の端子３，…，２Ｎ－１にはそれぞれ各直流電圧源ＤＣＣ１～ＤＣＣＮの共通接続点が接続される。また、相モジュール１１～１Ｍの端子２”，２’，…，２Ｎ”，２Ｎ’には、Ｎ個のフライングキャパシタＦＣ１～ＦＣＮを接続する。
　ここで、直流電圧源ＤＣＣ１～ＤＣＣＮの電圧を２Ｅとし、フライングキャパシタＦＣ１～ＦＣＮの電圧をＥに制御すると、端子２ｐ”（ｐ＝１，２，…，Ｎ）から（２ｐ－２）Ｅと（２ｐ－１）Ｅの電圧を出力できる。また、端子２ｐ’からは（２ｐ－１）Ｅと２ｐＥの電圧を出力できる。また、端子２ｐ－１からは、（２ｐ－２）Ｅ、端子２ｐ＋１からは２ｐＥの電圧を出力できる。
　次に、端子１，２”，２’，３，…，２Ｎ－１，２Ｎ”，２Ｎ’，２Ｎ＋１をそれぞれ、相モジュール１１～１Ｍに入力する。そして、基本回路において、段ごとに半導体素子Ｓ１．１，Ｓ１．２，Ｓ１．３，Ｓ１．４～ＳＮ．１，ＳＮ．２，ＳＮ．３，ＳＮ．４を選択的にＯＮすることにより、端子１，２”，２’，３，…，２Ｎ－１，２Ｎ”，２Ｎ’，２Ｎ＋１の中から何れかの端子の電位を端子２，…，２Ｎから出力する。そして、電圧選択回路により、各段の基本回路の半導体素子を選択的にＯＮすることにより、端子２，…，２Ｎの中から何れかの端子の電位を出力端子ＯＵＴ１～ＯＵＴＭから出力する。その結果、出力端子ＯＵＴ１～ＯＵＴＭには（２Ｎ＋１）レベルの電圧を出力できる。
　以上示したように、本実施形態１によれば、以下（１），（２）の作用効果を奏する。
　（１）図２７に示す従来の回路構成と比べて、任意の相電圧レベルを出力できるようになると共に、任意の相電圧レベルを出力するための制御が容易となる。
　（２）図２９（ａ），（ｂ）に示す従来の回路構成のように、Ｕ相，Ｖ相，Ｗ相の３相出力電流が流れる電力損失の高い半導体素子がないため、半導体素子冷却用の冷却フィンを小型化することが可能となる。
　［実施形態２］
　次に、本実施形態２におけるマルチレベル電力変換装置を図５に基づいて説明する。本実施形態２におけるマルチレベル電力変換装置は、図２に示す基本回路の偶数段の基本セルにおいて、第１半導体素子Ｓ２．１～ＳＮ．１をＭ相共通にし、第５半導体素子Ｓ２．５～ＳＮ．５を省略した回路と、基本回路の奇数段の基本セルにおいて、第４半導体素子Ｓ１．４～ＳＮ－１．４をＭ相共通にし、第６半導体素子Ｓ１．６～ＳＮ－１．６を省略した回路と、をＮ段接続した構成である。なお、本実施形態２におけるマルチレベル電力変換装置は、Ｍ相Ｎ段であり、Ｎは２以上の偶数，Ｍ≧３である。その他の構成は実施形態１と同様である。
　実施形態２の構成では、出力端子ＯＵＴ１～ＯＵＴＭから（２Ｎ＋１）レベルの電圧を出力できる。本実施形態２におけるマルチレベル電力変換装置によれば、図２７に示す従来の回路構成と比べて、任意の相電圧レベルを出力できるようになると共に、任意の相電圧レベルを出力するための制御が容易となる。また、実施形態１と比較して半導体素子の数を減少させることができる。
　［実施形態３］
　次に、本実施形態３におけるマルチレベル電力変換装置を図６に基づいて説明する。本実施形態３におけるマルチレベル電力変換装置は、図２に示す基本回路の偶数段の基本セルにおいて、第４半導体素子Ｓ２．４～ＳＮ．４をＭ相共通にし、第６半導体素子Ｓ２．６～ＳＮ．６を省略した回路と、奇数段における基本セルにおいて第１半導体素子Ｓ１．１～ＳＮ－１．１をＭ相共通にし、第５半導体素子Ｓ１．５～ＳＮ－１．５を省略した回路と、をＮ段接続した構成である。なお、本実施形態３におけるマルチレベル電力変換装置は、Ｍ相Ｎ段であり、Ｎは２以上の偶数，Ｍ≧３である。その他の構成は実施形態１と同様である。
　本実施形態３の構成では、出力端子ＯＵＴ１～ＯＵＴＭに、（２Ｎ＋１）レベルの電圧を出力できる。
　本実施形態３におけるマルチレベル電力変換装置によれば、実施形態２と同様の作用効果を奏する。
　［実施形態４］
　次に、本実施形態４におけるマルチレベル電力変換装置を図７に基づいて説明する。本実施形態４は、実施形態２のマルチレベル電力変換装置において、Ｍ相共通にした偶数段の基本セルの第１半導体素子Ｓ２．１～ＳＮ．１と、Ｍ相共通にした奇数段の第４半導体素子Ｓ１．４～ＳＮ－１．４を省略したものである。すなわち、図７において、端子１，５，２Ｎ－３，２Ｎ＋１と接続している半導体素子を省略している。その他の構成は実施形態２と同様である。なお、Ｎは２以上の偶数，Ｍ≧３である。
　本実施形態４の構成では、出力端子ＯＵＴ１～ＯＵＴＭに、（２Ｎ＋１）レベルの電圧を出力できる。
　本実施形態４におけるマルチレベル電力変換装置によれば、図２７に示す従来の回路構成と比べて、任意の相電圧レベルを出力できるようになると共に、任意の相レベルを出力するための制御が容易となる。
　図２９（ａ），（ｂ）に示す従来の回路構成のように、Ｕ相，Ｖ相，Ｗ相の３相出力電流が流れる電力損失の高い半導体素子がないため、半導体素子冷却用の冷却フィンを小型化することが可能となる。
　さらに、実施形態２よりも半導体素子の数を減少させることができる。
　［実施形態５］
　次に、本実施形態５におけるマルチレベル電力変換装置を図８に基づいて説明する。本実施形態５は、実施形態３のマルチレベル電力変換装置において、Ｍ相共通にした偶数段の基本セルの第４半導体素子Ｓ２．４～ＳＮ．４と、奇数段の基本セルの第１半導体素子Ｓ１．１～ＳＮ－１．１を省略したものである。すなわち、図８において、端子３，２Ｎ－１と接続されている半導体素子を省略している。その他の構成は実施形態３と同様である。なお、Ｎは２以上の偶数、Ｍ≧３である。
　本実施形態５では、出力端子ＯＵＴ１～ＯＵＴＭから（２Ｎ＋１）レベルの電圧を出力できる。
　本実施形態５におけるマルチレベル電力変換装置によれば、図２７に示す従来の回路構成と比べて、任意の相電圧レベルを出力できるようになると共に、任意の相レベルを出力するための制御が容易となる。
　また、図２９（ａ），（ｂ）に示す従来の回路構成のように、Ｕ相，Ｖ相，Ｗ相の３相出力電流が流れる電力損失の高い半導体素子がないため、半導体素子冷却用の冷却フィンを小型化することが可能となる。
　さらに、実施形態３よりも半導体素子の数を減少させることができる。
　［実施形態６］
　図９は実施形態１においてＮ＝１，Ｍ＝３の場合の基本セルである。直流電圧源ＤＣＣ１，フライングキャパシタＦＣ１，Ｕ相の半導体素子ＳＵＮ．１～ＳＵＮ．６，Ｖ相の半導体素子ＳＶＮ．１～ＳＶＮ．６，Ｗ相の半導体素子ＳＷＮ．１～ＳＷＮ．６から構成される。
　この基本セルを直列に２段接続することで（実施形態１においてＮ＝２，Ｍ＝３）図１０に示す５レベル電力変換装置を構成できる。なお、図３（ａ）の電圧選択回路を使用している。
　この時、直流電圧源ＤＣＣ１，ＤＣＣ２の電圧は２Ｅ、フライングキャパシタＦＣ１，ＦＣ２の電圧はＥである。また、Ｕ相の基本回路は、２個の直流電圧源ＤＣＣ１，ＤＣＣ２のそれぞれの正負極間に順次直列接続された第１～第４半導体素子ＳＵ１．１～ＳＵ１．４，ＳＵ２．１～ＳＵ２．４と、第１，第２半導体素子ＳＵ１．１，ＳＵ１．２，ＳＵ２．１，ＳＵ２．２の共通接続点に一端が接続された第５半導体素子ＳＵ１．５，ＳＵ２．５と、第３，第４半導体素子ＳＵ１．３，ＳＵ１．４，ＳＵ２．３，ＳＵ２，４の共通接続点に一端が接続された第６半導体素子ＳＵ１．６，ＳＵ２．６と、を有する。Ｖ相，Ｗ相についても同様である。
　フライングキャパシタＦＣ１，ＦＣ２は、第５半導体素子ＳＵ１．５，ＳＶ１．５，ＳＷ１．５，ＳＵ２．５，ＳＶ２．５，ＳＷ２．５の他端と第６半導体素子ＳＵ１．６，ＳＶ１．６，ＳＷ１．６，ＳＵ２．６，ＳＶ２．６，ＳＷ２．６の他端との間に介挿される。
　Ｕ相の電圧選択回路は、ＳＵ１～ＳＵ４から構成される。Ｖ相，Ｗ相についても同様である。
　なお、Ｕ，Ｖ，Ｗは出力端子を表す。また、図１０の変形として、高電圧に対する耐性のため、各半導体素子を２直列以上で構成する回路も含むものとし、大電流に対する耐性のため各半導体素子を２並列以上に構成する回路も含むものとする。
　また、半導体素子の耐電圧が適合していれば、図１０の半導体素子ＳＵ１とＳＵ２の２直列の半導体素子を１つの半導体素子に置き換えてもよい。なお、半導体素子ＳＶ１とＳＶ２、ＳＷ１とＳＷ２、ＳＵ３とＳＵ４、ＳＶ３とＳＶ４、ＳＷ３とＳＷ４についても同様である。
　この回路は、フライングキャパシタＦＣ１とＦＣ２を三相で共通化しており、５レベル相電圧を出力することができる。
　　　　　　　　　　　　Ｕ相の代表的なスイッチングパターン例を表1に示す。表１のパターンで半導体素子をスイッチングすることにより、図１１に示した経路で２Ｅ，Ｅ，０，－Ｅ，－２Ｅの５段階の電圧を出力することが可能である。なお、表１および図１１は一例であり、他のパターンでも良い。
Figure JPOXMLDOC01-appb-T000001
　図１２では、出力端子Ｕ＝２Ｅ、出力端子Ｖ＝０、出力端子Ｗ＝－２Ｅの電圧を出力する場合の各半導体素子の動作を示す。図１２中の○は導通中の半導体素子を表す。
　上記のスイッチング状態で動作した場合においてもフライングキャパシタＦＣ１の両端に半導体素子ＳＵ１．５，ＳＶ１．５，ＳＷ１．５，ＳＵ１．６，ＳＶ１．６，ＳＷ１．６，フライングキャパシタＦＣ２の両端に半導体素子ＳＵ２．５，ＳＶ２．５，ＳＷ２．５，ＳＵ２．６，ＳＶ２．６，ＳＷ２．６を接続することで、フライングキャパシタＦＣ１，ＦＣ２を短絡することなく動作させることができる。
　このため、図２７に示す従来の回路構成では出力できない相電圧の組み合わせ２Ｅ，０，－２Ｅを出力できると共に、２Ｅ，０，－２Ｅを出力するための制御を簡略化することができる。
　次に、図１２に示す回路における動作時の半導体素子の耐電圧について説明する。
　例として、Ｕ相が２Ｅ、Ｖ相が０、Ｗ相が－２Ｅの電圧を出力している場合について説明する。また、この時、半導体素子ＳＷ２．１，ＳＷ２．２，ＳＷ１，ＳＷ２のオフ時のインピーダンスが全て等しい条件とする。
　この場合、半導体素子ＳＷ２．１のコレクタ端子の電位が２Ｅ、出力端子Ｗの電位（すなわち、半導体素子ＳＷ２のエミッタ端子の電位）が－２Ｅなので、半導体素子ＳＷ２．１，ＳＷ２．２，ＳＷ１，ＳＷ２のインピーダンスによる分圧により、半導体素子ＳＷ２．２とＳＷ１との共通接続点の電位は０となる。よって、半導体素子ＳＷ１とＳＷ２の直列接続回路の印加電圧は２Ｅとなる。なお、各電位の基準点は図１０の０端子とする。この条件が、半導体素子ＳＷ２．１，ＳＷ２．２，ＳＷ１，ＳＷ２の直列回路間の印加電圧が最大（４Ｅ）となる条件である。
　したがって、図１０に示す回路では、定常時の半導体素子ＳＷ１とＳＷ２の直列接続回路の印加電圧最大値は２Ｅとなる。これは、半導体素子ＳＵ１とＳＵ２，ＳＶ１とＳＶ２，ＳＵ３とＳＵ４，ＳＶ３とＳＶ４，ＳＷ３とＳＷ４についても、同様である。
　一方、図２９（ａ）の従来回路では、スイッチング素子のＯＮ／ＯＦＦ状態によって、端子Ｗ０の電圧がＥ、出力端子ＯＵＴ＿Ｗの電圧が－２Ｅとなるモードがある。このとき、スイッチング素子ＳＷ５には、３Ｅの印加電圧がかかる。
　図２９（ｂ）の従来回路では、スイッチング素子のＯＮ／ＯＦＦ状態によって、端子Ｗ０の電圧がＥ、出力端子ＯＵＴ＿Ｗの電圧が－２Ｅとなるモードがある。このとき、スイッチング素子ＳＷ５には、３Ｅの印加電圧がかかる。
　以上により、本実施形態６は、図２９（ａ），（ｂ）の従来回路と比べて、出力端子に直接接続する半導体素子の耐電圧が低くてよいという、有利点を持っている。
　また、本実施形態６は、図２９（ａ），（ｂ）のように、Ｕ相，Ｖ相，Ｗ相の３相分の電流が流れる半導体素子がない。そのため、冷却効果の高い冷却フィンは不要となる。
　これらのことは、装置のコスト面や小型化においても有利となる。
　なお、本実施形態６では３相出力回路について説明したが、出力相数を４相以上に増やした回路についても、フライングキャパシタＦＣ１，ＦＣ２を短絡させることなく、各相の相電圧を独立して出力ができる。図２９（ａ），（ｂ）に示す従来の回路と比べて、半導体素子の耐電圧の優位点および３相分の電流が流れる半導体素子がない優位点についても、同様である。
　［実施形態７］
　次に、本実施形態７におけるマルチレベル電力変換装置を図１３に基づいて説明する。本実施形態７におけるマルチレベル電力変換装置では、実施形態３において、Ｎ＝２，Ｍ＝３，図３（ａ）の電圧選択回路を使用した構成である。なお、Ｕ，Ｖ，Ｗは出力端子を表す。
　基本回路は、直列接続された２個の直流電圧源ＤＣＣ１，ＤＣＣ２のうち、偶数段の直流電圧源ＤＣＣ２の負極端に一端が接続された３相共通の第４半導体素子Ｓ２．４と、前記偶数段の直流電圧源ＤＣＣ２の正極端と偶数段の第４半導体素子Ｓ２．４の他端との間に順次直列接続された３相の第１～第３半導体素子ＳＵ２．１～ＳＵ２．３，ＳＶ２．１～ＳＶ２．３，ＳＷ２．１～ＳＷ２．３と、偶数段の第１，第２半導体素子ＳＵ２．１，ＳＵ２．２，ＳＶ２．１，ＳＶ２．２，ＳＷ２．１，ＳＷ２．２の共通接続点に一端が接続された第５半導体素子ＳＵ２．５，ＳＶ２．５，ＳＷ２．５と、奇数段の直流電圧源ＤＣＣ１の正極端に一端が接続された３相共通の第１半導体素子Ｓ１．１と、奇数段の第１半導体素子Ｓ１．１の他端と奇数段の直流電圧源ＤＣＣ１の負極端との間に順次直列接続された３相の第２～第４半導体素子ＳＵ１．２～ＳＵ１．４，ＳＶ１．２～ＳＶ１．４，ＳＷ１．２～ＳＷ１．４と、奇数段の第３，第４半導体素子ＳＵ１．３，ＳＵ１．４，ＳＶ１．３，ＳＶ１．４，ＳＷ１．３，ＳＷ１．４の共通接続点に一端が接続された第６半導体素子ＳＵ１．６，ＳＶ１．６，ＳＷ１．６と、を有する。
　フライングキャパシタＦＣ２は、偶数段における全ての第５半導体素子ＳＵ２．５，ＳＶ２．５，ＳＷ２．５と第３，第４半導体素子ＳＵ２．３，ＳＶ２．３，ＳＷ２．３，ＳＵ２．４の共通接続点の間に介挿され、フライングキャパシタＦＣ１は、奇数段における第１，２半導体素子Ｓ１．１，ＳＵ１．２，ＳＶ１．２，ＳＷ１．２の共通接続点と全ての第６半導体素子ＳＵ１．６，ＳＶ１．６，ＳＷ１．６との間に介挿される。
　電圧選択回路は、ＳＵ１～ＳＵ４，ＳＶ１～ＳＶ４，ＳＷ１～ＳＷ４から構成される。
　図１３の変形として、高電圧に対する耐性のために各半導体素子を２直列以上に構成する回路も含む。また大電流に対する耐性のために、各半導体素子を２並列以上に構成する回路も含む。
　また、半導体素子の耐電圧が適合していれば、図１３に示す直列接続した２つの半導体素子ＳＵ１とＳＵ２を１つの半導体素子に置き換えてもよい。また、半導体素子ＳＶ１とＳＶ２，ＳＷ１とＳＷ２，ＳＵ３とＳＵ４，ＳＶ３とＳＶ４，ＳＷ３とＳＷ４についても同様である。
　本実施形態７においても、図２７に示す従来の回路で出力できなかった相電圧の組み合わせ２Ｅ，０，－２Ｅを出力できる。図１４にその様子を示す。図１４中の○は導通している半導体素子を表す。
　図１４では、出力端子Ｕ＝２Ｅ，出力端子Ｖ＝０，出力端子Ｗ＝－２Ｅを出力する場合の各半導体素子の動作を示す。この時、フライングキャパシタＦＣ２に半導体素子ＳＵ２．５，ＳＶ２．５，ＳＷ２．５が接続され、フライングキャパシタＦＣ１に半導体素子ＳＵ１．６，ＳＶ１．６，ＳＷ１．６が接続されているため、フライングキャパシタＦＣ１，ＦＣ２を短絡せずに、２Ｅ，０，－２Ｅを出力できると共に、２Ｅ，０，－２Ｅを出力するための制御を簡略化することができる。
　本実施形態７においても、半導体素子ＳＷ２．１，ＳＷ２．２，ＳＷ１，ＳＷ２のオフ時のインピーダンスが全て等しい条件では、実施形態６と同様に、定常時の半導体素子ＳＷ１とＳＷ２の直列接続回路の印加電圧最大値は２Ｅとなる。これは、半導体素子ＳＵ１とＳＵ２，ＳＶ１とＳＶ２，ＳＷ１とＳＷ２，ＳＵ３とＳＵ４，ＳＶ３とＳＶ４，ＳＷ３とＳＷ４についても、同様である。
　なお、本実施形態７では３相出力回路について説明したが、出力相数を４相以上に増やした回路についても、フライングキャパシタＦＣ１，ＦＣ２を短絡させることなく、各相の相電圧を独立して出力ができる。図２９（ａ），（ｂ）に示す従来の回路と比較した半導体素子の耐電圧の優位点についても、同様である。
　［実施形態８］
　図１５は、本実施形態８におけるマルチレベル電力変換装置を示す回路構成図である。本実施形態８は、実施形態２において、Ｎ＝２，Ｍ＝３，図３（ａ）の電圧選択回路を使用した構成である。Ｕ，Ｖ，Ｗは出力端子を表す。
　基本回路は、直列接続された２個の直流電圧源ＤＣＣ１，ＤＣＣ２のうち、偶数段の直流電圧源ＤＣＣ２の正極端に一端が接続された３相共通の第１半導体素子Ｓ２．１と、前記偶数段の第１半導体素子Ｓ２．１の他端と前記偶数段の直流電圧源ＤＣＣ２の負極端との間に順次直列接続された３相の第２～第４半導体素子ＳＵ２．２ａ～ＳＵ２．４，ＳＶ２．２ａ～ＳＶ２．４，ＳＷ２．２ａ～ＳＷ２．４と、偶数段の第３，第４半導体素子ＳＵ２．３，ＳＵ２．４，ＳＶ２．３，ＳＶ２．４，ＳＷ２．３，ＳＷ２．４の共通接続点に一端が接続された３相の第６半導体素子ＳＵ２．６，ＳＶ２．６，ＳＷ２．６と、奇数段の直流電圧源ＤＣＣ１の負極端に一端が接続された３相共通の第４半導体素子Ｓ１．４と、前記奇数段の直流電圧源ＤＣＣ１の正極端と奇数段の第４半導体素子Ｓ１．４の他端との間に順次直列接続された３相の第１～第３半導体素子ＳＵ１．１～ＳＵ１．３ｂ，ＳＶ１．１～ＳＶ１．３ｂ，ＳＷ１．１～ＳＷ１．３ｂと、奇数段の第１，第２半導体素子ＳＵ１．１，ＳＵ１．２，ＳＶ１．１，ＳＶ１．２，ＳＷ１．１，ＳＷ１．２の共通接続点に一端が接続された３相の第５半導体素子ＳＵ１．５，ＳＶ１．５，ＳＷ１．５と、を有する。
　フライングキャパシタＦＣ２は、偶数段における第１，第２半導体素子Ｓ２．１，ＳＵ２．２ａ，ＳＶ２．２ａ，ＳＷ２．２ａの共通接続点と偶数段における全ての相の第６半導体素子ＳＵ２．６，ＳＶ２．６，ＳＷ２．６の他端との間に介挿され、フライングキャパシタＦＣ１は、奇数段における全ての相の第５半導体素子ＳＵ１．５，ＳＶ１．５，ＳＷ１．５の他端と奇数段における第３，第４半導体素子ＳＵ１．３ｂ，ＳＶ１．３ｂ，ＳＷ１．３ｂ，Ｓ１．４の共通接続点との間に介挿されている。
　電圧選択回路は、半導体素子ＳＵ１～ＳＵ４，ＳＶ１～ＳＶ４，ＳＷ１～ＳＷ４から構成される。
　本実施形態８においても、図２７に示す従来の回路で出力できなかった相電圧の組み合わせ２Ｅ，０，－２Ｅを出力可能である。
　図１６に基づいてその様子を説明する。なお、図１６中の○は導通している半導体素子を指す。図１６では出力端子Ｕ＝２Ｅ、出力端子Ｖ＝０、出力端子Ｗ＝－２Ｅの電圧を出力する場合の各半導体素子の動作を示す。この時、フライングキャパシタＦＣ１に第５半導体素子ＳＵ１．５，ＳＶ１．５，ＳＷ１．５が接続され、フライングキャパシタＦＣ２に第６半導体素子ＳＵ２．６，ＳＶ２．６，ＳＷ２．６が接続されているため、フライングキャパシタＦＣ１，ＦＣ２を短絡せずに、出力端子Ｕ，Ｖ，Ｗから２Ｅ，０，－２Ｅを出力できと共に、２Ｅ，０，－２Ｅを出力するための制御を簡略化することができる。
　本実施形態８の変形として、高電圧に対する耐性のために各半導体素子を２直列以上に構成する回路も含む。また、大電流に対する耐性のために、各半導体素子を２並列以上に構成する回路も含む。さらに、半導体素子の耐電圧が適合していれば、図１５の半導体素子ＳＵ１．３ａとＳＵ１．３ｂの２直列の半導体素子を１つの半導体素子に置き換えてもよい。
　なお、半導体素子ＳＶ１．３ａとＳＶ１．３ｂ，ＳＷ１．３ａとＳＷ１．３ｂ，ＳＵ２．２ａとＳＵ２．２ｂ，ＳＶ２．２ａとＳＶ２．２ｂ，ＳＷ２．２ａとＳＷ２．２ｂ，ＳＵ１とＳＵ２，ＳＶ１とＳＶ２，ＳＷ１とＳＷ２，ＳＵ３とＳＵ４，ＳＶ３とＳＶ４，ＳＷ３とＳＷ４，についても、同様である。
　本実施形態８においても、半導体素子ＳＷ２．２ａ，ＳＷ２．２ｂ，ＳＷ１，ＳＷ２のオフ時のインピーダンスが全て等しい条件では、実施形態６と同様に、定常時の半導体素子ＳＷ１とＳＷ２の直列接続回路における印加電圧の最大値は２Ｅとなる。これは、半導体素子ＳＵ１とＳＵ２，ＳＶ１とＳＶ２，ＳＵ３とＳＵ４，ＳＶ３とＳＶ４，ＳＷ３とＳＷ４についても、同様である。
　なお、本実施形態８では、３相出力回路について説明したが、出力相数を４相以上に増やした回路についても、フライングキャパシタＦＣ１，ＦＣ２を短絡させることなく、各相の相電圧を独立して出力ができる。図２９（ａ），（ｂ）に示す従来の回路と比べて、半導体素子の耐電圧の優位点についても、同様である。
　［実施形態９］
　次に、本実施形態９におけるマルチレベル電力変換装置を図１７に基づいて説明する。本実施形態９におけるマルチレベル電力変換装置は、実施形態４において、Ｎ＝２，Ｍ＝３，図３（ａ）の電圧選択回路を使用した構成である。Ｕ，Ｖ，Ｗは出力端子を表す。
　基本回路は、直列接続された２個の直流電圧源ＤＣＣ１，ＤＣＣ２のうち偶数段の直流電圧源ＤＣＣ２の正極端に順次直列接続された第２～第４半導体素子ＳＵ２．２～ＳＵ２．４，ＳＶ２．２～ＳＶ２．４，ＳＷ２．２～ＳＷ２．４と、直列接続された２個の直流電圧源ＤＣＣ１，ＤＣＣ２のうち奇数段の直流電圧源ＤＣＣ１の負極端に順次直列接続された第３～第１半導体素子ＳＵ１．３～ＳＵ１．１，ＳＶ１．３～ＳＶ１．１，ＳＷ１．３～ＳＷ１．１と、を有する。
　フライングキャパシタＦＣ１は奇数段の第２，第３半導体素子ＳＵ１．３，ＳＵ１．２，ＳＶ１．３，ＳＶ１．２，ＳＷ１．３，ＳＷ１．２と並列に接続され、フライングキャパシタＦＣ２は偶数段の第２，第３半導体素子ＳＵ２．２，ＳＵ２．３，ＳＶ２．２，ＳＶ２．３，ＳＷ２．２，ＳＷ２．３に並列に接続される。
　なお、フライングキャパシタＦＣ１と奇数段における第２半導体素子ＳＵ１．２，ＳＶ１．２，ＳＷ１．２との間には第５半導体素子ＳＵ１．５，ＳＶ１．５，ＳＷ１．５が介挿され、フライングキャパシタＦＣ２と偶数段における第３半導体素子ＳＵ２．３，ＳＶ２．３，ＳＷ２．３との間には第６半導体素子ＳＵ２．６，ＳＶ２．６，ＳＷ２．６が介挿される。
　また、奇数段における第２半導体素子ＳＵ１．２，ＳＶ１．２，ＳＷ１．２と０端子との間には、第１半導体素子ＳＵ１．１，ＳＶ１．１，ＳＷ１．１が介挿され、偶数段における第３半導体素子ＳＵ２．３，ＳＶ２．３，ＳＷ２．３と０端子との間には第４半導体素子ＳＵ２．４，ＳＶ２．４，ＳＷ２．４が介挿される。
　電圧選択回路は、ＳＵ１，ＳＵ３，ＳＶ１，ＳＶ３，ＳＷ１，ＳＷ３から構成される。
　直流電圧源ＤＣＣ１，ＤＣＣ２の電圧を２Ｅ，フライングキャパシタＦＣ１，ＦＣ２の電圧をＥに制御することで、２Ｅ，Ｅ，０，－Ｅ，－２Ｅの５レベルの電圧を出力できる。
　図１７の変形例として、高電圧に対する耐性のために、各半導体素子を２直列以上に構成する回路も含まれる。また、大電流に対する耐性のために、各半導体素子を２並列以上に構成する回路も含む。
　図１８では、出力端子Ｕ＝２Ｅ，出力端子Ｖ＝０，出力端子Ｗ＝－２Ｅを出力する場合の各半導体素子の動作を示す。図１８中の○は導通中の半導体素子を表す。この時、フライングキャパシタＦＣ１に半導体素子ＳＵ１．５，ＳＶ１．５，ＳＷ１．５が接続され、フライングキャパシタＦＣ２に半導体素子ＳＵ２．６，ＳＶ２．６，ＳＷ２．６が接続されているため、フライングキャパシタＦＣ１，ＦＣ２を短絡せずに、出力端子Ｕ，Ｖ，Ｗから２Ｅ，０，－２Ｅの電圧をそれぞれ出力することができると共に、２Ｅ，０，－２Ｅを出力するための制御を簡略化することができる。
　本実施形態９においても、半導体素子ＳＷ２．２とＳＷ１のオフ時のインピーダンスが等しい条件では、実施形態６と同様に、定常時の半導体素子ＳＷ１の印加電圧最大値は２Ｅとなる。これは、半導体素子ＳＵ１，ＳＶ１，ＳＵ３，ＳＶ３，ＳＷ３についても、同様である。
　また、実施形態６では、図２７（ａ），（ｂ）の回路と比較してＵ相，Ｖ相，Ｗ相の３相分の電流が流れる半導体素子がない。そのため、冷却効果の高い冷却フィンは不要となる。
　なお、本実施形態９では、３相出力回路について説明したが、出力相数を４相以上に増やした回路についても、フライングキャパシタＦＣ１，ＦＣ２を短絡させることなく、各相の相電圧を独立して出力ができる。図２９（ａ），（ｂ）に示す従来の回路と比べて半導体素子の耐電圧の優位点、および、３相分の電流が流れる半導体素子がない優位点についても、同様である。
　［実施形態１０］
　次に、本実施形態１０におけるマルチレベル電力変換装置について、図１９に基づいて説明する。本実施形態１０におけるマルチレベル電力変換装置は、実施形態４において、Ｎ＝２，Ｍ＝３とした構成である。Ｕ，Ｖ，Ｗは出力端子を表す。電圧選択回路として図３（ｂ）を使用している。
　基本回路は、直列接続された２個の直流電圧源ＤＣＣ１，ＤＣＣ２のうち偶数段の直流電圧源ＤＣＣ２の正極端に順次直列接続された第２，第３半導体素子ＳＵ２．２，ＳＵ２．３，ＳＶ２．２，ＳＶ２．３，ＳＷ２．２，ＳＷ２．３と、直列接続された２個の直流電圧源ＤＣＣ１，ＤＣＣ２のうち奇数段の直流電圧源ＤＣＣ１の負極端に順次直列接続された第３，第２半導体素子ＳＵ１．３，ＳＵ１．２，ＳＶ１．３，ＳＶ１．２，ＳＷ１．３，ＳＷ１．２と、を有する。
　フライングキャパシタＦＣ１は、奇数段の第２，第３半導体素子ＳＵ１．２，ＳＵ１．３，ＳＶ１．２，ＳＶ１．３，ＳＷ１．２，ＳＷ１．３に並列に接続される。フライングキャパシタＦＣ２は、偶数段の第２，第３半導体素子ＳＵ２．２，ＳＵ２．３，ＳＶ２．２，ＳＶ２．３，ＳＷ２．２，ＳＷ２．３に並列に接続される。
　電圧選択回路は、ＳＵ７，ＳＵ８，ＳＵ１１，ＳＵ１２，ＳＶ７，ＳＶ８，ＳＶ１１，ＳＶ１２，ＳＷ７，ＳＷ８，ＳＷ１１，ＳＷ１２から構成される。
　直流電圧源ＤＣＣ１，ＤＣＣ２の電圧を２Ｅ、フライングキャパシタＦＣ１，ＦＣ２の電圧をＥに制御することで２Ｅ，Ｅ，０，－Ｅ，－２Ｅの５レベルの電圧を出力できる。
　図１９の変形例として、高電圧に対する耐性のために各半導体素子を２直列以上に構成する回路も含む。また、大電流に対する耐性のため、各半導体素子を２並列以上に構成する回路も含む。
　図２０では、出力端子Ｕ＝２Ｅ，出力端子Ｖ＝０，出力端子Ｗ＝－２Ｅの電圧を出力する場合の各半導体素子の動作を示す。図２０中の○は導通中の半導体素子を表す。この時、フライングキャパシタＦＣ２の負極側と直流電圧源ＤＣＣ２の負極側との接続はなく、フライングキャパシタＦＣ１の正極側と直流電圧源ＤＣＣ１との接続はないため、フライングキャパシタＦＣ１，ＦＣ２を短絡せずに、出力端子Ｕ，Ｖ，Ｗから２Ｅ，０，－２Ｅの電圧を出力できると共に、２Ｅ，０，－２Ｅを出力するための制御を簡略化することができる。
　また、本実施形態１０は、図２９（ａ），（ｂ）に示す従来の回路と異なり、Ｕ相，Ｖ相，Ｗ相の３相分の電流が流れる半導体素子がない。そのため、冷却効果の高い冷却フィンは不要となる。
　なお、本実施形態１０では、３相出力回路について説明したが、出力相数を４相以上に増やした回路についても、フライングキャパシタＦＣ１，ＦＣ２を短絡させることなく、各相の相電圧を独立して出力ができる。図２９（ａ），（ｂ）に示す従来の回路と比べて、３相分の電流が流れる半導体素子がない優位点についても、同様である。
　［実施形態１１］
　次に、本実施形態１１におけるマルチレベル電力変換装置について、図２１に基づいて説明する。本実施形態１１におけるマルチレベル電力変換装置は、実施形態４において、Ｎ＝２，Ｍ＝３とした構成である。電圧選択回路として図３（ｃ）を使用している。
　基本回路は、直列接続された２個の直流電圧源ＤＣＣ１，ＤＣＣ２のうち偶数段の直流電圧源ＤＣＣ２の正極端に順次直列接続された第２，第３半導体素子ＳＵ２．２，ＳＵ２．３，ＳＶ２．２，ＳＶ２．３，ＳＷ２．２，ＳＷ２．３と、直列接続された２個の直流電圧源ＤＣＣ１，ＤＣＣ２のうち奇数段の直流電圧源ＤＣＣ１の負極端に順次直列接続された第３，第２半導体素子ＳＵ１．３，ＳＵ１．２，ＳＶ１．３，ＳＶ１．２，ＳＷ１．３，ＳＷ１．２と、を有する。
　フライングキャパシタＦＣ１は、奇数段の第２，第３半導体素子ＳＵ１．２，ＳＵ１．３，ＳＶ１．２，ＳＶ１．３，ＳＷ１．２，ＳＷ１．３に並列に接続される。フライングキャパシタＦＣ２は、偶数段の第２，第３半導体素子ＳＵ２．２，ＳＵ２．３，ＳＶ２．２，ＳＶ２．３，ＳＷ２．２，ＳＷ２．３に並列に接続される。
　電圧選択回路は、ダイオードＤＵ１，ＤＵ２，ＤＶ１，ＤＶ２，ＤＷ１，ＤＷ２，ＳＵ１２～ＳＵ１５，ＳＶ１２～ＳＶ１５，ＳＷ１２～ＳＷ１５から構成される。
　直流電圧源ＤＣＣ１，ＤＣＣ２の電圧を２Ｅ、フライングキャパシタＦＣ１，ＦＣ２の電圧をＥに制御することで出力端子Ｕ，Ｖ，Ｗから２Ｅ，Ｅ，０，－Ｅ，－２Ｅの５レベルの電圧を出力できる。
　図２１の変形として、高電圧に対する耐性のために各半導体素子を２直列以上に構成する回路も含む。また、大電流に対する耐性のため、各半導体素子を２並列以上に構成する回路も含む。
　図２２では、出力端子Ｕ＝２Ｅ、出力端子Ｖ＝０、出力端子Ｗ＝－２Ｅの電圧を出力する場合の各半導体素子の動作を示す。図２２中の○は導通中の半導体素子を表す。この時、フライングキャパシタＦＣ２の負極側と直流電圧源ＤＣＣ２の負極側との接続はなく、フライングキャパシタＦＣ１の正極側と直流電圧源ＤＣＣ１の正極側との接続はないため、フライングキャパシタＦＣ１，ＦＣ２を短絡せずに、出力端子Ｕ，Ｖ，Ｗから２Ｅ，０，－２Ｅの電圧をそれぞれ出力できると共に、２Ｅ，０，－２Ｅを出力するための制御を簡略化することができる。
　また、本実施形態１１は、図２９（ａ），（ｂ）に示す従来の回路と異なり、Ｕ相，Ｖ相，Ｗ相の３相分の電流が流れる半導体素子がない。そのため、冷却効果の高い冷却フィンは不要となる。
　なお、本実施形態１１では３相出力回路について説明したが、出力相数を４相以上に増やした回路についても、フライングキャパシタＦＣ１，ＦＣ２を短絡させることなく、各相の相電圧を独立して出力ができる。図２９（ａ），（ｂ）に示す従来の回路と比べて、３相分の電流が流れる半導体素子がない優位点についても、同様である。
　［実施形態１２］
　次に、本実施形態１２におけるマルチレベル電力変換装置について、図２３に基づいて説明する。本実施形態１２におけるマルチレベル電力変換装置は、実施形態５において、Ｎ＝２，Ｍ＝３とした構成である。電圧選択回路は、図３（ｃ）を使用している。
　直列接続された２個の直流電圧源ＤＣＣ１，ＤＣＣ２のうち偶数段の直流電圧源ＤＣＣ２の正負極間に順次直列接続された第１～第３半導体素子ＳＵ２．１～ＳＵ２．３，ＳＶ２．１～ＳＶ２．３，ＳＷ２．１～ＳＷ２．３と、前記偶数段の第１，第２半導体素子ＳＵ２．１，ＳＵ２．２，ＳＶ２．１，ＳＶ２．２，ＳＷ２．１，ＳＷ２．２の共通接続点に一端が接続された第５半導体素子ＳＵ２．５，ＳＶ２．５，ＳＷ２．５と、直列接続された２個の直流電圧源ＤＣＣ１，ＤＣＣ２のうち奇数段の直流電圧源ＤＣＣ１の正負極間に順次直列接続された第２～第４半導体素子ＳＵ１．２～ＳＵ１．４，ＳＶ１．２～ＳＶ１．４，ＳＷ１．２～ＳＷ１．４と、前記奇数段の第３，第４半導体素子ＳＵ１．３，ＳＵ１．４，ＳＶ１．３，ＳＶ１．４，ＳＷ１．３，ＳＷ１．４の共通接続点に一端が接続された第６半導体素子ＳＵ１．６，ＳＶ１．６，ＳＷ１．６と、を有する。
　フライングキャパシタＦＣ２は、偶数段における全ての第５半導体素子ＳＵ２．５，ＳＶ２．５，ＳＷ２．５の他端と、偶数段の直流電圧源ＤＣＣ２の負極端と第３半導体素子ＳＵ２．３，ＳＶ２．３，ＳＷ２．３の共通接続点の間に介挿され、フライングキャパシタＦＣ１は、奇数段における第６半導体素子ＳＵ１．６，ＳＶ１．６，ＳＷ１．６の他端と、奇数段の直流電圧源ＤＣＣ１の正極端と第２半導体素子ＳＵ１．２，ＳＶ１．２，ＳＷ１．２の共通接続点との間に介挿される。
　電圧選択回路は、ＳＵ１４，ＳＵ１５，ＳＶ１４，ＳＶ１５，ＳＷ１４，ＳＷ１５から構成される。
　直流電圧源ＤＣＣ１，ＤＣＣ２の電圧を２Ｅ、フライングキャパシタＦＣ１，ＦＣ２の電圧をＥに制御することで出力端子Ｕ，Ｖ，Ｗから２Ｅ，Ｅ，０，－Ｅ，－２Ｅの５レベルの電圧を出力できる。
　図２３の変形例として、高電圧に対する耐性のために各半導体素子を２直列以上に構成する回路も含む。また、大電流に対する耐性のため、各半導体素子を２並列以上に構成する回路も含む。
　図２４では、出力端子Ｕ＝２Ｅ、出力端子Ｖ＝０、出力端子Ｗ＝－２Ｅを出力する場合の各半導体素子の動作を示す。図２４中の○は導通中の半導体素子を表す。
　この時、フライングキャパシタＦＣ１に第６半導体素子ＳＵ１．６，ＳＶ１．６，ＳＷ１．６が接続され、フライングキャパシタＦＣ２に第５半導体素子ＳＵ２．５，ＳＶ２．５，ＳＷ２．５が接続されるため、フライングキャパシタＦＣ１，ＦＣ２を短絡せずに、出力端子Ｕ，Ｖ，Ｗから２Ｅ，０，－２Ｅの電圧をそれぞれ出力できると共に、２Ｅ，０，－２Ｅを出力するための制御を簡略化することができる。
　また、本実施形態１２は、図２９（ａ），（ｂ）に示す従来の回路と比べて、Ｕ相Ｖ相Ｗ相の３相分の電流が流れる半導体素子がないため、半導体素子冷却用の冷却フィンを小型化することが可能となる。
　なお、本実施形態１２では、３相出力回路について説明したが、出力相数を４相以上に増やした回路についても、フライングキャパシタＦＣ１，ＦＣ２を短絡させることなく、各相の相電圧を独立して出力ができる。図２９（ａ），（ｂ）に示す従来の回路と比べて、３相分の電流が流れる半導体素子がない優位点についても、同様である。
　［実施形態１３］
　次に、本実施形態１３におけるマルチレベル電力変換装置について、図２５に基づいて説明する。本実施形態１３におけるマルチレベル電力変換装置は、実施形態４において、Ｎ＝４，Ｍ＝３とした構成である。電圧選択回路は、図３（ａ）と図３（ｄ）を使用している。
　基本回路は、直列接続された４個の直流電圧源ＤＣＣ１～ＤＣＣ４のうち偶数段の直流電圧源ＤＣＣ２，ＤＣＣ４の正極端に順次直列接続された第２，第３半導体素子ＳＵ２．２，ＳＵ２．３，ＳＶ２．２，ＳＶ２．３，ＳＷ２．２，ＳＷ２．３，ＳＵ４．２，ＳＵ４．３，ＳＶ４．２，ＳＶ４．３，ＳＷ４．２，ＳＷ４．３と、直列接続された４個の直流電圧源ＤＣＣ１～ＤＣＣ４のうち奇数段の直流電圧源ＤＣＣ１，ＤＣＣ３の負極端に順次直列接続された第３，第２半導体素子ＳＵ１．３，ＳＵ１．２，ＳＶ１．３，ＳＶ１．２，ＳＷ１．３，ＳＷ１．２，ＳＵ３．３，ＳＵ３．２，ＳＶ３．３，ＳＶ３．２，ＳＷ３．３，ＳＷ３．２と、を有する。
　フライングキャパシタＦＣ１～ＦＣ４は、奇数段，偶数段の第２，第３半導体素子ＳＵ２．２，ＳＵ２．３，ＳＶ２．２，ＳＶ２．３，ＳＷ２．２，ＳＷ２．３，ＳＵ４．２，ＳＵ４．３，ＳＶ４．２，ＳＶ４．３，ＳＷ４．２，ＳＷ４．３，ＳＵ１．３，ＳＵ１．２，ＳＶ１．３，ＳＶ１．２，ＳＷ１．３，ＳＷ１．２，ＳＵ３．３，ＳＵ３．２，ＳＶ３．３，ＳＶ３．２，ＳＷ３．３，ＳＷ３．２に並列に接続される。
　電圧選択回路は、ＳＵ１９～ＳＵ２８，ＳＶ１９～ＳＶ２８，ＳＷ１９～ＳＷ２８から構成される。
　直流電圧源ＤＣＣ１，ＤＣＣ２，ＤＣＣ３，ＤＣＣ４の電圧を２Ｅ、フライングキャパシタＦＣ１，ＦＣ２，ＦＣ３，ＦＣ４の電圧をＥに制御することにより、４Ｅ，３Ｅ，２Ｅ，Ｅ，０，－Ｅ，－２Ｅ，－３Ｅ，－４Ｅの９レベルの電圧を出力できる。
　下記表２に、Ｕ相における各半導体素子のＯＮ／ＯＦＦ状態時の、Ｕ端子～０端子間の電圧を示す
Figure JPOXMLDOC01-appb-T000002
　本実施形態１３では、実施形態６～１２と同様に、フライングキャパシタＦＣ１～ＦＣ４を短絡せずに、任意の電圧（４Ｅ，３Ｅ，２Ｅ，Ｅ，０，－Ｅ，－２Ｅ，－３Ｅ，－４Ｅ）を出力端子Ｕ，Ｖ，Ｗからそれぞれ出力することができると共に、４Ｅ，３Ｅ，２Ｅ，Ｅ，０，－Ｅ，－２Ｅ，－３Ｅ，－４Ｅを出力するための制御を簡略化することができる。
　また、本実施形態１３は、図２９（ａ），（ｂ）に示す従来の回路と比べて、Ｕ相，Ｖ相，Ｗ相の３相分の電流が流れる半導体素子がないため、半導体素子冷却用の冷却フィンを小型化することが可能となる。
　なお、本実施形態１３では、３相出力回路について説明したが、出力相数を４相以上に増やした回路についても、フライングキャパシタＦＣ１～ＦＣ４を短絡させることなく、各相の相電圧を独立して出力することができる。図２９（ａ），（ｂ）に示す従来の回路と比べて、３相分の電流が流れる半導体素子がない優位点についても、同様である。
　［実施形態１４］
　次に、本実施形態１４におけるマルチレベル電力変換装置について、図２６に基づいて説明する。本実施形態１４におけるマルチレベル電力変換装置は、実施形態３において、Ｎ＝４，Ｍ＝３とした構成である。電圧選択回路は、図３（ａ）を使用している。
　直列接続された４個の直流電圧源ＤＣＣ１～ＤＣＣ４のうち、偶数段の直流電圧源ＤＣＣ２，ＤＣＣ４の負極端に一端が接続された３相共通の第４半導体素子ＳＵ２．４，ＳＵ４．４と、前記偶数段の直流電圧源ＤＣＣ２，ＤＣＣ４の正極端と偶数段の第４半導体素子ＳＵ２．４，ＳＵ４．４の他端との間に順次直列接続された３相の第１～第３半導体素子ＳＵ２．１～ＳＵ２．３，ＳＶ２．１～ＳＶ２．３，ＳＷ２．１～ＳＷ２．３，ＳＵ４．１～ＳＵ４．３，ＳＶ４．１～ＳＶ４．３，ＳＷ４．１～ＳＷ４．３と、偶数段の第１，第２半導体素子ＳＵ２．１，ＳＵ２．２，ＳＶ２．１，ＳＶ２．２，ＳＷ２．１，ＳＷ２．２，ＳＵ４．１，ＳＵ４．２，ＳＶ４．１，ＳＶ４．２，ＳＷ４．１，ＳＷ４．２の共通接続点に一端が接続された第５半導体素子ＳＵ２．５，ＳＶ２．５，ＳＷ２．５，ＳＵ４．５，ＳＶ４．５，ＳＷ４．５と、奇数段の直流電圧源ＤＣＣ１，ＤＣＣ３の正極端に一端が接続された３相共通の第１半導体素子ＳＵ１．１，ＳＵ３．１と、奇数段の第１半導体素子ＳＵ１．１，ＳＵ３．１の他端と奇数段の直流電圧源ＤＣＣ１，ＤＣＣ３の負極端との間に順次直列接続された３相の第２～第４半導体素子ＳＵ１．２～ＳＵ１．４，ＳＶ１．２～ＳＶ１．４，ＳＷ１．２～ＳＷ１．４，ＳＵ３．２～ＳＵ３．４，ＳＶ３．２～ＳＶ３．４，ＳＷ３．２～ＳＷ３．４と、奇数段の第３，第４半導体素子ＳＵ１．３，ＳＵ１．４，ＳＶ１．３，ＳＶ１．４，ＳＷ１．３，ＳＵ３．３，ＳＵ３．４，ＳＶ３．３，ＳＶ３．４，ＳＷ３．３，ＳＷ３．４の共通接続点に一端が接続された３相の第６半導体素子ＳＵ１．６，ＳＶ１．６，ＳＷ１．６，ＳＵ３．６，ＳＶ３．６，ＳＷ３．６と、を有する。
　フライングキャパシタＦＣ２，ＦＣ４は、偶数段における全ての第５半導体素子ＳＵ２．５，ＳＶ２．５，ＳＷ２．５，ＳＵ４．５，ＳＶ４．５，ＳＷ４．５と第３，第４半導体素子ＳＵ２．３，ＳＶ２．３，ＳＷ２．３，ＳＵ２．４，ＳＵ４．３，ＳＶ４．３，ＳＷ４．３，ＳＵ４．４の共通接続点の間に介挿され、フライングキャパシタＦＣ１，ＦＣ３は、奇数段における第１，２半導体素子ＳＵ１．１，ＳＵ１．２，ＳＶ１．２，ＳＷ１．２，ＳＵ３．１，ＳＵ３．２，ＳＶ３．２，ＳＷ３．２の共通接続点と全ての第６半導体素子ＳＵ１．６，ＳＶ１．６，ＳＷ１．６，ＳＵ３．６，ＳＶ３．６，ＳＷ３．６との間に介挿される。
　電圧選択回路は、ＳＵ１～ＳＵ１２，ＳＶ１～ＳＶ１２，ＳＷ１～ＳＷ１２から構成される。
　直流電圧源ＤＣＣ１，ＤＣＣ２，ＤＣＣ３，ＤＣＣ４の電圧を２Ｅ、フライングキャパシタＦＣ１～ＦＣ４の電圧をＥに制御することで、４Ｅ，３Ｅ，２Ｅ，Ｅ，０，－Ｅ，－２Ｅ，－３Ｅ，－４Ｅの９レベルの電圧を出力できる。
　本実施形態１４では、実施形態１３と同様に、フライングキャパシタＦＣ１～ＦＣ４を短絡せずに、任意の電圧（４Ｅ，３Ｅ，２Ｅ，Ｅ，０，－Ｅ，－２Ｅ，－３Ｅ，－４Ｅ）を出力端子Ｕ，Ｖ，Ｗから出力できると共に、４Ｅ，３Ｅ，２Ｅ，Ｅ，０，－Ｅ，－２Ｅ，－３Ｅ，－４Ｅを出力するための制御を簡略化することができる。
　図２６の回路は、実施形態７の図１３の回路を２段重ねた構成である。
　図２６のＳＵ１とＳＵ２、ＳＵ３とＳＵ４、ＳＵ５とＳＵ６、ＳＵ７とＳＵ８、ＳＶ１とＳＶ２、ＳＶ３とＳＶ４、ＳＶ５とＳＶ６、ＳＶ７とＳＶ８、ＳＷ１とＳＷ２、ＳＷ３とＳＷ４、ＳＷ５とＳＷ６、ＳＷ７とＳＷ８が、図１３のＳＵ１とＳＵ２、ＳＵ３とＳＵ４、ＳＶ１とＳＶ２、ＳＶ３とＳＶ４、ＳＷ１とＳＷ２、ＳＷ３とＳＷ４、に相当する。
　したがって実施形態７と同様に、半導体素子ＳＵ１とＳＵ２などの前述の各半導体素子の直列接続回路の定常時の印加電圧最大値は、それぞれ２Ｅとなる。
　なお、本実施形態１４では３相出力回路について説明したが、出力相数を４相以上に増やした回路についても、フライングキャパシタＦＣ１～ＦＣ４を短絡させることなく、各相の相電圧を独立して出力ができる。図２９（ａ），（ｂ）に示す従来の回路と比べて、半導体素子の耐電圧の優位点についても、同様である。

Claims (8)

  1. 　直流電圧源およびフライングキャパシタの電圧から複数の電圧レベルに変換した交流出力を生成するマルチレベル電力変換装置であって、
    　直列接続されたＮ個（Ｎ≧２）の直流電圧源と、
    　Ｎ個の直流電圧源のそれぞれの正負極間に順次直列接続された第１～第４半導体素子と、第１，第２半導体素子の共通接続点に一端が接続された第５半導体素子と、第３，第４半導体素子の共通接続点に一端が接続された第６半導体素子と、を有するＭ相（Ｍ≧３）の基本回路と、
    　全ての相の第５半導体素子の他端と全ての相の第６半導体素子の他端との間に介挿されたＭ相共通のフライングキャパシタと、
    　各基本回路の第２，第３半導体素子の共通接続点を入力端子とし、入力端子と出力端子間にそれぞれ半導体素子を有し、この半導体素子を選択的にＯＮ，ＯＦＦ制御することにより、前記入力端子のうち何れかの端子の電位を出力端子から出力するＭ相の電圧選択回路と、
    を備えたマルチレベル電力変換装置。
  2. 　直流電圧源およびフライングキャパシタの電圧から複数の電圧レベルに変換した交流出力を生成するマルチレベル電力変換装置であって、
    　直列接続されたＮ個（Ｎ＝２以上の偶数）の直流電圧源と、
    　直列接続されたＮ個の直流電圧源のうち、偶数段の直流電圧源の正極端に一端が接続されたＭ相（Ｍ≧３）共通の第１半導体素子と、前記偶数段の第１半導体素子の他端と前記偶数段の直流電圧源の負極端との間に順次直列接続されたＭ相の第２～第４半導体素子と、偶数段の第３，第４半導体素子の共通接続点に一端が接続されたＭ相の第６半導体素子と、奇数段の直流電圧源の負極端に一端が接続されたＭ相共通の第４半導体素子と、前記奇数段の直流電圧源の正極端と奇数段の第４半導体素子の他端との間に順次直列接続されたＭ相の第１～第３半導体素子と、奇数段の第１，第２半導体素子の共通接続点に一端が接続されたＭ相の第５半導体素子と、を有する基本回路と、
    　偶数段における第１，第２半導体素子の共通接続点と偶数段における全ての相の第６半導体素子の他端との間に介挿されたＭ相共通の偶数段のフライングキャパシタと、奇数段における全ての相の第５半導体素子の他端と奇数段における第３，第４半導体素子の共通接続点との間に介挿されたＭ相共通の奇数段のフライングキャパシタと、
    　各基本回路の第２，第３半導体素子の共通接続点を入力端子とし、入力端子と出力端子間にそれぞれ半導体素子を有し、この半導体素子を選択的にＯＮ，ＯＦＦ制御することにより、前記入力端子のうち何れかの端子の電位を出力端子から出力するＭ相の電圧選択回路と、
    を備えたマルチレベル電力変換装置。
  3. 　直流電圧源およびフライングキャパシタの電圧から複数の電圧レベルに変換した交流出力を生成するマルチレベル電力変換装置であって、
    　直列接続されたＮ個（Ｎ＝２以上の偶数）の直流電圧源と、
    　直列接続されたＮ個の直流電圧源のうち、偶数段の直流電圧源の負極端に一端が接続されたＭ相（Ｍ≧３）共通の第４半導体素子と、前記偶数段の直流電圧源の正極端と偶数段の第４半導体素子の他端との間に順次直列接続されたＭ相の第１～第３半導体素子と、偶数段の第１，第２半導体素子の共通接続点に一端が接続されたＭ相の第５半導体素子と、奇数段の直流電圧源の正極端に一端が接続されたＭ相共通の第１半導体素子と、奇数段の第１半導体素子の他端と奇数段の直流電圧源の負極端との間に順次直列接続されたＭ相の第２～第４半導体素子と、奇数段の第３，第４半導体素子の共通接続点に一端が接続されたＭ相の第６半導体素子と、を有する基本回路と、
    　偶数段における全ての第５半導体素子と第３，第４半導体素子の共通接続点の間に介挿されたＭ相共通の偶数段のフライングキャパシタと、奇数段における第１，２半導体素子の共通接続点と全ての第６半導体素子との間に介挿されたＭ相共通の奇数段のフライングキャパシタと、
    　各基本回路の第２，第３半導体素子の共通接続点を入力端子とし、入力端子と出力端子間にそれぞれ半導体素子を有し、この半導体素子を選択的にＯＮ，ＯＦＦ制御することにより、前記入力端子のうち何れかの端子の電位を出力端子から出力するＭ相の電圧選択回路と、
    を備えたマルチレベル電力変換装置。
  4. 　直流電圧源およびフライングキャパシタの電圧から複数の電圧レベルに変換した交流出力を生成するマルチレベル電力変換装置であって、
    　直列接続されたＮ個（Ｎ＝２以上の偶数）の直流電圧源と、
    　直列接続されたＮ個の直流電圧源のうち偶数段の直流電圧源の正極端に順次直列接続された第２，第３半導体素子と、直列接続されたＮ個の直流電圧源のうち奇数段の直流電圧源の負極端に順次直列接続された第３，第２半導体素子と、を有するＭ相（Ｍ≧３）の基本回路と、
    　前記奇数段および偶数段の第２，第３半導体素子のそれぞれに並列接続されたＭ相共通のフライングキャパシタと、
    　基本回路の第２，第３半導体素子の共通接続点および偶数段の直流電圧源の負極端と奇数段の直流電圧源の正極端の共通接続点を入力端子とし、入力端子と出力端子間に半導体素子を有し、この半導体素子を選択的にＯＮ，ＯＦＦ制御することにより、前記入力端子のうち何れかの端子の電位を出力端子から出力するＭ相の電圧選択回路と、
    を備えたマルチレベル電力変換装置。
  5. 　直流電圧源およびフライングキャパシタの電圧から複数の電圧レベルに変換した交流出力を生成するマルチレベル電力変換装置であって、
    　直列接続されたＮ個（Ｎ＝２以上の偶数）の直流電圧源と、
    　直列接続されたＮ個の直流電圧源のうち偶数段の直流電圧源の正負極間に順次直列接続された第２～第４半導体素子と、前記偶数段の第３，第４半導体素子の共通接続点に一端が接続された第６半導体素子と、直列接続されたＮ個の直流電圧源のうち奇数段の直流電圧源の正負極間に順次直列接続された第１～第３半導体素子と、前記奇数段の第１，第２半導体素子の共通接続点に一端が接続された第５半導体素子と、を有するＭ相（Ｍ≧３）の基本回路と、
    　前記偶数段における全ての第６半導体素子の他端と、偶数段の直流電圧源の正極端と第２半導体素子の共通接続点の間に介挿されたＭ相共通の偶数段のフライングキャパシタと、前記奇数段における全ての第５半導体素子の他端と、奇数段の直流電圧源の負極端と第３半導体素子の共通接続点との間に介挿されたＭ相共通の奇数段のフライングキャパシタと、
    　基本回路の第２，第３半導体素子の共通接続点を入力端子とし、入力端子と出力端子間にそれぞれ半導体素子を有し、この半導体素子を選択的にＯＮ，ＯＦＦ制御することにより、前記入力端子のうち何れかの端子の電位を出力端子から出力するＭ相の電圧選択回路と、
    を備えたマルチレベル電力変換装置。
  6. 　直流電圧源およびフライングキャパシタの電圧から複数の電圧レベルに変換した交流出力を生成するマルチレベル電力変換装置であって、
    　直列接続されたＮ個（Ｎ＝２以上の偶数）の直流電圧源と、
    　直列接続されたＮ個の直流電圧源のうち偶数段の直流電圧源の正負極間に順次直列接続された第１～第３半導体素子と、前記偶数段の第１，第２半導体素子の共通接続点に一端が接続された第５半導体素子と、直列接続されたＮ個の直流電圧源のうち奇数段の直流電圧源の正負極間に順次直列接続された第２～第４半導体素子と、前記奇数段の第３，第４半導体素子の共通接続点に一端が接続された第６半導体素子と、を有するＭ相（Ｍ≧３）の基本回路と、
    　前記偶数段における全ての第５半導体素子の他端と、偶数段の直流電圧源の負極端と第３半導体素子の共通接続点の間に介挿されたＭ相共通の偶数段のフライングキャパシタと、前記奇数段における全ての第６半導体素子の他端と、奇数段の直流電圧源の正極端と第２半導体素子の共通接続点との間に介挿されたＭ相共通の奇数段のフライングキャパシタと、
    　基本回路の第２，第３半導体素子の共通接続点を入力端子とし、入力端子と出力端子間にそれぞれ半導体素子を有し、この半導体素子を選択的にＯＮ，ＯＦＦ制御することにより、前記入力端子のうち何れかの端子の電位を出力端子から出力するＭ相の電圧選択回路と、
    を備えたマルチレベル電力変換装置。
  7. 　前記基本回路および電圧選択回路の半導体素子の一部または全てを、直列数を２以上とした請求項１～６のうち何れかに記載のマルチレベル電力変換装置。
  8. 　前記基本回路および電圧選択回路の半導体素子の一部または全てを、並列数を２以上とした請求項１～７のうち何れかに記載のマルチレベル電力変換装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015174454A1 (ja) * 2014-05-14 2015-11-19 株式会社明電舎 ５レベル電力変換器の制御方法
JP6428859B1 (ja) * 2017-06-16 2018-11-28 株式会社明電舎 マルチレベル電力変換装置

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6206118B2 (ja) 2013-08-02 2017-10-04 株式会社明電舎 マルチレベル電力変換装置
JP6547524B2 (ja) * 2015-09-04 2019-07-24 株式会社明電舎 多相電力変換器の制御方法及び多相電力変換器
JP6439835B1 (ja) * 2017-08-24 2018-12-19 株式会社明電舎 マルチレベル電力変換装置およびその制御方法
EP3573227A1 (en) * 2018-05-23 2019-11-27 Nidec ASI S.A. Electric power converter
JP6973298B2 (ja) * 2018-05-31 2021-11-24 トヨタ自動車株式会社 物体監視装置
GB201815301D0 (en) * 2018-09-20 2018-11-07 Rolls Royce Converter
JP7054791B2 (ja) * 2018-09-25 2022-04-15 パナソニックＩｐマネジメント株式会社 半導体装置及びデバイス
JP7126133B2 (ja) * 2018-11-29 2022-08-26 パナソニックＩｐマネジメント株式会社 電力変換装置
JP7065434B2 (ja) * 2019-02-12 2022-05-12 パナソニックＩｐマネジメント株式会社 電力変換装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08251940A (ja) * 1995-03-08 1996-09-27 Hitachi Ltd 直列多重電力変換装置
JP2012209368A (ja) 2011-03-29 2012-10-25 Kawamura Electric Inc キャビネット列連結構造
JP2013102674A (ja) * 2011-10-14 2013-05-23 Meidensha Corp マルチレベル電力変換器
JP2014064431A (ja) * 2012-09-24 2014-04-10 Meidensha Corp マルチレベル電力変換装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2269196C1 (ru) * 2004-07-20 2006-01-27 Государственное унитарное предприятие "Всероссийский электротехнический институт им. В.И. Ленина" Преобразователь напряжения, выполненный по комбинированной схеме
RU2382480C2 (ru) * 2008-04-04 2010-02-20 Закрытое акционерное общество "ИРИС" Высоковольтный регулируемый электропривод переменного тока
US8471584B2 (en) * 2010-05-28 2013-06-25 General Electric Company Switching device failure detection system and method for multilevel converters
CN102097967B (zh) * 2010-12-10 2013-01-16 清华大学 一种级联式多电平变流器
US20120218795A1 (en) * 2011-02-28 2012-08-30 Siemens Corporation Pulse width modulated control for hybrid inverters
EP2568591A1 (en) * 2011-09-12 2013-03-13 Green Power Technologies, S.L. Multilevel-clamped multilevel converters (MLC2)
CN102594181A (zh) * 2012-02-20 2012-07-18 阳光电源股份有限公司 多电平逆变拓扑单元及多电平逆变器

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08251940A (ja) * 1995-03-08 1996-09-27 Hitachi Ltd 直列多重電力変換装置
JP2012209368A (ja) 2011-03-29 2012-10-25 Kawamura Electric Inc キャビネット列連結構造
JP2013102674A (ja) * 2011-10-14 2013-05-23 Meidensha Corp マルチレベル電力変換器
JP2014064431A (ja) * 2012-09-24 2014-04-10 Meidensha Corp マルチレベル電力変換装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP3016263A4

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015174454A1 (ja) * 2014-05-14 2015-11-19 株式会社明電舎 ５レベル電力変換器の制御方法
JP6428859B1 (ja) * 2017-06-16 2018-11-28 株式会社明電舎 マルチレベル電力変換装置
WO2018230107A1 (ja) * 2017-06-16 2018-12-20 株式会社明電舎 マルチレベル電力変換装置
JP2019004626A (ja) * 2017-06-16 2019-01-10 株式会社明電舎 マルチレベル電力変換装置

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