WO2015147016A1 - 抵抗変化型記憶素子のデータ書き込み装置 - Google Patents

抵抗変化型記憶素子のデータ書き込み装置 Download PDF

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貴弘 羽生
鈴木　大輔
雅典 夏井
望月　明
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国立大学法人東北大学
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    • G11C7/1096—Write circuits, e.g. I/O line write drivers

Definitions

  • the present invention relates to a resistance variable memory element data writing device.
  • a resistance change type memory element such as an MTJ (Magnetic Tunneling Junction) element changes its resistance state when a write current is supplied.
  • MTJ Magnetic Tunneling Junction
  • a sufficient time for changing the resistance state of the memory element is secured for supplying the write current to the resistance change type memory element.
  • this method consumes wasted power because the write current continues to be supplied to the memory element even after the resistance state of the resistance change type memory element changes (even after data is completely written).
  • Non-Patent Documents 1 to 4 disclose techniques for detecting the end of data writing to a resistance change type storage element.
  • Non-Patent Documents 1 to 3 disclose devices that intermittently read data stored in a storage element and detect the end of writing when data to be written is read.
  • Non-Patent Document 4 discloses an apparatus for detecting the end of data writing when the voltage at one end of the resistance change type storage element changes to a voltage corresponding to data to be written.
  • Non-Patent Documents 1 to 3 if the interval for reading data from the storage element is long, there is a time difference from the actual end of data writing until the end of data writing is detected. There is a problem of consuming wasteful power by the amount. On the other hand, if the interval for reading data from the storage element is short, there is a problem that the number of times data is read increases and the power consumption increases.
  • the device disclosed in Non-Patent Document 4 may have a large or small change in the detected voltage depending on the direction of the write current flowing through the memory element. If the change in the detected voltage is small, the end of data writing may not be detected correctly. For this reason, the apparatus disclosed in Non-Patent Document 4 has a problem that the detection margin for the end of writing is low. Further, the device disclosed in Non-Patent Document 4 needs to include a circuit that detects a change in voltage at one end of the storage element for each data to be written, and this circuit includes a flip-flop with a reset function and the like. Therefore, there is a problem that the circuit area is large.
  • the present invention has been made in view of such circumstances, and an object of the present invention is to provide a data writing apparatus that has a high detection margin for writing completion and reduces power consumption during data writing by a simple circuit configuration. To do.
  • a resistance variable memory element data writing device of the present invention comprises: A drain terminal of the first NMOS transistor is connected to a drain terminal of the first PMOS transistor, and a first connection node connecting the drain terminal of the first PMOS transistor and the drain terminal of the first NMOS transistor, One end of the resistance change type storage element is connected, The drain end of the second PMOS transistor is connected to the drain end of the second NMOS transistor, and the second connection node connecting the drain end of the second PMOS transistor and the drain end of the second PMOS transistor is connected to the second connection node.
  • Writing means for passing current through the current path and writing data to the memory element; After starting the writing of data to the storage element, the voltage of the first connection node or the second connection node is monitored according to the data to be written, and the data of the data is based on the voltage at one end.
  • Write end detection means for detecting the end of writing and supplying a write end signal indicating the end of writing of the data;
  • Write control means for stopping writing of the data to the storage element by the writing means in response to the write end signal supplied by the writing end detection means.
  • the write end detection means supplies the write end signal when, for example, the voltage at one end of the storage element exceeds a preset threshold value or falls below a threshold value.
  • the write end detection means includes, for example, an inverter, and the inverter outputs the write end signal when the voltage at one end of the storage element exceeds or falls below a threshold set in the inverter. To do.
  • the write end detection means When the voltage at the end of 1 changes from a value smaller than a first threshold value to a larger value, and the second data is written to the memory element by the writing means, and the memory element has a high resistance state When the voltage at the second end of the memory element changes from a value greater than a second threshold value to a smaller value due to a change from low to low, the write end signal is output.
  • the write end detection means includes means for selecting one of the voltage at the first end and the voltage at the second end of the write means according to the data to be written, for example.
  • the write control means includes, for example, a write request reception unit that receives a request for writing first data or second data, and the storage according to the write request for the first data received by the write request reception unit.
  • a first write control unit for causing the writing means to execute the writing of the first data to an element; and the second data writing request received by the write request receiving unit, according to the request for writing the second data.
  • a second write control unit that causes the write unit to write second data, and the first write control unit corresponds to the first data supplied from the write end detection unit.
  • the writing unit stops writing the first data to the storage element, and
  • the write control unit of 2 stops writing of the second data to the storage element by the write unit in response to a write end signal corresponding to the second data supplied from the write end detection unit
  • a plurality of the storage elements are arranged, and end portions of the storage elements are connected to a pair of bit lines via a selection transistor, and the writing unit is connected to the pair of bit lines.
  • the data to be written is written to the selected storage element, and the write end detection means finishes writing the data based on the voltage of one bit line to which one end of the selected storage element is connected Detect that
  • FIG. 1 is a block diagram of a data writing device according to an embodiment of the present invention.
  • (A) is the figure which showed the structure of the MTJ element of a high resistance state.
  • (B) is a diagram showing a configuration of an MTJ element in a low resistance state.
  • FIG. 2 is a diagram illustrating a circuit configuration of a write control unit illustrated in FIG. 1.
  • FIG. 2 is a diagram illustrating a circuit configuration of a write drive unit and a write end detection unit illustrated in FIG. 1.
  • A) is the timing chart which showed the time change of the resistance value of an MTJ element.
  • (B) is a timing chart showing temporal changes in the voltage of the bit line.
  • (C) is a timing chart showing temporal changes in the voltage of the bit line bar.
  • FIG. 10 is a diagram illustrating an operation of a write control unit when write data “0” is written.
  • FIG. 5 is a diagram illustrating operations of a write driver and a write end detector when writing write data “0”.
  • FIG. 6 is a diagram illustrating an operation of a write control unit when write data “0” is written.
  • FIG. 6 is a diagram illustrating an operation of a write control unit when writing write data “1”.
  • FIG. 10 is a diagram illustrating operations of a write driver and a write end detector when writing write data “1”.
  • FIG. 6 is a diagram illustrating an operation of a write control unit when write data “1” is written. It is the block diagram which showed the structure of the data writing device which concerns on the 1st modification of this invention. It is the block diagram which showed the structure of the data writer which concerns on the 2nd modification of this invention.
  • the data writing device 1 writes data to the memory cell MC.
  • the memory cell MC has one MTJ (Magnetic Tunneling Junction) element M.
  • the data writing device 1 writes data by causing a current corresponding to data “0” or “1” to be written to flow through the MTJ element M.
  • the data writing device 1 detects the end of data writing and stops energization of the MTJ element M.
  • write data D data to be written
  • a current for writing data to the MTJ element M is referred to as a write current I.
  • the data writing device 1 includes a write control unit 10, a write drive unit 20, and a write end detection unit 30.
  • the write control unit 10 receives, for example, a signal representing the write data D and an enable bar signal / EN from an arithmetic processing circuit 100 of a CPU (Central Processing Unit). Further, the write control unit 10 receives a write end signal DONE from the write end detection unit 30. The write control unit 10 determines an effective write drive signal WR () according to the signal level of the enable bar signal / EN received from the arithmetic processing circuit 100 and the signal level of the write end signal DONE received from the write end detection unit 30. An active level write drive signal WR) or an invalid write drive signal WR (inactive level write drive signal WR) is supplied to the write drive unit 20.
  • a signal representing the write data D and an enable bar signal / EN from an arithmetic processing circuit 100 of a CPU (Central Processing Unit). Further, the write control unit 10 receives a write end signal DONE from the write end detection unit 30. The write control unit 10 determines an effective write drive signal WR () according to the signal level of the enable bar signal
  • the write control unit 10 After receiving the low level enable bar signal / EN, the write control unit 10 sends the active level write drive signal WR to the write drive unit 20 until the high level write end signal DONE is received. Supply. Further, the write control unit 10 supplies the write drive unit 20 with the write drive signal WR having the inactive level while receiving the high level enable bar signal / EN and the high level write end signal DONE.
  • the write driver 20 is connected to the bit line BL and the bit line bar / BL.
  • the write driver 20 receives an active level write drive signal WR from the write controller 10
  • the write driver 20 supplies a write current I in a direction corresponding to the write data D to the bit line BL and the bit line bar / BL.
  • the write current I flows through the current path formed from the bit line BL, the MTJ element M, and the bit line bar / BL, and the write data D “0” or “1” is written into the MTJ element M.
  • the MTJ element M is composed of three layers: a pin (fixed) layer MP, an insulating layer MI, and a free (movable) layer MF.
  • the pinned layer MP and the free layer MF are made of a material such as a ferromagnetic material (for example, CoFeB) or a ferromagnetic Heusler alloy (for example, Co2FeAl, Co2MnSi).
  • the magnetization direction of the pinned layer MP is fixed, and the magnetization direction does not change even when a current flows through the layer.
  • the magnetization direction of the free layer MF is variable, and when the current flows in the layer, the magnetization direction changes.
  • the insulating layer MI is a thin film provided between the pinned layer MP and the free layer MF.
  • the insulating layer MI is made of a material such as magnesium oxide (MgO), alumina (Al2O3), spinel single crystal (MgAl2O4), for example.
  • FIG. 2B shows a state (parallel state) in which the magnetization directions of the pinned layer MP and the free layer MF are aligned with each other.
  • FIG. 2A shows a state where the magnetization directions of the pinned layer MP and the free layer MF are not aligned (anti-parallel state).
  • the resistance value of the MTJ element M is smaller in the parallel state than in the antiparallel state.
  • the resistance state of the MTJ element M in the parallel state is referred to as a low resistance state, and the resistance state of the MTJ element M in the antiparallel state is referred to as a high resistance state.
  • a write current I having a current value (current threshold) necessary for magnetization reversal is passed through the MTJ element M.
  • current threshold a current value necessary for magnetization reversal
  • the MTJ element M when the MTJ element M is in a low resistance state, when a write current I that is equal to or greater than the current threshold value flows from the pinned layer MP to the free layer MF, the magnetization direction of the free layer MF is reversed, and The direction of magnetization changes to the opposite direction. That is, the resistance state of the MTJ element M is switched to the high resistance state.
  • the low resistance state of the MTJ element M is associated with data “0”, and the high resistance state is associated with data “1”. That is, the memory cell MC stores 1-bit data.
  • the MTJ element M changes from the high resistance state to the low resistance state, data “0” is written in the memory cell MC.
  • the MTJ element M changes from the low resistance state to the high resistance state, data “1” is written in the memory cell MC.
  • the write end detection unit 30 is connected to a pair of bit lines BL and a bit line bar / BL.
  • One end of the MTJ element M is connected to the bit line BL at a node SN0.
  • the other end of the MTJ element M is connected to the bit line bar / BL at the node SN1.
  • the write end detection unit 30 continuously monitors the voltage of the connection node selected according to the write data among the nodes SN0 and SN1.
  • the write end detection unit 30 detects the end of data writing when the voltage of the selected node among the nodes SN0 and SN1 satisfies the threshold condition.
  • the write end detection unit 30 has completed the data writing. Is detected.
  • the threshold values of the nodes SN0 and SN1 are set to voltages V th0 and V th1 .
  • the voltage V 0 at the connection node SN 0 and the voltage V 1 at the connection node SN 1 represent the voltage at one end of the MTJ element M, respectively.
  • the write completion detecting section 30, the voltage V 1 of the node SN1 is exceeds the threshold value V th1, detecting the end of writing of the write data D "1".
  • the write end detection unit 30 When the write end detection unit 30 detects the end of writing of the write data D, the write end detection unit 30 supplies the write control unit 10 with a high-level write end signal DONE indicating the end of writing.
  • the write end detection unit 30 stops the supply of the high-level write end signal 10 when detecting that the writing of the next data is started by a signal representing the data D supplied from the arithmetic processing circuit 100.
  • the write end detection unit 30 when the voltage V 0 which nodes SN0 is greater than the threshold V th0, or, when the voltage V 1 of the node SN1 is below the threshold value V th1 is a low level of the write end signal DONE is supplied to the write controller 10.
  • the write control unit 10 includes a control signal supply unit 11 and a drive signal supply unit 12.
  • the control signal supply unit 11 has a high level indicating whether or not data can be written according to the enable bar signal / EN supplied from the arithmetic processing circuit 100 and the write end signal DONE supplied from the write end detection unit 30.
  • a low level write control signal WC is supplied to the drive signal supply unit 12.
  • the control signal supply unit 11 includes a P-channel MOSFET (Metal Oxide Semiconductor Field-effect transistor) 111 and N-channel MOSFETs 112 and 113.
  • MOSFET Metal Oxide Semiconductor Field-effect transistor
  • the source of the P-channel MOSFET 111 is connected to the power supply via the power supply line VDD, the drain is connected to the drain of the N-channel MOSFET 112, and the gate is connected to the arithmetic processing circuit 100 via the signal line.
  • the enable bar signal / EN is input from the arithmetic processing circuit 100 to the gate.
  • the drain of the N-channel MOSFET 112 is connected to the drain of the P-channel MOSFET 111, the source is connected to the drain of the N-channel MOSFET 113, and the gate is connected to the write end detection unit 30 via a signal line.
  • a write end signal DONE is input from the write end detector 30 to the gate.
  • the drain is connected to the source of the N-channel MOSFET 112, the source is connected to the ground line GND, and the gate is connected to the arithmetic processing circuit via the signal line.
  • the enable bar signal / EN is input from the arithmetic processing circuit 100 to the gate.
  • the node 114 is a connection point between the P-channel MOSFET 111 and the N-channel MOSFET 112.
  • the node 114 is connected to the inverter 121 of the drive signal supply unit 12 through a signal line.
  • a high-level or low-level write control signal WC corresponding to the potential of the node 114 is supplied to the drive signal supply unit 12.
  • the low-level enable bar signal / EN is a signal for starting data writing to the MTJ element M.
  • the write end detection unit 30 when the write end detection unit 30 outputs a high level write end signal DONE, the N-channel MOSFET 112 is turned on.
  • the write end detection unit 30 outputs a high-level write end signal DONE after detecting the end of data writing until it detects the start of writing of data different from the data. Specifically, the write end detection unit 30 detects the start of the writing of the data “0” after detecting the end of the writing of the data “0” and the writing of the data “1”.
  • a high-level write end signal DONE is output after the end is detected until the start of writing of data “0” is detected.
  • an initialization state a state in which the P-channel MOSFET 111 and the N-channel MOSFET 112 are on and the N-channel MOSFET 113 is off is referred to as an initialization state.
  • charges are stored in a region (node 114) between the P-channel MOSFET 111 and the N-channel MOSFET 113 by the power supply voltage applied via the power supply line VDD.
  • a high-level write control signal WC is supplied to the drive signal supply unit 12 by the electric charge stored in the node 114.
  • the write end detection unit 30 When the write end detection unit 30 outputs a low-level write end signal DONE, the N-channel MOSFET 112 is turned off.
  • the low-level write end signal DONE is supplied from the write end detector 30 from the start of writing of the write data D until the resistance state of the MTJ element M changes.
  • a region (node 114) between the P-channel MOSFET 111 and the N-channel MOSFET 112 is applied by the power supply voltage applied through the power supply line VDD. Charge is stored.
  • a high-level write control signal WC is supplied to the drive signal supply unit 12 by the electric charge stored in the node 114.
  • the arithmetic processing circuit 100 When the arithmetic processing circuit 100 outputs a high level enable bar signal / EN, the P-channel MOSFET 111 is turned off and the N-channel MOSFET 113 is turned on. In this state, the write control signal supply unit 11 waits for the high level write end signal DONE to be supplied from the write end detection unit 30, and immediately receives the MTJ when the high level write end signal DONE is supplied. Prepare to stop writing to element M.
  • the arithmetic processing circuit 100 has a high level for a predetermined period (a time sufficiently shorter than the time until the resistance state of the MTJ element M changes, for example, several nanoseconds) after the output of the low level enable bar signal / EN is started. The output of the enable bar signal / EN is continued.
  • the arithmetic processing circuit 100 stops outputting the low level enable bar signal / EN and starts outputting the high level enable bar signal / EN.
  • the low-level enable bar signal / EN is output during a period from time t1 to time t1 'and from time t4 to time t4'.
  • a high-level write control signal WC is supplied to the drive signal supply unit 12 by the charge stored in the node 114.
  • the low-level write control signal WC is supplied to the drive signal supply unit 12.
  • the drive signal supply unit 12 outputs a write drive signal WR corresponding to the signal representing the write data D supplied from the arithmetic processing circuit 100 and the write control signal WC supplied from the control signal supply unit 11. Output to.
  • the drive signal supply unit 12 outputs a valid write drive signal WR to the write drive unit 20 while the high level write control signal WC is supplied. Specifically, according to the write data D, the drive signal supply unit 12 sets one of the write drive signals WR0 and / WR0 or the write drive signals WR1 and / WR1 as an active level and sets the other as an inactive level. To do.
  • the drive signal supply unit 12 outputs the inactive level write drive signal WR regardless of whether the write data D is “0” or “1”. The data is output to the writing drive unit 20.
  • the drive signal supply unit 12 includes inverters 121, 122, 125, 126 and NOR gates 123, 124.
  • the drive signal supply unit 12 uses the inverters 121, 122, and 125 and the NOR gate 123 to drive the high level write drive.
  • the signal WR1 and the low level write drive signal / WR1 are supplied to the write drive unit 20. Note that the write drive signal WR0 is at a low level, and the write drive signal / WR0 is at a high level.
  • the drive signal supply unit 12 uses the inverters 121 and 126 and the NOR gate 124 to perform high-level write drive.
  • the signal WR0 and the low-level write drive signal / WR0 are supplied to the write drive unit 20. Note that the write drive signal WR1 is at a low level and the write drive signal / WR1 is at a high level.
  • the write drive unit 20 includes a bit line drive unit 21 and a bit line bar drive unit 22.
  • the bit line driving unit 21 is connected to the bit line BL.
  • the bit line bar driving unit 22 is connected to the bit line bar / BL.
  • the bit line driving unit 21 and the bit line bar driving unit 22 are connected to the writing control unit 10 by signal lines.
  • the bit line drive unit 21 and the bit line bar drive unit 22 cause the write current I to flow through the MTJ element M based on the signal level of the write drive signal WR supplied from the write control unit 10.
  • the bit line driving unit 21 includes a P-channel MOSFET 211 and an N-channel MOSFET 212.
  • the source of the P-channel MOSFET 211 is connected to the power supply via the power supply line VDD, the drain is connected to the bit line BL, and the gate is connected to the write control unit 10 via the signal line.
  • a write drive signal / WR0 is input from the write controller 10 to the gate.
  • the source is connected to the ground line GND, the drain is connected to the bit line BL, and the gate is connected to the write control unit 10 via the signal line.
  • a write drive signal WR1 is input from the write controller 10 to the gate.
  • the bit line bar driving unit 22 includes an N-channel MOSFET 221 and a P-channel MOSFET 222.
  • the source is connected to the ground line GND, the drain is connected to the bit line bar / BL, and the gate is connected to the write control unit 10 via the signal line.
  • a write drive signal WR0 is input from the write control unit 10 to the gate.
  • the source of the P-channel MOSFET 222 is connected to the power supply via the power supply line VDD, the drain is connected to the bit line bar / BL, and the gate is connected to the drawing control unit 10 via the signal line.
  • a write drive signal / WR1 is input from the write controller 10 to the gate.
  • the write control unit 10 When the write control unit 10 outputs the low level write drive signal / WR0 and the high level write drive signal WR0, the P-channel MOSFET 211 and the N-channel MOSFET 221 are turned on. As a result, the write current I (forward current) flows from the power supply line VDD in the order of the P channel MOSFET 211, the bit line BL, the MTJ element M, the bit line bar / BL, the N channel MOSFET 221, and the ground line GND. In this way, the write data D “0” is written to the MTJ element M.
  • the write control unit 10 when the write control unit 10 outputs the high level write drive signal WR1 and the low level write drive signal / WR1, the N-channel MOSFET 212 and the P-channel MOSFET 222 are turned on. As a result, the write current I (reverse current) flows from the power supply line VDD in the order of the P channel MOSFET 222, the bit line bar / BL, the MTJ element M, the bit line BL, the N channel MOSFET 212, and the ground line GND. In this way, the write data D “1” is written to the MTJ element M.
  • the write control unit 10 When the write control unit 10 outputs a high-level write drive signal / WR0, a low-level write drive signal WR0, a low-level write drive signal WR1, and a high-level write drive signal / WR1, the P-channel MOSFET 211 and the N-channel MOSFET 221, N The channel MOSFET 212 and the P channel MOSFET 222 are turned off. In this case, the write current I does not flow through the MTJ element M.
  • the write end detection unit 30 selects either the node SN0 or SN1 according to the write data D, and detects the end of data writing based on the voltage of the selected node. Then, the write end detection unit 30 outputs a write end signal DONE to the write control unit 10.
  • the write end detection unit 30 includes inverters 31, 32, 33, 34, a multiplexer 35, and an XNOR gate 36.
  • the inverters 31 and 32 and the inverters 33 and 34 each function as a buffer.
  • a write current I for writing “0” to the MTJ element was supplied from time t1 to time t2.
  • the write current I equal to or higher than the current threshold flows through the MTJ element M
  • the resistance state of the MTJ element changes, and the resistance value of the MTJ element M decreases at time t2, as shown in FIG. . That is, the writing of “0” to the MTJ element M is completed.
  • the voltage V 0 at the node SN0 is greater than the voltage V 1 at the node SN1.
  • a write current I for writing “1” to the MTJ element was supplied from time t 4 to time t 5.
  • the resistance value of the MTJ element M increases at time t5. That is, the writing of “1” to the MTJ element M is completed.
  • the voltage V 1 at the node SN1 and the voltage V 0 at the node SN0 increase when the MTJ element M changes from the low resistance state to the high resistance state at time t5.
  • the degree of change of the voltage at this time is, towards the voltage V 1 of the node SN1 is greater than the voltage V 0 which node SN 0.
  • the minimum value of the voltage V 0 when the MTJ element M changes from the high resistance state to the low resistance state is larger than the maximum value of the voltage V 0 when the MTJ element M changes from the low resistance state to the high resistance state. large.
  • the minimum value of the voltage V 1 when the MTJ element M changes from the low resistance state to the high resistance state is larger than the maximum value of the voltage V 1 when the MTJ element M changes from the high resistance state to the low resistance state. large.
  • the inverter 31 is set with a threshold value V th0 for detecting the end of writing of the write data “0”.
  • the inverter 33 is set with a threshold value V th1 for detecting the end of writing of the write data “1”.
  • the inverter 31 when the inverter 31 is composed of a CMOS (Complementary MOS), the size (gate width, gate length) of the P-channel MOSFET 31a and the N-channel MOSFET 31b, or the P-channel MOSFET 31a and N
  • CMOS Complementary MOS
  • the concentration of the impurity added to the channel MOSFET 31b a threshold V th0 as shown in the following equation is set in the inverter 31.
  • V 0p ⁇ V th0 ⁇ V 0ap V 0ap Voltage of the node SN0 when the MTJ element M is in the high resistance state
  • V 0p Voltage of the node SN0 when the MTJ element M is in the low resistance state
  • the inverter 33 has a threshold value V th1 as shown in the following equation: Is set.
  • V 1p ⁇ V th1 ⁇ V 1ap V 1ap Voltage of the node SN1 when the MTJ element M is in the high resistance state
  • V 1p Voltage of the node SN1 when the MTJ element M is in the low resistance state
  • V th1 (V 1ap + V 1p ) / 2
  • the multiplexer 35 receives output signals from the inverters 32 and 34 and a signal representing the write data D supplied from the arithmetic processing circuit 100.
  • the multiplexer 35 selects a signal corresponding to the write data D from the output signals of the inverter 32 and the inverter 34 and supplies the selected signal to the XNOR gate 36. For example, when the write data D is “0”, the multiplexer 35 supplies the output signal of the inverter 32 to the XNOR gate 36. When the write data D is “1”, the multiplexer 35 supplies the output signal of the inverter 34 to the XNOR gate 36.
  • the XNOR gate 36 outputs XNOR (Negative Exclusive OR) having the signal representing the write data D supplied from the arithmetic processing circuit 100 and the output signal of the multiplexer 35 as inputs as a write end signal DONE.
  • XNOR Negative Exclusive OR
  • the multiplexer 35 When the write data D is “0” (the signal level is low level) and the voltage V 0 of the node SN0 exceeds the threshold value V th0 , the multiplexer 35 outputs a high level signal. In this case, the XNOR gate 36 outputs a low-level write end signal DONE.
  • the multiplexer 35 When the write data D is “0” (signal level is low level) and the voltage V 0 of the node SN0 is lower than the threshold value V th0 , the multiplexer 35 outputs a low level signal. In this case, the XNOR gate 36 outputs a high-level write end signal DONE.
  • the write data D is "1" (signal level a high level)
  • the voltage V 1 of the node SN1 is below the threshold value V th1
  • the multiplexer 35 outputs a low level signal.
  • the XNOR gate 36 outputs a low-level write end signal DONE.
  • the write data D is "1" (signal level a high level)
  • the voltage V 1 of the node SN1 exceeds the threshold value V th1
  • the multiplexer 35 outputs a high level signal.
  • the XNOR gate 36 outputs a high-level write end signal DONE. In this way, the write end signal DONE output from the write end detection unit 30 is supplied to the write control unit 10.
  • the data writing device 1 configured as described above writes data “0” or “1” to the MTJ element M based on the write data D and the enable bar signal / EN received from the arithmetic processing circuit 100.
  • the arithmetic processing circuit 100 outputs a low level enable bar signal / EN for a predetermined period (data write request).
  • the P-channel MOSFET 111 of the control signal supply unit 11 is turned on and the N-channel MOSFET 113 is turned off by the low level enable bar signal / EN.
  • the write end detection unit 30 outputs a high level write end signal DONE after detecting the end of writing of the previous data. For this reason, the N-channel MOSFET 112 is kept on. That is, when the low level enable bar signal / EN is supplied from the arithmetic processing circuit 100, the initialization state (P-channel MOSFET 111 and N-channel MOSFET 112 are on, N-channel MOSFET 113 is off).
  • a signal (low level) representing the write data “0” supplied from the arithmetic processing circuit 100 is input to the drive signal supply unit 12.
  • the drive signal supply unit 12 receives the high-level write drive signal WR0 and the low-level write drive signal / WR0 (active level write).
  • the drive signal WR) is supplied to the write driver 20. Note that the write drive signal WR1 is at a low level and the write drive signal / WR1 is at a high level.
  • the P-channel MOSFET 211 of the bit line driving unit 21 and the N-channel MOSFET 221 of the bit line bar driving unit 22 are turned on. That is, the write current I (forward current) flows through the current path formed by the power supply line VDD, the P-channel MOSFET 211, the bit line BL, the MTJ element M, the bit line bar / BL, and the N-channel MOSFET 221 indicated by the broken line arrows.
  • the XNOR gate 36 receives a signal (low level) representing the write data D “0” supplied from the arithmetic processing circuit 100 and a high level signal supplied from the multiplexer 35.
  • a low level write end signal DONE is output. That is, when writing of the write data “0” is started to the MTJ element M in the high resistance state (data “1” is stored), the write end detection unit 30 ends the low-level write to the write control unit 10. Supply of the signal DONE is started. As shown in FIGS. 5D and 5E, immediately after the enable bar signal / EN becomes low level and writing of the write data starts, the write end signal DONE becomes low level.
  • the N-channel MOSFET 112 of the control signal supply unit 11 is turned off.
  • the P-channel MOSFET 111 is kept on and the N-channel MOSFET 113 is kept off.
  • the high level write control signal WC continues to be supplied to the drive signal supply unit 12 by the electric charge stored in the node 114.
  • the drive signal supply unit 12 supplies the write drive unit 20 with the high level write drive signal WR0, the low level write drive signal / WR0, the low level write drive signal WR1, and the high level write drive signal / WR1. . That is, even when the write control unit 10 receives the low-level write end signal DONE from the write end detection unit 30, the write control unit 10 continues to supply the write drive unit 20 with the active level write drive signal WR.
  • the arithmetic processing circuit 100 stops supplying the low-level enable bar signal / EN when a predetermined period elapses after the supply of the low-level enable bar signal / EN is started. Then, the arithmetic processing circuit 100 starts to supply a high level enable bar signal. By supplying the high level enable bar signal / EN, the P-channel MOSFET 111 is turned off and the N-channel MOSFET 113 is turned on. On the other hand, the N-channel MOSFET 112 remains off. Also at this time, the high level write control signal WC continues to be supplied to the drive signal supply unit 12 by the electric charge stored in the node 114.
  • the drive signal supply unit 12 supplies the write drive unit 20 with the high level write drive signal WR0, the low level write drive signal / WR0, the low level write drive signal WR1, and the high level write drive signal / WR1. That is, even when the write control unit 10 receives the high level enable bar signal / EN from the arithmetic processing circuit 100, the write control unit 10 continues to supply the write drive unit 20 with the active level write drive signal WR.
  • the MTJ element M is shown in FIG. Switch to a low resistance state.
  • the voltage V 0 which nodes SN0 is smaller than the threshold V th0 of the inverter 31.
  • the XNOR gate 36 receives a signal (low level) representing the write data D “0” supplied from the arithmetic processing circuit 100 and a low level signal supplied from the multiplexer 35. Therefore, the XNOR gate 36 outputs a high level write end signal DONE. That is, when the MTJ element M changes from the high resistance state to the low resistance state, the write end detection unit 30 starts to supply the high level write end signal DONE to the write control unit 10.
  • the N-channel MOSFET 112 is turned on.
  • the P-channel MOSFET 111 is turned off and the N-channel MOSFET 112 and the N-channel MOSFET 113 are turned on, and the charge stored in the region (node 144) between the P-channel MOSFET 111 and the N-channel MOSFET 112 is discharged to the ground line GND.
  • the write control signal WC supplied from the control signal supply unit 11 to the drive signal supply unit 12 is at a low level. Therefore, the write drive signal WR0 is at a low level and the write drive signal / WR0 is at a high level. That is, as shown in FIGS. 5E and 5F, when receiving the high-level write end signal DONE, the write control unit 10 causes the write drive unit 20 to stop supplying the write current I. Thus, the writing of the write data D “0” to the MTJ element M is completed.
  • the arithmetic processing circuit 100 outputs a low-level enable bar signal / EN for a predetermined period (data write request). Therefore, the P-channel MOSFET 111 is turned on, the N-channel MOSFET 112 is turned on, and the N-channel MOSFET 113 is turned off (initialized state). Then, the high level write control signal WC is supplied to the drive signal supply unit 12 by the electric charge stored in the node 114.
  • a signal (high level) representing the write data D “1” supplied from the arithmetic processing circuit 100 is input to the drive signal supply unit 12.
  • the drive signal supply unit 12 supplies a high level write drive signal WR1 and a low level write drive signal / WR1 (active level write drive signal) by supplying a high level write control signal WC and a signal representing the write data D “1”.
  • WR is supplied to the write driver 20.
  • the drive signal WR0 is at a low level, and the write drive signal / WR0 is at a high level.
  • the write current I (reverse current) flows in the order of the P-channel MOSFET 222, the bit line bar / BL, the MTJ element M, the bit line BL, and the N-channel MOSFET 212 from the power supply line VDD indicated by the broken line arrow shown in FIG.
  • the voltage V 1 of the node SN1 at this time is smaller than the threshold value V th1 of the inverter 33.
  • the XNOR gate 36 starts outputting the low-level write end signal DONE. That is, when writing of the write data “1” is started to the MTJ element M in the low resistance state (data “0” is stored), the write end detection unit 30 causes the write control unit 10 to end the low-level write. Output of the signal DONE is started.
  • the write control unit 10 continues to supply the write drive unit 20 with the write drive signal WR having an active level.
  • the arithmetic processing circuit 100 stops supplying the low-level enable bar signal / EN when a predetermined period elapses after the supply of the low-level enable bar signal / EN is started. Then, the arithmetic processing circuit 100 starts supplying the high-level enable bar signal / EN. By supplying the high level enable bar signal / EN, the P-channel MOSFET 111 is turned off and the N-channel MOSFET 113 is turned on. On the other hand, the N-channel MOSFET 112 maintains an off state. Also at this time, the write control unit 10 continues to supply the write drive unit 20 with the write drive signal WR having an active level.
  • the MTJ element M When the write current I equal to or higher than the current threshold flows from the pinned layer MP of the MTJ element M in the low resistance state shown in FIG. 11 to the free layer MF, the MTJ element M is shown in FIG. Switch to the high resistance state.
  • the voltage V 1 of the node SN1 is larger than the threshold value V th1 of the inverter 33.
  • the XNOR gate 36 is supplied with a signal (high level) representing the write data D “1” supplied from the arithmetic processing circuit 100 and a high level signal supplied from the multiplexer 35. 36 outputs a high-level write end signal DONE. That is, when the MTJ element M changes from the low resistance state to the high resistance state, the write end detection unit 30 starts to supply a high level write end signal DONE to the write control unit 10.
  • the N-channel MOSFET 112 When the high-level write end signal DONE is input to the gate of the N-channel MOSFET 112 of the write control unit 10, the N-channel MOSFET 112 is turned on. At this time, the P-channel MOSFET 111 is turned off and the N-channel MOSFET 112 and the N-channel MOSFET 113 are turned on, and the charge stored in the region (node 114) between the P-channel MOSFET 111 and the N-channel MOSFET 112 is discharged to the ground line GND.
  • the write control unit 10 when receiving the high-level write end signal DONE, the write control unit 10 causes the write drive unit 20 to stop supplying the write current I. Thus, the writing of the write data D “1” to the MTJ element M is completed.
  • the data writing device 1 continuously applies the voltage of any one of the nodes SN0 and SN1 of the bit line BL and the bit line bar / BL according to the write data D. To monitor. When the voltage of the monitored node satisfies the threshold condition, the data writing device 1 detects the end of writing of the data D to the MTJ element M. With this configuration, it is possible to reduce power consumption during data writing with a high write end detection margin and a simple circuit configuration.
  • the write control unit 10 ends the data write when receiving the high-level enable bar signal / EN from the arithmetic processing circuit 100. .
  • the write end detection unit 30 of the above embodiment includes two stages of four inverters 31, 32, 33, and 34, respectively.
  • the write end detection unit 30 may include two buffers that detect that the voltages V 0 and V 1 of the nodes SN0 and SN1 satisfy the threshold condition.
  • the write end detection unit 30 may include a plurality of stages of four or more inverters that detect that the voltages V 0 and V 1 of the nodes SN 0 and SN 1 satisfy the threshold condition.
  • the write end detection unit 30 detects when the voltage V 0 of the node SN0 is lower than the threshold value V th0 or when the voltage V 1 of the node SN1 is higher than the threshold value V th1 (one of the nodes SN0 and SN1 is a threshold value). If the high-level write end signal DONE is output when the condition is satisfied and the low-level write end signal DONE is output otherwise, the circuit configuration of the write end detection unit 30 can be changed as appropriate. In this case, the inverters 31 to 34, the multiplexer 35, and the XNOR gate 36 may be appropriately omitted or changed to another configuration. In this case, the arithmetic processing circuit 100 may not supply the write data D to the write end detection unit 30.
  • the memory cell MC may include a pair of MTJ elements M.
  • the resistance states of the pair of MTJ elements M are set in a complementary manner, one being a high resistance state and the other being a low resistance state.
  • a combination of resistance states of the pair of MTJ elements M is associated with data D “1” or “0”.
  • the data writing device 1 monitors the voltage of any of the nodes SN0 and SN1 according to the write data D. When determining that the voltage of the node corresponding to the write data D satisfies the threshold condition, the data writing device 1 detects the end of data writing to the memory cell MC (a pair of MTJ elements M).
  • the data writing device 1 When the memory circuit is composed of a plurality of memory cells, the data writing device 1 is provided with the word line driving unit 110 for selecting each memory cell MC, thereby completing the data writing for each memory cell MC. It can be detected.
  • FIG. 14 shows a memory circuit having a plurality of memory cells MC.
  • the plurality of memory cells MC are arranged in a matrix, and the write drive unit 20 and the write end detection unit 30 are arranged for each row.
  • Each memory cell MC is connected to a word line WLC for individually selecting the memory cell MC and a word line WLS for selecting a plurality of memory cells MC for each section.
  • the word line driving unit 110 receives information (coordinate values, etc.) indicating the position of the memory cell MC to be written from the arithmetic processing circuit 100.
  • the word line driving unit 110 decodes information (coordinate values and the like) indicating the received position, and specifies the position (row and column) of the memory cell MC.
  • the word line driver 110 outputs an active level signal to the word lines WLS and WLC connected to the memory cell MC based on the specified position of the memory cell MC.
  • the word line driver 110 activates the word lines WLS and WLC connected to the write destination memory cell MC to make the memory cell MC writable. For example, when the position of the memory cell MC1 is specified, the word line driver 110 outputs an active level signal to the word line WLS and the word line WLC1 connected to the memory cell MC1, and the memory cell MC1 is writable.
  • the write control unit 10 supplies an active level write drive signal to the write drive unit 20 corresponding to the specified row of the memory cells MC.
  • the write driver 20 generates the write current in the direction corresponding to the write data based on the active level write drive signal received from the write controller 10, the bit line BL, the bit Supply to line bar / BL. As a result, a write current flows through the MTJ element M of the memory cell MC1, and write data is written into the MTJ element M.
  • the write end detection unit 30 In the write end detection unit 30 arranged in the same row as the write drive unit 20, when the voltage of the connection node (node SN0) corresponding to the write data (for example, data “0”) exceeds the threshold (V th0 ) At this time, it is detected that data writing has been completed, and a high-level write end signal DONE is supplied to the write control unit 10. When the high-level write end signal DONE is supplied from the write end detection unit 30, the write control unit 10 causes the write drive unit 20 to stop supplying the write current. Thereby, the data writing to the MTJ element M of the memory cell MC1 is completed.
  • the storage element for writing the write data is not limited to the MTJ element, and may be a resistance change type storage element such as ReRAM (Resistance Random Access Memory).
  • the present invention is based on Japanese Patent Application No. 2014-60901 filed on March 24, 2014.
  • the specification, claims and drawings of Japanese Patent Application No. 2014-60901 are incorporated in the present invention as a reference.
  • the present invention it is possible to reduce the power consumption at the time of data writing with a simple circuit configuration and a high write end detection margin for data writing to the resistance change type storage element.

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Abstract

　データ書き込み装置（１）は、書き込み対象の書き込みデータ（Ｄ）に応じ、ＭＴＪ素子（Ｍ）を含む一の電流路、または、ＭＴＪ素子（Ｍ）を含む他の電流路に電流を流し、ＭＴＪ素子（Ｍ）に書き込みデータ（Ｄ）を書き込む書き込み駆動部（２０）、ＭＴＪ素子（Ｍ）への書き込みデータ（Ｄ）の書き込みを開始してから、書き込みデータ（Ｄ）に応じ、第１接続ノード、または、第２接続ノードの電圧を監視し、この一端の電圧を基に書き込みデータ（Ｄ）の書き込みが終了したことを検出し、データの書き込みが終了したことを表す書き込み終了信号（ＤＯＮＥ）を供給する書き込み終了検出部（３０）、書き込み終了検出部（３０）によって供給された書き込み終了信号（ＤＯＮＥ）に応答して、ＭＴＪ素子（Ｍ）への書き込みデータ（Ｄ）の書き込みを停止させる書き込み制御部（１０）を備える。

Description

抵抗変化型記憶素子のデータ書き込み装置
　この発明は、抵抗変化型記憶素子のデータ書き込み装置に関する。
　ＭＴＪ（Magnetic Tunneling Junction：磁気トンネル接合）素子等の抵抗変化型の記憶素子は、書き込み電流が供給されると、その抵抗状態が変化する。しかし、素子毎に抵抗状態が変化するタイミングにばらつきがある。このため、抵抗変化型の記憶素子へ書き込み電流の供給には、記憶素子の抵抗状態を変化させるために十分な時間が確保される。しかし、この手法は、抵抗変化型の記憶素子の抵抗状態が変化した後も（データが書き込みが完了した後も）、記憶素子に書き込み電流を供給し続けるため、無駄な電力を消費する。
　非特許文献１から４には、抵抗変化型の記憶素子へのデータの書き込みの終了を検出する技術が開示されている。非特許文献１から３には、記憶素子に記憶されたデータを間欠的に読み出し、書き込み対象のデータが読み出された場合に書き込みの終了を検出する装置が開示されている。非特許文献４には、抵抗変化型の記憶素子の一端の電圧が、書き込み対象のデータに対応する電圧に変化した場合にデータの書き込みの終了を検出する装置が開示されている。
Ｐ．Ｚｈｏｕ，ｅｔ　ａｌ．，"Ｅｎｅｒｇｙ　Ｒｅｄｕｃｔｉｏｎ　ｆｏｒ　ＳＴＴ－ＲＡＭ　ｕｓｉｎｇ　Ｅａｒｌｙ　Ｗｒｉｔｅ　Ｔｅｒｍｉｎａｔｉｏｎ"，ＩＣＣＡＤ，ｐ．２６４，Ｎｏｖ．２００９ Ｙ．Ｌａｋｙｓ，ｅｔ　ａｌ．，"Ｓｅｌｆ－Ｅｎａｂｌｅｄ　"Ｅｒｒｏｒ－Ｆｒｅｅ"　Ｓｗｉｔｃｈｉｎｇ　Ｃｉｒｃｕｉｔ　ｆｏｒ　Ｓｐｉｎ　Ｔｒａｎｓｆｅｒ　Ｔｏｒｑｕｅ　ＭＲＡＭ　ａｎｄ　Ｌｏｇｉｃ"，ＩＥＥＥ　Ｔｒａｎｓ．Ｍａｇｎ．Ｖｏｌ．４８，Ｎｏ．９，ｐ．２４０３，Ｎｏｖ．２０１２ Ｎ．Ｓｔｒｉｋｏｓ，ｅｔ　ａｌ．，"Ｌｏｗ－Ｃｕｒｒｅｎｔ　Ｐｒｏｂａｂｉｌｉｓｔｉｃ　Ｗｒｉｔｅｓ　ｆｏｒ　Ｐｏｗｅｒ－Ｅｆｆｉｃｉｅｎｔ　ＳＴＴ－ＲＡＭ　Ｃａｃｈｅｓ"，Ｐｒｏｃ．ＩＣＣＤ，ｐ．５１１，Ｏｃｔ．２０１３ Ｔ．Ｚｈｅｎｇ，ｅｔ　ａｌ．，"Ｖａｒｉａｂｌｅ－Ｅｎｅｒｇｙ　Ｗｒｉｔｅ　ＳＴＴ－ＲＡＭ　Ａｒｃｈｉｔｅｃｔｕｒｅ　ｗｉｔｈ　Ｂｉｔ－Ｗｉｓｅ　Ｗｒｉｔｅ－Ｃｏｍｐｌｅｔｉｏｎ　Ｍｏｎｉｔｏｒｉｎｇ"，Ｐｒｏｃ．ＩＳＬＰＥＤ，ｐ．２２９，Ｓｅｐ．２０１３
　非特許文献１から３に開示された装置は、記憶素子からデータを読み出す間隔が長いと、実際にデータの書き込みが終了してからデータの書き込み終了が検出されるまでの時間差が生じ、時間差の分だけ無駄な電力を消費するという問題がある。逆に、記憶素子からデータを読み出す間隔が短いと、データの読みだし回数が増加し、消費電力が増大するという問題がある。
　また、非特許文献４に開示された装置は、記憶素子に流れる書き込み電流の方向によって、検出される電圧の変化が大きい場合と小さい場合とがある。検出される電圧の変化が小さい場合にはデータの書き込み終了の検出が正しく行われていない可能性がある。このため、非特許文献４に開示された装置は、書き込み終了の検出マージンが低いという問題がある。また、非特許文献４に開示された装置は、記憶素子の一端の電圧の変化を書き込み対象のデータ毎に検出する回路を備える必要があり、この回路にはリセット機能付きのフリップフロップ等を備えるため、回路面積が大きいという問題がある。
　本発明は、こうした実情に鑑みてなされたものであり、書込み終了について高い検出マージンを有し、かつ単純な回路構成によりデータ書き込み時の電力消費を低減するデータ書き込み装置を提供することを目的とする。
　上記目的を達成するために、本発明の抵抗変化型記憶素子のデータ書き込み装置は、
　第１のＰＭＯＳトランジスタのドレイン端に第１のＮＭＯＳトランジスタのドレイン端が接続され、前記第１のＰＭＯＳトランジスタのドレイン端と前記第１のＮＭＯＳトランジスタのドレイン端とを接続する第１接続ノードに、抵抗変化型の記憶素子の一方の端が接続され、
　第２のＮＭＯＳトランジスタのドレイン端に第２のＰＭＯＳトランジスタのドレイン端が接続され、前記第２のＰＭＯＳトランジスタのドレイン端と前記第２のＰＭＯＳトランジスタのドレイン端とを接続する第２接続ノードに前記記憶素子の他方の端が接続され、
　書き込み対象のデータに応じ、前記第１のＰＭＯＳトランジスタと前記記憶素子と前記第２のＮＭＯＳトランジスタを含む電流路、または、前記第２のＰＭＯＳトランジスタと前記記憶素子と前記第１のＮＭＯＳトランジスタとを含む電流路に電流を流し、前記記憶素子にデータを書き込む書き込み手段と、
　前記記憶素子へのデータの書き込みを開始してから、書き込み対象のデータに応じ、前記第１接続ノード、または、前記第２接続ノードの電圧を監視し、この一端の電圧を基に前記データの書き込みが終了したことを検出し、前記データの書き込みが終了したことを表す書き込み終了信号を供給する書き込み終了検出手段と、
　前記書き込み終了検出手段によって供給された前記書き込み終了信号に応答して、前記書き込み手段による前記記憶素子への前記データの書き込みを停止させる書き込み制御手段と、を備える。
　前記書き込み終了検出手段は、例えば、前記記憶素子の一端の電圧が予め設定された閾値を上回ったとき、あるいは閾値を下回ったときに前記書き込み終了信号を供給する。
　前記書き込み終了検出手段は、例えば、インバータを備え、前記インバータは、前記記憶素子の一端の電圧が前記インバータに設定された閾値を上回ったとき、あるいは閾値を下回ったときに前記書き込み終了信号を出力する。
　前記書き込み終了検出手段は、例えば、前記書き込み手段により、前記記憶素子に第１のデータが書き込まれて、前記記憶素子が、抵抗が低い状態から高い状態に変化したことにより、前記記憶素子の第１の端の電圧が第１の閾値より小さい値から大きい値に変化したとき、及び、前記書き込み手段により、前記記憶素子に第２のデータが書き込まれて、前記記憶素子が、抵抗が高い状態から低い状態に変化したことにより、前記記憶素子の第２の端の電圧が第２の閾値より大きい値から小さい値に変化したとき、に前記書き込み終了信号を出力する。
　前記書き込み終了検出手段は、例えば、前記書き込み対象のデータに応じて、前記書き込み手段の第１の端の電圧と第２の端の電圧の一方を選択する手段を備える。
　前記書き込み制御手段は、例えば、第１のデータまたは第２のデータの書き込みの要求を受け付ける書き込み要求受付部と、前記書き込み要求受付部が受け付けた前記第１のデータの書き込みの要求に従って、前記記憶素子への前記第１のデータの書き込みを前記書き込み手段に実行させる第１の書き込み制御部と、前記書き込み要求受付部が受け付けた前記第２のデータの書き込みの要求に従って、前記記憶素子への前記第２のデータの書き込みを前記書き込み手段に実行させる第２の書き込み制御部と、を備え、前記第１の書き込み制御部は、前記書き込み終了検出手段から供給された前記第１のデータに対応する書き込み終了信号に応答して、前記書き込み手段による前記記憶素子への前記第１のデータの書き込みを停止させ、前記第２の書き込み制御部は、前記書き込み終了検出手段から供給された前記第２のデータに対応する書き込み終了信号に応答して、前記書き込み手段による前記記憶素子への前記第２のデータの書き込みを停止させる。
　例えば、複数の前記記憶素子が配置され、前記各記憶素子の端部は、選択用のトランジスタを介して一対のビットラインに接続されており、前記書き込み手段は、前記一対のビットラインを介して選択された記憶素子に前記書き込み対象のデータを書き込み、前記書き込み終了検出手段は、前記選択された記憶素子の一端が接続された一方の前記ビットラインの電圧に基づいて、前記データの書き込みが終了したことを検出する。
　本発明によれば、書込み終了について高い検出マージンを有し、かつ単純な回路構成によりデータ書き込み時の電力消費を低減できる。
本発明の実施の形態に係るデータ書き込み装置のブロック図である。 （ａ）は高抵抗状態のＭＴＪ素子の構成を示した図である。（ｂ）は低抵抗状態のＭＴＪ素子の構成を示した図である。 図１に示した書き込み制御部の回路構成を示した図である。 図１に示した書き込み駆動部及び書き込み終了検出部の回路構成を示した図である。 （ａ）はＭＴＪ素子の抵抗値の時間的変化を示したタイミングチャートである。（ｂ）はビットラインの電圧の時間的変化を示したタイミングチャートである。（ｃ）はビットラインバーの電圧の時間的変化を示したタイミングチャートである。（ｄ）はイネーブルバー信号の信号レベルの時間的変化を示したタイミングチャートである。（ｅ）は書き込み終了信号の信号レベルの時間的変化を示したタイミングチャートである。（ｆ）は書き込み電流の時間的変化を示したタイミングチャートである。 ＣＭＯＳ型のインバータの構成を示した図である。 書き込みデータ「０」を書き込む場合の書き込み制御部の動作を示した図である。 書き込みデータ「０」を書き込む場合の書き込み駆動部及び書き込み終了検出部の動作を示した図である。 書き込みデータ「０」が書き込まれた場合の書き込み制御部の動作を示した図である。 書き込みデータ「１」を書き込む場合の書き込み制御部の動作を示した図である。 書き込みデータ「１」を書き込む場合の書き込み駆動部及び書き込み終了検出部の動作を示した図である。 書き込みデータ「１」が書き込まれた場合の書き込み制御部の動作を示した図である。 本発明の第１の変形例に係るデータ書き込み装置の構成を示したブロック図である。 本発明の第２の変形例に係るデータ書き込み装置の構成を示したブロック図である。
　以下、図面を参照して本発明の実施の形態に係るデータ書き込み装置を説明する。
　図１に示すように、データ書き込み装置１は、メモリセルＭＣにデータを書き込む。メモリセルＭＣは１つのＭＴＪ（Magnetic Tunneling Junction：磁気トンネル接合）素子Ｍを有する。データ書き込み装置１は、書き込み対象のデータ「０」または「１」に対応する電流をＭＴＪ素子Ｍに流すことによりデータを書き込む。データ書き込み装置１は、ＭＴＪ素子Ｍの抵抗状態が変化するとデータの書き込み終了を検出し、ＭＴＪ素子Ｍへの通電を停止する。以下、書き込み対象のデータを書き込みデータＤ、ＭＴＪ素子Ｍにデータを書き込むための電流を書き込み電流Ｉという。
　データ書き込み装置１は、書き込み制御部１０と、書き込み駆動部２０と、書き込み終了検出部３０とを備える。
　書き込み制御部１０は、例えば、ＣＰＵ（Central Processing Unit）の演算処理回路１００から書き込みデータＤを表す信号とイネーブルバー信号／ＥＮを受け取る。さらに、書き込み制御部１０は、書き込み終了検出部３０から書き込み終了信号ＤＯＮＥを受け取る。書き込み制御部１０は、演算処理回路１００から受け取ったイネーブルバー信号／ＥＮの信号レベル、及び、書き込み終了検出部３０から受け取った書き込み終了信号ＤＯＮＥの信号レベルに応じて、有効な書き込み駆動信号ＷＲ（アクティブレベルの書き込み駆動信号ＷＲ）または無効な書き込み駆動信号ＷＲ（非アクティブレベルの書き込み駆動信号ＷＲ）を書き込み駆動部２０に供給する。具体的には、書き込み制御部１０は、ロウレベルのイネーブルバー信号／ＥＮを受け取った後、ハイレベルの書き込み終了信号ＤＯＮＥを受け取るまでの間は、アクティブレベルの書き込み駆動信号ＷＲを書き込み駆動部２０に供給する。また、書き込み制御部１０は、ハイレベルのイネーブルバー信号／ＥＮおよびハイレベルの書き込み終了信号ＤＯＮＥを受け取っている間は、非アクティブレベルの書き込み駆動信号ＷＲを書き込み駆動部２０に供給する。
　書き込み駆動部２０は、ビットラインＢＬ及びビットラインバー／ＢＬに接続されている。書き込み駆動部２０は、書き込み制御部１０からアクティブレベルの書き込み駆動信号ＷＲを受け取ると、書き込みデータＤに応じた方向の書き込み電流ＩをビットラインＢＬ、ビットラインバー／ＢＬに流す。これにより、ビットラインＢＬ、ＭＴＪ素子Ｍ、ビットラインバー／ＢＬから形成される電流パスに書き込み電流Ｉが流れ、ＭＴＪ素子Ｍに書き込みデータＤ「０」または「１」が書き込まれる。
　ＭＴＪ素子Ｍは、図２に示すように、ピン（固定）層ＭＰ、絶縁層ＭＩ、フリー（可動）層ＭＦの３層から構成される。
　ピン層ＭＰとフリー層ＭＦは強磁性体、(例えばCoFeB)、強磁性ホイスラー合金（例えばCo2FeAl、Co2MnSi）等の材料から構成される。ピン層ＭＰの磁化の方向は固定されており、層内を電流が流れてもその磁化の方向は変わらない。一方、フリー層ＭＦの磁化の方向は可変であり、層内を電流が流れると、その磁化の方向は変化する。
　絶縁層ＭＩは、ピン層ＭＰとフリー層ＭＦとの間に設けられた薄膜である。絶縁層ＭＩは、例えば、酸化マグネシウム（MgO）、アルミナ（Al2O3）、スピネル単結晶（MgAl2O4）等の材料から構成される。
　フリー層ＭＦの磁化の方向がピン層ＭＰの磁化の方向に対して相対的に変化すると、ＭＴＪ素子Ｍの抵抗値が変化する。図２（ｂ）に、ピン層ＭＰとフリー層ＭＦの磁化の方向が互いに揃っている状態（平行状態）を示す。図２（ａ）に、ピン層ＭＰとフリー層ＭＦの磁化の方向が揃っていない状態（反平行状態）を示す。ＭＴＪ素子Ｍの抵抗値は、平行状態にあるときの方が反平行状態にあるときよりも小さい。平行状態にあるＭＴＪ素子Ｍの抵抗状態を低抵抗状態、反平行状態にあるＭＴＪ素子Ｍの抵抗状態を高抵抗状態という。
　ＭＴＪ素子Ｍの抵抗状態をスイッチさせるためには、磁化反転に必要な電流値（電流閾値）の書き込み電流ＩをＭＴＪ素子Ｍに流す。ＭＴＪ素子Ｍが高抵抗状態であるとき、フリー層ＭＦからピン層ＭＰに電流閾値以上の書き込み電流Ｉが流れると、フリー層ＭＦの磁化が反転し、フリー層ＭＦとピン層ＭＰの磁化の方向とが互いに揃った状態に変化する。即ち、ＭＴＪ素子Ｍは低抵抗状態にスイッチする。
　一方、ＭＴＪ素子Ｍが低抵抗状態であるとき、ピン層ＭＰからフリー層ＭＦに電流閾値以上の書き込み電流Ｉが流れると、フリー層ＭＦの磁化の方向が反転し、フリー層ＭＦとピン層ＭＰの磁化の方向とが逆向きの状態に変化する。即ち、ＭＴＪ素子Ｍの抵抗状態は高抵抗状態にスイッチする。
　以下の説明では、ＭＴＪ素子Ｍの低抵抗状態をデータ「０」、高抵抗状態をデータ「１」に対応付ける。つまり、メモリセルＭＣは、１ビットのデータを記憶する。ＭＴＪ素子Ｍが高抵抗状態から低抵抗状態に変化した場合にデータ「０」がメモリセルＭＣに書き込まれたことになる。ＭＴＪ素子Ｍが低抵抗状態から高抵抗状態に変化した場合にデータ「１」がメモリセルＭＣに書き込まれたことになる。
　図１を参照する。書き込み終了検出部３０は、一対のビットラインＢＬ、ビットラインバー／ＢＬに接続されている。ＭＴＪ素子Ｍの一方の端はノードＳＮ０でビットラインＢＬに接続されている。ＭＴＪ素子Ｍの他方の端はノードＳＮ１でビットラインバー／ＢＬに接続されている。書き込み終了検出部３０は、ノードＳＮ０、ＳＮ１のうち、書き込みデータに応じて選択した接続ノードの電圧を継続して監視する。書き込み終了検出部３０は、ノードＳＮ０、ＳＮ１のうち選択したノードの電圧が閾値条件を満たすと、データの書き込みが終了したことを検出する。具体的には、ノードＳＮ０、ＳＮ１の電圧が、閾値を下回る状態から上回る状態に変化すると、又は閾値を上回る状態から下回る状態に変化すると、書き込み終了検出部３０は、データの書き込みが終了したことを検出する。以下、ノードＳＮ０、ＳＮ１の閾値を電圧Ｖｔｈ０、Ｖｔｈ１とする。接続ノードＳＮ０の電圧Ｖ０、接続ノードＳＮ１の電圧Ｖ１は、それぞれＭＴＪ素子Ｍの一端の電圧を表す。書き込み終了検出部３０は、ノードＳＮ０の電圧Ｖ０が閾値Ｖｔｈ０を下回ると、書き込みデータＤ「０」の書き込みの終了を検出する。また、書き込み終了検出部３０は、ノードＳＮ１の電圧Ｖ１が閾値Ｖｔｈ１を上回ると、書き込みデータＤ「１」の書き込みの終了を検出する。
　書き込み終了検出部３０は、書き込みデータＤの書き込みの終了を検出すると、書き込みの終了を示すハイレベルの書き込み終了信号ＤＯＮＥを書き込み制御部１０に供給する。書き込み終了検出部３０は、演算処理回路１００から供給されるデータＤを表す信号により、次のデータの書き込みが開始されたことを検出すると、ハイレベルの書き込み終了信号１０の供給を停止する。一方、書き込み終了検出部３０は、ノードＳＮ０の電圧Ｖ０が閾値Ｖｔｈ０を上回っている場合、または、ノードＳＮ１の電圧Ｖ１が閾値Ｖｔｈ１を下回っている場合には、ロウレベルの書き込み終了信号ＤＯＮＥを書き込み制御部１０に供給する。
　次に、図３を参照して、書き込み制御部１０の回路構成を説明する。
　書き込み制御部１０は、制御信号供給部１１と、駆動信号供給部１２とを備える。
　制御信号供給部１１は、演算処理回路１００から供給されたイネーブルバー信号／ＥＮと、書き込み終了検出部３０から供給された書き込み終了信号ＤＯＮＥとに応じて、データの書き込みの可否を示すハイレベルまたはロウレベルの書き込み制御信号ＷＣを駆動信号供給部１２に供給する。
　制御信号供給部１１は、ＰチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor field-effect transistor）１１１と、ＮチャネルＭＯＳＦＥＴ１１２、１１３とを備える。
　ＰチャネルＭＯＳＦＥＴ１１１の、ソースは電源線ＶＤＤを介して電源に、ドレインはＮチャネルＭＯＳＦＥＴ１１２のドレインに、ゲートは信号線を介して演算処理回路１００に接続されている。ゲートには演算処理回路１００からイネーブルバー信号／ＥＮが入力される。
　ＮチャネルＭＯＳＦＥＴ１１２の、ドレインはＰチャネルＭＯＳＦＥＴ１１１のドレインに、ソースはＮチャネルＭＯＳＦＥＴ１１３のドレインに、ゲートは信号線を介して書き込み終了検出部３０に接続されている。ゲートには書き込み終了検出部３０から書き込み終了信号ＤＯＮＥが入力される。
　ＮチャネルＭＯＳＦＥＴ１１３の、ドレインはＮチャネルＭＯＳＦＥＴ１１２のソースに、ソースは接地線ＧＮＤに、ゲートは信号線を介して演算処理回路に接続されている。ゲートには演算処理回路１００からイネーブルバー信号／ＥＮが入力される。
　ノード１１４は、ＰチャネルＭＯＳＦＥＴ１１１とＮチャネルＭＯＳＦＥＴ１１２の接続点である。ノード１１４は、信号線を介して駆動信号供給部１２のインバータ１２１に接続されている。ノード１１４の電位に応じたハイレベルまたはロウレベルの書き込み制御信号ＷＣが駆動信号供給部１２に供給される。
　演算処理回路１００が、ロウレベルのイネーブルバー信号／ＥＮを出力すると、ＰチャネルＭＯＳＦＥＴ１１１はオン、ＮチャネルＭＯＳＦＥＴ１１３はオフの状態になる。ロウレベルのイネーブルバー信号／ＥＮは、ＭＴＪ素子Ｍへのデータの書き込みを開始するための信号である。
　また、書き込み終了検出部３０が、ハイレベルの書き込み終了信号ＤＯＮＥを出力すると、ＮチャネルＭＯＳＦＥＴ１１２はオンの状態になる。書き込み終了検出部３０は、データの書き込みの終了を検出してから、当該データと異なるデータの書き込みの開始を検出するまでの間、ハイレベルの書き込み終了信号ＤＯＮＥを出力する。具体的には、書き込み終了検出部３０は、データ「０」の書き込みの終了を検出してから、データ「１」の書き込みの開始を検出するまでの間、及び、データ「１」の書き込みの終了を検出してから、データ「０」の書き込みの開始を検出するまでの間、ハイレベルの書き込み終了信号ＤＯＮＥを出力する。
　ＰチャネルＭＯＳＦＥＴ１１１，ＮチャネルＭＯＳＦＥＴ１１２がオン、ＮチャネルＭＯＳＦＥＴ１１３がオフの状態であるときを以下、初期化状態という。初期化状態のとき、電源線ＶＤＤを介して印加される電源電圧によってＰチャネルＭＯＳＦＥＴ１１１とＮチャネルＭＯＳＦＥＴ１１３との間の領域（ノード１１４）には電荷が蓄えられる。ノード１１４に蓄えられた電荷によってハイレベルの書き込み制御信号ＷＣが駆動信号供給部１２に供給される。
　また、書き込み終了検出部３０が、ロウレベルの書き込み終了信号ＤＯＮＥを出力すると、ＮチャネルＭＯＳＦＥＴ１１２はオフの状態になる。ロウレベルの書き込み終了信号ＤＯＮＥは、書き込みデータＤの書き込みが開始されてからＭＴＪ素子Ｍの抵抗状態が変化するまでの間、書き込み終了検出部３０から供給される。
　ＰチャネルＭＯＳＦＥＴ１１１がオン、ＮチャネルＭＯＳＦＥＴ１１２、ＮチャネルＭＯＳＦＥＴ１１３がオフの状態であるとき、電源線ＶＤＤを介して印加される電源電圧によってＰチャネルＭＯＳＦＥＴ１１１とＮチャネルＭＯＳＦＥＴ１１２との間の領域（ノード１１４）には電荷が蓄えられる。ノード１１４に蓄えられた電荷によってハイレベルの書き込み制御信号ＷＣが駆動信号供給部１２に供給される。
　また、演算処理回路１００がハイレベルのイネーブルバー信号／ＥＮを出力すると、ＰチャネルＭＯＳＦＥＴ１１１はオフ、ＮチャネルＭＯＳＦＥＴ１１３はオンの状態になる。書き込み制御信号供給部１１は、この状態で、ハイレベルの書き込み終了信号ＤＯＮＥが書き込み終了検出部３０から供給されるのを待機し、ハイレベルの書き込み終了信号ＤＯＮＥが供給されたときに即座にＭＴＪ素子Ｍへの書き込みを停止するための準備をする。演算処理回路１００は、ロウレベルのイネーブルバー信号／ＥＮの出力を開始してから所定の期間（ＭＴＪ素子Ｍの抵抗状態が変化するまでの時間よりも十分短い時間、例えば数ナノ秒)、ハイレベルのイネーブルバー信号／ＥＮの出力を継続する。所定の期間が経過すると、演算処理回路１００は、ロウレベルのイネーブルバー信号／ＥＮの出力を停止し、ハイレベルのイネーブルバー信号／ＥＮの出力を開始する。図５（ｄ）に示す例では、ロウレベルのイネーブルバー信号／ＥＮは、時間ｔ１から時間ｔ１’の期間、時間ｔ４から時間ｔ４’の期間、出力されている。
　ＰチャネルＭＯＳＦＥＴ１１１とＮチャネルＭＯＳＦＥＴ１１２がオフ、ＮチャネルＭＯＳＦＥＴ１１３がオンの状態であるとき、ノード１１４に蓄えられた電荷によってハイレベルの書き込み制御信号ＷＣが駆動信号供給部１２に供給される。
　ＰチャネルＭＯＳＦＥＴ１１１がオフ、ＮチャネルＭＯＳＦＥＴ１１２とＮチャネルＭＯＳＦＥＴ１１３がオンの状態であるとき、ＰチャネルＭＯＳＦＥＴ１１１ＮチャネルＭＯＳＦＥＴ１１２との間の領域（ノード１１４）に蓄えられた電荷は接地線ＧＮＤに放電される。従って、ロウレベルの書き込み制御信号ＷＣが駆動信号供給部１２に供給される。
　駆動信号供給部１２は、演算処理回路１００から供給された書き込みデータＤを表す信号と、制御信号供給部１１から供給された書き込み制御信号ＷＣと、に応じた書き込み駆動信号ＷＲを書き込み駆動部２０に出力する。
　駆動信号供給部１２は、ハイレベルの書き込み制御信号ＷＣが供給されている間、有効な書き込み駆動信号ＷＲを書き込み駆動部２０に出力する。具体的には、駆動信号供給部１２は、書き込みデータＤに応じて、書き込み駆動信号ＷＲ０及び／ＷＲ０、又は、書き込み駆動信号ＷＲ１及び／ＷＲ１、の一方をアクティブレベルとし、他方を非アクティブレベルとする。
　また、駆動信号供給部１２は、ロウレベルの書き込み制御信号ＷＣが供給されている間は、書き込みデータＤが「０」及び「１」のいずれであっても、非アクティブレベルの書き込み駆動信号ＷＲを書き込み駆動部２０に出力する。
　駆動信号供給部１２は、インバータ１２１、１２２、１２５、１２６と、ＮＯＲゲート１２３、１２４とを備える。
　駆動信号供給部１２は、書き込みデータＤが「１」であり、ハイレベルの書き込み制御信号ＷＣが供給されている場合、インバータ１２１、１２２、１２５と、ＮＯＲゲート１２３とによって、ハイレベルの書き込み駆動信号ＷＲ１及びロウレベルの書き込み駆動信号／ＷＲ１を書き込み駆動部２０に供給する。なお、書き込み駆動信号ＷＲ０はロウレベル、書き込み駆動信号／ＷＲ０はハイレベルである。
　また、駆動信号供給部１２は、書き込みデータＤが「０」であり、ハイレベルの書き込み制御信号ＷＣが供給されている場合、インバータ１２１、１２６と、ＮＯＲゲート１２４とによって、ハイレベルの書き込み駆動信号ＷＲ０及びロウレベルの書き込み駆動信号／ＷＲ０を書き込み駆動部２０に供給する。なお、書き込み駆動信号ＷＲ１はロウレベル、書き込み駆動信号／ＷＲ１はハイレベルである。
　次に、図４を参照して、書き込み駆動部２０及び書き込み終了検出部３０の回路構成を説明する。
　書き込み駆動部２０は、ビットライン駆動部２１と、ビットラインバー駆動部２２とを備える。
　ビットライン駆動部２１はビットラインＢＬに接続されている。ビットラインバー駆動部２２はビットラインバー／ＢＬに接続されている。また、ビットライン駆動部２１及びビットラインバー駆動部２２は、信号線で書き込み制御部１０に接続されている。ビットライン駆動部２１及びビットラインバー駆動部２２は、書き込み制御部１０から供給された書き込み駆動信号ＷＲの信号レベルに基づいてＭＴＪ素子Ｍに書き込み電流Ｉを流す。
　ビットライン駆動部２１は、ＰチャネルＭＯＳＦＥＴ２１１と、ＮチャネルＭＯＳＦＥＴ２１２とを備える。
　ＰチャネルＭＯＳＦＥＴ２１１の、ソースが電源線ＶＤＤを介して電源に、ドレインがビットラインＢＬに、ゲートが信号線を介して書き込み制御部１０に接続されている。ゲートには書き込み制御部１０から書き込み駆動信号／ＷＲ０が入力される。
　ＮチャネルＭＯＳＦＥＴ２１２の、ソースが接地線ＧＮＤに、ドレインがビットラインＢＬに、ゲートが信号線を介して書き込み制御部１０に接続されている。ゲートには書き込み制御部１０から書き込み駆動信号ＷＲ１が入力される。
　ビットラインバー駆動部２２は、ＮチャネルＭＯＳＦＥＴ２２１と、ＰチャネルＭＯＳＦＥＴ２２２とを備える。
　ＮチャネルＭＯＳＦＥＴ２２１の、ソースが接地線ＧＮＤに、ドレインがビットラインバー／ＢＬに、ゲートが信号線を介して書き込み制御部１０に接続されている。ゲートには書き込み制御部１０から書き込み駆動信号ＷＲ０が入力される。
　ＰチャネルＭＯＳＦＥＴ２２２の、ソースが電源線ＶＤＤを介して電源に、ドレインがビットラインバー／ＢＬに、ゲートが信号線を介して描き込み制御部１０に接続されている。ゲートには書き込み制御部１０から書き込み駆動信号／ＷＲ１が入力される。
　書き込み制御部１０が、ロウレベルの書き込み駆動信号／ＷＲ０、ハイレベルの書き込み駆動信号ＷＲ０を出力すると、ＰチャネルＭＯＳＦＥＴ２１１及びＮチャネルＭＯＳＦＥＴ２２１はオンの状態となる。これにより、電源線ＶＤＤから、ＰチャネルＭＯＳＦＥＴ２１１、ビットラインＢＬ、ＭＴＪ素子Ｍ、ビットラインバー／ＢＬ、ＮチャネルＭＯＳＦＥＴ２２１、接地線ＧＮＤの順に書き込み電流Ｉ（順方向電流）が流れる。このように、書き込みデータＤ「０」がＭＴＪ素子Ｍに書き込まれる。
　また、書き込み制御部１０が、ハイレベルの書き込み駆動信号ＷＲ１、ロウレベルの書き込み駆動信号／ＷＲ１を出力すると、ＮチャネルＭＯＳＦＥＴ２１２及びＰチャネルＭＯＳＦＥＴ２２２はオンの状態となる。これにより、電源線ＶＤＤから、ＰチャネルＭＯＳＦＥＴ２２２、ビットラインバー／ＢＬ、ＭＴＪ素子Ｍ、ビットラインＢＬ、ＮチャネルＭＯＳＦＥＴ２１２、接地線ＧＮＤの順に書き込み電流Ｉ（逆方向電流）が流れる。このように、書き込みデータＤ「１」がＭＴＪ素子Ｍに書き込まれる。
　書き込み制御部１０が、ハイレベルの書き込み駆動信号／ＷＲ０、ロウレベルの書き込み駆動信号ＷＲ０、ロウレベルの書き込み駆動信号ＷＲ１、ハイレベルの書き込み駆動信号／ＷＲ１を出力すると、ＰチャネルＭＯＳＦＥＴ２１１及びＮチャネルＭＯＳＦＥＴ２２１、ＮチャネルＭＯＳＦＥＴ２１２及びＰチャネルＭＯＳＦＥＴ２２２はオフの状態となる。この場合にはＭＴＪ素子Ｍに書き込み電流Ｉは流れない。
　書き込み終了検出部３０は、書き込みデータＤに応じて、ノードＳＮ０又はＳＮ１のいずれかを選択し、選択したノードの電圧に基づいてデータの書き込みの終了を検出する。そして、書き込み終了検出部３０は、書き込み終了信号ＤＯＮＥを書き込み制御部１０に出力する。
　書き込み終了検出部３０は、インバータ３１、３２、３３、３４と、マルチプレクサ３５と、ＸＮＯＲゲート３６とを備える。
　インバータ３１、３２と、インバータ３３、３４は、それぞれバッファとして機能する。
　図５を参照する。ＭＴＪ素子Ｍにデータを書き込んだときのノードＳＮ０、ＳＮ１の電圧の変化を説明する。ここでは、あらかじめＭＴＪ素子Ｍに「１」が記憶されているものとする。
　まず、図５（ｆ）に示すように、時間ｔ１から時間ｔ２の間、ＭＴＪ素子に「０」を書き込むための書き込み電流Ｉを流した。電流閾値以上の書き込み電流ＩがＭＴＪ素子Ｍに流れることで、ＭＴＪ素子の抵抗状態が変化し、図５（ａ）に示すように、時間ｔ２で、ＭＴＪ素子Ｍの抵抗値が低くなっている。つまり、ＭＴＪ素子Ｍへの「０」の書き込みが終了した。
　図５（ｂ）及び（ｃ）に示すように、ノードＳＮ０の電圧Ｖ０、ノードＳＮ１の電圧Ｖ１は、時間ｔ２において、ＭＴＪ素子Ｍが高抵抗状態から低抵抗状態に変化すると、下がる。このときの電圧の変化の度合は、ノードＳＮ０の電圧Ｖ０の方がノードＳＮ１の電圧Ｖ１よりも大きい。
　つぎに、図５（ｆ）に示すように、時間ｔ４から時間ｔ５の間、ＭＴＪ素子に「１」を書き込むための書き込み電流Ｉを流した。図５（ａ）に示すように、時間ｔ５で、ＭＴＪ素子Ｍの抵抗値が高くなっている。つまり、ＭＴＪ素子Ｍへの「１」の書き込みが終了した。
　図５（ｂ）及び（ｃ）に示すように、ノードＳＮ１の電圧Ｖ１、ノードＳＮ０の電圧Ｖ０は、時間ｔ５において、ＭＴＪ素子Ｍが低抵抗状態から高抵抗状態に変化すると、上がる。なお、このときの電圧の変化の度合は、ノードＳＮ１の電圧Ｖ１の方がノードＳＮ０の電圧Ｖ０よりも大きい。
　また、ＭＴＪ素子Ｍが高抵抗状態から低抵抗状態に変化するときの電圧Ｖ０の最小値は、ＭＴＪ素子Ｍが低抵抗状態から高抵抗状態に変化するときの電圧Ｖ０の最大値よりも大きい。また、ＭＴＪ素子Ｍが低抵抗状態から高抵抗状態に変化するときの電圧Ｖ１の最小値は、ＭＴＪ素子Ｍが高抵抗状態から低抵抗状態に変化するときの電圧Ｖ１の最大値よりも大きい。
　これらの事象に基づき、インバータ３１には書き込みデータ「０」の書き込み終了を検出するための閾値Ｖｔｈ０が設定される。インバータ３３には書き込みデータ「１」の書き込み終了を検出するための閾値Ｖｔｈ１が設定される。
　例えば図６に示すように、インバータ３１がＣＭＯＳ（Complementary MOS：相補型MOS）から構成された場合、ＰチャネルＭＯＳＦＥＴ３１ａ及びＮチャネルＭＯＳＦＥＴ３１ｂのサイズ（ゲート幅、ゲート長）、または、ＰチャネルＭＯＳＦＥＴ３１ａ及びＮチャネルＭＯＳＦＥＴ３１ｂに添加される不純物の濃度を調整することにより、以下の式に示されるような閾値Ｖｔｈ０がインバータ３１に設定される。
　Ｖ０ｐ＜Ｖｔｈ０＜Ｖ０ａｐ
　Ｖ０ａｐ：ＭＴＪ素子Ｍが高抵抗状態のときのノードＳＮ０の電圧
　Ｖ０ｐ：ＭＴＪ素子Ｍが低抵抗状態のときのノードＳＮ０の電圧
　インバータ３３には、以下の式に示されるような閾値Ｖｔｈ１が設定される。
　Ｖ１ｐ＜Ｖｔｈ１＜Ｖ１ａｐ
　Ｖ１ａｐ：ＭＴＪ素子Ｍが高抵抗状態のときのノードＳＮ１の電圧
　Ｖ１ｐ：ＭＴＪ素子Ｍが低抵抗状態のときのノードＳＮ１の電圧
　具体的には、閾値Ｖｔｈ０、Ｖｔｈ１は、以下の式に示されるような値とする。
　Ｖｔｈ０＝(Ｖ０ａｐ＋Ｖ０ｐ）／２
　Ｖｔｈ１＝(Ｖ１ａｐ＋Ｖ１ｐ）／２
　図４を参照する。ビットラインＢＬの電圧Ｖ０（ノードＳＮ０の電圧）が閾値Ｖｔｈ０より大きい場合、インバータ３１、３２を介して、マルチプレクサ３５にハイレベルの信号が供給される。一方、ビットラインＢＬの電圧Ｖ０が閾値Ｖｔｈ０より小さい場合、マルチプレクサ３５には、ロウレベルの信号が供給される。
　また、ビットラインＢＬの電圧Ｖ１（ノードＳＮ１の電圧）が閾値Ｖｔｈ１より小さい場合、インバータ３３、３４を介して、マルチプレクサ３５にロウレベルの信号が供給される。一方、ビットラインＢＬの電圧Ｖ１が閾値Ｖｔｈ１より大きい場合、マルチプレクサ３５には、ハイレベルの信号が供給される。
　マルチプレクサ３５には、インバータ３２及びインバータ３４の出力信号、演算処理回路１００から供給された書き込みデータＤを表す信号が入力される。マルチプレクサ３５は、インバータ３２とインバータ３４の出力信号のうち、書き込みデータＤに対応する信号を選択してＸＮＯＲゲート３６に供給する。例えば、書き込みデータＤが「０」の場合、マルチプレクサ３５は、インバータ３２の出力信号をＸＮＯＲゲート３６に供給する。書き込みデータＤが「１」の場合、マルチプレクサ３５は、インバータ３４の出力信号をＸＮＯＲゲート３６に供給する。
　ＸＮＯＲゲート３６は、演算処理回路１００から供給された書き込みデータＤを表す信号とマルチプレクサ３５の出力信号とを入力とするＸＮＯＲ（否定排他的論理和）を、書き込み終了信号ＤＯＮＥとして出力する。
　書き込みデータＤが「０」（信号レベルはロウレベル）で、ノードＳＮ０の電圧Ｖ０が閾値Ｖｔｈ０を上回っていると、マルチプレクサ３５はハイレベルの信号を出力する。この場合、ＸＮＯＲゲート３６は、ロウレベルの書き込み終了信号ＤＯＮＥを出力する。
　書き込みデータＤが「０」（信号レベルはロウレベル）で、ノードＳＮ０の電圧Ｖ０が閾値Ｖｔｈ０を下回っていると、マルチプレクサ３５はロウレベルの信号を出力する。この場合、ＸＮＯＲゲート３６は、ハイレベルの書き込み終了信号ＤＯＮＥを出力する。
　また、書き込みデータＤが「１」（信号レベルはハイレベル）で、ノードＳＮ１の電圧Ｖ１が閾値Ｖｔｈ１を下回っていると、マルチプレクサ３５はロウレベルの信号を出力する。この場合、ＸＮＯＲゲート３６は、ロウレベルの書き込み終了信号ＤＯＮＥを出力する。
　書き込みデータＤが「１」（信号レベルはハイレベル）で、ノードＳＮ１の電圧Ｖ１が閾値Ｖｔｈ１を上回っていると、マルチプレクサ３５はハイレベルの信号を出力する。この場合、ＸＮＯＲゲート３６は、ハイレベルの書き込み終了信号ＤＯＮＥを出力する。
　このようにして、書き込み終了検出部３０から出力された書き込み終了信号ＤＯＮＥが、書き込み制御部１０に供給される。
　以上のように構成されたデータ書き込み装置１は、演算処理回路１００から受け取った書き込みデータＤ及びイネーブルバー信号／ＥＮに基づいて、ＭＴＪ素子Ｍにデータ「０」または「１」を書き込む。
　以下、図７から図９を参照して、データ書き込み装置１の書き込み動作を説明する。ここでは、データ「１」が記憶されているＭＴＪ素子Ｍ、即ち、高抵抗状態のＭＴＪ素子Ｍに、書き込みデータＤ「０」を書き込む例を説明する。
　図７を参照する。演算処理回路１００はロウレベルのイネーブルバー信号／ＥＮを所定の期間出力する（データの書き込みの要求）。ロウレベルのイネーブルバー信号／ＥＮにより、制御信号供給部１１のＰチャネルＭＯＳＦＥＴ１１１はオン、ＮチャネルＭＯＳＦＥＴ１１３はオフの状態になる。書き込み終了検出部３０は、一つ前のデータの書き込みの終了を検出してからハイレベルの書き込み終了信号ＤＯＮＥを出力している。このため、ＮチャネルＭＯＳＦＥＴ１１２はオンの状態を維持している。つまり、演算処理回路１００からのロウレベルのイネーブルバー信号／ＥＮの供給により、初期化状態（ＰチャネルＭＯＳＦＥＴ１１１とＮチャネルＭＯＳＦＥＴ１１２がオン、ＮチャネルＭＯＳＦＥＴ１１３がオフ）となる。初期化状態では、電源線ＶＤＤの電圧によってＰチャネルＭＯＳＦＥＴ１１１とＮチャネルＭＯＳＦＥＴ１１３との間の領域（ノード１４４）に電荷が蓄えられる。従って、ノード１１４に蓄えられた電荷によって、ハイレベルの書き込み制御信号ＷＣが駆動信号供給部１２に供給される。
　さらに、駆動信号供給部１２には、演算処理回路１００から供給された書き込みデータ「０」を表す信号（ロウレベル）が入力される。駆動信号供給部１２は、ハイレベルの書き込み制御信号ＷＣと書き込みデータ「０」を表す信号とが供給されると、ハイレベルの書き込み駆動信号ＷＲ０及びロウレベルの書き込み駆動信号／ＷＲ０（アクティブレベルの書き込み駆動信号ＷＲ）を書き込み駆動部２０に供給する。なお、書き込み駆動信号ＷＲ１はロウレベル、書き込み駆動信号／ＷＲ１はハイレベルである。
　従って、図８に示すように、ビットライン駆動部２１のＰチャネルＭＯＳＦＥＴ２１１と、ビットラインバー駆動部２２のＮチャネルＭＯＳＦＥＴ２２１はオンの状態となる。即ち、破線矢印で示す、電源線ＶＤＤ、ＰチャネルＭＯＳＦＥＴ２１１、ビットラインＢＬ、ＭＴＪ素子Ｍ、ビットラインバー／ＢＬ、ＮチャネルＭＯＳＦＥＴ２２１から形成される電流パスに書き込み電流Ｉ（順方向電流）が流れる。
　また、このときのノードＳＮ０の電圧Ｖ０はインバータ３１の閾値Ｖｔｈ０よりも大きい。この場合、ＸＮＯＲゲート３６には、演算処理回路１００から供給された書き込みデータＤ「０」を表す信号（ロウレベル）と、マルチプレクサ３５から供給されたハイレベルの信号とが入力され、ＸＮＯＲゲート３６はロウレベルの書き込み終了信号ＤＯＮＥを出力する。つまり、高抵抗状態の（データ「１」が記憶されている）ＭＴＪ素子Ｍに書き込みデータ「０」の書き込みが開始されたとき、書き込み終了検出部３０は、書き込み制御部１０にロウレベルの書き込み終了信号ＤＯＮＥの供給を開始する。図５（ｄ）及び（ｅ）に示すように、イネーブルバー信号／ＥＮがロウレベルとなって書き込みデータの書き込みを開始した直後、書き込み終了信号ＤＯＮＥはロウレベルとなる。
　図７を参照する。ロウレベルの書き込み終了信号ＤＯＮＥの供給により、制御信号供給部１１のＮチャネルＭＯＳＦＥＴ１１２はオフの状態になる。一方、ＰチャネルＭＯＳＦＥＴ１１１はオン、ＮチャネルＭＯＳＦＥＴ１１３はオフの状態を維持する。このときも、ノード１１４に蓄えられた電荷によって、ハイレベルの書き込み制御信号ＷＣが駆動信号供給部１２に供給され続けている。そして、駆動信号供給部１２は、ハイレベルの書き込み駆動信号ＷＲ０及びロウレベルの書き込み駆動信号／ＷＲ０、ロウレベルの書き込み駆動信号ＷＲ１及びハイレベルの書き込み駆動信号／ＷＲ１を書き込み駆動部２０に供給している。つまり、書き込み制御部１０は、ロウレベルの書き込み終了信号ＤＯＮＥを書き込み終了検出部３０から受け取ったときも、引き続き、書き込み駆動部２０にアクティブレベルの書き込み駆動信号ＷＲを供給する。
　演算処理回路１００は、ローレベルのイネーブルバー信号／ＥＮの供給を開始してから、所定の期間が経過すると、ローレベルのイネーブルバー信号／ＥＮの供給を停止する。そして、演算処理回路１００は、ハイレベルのイネーブルバー信号の供給を開始する。ハイレベルのイネーブルバー信号／ＥＮの供給により、ＰチャネルＭＯＳＦＥＴ１１１はオフ、ＮチャネルＭＯＳＦＥＴ１１３はオンの状態となる。一方、ＮチャネルＭＯＳＦＥＴ１１２はオフの状態を維持する。このときも、ノード１１４に蓄えられた電荷によって、ハイレベルの書き込み制御信号ＷＣが駆動信号供給部１２に供給され続けている。そして、駆動信号供給部１２は、ハイレベルの書き込み駆動信号ＷＲ０及びロウレベルの書き込み駆動信号／ＷＲ０、ロウレベルの書き込み駆動信号ＷＲ１及びハイレベルの書き込み駆動信号／ＷＲ１を書き込み駆動部２０に供給する。つまり、書き込み制御部１０は、ハイレベルのイネーブルバー信号／ＥＮを演算処理回路１００から受け取ったときも、引き続き、書き込み駆動部２０にアクティブレベルの書き込み駆動信号ＷＲを供給する。
　そして、図８に示した高抵抗状態であるＭＴＪ素子Ｍのフリー層ＭＦからピン層ＭＰの方向に電流閾値以上の書き込み電流Ｉが流れると、ＭＴＪ素子Ｍは、図２（ｂ）に示したように低抵抗状態にスイッチする。このとき、図５（ａ）及び（ｂ）に示したように、ノードＳＮ０の電圧Ｖ０はインバータ３１の閾値Ｖｔｈ０よりも小さくなる。この場合、ＸＮＯＲゲート３６には、演算処理回路１００から供給された書き込みデータＤ「０」を表す信号（ロウレベル）と、マルチプレクサ３５から供給されたロウレベルの信号が入力される。よって、ＸＮＯＲゲート３６はハイレベルの書き込み終了信号ＤＯＮＥを出力する。つまり、ＭＴＪ素子Ｍが高抵抗状態から低抵抗状態に変化したときに、書き込み終了検出部３０は、書き込み制御部１０にハイレベルの書き込み終了信号ＤＯＮＥの供給を開始する。
　図９を参照する。ハイレベルの書き込み終了信号ＤＯＮＥの供給により、ＮチャネルＭＯＳＦＥＴ１１２はオンの状態になる。このとき、ＰチャネルＭＯＳＦＥＴ１１１がオフ、ＮチャネルＭＯＳＦＥＴ１１２とＮチャネルＭＯＳＦＥＴ１１３がオンの状態となり、ＰチャネルＭＯＳＦＥＴ１１１とＮチャネルＭＯＳＦＥＴ１１２との間の領域（ノード１４４）に蓄えられた電荷は接地線ＧＮＤに放電される。
　このため、制御信号供給部１１から駆動信号供給部１２に供給される書き込み制御信号ＷＣはロウレベルとなる。従って、書き込み駆動信号ＷＲ０はロウレベル、書き込み駆動信号／ＷＲ０はハイレベルとなる。つまり、図５（ｅ）及び（ｆ）に示すように、書き込み制御部１０は、ハイレベルの書き込み終了信号ＤＯＮＥを受け取ったときに、書き込み駆動部２０に書き込み電流Ｉの供給を停止させる。以上により、ＭＴＪ素子Ｍへの書き込みデータＤ「０」の書き込みが終了する。
　次に、図１０から図１２を参照して、データ「０」が記憶されているＭＴＪ素子Ｍ、即ち、低抵抗状態であるＭＴＪ素子Ｍに、書き込みデータＤ「１」を書き込む場合のデータ書き込み装置１の動作を説明する。書き込み電流Ｉの方向は、書き込みデータＤ「１」を書き込む場合と書き込みデータＤ「０」を書き込む場合とで向きが逆である。しかし、基本的な書き込み動作は上述の例と同様である。
　図１０を参照する。書き込みデータＤ「０」を書き込むときと同様に、演算処理回路１００は、ロウレベルのイネーブルバー信号／ＥＮを所定の期間出力する（データの書き込みの要求）。従って、ＰチャネルＭＯＳＦＥＴ１１１はオン、ＮチャネルＭＯＳＦＥＴ１１２はオン、及びＮチャネルＭＯＳＦＥＴ１１３はオフ（初期化状態）となる。そして、ノード１１４に蓄えられた電荷によってハイレベルの書き込み制御信号ＷＣが駆動信号供給部１２に供給される。
　さらに、駆動信号供給部１２には、演算処理回路１００から供給された書き込みデータＤ「１」を表す信号（ハイレベル）が入力される。駆動信号供給部１２は、ハイレベルの書き込み制御信号ＷＣと書き込みデータＤ「１」を表す信号の供給により、ハイレベルの書き込み駆動信号ＷＲ１及びロウレベルの書き込み駆動信号／ＷＲ１（アクティブレベルの書き込み駆動信号ＷＲ）を書き込み駆動部２０に供給する。なお、駆動信号ＷＲ０はローレベル、書き込み駆動信号／ＷＲ０はハイレベルである。
　従って、図１１に示す破線矢印で示す、電源線ＶＤＤから、ＰチャネルＭＯＳＦＥＴ２２２、ビットラインバー／ＢＬ、ＭＴＪ素子Ｍ、ビットラインＢＬ、ＮチャネルＭＯＳＦＥＴ２１２の順に書き込み電流Ｉ（逆方向電流）が流れる。
　また、このときのノードＳＮ１の電圧Ｖ１はインバータ３３の閾値Ｖｔｈ１よりも小さい。この場合、ＸＮＯＲゲート３６はロウレベルの書き込み終了信号ＤＯＮＥの出力を開始する。つまり、低抵抗状態の（データ「０」が記憶されている）ＭＴＪ素子Ｍに書き込みデータ「１」の書き込みが開始されたとき、書き込み終了検出部３０は、書き込み制御部１０にロウレベルの書き込み終了信号ＤＯＮＥの出力を開始する。
　図１０を参照する。書き込み終了検出部３０からロウレベルの書き込み終了信号ＤＯＮＥが入力されると、制御信号供給部１１のＮチャネルＭＯＳＦＥＴ１１２はオフの状態になる。一方、ＰチャネルＭＯＳＦＥＴ１１１はオン、ＭチャネルＭＯＳＦＥＴ１１３はオフの状態を維持する。このときも、書き込み制御部１０は、引き続き、アクティブレベルの書き込み駆動信号ＷＲを書き込み駆動部２０に供給する。
　演算処理回路１００は、ローレベルのイネーブルバー信号／ＥＮの供給を開始してから、所定の期間が経過すると、ローレベルのイネーブルバー信号／ＥＮの供給を停止する。そして、演算処理回路１００は、ハイレベルのイネーブルバー信号／ＥＮの供給を開始する。ハイレベルのイネーブルバー信号／ＥＮの供給により、ＰチャネルＭＯＳＦＥＴ１１１はオフ、ＮチャネルＭＯＳＦＥＴ１１３はオンの状態となる。一方、ＮチャネルＭＯＳＦＥＴ１１２は、オフの状態を維持する。このときも、書き込み制御部１０は、引き続き、書き込み駆動部２０にアクティブレベルの書き込み駆動信号ＷＲを供給する。
　そして、図１１に示した低抵抗状態であるＭＴＪ素子Ｍのピン層ＭＰからフリー層ＭＦの方向に電流閾値以上の書き込み電流Ｉが流れると、ＭＴＪ素子Ｍは、図２（ａ）に示したように高抵抗状態にスイッチする。このとき、図５（ａ）及び（ｃ）に示したように、ノードＳＮ１の電圧Ｖ１はインバータ３３の閾値Ｖｔｈ１よりも大きくなる。この場合、ＸＮＯＲゲート３６には、演算処理回路１００から供給された書き込みデータＤ「１」を表す信号（ハイレベル）と、マルチプレクサ３５から供給されたハイレベルの信号と、が入力され、ＸＮＯＲゲート３６はハイレベルの書き込み終了信号ＤＯＮＥを出力する。つまり、ＭＴＪ素子Ｍが低抵抗状態から高抵抗状態に変化したときに書き込み終了検出部３０は、書き込み制御部１０にハイレベルの書き込み終了信号ＤＯＮＥの供給を開始する。
　図１２を参照する。ハイレベルの書き込み終了信号ＤＯＮＥが書き込み制御部１０のＮチャネルＭＯＳＦＥＴ１１２のゲートに入力されると、ＮチャネルＭＯＳＦＥＴ１１２はオンの状態になる。このとき、ＰチャネルＭＯＳＦＥＴ１１１がオフ、ＮチャネルＭＯＳＦＥＴ１１２とＮチャネルＭＯＳＦＥＴ１１３がオンの状態となり、ＰチャネルＭＯＳＦＥＴ１１１とＮチャネルＭＯＳＦＥＴ１１２との間の領域（ノード１１４）に蓄えられた電荷は接地線ＧＮＤに放電される。
　図５（ｅ）及び（ｆ）に示したように、書き込み制御部１０は、ハイレベルの書き込み終了信号ＤＯＮＥを受け取ったときに、書き込み駆動部２０に書き込み電流Ｉの供給を停止させる。以上により、ＭＴＪ素子Ｍへの書き込みデータＤ「１」の書き込みが終了する。
　以上説明したように、本実施形態に係るデータ書き込み装置１は、書き込みデータＤに応じて、ビットラインＢＬ、ビットラインバー／ＢＬのノードＳＮ０、ＳＮ１のうちのいずれかのノードの電圧を連続的に監視する。監視対象のノードの電圧が閾値条件を満たすと、データ書き込み装置１は、ＭＴＪ素子ＭへのデータＤの書き込みの終了を検出する。このような構成により、高い書き込み終了検出マージンを有し、かつ単純な回路構成によりデータ書き込み時の電力消費を低減できる。
　上記実施形態では、ＭＴＪ素子Ｍに記憶されているデータと異なるデータの書き込みを行う場合を説明した。また、ＭＴＪ素子Ｍに記憶されているデータと同じデータの書き込みを行う場合には、書き込み制御部１０は演算処理回路１００からハイレベルのイネーブルバー信号／ＥＮを受け取ると、データの書き込みを終了する。
　ＭＴＪ素子Ｍに記憶されているデータが「０」である場合を具体的に説明する。書き込み駆動部２０によってＭＴＪ素子Ｍに書き込み電流Ｉが供給されると、書き込み終了検出部３０のＸＮＯＲゲート３６にはマルチプレクサ３５からロウレベルの信号が供給される。そのため、ＸＮＯＲゲート３６はハイレベルの書き込み終了信号ＤＯＮＥを出力する。つまり、演算処理回路１００からの要求に従って、ＭＴＪ素子Ｍに記憶されているデータと同じデータの書き込みを開始した場合には、書き込み終了検出部３０から書き込み制御部１０に供給される書き込み終了信号ＤＯＮＥの信号レベルはハイレベルのまま変化しない。そして、その後、演算処理回路１００から制御信号供給部１１にハイレベルのイネーブルバー信号／ＥＮが入力されると、ＰチャネルＭＯＳＦＥＴ１１１がオフ、ＮチャネルＭＯＳＦＥＴ１１２、ＮチャネルＭＯＳＦＥＴ１１３がオンの状態となる。これにより、制御信号供給部１１から駆動信号供給部１２に供給される書き込み制御信号ＷＣはロウレベルとなり、書き込み駆動部２０によるＭＴＪ素子Ｍへの書き込み電流Ｉの供給は停止する。このように、ＭＴＪ素子Ｍに記憶されているデータと同じデータの書き込みが行われた場合には、ＭＴＪ素子Ｍへの書き込み電流Ｉの供給を即座に停止できるので、無駄な電力消費を抑えることができる。さらに、所望の書込みデータに応じて自動的に電圧変化を検出するノードを切り替えるため、書込み電流の印加方向に関わらず高い書込み終了検出マージンを得ることが可能となる。
　なお、上記実施形態の書き込み終了検出部３０は、４つのインバータ３１、３２、３３、３４をそれぞれ２段ずつ備える。あるいは、書き込み終了検出部３０は、ノードＳＮ０、ＳＮ１の電圧Ｖ０、Ｖ１が閾値条件を満たしたことを検出する２つのバッファをそれぞれ備えてもよい。また、書き込み終了検出部３０は、ノードＳＮ０、ＳＮ１の電圧Ｖ０、Ｖ１が閾値条件を満たしたことを検出する４つ以上のインバータをそれぞれ複数段ずつ備えてもよい。
　また、書き込み終了検出部３０は、ノードＳＮ０の電圧Ｖ０が閾値Ｖｔｈ０を下回ったとき、または、ノードＳＮ１の電圧Ｖ１が閾値Ｖｔｈ１を上回ったとき（ノードＳＮ０、ＳＮ１の何れかが閾値条件を満たしたとき）にハイレベルの書き込み終了信号ＤＯＮＥを出力し、それ以外はロウレベルの書き込み終了信号ＤＯＮＥを出力するのであれば、書き込み終了検出部３０の回路構成は適宜に変更可能である。この場合、インバータ３１～３４、マルチプレクサ３５、ＸＮＯＲゲート３６を適宜に省略または他の構成に変更してもよい。また、この場合、演算処理回路１００は書き込み終了検出部３０への書き込みデータＤの供給をしなくてもよい。
　また、図１３に示すように、メモリセルＭＣは一対のＭＴＪ素子Ｍを備えてもよい。一対のＭＴＪ素子Ｍの抵抗状態は、相補的に設定されており、一方が高抵抗状態、他方が低抵抗状態である。一対のＭＴＪ素子Ｍの抵抗状態の組み合わせが、データＤ「１」又は「０」と対応付けられる。この場合も、データ書き込み装置１は、書き込みデータＤに応じてノードＳＮ０とＳＮ１の何れかの電圧を監視する。データ書き込み装置１は、書き込みデータＤに応じたノードの電圧が閾値条件を満たしたと判別すると、メモリセルＭＣ（一対のＭＴＪ素子Ｍ）へのデータの書き込みの終了を検出する。
　また、記憶回路が複数のメモリセルから構成される場合には、各メモリセルＭＣを選択するワードライン駆動部１１０をデータ書き込み装置１に備えることにより、各メモリセルＭＣについてデータの書き込みの終了を検出できる。
　図１４に、複数のメモリセルＭＣを有する記憶回路を示す。複数のメモリセルＭＣはマトリクス状に配置されており、書き込み駆動部２０及び書き込み終了検出部３０は、行毎に配置されている。各メモリセルＭＣにはメモリセルＭＣを個々に選択するためのワードラインＷＬＣと、複数のメモリセルＭＣをセクション毎に選択するためのワードラインＷＬＳとが接続されている。ワードライン駆動部１１０は、演算処理回路１００から書き込み対象のメモリセルＭＣの位置を示す情報（座標値等）を受け取る。ワードライン駆動部１１０は、受け取った位置を示す情報（座標値等）をデコードしてメモリセルＭＣの位置（行及び列）を特定する。ワードライン駆動部１１０は、特定したメモリセルＭＣの位置を基にメモリセルＭＣに接続されたワードラインＷＬＳ、ＷＬＣにアクティブレベルの信号を出力する。ワードライン駆動部１１０は、書き込み先のメモリセルＭＣに接続されたワードラインＷＬＳ、ＷＬＣをアクティブにすることでメモリセルＭＣを書き込み可能な状態にする。例えば、ワードライン駆動部１１０は、メモリセルＭＣ１の位置を特定した場合、メモリセルＭＣ１に接続されたワードラインＷＬＳ及びワードラインＷＬＣ１にアクティブレベルの信号を出力し、メモリセルＭＣ１を書き込み可能な状態にする。書き込み制御部１０は、特定したメモリセルＭＣの行に対応する書き込み駆動部２０にアクティブレベルの書き込み駆動信号を供給する。
　この状態で、書き込み駆動部２０は、上記実施形態と同様に、書き込み制御部１０から受け取ったアクティブレベルの書き込み駆動信号を基に、書き込みデータに対応する方向の書き込み電流を、ビットラインＢＬ、ビットラインバー／ＢＬに供給する。これにより、メモリセルＭＣ１のＭＴＪ素子Ｍに書き込み電流が流れ、ＭＴＪ素子Ｍに書き込みデータが書き込まれる。
　そして、書き込み駆動部２０と同じ行に配置された書き込み終了検出部３０では、書き込みデータ（例えばデータ「０」）に対応する接続ノード（ノードＳＮ０）の電圧が閾値（Ｖｔｈ０）を超えた場合にデータの書き込みが終了したことを検出し、ハイレベルの書き込み終了信号ＤＯＮＥを書き込み制御部１０に供給する。書き込み制御部１０は、書き込み終了検出部３０からハイレベルの書き込み終了信号ＤＯＮＥが供給された場合、書き込み駆動部２０に書き込み電流の供給を停止させる。これにより、メモリセルＭＣ１のＭＴＪ素子Ｍへのデータの書き込みが終了する。
　その他、書き込みデータを書き込む記憶素子は、ＭＴＪ素子に限定されず、ReRAM（Resistance Random Access Memory）等の抵抗変化型の記憶素子であればよい。
　以上、本発明は、上記実施形態の説明および図面によって限定されるものではなく、上記実施形態および図面に適宜変更等を加えることは可能である。
　本発明は、２０１４年３月２４日に出願された日本国特許出願２０１４－６０９０１号に基づく。本発明中に日本国特許出願２０１４－６０９０１号の明細書、特許請求、図面全体を参照として取り込むものとする。
　本発明によれば、抵抗変化型記憶素子へのデータ書き込みについて、高い書込み終了検出マージンを有し、かつ単純な回路構成によりデータ書き込み時の電力消費を低減できる。
　１　データ書き込み装置
　１０　書き込み制御部
　１１　制御信号供給部
　１２　駆動信号供給部
　１１１　ＰチャネルＭＯＳＦＥＴ
　１１２，１１３　ＮチャネルＭＯＳＦＥＴ
　１１４　ノード
　１２１，１２２，１２５，１２６　インバータ
　１２３，１２４　ＮＯＲゲート
　２０　書き込み駆動部
　２１　ビットライン駆動部
　２２　ビットラインバー駆動部
　２１１，２２２　ＰチャネルＭＯＳＦＥＴ
　２１２，２２１　ＮチャネルＭＯＳＦＥＴ
　３０　書き込み終了検出部
　３１，３２，３３，３４　インバータ
　３５　マルチプレクサ
　３６　ＸＮＯＲゲート
　ＭＣ　メモリセル
　Ｍ　ＭＴＪ素子
　ＭＦ　フリー層
　ＭＩ　絶縁層
　ＭＰ　ピン層
　ＢＬ　ビットライン
　／ＢＬ　ビットラインバー
　ＳＮ０，ＳＮ１　ノード
　ＤＯＮＥ　書き込み終了信号
　ＷＲ，ＷＲ０，／ＷＲ０，ＷＲ１，／ＷＲ１　書き込み駆動信号
　Ｄ　書き込みデータ
　／ＥＮ　イネーブルバー信号
　ＷＣ　書き込み制御信号
　Ｉ　書き込み電流

Claims (7)

  1. 　第１のＰＭＯＳトランジスタのドレイン端に第１のＮＭＯＳトランジスタのドレイン端が接続され、前記第１のＰＭＯＳトランジスタのドレイン端と前記第１のＮＭＯＳトランジスタのドレイン端とを接続する第１接続ノードに、抵抗変化型の記憶素子の一方の端が接続され、
    　第２のＮＭＯＳトランジスタのドレイン端に第２のＰＭＯＳトランジスタのドレイン端が接続され、前記第２のＰＭＯＳトランジスタのドレイン端と前記第２のＰＭＯＳトランジスタのドレイン端とを接続する第２接続ノードに前記記憶素子の他方の端が接続され、
    　書き込み対象のデータに応じ、前記第１のＰＭＯＳトランジスタと前記記憶素子と前記第２のＮＭＯＳトランジスタを含む電流路、または、前記第２のＰＭＯＳトランジスタと前記記憶素子と前記第１のＮＭＯＳトランジスタとを含む電流路に電流を流し、前記記憶素子にデータを書き込む書き込み手段と、
    　前記記憶素子へのデータの書き込みを開始してから、書き込み対象のデータに応じ、前記第１接続ノード、または、前記第２接続ノードの電圧を監視し、この一端の電圧を基に前記データの書き込みが終了したことを検出し、前記データの書き込みが終了したことを表す書き込み終了信号を供給する書き込み終了検出手段と、
    　前記書き込み終了検出手段によって供給された前記書き込み終了信号に応答して、前記書き込み手段による前記記憶素子への前記データの書き込みを停止させる書き込み制御手段と、を備える、
    　ことを特徴とする抵抗変化型記憶素子のデータ書き込み装置。
  2. 　前記書き込み終了検出手段は、前記記憶素子の一端の電圧が予め設定された閾値を上回ったとき、あるいは下回ったときに前記書き込み終了信号を供給する、
    　ことを特徴とする請求項１に記載の抵抗変化型記憶素子のデータ書き込み装置。
  3. 　前記書き込み終了検出手段は、インバータを備え、
    　前記インバータは、前記記憶素子の一端の電圧が前記インバータに設定された閾値を上回ったとき、あるいは下回ったときに前記書き込み終了信号を出力する、
    　ことを特徴とする請求項１または２に記載の抵抗変化型記憶素子のデータ書き込み装置。
  4. 　前記書き込み終了検出手段は、
    　前記書き込み手段により、前記記憶素子に第１のデータが書き込まれて、前記記憶素子が、抵抗が低い状態から高い状態に変化したことにより、前記記憶素子の第１の端の電圧が第１の閾値より小さい値から大きい値に変化したとき、及び、
    　前記書き込み手段により、前記記憶素子に第２のデータが書き込まれて、前記記憶素子が、抵抗が高い状態から低い状態に変化したことにより、前記記憶素子の第２の端の電圧が第２の閾値より大きい値から小さい値に変化したとき、に前記書き込み終了信号を出力する、
    　ことを特徴とする請求項１、２または３に記載の抵抗変化型記憶素子のデータ書き込み装置。
  5. 　前記書き込み終了検出手段は、
    　前記書き込み対象のデータに応じて、前記書き込み手段の第１の端の電圧と第２の端の電圧の一方を選択する手段を備える、
    　ことを特徴とする請求項１から４の何れか１項に記載の抵抗変化型記憶素子のデータ書き込み装置。
  6. 　前記書き込み制御手段は、
    　第１のデータまたは第２のデータの書き込みの要求を受け付ける書き込み要求受付部と、
    　前記書き込み要求受付部が受け付けた前記第１のデータの書き込みの要求に従って、前記記憶素子への前記第１のデータの書き込みを前記書き込み手段に実行させる第１の書き込み制御部と、
    　前記書き込み要求受付部が受け付けた前記第２のデータの書き込みの要求に従って、前記記憶素子への前記第２のデータの書き込みを前記書き込み手段に実行させる第２の書き込み制御部と、を備え、
    　前記第１の書き込み制御部は、前記書き込み終了検出手段から供給された前記第１のデータに対応する書き込み終了信号に応答して、前記書き込み手段による前記記憶素子への前記第１のデータの書き込みを停止させ、
    　前記第２の書き込み制御部は、前記書き込み終了検出手段から供給された前記第２のデータに対応する書き込み終了信号に応答して、前記書き込み手段による前記記憶素子への前記第２のデータの書き込みを停止させる、
    　ことを特徴とする請求項１から５の何れか１項に記載の抵抗変化型記憶素子のデータ書き込み装置。
  7. 　複数の前記記憶素子が配置され、
    　前記各記憶素子の端部は、選択用のトランジスタを介して一対のビットラインに接続されており、
    　前記書き込み手段は、前記一対のビットラインを介して選択された記憶素子に前記書き込み対象のデータを書き込み、
    　前記書き込み終了検出手段は、前記選択された記憶素子の一端が接続された一方の前記ビットラインの電圧に基づいて、前記データの書き込みが終了したことを検出する、
    　ことを特徴とする請求項１から６の何れか１項に記載の抵抗変化型記憶素子のデータ書き込み装置。
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