WO2015141339A1 - ヘテロ接合型バックコンタクトセルおよびヘテロ接合型バックコンタクトセルの製造方法 - Google Patents

ヘテロ接合型バックコンタクトセルおよびヘテロ接合型バックコンタクトセルの製造方法 Download PDF

Info

Publication number
WO2015141339A1
WO2015141339A1 PCT/JP2015/053802 JP2015053802W WO2015141339A1 WO 2015141339 A1 WO2015141339 A1 WO 2015141339A1 JP 2015053802 W JP2015053802 W JP 2015053802W WO 2015141339 A1 WO2015141339 A1 WO 2015141339A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor film
type semiconductor
installation area
type
contact cell
Prior art date
Application number
PCT/JP2015/053802
Other languages
English (en)
French (fr)
Inventor
親扶 岡本
大西　哲也
中村　淳一
直城 浅野
利人 菅沼
雄太 松本
正道 小林
東　賢一
田所　宏之
健 稗田
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
Publication of WO2015141339A1 publication Critical patent/WO2015141339A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/04—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices
    • H01L31/06—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by potential barriers
    • H01L31/072—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by potential barriers the potential barriers being only of the PN heterojunction type
    • H01L31/0745—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by potential barriers the potential barriers being only of the PN heterojunction type comprising a AIVBIV heterojunction, e.g. Si/Ge, SiGe/Si or Si/SiC solar cells
    • H01L31/0747—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by potential barriers the potential barriers being only of the PN heterojunction type comprising a AIVBIV heterojunction, e.g. Si/Ge, SiGe/Si or Si/SiC solar cells comprising a heterojunction of crystalline and amorphous materials, e.g. heterojunction with intrinsic thin layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/0224—Electrodes
    • H01L31/022408—Electrodes for devices characterised by at least one potential jump barrier or surface barrier
    • H01L31/022425—Electrodes for devices characterised by at least one potential jump barrier or surface barrier for solar cells
    • H01L31/022441—Electrode arrangements specially adapted for back-contact solar cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/0236—Special surface textures
    • H01L31/02363—Special surface textures of the semiconductor body itself, e.g. textured active layers
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy

Definitions

  • the present invention relates to a heterojunction back contact cell and a method for manufacturing a heterojunction back contact cell.
  • FIG. 26 is a schematic cross-sectional view of the heterojunction back contact cell described in Patent Document 1.
  • an i-type amorphous semiconductor layer 115 made of an i-type amorphous silicon film and a p are formed on a part of the back surface of a semiconductor substrate 100 made of an n-type crystalline silicon substrate.
  • An IP stacked body 114 which is a stacked body with a p-type amorphous semiconductor layer 116 made of a type amorphous silicon film is provided, and a p-side electrode 117 is provided on the IP stacked body 114.
  • An insulating layer 118 is provided so as to cover the stacked body of the stacked body 114 and the p-side electrode 117.
  • an i-type amorphous semiconductor layer 120 made of an i-type amorphous silicon film and an n-type amorphous silicon film are formed so as to cover another part of the back surface of the semiconductor substrate 100 and the insulating layer 118.
  • An IN stacked body 119 that is a stacked body with the n-type amorphous semiconductor layer 121 is provided, and an n-side electrode 122 is provided so as to cover the entire surface of the IN stacked body 119.
  • An i-type amorphous semiconductor layer 112 and an n-type amorphous semiconductor layer 113 on the i-type amorphous semiconductor layer 112 are provided on the light receiving surface of the semiconductor substrate 100.
  • an object of an embodiment described later is to provide a heterojunction back contact cell and a method of manufacturing a heterojunction back contact cell that have high conversion efficiency and can reduce variations in conversion efficiency.
  • An n-type semiconductor film, a second i-type semiconductor film provided on another part of the surface of the semiconductor substrate, an n-type semiconductor film provided on the second i-type semiconductor film, and a p-type semiconductor film A first electrode layer provided on the n-type semiconductor film and a second electrode layer provided on the n-type semiconductor film, wherein the first i-type semiconductor film is disposed on the surface of the semiconductor substrate.
  • the heterojunction back contact cell, wherein the ratio of the first installation area to the sum of the installation area and the second installation area which is the installation area of the second i-type semiconductor film is 0.5 or more and 0.73 or less Can be provided.
  • a step of forming an i-type semiconductor film, a step of forming an n-type semiconductor film on the second i-type semiconductor film, and a second stacked body including the second i-type semiconductor film and the n-type semiconductor film A step of removing a part of the semiconductor substrate in a thickness direction, and a step of forming a first electrode layer and a second electrode layer on the p-type semiconductor film and the n-type semiconductor film, respectively,
  • the first installation area which is the installation area of the first i-type semiconductor film and the second installation which is the installation area of the second i-type semiconductor film in FIG. A first ratio of the footprint to the sum of the area it is possible to provide a manufacturing method for the heterojunction back contact cell to 0.5 or 0.73 or less.
  • FIG. 3 is a schematic cross-sectional view of the heterojunction back contact cell according to the first embodiment.
  • FIG. 3 is a schematic cross-sectional view illustrating a part of the manufacturing process of the example of the method for manufacturing the heterojunction back contact cell according to the first embodiment.
  • FIG. 3 is a schematic cross-sectional view illustrating a part of the manufacturing process of the example of the method for manufacturing the heterojunction back contact cell according to the first embodiment.
  • FIG. 3 is a schematic cross-sectional view illustrating a part of the manufacturing process of the example of the method for manufacturing the heterojunction back contact cell according to the first embodiment.
  • FIG. 3 is a schematic cross-sectional view illustrating a part of the manufacturing process of the example of the method for manufacturing the heterojunction back contact cell according to the first embodiment.
  • FIG. 3 is a schematic cross-sectional view illustrating a part of the manufacturing process of the example of the method for manufacturing the heterojunction back contact cell according to the first embodiment.
  • FIG. 3 is a schematic cross-sectional view illustrating a part of the manufacturing process of the example of the method for manufacturing the heterojunction back contact cell according to the first embodiment.
  • FIG. 3 is a schematic cross-sectional view illustrating a part of the manufacturing process of the example of the method for manufacturing the heterojunction back contact cell according to the first embodiment.
  • FIG. 3 is a schematic cross-sectional view illustrating a part of the manufacturing process of the example of the method for manufacturing the heterojunction back contact cell according to the first embodiment.
  • FIG. 3 is a schematic cross-sectional view illustrating a part of the manufacturing process of the example of the method for manufacturing the heterojunction back contact cell according to the first embodiment.
  • FIG. 3 is a schematic cross-sectional view illustrating a part of the manufacturing process of the example of the method for manufacturing the heterojunction back contact cell according to the first embodiment.
  • FIG. 3 is a schematic cross-sectional view illustrating a part of the manufacturing process of the example of the method for manufacturing the heterojunction back contact cell according to the first embodiment.
  • FIG. 6 is a schematic cross-sectional view of a heterojunction back contact cell according to a second embodiment. 6 is a schematic cross-sectional view of a heterojunction back contact cell according to Embodiment 3.
  • FIG. 6 is a schematic cross-sectional view of a heterojunction back contact cell according to a fourth embodiment. It is a typical top view illustrating the installation area
  • FIG. 1 is a schematic cross-sectional view of a heterojunction back contact cell according to the first embodiment which is an example of the present invention.
  • the heterojunction back contact cell according to the first embodiment includes a semiconductor substrate 1 made of an n-type single crystal silicon substrate and an i-type amorphous silicon film provided on a part of the back surface that is one surface of the semiconductor substrate 1.
  • the entire back surface of the semiconductor substrate 1 is preferably covered with the first i-type semiconductor film 2 and the second i-type semiconductor film 4.
  • the passivation effect on the back surface of the semiconductor substrate 1 by the first i-type semiconductor film 2 and the second i-type semiconductor film 4 is enhanced.
  • the heterojunction back contact cell according to the first embodiment is provided on another part of the back surface of the semiconductor substrate 1 and covers one end of the stacked body of the first i-type semiconductor film 2 and the p-type semiconductor film 3. a second i-type semiconductor film 4 made of an i-type amorphous silicon film; and an n-type semiconductor film 5 made of an n-type amorphous silicon film provided on the second i-type semiconductor film 4. ing.
  • the heterojunction back contact cell of the first embodiment includes a first electrode layer 11 made of a laminate of a first metal layer 9 and a second metal layer 10 provided on the p-type semiconductor film 3, and n And a second electrode layer 12 made of a laminate of a first metal layer 9 and a second metal layer 10 provided on the type semiconductor film 5. Since the first electrode layer 11 and the second electrode layer 12 are spaced apart from each other, the first electrode layer 11 and the second electrode layer 12 are electrically insulated.
  • the heterojunction back contact cell of the first embodiment has a third i-type semiconductor film 6 made of an i-type amorphous silicon film provided on the unevenness 1a of the light receiving surface which is the other surface of the semiconductor substrate 1. And a second n-type semiconductor film 7 made of an n-type amorphous silicon film provided on the third i-type semiconductor film 6.
  • the first installation area which is the area of the installation region 21 of the first i-type semiconductor film 2 on the back surface of the semiconductor substrate 1 and the second i-type semiconductor film 4 Ratio of the first installation area to the sum of the second installation area which is the area of the installation area 22 ((first installation area) / ((first installation area) + (second installation area)) ) Is 0.5 or more and 0.73 or less.
  • the unevenness 1a on the light receiving surface of the semiconductor substrate 1 can be formed by texture-etching the light receiving surface of the semiconductor substrate 1 after forming a texture mask on the entire back surface of the semiconductor substrate 1.
  • silicon nitride or silicon oxide can be used as the texture mask.
  • an etchant used for texture etching for example, an alkaline solution capable of dissolving silicon can be used.
  • an n-type single crystal silicon substrate can be suitably used, but is not limited to an n-type single crystal silicon substrate, and for example, a conventionally known semiconductor substrate can be used.
  • a third i-type semiconductor film 6 is formed on the unevenness 1 a of the light receiving surface of the semiconductor substrate 1.
  • the method for forming the third i-type semiconductor film 6 is not particularly limited, but for example, a plasma CVD (Chemical Vapor Deposition) method can be used.
  • an i-type amorphous silicon film can be preferably used, but is not limited to an i-type amorphous silicon film, and for example, a conventionally known i-type semiconductor film is used. Can do.
  • a second n-type semiconductor film 7 is formed on the third i-type semiconductor film 6.
  • the method for forming the second n-type semiconductor film 7 is not particularly limited, and for example, a plasma CVD method can be used.
  • an n-type amorphous silicon film can be preferably used, but is not limited to an n-type amorphous silicon film, and for example, a conventionally known n-type semiconductor film is used. You can also As the n-type impurity contained in the second n-type semiconductor film 7, for example, phosphorus can be used.
  • i-type means not only a completely intrinsic state but also a sufficiently low concentration (the n-type impurity concentration is less than 1 ⁇ 10 15 / cm 3 and the p-type impurity concentration is 1).
  • ⁇ 10 15 pieces / cm 3 means to include those in which n-type or p-type impurities are mixed.
  • the n-type impurity concentration and the p-type impurity concentration can be measured by secondary ion mass spectrometry (SIMS), respectively.
  • amorphous silicon includes not only amorphous silicon in which dangling bonds of silicon atoms are not terminated with hydrogen, but also hydrogenated amorphous silicon and the like. Also included are those in which dangling bonds of silicon atoms are terminated with hydrogen.
  • an i-type amorphous silicon film can be preferably used, but is not limited to an i-type amorphous silicon film, and a conventionally known i-type semiconductor film is formed, for example. be able to.
  • the p-type semiconductor film 3 is formed on the first i-type semiconductor film 2 on the back surface of the semiconductor substrate 1 so as to be in contact with the first i-type semiconductor film 2.
  • the formation method of the p-type semiconductor film 3 is not specifically limited, For example, plasma CVD method can be used.
  • a p-type amorphous silicon film can be preferably used.
  • the p-type semiconductor film is not limited to a p-type amorphous silicon film.
  • a conventionally known p-type semiconductor film can be used.
  • the p-type impurity contained in the p-type semiconductor film 3 for example, boron can be used.
  • an etching mask 31 such as a photoresist is formed only on a portion where the stacked body of the first i-type semiconductor film 2 and the p-type semiconductor film 3 is left on the back surface of the semiconductor substrate 1. To do.
  • the second i-type semiconductor film 4 is in contact with the back surface of the semiconductor substrate 1 and covers the stacked body 51 of the first i-type semiconductor film 2 and the p-type semiconductor film 3.
  • the method for forming the second i-type semiconductor film 4 is not particularly limited, but for example, a plasma CVD method can be used.
  • an i-type amorphous silicon film can be preferably used, but is not limited to an i-type amorphous silicon film, and for example, a conventionally known i-type semiconductor film is used. You can also.
  • an n-type semiconductor film 5 is formed on the second i-type semiconductor film 4 so as to be in contact with the second i-type semiconductor film 4.
  • the formation method of the n-type semiconductor film 5 is not specifically limited, For example, plasma CVD method can be used.
  • an n-type amorphous silicon film can be preferably used, but is not limited to an n-type amorphous silicon film, and for example, a conventionally known n-type semiconductor film can be used.
  • a conventionally known n-type semiconductor film can be used.
  • phosphorus can be used as the n-type impurity contained in n-type semiconductor film 5, for example, phosphorus can be used.
  • an etching mask 32 such as a photoresist is formed only in a portion where the stacked body 52 of the second i-type semiconductor film 4 and the n-type semiconductor film 5 is left on the back surface of the semiconductor substrate 1. To do.
  • etching mask 32 As a mask, a part of the stacked body 52 of the second i-type semiconductor film 4 and the n-type semiconductor film 5 is wet-etched in the thickness direction. Thereby, a part of the surface of the p-type semiconductor film 3 is exposed. Thereafter, as shown in FIG. 13, the etching mask 32 is removed.
  • the first metal layer 9 is formed so as to cover the surface of the p-type semiconductor film 3 and the stacked body 52 of the second i-type semiconductor film 4 and the n-type semiconductor film 5.
  • an ITO (IndiumInTin Oxide) film can be preferably used, but is not limited thereto.
  • the formation method of the 1st metal layer 9 is not specifically limited, For example, a vapor deposition method etc. can be used.
  • the second metal layer 10 is formed on the first metal layer 9.
  • a silver film can be suitably used as the second metal layer 10, but is not limited thereto.
  • the method for forming the second metal layer 10 is not particularly limited, and for example, a vapor deposition method can be used.
  • an etching mask 33 such as a photoresist is formed on the surface of the second metal layer 10.
  • the lower limit of the ratio of (installation area) is set to 0.5, which is different from the above-described theory.
  • the passivation on the back surface of the semiconductor substrate 1 is i-type such as an i-type amorphous silicon film. This is performed by the first i-type semiconductor film 2 and the second i-type semiconductor film 4 made of a semiconductor film, and the passivation property is improved as compared with a conventional passivation film made of a silicon oxide film or a silicon nitride film. This is because it has been found that even if the area of the p region is reduced, a sufficient current can be extracted from the p region.
  • the area of the n region can be increased.
  • the FF fill factor
  • the lower limit of the ratio is 0.5, which is a critical value.
  • the area of the p region is made larger than the area of the n region, the area of the p region, which is a region from which current is extracted, increases, so that J sc increases.
  • FF and V oc decrease as the area of the p region where the contact resistance with the electrode is high and the passivation property is low increases.
  • the present inventors can reduce the variation in E ff compared to the case where the ratio is out of the range. I have found it.
  • the ratio of the first installation area to the sum of the first installation area and the second installation area is preferably 0.5 or more and 0.67 or less.
  • the ratio is 0.5 or more and 0.67 or less, compared with the case where the ratio is 0.73, the reduction in J sc due to the reduction in the area of the p region is the improvement in FF and V oc . Eff can be further improved.
  • the area of the p region (first installation area) with respect to the sum of the area of the p region (first installation area) and the area of the n region (second installation area) By setting the ratio of (area) to 0.5 or more and 0.73 or less, and preferably 0.5 or more and 0.67 or less, a heterojunction back contact cell having high conversion efficiency and little variation in conversion efficiency is obtained. be able to.
  • a stacked body of the second i-type semiconductor film 4 and the n-type semiconductor film 5 is first formed on the back surface of the semiconductor substrate 1, and a part of the stacked body is formed in the thickness direction.
  • the first i-type semiconductor film 2 and the p-type semiconductor film 3 are then formed, and a part thereof is etched in the thickness direction. can do.
  • FIG. 19 is a schematic cross-sectional view of a heterojunction back contact cell according to Embodiment 3, which is another example of the present invention.
  • the heterojunction back contact cell according to the third embodiment has a second i-type semiconductor film 4 covering one end of the stacked body of the first i-type semiconductor film 2 and the p-type semiconductor film 3.
  • the n-type semiconductor film 5 is characterized in that the stacked body portion is removed.
  • the area of the p region (first installation area) with respect to the sum of the area of the p region (first installation area) and the area of the n region (second installation area) By setting the ratio of (area) to 0.5 or more and 0.73 or less, and preferably 0.5 or more and 0.67 or less, a heterojunction back contact cell having high conversion efficiency and little variation in conversion efficiency is obtained. be able to.
  • the heterojunction back contact cell of the third embodiment includes a second i-type semiconductor film 4 formed so as to cover one end of a stacked body of the first i-type semiconductor film 2 and the p-type semiconductor film 3. It can be manufactured in the same manner as in Embodiment 1 except that the covered portion of the stacked body with the n-type semiconductor film 5 is removed by etching or the like.
  • FIG. 20 is a schematic cross-sectional view of a heterojunction back contact cell according to Embodiment 4, which is another example of the present invention.
  • the heterojunction back contact cell according to the fourth embodiment has a first i-type semiconductor film 2 that covers one end of the stacked body of the second i-type semiconductor film 4 and the n-type semiconductor film 5.
  • the p-type semiconductor film 3 is characterized in that the layered portion is removed.
  • Example 1 to Example 6 As the heterojunction back contact cells of Examples 1 to 6, heterojunction back contact cells having the cross-sectional structure shown in FIG. 1 were prepared.
  • the installation region 21 of the first i-type semiconductor film 2 and the installation region 22 of the second i-type semiconductor film 4 on the back surface of the semiconductor substrate 1 are each band-shaped as shown in the schematic plan view of FIG. Formed one by one and arranged alternately.
  • the first installation area which is the area of the installation region 21 of the first i-type semiconductor film 2 and the area of the installation region 22 of the second i-type semiconductor film 4 are respectively used.
  • the ratio of the first installation area to the sum of a certain second installation area ((first installation area) / ((first installation area) + (second installation area))) is 0.5. It was.
  • Examples 7 to 10 are the same as Examples 1 to 6, except that the ratio of the first installation area to the sum of the first installation area and the second installation area is 0.73. A heterojunction back contact cell was prepared.
  • the ratio of the first installation area to the sum of the first installation area and the second installation area is 0.5. It was confirmed that the V oc and FF of Example 7 to Example 10 which is 73 are higher than those of Comparative Examples 1 to 7 where the ratio is 0.82, and the variation in values can be reduced.
  • the semiconductor substrate, the first i-type semiconductor film provided on a part of one surface of the semiconductor substrate, and the first i-type semiconductor film are provided.
  • a p-type semiconductor film, a second i-type semiconductor film provided on another part of the surface of the semiconductor substrate, an n-type semiconductor film provided on the second i-type semiconductor film, and a p-type The first electrode layer provided on the semiconductor film and the second electrode layer provided on the n-type semiconductor film, and the installation area of the first i-type semiconductor film on the surface of the semiconductor substrate
  • the heterojunction type in which the ratio of the first installation area to the sum of the first installation area and the second installation area which is the installation area of the second i-type semiconductor film is 0.5 or more and 0.73 or less
  • a back contact cell can be provided.
  • since the ratio of the first installation area to the sum of the first installation area and the second installation area is 0.5 or more and 0.73 or less, high conversion efficiency And
  • the ratio of the first installation area to the sum of the first installation area and the second installation area is preferably 0.5 or more and 0.67 or less. In this case, the conversion efficiency can be improved compared to the case where the ratio is 0.73.
  • the first i-type semiconductor film and the second i-type semiconductor film are preferably in contact with the surface of the semiconductor substrate. Also in this case, a heterojunction back contact cell having high conversion efficiency and little variation in conversion efficiency can be obtained.
  • each of the first i-type semiconductor film and the second i-type semiconductor film preferably includes an i-type amorphous silicon film. Also in this case, a heterojunction back contact cell having high conversion efficiency and little variation in conversion efficiency can be obtained.
  • the first i-type semiconductor film and the p-type semiconductor film are in contact with each other, and the second i-type semiconductor film and the n-type semiconductor film are in contact with each other.
  • a heterojunction back contact cell having high conversion efficiency and little variation in conversion efficiency can be obtained.
  • the first electrode layer and the second electrode layer are electrically insulated. Also in this case, a heterojunction back contact cell having high conversion efficiency and little variation in conversion efficiency can be obtained.
  • the n-type semiconductor film preferably includes an n-type amorphous silicon film. Also in this case, a heterojunction back contact cell having high conversion efficiency and little variation in conversion efficiency can be obtained.
  • the n-type impurity concentration of the n-type amorphous silicon film is preferably 1 ⁇ 10 15 atoms / cm 3 or more. Also in this case, a heterojunction back contact cell having high conversion efficiency and little variation in conversion efficiency can be obtained.
  • the p-type semiconductor film preferably includes a p-type amorphous silicon film. Also in this case, a heterojunction back contact cell having high conversion efficiency and little variation in conversion efficiency can be obtained.
  • the p-type impurity concentration of the p-type amorphous silicon film is preferably 1 ⁇ 10 15 / cm 3 or more. Also in this case, a heterojunction back contact cell having high conversion efficiency and little variation in conversion efficiency can be obtained.
  • the semiconductor substrate preferably contains n-type single crystal silicon. Also in this case, a heterojunction back contact cell having high conversion efficiency and little variation in conversion efficiency can be obtained.
  • the step of forming the first i-type semiconductor film on one surface of the semiconductor substrate and the formation of the p-type semiconductor film on the first i-type semiconductor film A step of removing a part of the first stacked body including the first i-type semiconductor film and the p-type semiconductor film in the thickness direction, and covering the surface of the semiconductor substrate and the first stacked body. Forming a second i-type semiconductor film, forming an n-type semiconductor film over the second i-type semiconductor film, and a second i-type semiconductor film and an n-type semiconductor film.
  • the step of forming the second i-type semiconductor film on one surface of the semiconductor substrate, and the formation of the n-type semiconductor film on the second i-type semiconductor film A step of removing a part of the second stacked body including the second i-type semiconductor film and the n-type semiconductor film in the thickness direction, and covering the surface of the semiconductor substrate and the second stacked body. Forming a first i-type semiconductor film, forming a p-type semiconductor film on the first i-type semiconductor film, and a first i-type semiconductor film and a p-type semiconductor film.
  • the first installation area and the second i-type semiconductor film are the installation areas of the first i-type semiconductor film on the surface of the substrate.
  • the first ratio of the footprint to the sum of the second footprint it is possible to provide a manufacturing method for the heterojunction back contact cell to 0.5 or 0.73 or less. Also in the third aspect of the present invention, since the ratio of the first installation area to the sum of the first installation area and the second installation area is 0.5 or more and 0.73 or less, high conversion efficiency And a heterojunction back contact cell with little variation in conversion efficiency.

Landscapes

  • Engineering & Computer Science (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Sustainable Energy (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Sustainable Development (AREA)
  • Photovoltaic Devices (AREA)

Abstract

高い変換効率を有するとともに、変換効率のばらつきを低減したヘテロ接合型バックコンタクトセルを提供する。ヘテロ接合型バックコンタクトセルは、半導体基板１と、半導体基板の表面に設けられた第１のｉ型半導体膜２および第２のｉ型半導体膜４とを有している。第１のｉ型半導体膜２上にはｐ型半導体膜３が設けられており、第２のｉ型半導体膜４上にはｎ型半導体膜５が設けられている。半導体基板１の表面における第１のｉ型半導体膜２の設置面積である第１の設置面積と第２のｉ型半導体膜４の設置面積である第２の設置面積との和に対する第１の設置面積の比が０．５以上０．７３以下である。

Description

ヘテロ接合型バックコンタクトセルおよびヘテロ接合型バックコンタクトセルの製造方法
　本発明は、ヘテロ接合型バックコンタクトセルおよびヘテロ接合型バックコンタクトセルの製造方法に関する。
　太陽光エネルギを電気エネルギに直接変換する太陽電池は、近年、特に、地球環境問題の観点から、次世代のエネルギ源としての期待が急激に高まっている。太陽電池には、化合物半導体または有機材料を用いたものなど様々な種類のものがあるが、現在、主流となっているのは、シリコン結晶を用いたものである。
　現在、最も多く製造および販売されている太陽電池は、太陽光が入射する側の面である受光面と、受光面の反対側である裏面とにそれぞれ電極が形成された構造のものである。
　しかしながら、受光面に電極を形成した場合には、電極における太陽光の反射および吸収があることから、電極の面積分だけ入射する太陽光の量が減少する。そのため、裏面にのみ電極を形成したヘテロ接合型バックコンタクトセルの開発が進められている（たとえば特許文献１参照）。
　図２６に、特許文献１に記載のヘテロ接合型バックコンタクトセルの模式的な断面図を示す。特許文献１のヘテロ接合型バックコンタクトセルにおいては、ｎ型の結晶シリコン基板からなる半導体基板１００の裏面の一部にｉ型の非晶質シリコン膜からなるｉ型非晶質半導体層１１５とｐ型の非晶質シリコン膜からなるｐ型非晶質半導体層１１６との積層体であるＩＰ積層体１１４が設けられており、ＩＰ積層体１１４上にｐ側電極１１７が設けられており、ＩＰ積層体１１４とｐ側電極１１７との積層体を覆うようにして絶縁層１１８が設けられている。
　また、半導体基板１００の裏面の他の一部と絶縁層１１８とを覆うようにしてｉ型の非晶質シリコン膜からなるｉ型非晶質半導体層１２０とｎ型の非晶質シリコン膜からなるｎ型非晶質半導体層１２１との積層体であるＩＮ積層体１１９が設けられており、ＩＮ積層体１１９の全面を被覆するようにｎ側電極１２２が設けられている。また、半導体基板１００の受光面上には、ｉ型非晶質半導体層１１２と、ｉ型非晶質半導体層１１２上のｎ型非晶質半導体層１１３とが設けられている。
　ｐ側電極１１７は、ＩＰ積層体１１４上に設けられたＴＣＯ層１１７ａと金属層１１７ｂとの積層体から構成されている。絶縁層１１８は、ＩＰ積層体１１４およびｐ側電極１１７を被覆する第１の絶縁層１１８ａと第２の絶縁層１１８ｂとの積層体から構成されている。ｎ側電極１２２は、ＩＮ積層体１１９を被覆するＴＣＯ層１２２ａと金属層１２２ｂとの積層体から構成されている。
　上記の構成を有する特許文献１に記載のヘテロ接合型バックコンタクトセルは、半導体基板１００の受光面側から太陽光１１１を入射させることにより半導体基板１００の内部でキャリアが生成し、ｐ側電極１１７とｎ側電極１２２とから外部に取り出される。
特開２０１１－２０４８３２号公報
　ヘテロ接合型バックコンタクトセルの技術分野においては、ヘテロ接合型バックコンタクトセルの変換効率を向上させるとともに、変換効率のばらつきを低減することが要望されている。しかしながら、特許文献１のヘテロ接合型バックコンタクトセルの変換効率のばらつきが大きかったため、特許文献１のヘテロ接合型バックコンタクトセルの複数を直列に接続してモジュールを作製した場合には、モジュールに変換効率の低いセルが含まれることがあった。そのため、モジュール全体の特性が変換効率の低いセルの特性に引きずられて低くなるケースが発生していたため、ヘテロ接合型バックコンタクトセルの技術分野においては、変換効率を向上させるとともに、変換効率のばらつきを抑えることが要望されている。
　上記の事情に鑑みて、後述の態様の目的は、高い変換効率を有するとともに、変換効率のばらつきを低減することができるヘテロ接合型バックコンタクトセルおよびヘテロ接合型バックコンタクトセルの製造方法を提供することにある。
　本発明の第１の態様によれば、半導体基板と、半導体基板の一方の表面の一部に設けられた第１のｉ型半導体膜と、第１のｉ型半導体膜上に設けられたｐ型半導体膜と、半導体基板の表面の他の一部に設けられた第２のｉ型半導体膜と、第２のｉ型半導体膜上に設けられたｎ型半導体膜と、ｐ型半導体膜上に設けられた第１の電極層と、ｎ型半導体膜上に設けられた第２の電極層と、を備え、半導体基板の表面における第１のｉ型半導体膜の設置面積である第１の設置面積と第２のｉ型半導体膜の設置面積である第２の設置面積との和に対する第１の設置面積の比が、０．５以上０．７３以下である、ヘテロ接合型バックコンタクトセルを提供することができる。
　本発明の第２の態様によれば、半導体基板の一方の表面上に第１のｉ型半導体膜を形成する工程と、第１のｉ型半導体膜上にｐ型半導体膜を形成する工程と、第１のｉ型半導体膜とｐ型半導体膜とを含む第１の積層体の一部を厚さ方向に除去する工程と、半導体基板の表面および第１の積層体を覆うように第２のｉ型半導体膜を形成する工程と、第２のｉ型半導体膜上にｎ型半導体膜を形成する工程と、第２のｉ型半導体膜とｎ型半導体膜とを含む第２の積層体の一部を厚さ方向に除去する工程と、ｐ型半導体膜上およびｎ型半導体膜上にそれぞれ第１の電極層および第２の電極層を形成する工程と、を含み、半導体基板の表面における第１のｉ型半導体膜の設置面積である第１の設置面積と第２のｉ型半導体膜の設置面積である第２の設置面積との和に対する第１の設置面積の比を０．５以上０．７３以下とするヘテロ接合型バックコンタクトセルの製造方法を提供することができる。
　本発明の第３の態様によれば、半導体基板の一方の表面上に第２のｉ型半導体膜を形成する工程と、第２のｉ型半導体膜上にｎ型半導体膜を形成する工程と、第２のｉ型半導体膜とｎ型半導体膜とを含む第２の積層体の一部を厚さ方向に除去する工程と、半導体基板の表面および第２の積層体を覆うように第１のｉ型半導体膜を形成する工程と、第１のｉ型半導体膜上にｐ型半導体膜を形成する工程と、第１のｉ型半導体膜とｐ型半導体膜とを含む第１の積層体の一部を厚さ方向に除去する工程と、ｐ型半導体膜上およびｎ型半導体膜上にそれぞれ第１の電極層および第２の電極層を形成する工程と、を含み、半導体基板の表面における第１のｉ型半導体膜の設置面積である第１の設置面積と第２のｉ型半導体膜の設置面積である第２の設置面積との和に対する第１の設置面積の比が、０．５以上０．７３以下とするヘテロ接合型バックコンタクトセルの製造方法を提供することができる。
　上記の態様によれば、高い変換効率を有するとともに、変換効率のばらつきを低減することができるヘテロ接合型バックコンタクトセルおよびヘテロ接合型バックコンタクトセルの製造方法を提供することができる。
実施の形態１のヘテロ接合型バックコンタクトセルの模式的な断面図である。 実施の形態１のヘテロ接合型バックコンタクトセルの製造方法の一例の製造工程の一部を図解する模式的な断面図である。 実施の形態１のヘテロ接合型バックコンタクトセルの製造方法の一例の製造工程の一部を図解する模式的な断面図である。 実施の形態１のヘテロ接合型バックコンタクトセルの製造方法の一例の製造工程の一部を図解する模式的な断面図である。 実施の形態１のヘテロ接合型バックコンタクトセルの製造方法の一例の製造工程の一部を図解する模式的な断面図である。 実施の形態１のヘテロ接合型バックコンタクトセルの製造方法の一例の製造工程の一部を図解する模式的な断面図である。 実施の形態１のヘテロ接合型バックコンタクトセルの製造方法の一例の製造工程の一部を図解する模式的な断面図である。 実施の形態１のヘテロ接合型バックコンタクトセルの製造方法の一例の製造工程の一部を図解する模式的な断面図である。 実施の形態１のヘテロ接合型バックコンタクトセルの製造方法の一例の製造工程の一部を図解する模式的な断面図である。 実施の形態１のヘテロ接合型バックコンタクトセルの製造方法の一例の製造工程の一部を図解する模式的な断面図である。 実施の形態１のヘテロ接合型バックコンタクトセルの製造方法の一例の製造工程の一部を図解する模式的な断面図である。 実施の形態１のヘテロ接合型バックコンタクトセルの製造方法の一例の製造工程の一部を図解する模式的な断面図である。 実施の形態１のヘテロ接合型バックコンタクトセルの製造方法の一例の製造工程の一部を図解する模式的な断面図である。 実施の形態１のヘテロ接合型バックコンタクトセルの製造方法の一例の製造工程の一部を図解する模式的な断面図である。 実施の形態１のヘテロ接合型バックコンタクトセルの製造方法の一例の製造工程の一部を図解する模式的な断面図である。 実施の形態１のヘテロ接合型バックコンタクトセルの製造方法の一例の製造工程の一部を図解する模式的な断面図である。 実施の形態１のヘテロ接合型バックコンタクトセルの製造方法の一例の製造工程の一部を図解する模式的な断面図である。 実施の形態２のヘテロ接合型バックコンタクトセルの模式的な断面図である。 実施の形態３のヘテロ接合型バックコンタクトセルの模式的な断面図である。 実施の形態４のヘテロ接合型バックコンタクトセルの模式的な断面図である。 実施例におけるヘテロ接合型バックコンタクトセルの半導体基板の裏面における第１のｉ型半導体膜の設置領域および第２のｉ型半導体膜の設置領域を図解する模式的な平面図である。 実施例におけるＪｓｃと第１の設置面積と第２の設置面積との和に対する第１の設置面積の比との関係を示す図である。 実施例におけるＶｏｃと第１の設置面積と第２の設置面積との和に対する第１の設置面積の比との関係を示す図である。 実施例におけるＦＦと第１の設置面積と第２の設置面積との和に対する第１の設置面積の比との関係を示す図である。 実施例におけるＥｆｆと第１の設置面積と第２の設置面積との和に対する第１の設置面積の比との関係を示す図である。 特許文献１に記載のヘテロ接合型バックコンタクトセルの模式的な断面図である。
　以下、本発明の一例である実施の形態について説明する。なお、実施の形態の説明に用いられる図面において、同一の参照符号は、同一部分または相当部分を表わすものとする。
　［実施の形態１］
　＜ヘテロ接合型バックコンタクトセルの構成＞
　図１に、本発明の一例である実施の形態１のヘテロ接合型バックコンタクトセルの模式的な断面図を示す。実施の形態１のヘテロ接合バックコンタクトセルは、ｎ型単結晶シリコン基板からなる半導体基板１と、半導体基板１の一方の表面である裏面の一部に設けられたｉ型非晶質シリコン膜からなる第１のｉ型半導体膜２と、第１のｉ型半導体膜２上に設けられたｐ型非晶質シリコン膜からなるｐ型半導体膜３とを有している。ここで、第１のｉ型半導体膜２と第２のｉ型半導体膜４とによって半導体基板１の裏面の全面が覆われていることが好ましい。この場合には、第１のｉ型半導体膜２および第２のｉ型半導体膜４による半導体基板１の裏面のパッシベーション効果が高くなる。
　また、実施の形態１のヘテロ接合バックコンタクトセルは、半導体基板１の裏面の他の一部に設けられるとともに第１のｉ型半導体膜２とｐ型半導体膜３との積層体の一端を覆うｉ型非晶質シリコン膜からなる第２のｉ型半導体膜４と、第２のｉ型半導体膜４上に設けられたｎ型非晶質シリコン膜からなるｎ型半導体膜５とを有している。
　また、実施の形態１のヘテロ接合バックコンタクトセルは、ｐ型半導体膜３上に設けられた第１金属層９と第２金属層１０との積層体からなる第１の電極層１１と、ｎ型半導体膜５上に設けられた第１金属層９と第２金属層１０との積層体からなる第２の電極層１２とを有している。第１の電極層１１と第２の電極層１２とは距離を空けて設けられているため、第１の電極層１１と第２の電極層１２とは電気的に絶縁されている。
　また、実施の形態１のヘテロ接合バックコンタクトセルは、半導体基板１の他方の表面である受光面の凹凸１ａ上に設けられたｉ型非晶質シリコン膜からなる第３のｉ型半導体膜６と、第３のｉ型半導体膜６上に設けられたｎ型非晶質シリコン膜からなる第２のｎ型半導体膜７とを有している。
　実施の形態１のヘテロ接合バックコンタクトセルにおいては、半導体基板１の裏面における第１のｉ型半導体膜２の設置領域２１の面積である第１の設置面積と、第２のｉ型半導体膜４の設置領域２２の面積である第２の設置面積との和に対する第１の設置面積の比（（第１の設置面積）／（（第１の設置面積）＋（第２の設置面積）））が０．５以上０．７３以下となっている。
　＜ヘテロ接合型バックコンタクトセルの製造方法＞
　以下、図２～図１７の模式的断面図を参照して、実施の形態１のヘテロ接合型バックコンタクトセルの製造方法の一例について説明する。まず、図２に示すように、半導体基板１の受光面に凹凸１ａを形成する。
　ここで、半導体基板１の受光面の凹凸１ａは、半導体基板１の裏面の全面にテクスチャマスクを形成した後に、半導体基板１の受光面をテクスチャエッチングすることにより形成することができる。テクスチャマスクとしては、たとえば、窒化シリコンまたは酸化シリコンを用いることができる。また、テクスチャエッチングに用いられるエッチャントとしては、たとえば、シリコンを溶解可能なアルカリ溶液を用いることができる。
　半導体基板１としては、ｎ型単結晶シリコン基板を好適に用いることができるが、ｎ型単結晶シリコン基板に限定されず、たとえば従来から公知の半導体基板を用いることができる。
　次に、図３に示すように、半導体基板１の受光面の凹凸１ａ上に、第３のｉ型半導体膜６を形成する。第３のｉ型半導体膜６の形成方法は特に限定されないが、たとえばプラズマＣＶＤ（Chemical Vapor Deposition）法を用いることができる。
　第３のｉ型半導体膜６としては、ｉ型非晶質シリコン膜を好適に用いることができるがｉ型非晶質シリコン膜に限定されず、たとえば従来から公知のｉ型半導体膜を用いることができる。
　次に、図４に示すように、第３のｉ型半導体膜６上に、第２のｎ型半導体膜７を形成する。第２のｎ型半導体膜７の形成方法は特に限定されないが、たとえばプラズマＣＶＤ法を用いることができる。
　第２のｎ型半導体膜７としては、ｎ型非晶質シリコン膜を好適に用いることができるが、ｎ型非晶質シリコン膜に限定されず、たとえば従来から公知のｎ型半導体膜を用いることもできる。なお、第２のｎ型半導体膜７に含まれるｎ型不純物としては、たとえばリンを用いることができる。
　なお、本明細書において、「ｉ型」とは、完全な真性の状態だけでなく、十分に低濃度（ｎ型不純物濃度が１×１０１５個／ｃｍ３未満、かつｐ型不純物濃度が１×１０１５個／ｃｍ３未満）であれば、ｎ型またはｐ型の不純物が混入された状態のものも含む意味である。ｎ型不純物濃度およびｐ型不純物濃度は、それぞれ、二次イオン質量分析法（ＳＩＭＳ；Secondary Ion Mass Spectrometry）によって測定することができる。
　また、本明細書において、「非晶質シリコン」には、シリコン原子の未結合手（ダングリングボンド）が水素で終端されていない非晶質シリコンだけでなく、水素化非晶質シリコンなどのシリコン原子の未結合手が水素で終端されたものも含まれるものとする。
　次に、図５に示すように、半導体基板１の裏面の全面に接するように第１のｉ型半導体膜２を形成する。第１のｉ型半導体膜２の形成方法は特に限定されないが、たとえばプラズマＣＶＤ法を用いることができる。
　第１のｉ型半導体膜２としては、ｉ型非晶質シリコン膜を好適に用いることができるがｉ型非晶質シリコン膜に限定されず、たとえば従来から公知のｉ型半導体膜を形成することができる。
　次に、図６に示すように、半導体基板１の裏面の第１のｉ型半導体膜２上に第１のｉ型半導体膜２に接するようにｐ型半導体膜３を形成する。ｐ型半導体膜３の形成方法は特に限定されないが、たとえばプラズマＣＶＤ法を用いることができる。
　ｐ型半導体膜３としては、ｐ型非晶質シリコン膜を好適に用いることができるが、ｐ型非晶質シリコン膜に限定されず、たとえば従来から公知のｐ型半導体膜を用いることができる。ｐ型半導体膜３に含まれるｐ型不純物としては、たとえばボロンを用いることができる。
　次に、図７に示すように、半導体基板１の裏面上に、第１のｉ型半導体膜２とｐ型半導体膜３との積層体を残す部分のみにフォトレジスト等のエッチングマスク３１を形成する。
　次に、図８に示すように、エッチングマスク３１をマスクとして、第１のｉ型半導体膜２とｐ型半導体膜３との積層体５１の一部を厚さ方向にウエットエッチングする。これにより、半導体基板１の裏面を露出させる。また、エッチングマスク３１をマスクとして用いたウエットエッチングに代えて、たとえばレーザ光の照射によって積層体５１の一部を除去してもよい。その後、エッチングマスク３１は除去される。
　次に、図９に示すように、半導体基板１の裏面に接するとともに第１のｉ型半導体膜２とｐ型半導体膜３との積層体５１を覆うように第２のｉ型半導体膜４を形成する。第２のｉ型半導体膜４の形成方法は特に限定されないが、たとえばプラズマＣＶＤ法を用いることができる。
　第２のｉ型半導体膜４としては、ｉ型非晶質シリコン膜を好適に用いることができるがｉ型非晶質シリコン膜に限定されず、たとえば従来から公知のｉ型半導体膜を用いることもできる。
　次に、図１０に示すように、第２のｉ型半導体膜４上に第２のｉ型半導体膜４に接するようにｎ型半導体膜５を形成する。ｎ型半導体膜５の形成方法は特に限定されないが、たとえばプラズマＣＶＤ法を用いることができる。
　ｎ型半導体膜５としては、ｎ型非晶質シリコン膜を好適に用いることができるが、ｎ型非晶質シリコン膜に限定されず、たとえば従来から公知のｎ型半導体膜を用いることができる。なお、ｎ型半導体膜５に含まれるｎ型不純物としては、たとえばリンを用いることができる。
　次に、図１１に示すように、半導体基板１の裏面上の第２のｉ型半導体膜４とｎ型半導体膜５との積層体５２を残す部分にのみフォトレジスト等のエッチングマスク３２を形成する。
　次に、図１２に示すように、エッチングマスク３２をマスクとして、第２のｉ型半導体膜４とｎ型半導体膜５との積層体５２の一部を厚さ方向にウエットエッチングする。これにより、ｐ型半導体膜３の表面の一部を露出させる。その後、図１３に示すように、エッチングマスク３２を除去する。
　次に、図１４に示すように、ｐ型半導体膜３の表面および第２のｉ型半導体膜４とｎ型半導体膜５との積層体５２を覆うように第１金属層９を形成する。第１金属層９としてはＩＴＯ（Indium Tin Oxide）膜を好適に用いることができるが、これに限定されない。また、第１金属層９の形成方法も特に限定されず、たとえば蒸着法などを用いることができる。
　次に、図１５に示すように、第１金属層９上に第２金属層１０を形成する。第２金属層１０としては銀膜を好適に用いることができるが、これに限定されるものではない。第２金属層１０の形成方法も特に限定されず、たとえば蒸着法を用いることができる。
　次に、図１６に示すように、第２金属層１０の表面上にフォトレジスト等のエッチングマスク３３を形成する。
　次に、図１７に示すように、エッチングマスク３３が形成されていない第１金属層９および第２金属層１０の箇所をエッチングする。なお、エッチングマスク３３を用いたエッチングに代えて、たとえばレーザ光の照射によって、第１金属層９および第２金属層１０を部分的に除去してもよい。
　その後、エッチングマスク３３を除去することによって、図１に示す構成の実施の形態１のヘテロ接合型バックコンタクトセルが完成する。
　＜作用効果＞
　従来、ヘテロ接合型バックコンタクトセルの技術分野においては、半導体基板の裏面のｐ領域の面積をできるだけ大きく設定した方が良いという考え方が通説とされてきた。これは、ヘテロ接合型バックコンタクトセルで発生した電流はｐ領域から取り出す必要があることから、ヘテロ接合型バックコンタクトセルの特性を向上させるためには、できるだけｐ領域の面積を大きくして短絡電流密度Ｊｓｃを上げた方が良いと考えられてきたことによるものである。
　しかしながら、実施の形態１のヘテロ接合型バックコンタクトセルにおいては、ｐ領域の面積（第１の設置面積）とｎ領域の面積（第２の設置面積）との和に対するｐ領域の面積（第１の設置面積）の比の下限が０．５に設定されており、上述した通説とは異なっている。
　これは、本発明者らが鋭意検討した結果、実施の形態１に示されるようなヘテロ接合型バックコンタクトセルにおいては、半導体基板１の裏面のパッシベーションがｉ型非晶質シリコン膜等のｉ型半導体膜からなる第１のｉ型半導体膜２および第２のｉ型半導体膜４によって行われており、従来の酸化シリコン膜または窒化シリコン膜からなるパッシベーション膜と比べてパッシベーション性が向上することから、ｐ領域の面積を小さくしてもｐ領域から十分に電流を取り出せることを見い出したことによるものである。
　半導体基板１の裏面におけるｐ領域の面積を小さくすることによって、ｎ領域の面積を大きくすることができる。その結果、従来のヘテロ接合型バックコンタクトセルにおいては、ｎ領域の面積が小さいために制限されてきたＦＦ（フィルファクター）を向上させることができる。これはｎ領域の面積の増大によって、半導体基板１の裏面における電極とのコンタクト抵抗が低い領域の面積を大きくすることができることによるものである。
　また、ｎ領域の面積が増大することによって、半導体基板１の裏面においてパッシベーション性が高くなる領域の面積を大きくすることができる。これにより、半導体基板１の内部におけるキャリアのライフタイムが向上するため、開放電圧Ｖｏｃが向上する。
　確かに、上記の比を０．５にした場合には、ｐ領域の面積がｎ領域の面積よりも大きい場合と比べてＪｓｃはわずかに低減するが、ｎ領域の面積の増大によるＦＦの向上およびＶｏｃの向上によってＪｓｃの低減分を十分にカバーすることができるため、変換効率Ｅｆｆ全体としては高くなる傾向にある。
　一方、ｎ領域の面積をｐ領域の面積よりも大きくすると、ｐ領域の面積が小さくなることによるＪｓｃの低減分をｎ領域の面積の増大によるＦＦおよびＶｏｃの向上分ではカバーすることができず、Ｅｆｆが急激に低下する。したがって、上記の比の下限は０．５が臨界値となる。
　また、ｐ領域の面積をｎ領域の面積よりも大きくしていくと、電流を取り出す領域であるｐ領域の面積が増大することからＪｓｃは増大していく。その一方で、電極とのコンタクト抵抗が高く、パッシベーション性が低くなるｐ領域の面積が増大していくにつれて、ＦＦおよびＶｏｃは低下していく。
　そして、本発明者らが鋭意検討した結果、上記の比が０．７３である場合には、その比が０．５である場合と同等程度のＥｆｆが得られ、その比が０．７３を超えるとＥｆｆが急激に低下することもわかっている。したがって、第１の設置面積と第２の設置面積との和に対する第１の設置面積の比の上限は０．７３が臨界値となると考えられる。
　また、本発明者らは、上記の比が０．５以上０．７３以下の範囲内にある場合には、当該比がその範囲外にある場合と比べて、Ｅｆｆのばらつきを低減できることも見い出している。
　以上の理由により、実施の形態１のヘテロ接合型バックコンタクトセルは、高い変換効率を有するとともに変換効率のばらつきの少ないヘテロ接合型バックコンタクトセルとすることができる。
　なお、第１の設置面積と第２の設置面積との和に対する第１の設置面積の比は、０．５以上０．６７以下であることが好ましい。当該比が０．５以上０．６７以下である場合には、当該比が０．７３である場合と比べて、ｐ領域の面積の低減によるＪｓｃの低減分をＦＦおよびＶｏｃの向上分でカバーすることができるため、Ｅｆｆをより向上することができる。
　［実施の形態２］
図１８に、本発明の他の一例である実施の形態２のヘテロ接合型バックコンタクトセルの模式的な断面図を示す。実施の形態２のヘテロ接合バックコンタクトセルは、実施の形態１と比べて、第１のｉ型半導体膜２と第２のｉ型半導体膜４との位置が入れ替わっているとともに、ｐ型半導体膜３とｎ型半導体膜５との位置が入れ替わっている点に特徴がある。
実施の形態２のヘテロ接合型バックコンタクトセルにおいても、ｐ領域の面積（第１の設置面積）とｎ領域の面積（第２の設置面積）との和に対するｐ領域の面積（第１の設置面積）の比を、０．５以上０．７３以下、好ましくは０．５以上０．６７以下とすることによって、高い変換効率を有するとともに変換効率のばらつきの少ないヘテロ接合型バックコンタクトセルとすることができる。
実施の形態２のヘテロ接合型バックコンタクトセルは、半導体基板１の裏面に先に第２のｉ型半導体膜４とｎ型半導体膜５との積層体を形成してその一部を厚さ方向にエッチングし、その後、第１のｉ型半導体膜２とｐ型半導体膜３との積層体を形成してその一部を厚さ方向にエッチングすること以外は実施の形態１と同様にして作製することができる。
　実施の形態２における上記以外の説明は実施の形態１と同様であるため、その説明については繰り返さない。
　［実施の形態３］
　図１９に、本発明の他の一例である実施の形態３のヘテロ接合型バックコンタクトセルの模式的な断面図を示す。実施の形態３のヘテロ接合バックコンタクトセルは、実施の形態１と比べて、第１のｉ型半導体膜２とｐ型半導体膜３との積層体の一端を覆う第２のｉ型半導体膜４とｎ型半導体膜５との積層体の部分が除去されている点に特徴がある。
　実施の形態３のヘテロ接合型バックコンタクトセルにおいても、ｐ領域の面積（第１の設置面積）とｎ領域の面積（第２の設置面積）との和に対するｐ領域の面積（第１の設置面積）の比を、０．５以上０．７３以下、好ましくは０．５以上０．６７以下とすることによって、高い変換効率を有するとともに変換効率のばらつきの少ないヘテロ接合型バックコンタクトセルとすることができる。
　実施の形態３のヘテロ接合型バックコンタクトセルは、第１のｉ型半導体膜２とｐ型半導体膜３との積層体の一端を覆うようにして形成された第２のｉ型半導体膜４とｎ型半導体膜５との積層体の当該覆っている部分をエッチング等によって除去すること以外は実施の形態１と同様にして作製することができる。
　実施の形態３における上記以外の説明は実施の形態１と同様であるため、その説明については繰り返さない。
　［実施の形態４］
　図２０に、本発明の他の一例である実施の形態４のヘテロ接合型バックコンタクトセルの模式的な断面図を示す。実施の形態４のヘテロ接合バックコンタクトセルは、実施の形態２と比べて、第２のｉ型半導体膜４とｎ型半導体膜５との積層体の一端を覆う第１のｉ型半導体膜２とｐ型半導体膜３との積層体の部分が除去されている点に特徴がある。
　実施の形態４のヘテロ接合型バックコンタクトセルにおいても、ｐ領域の面積（第１の設置面積）とｎ領域の面積（第２の設置面積）との和に対するｐ領域の面積（第１の設置面積）の比を、０．５以上０．７３以下、好ましくは０．５以上０．６７以下とすることによって、高い変換効率を有するとともに変換効率のばらつきの少ないヘテロ接合型バックコンタクトセルとすることができる。
　実施の形態４のヘテロ接合型バックコンタクトセルは、第２のｉ型半導体膜４とｎ型半導体膜５との積層体の一端を覆うようにして形成された第１のｉ型半導体膜２とｐ型半導体膜３との積層体の当該覆っている部分をエッチング等によって除去すること以外は実施の形態２と同様にして作製することができる。
　実施の形態４における上記以外の説明は実施の形態２と同様であるため、その説明については繰り返さない。
　＜実施例１～実施例６＞
　実施例１～実施例６のヘテロ接合型バックコンタクトセルとしては、図１に示す断面構造を有するヘテロ接合型バックコンタクトセルを作製した。ここで、半導体基板１の裏面における第１のｉ型半導体膜２の設置領域２１および第２のｉ型半導体膜４の設置領域２２は、図２１の模式的平面図に示すように、それぞれ帯状に形成され、１つずつ交互に配置された。
　実施例１～実施例６においては、それぞれ、第１のｉ型半導体膜２の設置領域２１の面積である第１の設置面積と、第２のｉ型半導体膜４の設置領域２２の面積である第２の設置面積との和に対する第１の設置面積の比（（第１の設置面積）／（（第１の設置面積）＋（第２の設置面積）））は０．５とされた。
　また、実施例１～実施例６において、半導体基板１としてはｎ型単結晶シリコン基板を用い、第１のｉ型半導体膜２および第２のｉ型半導体膜４としてはｉ型非晶質シリコン膜を用い、ｐ型半導体膜３としてはｐ型非晶質シリコン膜を用い、ｎ型半導体膜５としてはｎ型非晶質シリコン膜を用いた。また、第１金属層９としてはＩＴＯを用い、第２金属層１０としては銀を用い、第３のｉ型半導体膜６としてはｉ型非晶質シリコン膜を用い、第２のｎ型半導体膜７としてはｎ型非晶質シリコン膜を用いた。
　＜実施例７～実施例１０＞
　第１の設置面積と第２の設置面積との和に対する第１の設置面積の比を０．７３としたこと以外は実施例１～実施例６と同様にして、実施例７～実施例１０のヘテロ接合型バックコンタクトセルを作製した。
　＜比較例１～比較例７＞
　第１の設置面積と第２の設置面積との和に対する第１の設置面積の比を０．８２としたこと以外は実施例１～実施例６と同様にして、実施例７～実施例１０のヘテロ接合型バックコンタクトセルを作製した。
　＜評価＞
　上記のようにして作製した実施例１～実施例１０および比較例１～比較例７のヘテロ接合型バックコンタクトセルに対して、ソーラシミュレータを用いて、疑似太陽光（エアマス１．５）を１ｋＷ／ｃｍ２のエネルギ密度で照射して電流－電圧曲線を作製し、Ｊｓｃ、Ｖｏｃ、ＦＦおよびＥｆｆを求めた。その結果を表１および図２２～図２５に示す。
　なお、図２２～図２５において、縦軸は、それぞれ、Ｊｓｃ、Ｖｏｃ、ＦＦおよびＥｆｆの値を示しており、横軸は、すべて、第１の設置面積と第２の設置面積との和に対する第１の設置面積の比（（第１の設置面積）／（（第１の設置面積）＋（第２の設置面積））を示している。また、表１および図２２～図２５におけるＪｓｃ、Ｖｏｃ、ＦＦおよびＥｆｆの値はそれぞれ特定の値を１．００とした相対値で表わされている。
Figure JPOXMLDOC01-appb-T000001
　図２２に示すように、第１の設置面積と第２の設置面積との和に対する第１の設置面積の比が０．５である実施例１～実施例６のＪｓｃは、当該比が０．７３である実施例７～実施例１０および当該比が０．８２である比較例１～比較例７のＪｓｃと比べて低くなっていた。
　しかしながら、図２３～図２５に示すように、第１の設置面積と第２の設置面積との和に対する第１の設置面積の比が０．５である実施例１～実施例６および０．７３である実施例７～実施例１０のＶｏｃおよびＦＦは、当該比が０．８２である比較例１～７と比べて高くなり、かつ値のばらつきも低減できることが確認された。
　以上の結果から、第１の設置面積と第２の設置面積との和に対する第１の設置面積の比が少なくとも０．５以上０．７３以下である場合には、高い変換効率を有するとともに、変換効率のばらつきを低減することができるヘテロ接合型バックコンタクトセルとすることができると考えられる。
　また、上記の結果から、第１の設置面積と第２の設置面積との和に対する第１の設置面積の比が０．５未満である場合には、第１の設置面積が小さくなることによるＪｓｃの低減分を第２の設置面積の増大によるＦＦおよびＶｏｃの向上分ではカバーすることができず、Ｅｆｆが急激に低下すると考えられる。
　さらに、上記の結果から、第１の設置面積と第２の設置面積との和に対する第１の設置面積の比を０．６７とした場合には、第１の設置面積の低減によるＪｓｃの低減分のＦＦおよびＶｏｃの向上分によるカバーにより、当該比が０．７３である場合と比べてＥｆｆがより向上すると考えられる。
　［付記］
　（１）本発明の第１の態様によれば、半導体基板と、半導体基板の一方の表面の一部に設けられた第１のｉ型半導体膜と、第１のｉ型半導体膜上に設けられたｐ型半導体膜と、半導体基板の表面の他の一部に設けられた第２のｉ型半導体膜と、第２のｉ型半導体膜上に設けられたｎ型半導体膜と、ｐ型半導体膜上に設けられた第１の電極層と、ｎ型半導体膜上に設けられた第２の電極層と、を備え、半導体基板の表面における第１のｉ型半導体膜の設置面積である第１の設置面積と第２のｉ型半導体膜の設置面積である第２の設置面積との和に対する第１の設置面積の比が、０．５以上０．７３以下である、ヘテロ接合型バックコンタクトセルを提供することができる。本発明の第１の態様においては、第１の設置面積と第２の設置面積との和に対する第１の設置面積の比が０．５以上０．７３以下とされているため、高い変換効率を有するとともに変換効率のばらつきの少ないヘテロ接合型バックコンタクトセルとすることができる。
　（２）本発明の第１の態様において、第１の設置面積と第２の設置面積との和に対する第１の設置面積の比が、０．５以上０．６７以下であることが好ましい。この場合には、当該比が０．７３である場合と比べて、変換効率を向上することができる。
　（３）本発明の第１の態様において、第１のｉ型半導体膜および第２のｉ型半導体膜は、それぞれ、半導体基板の表面に接していることが好ましい。この場合にも、高い変換効率を有するとともに変換効率のばらつきの少ないヘテロ接合型バックコンタクトセルとすることができる。
　（４）本発明の第１の態様において、第１のｉ型半導体膜および第２のｉ型半導体膜は、それぞれ、ｉ型非晶質シリコン膜を含むことが好ましい。この場合にも、高い変換効率を有するとともに変換効率のばらつきの少ないヘテロ接合型バックコンタクトセルとすることができる。
　（５）本発明の第１の態様において、第１のｉ型半導体膜および第２のｉ型半導体膜によって半導体基板の表面の全面が覆われていることが好ましい。この場合には、第１のｉ型半導体膜２および第２のｉ型半導体膜４による半導体基板１の裏面のパッシベーション効果を高くすることができる。
　（６）本発明の第１の態様において、第１のｉ型半導体膜とｐ型半導体膜とが接しているとともに、第２のｉ型半導体膜とｎ型半導体膜とが接していることが好ましい。この場合にも、高い変換効率を有するとともに変換効率のばらつきの少ないヘテロ接合型バックコンタクトセルとすることができる。
　（７）本発明の第１の態様において、第１の電極層と第２の電極層とが電気的に絶縁されていることが好ましい。この場合にも、高い変換効率を有するとともに変換効率のばらつきの少ないヘテロ接合型バックコンタクトセルとすることができる。
　（８）本発明の第１の態様において、ｎ型半導体膜は、ｎ型非晶質シリコン膜を含むことが好ましい。この場合にも、高い変換効率を有するとともに変換効率のばらつきの少ないヘテロ接合型バックコンタクトセルとすることができる。
　（９）本発明の第１の態様において、ｎ型非晶質シリコン膜のｎ型不純物濃度は、１×１０１５個／ｃｍ３以上であることが好ましい。この場合にも、高い変換効率を有するとと
もに変換効率のばらつきの少ないヘテロ接合型バックコンタクトセルとすることができる。
　（１０）本発明の第１の態様において、ｐ型半導体膜は、ｐ型非晶質シリコン膜を含むことが好ましい。この場合にも、高い変換効率を有するとともに変換効率のばらつきの少ないヘテロ接合型バックコンタクトセルとすることができる。
　（１１）本発明の第１の態様において、ｐ型非晶質シリコン膜のｐ型不純物濃度は、１×１０１５個／ｃｍ３以上であることが好ましい。この場合にも、高い変換効率を有するとともに変換効率のばらつきの少ないヘテロ接合型バックコンタクトセルとすることができる。
　（１２）本発明の第１の態様において、半導体基板は、ｎ型単結晶シリコンを含むことが好ましい。この場合にも、高い変換効率を有するとともに変換効率のばらつきの少ないヘテロ接合型バックコンタクトセルとすることができる。
　（１３）本発明の第２の態様によれば、半導体基板の一方の表面上に第１のｉ型半導体膜を形成する工程と、第１のｉ型半導体膜上にｐ型半導体膜を形成する工程と、第１のｉ型半導体膜とｐ型半導体膜とを含む第１の積層体の一部を厚さ方向に除去する工程と、半導体基板の表面および第１の積層体を覆うように第２のｉ型半導体膜を形成する工程と、第２のｉ型半導体膜上にｎ型半導体膜を形成する工程と、第２のｉ型半導体膜とｎ型半導体膜とを含む第２の積層体の一部を厚さ方向に除去する工程と、ｐ型半導体膜上およびｎ型半導体膜上にそれぞれ第１の電極層および第２の電極層を形成する工程と、を含み、半導体基板の表面における第１のｉ型半導体膜の設置面積である第１の設置面積と第２のｉ型半導体膜の設置面積である第２の設置面積との和に対する第１の設置面積の比を０．５以上０．７３以下とするヘテロ接合型バックコンタクトセルの製造方法を提供することができる。本発明の第２の態様においては、第１の設置面積と第２の設置面積との和に対する第１の設置面積の比が０．５以上０．７３以下とされているため、高い変換効率を有するとともに変換効率のばらつきの少ないヘテロ接合型バックコンタクトセルを製造することができる。
　（１４）本発明の第３の態様によれば、半導体基板の一方の表面上に第２のｉ型半導体膜を形成する工程と、第２のｉ型半導体膜上にｎ型半導体膜を形成する工程と、第２のｉ型半導体膜とｎ型半導体膜とを含む第２の積層体の一部を厚さ方向に除去する工程と、半導体基板の表面および第２の積層体を覆うように第１のｉ型半導体膜を形成する工程と、第１のｉ型半導体膜上にｐ型半導体膜を形成する工程と、第１のｉ型半導体膜とｐ型半導体膜とを含む第１の積層体の一部を厚さ方向に除去する工程と、ｐ型半導体膜上およびｎ型半導体膜上にそれぞれ第１の電極層および第２の電極層を形成する工程と、を含み、半導体基板の表面における第１のｉ型半導体膜の設置面積である第１の設置面積と第２のｉ型半導体膜の設置面積である第２の設置面積との和に対する第１の設置面積の比が、０．５以上０．７３以下とするヘテロ接合型バックコンタクトセルの製造方法を提供することができる。本発明の第３の態様においても、第１の設置面積と第２の設置面積との和に対する第１の設置面積の比が０．５以上０．７３以下とされているため、高い変換効率を有するとともに変換効率のばらつきの少ないヘテロ接合型バックコンタクトセルを製造することができる。
　以上のように本発明の実施の形態について説明を行なったが、上述の各実施の形態の構成を適宜組み合わせることも当初から予定している。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　本発明は、ヘテロ接合型バックコンタクトセルおよびヘテロ接合型バックコンタクトセルの製造方法に利用することができ、特に、ヘテロ接合型バックコンタクトセル等の太陽電池およびその製造方法に好適に利用することができる。
　１　半導体基板、１ａ　凹凸、２　第１のｉ型半導体膜、３　ｐ型半導体膜、４　第２のｉ型半導体膜、５　ｎ型半導体膜、６　第３のｉ型半導体膜、７　第２のｎ型半導体膜、９　第１金属層、１０　第２金属層、１１　第１の電極層、１２　第２の電極層、２１　第１のｉ型半導体膜の設置領域、２２　第２のｉ型半導体膜の設置領域、３１，３２，３３　エッチングマスク、５１，５２　積層体、１００　半導体基板、１１１　太陽光、１１２　ｉ型非晶質半導体層、１１３　ｎ型非晶質半導体層、１１４　ＩＰ積層体、１１５　ｉ型非晶質半導体層、１１６　ｐ型非晶質半導体層、１１７　ｐ側電極、１１７ａ　ＴＣＯ層、１１７ｂ　金属層、１１８　絶縁層、１１８ａ　第１の絶縁層、１１８ｂ　第２の絶縁層、１１９　ＩＮ積層体、１２０　ｉ型非晶質半導体層、１２１　ｎ型非晶質半導体層、１２２　ｎ側電極、１２２ａ　ＴＣＯ層、１２２ｂ　金属層。
 

Claims (14)

  1. 　半導体基板と、
    　前記半導体基板の一方の表面の一部に設けられた第１のｉ型半導体膜と、
    　前記第１のｉ型半導体膜上に設けられたｐ型半導体膜と、
    　前記半導体基板の前記表面の他の一部に設けられた第２のｉ型半導体膜と、
    　前記第２のｉ型半導体膜上に設けられたｎ型半導体膜と、
    　前記ｐ型半導体膜上に設けられた第１の電極層と、
    　前記ｎ型半導体膜上に設けられた第２の電極層と、を備え、
    前記半導体基板の前記表面における前記第１のｉ型半導体膜の設置面積である第１の設置面積と前記第２のｉ型半導体膜の設置面積である第２の設置面積との和に対する前記第１の設置面積の比が、０．５以上０．７３以下である、ヘテロ接合型バックコンタクトセル。
  2. 　前記第１の設置面積と前記第２の設置面積との和に対する前記第１の設置面積の比が、０．５以上０．６７以下である、請求項１に記載のヘテロ接合型バックコンタクトセル。
  3. 　前記第１のｉ型半導体膜および前記第２のｉ型半導体膜は、それぞれ、前記半導体基板の前記表面に接している、請求項１または請求項２に記載のヘテロ接合型バックコンタクトセル。
  4. 　前記第１のｉ型半導体膜および前記第２のｉ型半導体膜は、それぞれ、ｉ型非晶質シリコン膜を含む、請求項１～請求項３のいずれか１項に記載のヘテロ接合型バックコンタクトセル。
  5. 　前記第１のｉ型半導体膜および前記第２のｉ型半導体膜によって前記半導体基板の前記表面の全面が覆われている、請求項１～請求項４のいずれか１項に記載のヘテロ接合型バックコンタクトセル。
  6. 　前記第１のｉ型半導体膜と前記ｐ型半導体膜とが接しているとともに、前記第２のｉ型半導体膜と前記ｎ型半導体膜とが接している、請求項１～請求項５のいずれか１項に記載のヘテロ接合型バックコンタクトセル。
  7. 　前記第１の電極層と前記第２の電極層とが電気的に絶縁されている、請求項１～請求項６のいずれか１項に記載のヘテロ接合型バックコンタクトセル。
  8. 　前記ｎ型半導体膜は、ｎ型非晶質シリコン膜を含む、請求項１～請求項７のいずれか１項に記載のヘテロ接合型バックコンタクトセル。
  9. 　前記ｎ型非晶質シリコン膜のｎ型不純物濃度は、１×１０１５個／ｃｍ３以上である、請
    求項８に記載のヘテロ接合型バックコンタクトセル。
  10. 　前記ｐ型半導体膜は、ｐ型非晶質シリコン膜を含む、請求項１～請求項９のいずれか１項に記載のヘテロ接合型バックコンタクトセル。
  11. 　前記ｐ型非晶質シリコン膜のｐ型不純物濃度は、１×１０１５個／ｃｍ３以上である、請
    求項１０に記載のヘテロ接合型バックコンタクトセル。
  12. 　前記半導体基板は、ｎ型単結晶シリコンを含む、請求項１～請求項１１のいずれか１項に記載のヘテロ接合型バックコンタクトセル。
  13. 　半導体基板の一方の表面上に第１のｉ型半導体膜を形成する工程と、
    　前記第１のｉ型半導体膜上にｐ型半導体膜を形成する工程と、
    　前記第１のｉ型半導体膜と前記ｐ型半導体膜とを含む第１の積層体の一部を厚さ方向に除去する工程と、
    　前記半導体基板の前記表面および前記第１の積層体を覆うように第２のｉ型半導体膜を形成する工程と、
    　前記第２のｉ型半導体膜上にｎ型半導体膜を形成する工程と、
    　前記第２のｉ型半導体膜と前記ｎ型半導体膜とを含む第２の積層体の一部を厚さ方向に除去する工程と、
    　前記ｐ型半導体膜上および前記ｎ型半導体膜上にそれぞれ第１の電極層および第２の電極層を形成する工程と、を含み、
    　前記半導体基板の前記表面における前記第１のｉ型半導体膜の設置面積である第１の設置面積と前記第２のｉ型半導体膜の設置面積である第２の設置面積との和に対する前記第１の設置面積の比を０．５以上０．７３以下とする、ヘテロ接合型バックコンタクトセルの製造方法。
  14. 　半導体基板の一方の表面上に第２のｉ型半導体膜を形成する工程と、
    　前記第２のｉ型半導体膜上にｎ型半導体膜を形成する工程と、
    　前記第２のｉ型半導体膜と前記ｎ型半導体膜とを含む第２の積層体の一部を厚さ方向に除去する工程と、
    　前記半導体基板の前記表面および前記第２の積層体を覆うように第１のｉ型半導体膜を形成する工程と、
    　前記第１のｉ型半導体膜上にｐ型半導体膜を形成する工程と、
    　前記第１のｉ型半導体膜と前記ｐ型半導体膜とを含む第１の積層体の一部を厚さ方向に除去する工程と、
    　前記ｐ型半導体膜上および前記ｎ型半導体膜上にそれぞれ第１の電極層および第２の電極層を形成する工程と、を含み、
    　前記半導体基板の前記表面における前記第１のｉ型半導体膜の設置面積である第１の設置面積と前記第２のｉ型半導体膜の設置面積である第２の設置面積との和に対する前記第１の設置面積の比が、０．５以上０．７３以下とする、ヘテロ接合型バックコンタクトセルの製造方法。
     
PCT/JP2015/053802 2014-03-18 2015-02-12 ヘテロ接合型バックコンタクトセルおよびヘテロ接合型バックコンタクトセルの製造方法 WO2015141339A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014-055133 2014-03-18
JP2014055133A JP2015177176A (ja) 2014-03-18 2014-03-18 ヘテロ接合型バックコンタクトセルおよびヘテロ接合型バックコンタクトセルの製造方法

Publications (1)

Publication Number Publication Date
WO2015141339A1 true WO2015141339A1 (ja) 2015-09-24

Family

ID=54144319

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2015/053802 WO2015141339A1 (ja) 2014-03-18 2015-02-12 ヘテロ接合型バックコンタクトセルおよびヘテロ接合型バックコンタクトセルの製造方法

Country Status (2)

Country Link
JP (1) JP2015177176A (ja)
WO (1) WO2015141339A1 (ja)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009200267A (ja) * 2008-02-21 2009-09-03 Sanyo Electric Co Ltd 太陽電池
JP2013168605A (ja) * 2012-02-17 2013-08-29 Sharp Corp 太陽電池の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009200267A (ja) * 2008-02-21 2009-09-03 Sanyo Electric Co Ltd 太陽電池
JP2013168605A (ja) * 2012-02-17 2013-08-29 Sharp Corp 太陽電池の製造方法

Also Published As

Publication number Publication date
JP2015177176A (ja) 2015-10-05

Similar Documents

Publication Publication Date Title
US8525018B2 (en) Solar cell
KR101826912B1 (ko) 광전변환소자 및 그 제조 방법
US9130078B2 (en) Solar cell and method for manufacturing the same
US20140014175A1 (en) Solar cell element and solar cell module
JP4791098B2 (ja) 集積型薄膜太陽電池モジュール
US20090056807A1 (en) Solar cell and fabricating process thereof
US20130125964A1 (en) Solar cell and manufacturing method thereof
KR101768907B1 (ko) 태양 전지 제조 방법
TWI424582B (zh) 太陽能電池的製造方法
WO2015114922A1 (ja) 光電変換装置および光電変換装置の製造方法
JP5948148B2 (ja) 光電変換装置
TW201411861A (zh) 太陽能電池及其製作方法
US20140373919A1 (en) Photovoltaic cell and manufacturing process
US20130087191A1 (en) Point-contact solar cell structure
US20140166091A1 (en) Photovoltaic device with double-junction
JP2015142079A (ja) 光電変換装置
KR101863068B1 (ko) 태양전지 및 그 제조방법
WO2016140309A1 (ja) 光電変換素子およびその製造方法
JP6476015B2 (ja) 光電変換素子およびその製造方法
WO2015141338A1 (ja) 光電変換素子および光電変換素子の製造方法
WO2015141339A1 (ja) ヘテロ接合型バックコンタクトセルおよびヘテロ接合型バックコンタクトセルの製造方法
KR20120009562A (ko) 태양 전지 및 이의 제조 방법
JP2016039246A (ja) 光電変換素子
WO2017038733A1 (ja) 光電変換素子
WO2014016931A1 (ja) 太陽電池及びその製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 15764827

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 15764827

Country of ref document: EP

Kind code of ref document: A1