WO2015141333A1 - 撮像装置 - Google Patents

撮像装置 Download PDF

Info

Publication number
WO2015141333A1
WO2015141333A1 PCT/JP2015/053657 JP2015053657W WO2015141333A1 WO 2015141333 A1 WO2015141333 A1 WO 2015141333A1 JP 2015053657 W JP2015053657 W JP 2015053657W WO 2015141333 A1 WO2015141333 A1 WO 2015141333A1
Authority
WO
WIPO (PCT)
Prior art keywords
transistor
comparison
voltage
signal
unit
Prior art date
Application number
PCT/JP2015/053657
Other languages
English (en)
French (fr)
Inventor
義雄 萩原
Original Assignee
オリンパス株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by オリンパス株式会社 filed Critical オリンパス株式会社
Publication of WO2015141333A1 publication Critical patent/WO2015141333A1/ja
Priority to US15/260,954 priority Critical patent/US9918032B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/745—Circuitry for generating timing or clock signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/772—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising A/D, V/T, V/F, I/T or I/F converters
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/778—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising amplifiers shared between a plurality of pixels, i.e. at least one part of the amplifier must be on the sensor array itself
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/50—Analogue/digital converters with intermediate conversion to time interval
    • H03M1/56—Input signal compared with linear ramp

Definitions

  • the present invention relates to an imaging device.
  • Priority is claimed on Japanese Patent Application No. 2014-053593, filed March 17, 2014, the content of which is incorporated herein by reference.
  • FIG. 16 shows a part of the configuration of the tdcSS type AD converter circuit according to the first prior art. The configuration and operation of the circuit shown in FIG. 16 will be described below.
  • the circuit illustrated in FIG. 16 includes a comparison unit 1031, a latch unit 1033, a count unit 1034, and a buffer circuit BUF.
  • the comparison unit 1031 receives the analog signal Signal to be subjected to AD conversion and the reference signal Ramp decreasing with the passage of time, and outputs a comparison signal CO based on the result of comparing the analog signal Signal with the reference signal Ramp. It has a voltage comparator COMP.
  • the latch unit 1033 has a plurality of latch circuits L_0 to L_7 that latch the logic states of the plurality of phase signals CK [0] to CK [7] having different phases.
  • the counting unit 1034 has a counter circuit CNT that performs counting based on the phase signal CK [7] output from the latch circuit L_7.
  • the control signal RST is a signal for performing a reset operation of the counter circuit CNT.
  • the buffer circuit BUF is an inverting buffer circuit that inverts and outputs an input signal.
  • the latch circuits L_0 to L_7 constituting the latch unit 1033 are in the enable (active, active) state when the control signal Hold from the buffer circuit BUF is in the H state (high state), and the input phase signal CK [0] Output CK [7] as it is.
  • the latch circuits L_0 to L_7 are disabled (disabled and held) when the control signal Hold from the buffer circuit BUF transitions from the H state to the L state (Low state), and the input phase signal CK [0 ] To latch the logic state of CK [7].
  • 17 shows a reference signal Ramp, an analog signal Signal, a start pulse StartP, phase signals CK [0] to CK [7], a comparison signal CO, a control signal Hold from the buffer circuit BUF, and latch circuits L_0 to L_7 of the latch unit 1033. Shows the waveforms of the output signals Q0 to Q7.
  • the horizontal direction of FIG. 17 shows time, and the vertical direction of FIG. 17 shows voltage.
  • phase signals CK [0] to CK [7] are generated at a first timing related to the start of comparison in the comparison unit 1031, and the generated phase signals CK [0] to CK [7] are latched.
  • the latch circuits L_0 to L_7 of the unit 1033 are input. Since the control signal Hold from the buffer circuit BUF is in the H state, the latch circuits L_0 to L_7 are in the enable state, and the phase signals CK [0] to CK [7] are output as they are.
  • the counting unit 1034 performs counting based on the phase signal CK [7] output from the latch circuit L_7 of the latch unit 1033. In this counting, the count value increases or decreases at the rising or falling timing of the phase signal CK [7].
  • the comparison signal CO from the comparison unit 1031 is inverted at a second timing at which the voltages of the analog signal Signal and the reference signal Ramp substantially match. After the comparison signal CO is buffered by the buffer circuit BUF, at the third timing, the control signal Hold from the buffer circuit BUF is in the L state.
  • the latch circuits L_0 to L_7 are disabled.
  • the logic states of the phase signals CK [0] to CK [7] are latched by the latch circuits L_0 to L_7.
  • the counting unit 1034 latches the count value when the latch circuit L_7 stops its operation. Digital data corresponding to the analog signal Signal is obtained by the logic state latched by the latch unit 1033 and the count value latched by the count unit 1034.
  • FIG. 18 shows a part of the configuration of a tdcSS type AD converter according to the second prior art. The configuration and operation of the circuit shown in FIG. 18 will be described below.
  • the circuit illustrated in FIG. 18 includes a comparison unit 1031, a latch control unit 1032, a latch unit 1033, and a count unit 1034.
  • the comparing unit 1031 and the counting unit 1034 are the same as the comparing unit 1031 and the counting unit 1034 shown in FIG.
  • the latch control unit 1032 includes an inverting delay circuit DLY and an AND circuit AND1 and generates a control signal for controlling the operation of the latch unit 1033.
  • the comparison signal CO from the comparison unit 1031 is input to the inversion delay circuit DLY.
  • the inverting delay circuit DLY inverts and delays the comparison signal CO to output a comparison signal xCO_D.
  • the comparison signal xCO_D from the inverting delay circuit DLY and the comparison signal CO from the comparison unit 1031 are input to the AND circuit AND1.
  • the AND circuit AND1 outputs a control signal Hold_L which is a logical product (AND) of the comparison signal xCO_D and the comparison signal CO.
  • the latch unit 1033 has latch circuits L_0 to L_7 and an AND circuit AND2.
  • the latch circuits L_0 to L_7 are the same as the latch circuits L_0 to L_7 shown in FIG.
  • the AND circuit AND2 outputs a control signal Hold_C obtained by ANDing the comparison signal xCO_D from the inversion delay circuit DLY of the latch control unit 1032 and the control signal Enable to the latch circuit L_7.
  • 19 shows start pulse StartP, phase signals CK [0] to CK [7], comparison signal xCO_D, comparison signal CO, control signal Hold_L from AND circuit AND1, control signal Enable, control signal Hold_C from AND circuit AND2,
  • the waveforms of the output signals Q0 to Q7 of the latch circuits L_0 to L_7 of the latch unit 1033 are shown.
  • the horizontal direction of FIG. 19 shows time, and the vertical direction of FIG. 19 shows voltage.
  • the comparison signal CO from the comparison unit 1031 is in the L state until the voltages of the analog signal Signal input to the comparison unit 1031 and the reference signal Ramp substantially match. It is. While the comparison signal CO is in the L state, the comparison signal xCO_D from the inverting and delaying circuit DLY is in the H state. Since the comparison signal xCO_D from the inverting delay circuit DLY is in the H state and the comparison signal CO from the comparison unit 1031 is in the L state, the control signal Hold_L from the AND circuit AND1 is in the L state. Therefore, the latch circuits L_0 to L_6 are in the disabled state.
  • the comparison signal CO from the comparison unit 1031 is inverted at a second timing at which the voltages of the analog signal Signal and the reference signal Ramp substantially match. Since the comparison signal xCO_D from the inverting delay circuit DLY is in the H state, and the comparison signal CO from the comparison unit 1031 changes from the L state to the H state, the control signal Hold_L of the AND circuit AND1 changes from the L state to the H state . Thereby, the latch circuits L_0 to L_6 are enabled.
  • the comparison signal xCO_D from the inversion delay circuit DLY changes from the H state to the L state.
  • the control signal Hold_L of the AND circuit AND1 and the control signal Hold_C of the AND circuit AND2 change from the H state to the L state, and the latch circuits L_0 to L_7 are disabled.
  • the latch circuits L_0 to L_6 operate only in the period from the second timing to the third timing, the current consumption can be reduced as compared with the first conventional example.
  • the inverting delay circuit DLY As a specific configuration of the inverting delay circuit DLY, for example, it can be considered to apply a so-called delay line in which inverter circuits are connected in multiple stages, which is described in Non-Patent Document 1.
  • Japan JP 2011-55196 gazette Japan JP 2012-39386
  • the conventional tdcSS type AD converter circuit and an imaging device using the same have a problem of deterioration of AD conversion accuracy due to the bounce of the power supply and the ground. The problem will be described below.
  • a comparison unit 1031, a latch control unit 1032, a latch unit 1033, and a count unit corresponding to each column of an array of pixels arranged in a matrix 1034 are arranged for each column.
  • the power supply voltage VDD is supplied to each part of the column circuit, but the wiring resistance becomes larger closer to the central column (that is, farther from the power supply) compared to the column at the end of the column circuit. A large voltage drop occurs to lower the power supply voltage VDD. Also, the greater the current consumed by the circuit, the greater the voltage drop.
  • the ground voltage GND is raised closer to the middle column (that is, farther from the ground) than the column at the end of the column circuit.
  • the comparison signal CO from the comparison unit 1031 of all the columns is inverted substantially simultaneously by the inversion delay circuit DLY and the latch circuit L_0 to In some cases, L_6 and the L_6 start operation (become enabled) at almost the same time.
  • the propagation delay time of the inverter circuit largely depends on the difference between the power supply voltage and the ground voltage.
  • the latch circuits L_0 to L_7 are disabled at the third timing at which only the delay time in the inverting delay circuit DLY has elapsed from the second timing at which the latch circuits L_0 to L_6 start operating substantially simultaneously. State and latches the logic state of the phase signals CK [0] to CK [7].
  • the delay time of the inverting and delaying circuit DLY changes according to the power supply and ground voltage (the magnitude of the bounce), and the third timing which is the latch timing changes.
  • the delay time tDLY of each inverter circuit changes in accordance with the change of the power supply and ground voltage (the magnitude of bounce), and the delay time of each inverter circuit tDLY is accumulated.
  • the delay time of the inverting delay circuit DLY largely changes, and there is a possibility that the latch circuits L_0 to L_7 can not correctly latch the logic states of the phase signals CK [0] to CK [7].
  • This problem has a high probability of occurring when the comparison signals CO from a large number of comparison units 1031 change substantially simultaneously, and as a result, the AD conversion accuracy may be reduced.
  • the present invention provides an imaging device capable of reducing deterioration in AD conversion accuracy.
  • an imaging device includes: an imaging unit in which a plurality of pixels having photoelectric conversion elements are arranged in a matrix; a clock generation unit that generates a plurality of phase signals having different phases; And a reference signal generation unit that generates a reference signal that increases or decreases with the passage of time, and processing for comparing the pixel signal output from the pixel with the reference signal, arranged corresponding to the array column of the plurality of pixels.
  • a comparison unit that starts at a first timing and ends the comparison processing at a second timing when the relationship between the reference signal and the pixel signal satisfies a predetermined condition, and is arranged corresponding to the comparison unit.
  • a latch unit that latches the logic state of the plurality of phase signals, and the latch unit are arranged corresponding to the comparison unit, and the latch unit is enabled at the second timing, and output from the comparison unit from the second timing.
  • the A latch control unit that causes the latch unit to perform a latch at a third timing when a time based on the current flow has elapsed, and the comparison unit is a first transistor whose gate receives the reference signal, and A reference signal is output at the time of initializing the voltage of the gate of the first transistor and the gate of the second transistor, and has a second transistor to which the pixel signal is input at the gate, and the comparison process is performed
  • a differential amplifier for outputting a first comparison signal according to a result of comparison between the reference signal and the pixel signal; and a third source connected to a voltage source and outputting a current when the comparison process is performed A transistor and a first terminal connected to the gate of the third transistor, and a second terminal connected to the voltage source to sample a reference voltage based on the reference signal
  • the comparison unit further connects the gate and the drain of the first transistor at the time of initialization, and the first processing is performed at the time of executing the comparison processing.
  • a first switch element for disconnecting the gate and drain of the second transistor, and the gate and drain of the second transistor at the time of initialization, and for disconnecting the gate and drain of the second transistor at the time of performing the comparison process A second switch element and a first terminal are connected to the gate of the first transistor, the reference signal is input to the second terminal, and the voltage of the drain of the first transistor is sampled at the time of initialization And the first terminal is connected to the gate of the second transistor, and the pixel signal is input to the second terminal, and at the time of the initialization
  • a third capacitor for sampling the voltage of the drain of the second transistor may have.
  • the first transistor and the second transistor are transistors of a first conductivity type, and the third transistor is of a second conductivity type.
  • the comparison unit further includes a fourth transistor of a first conductivity type, the gate of which receives the reference signal and the first comparison signal at its gate, and a drain connected to a source of the fourth transistor.
  • a signal output from a connection point between the fifth transistor of the first conductivity type and the fourth and fifth transistors is input to the gate, and a drain is connected to the drain of the third transistor.
  • the sixth transistor of the first conductivity type is connected to the drain of the third transistor at the time of initialization and the first terminal of the first capacitive element, and the comparison process is performed.
  • the second comparison signal may be output from a connection point between the third transistor and the sixth transistor.
  • the first transistor and the second transistor are transistors of a first conductivity type
  • the third transistor is of a second conductivity type.
  • the drain of the third transistor and the first terminal of the first capacitive element are connected at the time of initialization, and the drain of the third transistor and the first capacitive element are performed when the comparison process is performed.
  • the first transistor, the second transistor, and the third transistor are transistors of the first conductivity type
  • the comparison unit is Furthermore, a fourth transistor of the second conductivity type in which the reference signal and the first comparison signal are input to the gate, and a fifth transistor of the first conductivity type in which the drain is connected to the drain of the fourth transistor A signal of output from a connection point of the transistor, the fourth transistor and the fifth transistor is input to a gate, and a drain is connected to a drain of the third transistor.
  • the transistor, the drain of the fifth transistor at the time of initialization, and the first terminal of the first capacitive element are connected, and the drain of the fifth transistor is performed at the time of the comparison process.
  • a third switch element for disconnecting the first terminal of the first capacitive element, wherein the first capacitive element is a voltage of a drain of the fifth transistor at the time of the initialization.
  • the reference voltage may be sampled, and the second comparison signal may be output from a connection point between the third transistor and the sixth transistor.
  • the first terminal is further connected to the gate of the fourth transistor, and the second terminal is the fourth transistor May have a fourth capacitive element connected to the drain of the
  • the reference voltage of the first terminal of the first capacitive element changes according to the bounce, and as a result, the source Changes in the voltage between the gate and the source of the third transistor connected to the voltage source are suppressed.
  • the change in current flowing through the third transistor is suppressed, so that the change in the third timing due to the bounce of the voltage source can be suppressed. Therefore, the deterioration of the AD conversion accuracy can be reduced.
  • FIG. 1 It is a circuit diagram for demonstrating operation
  • FIG. 7 is a block diagram showing a part of the configuration of a tdcSS type AD converter circuit according to a first conventional example. It is a timing chart which shows operation of the tdcSS type AD conversion circuit concerning the 1st conventional example. It is a block diagram which shows a part of structure of the tdcSS type
  • FIG. 1 shows an example of the configuration of an imaging device according to the present embodiment.
  • the imaging device 1 illustrated in FIG. 1 includes an imaging unit 2, a vertical selection unit 12, a horizontal selection unit 14, a column processing unit 15, an output unit 17, a clock generation unit 18, a reference signal generation unit 19, and a control unit 20.
  • the imaging unit 2 is configured by arranging a plurality of unit pixels 3 having photoelectric conversion elements in a matrix.
  • the unit pixel 3 generates a pixel signal according to the size of the incident electromagnetic wave, and outputs the pixel signal to the vertical signal line 13 provided for each column.
  • the vertical selection unit 12 selects each row of the imaging unit 2.
  • the clock generation unit 18 generates a plurality of phase signals having different phases.
  • the reference signal generation unit 19 generates a reference signal (ramp wave) that increases or decreases with the passage of time.
  • the column processing unit 15 has a column AD conversion unit 16 that AD converts the pixel signal output from the unit pixel 3.
  • the horizontal selection unit 14 reads out the AD converted digital data to the horizontal signal line.
  • the output unit 17 outputs the digital data read by the horizontal selection unit 14 to the circuit of the subsequent stage.
  • the control unit 20 controls each unit.
  • FIG. 1 illustrates the case of the imaging unit 2 configured by unit pixels 3 of 4 rows ⁇ 6 columns for simplicity, the number of rows and the number of columns of the unit pixels 3 are arbitrary natural numbers of 2 or more. That's fine. In reality, several tens to several tens of thousands of unit pixels 3 are arranged in each row and each column of the imaging unit 2. Although illustration is omitted, the unit pixel 3 which comprises the imaging part 2 is comprised by photoelectric conversion elements, such as a photodiode / photogate / phototransistor, and a transistor circuit.
  • photoelectric conversion elements such as a photodiode / photogate / phototransistor, and a transistor circuit.
  • unit pixels 3 are two-dimensionally arranged by four rows and six columns. Further, a row control line 11 is wired for each row in the pixel array of 4 rows and 6 columns. Each end of the row control line 11 is connected to each output end corresponding to each row of the vertical selection unit 12.
  • the vertical selection unit 12 is configured by a shift register or a decoder, and controls the row address and the row scan of the imaging unit 2 via the row control line 11 when driving each unit pixel 3 of the imaging unit 2. Further, vertical signal lines 13 are wired for each column with respect to the pixel array of the imaging unit 2.
  • the column processing unit 15 includes, for example, a column AD conversion unit 16 provided for each column of the pixel array of the imaging unit 2, that is, for each vertical signal line 13.
  • the column AD conversion unit 16 converts an analog pixel signal read out from each unit pixel 3 of the imaging unit 2 via the vertical signal line 13 for each column into digital data.
  • the column AD conversion unit 16 is disposed in a one-to-one correspondence with one column of the pixel array of the imaging unit 2, but this is merely an example, and the arrangement relationship is limited to this is not.
  • one column AD conversion unit 16 is arranged for a plurality of columns of the pixel array of the imaging unit 2, and this one column AD conversion unit 16 is used in a time division manner among a plurality of columns. Is also possible.
  • the column processing unit 15 converts analog pixel signals read out from the unit pixels 3 of the selected row of the imaging unit 2 into digital pixel data together with a reference signal generation unit 19 described later (AD conversion circuit) Are configured.
  • the clock generation unit 18 may use an asymmetric oscillation circuit or the like in which the number of phase signals to be output is a power of two. Although an annular delay circuit is preferable as the clock generation unit 18, it is not necessary to limit to this.
  • the reference signal generation unit 19 is formed of, for example, an integration circuit, and generates a reference signal whose level changes in an inclined manner as time passes, that is, a so-called ramp wave under control of the control unit 20.
  • a reference signal is supplied to the column AD converter 16 of the processing unit 15.
  • the reference signal generation unit 19 is not limited to one using an integration circuit, and a DAC circuit may be used. However, in the case of using a DAC circuit to digitally generate a ramp wave, it is necessary to make the steps of the ramp wave finer or to have a similar configuration.
  • the horizontal selection unit 14 is configured of a shift register, a decoder, or the like, and controls column address and column scanning of the column AD conversion unit 16 of the column processing unit 15.
  • the digital data AD-converted by the column AD converter 16 is sequentially read out to the output unit 17 through the horizontal signal line under the control of the horizontal selection unit 14.
  • the control unit 20 includes a clock necessary for the operation of each unit such as the vertical selection unit 12, the clock generation unit 18, the reference signal generation unit 19, the horizontal selection unit 14, the column processing unit 15, and the output unit 17 and pulse signals of predetermined timing.
  • the output unit 17 outputs binarized digital data.
  • the output unit 17 may have built-in signal processing functions such as black level adjustment, column variation correction, and color processing. Furthermore, the output unit 17 may convert n-bit parallel digital data into serial data and output it.
  • the column AD conversion unit 16 compares the analog pixel signal read out from each unit pixel 3 of the imaging unit 2 through the vertical signal line 13 with the reference signal for AD conversion supplied from the reference signal generation unit 19. By doing this, a pulse signal having a size (pulse width) in the time axis direction corresponding to the size of the pixel signal is generated. Then, the column AD conversion unit 16 performs AD conversion by converting data corresponding to the pulse width period of the pulse signal into digital data corresponding to the size of the pixel signal.
  • the column AD conversion unit 16 is disposed for each column of the pixel array of the imaging unit 2. In FIG. 1, six column AD conversion units 16 are arranged. The column AD conversion unit 16 of each column is configured the same.
  • the column AD conversion unit 16 includes a comparison unit 31, a latch control unit 32, a latch unit 33, and a count unit 34.
  • the comparison unit 31 is disposed corresponding to the row of the pixel array of the imaging unit 2. As described above, since the column AD conversion unit 16 may be disposed for a plurality of columns of the pixel array of the imaging unit 2, the comparison unit 31 is disposed for the plurality of columns of the pixel array of the imaging unit 2. It may be done. That is, the comparison unit 31 is disposed for each column or a plurality of columns of the pixel array of the imaging unit 2.
  • the comparison unit 31 generates a signal voltage according to an analog pixel signal output from the unit pixel 3 of the imaging unit 2 through the vertical signal line 13 and a lamp voltage of a reference signal supplied from the reference signal generation unit 19. By comparison, the magnitude of the pixel signal is converted into information in the time axis direction (pulse width of the pulse signal).
  • the comparison signal output from the comparison unit 31 is, for example, High level (H level) when the lamp voltage is larger than the signal voltage, and is Low level (L level) when the lamp voltage is less than the signal voltage.
  • the comparison unit 31 starts comparison processing of the pixel signal output from the unit pixel 3 and the reference signal at a first timing, and the second timing at which the reference signal satisfies a predetermined condition for the pixel signal
  • the comparison processing ends at the timing when the voltage of the reference signal and the voltage of the pixel signal substantially match.
  • the comparison signal from the comparison unit 31 is inverted at the timing when the comparison unit 31 ends the comparison process.
  • the latch unit 33, the latch control unit 32, and the count unit 34 are arranged corresponding to the comparison unit 31.
  • the latch unit 33 has a plurality of latch circuits L_0 to L_7 that latch (hold / store) the logic states of the plurality of phase signals output from the clock generation unit 18. Encoding is performed at the output unit 17 based on the logical states of the plurality of phase signals latched by the latch unit 33, and data (lower data) of lower bits constituting digital data is obtained.
  • the latch control unit 32 generates a control signal that controls the operation of the latch unit 33.
  • the latch control unit 32 enables the latch unit 33 at the second timing, and latches at a third timing at which a time based on the current (the current of the comparison signal) output from the comparison unit 31 has elapsed from the second timing.
  • the unit 33 executes the latch.
  • the counting unit 34 performs counting based on the phase signal (in this example, the phase signal CK [7]) output from the clock generation unit 18.
  • the counting unit 34 performs counting to obtain data of upper bits (upper data) constituting digital data.
  • the signals corresponding to the logic states of the plurality of phase signals CK [0] to CK [7] latched by the latch unit 33 are, for example, 8-bit data.
  • the upper data signal formed by the count value of the counting unit 34 is, for example, 10-bit data. 10 bits is an example, and may be less than 10 bits (for example, 8 bits) or more than 10 bits (for example, 12 bits).
  • the unit pixel 3 outputs a reset level and a signal level.
  • AD conversion is performed as follows. For example, the reference signal falling at a predetermined slope and each voltage of the pixel signal are compared, and the voltage of the reference signal (ramp voltage) and the voltage of the pixel signal are calculated from the time (first timing) Are the same (second timing), and the length of the period until the predetermined time elapses (third timing) is the count value of the count unit 34 and the plurality of phases latched by the latch unit 33.
  • the digital data corresponding to the magnitude of the pixel signal is obtained by measurement according to the encoded values of the logic states of the signals CK [0] to CK [7].
  • the above AD conversion is performed on each of the reset level and the signal level read out from the unit pixel 3. More specifically, the reset level including the noise of the pixel signal is read out from each unit pixel 3 of the selected row of the imaging unit 2 by the first read operation and AD converted, and subsequently, by the second read operation The signal level corresponding to the electromagnetic wave incident on the unit pixel 3 is read out and AD converted. Thereafter, digital subtraction corresponding to the signal component is obtained by digitally subtracting the reset level and the signal level (CDS processing). The signal level may be read and AD converted in the first read operation, and the reset level may be read and AD converted in the second read operation. Moreover, it is not necessary to limit to this.
  • the control unit 20 transmits a reference signal to the reference signal generation unit 19. Provide generation control data.
  • the reference signal generation unit 19 outputs, as a comparison voltage to be applied to the first input terminal of the comparison unit 31, a reference signal whose waveform is temporally changed in a ramp shape as a whole.
  • the comparison unit 31 compares the reference signal with the pixel signal.
  • the latch control unit 32 sets the latch circuit L_7 of the latch unit 33 to the enable (valid or active) state at the timing (first timing) at which the comparison is started by the comparison unit 31.
  • the counting unit 34 counts using the phase signal CK [7] from the clock generation unit 18 as a count clock.
  • the comparison unit 31 compares the reference signal supplied from the reference signal generation unit 19 with the pixel signal, and inverts the comparison signal when both voltages substantially match (second timing).
  • the latch control unit 32 enables the latch circuits L_0 to L_6 of the latch unit 33.
  • the latch circuits L_0 to L_7 of the latch unit 33 are disabled (invalid, hold And latches the logic states of the plurality of phase signals CK [0] to CK [7] from the clock generation unit 18.
  • the count unit 34 latches the count value. Thereby, digital data corresponding to the reset level can be obtained.
  • the control unit 20 stops the supply of control data to the reference signal generation unit 19 and the output of the phase signal from the clock generation unit 18 when a predetermined period has elapsed. Thereby, the reference signal generation unit 19 stops the generation of the reference signal.
  • the control unit 20 transmits a reference signal to the reference signal generation unit 19. Provide generation control data.
  • the reference signal generation unit 19 outputs, as a comparison voltage to be applied to the first input terminal of the comparison unit 31, a reference signal whose waveform is temporally changed in a ramp shape as a whole.
  • the comparison unit 31 compares the reference signal with the pixel signal.
  • the latch control unit 32 enables the latch circuit L_7 of the latch unit 33 at a timing (first timing) at which the comparison is started by the comparison unit 31.
  • the counting unit 34 counts using the phase signal CK [7] from the clock generation unit 18 as a count clock.
  • the comparison unit 31 compares the reference signal supplied from the reference signal generation unit 19 with the pixel signal, and inverts the comparison signal when both voltages substantially match (second timing).
  • the latch control unit 32 enables the latch circuits L_0 to L_6 of the latch unit 33.
  • the latch circuits L_0 to L_7 of the latch unit 33 are disabled and the clock
  • the logic states of the plurality of phase signals CK [0] to CK [7] from the generation unit 18 are latched.
  • the count unit 34 latches the count value. Thereby, digital data corresponding to the signal level can be obtained.
  • the control unit 20 stops the supply of control data to the reference signal generation unit 19 and the output of the phase signal from the clock generation unit 18 when a predetermined period has elapsed. Thereby, the reference signal generation unit 19 stops the generation of the reference signal.
  • the digital data corresponding to the reset level and the digital data corresponding to the signal level are transferred by the horizontal selection unit 14 to the output unit 17 via the horizontal signal line.
  • the output unit 17 performs encoding processing and subtraction (CDS processing) based on digital data to obtain digital data of a signal component.
  • the output unit 17 may be built in the column processing unit 15.
  • FIG. 2 shows an example of the configuration of the comparison unit 31.
  • the comparison unit 31 includes a first amplifier unit AMP1, a second amplifier unit AMP2, and a third amplifier unit AMP3.
  • the configuration of the comparison unit 31 will be described using the power supply VDD and the ground GND as an example of a voltage source.
  • the first amplifier unit AMP1 includes a differential amplifier DAMP, transistors P6 and P7, and capacitive elements C1 and C2.
  • the differential amplifier DAMP is connected between the drains of the transistors N1 and N2 and the power supply VDD, and the gates are commonly connected.
  • P-type transistors P3 and P4 formed of the PMOS transistors, and a current source N5 formed of an NMOS connected between the node commonly connected to the sources of the transistors N1 and N2 and the ground GND.
  • the differential amplifier DAMP includes a first input terminal IN1 (gate of the transistor N1) electrically connected to the reference signal generation unit 19 and a second input terminal IN2 electrically connected to the unit pixel 3. (The gate of the transistor N2), and the voltages of the first input terminal IN1 and the second input terminal IN2 are compared.
  • P-type transistors P6 and P7 configured of PMOS are connected between the gates and drains of the transistors N1 and N2, respectively.
  • the transistors P6 and P7 are turned on when a low active reset pulse Reset is applied to their gates from the control unit 20, thereby shorting the gates and drains of the transistors N1 and N2.
  • the transistors P6 and P7 function as a reset unit that resets (initializes) the voltage of each gate of the transistors N1 and N2, that is, the voltage of the two input terminals of the differential amplifier DAMP. By resetting the voltages of the two input terminals of the differential amplifier DAMP, the operating point of the differential amplifier DAMP at the start of the comparison process is determined.
  • a capacitive element C1 for cutting a DC level to each gate of the transistors N1 and N2, that is, the first input terminal IN1 and the second input terminal IN2 of the differential amplifier DAMP, and sampling a predetermined voltage at the time of reset , C2 are connected respectively.
  • the second terminal of the capacitive element C1 is electrically connected to the reference signal generation unit 19, and receives the reference signal Ramp from the reference signal generation unit 19.
  • the second terminal of the capacitive element C2 is electrically connected to the unit pixel 3 of the imaging unit 2, and the pixel signal Pixel output from each unit pixel 3 is given. Further, a bias voltage Vbias for controlling the current value is applied to the gate of the current source N5.
  • the drain of the transistor N1 is connected to the drain and gate of the transistor P3, and the source of the transistor P3 is connected to the power supply VDD.
  • the drain of the transistor N2 is connected to the drain of the transistor P4, and the source of the transistor P4 is connected to the power supply VDD.
  • the drain of the transistor N2 is also connected to the third amplifier unit AMP3.
  • the differential amplifier DAMP includes the transistor N1 (first transistor) to which the reference signal Ramp is input to the gate, and the transistor to which the pixel signal Pixel is input to the gate
  • a reference signal is output from the drain of the transistor N2 at the time of initializing the voltage of the gate of the transistor N1 and the gate of the transistor N2 and has the reference signal Ramp and the pixel signal Pixel at the time of execution of comparison processing.
  • a first comparison signal CO_1 according to the result of comparison with the signal N.sub.2 is output from the drain of the transistor N2.
  • the transistor P6 (first switch element) connects the gate and drain of the transistor N1 at the time of initialization, and disconnects the gate and drain of the transistor N1 at the time of execution of comparison processing Keep in state).
  • the transistor P7 (second switch element) connects the gate and the drain of the transistor N2 at the time of initialization, and disconnects the gate and the drain of the transistor N2 when the comparison process is performed (maintains in a non-connected state).
  • the capacitive element C1 (second capacitive element)
  • the first terminal is connected to the gate of the transistor N1 and the reference signal Ramp is input to the second terminal, and the voltage of the drain of the transistor N1 is sampled at the time of initialization. .
  • the first terminal is connected to the gate of the transistor N2 and the pixel signal Pixel is input to the second terminal, and the voltage of the drain of the transistor N2 is sampled at the time of initialization .
  • the detailed operation of the first amplifier unit AMP1 will be described later.
  • the third amplifier unit AMP3 includes N-type transistors N10 and N12 configured of an NMOS of the same conductivity type as the transistors N1 and N2 that configure the differential amplifier DAMP.
  • the gate of the transistor N10 (fourth transistor) is connected to the drain of the transistor N2 and the drain of the transistor P4, and the drain of the transistor N10 is connected to the power supply VDD.
  • the drain of the transistor N12 (fifth transistor) is connected to the source of the transistor N10, and the source of the transistor N12 is connected to the ground GND.
  • the drain of the transistor N12 is also connected to the second amplifier unit AMP2.
  • a bias voltage Vbias for controlling the current value is applied to the gate of the transistor N12.
  • the transistors N10 and N12 constitute a source follower type level shift circuit.
  • the reference signal output from the drain of the transistor N2 is input to the gate of the transistor N10 during initialization, and the first comparison signal CO_1 output from the drain of the transistor N2 is input to the gate of the transistor N10 when performing comparison processing .
  • the transistor N10 shifts the level of the reference signal input to the gate, and outputs the level shifted reference signal from the source.
  • the transistor N10 shifts the level of the first comparison signal CO_1 input to the gate, and outputs the level-shifted third comparison signal CO_3 from the source.
  • the detailed operation of the third amplifier unit AMP3 will be described later.
  • the second amplifier unit AMP2 has a conductivity type different from that of the transistors N1 and N2 and an N-type transistor N9 (sixth transistor) configured of an NMOS of the same conductivity type as the transistors N1 and N2 that configure the differential amplifier DAMP.
  • the PMOS transistor P8 third transistor
  • the gate of the transistor N9 is connected to the source of the transistor N10 and the drain of the transistor N12
  • the drain of the transistor N9 is connected to the drain of the transistor P8, and the source of the transistor N9 is connected to the ground GND.
  • the source of the transistor P8 is connected to the power supply VDD.
  • the first terminal of the switch element SW1 is connected to the drain of the transistor N9 and the drain of the transistor P8, and the second terminal of the switch element SW1 is connected to the gate of the transistor P8.
  • the first terminal of the capacitive element C3 is connected to the gate of the transistor P8 and the second terminal of the switch element SW1, and the second terminal of the capacitive element C3 is connected to the power supply VDD. Further, in FIG. 2, the output load C L including the input capacitance and the parasitic capacitance of the circuit in the subsequent stage of the comparator unit 31 is shown.
  • the switch element SW1 connects the drain of the transistor P8 and the first terminal of the capacitive element C3 during initialization, and performs the drain of the transistor P8 during comparison processing.
  • the first terminal of the capacitive element C3 is disconnected (kept unconnected).
  • the signal (reference signal and third comparison signal CO_3) output from the connection point of the transistor N10 and the transistor N12 (the source of the transistor N10 and the drain of the transistor N12) is input to the gate of the transistor N9.
  • Capacitive element C3 samples a reference voltage (voltage at the drain of transistor N9) based on a reference signal input to the gate of transistor N9 at the time of initialization, and outputs the reference voltage to the first terminal at the time of execution of comparison processing .
  • the transistor P8 outputs a current based on the reference voltage input to the gate from the drain when performing the comparison process.
  • the comparison unit 31 (second amplifier unit AMP2) generates the second timing at which the state of the signal (third comparison signal CO_3) based on the first comparison signal CO_1 or the first comparison signal CO_1 changes.
  • a second comparison signal CO_2 based on the current flowing to the transistor P8 is output from the connection point between the transistor P8 and the transistor N9 (the drain of the transistor P8 and the drain of the transistor N9).
  • the detailed operation of the second amplifier unit AMP2 will be described later.
  • the comparison unit 31 performs the following operation in each of the first readout for reading out the pixel signal of the reset level and the second readout for reading out the pixel signal of the signal level.
  • the pixel signal Pixel from the unit pixel 3 is applied to the second input terminal IN2 of the differential amplifier DAMP, and the reference signal Ramp applied from the reference signal generation unit 19 to the first input terminal IN1 of the differential amplifier DAMP is stable.
  • the control unit 20 activates the reset pulse Reset (Low active) before the comparison unit 31 starts comparison processing.
  • the transistors P6 and P7 are turned on to short-circuit the gates and drains of the transistors N1 and N2, and the voltages at the two input terminals are reset with the operating points of the transistors N1 and N2 as drain voltages.
  • the offset components of the voltages at the two input terminals of the differential amplifier DAMP that is, the gate voltages of the transistors N1 and N2 are substantially cancelled. That is, the voltages of the two input terminals of the differential amplifier DAMP are reset to be substantially the same voltage.
  • FIG. 3 shows the state of the comparison unit 31 at the time of initialization.
  • the transistors P6 and P7 are in the ON state, the voltage Vin1 at the first input terminal IN1 of the differential amplifier DAMP and the voltage Vin2 at the second input terminal IN2 of the differential amplifier DAMP become substantially the same.
  • the current flowing between the drain and source of the transistor N1 and the current flowing between the drain and source of the transistor N2 become substantially the same.
  • the transistor N2 outputs the reference signal from the drain.
  • the voltage of the drain of the transistor N2 at this time is an intermediate level which is a voltage higher than a threshold (Vth) necessary to turn on the transistor N10 and lower than the H level.
  • Vth threshold
  • the reference signal output from the drain of the transistor N2 is input to the gate of the transistor N10.
  • the transistor N10 When the voltage of the gate of the transistor N10 is at an intermediate level, the transistor N10 is turned on, and a current flows between the drain and source of the transistor N10. At this time, the voltage of the source of the transistor N10 is at a level lower than the voltage (intermediate level) of the gate of the transistor N10 by the threshold of the transistor N10. That is, the transistor N10 shifts the level of the reference signal input to the gate by the threshold of the transistor N10, and outputs the level-shifted reference signal from the source.
  • the reference signal output from the source of the transistor N10 is input to the gate of the transistor N9. At this time, the voltage of the gate of the transistor N9 is lower than the intermediate level by the threshold of the transistor N10. Further, the current flowing through the transistors N10 and N12 is limited by the bias voltage Vbias applied to the gate of the transistor N12, and is sufficiently smaller than the through current flowing through the inverter circuit.
  • the reference signal output from the connection point of the transistor N10 and the transistor N12 (the source of the transistor N10 and the drain of the transistor N12) is input to the gate of the transistor N9.
  • the transistor N9 When the voltage of the gate of the transistor N9 is lower than the middle level by the threshold of the transistor N10, the transistor N9 is turned on, and a current flows between the drain and source of the transistor N9.
  • the switch element SW1 is turned on, and the drain of the transistor P8 and the first terminal of the capacitive element C3 are connected.
  • the voltage at the gate of the transistor P8 becomes substantially the same as the voltage at the drain of the transistor P8.
  • This voltage is a voltage higher than the L level, and is an intermediate level lower than a voltage lower than the power supply voltage VDD by the threshold voltage of the transistor P8.
  • the transistor P8 is turned on, and a current flows between the source and drain of the transistor P8.
  • the second amplifier unit AMP2 current flows from the power supply VDD to the ground GND in a path passing through the transistor P8 and the transistor N9. This current is limited by the voltage applied to the gate of transistor N9 and is sufficiently smaller than the through current flowing in the inverter circuit. Further, the voltage of the drain of the transistor P8, that is, the voltage of the second comparison signal CO_2 becomes an intermediate level.
  • the capacitive element C3 samples a reference voltage (the voltage at the drain of the transistor N9) based on the reference signal input to the gate of the transistor N9.
  • the transistors P6 and P7 are turned off to separate the gate and the drain of the transistors N1 and N2.
  • the switch element SW1 is turned off, and the drain of the transistor P8 and the first terminal of the capacitive element C3 are disconnected. After that, the switch element SW1 is in the OFF state until the comparison process is completed.
  • the transistor N2 When the voltage of the reference signal Ramp is higher than the voltage of the pixel signal Pixel, the voltage of the first input terminal IN1 of the differential amplifier DAMP is higher than the voltage of the second input terminal IN2 of the differential amplifier DAMP. In this case, the transistor N2 is turned off, and the voltage of the drain of the transistor N2 becomes H level. That is, at the time of execution of the comparison process, the transistor N2 outputs, from the drain, the first comparison signal CO_1 of H level according to the result of comparing the reference signal Ramp and the pixel signal Pixel.
  • the first comparison signal CO_1 output from the drain of the transistor N2 is input to the gate of the transistor N10.
  • the transistor N10 When the voltage of the gate of the transistor N10 becomes H level, the transistor N10 is turned on, and current flows between the drain and source of the transistor N10. At this time, the voltage of the source of the transistor N10 is lower than the voltage (H level) of the gate of the transistor N10 by the threshold of the transistor N10. That is, the third amplifier unit AMP3 shifts the level of the first comparison signal CO_1 input to the gate of the transistor N10 by the threshold of the transistor N10, and the level-shifted third comparison signal CO_3 from the source of the transistor N10 Output.
  • the third comparison signal CO_3 output from the source of the transistor N10 is input to the gate of the transistor N9. At this time, the voltage of the gate of the transistor N9 is lower than the H level by the threshold of the transistor N10. Further, the current flowing through the transistors N10 and N12 is limited by the bias voltage Vbias applied to the gate of the transistor N12, and is sufficiently smaller than the through current flowing through the inverter circuit.
  • the capacitive element C3 outputs the reference voltage sampled at the time of initialization from the first terminal.
  • the transistor P8 is turned on by the reference voltage input to the gate, and outputs a current based on the reference voltage from the drain. That is, the transistor P8 functions as a current source (constant current source) when the comparison process is performed.
  • the reference voltage input to the gate of the transistor P8 is a voltage higher than the L level and lower than a voltage lower than the power supply voltage VDD by the threshold of the transistor P8.
  • the third comparison signal CO_3 output from the connection point between the transistor N10 and the transistor N12 (the source of the transistor N10 and the drain of the transistor N12) is input to the gate of the transistor N9.
  • the transistor N9 When the voltage of the gate of the transistor N9 is lower than the H level by the threshold of the transistor N10, the transistor N9 is turned on, and a current flows between the drain and source of the transistor N9. The current flowing to the transistor N9 is supplied from the transistor P8.
  • the second amplifier unit AMP2 current flows from the power supply VDD to the ground GND in a path passing through the transistor P8 and the transistor N9. This current is limited by the reference voltage applied to the gate of transistor P8 and is sufficiently smaller than the through current flowing in the inverter circuit.
  • the ON resistance of the transistor N9 is lower than the ON resistance at the time of initialization, and the voltage of the drain of the transistor P8, that is, the voltage of the second comparison signal CO_2 becomes L level.
  • FIG. 5 shows the state of the comparison unit 31 after the voltage of the reference signal Ramp falls and the voltage of the reference signal Ramp becomes substantially the same as the voltage of the pixel signal Pixel.
  • the transistor N1 When the voltage of the reference signal Ramp is lower than the voltage of the pixel signal Pixel, the voltage of the first input terminal IN1 of the differential amplifier DAMP is lower than the voltage of the second input terminal IN2 of the differential amplifier DAMP. In this case, the transistor N1 is turned off, current stops flowing between the drain and source of the transistor N1, and the transistor N2 is turned on, so that the voltage of the drain of the transistor N2 becomes L level. That is, at the time of execution of the comparison process, the transistor N2 outputs, from the drain, a first comparison signal CO_1 of L level according to the result of comparing the reference signal Ramp and the pixel signal Pixel.
  • the first comparison signal CO_1 output from the drain of the transistor N2 is input to the gate of the transistor N10.
  • the transistor N10 When the voltage of the gate of the transistor N10 becomes L level, the transistor N10 is turned off. At this time, the transistor N12 is in the ON state, and the drain voltage of the transistor N12 is at the L level. Accordingly, the transistor N12 outputs the third comparison signal CO_3 of L level from the drain. That is, the third amplifier unit AMP3 shifts the level of the first comparison signal CO_1 input to the gate of the transistor N10 to L level, and outputs the level-shifted third comparison signal CO_3 from the drain of the transistor N12. .
  • the third comparison signal CO_3 output from the drain of the transistor N12 is input to the gate of the transistor N9. At this time, the voltage of the gate of the transistor N9 becomes L level. Further, the current flowing through the transistor N12 is limited by the bias voltage Vbias applied to the gate of the transistor N12, and is sufficiently smaller than the through current flowing through the inverter circuit.
  • the transistor P8 is in the ON state by the reference voltage input to the gate from the first terminal of the capacitive element C3, and outputs the current based on the reference voltage from the drain.
  • the reference voltage input to the gate of the transistor P8 is a voltage higher than the L level and lower than a voltage lower than the power supply voltage VDD by the threshold voltage of the transistor P8.
  • the third comparison signal CO_3 output from the connection point between the transistor N10 and the transistor N12 (the source of the transistor N10 and the drain of the transistor N12) is input to the gate of the transistor N9.
  • the transistor N9 is turned off.
  • the second amplifier section AMP2 toward the power supply VDD to the ground GND, and a current flows through a path that passes through the output load C L and the transistor P8.
  • This current is substantially the same as the current flowing to the second amplifier unit AMP2 when the voltage of the reference signal Ramp is larger than the voltage of the pixel signal Pixel. Further, this current is limited by the reference voltage applied to the gate of the transistor P8, and is sufficiently smaller than the through current flowing in the inverter circuit. Further, since the transistor N9 is in the OFF state, the voltage of the drain of the transistor P8, that is, the voltage of the second comparison signal CO_2 becomes H level.
  • the latch control unit 32 enables the latch circuits L_0 to L_6 of the latch unit 33 at a second timing based on the first comparison signal CO_1 or the third comparison signal CO_3. That is, in the latch control unit 32, the second timing at which the voltage of the first comparison signal CO_1 changes from the H level to the L level, or the voltage of the third comparison signal CO_3 is lower than the H level by the threshold of the transistor N10.
  • the latch circuits L_0 to L_6 of the latch unit 33 are enabled at a second timing when the level changes to L level.
  • the latch control unit 32 disables the latch circuits L_0 to L_7 of the latch unit 33 at a third timing based on the second comparison signal CO_2.
  • the voltage of the output load C L is immediately before the second timing is at the L level.
  • the current transistor P8 is outputted to charge the output load C L, the voltage V 0 which output load C L is (1).
  • I const is a current value (constant value) output from the transistor P 8
  • C L is a capacitance value of the output load C L
  • t is time.
  • the voltage V 0 of the output load C L linearly increases with a slope corresponding to the constant current value I const .
  • the latch control unit 32 disables the latch circuits L_0 to L_7 of the latch unit 33 at a timing (third timing) at which the voltage V 0 exceeds the circuit threshold of the latch control unit 32. Run the latch. That is, the latch control unit 32 determines the third change of the voltage of the second comparison signal CO_2 after the second timing (current value I const of equation (1)) and the circuit threshold of the latch control unit 32.
  • the latch unit 33 executes the latch at the timing.
  • the voltage of the second terminal of the capacitive element C3 connected to the power supply VDD changes, but according to the change, the voltage of the first terminal of the capacitive element C3 The voltage changes.
  • the reference voltage output from the first terminal of the capacitive element C3, that is, the voltage of the gate of the transistor P8 changes.
  • the voltage of the source of the transistor P8 connected to the power supply VDD also changes, the voltage of the gate of the transistor P8 changes according to the change, so that the change of the voltage between the gate and the source of the transistor P8 is suppressed. That is, the change of the current output from the drain of the transistor P8 is suppressed.
  • the third timing corresponds to the current output from the transistor P8, the change in the third timing can be suppressed even when the power supply VDD changes while the comparison process is being performed.
  • the current flowing from the power supply VDD to the ground GND in the second amplifier unit AMP2 and the third amplifier unit AMP3 is sufficiently smaller than the through current flowing in the inverter circuit. Therefore, the bounce of the power supply VDD and the ground GND can be suppressed.
  • the voltage of the output load C L changes.
  • the time for the voltage of the output load C L to reach the circuit threshold of the subsequent circuit (latch control unit 32) changes, and the third timing is Change.
  • the present embodiment it is possible to suppress the occurrence of the bounce of the power supply VDD and the ground GND, so it is possible to suppress the change of the third timing.
  • the vertical selection unit 12, the horizontal selection unit 14, the output unit 17, and the control unit 20 are not the characteristic configurations of the tdcSS type AD conversion circuit.
  • these configurations are not essential configurations to obtain the characteristic effects of the imaging device 1 according to the present embodiment.
  • the counting unit 34 is not an essential component to obtain the characteristic effects of the imaging device 1 according to the present embodiment.
  • the third amplifier unit AMP3 in the comparison unit 31 shown in FIG. 2 is deleted. Further, the drain of the transistor N2 and the drain of the transistor P4 are connected to the gate of the transistor N9 (fourth transistor). Since the configuration other than the above has already been described, the description will be omitted.
  • the reference signal output from the drain of the transistor N2 and the comparison signal CO_1 are input to the gate of the transistor N9 without being level shifted. Except for this point, the operation of the comparison unit 31a is substantially the same as the operation of the comparison unit 31.
  • the third amplifier unit AMP3 in the comparison unit 31 illustrated in FIG. 2 is not an essential component to obtain the characteristic effects of the imaging device 1 according to the present embodiment.
  • the imaging unit 2 in which a plurality of pixels (unit pixels 3) having photoelectric conversion elements are arranged in a matrix, a clock generation unit 18 that generates a plurality of phase signals having different phases, and time
  • the reference signal generation unit 19 generates a reference signal that increases or decreases with the lapse of time, and is arranged corresponding to the array column of the plurality of pixels, and the comparison process between the pixel signal output from the pixel and the reference signal is
  • a comparison unit 31 which starts comparison processing at a second timing when the reference signal satisfies a predetermined condition with respect to the pixel signal, and is arranged corresponding to the comparison unit 31,
  • the latch unit 33 that latches the logic state and the latch unit 33 are arranged corresponding to the comparison unit 31 and enable the latch unit 33 at the second timing, and from the second timing, the time based on the current output from the comparison unit 31 At the third timing that has passed
  • the latch control unit 32 causes the latch unit 33 to execute a latch, and the comparison unit 31 receives the
  • a differential amplifier DAMP that outputs a first comparison signal CO_1 according to the comparison result, and a third transistor (transistor P8) that has a source connected to the voltage source (power supply VDD) and outputs a current when performing comparison processing
  • the first terminal is connected to the gate of the third transistor and the second terminal is connected to the voltage source, and a reference voltage based on the reference signal is sampled at initialization, and the first processing is performed at the time of execution of the comparison process.
  • the imaging device 1 is configured to output a second comparison signal CO_2 based on the current flowing to the third transistor.
  • the reference voltage of the first terminal of the capacitive element C3 changes according to the bounce, and as a result, the source is connected to the power supply VDD.
  • the change in voltage between the gate and the source of the transistor P8 is suppressed.
  • the change in the current flowing through the transistor P8 is suppressed, so that the change in the third timing due to the bounce of the power supply VDD can be suppressed. Therefore, the deterioration of the AD conversion accuracy can be reduced.
  • the capacitive element C3 samples the reference voltage at the time of initialization and the capacitive element C3 outputs the reference voltage at the time of execution of the comparison process, a voltage source for determining the reference voltage can be made unnecessary.
  • the circuit configuration of the comparison unit 31 can be simplified.
  • the latch control unit 32 is configured to enable (enable) the latch unit 33 at a second timing based on the first comparison signal CO_1 or the third comparison signal CO_3 based on the first comparison signal CO_1.
  • the circuit configuration of the latch control unit 32 can be simplified.
  • FIG. 7 shows an example of the configuration of the comparison unit 31 b according to the present embodiment.
  • the third amplifier unit AMP3 in the comparison unit 31 is changed to a third amplifier unit AMP3b.
  • an N-type transistor N11 configured of an NMOS is connected between the transistor N10 and the transistor N12.
  • the gate and drain of the transistor N11 are connected to the source of the transistor N10.
  • the drain of the transistor N12 is connected to the source of the transistor N11. Since the configuration other than the above has already been described, the description will be omitted.
  • the transistor N11 is provided to adjust the level shift amount of the reference signal input to the gate of the transistor N10 and the first comparison signal CO_1. Since the current flowing through the transistor N11 causes a voltage drop in the transistor N11, the voltage at the gate of the transistor N9 becomes smaller. As a result, the current flowing to the transistor N9 at the time of initialization becomes smaller. As the current flowing to the transistor N9 is smaller, the current flowing to the transistor P8 is smaller, and the reference voltage sampled by the capacitive element C3 at initialization is larger than the reference voltage in the first embodiment. Therefore, when the comparison process is performed, the voltage between the gate and the source of the transistor P8 becomes larger than the voltage in the first embodiment, and the current flowing to the second amplifier unit AMP2 becomes smaller. This can suppress the bounce of the power supply VDD and the ground GND. Therefore, the deterioration of the AD conversion accuracy can be reduced. In addition, the configuration for controlling the current flowing to the second amplifier unit AMP2 can be realized with a simple configuration.
  • FIG. 8 shows an example of the configuration of the comparison unit 31c according to the present embodiment.
  • the second amplifier unit AMP2 in the comparison unit 31 is changed to a second amplifier unit AMP2c.
  • P-type transistors P13 and P14 configured of PMOS transistors are added to the second amplifier unit AMP2.
  • the gate of the transistor P13 is connected to the gate of the transistor P8, the first terminal of the capacitive element C3, and the second terminal of the switch element SW1.
  • the source of the transistor P13 is connected to the power supply VDD.
  • the gate of the transistor P14 is connected to the source of the transistor N10 and the drain of the transistor N12, the source of the transistor P14 is connected to the drain of the transistor P13, and the drain of the transistor P14 is connected to the ground GND. Since the configuration other than the above has already been described, the description will be omitted.
  • the transistor P13 outputs a current based on the reference voltage output from the first terminal of the capacitive element C3 at the time of execution of the comparison process from the drain.
  • the transistor P14 outputs the current output from the drain of the transistor P13 to the ground GND when the comparison process is performed.
  • the voltage of the source of the transistor N10 is lower than the voltage (H level) of the gate of the transistor N10 by the threshold of the transistor N10. Therefore, the voltage of the gate of the transistor P14 connected to the source of the transistor N10 is lower than the H level by the threshold of the transistor N10. At this time, since the transistor P14 is in the OFF state, no current flows in the transistors P13 and P14.
  • the transistor P14 is turned on.
  • the transistor P13 is in the ON state by the reference voltage input to the gate from the first terminal of the capacitive element C3, and outputs the current based on the reference voltage from the drain.
  • the current output from the transistor P13 is drawn by the transistor P14.
  • the second amplifier unit AMP2c At the time of execution of comparison processing, in the second amplifier unit AMP2c until the second timing, current flows from the power supply VDD to the ground GND in a path passing through the transistor P8 and the transistor N9.
  • the second and subsequent timings the second amplifier unit AMP2c, toward the power supply VDD to the ground GND, and a current flows through a path that passes through the output load C L and the transistor P8.
  • this current stops flowing, so that the current does not flow from the power supply VDD to the ground GND in a path passing through the transistor P8 and the transistor N9.
  • the transistors P13 and P14 of the present embodiment may be added to the comparing unit 31b illustrated in FIG.
  • FIG. 9 shows an example of the configuration of the comparison unit 31 d according to the present embodiment.
  • the second amplifier unit AMP2 in the comparison unit 31 is changed to a second amplifier unit AMP2d, and the third amplifier unit AMP3 is changed to a third amplifier unit AMP3d.
  • the first amplifier unit AMP1 has already been described, so the description will be omitted.
  • the third amplifier unit AMP3d has a conductivity type different from that of the transistors N1 and N2 and an N-type transistor N9 (fifth transistor) configured of an NMOS of the same conductivity type as the transistors N1 and N2 configuring the differential amplifier DAMP.
  • the PMOS transistor P8 (fourth transistor), the capacitive element C3 (first capacitive element), and the switch element SW1 (third switch element).
  • the gate of the transistor P8 is connected to the drain of the transistor N2 and the drain of the transistor P4, and the source of the transistor P8 is connected to the power supply VDD.
  • the reference signal output from the drain of the transistor N1 is input to the gate of the transistor P8, and when the comparison process is performed, the first comparison signal CO_1 output from the drain of the transistor N1 is input to the gate of the transistor P8 .
  • the drain of the transistor N9 is connected to the drain of the transistor P8, and the source of the transistor N9 is connected to the ground GND.
  • the drain of the transistor N9 is also connected to the second amplifier unit AMP2d.
  • the first terminal of the switch element SW1 is connected to the drain of the transistor N9 and the drain of the transistor P8, and the second terminal of the switch element SW1 is connected to the gate of the transistor N9.
  • the first terminal of the capacitive element C3 is connected to the gate of the transistor N9 and the second terminal of the switch element SW1, and the second terminal of the capacitive element C3 is connected to the ground GND.
  • the switch element SW1 connects the drain of the transistor N9 and the first terminal of the capacitive element C3 at the time of initialization, and performs the drain of the transistor N9 at the time of comparison processing.
  • the first terminal of the capacitive element C3 is disconnected (kept unconnected).
  • Capacitance element C3 samples a reference voltage (voltage at the drain of transistor N9) based on a reference signal input to the gate of transistor P8 at the time of initialization, and outputs the reference voltage to the first terminal at the time of execution of comparison processing. .
  • the detailed operation of the third amplifier unit AMP3 will be described later.
  • the second amplifier unit AMP2d has a conductivity type different from that of the transistors N1 and N2 and an N-type transistor N11 (third transistor) configured of an NMOS of the same conductivity type as the transistors N1 and N2 that configure the differential amplifier DAMP. And a P-type transistor P10 (sixth transistor) configured by the PMOS.
  • the gate of the transistor N11 is connected to the first terminal of the capacitive element C3 and the second terminal of the switch element SW1, and the source of the transistor N11 is connected to the ground GND.
  • the gate of the transistor P10 is connected to the drain of the transistor P8 and the drain of the transistor N9, the drain of the transistor P10 is connected to the drain of the transistor N11, and the source of the transistor P10 is connected to the power supply VDD.
  • the transistor N11 outputs, from the source, a current based on the reference voltage input to the gate when the comparison process is performed.
  • the comparison unit 31 d (the second amplifier unit AMP2 d) generates the second timing at which the state of the signal (third comparison signal CO_3) based on the first comparison signal CO_1 or the first comparison signal CO_1 changes.
  • a second comparison signal CO_2 based on the current flowing to the transistor N11 is output from the connection point between the transistor N11 and the transistor P10 (the drain of the transistor N11 and the drain of the transistor P10).
  • the detailed operation of the second amplifier unit AMP2d will be described later.
  • the comparison unit 31d performs the following operation in each of the first readout for reading out the pixel signal at the reset level and the second readout for reading out the pixel signal at the signal level.
  • the pixel signal Pixel from the unit pixel 3 is applied to the second input terminal IN2 of the differential amplifier DAMP, and the reference signal Ramp applied from the reference signal generation unit 19 to the first input terminal IN1 of the differential amplifier DAMP is stable.
  • the control unit 20 activates the reset pulse Reset (Low active) before the comparison unit 31 d starts the comparison process.
  • the transistors P6 and P7 are turned on to short-circuit the gates and drains of the transistors N1 and N2, and the voltages at the two input terminals are reset with the operating points of the transistors N1 and N2 as drain voltages.
  • the offset components of the voltages at the two input terminals of the differential amplifier DAMP that is, the gate voltages of the transistors N1 and N2 are substantially cancelled. That is, the voltages of the two input terminals of the differential amplifier DAMP are reset to be substantially the same voltage.
  • FIG. 10 shows the state of the comparison unit 31d at the time of initialization.
  • the transistors P6 and P7 are in the ON state, the voltage Vin1 at the first input terminal IN1 of the differential amplifier DAMP and the voltage Vin2 at the second input terminal IN2 of the differential amplifier DAMP become substantially the same.
  • the current flowing between the drain and source of the transistor N1 and the current flowing between the drain and source of the transistor N2 become substantially the same.
  • the transistor N2 outputs the reference signal from the drain.
  • the voltage of the drain of the transistor N2 at this time is a voltage higher than the L level, and becomes an intermediate level lower than a voltage lower than the power supply voltage VDD by the threshold value of the transistor P8.
  • the reference signal output from the drain of the transistor N2 is input to the gate of the transistor P8.
  • the transistor P8 is turned on, and a current flows between the source and drain of the transistor P8.
  • the switch element SW1 is turned on, and the drain of the transistor N9 and the first terminal of the capacitive element C3 are connected.
  • the voltage at the gate of the transistor N9 becomes substantially the same as the voltage at the drain of the transistor N9.
  • the transistor N9 is turned on, and a current flows between the drain and source of the transistor N9.
  • the voltage of the drain of the transistor P8 is a voltage higher than the L level and is an intermediate level lower than a voltage lower than the power supply voltage VDD by the threshold voltage of the transistor P10.
  • the signal output from the drain of the transistor P8 is input to the gate of the transistor P10.
  • the voltage of the gate of the transistor P10 is a voltage higher than the L level, and has an intermediate level lower than a voltage lower than the power supply voltage VDD by the threshold voltage of the transistor P10.
  • the current flowing through the transistors P8 and N9 is limited by the reference signal at the intermediate level given to the gate of the transistor P8, and is sufficiently smaller than the through current flowing through the inverter circuit.
  • a signal output from a connection point between the transistor P8 and the transistor N9 (the drain of the transistor P8 and the drain of the transistor N9) is input to the gate of the transistor P10.
  • the transistor P10 When the voltage of the gate of the transistor P10 is at an intermediate level, the transistor P10 is turned on, and a current flows between the source and drain of the transistor P10.
  • the voltage of the first terminal of the capacitive element C3, that is, the voltage of the drain of the transistor P8 is input to the gate of the transistor N11.
  • the transistor N11 is turned on, and a current flows between the drain and source of the transistor N11.
  • the second amplifier unit AMP2d current flows from the power supply VDD to the ground GND in a path passing through the transistor P10 and the transistor N11. This current is limited by the voltage applied to the gate of transistor P10 and is sufficiently smaller than the through current flowing in the inverter circuit. Further, the voltage of the drain of the transistor P10, that is, the voltage of the second comparison signal CO_2 becomes an intermediate level.
  • the capacitive element C3 samples a reference voltage (the voltage at the drain of the transistor N9) based on the signal input to the gate of the transistor N9. After the above initialization is completed, the transistors P6 and P7 are turned off to separate the gate and the drain of the transistors N1 and N2. Further, after the initialization is completed, the switch element SW1 is turned off, and the drain of the transistor N9 and the first terminal of the capacitive element C3 are disconnected. After that, the switch element SW1 is in the OFF state until the comparison process is completed.
  • the transistor N2 When the voltage of the reference signal Ramp is higher than the voltage of the pixel signal Pixel, the voltage of the first input terminal IN1 of the differential amplifier DAMP is higher than the voltage of the second input terminal IN2 of the differential amplifier DAMP. In this case, the transistor N2 is turned off, and the voltage of the drain of the transistor N2 becomes H level. That is, at the time of execution of the comparison process, the transistor N2 outputs, from the drain, the first comparison signal CO_1 of H level according to the result of comparing the reference signal Ramp and the pixel signal Pixel.
  • the first comparison signal CO_1 output from the drain of the transistor N2 is input to the gate of the transistor P8.
  • the transistor P8 When the voltage of the gate of the transistor P8 becomes H level, the transistor P8 is turned off.
  • the capacitive element C3 outputs the reference voltage sampled at the time of initialization from the first terminal.
  • the transistor N9 is turned on by the reference voltage input to the gate, and outputs a current based on the reference voltage from the source. Since the transistor P8 is in the OFF state, the voltage of the drain of the transistor N9 is L level. That is, the transistor N9 outputs the L-level third comparison signal CO_3 from the drain.
  • the transistor N11 is turned on by the reference voltage input from the capacitive element C3 to the gate, and outputs a current based on the reference voltage from the source. That is, the transistor N11 functions as a current source (constant current source) when the comparison process is performed.
  • the reference voltage input to the gate of the transistor N11 is a voltage which is equal to or higher than a threshold necessary to turn on the transistor N11 and lower than the H level.
  • the third comparison signal CO_3 output from the connection point between the transistor P8 and the transistor N9 (the drain of the transistor P8 and the drain of the transistor N9) is input to the gate of the transistor P10.
  • the transistor P10 When the voltage of the gate of the transistor P10 becomes L level, the transistor P10 is turned ON, and a current flows between the source and drain of the transistor P10. The current flowing to the transistor P10 is drawn by the transistor N11.
  • the second amplifier unit AMP2d current flows from the power supply VDD to the ground GND in a path passing through the transistor P10 and the transistor N11. This current is limited by the reference voltage applied to the gate of transistor N11, and is sufficiently smaller than the through current flowing in the inverter circuit. Also, the ON resistance of the transistor P10 becomes lower than the ON resistance at the time of initialization, and the voltage of the drain of the transistor N11, that is, the voltage of the second comparison signal CO_2 becomes H level.
  • FIG. 12 illustrates the state of the comparison unit 31 d after the voltage of the reference signal Ramp is lowered and the voltage of the reference signal Ramp becomes substantially the same as the voltage of the pixel signal Pixel.
  • the transistor N1 When the voltage of the reference signal Ramp is lower than the voltage of the pixel signal Pixel, the voltage of the first input terminal IN1 of the differential amplifier DAMP is lower than the voltage of the second input terminal IN2 of the differential amplifier DAMP. In this case, the transistor N1 is turned off, current stops flowing between the drain and source of the transistor N1, and the transistor N2 is turned on, so that the voltage of the drain of the transistor N2 becomes L level. That is, at the time of execution of the comparison process, the transistor N2 outputs, from the drain, a first comparison signal CO_1 of L level according to the result of comparing the reference signal Ramp and the pixel signal Pixel.
  • the first comparison signal CO_1 output from the drain of the transistor N2 is input to the gate of the transistor P8.
  • the transistor P8 When the voltage of the gate of the transistor P8 becomes L level, the transistor P8 is turned on, and a current flows between the source and drain of the transistor P8.
  • the capacitive element C3 outputs the reference voltage sampled at the time of initialization from the first terminal.
  • the transistor N9 is turned on by the reference voltage input to the gate, and outputs a current based on the reference voltage from the source.
  • the current flowing to the transistor P8 is drawn by the transistor N9. Since the ON resistance of the transistor P8 is lower than the ON resistance of the transistor N9, the voltage of the drain of the transistor N9 is H level. That is, the transistor N9 outputs the H-level third comparison signal CO_3 from the drain.
  • the transistor N11 is in the ON state by the reference voltage input from the capacitive element C3 to the gate, and outputs the current based on the reference voltage from the source.
  • the reference voltage input to the gate of the transistor N11 is a voltage that is equal to or higher than a threshold necessary to turn on the transistor N11 and lower than the H level.
  • the third comparison signal CO_3 output from the connection point between the transistor P8 and the transistor N9 (the drain of the transistor P8 and the drain of the transistor N9) is input to the gate of the transistor P10.
  • the transistor P10 When the voltage of the gate of the transistor P10 becomes H level, the transistor P10 is turned off.
  • a current flows through a path that passes through the output load C L and the transistor N11.
  • This current is substantially the same as the current flowing to the second amplifier unit AMP2d when the voltage of the reference signal Ramp is larger than the voltage of the pixel signal Pixel. Also, this current is limited by the reference voltage applied to the gate of the transistor N11, and is sufficiently smaller than the through current flowing in the inverter circuit. Further, since the transistor P10 is in the OFF state, the voltage of the drain of the transistor N11, that is, the voltage of the second comparison signal CO_2 becomes L level.
  • the latch control unit 32 enables the latch circuits L_0 to L_6 of the latch unit 33 at a second timing based on the first comparison signal CO_1 or the third comparison signal CO_3. That is, the latch control unit 32 generates a second timing when the voltage of the first comparison signal CO_1 changes from the H level to the L level, or a second timing when the voltage of the third comparison signal CO_3 changes from the L level to the H level.
  • the latch circuits L_0 to L_6 of the latch unit 33 are enabled at the timing of In addition, the latch control unit 32 disables the latch circuits L_0 to L_7 of the latch unit 33 at a third timing based on the second comparison signal CO_2.
  • the voltage of the output load C L is immediately before the second timing is at the H level.
  • the second and subsequent timings the output load C L is discharged, the voltage of the output load C L decreases linearly with a gradient corresponding to the constant current flowing through the transistor N11.
  • the latch control unit 32 latches the latch unit 33 by disabling the latch circuits L_0 to L_7 of the latch unit 33 at a timing (third timing) at which this voltage falls below the circuit threshold of the latch control unit 32. Let That is, the latch control unit 32 latches at the third timing determined by the slope of the voltage change of the second comparison signal CO_2 (the value of the current flowing through the transistor N11) after the second timing and the circuit threshold of the latch control unit 32.
  • the unit 33 executes the latch.
  • the voltage of the second terminal of the capacitive element C3 connected to the ground GND changes, but according to the change, the voltage of the first terminal of the capacitive element C3 The voltage changes.
  • the reference voltage output from the first terminal of the capacitive element C3, that is, the voltage of the gate of the transistor N11 changes.
  • the voltage of the source of the transistor N11 connected to the ground GND also changes, the voltage of the gate of the transistor N11 changes according to the change, so that the change of the voltage between the gate and the source of the transistor N11 is suppressed. That is, the change in the current output from the source of the transistor N11 is suppressed.
  • the third timing corresponds to the current output from the transistor N11, a change in the third timing can be suppressed even when the ground GND changes during execution of the comparison processing.
  • the current flowing from the power supply VDD to the ground GND in the second amplifier unit AMP2d and the third amplifier unit AMP3d is sufficiently smaller than the through current flowing in the inverter circuit. Therefore, the bounce of the power supply VDD and the ground GND can be suppressed.
  • the reference voltage of the first terminal of the capacitive element C3 changes according to the bounce, and as a result, between the gate and the source of the transistor N11 Changes in the voltage of
  • the change in the current flowing through the transistor N11 is suppressed, so that the change in the third timing due to the bounce of the ground GND can be suppressed. Therefore, the deterioration of the AD conversion accuracy can be reduced.
  • the capacitive element C3 samples the reference voltage at the time of initialization and the capacitive element C3 outputs the reference voltage at the time of execution of the comparison process, a voltage source for determining the reference voltage can be made unnecessary.
  • the circuit configuration of the comparison unit 31 d can be simplified by configuring the comparison unit 31 d.
  • the latch control unit 32 is configured to enable (enable) the latch unit 33 at a second timing based on the first comparison signal CO_1 or the third comparison signal CO_3 based on the first comparison signal CO_1.
  • the circuit configuration of the latch control unit 32 can be simplified.
  • the comparison unit 31 in the imaging device 1 shown in FIG. 1 is changed to a comparison unit 31e shown in FIG.
  • FIG. 13 shows an example of the configuration of the comparison unit 31e according to the present embodiment.
  • the third amplifier unit AMP3d in the comparison unit 31d shown in FIG. 9 is changed to a third amplifier unit AMP3e.
  • a capacitive element C4 (4th capacitive element in which the first terminal is connected to the gate of the transistor P8 (fourth transistor) and the second terminal is connected to the drain of the transistor P8 ) has been added. Since the configuration other than the above has already been described, the description will be omitted.
  • the capacitive element C4 exhibits a Miller effect.
  • a configuration equivalent to that in the case where the capacity equal to the gain of the transistor P8 is connected to the input of the transistor P8 is obtained.
  • the band of the comparison unit 31e is limited by the connection of the capacitive element C4. More specifically, the cutoff frequency of the comparison unit 31 e as the low pass filter decreases. This can reduce noise.
  • FIG. 14 shows an example of the configuration of the comparison unit 31f according to this embodiment.
  • the second amplifier unit AMP2d in the comparison unit 31d shown in FIG. 9 is changed to a second amplifier unit AMP2f.
  • N-type transistors N13 and N14 configured of NMOS transistors are added to the second amplifier unit AMP2d.
  • the gate of the transistor N13 is connected to the drain of the transistor P8 and the drain of the transistor N9.
  • the drain of the transistor N13 is connected to the power supply VDD.
  • the gate of transistor N14 is connected to the gate of transistor N11, the first terminal of capacitive element C3 and the second terminal of switch element SW1, the drain of transistor N14 is connected to the source of transistor N13, and the source of transistor N14 Is connected to ground GND. Since the configuration other than the above has already been described, the description will be omitted.
  • the transistors N13 and N14 output, from the source, a current based on the reference voltage output from the first terminal of the capacitive element C3 when the comparison process is performed.
  • the voltage of the drain of the transistor P8 is L level. Therefore, the voltage of the gate of the transistor N13 connected to the drain of the transistor P8 becomes L level. At this time, since the transistor N13 is in the OFF state, no current flows in the transistors N13 and N14.
  • the voltage of the drain of the transistor P8 is H level.
  • the transistor N13 is turned on.
  • the transistor N14 is in the ON state by the reference voltage input to the gate from the first terminal of the capacitive element C3, and outputs the current based on the reference voltage from the drain. Therefore, current flows between the drain and source of the transistors N13 and N14.
  • a current flows from the power supply VDD to the ground GND in a path passing through the transistor P10 and the transistor N11 until the second timing.
  • this current stops flowing, so that no current flows from the power supply VDD to the ground GND in a path passing through the transistor P10 and the transistor N11.
  • the transistors N13 and N14 of the present embodiment may be added to the comparing unit 31e illustrated in FIG.
  • FIG. 15 shows an example of the configuration of the comparison unit 31g according to the present embodiment.
  • the second amplifier unit AMP2f in the comparison unit 31f illustrated in FIG. 14 is changed to a second amplifier unit AMP2g.
  • a switch element SW2 and a capacitive element C4 are added.
  • the first terminal of switch element SW2 is connected to the first terminal of capacitive element C3 and the second terminal of switch element SW1
  • the second terminal of switch element SW2 is the gate of transistor N11 and the gate of transistor N14. It is connected to the.
  • the first terminal of the capacitive element C4 is connected to the second terminal of the switch element SW2, the gate of the transistor N11, and the gate of the transistor N14, and the second terminal of the capacitive element C4 is connected to the ground GND.
  • the distance between the capacitive element C4 and the transistor N11 is smaller than the distance between the capacitive element C3 and the transistor N11.
  • the switch element SW2 connects the first terminal of the capacitive element C3 and the first terminal of the capacitive element C4 at the time of initialization, and the first terminal of the capacitive element C3 and the first element of the capacitive element C4 at the time of execution of comparison processing. Disconnect the terminal (keep it disconnected). Since the configuration other than the above has already been described, the description will be omitted.
  • the switch element SW1 and the switch element SW2 are turned on.
  • the capacitive elements C3 and C4 sample a reference voltage (the voltage of the drain of the transistor N9) based on the signal input to the gate of the transistor N9.
  • the switch element SW1 is turned off. Further, the switch element SW2 is turned off, and the first terminal of the capacitive element C3 and the first terminal of the capacitive element C4 are disconnected.
  • the comparison process is performed, the reference voltage output from the first terminal of the capacitive element C4 is supplied to the gate of the transistor N11 and the gate of the transistor N14. The operation other than the above has already been described, so the description will be omitted.
  • transistors N13 and N14 are provided in the present embodiment, the transistors N13 and N14 are not essential components for the present embodiment.
  • the switch element SW2 and the capacitive element C4 of the present embodiment may be added to the comparison unit 31e shown in FIG.
  • noise may be superimposed on the reference voltage supplied from the capacitive element C3 to the transistor N11.
  • the reference voltage since the reference voltage is supplied from the capacitive element C4 closer to the transistor N11 to the transistor N11 than the capacitive element C3, noise superimposed on the reference voltage can be reduced. This interrupts, the influence of noise is reduced with respect to the current that determines the slope of the voltage change of the output load C L (current flowing through the transistor N11), it is possible to suppress the change in the third timing. Therefore, the deterioration of the AD conversion accuracy can be reduced.
  • the present invention can be widely applied to an imaging device, and can reduce deterioration in AD conversion accuracy.

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

　差動アンプは、トランジスタのゲートおよびトランジスタのゲートの電圧の初期化時に基準信号を出力し、比較処理の実行時に、参照信号と画素信号とを比較した結果に応じた第1の比較信号を出力する。トランジスタは、ソースが電圧源に接続され、比較処理の実行時に電流を出力する。容量素子は、第1の端子がトランジスタのゲートに接続され、第2の端子が電圧源に接続され、初期化時に基準信号に基づく基準電圧をサンプリングし、比較処理の実行時に第1の端子に基準電圧を出力する。比較部は、第1の比較信号または第1の比較信号に基づく信号の状態が変化する第2のタイミングの後、トランジスタに流れる電流に基づく第2の比較信号を出力する。

Description

撮像装置
　本発明は、撮像装置に関する。
　本願は、２０１４年３月１７日に、日本に出願された特願２０１４－０５３５９３号に基づき優先権を主張し、その内容をここに援用する。
　TDC（=Time to Digital Converter）型AD変換回路とSS（=Single Slope）型AD変換回路とを組み合せたtdcSS（=time to digital converter Single Slope）型AD変換回路を用いた撮像装置の一例として、特許文献1に記載の構成が知られている。図16は、第1の従来例に係るtdcSS型AD変換回路の構成の一部を示している。以下では、図16に示す回路の構成および動作について説明する。
　図16に示す回路は、比較部1031、ラッチ部1033、カウント部1034、バッファ回路BUFを有する。比較部1031は、AD変換の対象となるアナログ信号Signalと、時間の経過と共に減少する参照信号Rampとが入力され、アナログ信号Signalと参照信号Rampとを比較した結果に基づく比較信号COを出力する電圧比較器COMPを有する。ラッチ部1033は、互いに位相の異なる複数の位相信号CK[0]～CK[7]の論理状態をラッチする複数のラッチ回路L_0～L_7を有する。カウント部1034は、ラッチ回路L_7から出力される位相信号CK[7]に基づいてカウントを行うカウンタ回路CNTを有する。制御信号RSTは、カウンタ回路CNTのリセット動作を行うための信号である。
　比較部1031において、アナログ信号Signalの振幅に応じたタイムインターバル（時間軸方向の大きさ）が生成される。バッファ回路BUFは、入力信号を反転して出力する反転バッファ回路である。
　ラッチ部1033を構成するラッチ回路L_0～L_7は、バッファ回路BUFからの制御信号HoldがH状態（High状態）のときにイネーブル（有効、アクティブ）状態であり、入力された位相信号CK[0]～CK[7]をそのまま出力する。また、ラッチ回路L_0～L_7は、バッファ回路BUFからの制御信号HoldがH状態からL状態（Low状態）に遷移するときにディスエーブル（無効、ホールド）状態となり、入力された位相信号CK[0]～CK[7]の論理状態をラッチする。
　次に、第1の従来例に係る回路の動作について説明する。図17は、参照信号Ramp、アナログ信号Signal、スタートパルスStartP、位相信号CK[0]～CK[7]、比較信号CO、バッファ回路BUFからの制御信号Hold、ラッチ部1033のラッチ回路L_0～L_7の出力信号Q0～Q7の波形を示している。図17の横方向は時間を示し、図17の縦方向は電圧を示している。
　まず、比較部1031での比較開始に係る第1のタイミングで、位相信号CK[0]～CK[7]の生成が開始され、生成された位相信号CK[0]～CK[7]がラッチ部1033のラッチ回路L_0～L_7に入力される。バッファ回路BUFからの制御信号HoldがH状態であるため、ラッチ回路L_0～L_7はイネーブル状態であり、位相信号CK[0]～CK[7]をそのまま出力する。
　カウント部1034は、ラッチ部1033のラッチ回路L_7から出力される位相信号CK[7]に基づいてカウントを行う。このカウントでは、位相信号CK[7]の立上りまたは立下りのタイミングでカウント値が増加または減少する。アナログ信号Signalと参照信号Rampとの電圧が略一致した第2のタイミングで比較部1031からの比較信号COが反転する。比較信号COがバッファ回路BUFでバッファリングされた後、第3のタイミングでバッファ回路BUFからの制御信号HoldがL状態となる。
　これにより、ラッチ回路L_0～L_7がディスエーブル状態となる。このとき、位相信号CK[0]～CK[7]の論理状態がラッチ回路L_0～L_7にラッチされる。カウント部1034は、ラッチ回路L_7が動作を停止することでカウント値をラッチする。ラッチ部1033がラッチしている論理状態と、カウント部1034がラッチしているカウント値とにより、アナログ信号Signalに対応したデジタルデータが得られる。
　さらに、特許文献2に記載された構成が提案されている。図18は、第2の従来例に係るtdcSS型AD変換回路の構成の一部を示している。以下では、図18に示す回路の構成および動作について説明する。
　図18に示す回路は、比較部1031、ラッチ制御部1032、ラッチ部1033、カウント部1034を有する。比較部1031、カウント部1034は、図16に示す比較部1031、カウント部1034と同一である。
　ラッチ制御部1032は、反転遅延回路DLY、AND回路AND1を有し、ラッチ部1033の動作を制御する制御信号を生成する。反転遅延回路DLYには、比較部1031からの比較信号COが入力される。反転遅延回路DLYは、比較信号COを反転して遅延させた比較信号xCO_Dを出力する。AND回路AND1には、反転遅延回路DLYからの比較信号xCO_Dと比較部1031からの比較信号COとが入力される。AND回路AND1は、比較信号xCO_Dと比較信号COとの論理積（AND）をとった制御信号Hold_Lを出力する。
　ラッチ部1033は、ラッチ回路L_0～L_7、AND回路AND2を有する。ラッチ回路L_0～L_7は、図16に示すラッチ回路L_0～L_7と同一である。AND回路AND2は、ラッチ制御部1032の反転遅延回路DLYからの比較信号xCO_Dと制御信号Enableとの論理積（AND）をとった制御信号Hold_Cをラッチ回路L_7に出力する。
　次に、第2の従来例に係る回路の動作について説明する。図19は、スタートパルスStartP、位相信号CK[0]～CK[7]、比較信号xCO_D、比較信号CO、AND回路AND1からの制御信号Hold_L、制御信号Enable、AND回路AND2からの制御信号Hold_C、ラッチ部1033のラッチ回路L_0～L_7の出力信号Q0～Q7の波形を示している。図19の横方向は時間を示し、図19の縦方向は電圧を示している。
　以下では、第1の従来例に係る回路の動作と異なる部分について説明する。比較部1031での比較開始に係る第1のタイミングの後、比較部1031に入力されるアナログ信号Signalと参照信号Rampとの電圧が略一致するまで、比較部1031からの比較信号COはL状態である。比較信号COがL状態である間、反転遅延回路DLYからの比較信号xCO_DはH状態である。反転遅延回路DLYからの比較信号xCO_DがH状態であり、比較部1031からの比較信号COがL状態であるため、AND回路AND1からの制御信号Hold_LはL状態である。このため、ラッチ回路L_0～L_6はディスエーブル状態である。
　一方、比較部1031での比較開始に係る第1のタイミングで制御信号EnableはH状態であり、反転遅延回路DLYからの比較信号xCO_DがH状態であるため、AND回路AND2からの制御信号Hold_CはH状態である。このため、ラッチ回路L_7はイネーブル状態である。
　続いて、アナログ信号Signalと参照信号Rampとの電圧が略一致した第2のタイミングで比較部1031からの比較信号COが反転する。反転遅延回路DLYからの比較信号xCO_DがH状態であり、比較部1031からの比較信号COがL状態からH状態に変化するため、AND回路AND1の制御信号Hold_LはL状態からH状態に変化する。これによって、ラッチ回路L_0～L_6はイネーブル状態となる。
　さらに、比較部1031からの比較信号COが反転したタイミングから所定の時間が経過した第3のタイミングで反転遅延回路DLYからの比較信号xCO_DがH状態からL状態に変化する。これによって、AND回路AND1の制御信号Hold_LおよびAND回路AND2の制御信号Hold_CがH状態からL状態に変化するため、ラッチ回路L_0～L_7はディスエーブル状態となる。
　上記の動作では、第2のタイミングから第3のタイミングまでの期間のみ、ラッチ回路L_0～L_6が動作するため、第1の従来例と比較して、消費電流を低減することができる。
　反転遅延回路DLYの具体的な構成として、例えば非特許文献1に記載された、インバータ回路を多段に接続した、いわゆるDelay Lineを適用することが考えられる。
日本国特開2011-55196号公報 日本国特開2012-39386号公報
ITE Technical Report Vol.37, No.29
　しかしながら、従来のtdcSS型AD変換回路およびそれを用いた撮像装置には、電源およびグランドのバウンスに起因するAD変換精度の劣化の問題がある。以下、この問題について説明する。
　従来のtdcSS型AD変換回路を用いた撮像装置が有するカラム回路では、行列状に配置された画素の配列の各列に対応して、比較部1031、ラッチ制御部1032、ラッチ部1033、カウント部1034が列毎に配置されている。カラム回路の各部には電源電圧VDDが供給されているが、カラム回路の端の列と比べて中央の列に近くなるほど（つまり、電源から遠くなるほど）、配線抵抗がより大きくなることにより、より大きな電圧降下が発生して電源電圧VDDが低下する。また、回路で消費される電流がより大きくなるほど、電圧降下はより大きくなる。また、同様の理由によって、カラム回路の端の列と比べて中央の列に近くなるほど（つまり、グランドから遠くなるほど）、グランド電圧GNDは上昇する。例えば、カラム回路の端の列では電源電圧VDD=1.5[V]、グランド電圧GND=0[V]であっても、カラム回路の中央の列では電源電圧VDD=1.2[V]、グランド電圧GND=0.3[V]程度になる場合がある。
　AD変換期間中（例えば、全画素で略一定となるリセットレベルのAD変換期間中）に全列の比較部1031からの比較信号COが略同時に反転することにより反転遅延回路DLYとラッチ回路L_0～L_6とが略同時に動作を開始する（イネーブル状態になる）場合がある。この場合、全列の反転遅延回路DLYおよびラッチ回路L_0～L_6内で過渡的な電流が略同時に流れることにより、カラム回路の特に中央列付近では、この過渡的な電流と配線抵抗とによる電源およびグランドの過渡的なバウンス（電源電圧VDD=1.2[V]、グランド電圧GND=0.3[V]を中心とした過渡的な電圧のリンギング）が発生する。
　特に、インバータ回路では、入力信号の論理状態が反転したときにインバータ回路を構成するトランジスタに流れる貫通電流が大きいため、電源およびグランドのバウンスが発生しやすい。また、インバータ回路の伝搬遅延時間は電源電圧とグランド電圧との差に大きく依存する。
　従来のtdcSS型AD変換回路では、ラッチ回路L_0～L_6が略同時に動作を開始した第2のタイミングから、反転遅延回路DLYにおける遅延時間だけ経過した第3のタイミングでラッチ回路L_0～L_7がディスエーブル状態となり、位相信号CK[0]～CK[7]の論理状態をラッチする。しかし、カラム回路の中央列付近では、電源およびグランドの電圧（バウンスの大きさ）に応じて、反転遅延回路DLYの遅延時間が変化し、ラッチタイミングである第3のタイミングが変化する。
　特に、インバータ回路を複数連結した構成による反転遅延回路DLYでは、電源およびグランドの電圧（バウンスの大きさ）の変化に応じて各インバータ回路の遅延時間tDLYが変化するとともに、各インバータ回路の遅延時間tDLYが累積する。これによって、反転遅延回路DLYの遅延時間が大きく変化し、ラッチ回路L_0～L_7が位相信号CK[0]～CK[7]の論理状態を正確にラッチできない可能性があった。この問題は、多数の比較部1031からの比較信号COが略同時に変化する場合に発生する確率が高く、結果としてAD変換精度が低下する可能性があった。
　本発明は、AD変換精度の劣化を低減することができる撮像装置を提供する。
　本発明の第１態様によれば、撮像装置は、光電変換素子を有する複数の画素が行列状に配置された撮像部と、互いに位相の異なる複数の位相信号を生成するクロック生成部と、時間の経過とともに増加あるいは減少する参照信号を生成する参照信号生成部と、前記複数の画素の配列の列に対応して配置され、前記画素から出力される画素信号と前記参照信号との比較処理を第1のタイミングで開始し、前記参照信号と前記画素信号との関係が所定の条件を満たした第2のタイミングで前記比較処理を終了する比較部と、前記比較部に対応して配置され、前記複数の位相信号の論理状態をラッチするラッチ部と、前記比較部に対応して配置され、前記第2のタイミングで前記ラッチ部を有効にし、前記第2のタイミングから、前記比較部から出力される電流に基づく時間が経過した第3のタイミングで前記ラッチ部にラッチを実行させるラッチ制御部と、を有し、前記比較部は、ゲートに前記参照信号が入力される第1のトランジスタ、およびゲートに前記画素信号が入力される第2のトランジスタを有し、前記第1のトランジスタのゲートおよび前記第2のトランジスタのゲートの電圧の初期化時に基準信号を出力し、前記比較処理の実行時に、前記参照信号と前記画素信号とを比較した結果に応じた第1の比較信号を出力する差動アンプと、ソースが電圧源に接続され、前記比較処理の実行時に電流を出力する第3のトランジスタと、第1の端子が前記第3のトランジスタのゲートに接続され、第2の端子が前記電圧源に接続され、前記初期化時に前記基準信号に基づく基準電圧をサンプリングし、前記比較処理の実行時に前記第1の端子に前記基準電圧を出力する第1の容量素子と、を有し、前記第1の比較信号または前記第1の比較信号に基づく信号の状態が変化する前記第2のタイミングの後、前記第3のトランジスタに流れる電流に基づく第2の比較信号を出力する。
　本発明の第２態様によれば、第１態様の撮像装置において、前記比較部はさらに、前記初期化時に前記第1のトランジスタのゲートおよびドレインを接続し、前記比較処理の実行時に前記第1のトランジスタのゲートおよびドレインを切り離す第1のスイッチ素子と、前記初期化時に前記第2のトランジスタのゲートおよびドレインを接続し、前記比較処理の実行時に前記第2のトランジスタのゲートおよびドレインを切り離す第2のスイッチ素子と、第1の端子が前記第1のトランジスタのゲートに接続され、第2の端子に前記参照信号が入力され、前記初期化時に第1のトランジスタのドレインの電圧をサンプリングする第2の容量素子と、第1の端子が前記第2のトランジスタのゲートに接続され、第2の端子に前記画素信号が入力され、前記初期化時に第2のトランジスタのドレインの電圧をサンプリングする第3の容量素子と、を有してもよい。
　本発明の第３態様によれば、第２態様の撮像装置において、前記第1のトランジスタおよび前記第2のトランジスタが第1導電型のトランジスタであり、前記第3のトランジスタが第2導電型のトランジスタであり、前記比較部はさらに、前記基準信号および前記第1の比較信号がゲートに入力される第1導電型の第4のトランジスタと、ドレインが前記第4のトランジスタのソースに接続された第1導電型の第5のトランジスタと、前記第4のトランジスタと前記第5のトランジスタとの接続点から出力される信号がゲートに入力され、ドレインが前記第3のトランジスタのドレインに接続された第1導電型の第6のトランジスタと、前記初期化時に前記第3のトランジスタのドレインおよび前記第1の容量素子の前記第1の端子を接続し、前記比較処理の実行時に前記第3のトランジスタのドレインおよび前記第1の容量素子の前記第1の端子を切り離す第3のスイッチ素子と、を有し、前記第1の容量素子は、前記初期化時に前記第3のトランジスタのドレインの電圧である基準電圧をサンプリングし、前記第3のトランジスタと前記第6のトランジスタとの接続点から前記第2の比較信号を出力してもよい。
　本発明の第４態様によれば、第２態様の撮像装置において、前記第1のトランジスタおよび前記第2のトランジスタが第1導電型のトランジスタであり、前記第3のトランジスタが第2導電型のトランジスタであり、前記比較部はさらに、前記基準信号および前記第1の比較信号がゲートに入力され、ドレインが前記第3のトランジスタのドレインに接続された第1導電型の第4のトランジスタと、前記初期化時に前記第3のトランジスタのドレインおよび前記第1の容量素子の前記第1の端子を接続し、前記比較処理の実行時に前記第3のトランジスタのドレインおよび前記第1の容量素子の前記第1の端子を切り離す第3のスイッチ素子と、を有し、前記第1の容量素子は、前記初期化時に前記第3のトランジスタのドレインの電圧である基準電圧をサンプリングし、前記第3のトランジスタと前記第4のトランジスタとの接続点から前記第2の比較信号を出力してもよい。
　本発明の第５態様によれば、第２態様の撮像装置において、前記第1のトランジスタ、前記第2のトランジスタ、および前記第3のトランジスタが第1導電型のトランジスタであり、前記比較部はさらに、前記基準信号および前記第1の比較信号がゲートに入力される第2導電型の第4のトランジスタと、ドレインが前記第4のトランジスタのドレインに接続された第1導電型の第5のトランジスタと、前記第4のトランジスタと前記第5のトランジスタとの接続点から出力される信号がゲートに入力され、ドレインが前記第3のトランジスタのドレインに接続された第2導電型の第6のトランジスタと、前記初期化時に前記第5のトランジスタのドレインおよび前記第1の容量素子の前記第1の端子を接続し、前記比較処理の実行時に前記第5のトランジスタのドレインおよび前記第1の容量素子の前記第1の端子を切り離す第3のスイッチ素子と、を有し、前記第1の容量素子は、前記初期化時に前記第5のトランジスタのドレインの電圧である基準電圧をサンプリングし、前記第3のトランジスタと前記第6のトランジスタとの接続点から前記第2の比較信号を出力してもよい。
　本発明の第６態様によれば、第５態様の撮像装置において、前記比較部はさらに、第1の端子が前記第4のトランジスタのゲートに接続され、第2の端子が前記第4のトランジスタのドレインに接続された第4の容量素子を有してもよい。
　本発明の各態様によれば、比較処理の実行時に電圧源のバウンスが発生した場合でも、そのバウンスに応じて第1の容量素子の第1の端子の基準電圧が変化し、その結果、ソースが電圧源に接続された第3のトランジスタのゲートおよびソース間の電圧の変化が抑制される。これによって、第3のトランジスタに流れる電流の変化が抑制されるので、電圧源のバウンスによる第3のタイミングの変化を抑制することが可能となる。したがって、AD変換精度の劣化を低減することができる。
本発明の第1の実施形態に係る撮像装置の構成を示すブロック図である。 本発明の第1の実施形態に係る撮像装置が有する比較部の構成を示す回路図である。 本発明の第1の実施形態に係る撮像装置が有する比較部の動作を説明するための回路図である。 本発明の第1の実施形態に係る撮像装置が有する比較部の動作を説明するための回路図である。 本発明の第1の実施形態に係る撮像装置が有する比較部の動作を説明するための回路図である。 本発明の第1の実施形態の変形例に係る撮像装置が有する比較部の構成を示す回路図である。 本発明の第2の実施形態に係る撮像装置が有する比較部の構成を示す回路図である。 本発明の第3の実施形態に係る撮像装置が有する比較部の構成を示す回路図である。 本発明の第4の実施形態に係る撮像装置が有する比較部の構成を示す回路図である。 本発明の第4の実施形態に係る撮像装置が有する比較部の動作を説明するための回路図である。 本発明の第4の実施形態に係る撮像装置が有する比較部の動作を説明するための回路図である。 本発明の第4の実施形態に係る撮像装置が有する比較部の動作を説明するための回路図である。 本発明の第5の実施形態に係る撮像装置が有する比較部の構成を示す回路図である。 本発明の第6の実施形態に係る撮像装置が有する比較部の構成を示す回路図である。 本発明の第7の実施形態に係る撮像装置が有する比較部の構成を示す回路図である。 第1の従来例に係るtdcSS型AD変換回路の構成の一部を示すブロック図である。 第1の従来例に係るtdcSS型AD変換回路の動作を示すタイミングチャートである。 第2の従来例に係るtdcSS型AD変換回路の構成の一部を示すブロック図である。 第2の従来例に係るtdcSS型AD変換回路の動作を示すタイミングチャートである。
　以下、図面を参照し、本発明の実施形態を説明する。
（第1の実施形態）
　まず、本発明の第1の実施形態を説明する。図1は、本実施形態に係る撮像装置の構成の一例を示している。図1に示す撮像装置1は、撮像部2、垂直選択部12、水平選択部14、カラム処理部15、出力部17、クロック生成部18、参照信号生成部19、制御部20を有する。
　撮像部2は、光電変換素子を有する複数の単位画素3が行列状に配置されて構成されている。単位画素3は、入射される電磁波の大きさに応じた画素信号を生成し、列毎に設けられた垂直信号線13に画素信号を出力する。垂直選択部12は、撮像部2の各行を選択する。クロック生成部18は、互いに位相の異なる複数の位相信号を生成する。参照信号生成部19は、時間の経過とともに増加または減少する参照信号（ランプ波）を生成する。カラム処理部15は、単位画素3から出力された画素信号をAD変換する列AD変換部16を有する。水平選択部14は、AD変換されたデジタルデータを水平信号線に読み出す。出力部17は、水平選択部14によって読み出されたデジタルデータを後段の回路に出力する。制御部20は各部を制御する。
　図1では、簡単のため4行×6列の単位画素3から構成される撮像部2の場合について説明しているが、単位画素3の配列の行数および列数は2以上の任意の自然数であれば良い。現実には、撮像部2の各行や各列には、数十から数万の単位画素3が配置される。図示を割愛するが、撮像部2を構成する単位画素3は、フォトダイオード／フォトゲート／フォトトランジスタなどの光電変換素子、およびトランジスタ回路によって構成されている。
　以下では、各部のより詳細な説明を行う。撮像部2では、単位画素3が4行6列分だけ2次元に配置されている。また、この4行6列の画素配列に対して行毎に行制御線11が配線されている。行制御線11の各一端は、垂直選択部12の各行に対応した各出力端に接続されている。垂直選択部12は、シフトレジスタあるいはデコーダなどによって構成され、撮像部2の各単位画素3の駆動に際して、行制御線11を介して撮像部2の行アドレスや行走査の制御を行う。また、撮像部2の画素配列に対して列毎に垂直信号線13が配線されている。
　カラム処理部15は、例えば撮像部2の画素配列の列毎、すなわち垂直信号線13毎に設けられた列AD変換部16を有する。列AD変換部16は、撮像部2の各単位画素3から列毎に垂直信号線13を介して読み出されるアナログの画素信号をデジタルデータに変換する。本例では、撮像部2の画素配列の1列に対して1対1の対応関係で列AD変換部16が配置されているが、これは一例に過ぎず、この配置関係に限定されるものではない。例えば、撮像部2の画素配列の複数の列に対して列AD変換部16を1つ配置し、この1つの列AD変換部16を複数の列間で時分割にて使用する構成をとることも可能である。カラム処理部15は、後述する参照信号生成部19と共に、撮像部2の選択行の単位画素3から読み出されるアナログの画素信号をデジタルの画素データに変換するアナログ-デジタル変換手段（AD変換回路）を構成している。
　クロック生成部18は、複数の遅延ユニット（反転素子）がリング状に接続された円環遅延回路であって対称発振回路であるVCO（=Voltage Controlled Oscillator）100で構成され、各遅延ユニットから、それぞれ一定の位相差を有する位相信号を出力する。出力する位相信号の数が2のべき乗となる非対称発振回路等をクロック生成部18に用いても構わない。クロック生成部18として円環遅延回路が好適であるが、それに限る必要もない。
　参照信号生成部19は、例えば積分回路によって構成され、制御部20による制御に従って、時間が経過するにつれてレベルが傾斜状に変化する参照信号、いわゆるランプ波を生成し、参照信号線を介してカラム処理部15の列AD変換部16に参照信号を供給する。参照信号生成部19としては、積分回路を用いたものに限られるものではなく、DAC回路を用いても構わない。ただし、DAC回路を用いてデジタル的にランプ波を生成する構成をとる場合には、ランプ波のステップを細かくする、あるいはそれと同等な構成をとる必要がある。
　水平選択部14は、シフトレジスタあるいはデコーダなどによって構成され、カラム処理部15の列AD変換部16の列アドレスや列走査の制御を行う。この水平選択部14による制御に従って、列AD変換部16でAD変換されたデジタルデータは順に水平信号線を介して出力部17に読み出される。
　制御部20は、垂直選択部12、クロック生成部18、参照信号生成部19、水平選択部14、カラム処理部15、出力部17などの各部の動作に必要なクロックや所定タイミングのパルス信号を供給するTG（=Timing Generator：タイミングジェネレータ）の機能ブロックと、このTGと通信を行うための機能ブロックとを備える。
　出力部17は、2進化したデジタルデータを出力する。また、出力部17は、バッファリング機能以外に、例えば黒レベル調整、列バラツキ補正、色処理などの信号処理機能を内蔵しても構わない。更に、出力部17がnビットパラレルのデジタルデータをシリアルデータに変換して出力するようにしても構わない。
　次に、列AD変換部16の構成について説明する。列AD変換部16は各々、撮像部2の各単位画素3から垂直信号線13を介して読み出されるアナログの画素信号を、参照信号生成部19から与えられる、AD変換するための参照信号と比較することにより、画素信号の大きさに対応した時間軸方向の大きさ（パルス幅）を持つパルス信号を生成する。そして、列AD変換部16は、このパルス信号のパルス幅の期間に対応したデータを画素信号の大きさに応じたデジタルデータとすることによってAD変換を行う。
　以下では、列AD変換部16の構成の詳細について説明する。列AD変換部16は撮像部2の画素配列の列毎に配置されている。図1では6個の列AD変換部16が配置されている。各列の列AD変換部16は同一に構成されている。列AD変換部16は、比較部31、ラッチ制御部32、ラッチ部33、カウント部34を有する。
　比較部31は、撮像部2の画素配列の列に対応して配置されている。前述したように、撮像部2の画素配列の複数の列に対して列AD変換部16が配置されていてもよいため、撮像部2の画素配列の複数の列に対して比較部31が配置されていてもよい。つまり、撮像部2の画素配列の1列毎または複数列毎に比較部31が配置される。
　比較部31は、撮像部2の単位画素3から垂直信号線13を介して出力されるアナログの画素信号に応じた信号電圧と、参照信号生成部19から供給される参照信号のランプ電圧とを比較することによって、画素信号の大きさを、時間軸方向の情報（パルス信号のパルス幅）に変換する。比較部31が出力する比較信号は、例えばランプ電圧が信号電圧よりも大なるときにはHighレベル（Hレベル）になり、ランプ電圧が信号電圧以下のときにはLowレベル（Lレベル）になる。
　比較部31は、単位画素3から出力される画素信号と参照信号との比較処理を第1のタイミングで開始し、参照信号が画素信号に対して所定の条件を満たした第2のタイミング（本例では参照信号と画素信号との電圧が略一致したタイミング）で比較処理を終了する。比較部31が比較処理を終了するタイミングで比較部31からの比較信号が反転する。
　ラッチ部33、ラッチ制御部32、カウント部34は、比較部31に対応して配置されている。ラッチ部33は、クロック生成部18から出力された複数の位相信号の論理状態をラッチ（保持／記憶）する複数のラッチ回路L_0～L_7を有する。ラッチ部33がラッチした複数の位相信号の論理状態に基づいて出力部17でエンコードが行われ、デジタルデータを構成する下位ビットのデータ（下位データ）が得られる。
　ラッチ制御部32は、ラッチ部33の動作を制御する制御信号を生成する。ラッチ制御部32は、第2のタイミングでラッチ部33を有効にし、第2のタイミングから、比較部31から出力される電流（比較信号の電流）に基づく時間が経過した第3のタイミングでラッチ部33にラッチを実行させる。
　カウント部34は、クロック生成部18から出力される位相信号（本例では位相信号CK[7]）に基づいてカウントを行う。カウント部34がカウントを行うことによって、デジタルデータを構成する上位ビットのデータ（上位データ）が得られる。
　ここで、ラッチ部33にラッチされる複数の位相信号CK[0]～CK[7]の論理状態に応じた信号は、例えば8ビットのデータである。また、カウント部34のカウント値が構成する上位データ信号は、例えば10ビットのデータである。10ビットは一例であって、10ビット未満のビット数（例えば、8ビット）や10ビットを超えるビット数（例えば、12ビット）などであっても構わない。
　次に、本例の動作について説明する。ここでは、単位画素3の具体的な動作については説明を省略するが、周知のように単位画素3ではリセットレベルと信号レベルとが出力される。
　AD変換は、以下のようにして行われる。例えば所定の傾きで下降する参照信号と、画素信号との各電圧を比較し、この比較処理が開始された時点（第1のタイミング）から、参照信号の電圧（ランプ電圧）と画素信号の電圧とが一致し（第2のタイミング）、さらに所定時間が経過した時点（第3のタイミング）までの期間の長さを、カウント部34のカウント値と、ラッチ部33にラッチされた複数の位相信号CK[0]～CK[7]の論理状態のエンコード値とによって計測することによって、画素信号の大きさに対応したデジタルデータを得る。
　本実施形態では、単位画素3から読み出されたリセットレベルと信号レベルとのそれぞれに対して、上記のAD変換を行う。より具体的には、撮像部2の選択行の各単位画素3から、1回目の読出し動作により、画素信号の雑音を含むリセットレベルを読み出してAD変換し、続いて、2回目の読出し動作により、単位画素3に入射された電磁波に応じた信号レベルを読み出してAD変換する。その後、デジタル的にリセットレベルと信号レベルとの減算（CDS処理）を行うことにより、信号成分に応じたデジタルデータを得る。1回目の読出し動作で信号レベルを読み出してAD変換し、その後の2回目の読出し動作でリセットレベルを読み出してAD変換しても構わない。また、これに限る必要もない。
（1回目の読出し）
　撮像部2の画素配列の任意の行の単位画素3から垂直信号線13に出力された画素信号（リセットレベル）が安定した後、制御部20は、参照信号生成部19に対して、参照信号生成の制御データを供給する。これを受けて参照信号生成部19は、比較部31の第1の入力端子に与える比較電圧として、波形が全体として時間的にランプ状に変化する参照信号を出力する。比較部31は、この参照信号と画素信号とを比較する。ラッチ制御部32は、比較部31により比較が開始されたタイミング（第1のタイミング）でラッチ部33のラッチ回路L_7をイネーブル（有効、アクティブ）状態とする。また、カウント部34は、クロック生成部18からの位相信号CK[7]をカウントクロックとしてカウントを行う。
　比較部31は、参照信号生成部19から与えられる参照信号と、画素信号とを比較し、双方の電圧が略一致したとき（第2のタイミング）に、比較信号を反転させる。比較部31からの比較信号が反転したとき、ラッチ制御部32はラッチ部33のラッチ回路L_0～L_6をイネーブル状態とする。
　比較部31からの比較信号が反転した後、この反転によりラッチ制御部32からの制御信号が反転したとき（第3のタイミング）、ラッチ部33のラッチ回路L_0～L_7がディスエーブル（無効、ホールド）状態となり、クロック生成部18からの複数の位相信号CK[0]～CK[7]の論理状態をラッチする。同時に、カウント部34は、カウント値をラッチする。これにより、リセットレベルに応じたデジタルデータが得られる。制御部20は、所定の期間が経過すると、参照信号生成部19への制御データの供給と、クロック生成部18からの位相信号の出力とを停止する。これにより、参照信号生成部19は、参照信号の生成を停止する。
（2回目の読出し）
　撮像部2の画素配列の任意の行の単位画素3から垂直信号線13に出力された画素信号（信号レベル）が安定した後、制御部20は、参照信号生成部19に対して、参照信号生成の制御データを供給する。これを受けて参照信号生成部19は、比較部31の第1の入力端子に与える比較電圧として、波形が全体として時間的にランプ状に変化する参照信号を出力する。比較部31は、この参照信号と画素信号とを比較する。ラッチ制御部32は、比較部31により比較が開始されたタイミング（第1のタイミング）でラッチ部33のラッチ回路L_7をイネーブル状態とする。また、カウント部34は、クロック生成部18からの位相信号CK[7]をカウントクロックとしてカウントを行う。
　比較部31は、参照信号生成部19から与えられる参照信号と、画素信号とを比較し、双方の電圧が略一致したとき（第2のタイミング）に、比較信号を反転させる。比較部31からの比較信号が反転したとき、ラッチ制御部32はラッチ部33のラッチ回路L_0～L_6をイネーブル状態とする。
　比較部31からの比較信号が反転した後、この反転によりラッチ制御部32からの制御信号が反転したとき（第3のタイミング）、ラッチ部33のラッチ回路L_0～L_7がディスエーブル状態となり、クロック生成部18からの複数の位相信号CK[0]～CK[7]の論理状態をラッチする。同時に、カウント部34は、カウント値をラッチする。これにより、信号レベルに応じたデジタルデータが得られる。制御部20は、所定の期間が経過すると、参照信号生成部19への制御データの供給と、クロック生成部18からの位相信号の出力とを停止する。これにより、参照信号生成部19は、参照信号の生成を停止する。
　リセットレベルに応じたデジタルデータと、信号レベルに応じたデジタルデータとは、水平選択部14により水平信号線を介して出力部17に転送される。出力部17が、デジタルデータに基づくエンコード処理および減算（CDS処理）を行うことで信号成分のデジタルデータが得られる。出力部17をカラム処理部15に内蔵しても構わない。
　次に、比較部31の詳細な構成について説明する。図2は比較部31の構成の一例を示している。比較部31は、第1のアンプ部AMP1、第2のアンプ部AMP2、第3のアンプ部AMP3を有する。以下では、電圧源の一例として電源VDDとグランドGNDとを用いて比較部31の構成を説明する。
　第1のアンプ部AMP1は、差動アンプDAMP、トランジスタP6，P7、容量素子C1，C2を有する。差動アンプDAMPは、ソースが共通に接続されたNMOSで構成されるN型のトランジスタN1，N2と、これらトランジスタN1，N2の各ドレインと電源VDDとの間に接続され、ゲートが共通に接続されたPMOSで構成されるP型のトランジスタP3，P4と、トランジスタN1，N2のソースに共通に接続されたノードとグランドGNDとの間に接続されたNMOSで構成される電流源N5とを有する。また、差動アンプDAMPは、参照信号生成部19と電気的に接続された第1の入力端子IN1（トランジスタN1のゲート）と、単位画素3と電気的に接続された第2の入力端子IN2（トランジスタN2のゲート）とを有し、第1の入力端子IN1および第2の入力端子IN2の電圧を比較する。
　トランジスタN1，N2の各ゲートとドレインとの間に、PMOSで構成されるP型のトランジスタP6，P7がそれぞれ接続されている。これらトランジスタP6，P7は、各ゲートにLowアクティブのリセットパルスResetが制御部20から与えられることでON状態となり、トランジスタN1，N2の各ゲートとドレインとを短絡する。これによって、トランジスタP6，P7は、トランジスタN1，N2の各ゲートの電圧、すなわち差動アンプDAMPの2つの入力端子の電圧をリセット（初期化）するリセット部として機能する。差動アンプDAMPの2つの入力端子の電圧をリセットすることで、比較処理の開始時の差動アンプDAMPの動作点が決定される。
　トランジスタN1，N2の各ゲート、すなわち差動アンプDAMPの第1の入力端子IN1および第2の入力端子IN2には、DCレベルをカットし、かつリセット時に所定の電圧をサンプリングするための容量素子C1，C2の第1の端子がそれぞれ接続されている。容量素子C1の第2の端子は、参照信号生成部19に電気的に接続され、参照信号生成部19からの参照信号Rampが与えられる。容量素子C2の第2の端子は、撮像部2の単位画素3に電気的に接続され、各単位画素3から出力される画素信号Pixelが与えられる。また、電流源N5のゲートには、電流値を制御するためのバイアス電圧Vbiasが与えられる。
　トランジスタN1のドレインはトランジスタP3のドレインおよびゲートに接続され、トランジスタP3のソースは電源VDDに接続されている。トランジスタN2のドレインはトランジスタP4のドレインに接続され、トランジスタP4のソースは電源VDDに接続されている。トランジスタN2のドレインは第3のアンプ部AMP3にも接続されている。
　上記のように構成された第1のアンプ部AMP1において、差動アンプDAMPは、ゲートに参照信号Rampが入力されるトランジスタN1（第1のトランジスタ）、およびゲートに画素信号Pixelが入力されるトランジスタN2（第2のトランジスタ）を有し、トランジスタN1のゲートおよびトランジスタN2のゲートの電圧の初期化時に基準信号をトランジスタN2のドレインから出力し、比較処理の実行時に、参照信号Rampと画素信号Pixelとを比較した結果に応じた第1の比較信号CO_1をトランジスタN2のドレインから出力する。
　また、第1のアンプ部AMP1において、トランジスタP6（第1のスイッチ素子）は、初期化時にトランジスタN1のゲートおよびドレインを接続し、比較処理の実行時にトランジスタN1のゲートおよびドレインを切り離す（非接続状態に保つ）。トランジスタP7（第2のスイッチ素子）は、初期化時にトランジスタN2のゲートおよびドレインを接続し、比較処理の実行時にトランジスタN2のゲートおよびドレインを切り離す（非接続状態に保つ）。容量素子C1（第2の容量素子）は、第1の端子がトランジスタN1のゲートに接続されるとともに第2の端子に参照信号Rampが入力され、初期化時にトランジスタN1のドレインの電圧をサンプリングする。容量素子C2（第3の容量素子）は、第1の端子がトランジスタN2のゲートに接続されるとともに第2の端子に画素信号Pixelが入力され、初期化時にトランジスタN2のドレインの電圧をサンプリングする。第1のアンプ部AMP1の詳細な動作については後述する。
　第3のアンプ部AMP3は、差動アンプDAMPを構成するトランジスタN1，N2と同じ導電型のNMOSで構成されるN型のトランジスタN10，N12を有する。トランジスタN10（第4のトランジスタ）のゲートはトランジスタN2のドレインとトランジスタP4のドレインとに接続され、トランジスタN10のドレインは電源VDDに接続されている。トランジスタN12（第5のトランジスタ）のドレインはトランジスタN10のソースに接続され、トランジスタN12のソースはグランドGNDに接続されている。トランジスタN12のドレインは第2のアンプ部AMP2にも接続されている。トランジスタN12のゲートには、電流値を制御するためのバイアス電圧Vbiasが与えられる。
　トランジスタN10，N12はソースフォロワ型レベルシフト回路を構成する。初期化時にはトランジスタN2のドレインから出力された基準信号がトランジスタN10のゲートに入力され、比較処理の実行時にはトランジスタN2のドレインから出力された第1の比較信号CO_1がトランジスタN10のゲートに入力される。初期化時にトランジスタN10は、ゲートに入力された基準信号をレベルシフトし、レベルシフト後の基準信号をソースから出力する。また、比較処理の実行時にトランジスタN10は、ゲートに入力された第1の比較信号CO_1をレベルシフトし、レベルシフト後の第3の比較信号CO_3をソースから出力する。第3のアンプ部AMP3の詳細な動作については後述する。
　第2のアンプ部AMP2は、差動アンプDAMPを構成するトランジスタN1，N2と同じ導電型のNMOSで構成されるN型のトランジスタN9（第6のトランジスタ）と、トランジスタN1，N2と異なる導電型のPMOSで構成されるP型のトランジスタP8（第3のトランジスタ）と、容量素子C3（第1の容量素子）と、スイッチ素子SW1（第3のスイッチ素子）とを有する。トランジスタN9のゲートはトランジスタN10のソースとトランジスタN12のドレインとに接続され、トランジスタN9のドレインはトランジスタP8のドレインに接続され、トランジスタN9のソースはグランドGNDに接続されている。トランジスタP8のソースは電源VDDに接続されている。スイッチ素子SW1の第1の端子はトランジスタN9のドレインとトランジスタP8のドレインとに接続され、スイッチ素子SW1の第2の端子はトランジスタP8のゲートに接続されている。容量素子C3の第1の端子はトランジスタP8のゲートとスイッチ素子SW1の第2の端子とに接続され、容量素子C3の第2の端子は電源VDDに接続されている。また、図2では、比較部31の後段の回路の入力容量および寄生容量等を含む出力負荷CLが示されている。
　上記のように構成された第2のアンプ部AMP2において、スイッチ素子SW1は、初期化時にトランジスタP8のドレインおよび容量素子C3の第1の端子を接続し、比較処理の実行時にトランジスタP8のドレインおよび容量素子C3の第1の端子を切り離す（非接続状態に保つ）。トランジスタN9のゲートには、トランジスタN10とトランジスタN12との接続点（トランジスタN10のソースおよびトランジスタN12のドレイン）から出力される信号（基準信号および第3の比較信号CO_3）が入力される。容量素子C3は、初期化時に、トランジスタN9のゲートに入力された基準信号に基づく基準電圧（トランジスタN9のドレインの電圧）をサンプリングし、比較処理の実行時に第1の端子に基準電圧を出力する。
　トランジスタP8は、比較処理の実行時に、ゲートに入力される基準電圧に基づく電流をドレインから出力する。これによって、比較部31（第2のアンプ部AMP2）は、第1の比較信号CO_1または第1の比較信号CO_1に基づく信号（第3の比較信号CO_3）の状態が変化する第2のタイミングの後、トランジスタP8に流れる電流に基づく第2の比較信号CO_2をトランジスタP8とトランジスタN9との接続点（トランジスタP8のドレインおよびトランジスタN9のドレイン）から出力する。第2のアンプ部AMP2の詳細な動作については後述する。
　次に、比較部31の動作について説明する。リセットレベルの画素信号を読み出す1回目の読出しと、信号レベルの画素信号を読み出す2回目の読出しとのそれぞれにおいて、比較部31は以下の動作を行う。
（初期化時の動作）
　単位画素3からの画素信号Pixelが差動アンプDAMPの第2の入力端子IN2に与えられ、参照信号生成部19から差動アンプDAMPの第1の入力端子IN1に与えられる参照信号Rampが安定した後、比較部31が比較処理を開始する前に制御部20がリセットパルスResetを活性化（Lowアクティブ）する。これにより、トランジスタP6，P7がON状態となってトランジスタN1，N2の各ゲートとドレインとを短絡し、これらトランジスタN1，N2の動作点をドレイン電圧として2つの入力端子の電圧がリセットされる。
　このリセット（初期化）によって決定された動作点で、差動アンプDAMPの2つの入力端子の電圧、すなわちトランジスタN1，N2の各ゲート電圧のオフセット成分がほぼキャンセルされる。すなわち、差動アンプDAMPの2つの入力端子の電圧が、略同一の電圧になるようにリセットされる。
　図3は、初期化時の比較部31の状態を示している。トランジスタP6，P7がON状態であるとき、差動アンプDAMPの第1の入力端子IN1の電圧Vin1と差動アンプDAMPの第2の入力端子IN2の電圧Vin2とが略同一となる。これによって、トランジスタN1のドレイン-ソース間に流れる電流とトランジスタN2のドレイン-ソース間に流れる電流とが略同一となる。このとき、トランジスタN2は基準信号をドレインから出力する。このときのトランジスタN2のドレインの電圧は、トランジスタN10をON状態とするのに必要な閾値（Vth）以上の電圧であってHレベルよりも低い電圧である中間レベルとなる。
　トランジスタN2のドレインから出力された基準信号はトランジスタN10のゲートに入力される。トランジスタN10のゲートの電圧が中間レベルとなることによってトランジスタN10はON状態となり、トランジスタN10のドレイン-ソース間に電流が流れる。このとき、トランジスタN10のソースの電圧は、トランジスタN10のゲートの電圧（中間レベル）よりもトランジスタN10の閾値分低いレベルとなる。つまり、トランジスタN10は、ゲートに入力された基準信号をトランジスタN10の閾値分レベルシフトし、レベルシフト後の基準信号をソースから出力する。
　トランジスタN10のソースから出力された基準信号はトランジスタN9のゲートに入力される。このとき、トランジスタN9のゲートの電圧は、中間レベルよりもトランジスタN10の閾値分低いレベルとなる。また、トランジスタN10，N12に流れる電流は、トランジスタN12のゲートに与えられたバイアス電圧Vbiasによって制限されており、インバータ回路に流れる貫通電流よりも十分に小さい。
　トランジスタN9のゲートには、トランジスタN10とトランジスタN12との接続点（トランジスタN10のソースおよびトランジスタN12のドレイン）から出力される基準信号が入力される。トランジスタN9のゲートの電圧が中間レベルよりもトランジスタN10の閾値分低いレベルとなることによってトランジスタN9はON状態となり、トランジスタN9のドレイン-ソース間に電流が流れる。
　初期化時にスイッチ素子SW1はON状態となり、トランジスタP8のドレインおよび容量素子C3の第1の端子を接続する。これによって、トランジスタP8のゲートの電圧はトランジスタP8のドレインの電圧と略同一となる。この電圧は、Lレベルよりも高い電圧であって、電源電圧VDDからトランジスタP8の閾値分低い電圧よりも低い中間レベルである。トランジスタP8のゲートの電圧が中間レベルとなることによってトランジスタP8はON状態となり、トランジスタP8のソース-ドレイン間に電流が流れる。
　このとき、第2のアンプ部AMP2では、電源VDDからグランドGNDに向かって、トランジスタP8とトランジスタN9とを通る経路で電流が流れる。この電流は、トランジスタN9のゲートに与えられた電圧によって制限されており、インバータ回路に流れる貫通電流よりも十分に小さい。また、トランジスタP8のドレインの電圧すなわち第2の比較信号CO_2の電圧は中間レベルとなる。
　容量素子C3は、トランジスタN9のゲートに入力された基準信号に基づく基準電圧（トランジスタN9のドレインの電圧）をサンプリングする。上記の初期化が終了した後、トランジスタP6，P7はOFF状態となり、トランジスタN1，N2の各ゲートとドレインとを切り離す。また、初期化が終了した後、スイッチ素子SW1はOFF状態となり、トランジスタP8のドレインおよび容量素子C3の第1の端子を切り離す。これ以降、比較処理が終了するまで、スイッチ素子SW1はOFF状態である。
（参照信号Rampの電圧≧画素信号Pixelの電圧のときの動作）
　差動アンプDAMPの第1の入力端子IN1に参照信号Rampが与えられて差動アンプDAMPの第1の入力端子IN1の電圧Vin1が高くなった後、比較処理が開始され、参照信号Rampの電圧がランプ状に下降する。図4は、初期化が終了して参照信号Rampの電圧が画素信号Pixelの電圧よりも高くなった後、参照信号Rampの電圧が下降して参照信号Rampの電圧が画素信号Pixelの電圧と略同一となるまでの比較部31の状態を示している。
　参照信号Rampの電圧が画素信号Pixelの電圧よりも高い場合、差動アンプDAMPの第1の入力端子IN1の電圧は差動アンプDAMPの第2の入力端子IN2の電圧よりも高い。この場合、トランジスタN2はOFF状態となり、トランジスタN2のドレインの電圧はHレベルとなる。つまり、比較処理の実行時にトランジスタN2は、参照信号Rampと画素信号Pixelとを比較した結果に応じたHレベルの第1の比較信号CO_1をドレインから出力する。
　トランジスタN2のドレインから出力された第1の比較信号CO_1はトランジスタN10のゲートに入力される。トランジスタN10のゲートの電圧がHレベルとなることによってトランジスタN10はON状態となり、トランジスタN10のドレイン-ソース間に電流が流れる。このとき、トランジスタN10のソースの電圧は、トランジスタN10のゲートの電圧（Hレベル）よりもトランジスタN10の閾値分低いレベルとなる。つまり、第3のアンプ部AMP3は、トランジスタN10のゲートに入力された第1の比較信号CO_1をトランジスタN10の閾値分レベルシフトし、レベルシフト後の第3の比較信号CO_3をトランジスタN10のソースから出力する。
　トランジスタN10のソースから出力された第3の比較信号CO_3はトランジスタN9のゲートに入力される。このとき、トランジスタN9のゲートの電圧は、HレベルよりもトランジスタN10の閾値分低いレベルとなる。また、トランジスタN10，N12に流れる電流は、トランジスタN12のゲートに与えられたバイアス電圧Vbiasによって制限されており、インバータ回路に流れる貫通電流よりも十分に小さい。
　容量素子C3は、初期化時にサンプリングした基準電圧を第1の端子から出力する。トランジスタP8は、ゲートに入力される基準電圧によってON状態となり、基準電圧に基づく電流をドレインから出力する。つまり、比較処理の実行時にトランジスタP8は電流源（定電流源）として機能する。このとき、トランジスタP8のゲートに入力される基準電圧は、Lレベルよりも高い電圧であって、電源電圧VDDからトランジスタP8の閾値分低い電圧よりも低い電圧となる。
　トランジスタN9のゲートには、トランジスタN10とトランジスタN12との接続点（トランジスタN10のソースおよびトランジスタN12のドレイン）から出力される第3の比較信号CO_3が入力される。トランジスタN9のゲートの電圧がHレベルよりもトランジスタN10の閾値分低いレベルとなることによってトランジスタN9はON状態となり、トランジスタN9のドレイン-ソース間に電流が流れる。トランジスタN9に流れる電流はトランジスタP8から供給される。
　このとき、第2のアンプ部AMP2では、電源VDDからグランドGNDに向かって、トランジスタP8とトランジスタN9とを通る経路で電流が流れる。この電流は、トランジスタP8のゲートに与えられた基準電圧によって制限されており、インバータ回路に流れる貫通電流よりも十分に小さい。また、トランジスタN9のON抵抗は初期化時のON抵抗よりも低くなり、トランジスタP8のドレインの電圧すなわち第2の比較信号CO_2の電圧はLレベルとなる。
（参照信号Rampの電圧≦画素信号Pixelの電圧のときの動作）
　参照信号Rampの電圧がさらに下降して参照信号Rampの電圧が画素信号Pixelの電圧と略同一となる（第2のタイミング）。その後、参照信号Rampの電圧が画素信号Pixelの電圧よりも低くなる。図5は、参照信号Rampの電圧が下降して参照信号Rampの電圧が画素信号Pixelの電圧と略同一となった後の比較部31の状態を示している。
　参照信号Rampの電圧が画素信号Pixelの電圧よりも低い場合、差動アンプDAMPの第1の入力端子IN1の電圧は差動アンプDAMPの第2の入力端子IN2の電圧よりも低い。この場合、トランジスタN1がOFF状態となり、トランジスタN1のドレイン-ソース間に電流が流れなくなるとともに、トランジスタN2がON状態となるため、トランジスタN2のドレインの電圧はLレベルとなる。つまり、比較処理の実行時にトランジスタN2は、参照信号Rampと画素信号Pixelとを比較した結果に応じたLレベルの第1の比較信号CO_1をドレインから出力する。
　トランジスタN2のドレインから出力された第1の比較信号CO_1はトランジスタN10のゲートに入力される。トランジスタN10のゲートの電圧がLレベルとなることによってトランジスタN10はOFF状態となる。このとき、トランジスタN12はON状態であり、トランジスタN12のドレイン電圧はLレベルとなる。したがって、トランジスタN12はLレベルの第3の比較信号CO_3をドレインから出力する。つまり、第3のアンプ部AMP3は、トランジスタN10のゲートに入力された第1の比較信号CO_1をLレベルにレベルシフトし、レベルシフト後の第3の比較信号CO_3をトランジスタN12のドレインから出力する。
　トランジスタN12のドレインから出力された第3の比較信号CO_3はトランジスタN9のゲートに入力される。このとき、トランジスタN9のゲートの電圧はLレベルとなる。また、トランジスタN12に流れる電流は、トランジスタN12のゲートに与えられたバイアス電圧Vbiasによって制限されており、インバータ回路に流れる貫通電流よりも十分に小さい。
　トランジスタP8は、容量素子C3の第1の端子からゲートに入力される基準電圧によってON状態となっており、基準電圧に基づく電流をドレインから出力する。トランジスタP8のゲートに入力される基準電圧は、Lレベルよりも高い電圧であって、電源電圧VDDからトランジスタP8の閾値分低い電圧よりも低い電圧である。
　トランジスタN9のゲートには、トランジスタN10とトランジスタN12との接続点（トランジスタN10のソースおよびトランジスタN12のドレイン）から出力される第3の比較信号CO_3が入力される。トランジスタN9のゲートの電圧がLレベルとなることによってトランジスタN9はOFF状態となる。
　このとき、第2のアンプ部AMP2では、電源VDDからグランドGNDに向かって、トランジスタP8と出力負荷CLとを通る経路で電流が流れる。この電流は、参照信号Rampの電圧が画素信号Pixelの電圧よりも大きいときに第2のアンプ部AMP2に流れる電流と略同一である。また、この電流は、トランジスタP8のゲートに与えられた基準電圧によって制限されており、インバータ回路に流れる貫通電流よりも十分に小さい。また、トランジスタN9がOFF状態であるため、トランジスタP8のドレインの電圧すなわち第2の比較信号CO_2の電圧はHレベルとなる。
　ラッチ制御部32は、第1の比較信号CO_1または第3の比較信号CO_3に基づく第2のタイミングでラッチ部33のラッチ回路L_0～L_6をイネーブル状態とする。すなわち、ラッチ制御部32は、第1の比較信号CO_1の電圧がHレベルからLレベルに変化する第2のタイミング、または第3の比較信号CO_3の電圧がHレベルよりもトランジスタN10の閾値分低いレベルからLレベルに変化する第2のタイミングでラッチ部33のラッチ回路L_0～L_6をイネーブル状態とする。また、ラッチ制御部32は、第2の比較信号CO_2に基づく第3のタイミングでラッチ部33のラッチ回路L_0～L_7をディスエーブル状態とする。
　出力負荷CLの電圧は、第2のタイミングの直前にはLレベルである。第2のタイミング以降、トランジスタP8が出力する電流が出力負荷CLを充電するため、出力負荷CLの電圧V0は(1)式となる。
Figure JPOXMLDOC01-appb-M000001
　(1)式において、IconstはトランジスタP8が出力する電流値（一定値）であり、CLは出力負荷CLの容量値であり、tは時間である。(1)式に示すように、出力負荷CLの電圧V0は一定の電流値Iconstに応じた傾きで線形に増加する。この電圧V0がラッチ制御部32の回路閾値を超えたタイミング（第3のタイミング）でラッチ制御部32はラッチ部33のラッチ回路L_0～L_7をディスエーブル状態とすることによって、ラッチ部33にラッチを実行させる。つまり、ラッチ制御部32は、第2のタイミング以降の第2の比較信号CO_2の電圧変化の傾き（(1)式の電流値Iconst）とラッチ制御部32の回路閾値とで決まる第3のタイミングでラッチ部33にラッチを実行させる。
　比較処理の実行中に電源VDDのバウンスが発生した場合、電源VDDに接続された容量素子C3の第2の端子の電圧が変化するが、その変化に応じて容量素子C3の第1の端子の電圧が変化する。これによって、容量素子C3の第1の端子から出力される基準電圧すなわちトランジスタP8のゲートの電圧が変化する。電源VDDに接続されたトランジスタP8のソースの電圧も変化するが、その変化に応じてトランジスタP8のゲートの電圧が変化するため、トランジスタP8のゲート-ソース間電圧の変化は抑制される。つまり、トランジスタP8がドレインから出力する電流の変化は抑制される。上述したように、第3のタイミングはトランジスタP8が出力する電流に応じたタイミングとなるため、比較処理の実行中に電源VDDが変化した場合でも第3のタイミングの変化を抑制することができる。
　また、第2のアンプ部AMP2および第3のアンプ部AMP3において電源VDDからグランドGNDに流れる電流は、インバータ回路に流れる貫通電流よりも十分に小さい。このため、電源VDDおよびグランドGNDのバウンスを抑制することができる。
　電源VDDまたはグランドGNDのバウンスが発生すると、出力負荷CLの電圧が変化する。電源VDDまたはグランドGNDのバウンスにより出力負荷CLの電圧が変化すると、出力負荷CLの電圧が後段回路（ラッチ制御部32）の回路閾値に達するまでの時間が変化し、第3のタイミングが変化する。上記のように、本実施形態では、電源VDDおよびグランドGNDのバウンスの発生を抑制することが可能となるため、第3のタイミングの変化を抑制することができる。
　本実施形態において、撮像装置1の構成のうち、垂直選択部12、水平選択部14、出力部17、制御部20は、tdcSS型AD変換回路の特徴的な構成ではない。また、これらの構成は、本実施形態に係る撮像装置1の特徴的な効果を得るために必須の構成ではない。また、カウント部34は、本実施形態に係る撮像装置1の特徴的な効果を得るために必須の構成ではない。
（変形例）
　次に、本実施形態の変形例を説明する。本変形例では、図1に示す撮像装置1における比較部31が図6に示す比較部31aに変更される。図6は、本変形例に係る比較部31aの構成の一例を示している。
　比較部31aでは、図2に示す比較部31における第3のアンプ部AMP3が削除されている。また、トランジスタN2のドレインおよびトランジスタP4のドレインとトランジスタN9（第4のトランジスタ）のゲートとが接続されている。上記以外の構成については既に説明したので、説明を省略する。
　トランジスタN2のドレインから出力された基準信号および比較信号CO_1は、レベルシフトされずにトランジスタN9のゲートに入力される。この点を除いて、比較部31aの動作は比較部31の動作と略同一である。
　本変形例においても、容量素子C3の作用によって、トランジスタP8のゲートおよびソース間の電圧の変化が抑制される。したがって、図2に示す比較部31における第3のアンプ部AMP3は、本実施形態に係る撮像装置1の特徴的な効果を得るために必須の構成ではない。
　本実施形態によれば、光電変換素子を有する複数の画素（単位画素3）が行列状に配置された撮像部2と、互いに位相の異なる複数の位相信号を生成するクロック生成部18と、時間の経過とともに増加あるいは減少する参照信号を生成する参照信号生成部19と、複数の画素の配列の列に対応して配置され、画素から出力される画素信号と参照信号との比較処理を第1のタイミングで開始し、参照信号が画素信号に対して所定の条件を満たした第2のタイミングで比較処理を終了する比較部31と、比較部31に対応して配置され、複数の位相信号の論理状態をラッチするラッチ部33と、比較部31に対応して配置され、第2のタイミングでラッチ部33を有効にし、第2のタイミングから、比較部31から出力される電流に基づく時間が経過した第3のタイミングでラッチ部33にラッチを実行させるラッチ制御部32と、を有し、比較部31は、ゲートに参照信号が入力される第1のトランジスタ（トランジスタN1）、およびゲートに画素信号が入力される第2のトランジスタ（トランジスタN2）を有し、第1のトランジスタのゲートおよび第2のトランジスタのゲートの電圧の初期化時に基準信号を出力し、比較処理の実行時に、参照信号と画素信号とを比較した結果に応じた第1の比較信号CO_1を出力する差動アンプDAMPと、ソースが電圧源（電源VDD）に接続され、比較処理の実行時に電流を出力する第3のトランジスタ（トランジスタP8）と、第1の端子が第3のトランジスタのゲートに接続されるとともに第2の端子が電圧源に接続され、初期化時に基準信号に基づく基準電圧をサンプリングし、比較処理の実行時に第1の端子に基準電圧を出力する第1の容量素子（容量素子C3）と、を有し、第1の比較信号CO_1または第1の比較信号CO_1に基づく信号（第3の比較信号CO_3）の状態が変化する第2のタイミングの後、第3のトランジスタに流れる電流に基づく第2の比較信号CO_2を出力することを特徴とする撮像装置1が構成される。
　本実施形態では、比較処理の実行時に電源VDDのバウンスが発生した場合でも、そのバウンスに応じて容量素子C3の第1の端子の基準電圧が変化し、その結果、ソースが電源VDDに接続されたトランジスタP8のゲートおよびソース間の電圧の変化が抑制される。これによって、トランジスタP8に流れる電流の変化が抑制されるので、電源VDDのバウンスによる第3のタイミングの変化を抑制することが可能となる。したがって、AD変換精度の劣化を低減することができる。
　また、初期化時に容量素子C3が基準電圧をサンプリングし、比較処理の実行時に容量素子C3が基準電圧を出力することによって、基準電圧を決めるための電圧源を不要にすることができる。
　また、図2に示すように比較部31を構成することによって、比較部31の回路構成を簡単にすることができる。
　また、第1の比較信号CO_1または第1の比較信号CO_1に基づく第3の比較信号CO_3に基づく第2のタイミングでラッチ部33を有効（イネーブル状態）にするようにラッチ制御部32を構成することによって、ラッチ制御部32の回路構成を簡単にすることができる。
（第2の実施形態）
　次に、本発明の第2の実施形態を説明する。本実施形態では、図1に示す撮像装置1における比較部31が図7に示す比較部31bに変更される。図7は、本実施形態に係る比較部31bの構成の一例を示している。
　比較部31bでは、比較部31における第3のアンプ部AMP3が第3のアンプ部AMP3bに変更される。第3のアンプ部AMP3bでは、トランジスタN10とトランジスタN12との間にNMOSで構成されるN型のトランジスタN11が接続される。トランジスタN11のゲートおよびドレインはトランジスタN10のソースに接続されている。また、トランジスタN12のドレインはトランジスタN11のソースに接続されている。上記以外の構成については既に説明したので、説明を省略する。
　トランジスタN11は、トランジスタN10のゲートに入力される基準信号および第1の比較信号CO_1のレベルシフト量を調整するために設けられている。トランジスタN11に流れる電流によってトランジスタN11で電圧降下が発生するため、トランジスタN9のゲートの電圧がより小さくなる。これによって、初期化時にトランジスタN9に流れる電流がより小さくなる。トランジスタN9に流れる電流がより小さくなることによって、トランジスタP8に流れる電流がより小さくなり、初期化時に容量素子C3がサンプリングする基準電圧が第1の実施形態における基準電圧よりも大きくなる。このため、比較処理の実行時にトランジスタP8のゲート-ソース間の電圧が第1の実施形態における電圧よりも大きくなり、第2のアンプ部AMP2に流れる電流がより小さくなる。これによって、電源VDDおよびグランドGNDのバウンスを抑制することができる。したがって、AD変換精度の劣化を低減することができる。また、第2のアンプ部AMP2に流れる電流を制御する構成を簡単な構成で実現することができる。
（第3の実施形態）
　次に、本発明の第3の実施形態を説明する。本実施形態では、図1に示す撮像装置1における比較部31が図8に示す比較部31cに変更される。図8は、本実施形態に係る比較部31cの構成の一例を示している。
　比較部31cでは、比較部31における第2のアンプ部AMP2が第2のアンプ部AMP2cに変更される。第2のアンプ部AMP2cでは、第2のアンプ部AMP2に対して、PMOSトランジスタで構成されるP型のトランジスタP13，P14が追加されている。トランジスタP13のゲートは、トランジスタP8のゲートと容量素子C3の第1の端子とスイッチ素子SW1の第2の端子とに接続されている。トランジスタP13のソースは電源VDDに接続されている。トランジスタP14のゲートはトランジスタN10のソースとトランジスタN12のドレインとに接続され、トランジスタP14のソースはトランジスタP13のドレインに接続され、トランジスタP14のドレインはグランドGNDに接続されている。上記以外の構成については既に説明したので、説明を省略する。
　トランジスタP13は、比較処理の実行時に容量素子C3の第1の端子から出力される基準電圧に基づく電流をドレインから出力する。トランジスタP14は、比較処理の実行時にトランジスタP13のドレインから出力された電流をグランドGNDに出力する。
　次に、比較部31cの動作について説明する。初期化時の動作については既に説明したので、説明を省略する。
（参照信号Rampの電圧≧画素信号Pixelの電圧のときの動作）
　差動アンプDAMPの第1の入力端子IN1に参照信号Rampが与えられて差動アンプDAMPの第1の入力端子IN1の電圧Vin1が高くなった後、比較処理が開始され、参照信号Rampの電圧がランプ状に下降する。
　前述したように、トランジスタN10のソースの電圧は、トランジスタN10のゲートの電圧（Hレベル）よりもトランジスタN10の閾値分低いレベルとなる。このため、トランジスタN10のソースに接続されたトランジスタP14のゲートの電圧は、HレベルよりもトランジスタN10の閾値分低いレベルとなる。このとき、トランジスタP14はOFF状態であるため、トランジスタP13，P14に電流は流れない。
（参照信号Rampの電圧≦画素信号Pixelの電圧のときの動作）
　参照信号Rampの電圧がさらに下降して参照信号Rampの電圧が画素信号Pixelの電圧と略同一となる（第2のタイミング）。その後、参照信号Rampの電圧が画素信号Pixelの電圧よりも低くなる。
　前述したように、トランジスタN12のドレインの電圧はLレベルとなる。このため、トランジスタP14はON状態となる。また、トランジスタP13は、容量素子C3の第1の端子からゲートに入力される基準電圧によってON状態となっており、基準電圧に基づく電流をドレインから出力する。トランジスタP13が出力した電流はトランジスタP14によって引き込まれる。
　比較処理の実行時には第2のタイミングまで第2のアンプ部AMP2cでは、電源VDDからグランドGNDに向かって、トランジスタP8とトランジスタN9とを通る経路で電流が流れる。また、第2のタイミング以降、第2のアンプ部AMP2cでは、電源VDDからグランドGNDに向かって、トランジスタP8と出力負荷CLとを通る経路で電流が流れる。出力負荷CLが充電されると、この電流が流れなくなるため、電源VDDからグランドGNDに向かって、トランジスタP8とトランジスタN9とを通る経路で電流が流れなくなる。
　一方、第2のタイミング以降、第2のアンプ部AMP2cでは、電源VDDからグランドGNDに向かって、トランジスタP13とトランジスタP14とを通る経路で電流が流れる。このため、第2のタイミング以降、トランジスタP8とトランジスタN9とを通る経路に流れなくなる分の電流を補償し、第2のタイミングの前後における第2のアンプ部AMP2cの電流の変化を抑制することが可能となる。したがって、本実施形態では、電源VDDおよびグランドGNDのバウンスの発生を抑制することが可能となり、AD変換精度の劣化を低減することができる。
　図7に示す比較部31bに対して本実施形態のトランジスタP13，P14を追加してもよい。
（第4の実施形態）
　次に、本発明の第4の実施形態を説明する。本実施形態では、図1に示す撮像装置1における比較部31が図9に示す比較部31dに変更される。図9は、本実施形態に係る比較部31dの構成の一例を示している。
　比較部31dでは、比較部31における第2のアンプ部AMP2が第2のアンプ部AMP2dに変更され、第3のアンプ部AMP3が第3のアンプ部AMP3dに変更される。第1のアンプ部AMP1については既に説明したので、説明を省略する。
　第3のアンプ部AMP3dは、差動アンプDAMPを構成するトランジスタN1，N2と同じ導電型のNMOSで構成されるN型のトランジスタN9（第5のトランジスタ）と、トランジスタN1，N2と異なる導電型のPMOSで構成されるP型のトランジスタP8（第4のトランジスタ）と、容量素子C3（第1の容量素子）と、スイッチ素子SW1（第3のスイッチ素子）とを有する。トランジスタP8のゲートはトランジスタN2のドレインとトランジスタP4のドレインとに接続され、トランジスタP8のソースは電源VDDに接続されている。初期化時にはトランジスタN1のドレインから出力された基準信号がトランジスタP8のゲートに入力され、比較処理の実行時にはトランジスタN1のドレインから出力された第1の比較信号CO_1がトランジスタP8のゲートに入力される。トランジスタN9のドレインはトランジスタP8のドレインに接続され、トランジスタN9のソースはグランドGNDに接続されている。トランジスタN9のドレインは第2のアンプ部AMP2dにも接続されている。
　スイッチ素子SW1の第1の端子はトランジスタN9のドレインとトランジスタP8のドレインとに接続され、スイッチ素子SW1の第2の端子はトランジスタN9のゲートに接続されている。容量素子C3の第1の端子はトランジスタN9のゲートとスイッチ素子SW1の第2の端子とに接続され、容量素子C3の第2の端子はグランドGNDに接続されている。
　上記のように構成された第3のアンプ部AMP3dにおいて、スイッチ素子SW1は、初期化時にトランジスタN9のドレインおよび容量素子C3の第1の端子を接続し、比較処理の実行時にトランジスタN9のドレインおよび容量素子C3の第1の端子を切り離す（非接続状態に保つ）。容量素子C3は、初期化時に、トランジスタP8のゲートに入力された基準信号に基づく基準電圧（トランジスタN9のドレインの電圧）をサンプリングし、比較処理の実行時に第1の端子に基準電圧を出力する。第3のアンプ部AMP3の詳細な動作については後述する。
　第2のアンプ部AMP2dは、差動アンプDAMPを構成するトランジスタN1，N2と同じ導電型のNMOSで構成されるN型のトランジスタN11（第3のトランジスタ）と、トランジスタN1，N2と異なる導電型のPMOSで構成されるP型のトランジスタP10（第6のトランジスタ）とを有する。トランジスタN11のゲートは容量素子C3の第1の端子およびスイッチ素子SW1の第2の端子に接続され、トランジスタN11のソースはグランドGNDに接続されている。トランジスタP10のゲートはトランジスタP8のドレインとトランジスタN9のドレインとに接続され、トランジスタP10のドレインはトランジスタN11のドレインに接続され、トランジスタP10のソースは電源VDDに接続されている。
　上記のように構成された第2のアンプ部AMP2dにおいて、トランジスタN11は、比較処理の実行時に、ゲートに入力される基準電圧に基づく電流をソースから出力する。これによって、比較部31d（第2のアンプ部AMP2d）は、第1の比較信号CO_1または第1の比較信号CO_1に基づく信号（第3の比較信号CO_3）の状態が変化する第2のタイミングの後、トランジスタN11に流れる電流に基づく第2の比較信号CO_2をトランジスタN11とトランジスタP10との接続点（トランジスタN11のドレインおよびトランジスタP10のドレイン）から出力する。第2のアンプ部AMP2dの詳細な動作については後述する。
　次に、比較部31dの動作について説明する。リセットレベルの画素信号を読み出す1回目の読出しと、信号レベルの画素信号を読み出す2回目の読出しとのそれぞれにおいて、比較部31dは以下の動作を行う。
（初期化時の動作）
　単位画素3からの画素信号Pixelが差動アンプDAMPの第2の入力端子IN2に与えられ、参照信号生成部19から差動アンプDAMPの第1の入力端子IN1に与えられる参照信号Rampが安定した後、比較部31dが比較処理を開始する前に制御部20がリセットパルスResetを活性化（Lowアクティブ）する。これにより、トランジスタP6，P7がON状態となってトランジスタN1，N2の各ゲートとドレインとを短絡し、これらトランジスタN1，N2の動作点をドレイン電圧として2つの入力端子の電圧がリセットされる。
　このリセット（初期化）によって決定された動作点で、差動アンプDAMPの2つの入力端子の電圧、すなわちトランジスタN1，N2の各ゲート電圧のオフセット成分がほぼキャンセルされる。すなわち、差動アンプDAMPの2つの入力端子の電圧が、略同一の電圧になるようにリセットされる。
　図10は、初期化時の比較部31dの状態を示している。トランジスタP6，P7がON状態であるとき、差動アンプDAMPの第1の入力端子IN1の電圧Vin1と差動アンプDAMPの第2の入力端子IN2の電圧Vin2とが略同一となる。これによって、トランジスタN1のドレイン-ソース間に流れる電流とトランジスタN2のドレイン-ソース間に流れる電流とが略同一となる。このとき、トランジスタN2は基準信号をドレインから出力する。このときのトランジスタN2のドレインの電圧は、Lレベルよりも高い電圧であって、電源電圧VDDからトランジスタP8の閾値分低い電圧よりも低い中間レベルとなる。
　トランジスタN2のドレインから出力された基準信号はトランジスタP8のゲートに入力される。トランジスタP8のゲートの電圧が中間レベルとなることによってトランジスタP8はON状態となり、トランジスタP8のソース-ドレイン間に電流が流れる。また、初期化時にスイッチ素子SW1はON状態となり、トランジスタN9のドレインおよび容量素子C3の第1の端子を接続する。これによって、トランジスタN9のゲートの電圧はトランジスタN9のドレインの電圧と略同一となる。トランジスタN9はON状態となり、トランジスタN9のドレイン-ソース間に電流が流れる。このとき、トランジスタP8のドレインの電圧は、Lレベルよりも高い電圧であって、電源電圧VDDからトランジスタP10の閾値分低い電圧よりも低い中間レベルである。
　トランジスタP8のドレインから出力された信号はトランジスタP10のゲートに入力される。このとき、トランジスタP10のゲートの電圧は、Lレベルよりも高い電圧であって、電源電圧VDDからトランジスタP10の閾値分低い電圧よりも低い中間レベルとなる。また、トランジスタP8，N9に流れる電流は、トランジスタP8のゲートに与えられた中間レベルの基準信号によって制限されており、インバータ回路に流れる貫通電流よりも十分に小さい。
　トランジスタP10のゲートには、トランジスタP8とトランジスタN9との接続点（トランジスタP8のドレインおよびトランジスタN9のドレイン）から出力される信号が入力される。トランジスタP10のゲートの電圧が中間レベルとなることによってトランジスタP10はON状態となり、トランジスタP10のソース-ドレイン間に電流が流れる。また、トランジスタN11のゲートには、容量素子C3の第1の端子の電圧すなわちトランジスタP8のドレインの電圧が入力される。これによって、トランジスタN11はON状態となり、トランジスタN11のドレイン-ソース間に電流が流れる。
　このとき、第2のアンプ部AMP2dでは、電源VDDからグランドGNDに向かって、トランジスタP10とトランジスタN11とを通る経路で電流が流れる。この電流は、トランジスタP10のゲートに与えられた電圧によって制限されており、インバータ回路に流れる貫通電流よりも十分に小さい。また、トランジスタP10のドレインの電圧すなわち第2の比較信号CO_2の電圧は中間レベルとなる。
　容量素子C3は、トランジスタN9のゲートに入力された信号に基づく基準電圧（トランジスタN9のドレインの電圧）をサンプリングする。上記の初期化が終了した後、トランジスタP6，P7はOFF状態となり、トランジスタN1，N2の各ゲートとドレインとを切り離す。また、初期化が終了した後、スイッチ素子SW1はOFF状態となり、トランジスタN9のドレインおよび容量素子C3の第1の端子を切り離す。これ以降、比較処理が終了するまで、スイッチ素子SW1はOFF状態である。
（参照信号Rampの電圧≧画素信号Pixelの電圧のときの動作）
　差動アンプDAMPの第1の入力端子IN1に参照信号Rampが与えられて差動アンプDAMPの第1の入力端子IN1の電圧Vin1が高くなった後、比較処理が開始され、参照信号Rampの電圧がランプ状に下降する。図11は、初期化が終了して参照信号Rampの電圧が画素信号Pixelの電圧よりも高くなった後、参照信号Rampの電圧が下降して参照信号Rampの電圧が画素信号Pixelの電圧と略同一となるまでの比較部31dの状態を示している。
　参照信号Rampの電圧が画素信号Pixelの電圧よりも高い場合、差動アンプDAMPの第1の入力端子IN1の電圧は差動アンプDAMPの第2の入力端子IN2の電圧よりも高い。この場合、トランジスタN2はOFF状態となり、トランジスタN2のドレインの電圧はHレベルとなる。つまり、比較処理の実行時にトランジスタN2は、参照信号Rampと画素信号Pixelとを比較した結果に応じたHレベルの第1の比較信号CO_1をドレインから出力する。
　トランジスタN2のドレインから出力された第1の比較信号CO_1はトランジスタP8のゲートに入力される。トランジスタP8のゲートの電圧がHレベルとなることによってトランジスタP8はOFF状態となる。容量素子C3は、初期化時にサンプリングした基準電圧を第1の端子から出力する。トランジスタN9は、ゲートに入力される基準電圧によってON状態となり、基準電圧に基づく電流をソースから出力する。トランジスタP8がOFF状態であるため、トランジスタN9のドレインの電圧はLレベルとなる。つまり、トランジスタN9は、Lレベルの第3の比較信号CO_3をドレインから出力する。
　トランジスタN11は、容量素子C3からゲートに入力される基準電圧によってON状態となり、基準電圧に基づく電流をソースから出力する。つまり、比較処理の実行時にトランジスタN11は電流源（定電流源）として機能する。このとき、トランジスタN11のゲートに入力される基準電圧は、トランジスタN11をON状態とするのに必要な閾値以上であってHレベルよりも低い電圧となる。
　トランジスタP10のゲートには、トランジスタP8とトランジスタN9との接続点（トランジスタP8のドレインおよびトランジスタN9のドレイン）から出力される第3の比較信号CO_3が入力される。トランジスタP10のゲートの電圧がLレベルとなることによって、トランジスタP10はON状態となり、トランジスタP10のソース-ドレイン間に電流が流れる。トランジスタP10に流れる電流はトランジスタN11によって引き込まれる。
　このとき、第2のアンプ部AMP2dでは、電源VDDからグランドGNDに向かって、トランジスタP10とトランジスタN11とを通る経路で電流が流れる。この電流は、トランジスタN11のゲートに与えられた基準電圧によって制限されており、インバータ回路に流れる貫通電流よりも十分に小さい。また、トランジスタP10のON抵抗は初期化時のON抵抗よりも低くなり、トランジスタN11のドレインの電圧すなわち第2の比較信号CO_2の電圧はHレベルとなる。
（参照信号Rampの電圧≦画素信号Pixelの電圧のときの動作）
　参照信号Rampの電圧がさらに下降して参照信号Rampの電圧が画素信号Pixelの電圧と略同一となる（第2のタイミング）。その後、参照信号Rampの電圧が画素信号Pixelの電圧よりも低くなる。図12は、参照信号Rampの電圧が下降して参照信号Rampの電圧が画素信号Pixelの電圧と略同一となった後の比較部31dの状態を示している。
　参照信号Rampの電圧が画素信号Pixelの電圧よりも低い場合、差動アンプDAMPの第1の入力端子IN1の電圧は差動アンプDAMPの第2の入力端子IN2の電圧よりも低い。この場合、トランジスタN1がOFF状態となり、トランジスタN1のドレイン-ソース間に電流が流れなくなるとともに、トランジスタN2がON状態となるため、トランジスタN2のドレインの電圧はLレベルとなる。つまり、比較処理の実行時にトランジスタN2は、参照信号Rampと画素信号Pixelとを比較した結果に応じたLレベルの第1の比較信号CO_1をドレインから出力する。
　トランジスタN2のドレインから出力された第1の比較信号CO_1はトランジスタP8のゲートに入力される。トランジスタP8のゲートの電圧がLレベルとなることによってトランジスタP8はON状態となり、トランジスタP8のソース-ドレイン間に電流が流れる。容量素子C3は、初期化時にサンプリングした基準電圧を第1の端子から出力する。トランジスタN9は、ゲートに入力される基準電圧によってON状態となり、基準電圧に基づく電流をソースから出力する。トランジスタP8に流れる電流はトランジスタN9によって引き込まれる。トランジスタP8のON抵抗はトランジスタN9のON抵抗よりも低くなるため、トランジスタN9のドレインの電圧はHレベルとなる。つまり、トランジスタN9は、Hレベルの第3の比較信号CO_3をドレインから出力する。
　トランジスタN11は、容量素子C3からゲートに入力される基準電圧によってON状態となっており、基準電圧に基づく電流をソースから出力する。トランジスタN11のゲートに入力される基準電圧は、トランジスタN11をON状態とするのに必要な閾値以上であってHレベルよりも低い電圧である。
　トランジスタP10のゲートには、トランジスタP8とトランジスタN9との接続点（トランジスタP8のドレインおよびトランジスタN9のドレイン）から出力される第3の比較信号CO_3が入力される。トランジスタP10のゲートの電圧がHレベルとなることによって、トランジスタP10はOFF状態となる。
　このとき、第2のアンプ部AMP2dでは、グランドGNDからグランドGNDに向かって、出力負荷CLとトランジスタN11とを通る経路で電流が流れる。この電流は、参照信号Rampの電圧が画素信号Pixelの電圧よりも大きいときに第2のアンプ部AMP2dに流れる電流と略同一である。また、この電流は、トランジスタN11のゲートに与えられた基準電圧によって制限されており、インバータ回路に流れる貫通電流よりも十分に小さい。また、トランジスタP10がOFF状態であるため、トランジスタN11のドレインの電圧すなわち第2の比較信号CO_2の電圧はLレベルとなる。
　ラッチ制御部32は、第1の比較信号CO_1または第3の比較信号CO_3に基づく第2のタイミングでラッチ部33のラッチ回路L_0～L_6をイネーブル状態とする。すなわち、ラッチ制御部32は、第1の比較信号CO_1の電圧がHレベルからLレベルに変化する第2のタイミング、または第3の比較信号CO_3の電圧がLレベルからHレベルに変化する第2のタイミングでラッチ部33のラッチ回路L_0～L_6をイネーブル状態とする。また、ラッチ制御部32は、第2の比較信号CO_2に基づく第3のタイミングでラッチ部33のラッチ回路L_0～L_7をディスエーブル状態とする。
　出力負荷CLの電圧は、第2のタイミングの直前にはHレベルである。第2のタイミング以降、出力負荷CLが放電するため、出力負荷CLの電圧は、トランジスタN11に流れる一定の電流値に応じた傾きで線形に減少する。この電圧がラッチ制御部32の回路閾値を下回るタイミング（第3のタイミング）でラッチ制御部32はラッチ部33のラッチ回路L_0～L_7をディスエーブル状態とすることによって、ラッチ部33にラッチを実行させる。つまり、ラッチ制御部32は、第2のタイミング以降の第2の比較信号CO_2の電圧変化の傾き（トランジスタN11に流れる電流値）とラッチ制御部32の回路閾値とで決まる第3のタイミングでラッチ部33にラッチを実行させる。
　比較処理の実行中にグランドGNDのバウンスが発生した場合、グランドGNDに接続された容量素子C3の第2の端子の電圧が変化するが、その変化に応じて容量素子C3の第1の端子の電圧が変化する。これによって、容量素子C3の第1の端子から出力される基準電圧すなわちトランジスタN11のゲートの電圧が変化する。グランドGNDに接続されたトランジスタN11のソースの電圧も変化するが、その変化に応じてトランジスタN11のゲートの電圧が変化するため、トランジスタN11のゲート-ソース間電圧の変化は抑制される。つまり、トランジスタN11がソースから出力する電流の変化は抑制される。上述したように、第3のタイミングはトランジスタN11が出力する電流に応じたタイミングとなるため、比較処理の実行中にグランドGNDが変化した場合でも第3のタイミングの変化を抑制することができる。
　また、第2のアンプ部AMP2dおよび第3のアンプ部AMP3dにおいて電源VDDからグランドGNDに流れる電流は、インバータ回路に流れる貫通電流よりも十分に小さい。このため、電源VDDおよびグランドGNDのバウンスを抑制することができる。
　本実施形態では、比較処理の実行時にグランドGNDのバウンスが発生した場合でも、そのバウンスに応じて容量素子C3の第1の端子の基準電圧が変化し、その結果、トランジスタN11のゲートおよびソース間の電圧の変化が抑制される。これによって、トランジスタN11に流れる電流の変化が抑制されるので、グランドGNDのバウンスによる第3のタイミングの変化を抑制することが可能となる。したがって、AD変換精度の劣化を低減することができる。
　また、初期化時に容量素子C3が基準電圧をサンプリングし、比較処理の実行時に容量素子C3が基準電圧を出力することによって、基準電圧を決めるための電圧源を不要にすることができる。
　また、図9に示すように比較部31dを構成することによって、比較部31dの回路構成を簡単にすることができる。
　また、第1の比較信号CO_1または第1の比較信号CO_1に基づく第3の比較信号CO_3に基づく第2のタイミングでラッチ部33を有効（イネーブル状態）にするようにラッチ制御部32を構成することによって、ラッチ制御部32の回路構成を簡単にすることができる。
（第5の実施形態）
　次に、本発明の第5の実施形態を説明する。本実施形態では、図1に示す撮像装置1における比較部31が図13に示す比較部31eに変更される。図13は、本実施形態に係る比較部31eの構成の一例を示している。
　比較部31eでは、図9に示す比較部31dにおける第3のアンプ部AMP3dが第3のアンプ部AMP3eに変更される。第3のアンプ部AMP3eでは、第1の端子がトランジスタP8（第4のトランジスタ）のゲートに接続されるとともに第2の端子がトランジスタP8のドレインに接続された容量素子C4（第4の容量素子）が追加されている。上記以外の構成については既に説明したので、説明を省略する。
　容量素子C4は、ミラー効果を示す。容量素子C4をトランジスタP8の入出力間に接続することによって、トランジスタP8の入力にトランジスタP8のゲイン倍の容量が接続された場合と同等の構成が得られる。また、容量素子C4が接続されることによって、比較部31eの帯域が制限される。より具体的には、比較部31eのローパスフィルタとしてのカットオフ周波数が減少する。これによって、ノイズを低減することができる。
（第6の実施形態）
　次に、本発明の第6の実施形態を説明する。本実施形態では、図1に示す撮像装置1における比較部31が図14に示す比較部31fに変更される。図14は、本実施形態に係る比較部31fの構成の一例を示している。
　比較部31fでは、図9に示す比較部31dにおける第2のアンプ部AMP2dが第2のアンプ部AMP2fに変更される。第2のアンプ部AMP2fでは、第2のアンプ部AMP2dに対して、NMOSトランジスタで構成されるN型のトランジスタN13，N14が追加されている。トランジスタN13のゲートは、トランジスタP8のドレインとトランジスタN9のドレインとに接続されている。トランジスタN13のドレインは電源VDDに接続されている。トランジスタN14のゲートは、トランジスタN11のゲートと容量素子C3の第1の端子とスイッチ素子SW1の第2の端子とに接続され、トランジスタN14のドレインはトランジスタN13のソースに接続され、トランジスタN14のソースはグランドGNDに接続されている。上記以外の構成については既に説明したので、説明を省略する。
　トランジスタN13，N14は、比較処理の実行時に容量素子C3の第1の端子から出力される基準電圧に基づく電流をソースから出力する。
　次に、比較部31fの動作について説明する。初期化時の動作については既に説明したので、説明を省略する。
（参照信号Rampの電圧≧画素信号Pixelの電圧のときの動作）
　差動アンプDAMPの第1の入力端子IN1に参照信号Rampが与えられて差動アンプDAMPの第1の入力端子IN1の電圧Vin1が高くなった後、比較処理が開始され、参照信号Rampの電圧がランプ状に下降する。
　前述したように、トランジスタP8のドレインの電圧はLレベルとなる。このため、トランジスタP8のドレインに接続されたトランジスタN13のゲートの電圧はLレベルとなる。このとき、トランジスタN13はOFF状態であるため、トランジスタN13，N14に電流は流れない。
（参照信号Rampの電圧≦画素信号Pixelの電圧のときの動作）
　参照信号Rampの電圧がさらに下降して参照信号Rampの電圧が画素信号Pixelの電圧と略同一となる（第2のタイミング）。その後、参照信号Rampの電圧が画素信号Pixelの電圧よりも低くなる。
　前述したように、トランジスタP8のドレインの電圧はHレベルとなる。このため、トランジスタN13はON状態となる。また、トランジスタN14は、容量素子C3の第1の端子からゲートに入力される基準電圧によってON状態となっており、基準電圧に基づく電流をドレインから出力する。したがって、トランジスタN13，N14のドレイン-ソース間に電流が流れる。
　比較処理の実行時には第2のタイミングまで第2のアンプ部AMP2fでは、電源VDDからグランドGNDに向かって、トランジスタP10とトランジスタN11とを通る経路で電流が流れる。また、第2のタイミング以降、第2のアンプ部AMP2fでは、グランドGNDからグランドGNDに向かって、出力負荷CLとトランジスタN11とを通る経路で電流が流れる。出力負荷CLが放電すると、この電流が流れなくなるため、電源VDDからグランドGNDに向かって、トランジスタP10とトランジスタN11とを通る経路で電流が流れなくなる。
　一方、第2のタイミング以降、第2のアンプ部AMP2fでは、電源VDDからグランドGNDに向かって、トランジスタN13とトランジスタN14とを通る経路で電流が流れる。このため、第2のタイミング以降、トランジスタP10とトランジスタN11とを通る経路に流れなくなる分の電流を補償し、第2のタイミングの前後における第2のアンプ部AMP2fの電流の変化を抑制することが可能となる。したがって、本実施形態では、電源VDDおよびグランドGNDのバウンスの発生を抑制することが可能となり、AD変換精度の劣化を低減することができる。
　図13に示す比較部31eに対して本実施形態のトランジスタN13，N14を追加してもよい。
（第7の実施形態）
　次に、本発明の第7の実施形態を説明する。本実施形態では、図1に示す撮像装置1における比較部31が図15に示す比較部31gに変更される。図15は、本実施形態に係る比較部31gの構成の一例を示している。
　比較部31gでは、図14に示す比較部31fにおける第2のアンプ部AMP2fが第2のアンプ部AMP2gに変更される。第2のアンプ部AMP2gでは、スイッチ素子SW2と容量素子C4とが追加されている。スイッチ素子SW2の第1の端子は容量素子C3の第1の端子とスイッチ素子SW1の第2の端子とに接続され、スイッチ素子SW2の第2の端子はトランジスタN11のゲートとトランジスタN14のゲートとに接続されている。容量素子C4の第1の端子はスイッチ素子SW2の第2の端子とトランジスタN11のゲートとトランジスタN14のゲートとに接続され、容量素子C4の第2の端子はグランドGNDに接続されている。容量素子C4とトランジスタN11との距離は容量素子C3とトランジスタN11との距離よりも小さい。スイッチ素子SW2は、初期化時に容量素子C3の第1の端子および容量素子C4の第1の端子を接続し、比較処理の実行時に容量素子C3の第1の端子および容量素子C4の第1の端子を切り離す（非接続状態に保つ）。上記以外の構成については既に説明したので、説明を省略する。
　次に、比較部31gの動作について説明する。既に説明した動作については説明を省略する。
　初期化時にはスイッチ素子SW1とスイッチ素子SW2とがON状態となる。初期化時に容量素子C3と容量素子C4とは、トランジスタN9のゲートに入力された信号に基づく基準電圧（トランジスタN9のドレインの電圧）をサンプリングする。
　初期化が終了した後、スイッチ素子SW1はOFF状態となる。また、スイッチ素子SW2はOFF状態となり、容量素子C3の第1の端子および容量素子C4の第1の端子を切り離す。比較処理の実行時には、容量素子C4の第1の端子が出力する基準電圧がトランジスタN11のゲートおよびトランジスタN14のゲートに供給される。上記以外の動作については既に説明したので、説明を省略する。
　本実施形態では、トランジスタN13，N14が設けられているが、トランジスタN13，N14は本実施形態に必須の構成ではない。
　図13に示す比較部31eに対して本実施形態のスイッチ素子SW2と容量素子C4とを追加してもよい。
　第4の実施形態から第6の実施形態では、容量素子C3からトランジスタN11に供給される基準電圧にノイズが重畳する場合がある。本実施形態では、容量素子C3よりもトランジスタN11に近い容量素子C4からトランジスタN11に基準電圧が供給されるので、基準電圧に重畳するノイズを減らすことができる。これによって、出力負荷CLの電圧変化の傾きを決定する電流（トランジスタN11に流れる電流）に対するノイズの影響が低減されるので、第3のタイミングの変化を抑制することが可能となる。したがって、AD変換精度の劣化を低減することができる。
　以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
　本発明は、撮像装置に広く適用でき、AD変換精度の劣化を低減することを可能とする。
　1　撮像装置
　2　撮像部
　3　単位画素
　12　垂直選択部
　14　水平選択部
　15　カラム処理部
　16　列AD変換部
　17　出力部
　18　クロック生成部
　19　参照信号生成部
　20　制御部
　31，31a，31b，31c，31d，31e，31f，1031　比較部
　32，1032　ラッチ制御部
　33，1033　ラッチ部、
　34，1034　カウント部
　100　VCO

Claims (6)

  1. 　光電変換素子を有する複数の画素が行列状に配置された撮像部と、
    　互いに位相の異なる複数の位相信号を生成するクロック生成部と、
    　時間の経過とともに増加あるいは減少する参照信号を生成する参照信号生成部と、
    　前記複数の画素の配列の列に対応して配置され、前記画素から出力される画素信号と前記参照信号との比較処理を第1のタイミングで開始し、前記参照信号と前記画素信号との関係が所定の条件を満たした第2のタイミングで前記比較処理を終了する比較部と、
    　前記比較部に対応して配置され、前記複数の位相信号の論理状態をラッチするラッチ部と、
    　前記比較部に対応して配置され、前記第2のタイミングで前記ラッチ部を有効にし、前記第2のタイミングから、前記比較部から出力される電流に基づく時間が経過した第3のタイミングで前記ラッチ部にラッチを実行させるラッチ制御部と、
    　を有し、
    　前記比較部は、
    　ゲートに前記参照信号が入力される第1のトランジスタ、およびゲートに前記画素信号が入力される第2のトランジスタを有し、前記第1のトランジスタのゲートおよび前記第2のトランジスタのゲートの電圧の初期化時に基準信号を出力し、前記比較処理の実行時に、前記参照信号と前記画素信号とを比較した結果に応じた第1の比較信号を出力する差動アンプと、
    　ソースが電圧源に接続され、前記比較処理の実行時に電流を出力する第3のトランジスタと、
    　第1の端子が前記第3のトランジスタのゲートに接続され、第2の端子が前記電圧源に接続され、前記初期化時に前記基準信号に基づく基準電圧をサンプリングし、前記比較処理の実行時に前記第1の端子に前記基準電圧を出力する第1の容量素子と、
    　を有し、
    　前記第1の比較信号または前記第1の比較信号に基づく信号の状態が変化する前記第2のタイミングの後、前記第3のトランジスタに流れる電流に基づく第2の比較信号を出力する、撮像装置。
  2. 　前記比較部はさらに、
    　前記初期化時に前記第1のトランジスタのゲートおよびドレインを接続し、前記比較処理の実行時に前記第1のトランジスタのゲートおよびドレインを切り離す第1のスイッチ素子と、
    　前記初期化時に前記第2のトランジスタのゲートおよびドレインを接続し、前記比較処理の実行時に前記第2のトランジスタのゲートおよびドレインを切り離す第2のスイッチ素子と、
    　第1の端子が前記第1のトランジスタのゲートに接続され、第2の端子に前記参照信号が入力され、前記初期化時に第1のトランジスタのドレインの電圧をサンプリングする第2の容量素子と、
    　第1の端子が前記第2のトランジスタのゲートに接続され、第2の端子に前記画素信号が入力され、前記初期化時に第2のトランジスタのドレインの電圧をサンプリングする第3の容量素子と、
    　を有する、請求項1に係る撮像装置。
  3. 　前記第1のトランジスタおよび前記第2のトランジスタが第1導電型のトランジスタであり、前記第3のトランジスタが第2導電型のトランジスタであり、
    　前記比較部はさらに、
    　前記基準信号および前記第1の比較信号がゲートに入力される第1導電型の第4のトランジスタと、
    　ドレインが前記第4のトランジスタのソースに接続された第1導電型の第5のトランジスタと、
    　前記第4のトランジスタと前記第5のトランジスタとの接続点から出力される信号がゲートに入力され、ドレインが前記第3のトランジスタのドレインに接続された第1導電型の第6のトランジスタと、
    　前記初期化時に前記第3のトランジスタのドレインおよび前記第1の容量素子の前記第1の端子を接続し、前記比較処理の実行時に前記第3のトランジスタのドレインおよび前記第1の容量素子の前記第1の端子を切り離す第3のスイッチ素子と、
    　を有し、
    　前記第1の容量素子は、前記初期化時に前記第3のトランジスタのドレインの電圧である基準電圧をサンプリングし、
    　前記第3のトランジスタと前記第6のトランジスタとの接続点から前記第2の比較信号を出力する、請求項2に係る撮像装置。
  4. 　前記第1のトランジスタおよび前記第2のトランジスタが第1導電型のトランジスタであり、前記第3のトランジスタが第2導電型のトランジスタであり、
    　前記比較部はさらに、
    　前記基準信号および前記第1の比較信号がゲートに入力され、ドレインが前記第3のトランジスタのドレインに接続された第1導電型の第4のトランジスタと、
    　前記初期化時に前記第3のトランジスタのドレインおよび前記第1の容量素子の前記第1の端子を接続し、前記比較処理の実行時に前記第3のトランジスタのドレインおよび前記第1の容量素子の前記第1の端子を切り離す第3のスイッチ素子と、
    　を有し、
    　前記第1の容量素子は、前記初期化時に前記第3のトランジスタのドレインの電圧である基準電圧をサンプリングし、
    　前記第3のトランジスタと前記第4のトランジスタとの接続点から前記第2の比較信号を出力する、請求項2に係る撮像装置。
  5. 　前記第1のトランジスタ、前記第2のトランジスタ、および前記第3のトランジスタが第1導電型のトランジスタであり、
    　前記比較部はさらに、
    　前記基準信号および前記第1の比較信号がゲートに入力される第2導電型の第4のトランジスタと、
    　ドレインが前記第4のトランジスタのドレインに接続された第1導電型の第5のトランジスタと、
    　前記第4のトランジスタと前記第5のトランジスタとの接続点から出力される信号がゲートに入力され、ドレインが前記第3のトランジスタのドレインに接続された第2導電型の第6のトランジスタと、
    　前記初期化時に前記第5のトランジスタのドレインおよび前記第1の容量素子の前記第1の端子を接続し、前記比較処理の実行時に前記第5のトランジスタのドレインおよび前記第1の容量素子の前記第1の端子を切り離す第3のスイッチ素子と、
    　を有し、
    　前記第1の容量素子は、前記初期化時に前記第5のトランジスタのドレインの電圧である基準電圧をサンプリングし、
    　前記第3のトランジスタと前記第6のトランジスタとの接続点から前記第2の比較信号を出力する、請求項2に係る撮像装置。
  6. 　前記比較部はさらに、第1の端子が前記第4のトランジスタのゲートに接続され、第2の端子が前記第4のトランジスタのドレインに接続された第4の容量素子を有する、請求項5に係る撮像装置。
PCT/JP2015/053657 2014-03-17 2015-02-10 撮像装置 WO2015141333A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US15/260,954 US9918032B2 (en) 2014-03-17 2016-09-09 Imaging device for reducing deterioration of A/D conversion accuracy

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014-053593 2014-03-17
JP2014053593A JP6466645B2 (ja) 2014-03-17 2014-03-17 撮像装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US15/260,954 Continuation US9918032B2 (en) 2014-03-17 2016-09-09 Imaging device for reducing deterioration of A/D conversion accuracy

Publications (1)

Publication Number Publication Date
WO2015141333A1 true WO2015141333A1 (ja) 2015-09-24

Family

ID=54144313

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2015/053657 WO2015141333A1 (ja) 2014-03-17 2015-02-10 撮像装置

Country Status (3)

Country Link
US (1) US9918032B2 (ja)
JP (1) JP6466645B2 (ja)
WO (1) WO2015141333A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017056146A1 (ja) * 2015-09-28 2017-04-06 オリンパス株式会社 信号伝送回路および内視鏡システム
CN107046626A (zh) * 2016-02-09 2017-08-15 佳能株式会社 摄像装置
CN108289181A (zh) * 2016-12-12 2018-07-17 豪威科技股份有限公司 用于模/数操作期间的快速斜坡启动的电流注入
CN114205541A (zh) * 2021-11-26 2022-03-18 四川创安微电子有限公司 图像传感器暗电平校正结构和方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6690539B2 (ja) * 2014-08-25 2020-04-28 ソニー株式会社 信号処理装置、制御方法、撮像素子、並びに、電子機器
JP6493411B2 (ja) * 2014-11-05 2019-04-03 ソニー株式会社 撮像装置
JPWO2016151837A1 (ja) * 2015-03-26 2018-01-18 オリンパス株式会社 固体撮像装置
US9912896B2 (en) * 2015-10-07 2018-03-06 Sony Semiconductor Solutions Corporation Latch based parallel-to-serial readout circuitry and image sensor utilizing the circuitry
JP6677594B2 (ja) * 2016-06-30 2020-04-08 キヤノン株式会社 光電変換装置
EP3585049B1 (en) * 2017-02-16 2022-03-02 Sony Semiconductor Solutions Corporation Imaging system and imaging device
JP7029890B2 (ja) * 2017-03-02 2022-03-04 ソニーセミコンダクタソリューションズ株式会社 撮像素子、撮像素子の制御方法、及び、電子機器
EP3657776B1 (en) * 2017-07-20 2023-12-13 Sony Semiconductor Solutions Corporation Analog-digital converter including miller capacitor, solid-state imaging element including said analog-digital converter, and control method for said analog-digital converter
WO2019073883A1 (ja) * 2017-10-11 2019-04-18 浜松ホトニクス株式会社 差動増幅器、画素回路および固体撮像装置
US11025241B2 (en) * 2018-12-20 2021-06-01 Samsung Electronics Co., Ltd. Comparator circuit and mobile device
KR20210135117A (ko) * 2020-05-04 2021-11-12 에스케이하이닉스 주식회사 이미지 센싱 장치
WO2023039840A1 (zh) * 2021-09-17 2023-03-23 迪克创新科技有限公司 比较器及相关图像传感器及电子装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009124514A (ja) * 2007-11-15 2009-06-04 Sony Corp 固体撮像素子、およびカメラシステム
JP2012039386A (ja) * 2010-08-06 2012-02-23 Olympus Corp 時間検出回路、ａｄ変換器、および固体撮像装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3737647B2 (ja) * 1999-06-04 2006-01-18 株式会社東芝 Ａｄ変換回路および固体撮像装置
JP5372667B2 (ja) * 2009-09-01 2013-12-18 オリンパス株式会社 Ａｄ変換器および固体撮像装置
TWI634791B (zh) * 2013-02-27 2018-09-01 新力股份有限公司 Solid-state imaging device, driving method, and electronic device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009124514A (ja) * 2007-11-15 2009-06-04 Sony Corp 固体撮像素子、およびカメラシステム
JP2012039386A (ja) * 2010-08-06 2012-02-23 Olympus Corp 時間検出回路、ａｄ変換器、および固体撮像装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017056146A1 (ja) * 2015-09-28 2017-04-06 オリンパス株式会社 信号伝送回路および内視鏡システム
US10588487B2 (en) 2015-09-28 2020-03-17 Olympus Corporation Signal transmission circuit and endoscope system
CN107046626A (zh) * 2016-02-09 2017-08-15 佳能株式会社 摄像装置
CN107046626B (zh) * 2016-02-09 2020-11-17 佳能株式会社 摄像装置
CN108289181A (zh) * 2016-12-12 2018-07-17 豪威科技股份有限公司 用于模/数操作期间的快速斜坡启动的电流注入
CN114205541A (zh) * 2021-11-26 2022-03-18 四川创安微电子有限公司 图像传感器暗电平校正结构和方法
CN114205541B (zh) * 2021-11-26 2023-05-26 四川创安微电子有限公司 图像传感器暗电平校正结构和方法

Also Published As

Publication number Publication date
JP6466645B2 (ja) 2019-02-06
JP2015177421A (ja) 2015-10-05
US20160381315A1 (en) 2016-12-29
US9918032B2 (en) 2018-03-13

Similar Documents

Publication Publication Date Title
WO2015141333A1 (ja) 撮像装置
US9584748B2 (en) Solid-state imaging apparatus and imaging device
JP5067011B2 (ja) 固体撮像装置、撮像装置、電子機器
JP5372667B2 (ja) Ａｄ変換器および固体撮像装置
US8823575B2 (en) Ad conversion circuit and solid-state image pickup device
US8749680B2 (en) Image pickup device
US9609258B2 (en) A/D conversion circuit and image-capturing device
US9497398B2 (en) Solid-state imaging device and camera for reducing random row noise
US10129496B2 (en) Imaging device and imaging system
US9035229B2 (en) Imaging device
US9204076B2 (en) Imaging apparatus
JP5904899B2 (ja) 撮像装置
US9967491B2 (en) Imaging device and imaging system
US8669898B2 (en) Ramp wave generation circuit and solid-state imaging device
JP5070945B2 (ja) 固体撮像装置、撮像装置
WO2015159454A1 (ja) Ａ／ｄ変換回路、および固体撮像装置
US8729946B2 (en) Clock generation circuit and imaging device
JP2023002407A (ja) 固体撮像装置
JP5771673B2 (ja) 撮像装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 15764096

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 15764096

Country of ref document: EP

Kind code of ref document: A1