WO2015129133A1 - エピタキシャルシリコンウェーハの製造方法及びエピタキシャルシリコンウェーハ - Google Patents

エピタキシャルシリコンウェーハの製造方法及びエピタキシャルシリコンウェーハ Download PDF

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epitaxial
epitaxial film
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和尚 鳥越
小野　敏昭
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株式会社Sumco
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Definitions

  • the present invention relates to an epitaxial silicon wafer manufacturing method and an epitaxial silicon wafer.
  • an epitaxial wafer in which an epitaxial film is vapor-phase grown on the surface of a silicon wafer obtained by cutting a silicon single crystal is known.
  • the epitaxial film is formed by CVD by vapor phase growth.
  • the oxygen concentration in the epitaxial film is low, for example, dislocations may be generated in the epitaxial film in a heat treatment such as a device process, and the dislocations may be extended.
  • studies have been made to prevent such dislocation extension (see, for example, Patent Document 1).
  • Patent Document 1 finds that the oxygen concentration on the surface of the epitaxial film is related to the occurrence of dislocation, and the oxygen concentration on the surface of the epitaxial film is set to 1.0 ⁇ 10 17 to 12 ⁇ 10 17 atoms / cm 3 (ASTM F ⁇ 121, 1979), it is described that dislocation extension can be prevented.
  • an oxygen concentration setting heat treatment step is performed after the epitaxial film formation step, at a heat treatment temperature of 900 ° C. or higher and lower than the melting point of silicon. By performing the heat treatment at a high temperature as described above after the formation of the epitaxial film, oxygen dissolved in the silicon wafer is thermally diffused into the epitaxial film, and the oxygen concentration of the epitaxial film is increased.
  • a p / p + epitaxial wafer is applied as a countermeasure for latch-up.
  • the p / p + epitaxial wafer is a wafer obtained by growing an epitaxial film on the surface of a low resistance silicon wafer (p + silicon wafer) containing boron in a high concentration.
  • p / p + epitaxial wafers should improve device functions, such as preventing the depletion layer from spreading due to voltage application around the trench when using a capacitor with a trench structure. Can be applied widely.
  • the high-temperature heat treatment described in Patent Document 1 is performed on the p / p + epitaxial wafer, not only oxygen dissolved in the silicon wafer but also boron in the silicon wafer is heated to the epitaxial film. As a result, the resistivity of the epitaxial film may change and the desired resistivity range may not be satisfied.
  • An object of the present invention is to provide an epitaxial silicon wafer manufacturing method and an epitaxial silicon wafer capable of suppressing dislocation extension without changing the resistivity of the epitaxial film even when a low resistance silicon wafer is used. .
  • the present inventor has conducted extensive research, and in an epitaxial silicon wafer using a low-resistance silicon wafer, by controlling the heat treatment conditions of the heat treatment step performed after the epitaxial film formation step, it is possible to increase the oxygen diffusion effect by boron. It has been found that the average oxygen concentration of the epitaxial film can be increased, boron is prevented from diffusing into the epitaxial film, and the resistivity of the epitaxial film is not changed. The present invention has been completed based on the above findings.
  • the method for producing an epitaxial silicon wafer according to the present invention is a method for producing an epitaxial silicon wafer in which an epitaxial film is provided on the surface of the silicon wafer, wherein boron is added and the resistivity is 100 m ⁇ ⁇ cm or less.
  • An epitaxial film forming step for growing the epitaxial film on a silicon wafer and a heat treatment step for heat-treating the epitaxial silicon wafer at a temperature below 900 ° C. are provided.
  • the method for producing an epitaxial silicon wafer of the present invention since a low resistance silicon wafer having a resistivity of 100 m ⁇ ⁇ cm or less is used and the heat treatment process is performed at a temperature of less than 900 ° C., oxygen to the epitaxial film by boron is used. It is possible to cause an increased diffusion effect. As a result, the average oxygen concentration of the epitaxial film can be sufficiently increased, and an epitaxial silicon wafer capable of suppressing dislocation extension can be manufactured. Further, since the heat treatment step is performed at a temperature lower than 900 ° C., it is possible to suppress thermal diffusion of boron in the silicon wafer into the epitaxial film.
  • the oxygen concentration of the silicon wafer before the heat treatment step is 8 ⁇ 10 17 atoms / cm 3 or more and 18 ⁇ 10 17 atoms / cm 3 (ASTM F-121). 1979) or less, and the thickness of the epitaxial film is preferably 0.5 ⁇ m or more and 8.0 ⁇ m or less.
  • the substrate oxygen concentration oxygen concentration of the silicon wafer
  • the substrate oxygen concentration oxygen concentration of the silicon wafer
  • an amount of oxygen that does not cause dislocation extension is epitaxially controlled by simply controlling the heat treatment temperature of the heat treatment step performed after the epitaxial film formation step. It can be diffused into the membrane.
  • the film thickness of the epitaxial film is within the above range, dislocation extension can be prevented by sufficiently increasing the average oxygen concentration of the epitaxial film.
  • the average oxygen concentration of the epitaxial film after the heat treatment step is 1.7 ⁇ 10 17 atoms / cm 3 (ASTM F-121, 1979) or more. It is preferable. If the average oxygen concentration of the epitaxial film is within the above range, extension of dislocations can be prevented.
  • the heat treatment step is performed by setting the oxygen concentration of the silicon wafer to X ( ⁇ 10 17 atoms / cm 3 ) before the epitaxial film formation step, and the epitaxial film formation step.
  • the resistivity of the silicon wafer is Y ( ⁇ ⁇ cm)
  • the thickness of the epitaxial film is Z ( ⁇ m)
  • the temperature of the heat treatment is T (° C.)
  • the time of the heat treatment is t (min) ) Is preferably performed so as to satisfy the following formula (1).
  • the epitaxial silicon wafer of the present invention is an epitaxial silicon wafer in which an epitaxial film is provided on the surface of the silicon wafer, wherein the silicon wafer is doped with boron and has a resistivity of 100 m ⁇ ⁇ cm or less.
  • the film is characterized by having an average oxygen concentration of 1.7 ⁇ 10 17 atoms / cm 3 (ASTM F-121, 1979) or more.
  • the epitaxial silicon wafer of the present invention by ensuring the average oxygen concentration of the epitaxial film is at least 1.7 ⁇ 10 17 atoms / cm 3 or more, it is possible to sufficiently suppress dislocation extension during the heat treatment process in the device process. Can do.
  • a local oxygen concentration increase profile is observed in the vicinity of the interface between the silicon wafer and the epitaxial film when the oxygen concentration profile in the depth direction is measured.
  • the “local oxygen concentration increase profile” is a depth profile of an oxygen concentration depth derivative (atoms / cm 4 ) of 2 ⁇ 10 21 (atoms / cm 4 ) or more in the vicinity of the interface. It means having a peak.
  • the depth profile of the depth derivative (atoms / cm 4 ) of the oxygen concentration is obtained by measuring the oxygen concentration profile in the depth direction of the epitaxial silicon wafer (SIMS measurement). Further, the vicinity of the interface means a range from the position of 1 ⁇ m from the interface to the epitaxial film side to the position of 0.5 ⁇ m from the interface to the substrate side in the depth direction.
  • Sectional drawing which shows the epitaxial silicon wafer which concerns on the said one Embodiment.
  • the graph which shows the depth profile of oxygen concentration in the example which implemented heat processing at 850 degreeC of Experiment 1.
  • FIG. The graph which shows the depth profile of oxygen concentration in the example which implemented heat processing at 900 degreeC of Experiment 2.
  • FIG. which shows the depth profile of the depth differential of the oxygen concentration in the example which heat-processed at 850 degreeC of Experiment 1.
  • FIG. which shows the depth profile of the depth differentiation of the oxygen concentration in the example which heat-processed at 900 degreeC of Experiment 2.
  • FIG. 1 is a flowchart showing a method for manufacturing an epitaxial silicon wafer.
  • FIG. 2 is a cross-sectional view showing an epitaxial silicon wafer.
  • a silicon wafer preparation process is performed (step S1).
  • the necessary single crystal ingot pulled up by the CZ method or MCZ (magnetic field applied Czochralski) method is sliced, chamfered, ground, lapped, etched, polished, washed, etc.
  • the process includes all processes for preparing the silicon wafer 2 whose surface 21 is mirror-polished.
  • the oxygen concentration of the silicon wafer 2 is preferably 8 ⁇ 10 17 atoms / cm 3 or more and 18 ⁇ 10 17 atoms / cm 3 (ASTM F-121, 1979) or less.
  • the oxygen concentration of the silicon wafer is within the above range, the oxygen concentration of the epitaxial film can be increased to a desired range in a heat treatment step to be described later. Further, the resistivity of the silicon wafer 2 is adjusted so that boron is added and is 100 m ⁇ ⁇ cm or less, preferably 5 m ⁇ ⁇ cm or more and 100 m ⁇ ⁇ cm or less.
  • an epitaxial film forming process for forming the epitaxial film 3 on the silicon wafer 2 is performed (step S2).
  • the silicon wafer 2 is placed in a reaction vessel of an epitaxial apparatus (not shown), and the temperature in the reaction vessel is raised from room temperature to a target temperature.
  • the target temperature is preferably set to 1050 ° C to 1280 ° C.
  • the epitaxial film 3 is grown on the surface 21 of the silicon wafer 2.
  • a growth gas such as trichlorosilane is introduced into the reaction vessel, and the epitaxial film 3 is formed in this growth gas atmosphere. In this film formation, necessary dopants such as boron and phosphorus may be added.
  • the epitaxial film forming step is preferably performed until the film thickness T of the epitaxial film 3 becomes 0.5 ⁇ m or more and 8.0 ⁇ m or less.
  • the temperature of the epitaxial silicon wafer 1 is lowered from the temperature at which the epitaxial film 3 is grown to room temperature.
  • a heat treatment process for heat treating the epitaxial silicon wafer 1 is performed (step S3).
  • the heat treatment conditions are controlled so that the temperature is less than 900 ° C. Further, it is preferable to control the heat treatment time within the above temperature range.
  • the oxygen concentration of the silicon wafer 2 before the epitaxial film forming step is X ( ⁇ 10 17 atoms / cm 3 ), and the resistivity of the silicon wafer 2 before the epitaxial film forming step is calculated.
  • the thickness of the epitaxial film 3 is Z ( ⁇ m)
  • the temperature of the heat treatment is T (° C.)
  • the time of the heat treatment is t (min), so that the following formula (1) is satisfied: Control the heat treatment time.
  • t 3.71 ⁇ 10 56 ⁇ X ⁇ 7.03 ⁇ Y 0.27 ⁇ Z 3.34 ⁇ T ⁇ 16.7
  • the average oxygen concentration of the epitaxial film 3 is increased to 1.7 ⁇ 10 17 atoms / cm 3 (ASTM F-121, 1979) or more.
  • An adjusted epitaxial silicon wafer 1 without dislocation extension can be manufactured.
  • the average oxygen concentration of the epitaxial film 3 is 1.7 ⁇ 10 17 atoms / cm based on experiments conducted under a plurality of conditions without using the heat treatment time obtained based on the above formula (1).
  • the heat treatment conditions may be set within a temperature range of less than 900 ° C. so that the epitaxial silicon wafer 1 adjusted to at least one can be manufactured.
  • the oxygen concentration of the silicon wafer 2 may be less than 8 ⁇ 10 17 atoms / cm 3 or may exceed 18 ⁇ 10 17 atoms / cm 3 (ASTM F-121, 1979).
  • Example 1 A single crystal ingot was manufactured from a silicon melt doped with boron using the CZ method (Czochralski method), and a silicon wafer was cut out from the single crystal ingot.
  • the oxygen concentration of the silicon wafer (hereinafter sometimes referred to as “substrate oxygen concentration”) is 11 ⁇ 10 17 atoms / cm 3 .
  • the resistivity of the silicon wafer (hereinafter sometimes referred to as “substrate resistivity”) is 5 m ⁇ ⁇ cm.
  • a silicon wafer having a substrate resistivity of 10 ⁇ ⁇ cm was also prepared.
  • epitaxial film thickness an epitaxial film having a thickness of 3 ⁇ m was grown on this mirror-polished surface.
  • the growth of the epitaxial film was performed at a temperature of about 1150 ° C. in a gas atmosphere such as trichlorosilane.
  • maintained for 60 minutes at 850 degreeC was implemented in the non-oxidizing atmosphere with respect to the wafer which finished the growth of the epitaxial film, and the epitaxial silicon wafer was obtained.
  • a stress load test was performed on the manufactured epitaxial silicon wafer. First, a measurement sample having a length of 3 cm and a width of 1.5 cm was cut out from the epitaxial silicon wafer. Next, a load of 5 g was applied to the surface of the measurement sample (the surface of the epitaxial film) with a micro Vickers hardness meter and held for 10 seconds to introduce a 3 ⁇ m deep indentation. Then, a three-point bending test was performed on the measurement sample at a fulcrum distance of 2 cm and a test temperature of 800 ° C. At this time, a load of 5N was applied, and a tensile stress was applied to the surface side of the measurement sample.
  • the depth profile of oxygen concentration was measured about the wafer which performed the heat processing process among the produced epitaxial silicon wafers.
  • the oxygen concentration was measured by SIMS (secondary ion mass spectrometer). The depth profile is shown in FIG.
  • Example 2 Except that the heat treatment temperature was changed to 900 ° C., an epitaxial silicon wafer was produced under the same conditions as in Experiment 1 above, and the oxygen concentration depth profile of the produced epitaxial silicon wafer was subjected to the heat treatment step. It was measured. The depth profile is shown in FIG.
  • the depth profile of the oxygen derivative depth derivative (atoms / cm 4 ) was measured for the wafer subjected to the heat treatment step.
  • the depth profile is shown in FIGS.
  • FIG. 5 in Experiment 1 in which heat treatment was performed at 850 ° C., in the example using a silicon wafer with a substrate resistivity of 5 m ⁇ ⁇ cm, the depth of the local oxygen concentration depth differential was near the interface. A profile peak was observed. The peak of the depth profile of the depth differential of the local oxygen concentration indicates that the oxygen concentration is locally increased in the vicinity of the interface. In Table 1, there is no dislocation extension from the indentation.
  • Example 3 An epitaxial silicon wafer was produced under the same conditions as in Experiment 1 except that the heat treatment temperature was changed to 1000 ° C. Similarly to Experiment 1, an epitaxial silicon wafer was produced even at a heat treatment temperature of 850 ° C. About the produced epitaxial silicon wafer, the depth profile of the boron concentration was measured. The boron concentration depth profile was measured by SIMS (secondary ion mass spectrometer). The depth profile is shown in FIG.
  • Example 4 The epitaxial film thickness, substrate oxygen concentration, and substrate resistivity were set as the conditions in Table 3 below, the heat treatment temperature was 890 ° C., and the heat treatment time was varied. A stress load test was performed to measure dislocation pits observed on the epitaxial film surface. The measurement results are shown in Table 3 below. Moreover, a stress load test result is shown in FIG. In addition, the curve in FIG. 8 is an approximate curve showing the boundary of the presence or absence of dislocation extension derived
  • Example 8 An epitaxial silicon wafer was fabricated under the same conditions as in Experiment 1 except that the epitaxial film thickness was 2 ⁇ m and the substrate oxygen concentration, substrate resistivity, heat treatment temperature, and heat treatment time were the conditions shown in Table 7 below. Further, a stress load test was performed under the same conditions as in Example 1 except that the load of the micro Vickers hardness tester was 3 g and the indentation depth was 2 ⁇ m, and dislocation pits observed on the epitaxial film surface were measured. The measurement results are shown in Table 7 below. Moreover, the stress load test result is shown in FIG. The curve in FIG. 18 is an approximate curve derived from the above equation (1).
  • Example 9 An epitaxial silicon wafer was fabricated under the same conditions as in Experiment 1 except that the epitaxial film thickness was 4 ⁇ m and the substrate oxygen concentration, substrate resistivity, heat treatment temperature, and heat treatment time were as shown in Table 8 below.
  • a stress load test was performed under the same conditions as in Example 1 except that the load of the micro Vickers hardness tester was 7 g and the indentation depth was 4 ⁇ m, and dislocation pits observed on the epitaxial film surface were measured. The measurement results are shown in Table 8 below.
  • the stress load test results are shown in FIG.
  • the curve in FIG. 19 is an approximate curve derived from the above equation (1).
  • the presence or absence of dislocation extension has an approximate curve as a boundary, and a dislocation extension tends to occur when the heat treatment time is shorter than this approximate curve. Further, from the relationship between the presence or absence of dislocation extension and the average oxygen concentration of the epitaxial film shown in Table 4, if the average oxygen concentration of the epitaxial film is 1.7 ⁇ 10 17 atoms / cm 3 or more, the dislocation extension is suppressed. I can derive what I can do.
  • Example 10 Heat treatment simulating semiconductor device manufacturing process in silicon epitaxial wafers fabricated in Experiment 5 to Experiment 9 (hold at 1000 ° C. for 1 hour, hold at 800 ° C. for 2 hours, hold at 650 ° C. for 3 hours, hold at 900 ° C. for 1 hour) )
  • the atmosphere for the heat treatment was a mixed atmosphere of N 2 and O 2 (O 2 was mixed at a ratio of 3% by mass).
  • the results of the stress load test showed no dislocation extension, and the same results were obtained for the strength test after device heat treatment in Experiment 10 without dislocation extension. It was.

Abstract

　エピタキシャルシリコンウェーハの製造方法は、ボロンが添加され、その抵抗率が１００ｍΩ・ｃｍ以下であるシリコンウェーハ上に、エピタキシャル膜を成長させるエピタキシャル膜形成工程（ステップＳ２）と、前記エピタキシャルシリコンウェーハを９００℃未満の温度で熱処理する熱処理工程（ステップＳ３）とを備える。

Description

エピタキシャルシリコンウェーハの製造方法及びエピタキシャルシリコンウェーハ
　本発明は、エピタキシャルシリコンウェーハの製造方法及びエピタキシャルシリコンウェーハに関する。
　従来、シリコン単結晶を切り出して得られるシリコンウェーハの表面に、エピタキシャル膜を気相成長させたエピタキシャルウェーハが知られている。エピタキシャル膜は気相成長によるＣＶＤで成膜され、理論的にはエピタキシャル膜内に酸素はなく、現実的にも酸素濃度ゼロか、ほとんど存在していない状態である。
　このようにエピタキシャル膜中の酸素濃度が低い場合、例えば、デバイスプロセスなどの熱処理においてエピタキシャル膜中に転位が発生し、この転位が伸展してしまうことがある。そこで、このような転位の伸展を防止するための検討がなされている（例えば、特許文献１参照）。
　特許文献１には、エピタキシャル膜表面の酸素濃度が転位発生に関係することを見出し、このエピタキシャル膜表面の酸素濃度を、１．０×１０１７～１２×１０１７ａｔｏｍｓ／ｃｍ３（ＡＳＴＭ　Ｆ－１２１，１９７９）に設定することで、転位の伸展を防止できることが記載されている。そして、このような特性を有するエピタキシャルウェーハの製造方法として、エピタキシャル膜の形成工程後に、９００℃以上シリコンの融点以下の熱処理温度で処理する酸素濃度設定熱処理工程を行うことが記載されている。エピタキシャル膜形成後に上記のような高温での熱処理を実施することにより、シリコンウェーハに固溶している酸素がエピタキシャル膜に熱拡散し、エピタキシャル膜の酸素濃度が上昇する。
特開２０１０－１４１２７２号公報
　ところで、半導体デバイスの集積回路が動作する場合に、発生する浮遊電荷が意図しない寄生トランジスタを動作させることによって発生する、いわゆるラッチアップと呼ばれている現象が発生する。ラッチアップ現象が発生すると、半導体デバイスが正常に動作しなくなり、これを正常状態に回復させるためには、電源を落とさなければならないようなトラブルを生じる。
　ラッチアップ対策として、ｐ／ｐ＋エピタキシャルウェーハが適用されている。ｐ／ｐ＋エピタキシャルウェーハは、ボロンを高濃度に含有した低抵抗のシリコンウェーハ（ｐ＋シリコンウェーハ）の表面にエピタキシャル膜を成長させたウェーハである。ｐ／ｐ＋エピタキシャルウェーハは、上記ラッチアップ現象の防止対策の他に、トレンチ構造のキャパシタを用いる場合にトレンチ周辺の電圧印加にともなう空乏層の拡がりを防止するなど、デバイスの機能向上を図ることができることから、広く適用されるようになっている。
　しかしながら、ｐ／ｐ＋エピタキシャルウェーハに対して上記特許文献１に記載の高温の熱処理を実施した場合は、シリコンウェーハに固溶している酸素だけでなく、シリコンウェーハ中のボロンもエピタキシャル膜に熱拡散してしまい、エピタキシャル膜の抵抗率が変化して所望の抵抗率の範囲を満たさなくなるおそれがある。
　本発明の目的は、低抵抗シリコンウェーハを使用した場合でも、エピタキシャル膜の抵抗率を変化させることなく、転位の伸展を抑制可能なエピタキシャルシリコンウェーハの製造方法及びエピタキシャルシリコンウェーハを提供することにある。
　本発明者は、鋭意研究を重ね、低抵抗シリコンウェーハを使用したエピタキシャルシリコンウェーハにおいて、エピタキシャル膜形成工程の後に実施する熱処理工程の熱処理条件を制御することで、ボロンによる酸素の増速拡散効果によって、エピタキシャル膜の平均酸素濃度を高めることができ、かつ、エピタキシャル膜へのボロンの拡散を抑制し、エピタキシャル膜の抵抗率を変化させることがないことを見出した。
　本発明は、上述のような知見に基づいて完成されたものである。
　すなわち、本発明のエピタキシャルシリコンウェーハの製造方法は、シリコンウェーハの表面にエピタキシャル膜が設けられたエピタキシャルシリコンウェーハの製造方法であって、ボロンが添加され、その抵抗率が１００ｍΩ・ｃｍ以下である前記シリコンウェーハ上に、前記エピタキシャル膜を成長させるエピタキシャル膜形成工程と、前記エピタキシャルシリコンウェーハを９００℃未満の温度で熱処理する熱処理工程とを備えたことを特徴とする。
　本発明のエピタキシャルシリコンウェーハの製造方法によれば、抵抗率が１００ｍΩ・ｃｍ以下の低抵抗シリコンウェーハを使用し、かつ、熱処理工程を９００℃未満の温度で行うため、ボロンによるエピタキシャル膜への酸素の増速拡散作用を生じさせることができる。これにより、エピタキシャル膜の平均酸素濃度が十分に高められ、転位の伸展を抑制可能なエピタキシャルシリコンウェーハを製造することができる。また、熱処理工程を９００℃未満の温度で行うため、シリコンウェーハ中のボロンがエピタキシャル膜に熱拡散することも抑制できる。
　本発明のエピタキシャルシリコンウェーハの製造方法では、前記熱処理工程を実施する前の、前記シリコンウェーハの酸素濃度が、８×１０１７ａｔｏｍｓ／ｃｍ３以上１８×１０１７ａｔｏｍｓ／ｃｍ３（ＡＳＴＭ　Ｆ－１２１，１９７９）以下であり、前記エピタキシャル膜の膜厚が、０．５μｍ以上８．０μｍ以下であることが好ましい。
　ここで、シリコンウェーハからエピタキシャル膜に酸素が拡散しても、拡散前後において、基板酸素濃度（シリコンウェーハの酸素濃度）は、ほとんど変わらないことが確認されている。
　基板酸素濃度が上記範囲に設定されたシリコンウェーハを用いることにより、エピタキシャル膜形成工程後に実施する熱処理工程の熱処理温度を制御するだけの簡単な方法で、転位の伸展が発生しない量の酸素をエピタキシャル膜に拡散させることができる。
　また、エピタキシャル膜の膜厚が上記範囲内であれば、エピタキシャル膜の平均酸素濃度を十分に高めることで、転位の伸展を防止できる。
　本発明のエピタキシャルシリコンウェーハの製造方法では、前記熱処理工程を実施した後の、前記エピタキシャル膜の平均酸素濃度が、１．７×１０１７ａｔｏｍｓ／ｃｍ３（ＡＳＴＭ　Ｆ－１２１，１９７９）以上であることが好ましい。
　エピタキシャル膜の平均酸素濃度が上記範囲内であれば、転位の伸展を防止できる。
　本発明のエピタキシャルシリコンウェーハの製造方法では、前記熱処理工程は、前記エピタキシャル膜形成工程を実施する前の、前記シリコンウェーハの酸素濃度をＸ（×１０１７ａｔｏｍｓ／ｃｍ３）、前記エピタキシャル膜形成工程を実施する前の、前記シリコンウェーハの抵抗率をＹ（Ω・ｃｍ）、前記エピタキシャル膜の膜厚をＺ（μｍ）、前記熱処理の温度をＴ（℃）、前記熱処理の時間をｔ（ｍｉｎ）、として、以下の式（１）を満たすように行われることが好ましい。
　　ｔ≧３．７１×１０５６×Ｘ－７．０３×Ｙ０．２７×Ｚ３．３４×Ｔ－１６．７　…　（１）
　上記式（１）に、シリコンウェーハの酸素濃度と、シリコンウェーハの抵抗率と、エピタキシャル膜の膜厚と、熱処理の温度とを代入し、熱処理の時間を計算で求めるだけの簡単な方法で、転位の伸展を抑制可能なエピタキシャルシリコンウェーハを製造することができる。
　また、本発明のエピタキシャルシリコンウェーハは、シリコンウェーハの表面にエピタキシャル膜が設けられたエピタキシャルシリコンウェーハであって、前記シリコンウェーハはボロンが添加され、その抵抗率が１００ｍΩ・ｃｍ以下であり、前記エピタキシャル膜は、平均酸素濃度が１．７×１０１７ａｔｏｍｓ／ｃｍ３（ＡＳＴＭ　Ｆ－１２１，１９７９）以上であることを特徴とする。
　本発明のエピタキシャルシリコンウェーハによれば、エピタキシャル膜の平均酸素濃度を少なくとも１．７×１０１７ａｔｏｍｓ／ｃｍ３以上確保することにより、デバイスプロセスでの熱処理過程において転位の伸展を十分に抑制することができる。
　本発明のエピタキシャルシリコンウェーハでは、深さ方向の酸素濃度プロファイルを測定したときに、前記シリコンウェーハと前記エピタキシャル膜との界面近傍において、局所的な酸素濃度上昇プロファイルが観察されることが好ましい。
　深さ方向の酸素濃度プロファイルを測定し、シリコンウェーハとエピタキシャル膜との界面（以下、単に「界面」という場合がある）近傍において、局所的な酸素濃度上昇プロファイルが観察されれば、ボロンによるエピタキシャル膜への酸素の増速拡散作用が生じ、エピタキシャル膜の平均酸素濃度が転位の伸展を抑制可能な程度にまで確保されていることが確認できる。
　本明細書において、「局所的な酸素濃度上昇プロファイル」とは、酸素濃度の深さ微分（ａｔｏｍｓ／ｃｍ４）の深さプロファイルにおいて、界面近傍に２×１０２１（ａｔｏｍｓ／ｃｍ４）以上のピークを持つことをいう。ここで、酸素濃度の深さ微分（ａｔｏｍｓ／ｃｍ４）の深さプロファイルは、エピタキシャルシリコンウェーハの深さ方向の酸素濃度プロファイルを測定（ＳＩＭＳ測定）することで得られる。また、界面近傍とは、深さ方向で、界面からエピタキシャル膜側に１μｍの位置から、界面から基板側に０．５μｍの位置までの範囲をいう。
本発明の一実施形態に係るエピタキシャルシリコンウェーハの製造方法を表すフローチャート。 前記一実施形態に係るエピタキシャルシリコンウェーハを示す断面図。 実験１の８５０℃で熱処理を実施した例における、酸素濃度の深さプロファイルを示すグラフ。 実験２の９００℃で熱処理を実施した例における、酸素濃度の深さプロファイルを示すグラフ。 実験１の８５０℃で熱処理を実施した例における、酸素濃度の深さ微分の深さプロファイルを示すグラフ。 実験２の９００℃で熱処理を実施した例における、酸素濃度の深さ微分の深さプロファイルを示すグラフ。 実験３のボロン濃度の深さプロファイルを示すグラフ。 実験４の応力負荷試験結果を示すグラフ。 実験５において、抵抗率が５ｍΩ・ｃｍのシリコンウェーハを用いた例の、応力負荷試験結果を示すグラフ。 実験５において、抵抗率が１０ｍΩ・ｃｍのシリコンウェーハを用いた例の、応力負荷試験結果を示すグラフ。 実験５において、抵抗率が１００ｍΩ・ｃｍのシリコンウェーハを用いた例の、応力負荷試験結果を示すグラフ。 実験６において、抵抗率が５ｍΩ・ｃｍのシリコンウェーハを用いた例の、応力負荷試験結果を示すグラフ。 実験６において、抵抗率が１０ｍΩ・ｃｍのシリコンウェーハを用いた例の、応力負荷試験結果を示すグラフ。 実験６において、抵抗率が１００ｍΩ・ｃｍのシリコンウェーハを用いた例の、応力負荷試験結果を示すグラフ。 実験７において、抵抗率が５ｍΩ・ｃｍのシリコンウェーハを用いた例の、応力負荷試験結果を示すグラフ。 実験７において、抵抗率が１０ｍΩ・ｃｍのシリコンウェーハを用いた例の、応力負荷試験結果を示すグラフ。 実験７において、抵抗率が１００ｍΩ・ｃｍのシリコンウェーハを用いた例の、応力負荷試験結果を示すグラフ。 実験８の応力負荷試験結果を示すグラフ。 実験９の応力負荷試験結果を示すグラフ。
　以下、本発明の実施形態を図面を参照して説明する。
　図１は、エピタキシャルシリコンウェーハの製造方法を表すフローチャートである。図２は、エピタキシャルシリコンウェーハを示す断面図である。
　図１に示すように、図２に示すエピタキシャルシリコンウェーハ１の製造方法では、先ず、シリコンウェーハ準備工程を行う（ステップＳ１）。
　このシリコンウェーハ準備工程では、ＣＺ法や、ＭＣＺ（磁場印加チョクラルスキー）法などによって、引き上げられた単結晶インゴットを、スライス、面取り、研削、ラッピング、エッチング、研磨、洗浄などを含む必要な各工程によって、表面２１が鏡面研磨されたシリコンウェーハ２を準備する全ての工程を含む。この際、シリコンウェーハ２の酸素濃度は、８×１０１７ａｔｏｍｓ／ｃｍ３以上１８×１０１７ａｔｏｍｓ／ｃｍ３（ＡＳＴＭ　Ｆ－１２１，１９７９）以下であることが好ましい。シリコンウェーハの酸素濃度が上記範囲であれば、後述する熱処理工程でエピタキシャル膜の酸素濃度を所望の範囲にまで高めることができる。
　また、シリコンウェーハ２は、ボロンが添加され、１００ｍΩ・ｃｍ以下、好ましくは、５ｍΩ・ｃｍ以上１００ｍΩ・ｃｍ以下となるように、その抵抗率が調整される。
　次に、シリコンウェーハ２にエピタキシャル膜３を形成するエピタキシャル膜形成工程を行う（ステップＳ２）。
　図示しないエピタキシャル装置の反応容器内にシリコンウェーハ２を載置し、反応容器内の温度を室温から目的温度まで昇温させる。目的温度は、１０５０℃～１２８０℃に設定することが好ましい。反応容器内の温度が上記目的温度に到達すると、シリコンウェーハ２の表面２１にエピタキシャル膜３を成長させる。例えば、トリクロロシランなどの成長ガスを反応容器内に導入し、この成長ガス雰囲気でエピタキシャル膜３の成膜を行う。なお、この成膜において、ボロン、リンなどの必要なドーパントを添加してもよい。
　エピタキシャル膜形成工程は、エピタキシャル膜３の膜厚Ｔが０．５μｍ以上８．０μｍ以下となるまで行われることが好ましい。そして、エピタキシャル膜３が上記膜厚Ｔとなるまで成膜されると、エピタキシャルシリコンウェーハ１の温度を、エピタキシャル膜３を成長させたときの温度から室温まで降温する。
　次に、エピタキシャルシリコンウェーハ１を熱処理する熱処理工程を行う（ステップＳ３）。この熱処理工程では、９００℃未満の温度となるように、熱処理条件を制御する。
　また、上記温度範囲内において熱処理時間を制御することが好ましい。
　具体的には、エピタキシャル膜形成工程を実施する前の、シリコンウェーハ２の酸素濃度をＸ（×１０１７ａｔｏｍｓ／ｃｍ３）、エピタキシャル膜形成工程を実施する前の、シリコンウェーハ２の抵抗率をＹ（Ω・ｃｍ）、エピタキシャル膜３の膜厚をＺ（μｍ）、熱処理の温度をＴ（℃）、熱処理の時間をｔ（ｍｉｎ）、として、以下の式（１）を満たすように、熱処理の時間を制御する。
　　ｔ≧３．７１×１０５６×Ｘ－７．０３×Ｙ０．２７×Ｚ３．３４×Ｔ－１６．７　…　（１）
　熱処理の時間を上記式（１）で得られるｔの値以上とすることにより、エピタキシャル膜３の平均酸素濃度が、１．７×１０１７ａｔｏｍｓ／ｃｍ３（ＡＳＴＭ　Ｆ－１２１，１９７９）以上に調整された、転位の伸展が無いエピタキシャルシリコンウェーハ１を製造することができる。
［実施形態の作用効果］
　上述したように、上記実施形態では、以下のような作用効果を奏することができる。
（１）抵抗率が１００ｍΩ・ｃｍ以下の低抵抗シリコンウェーハを使用し、かつ、熱処理工程を９００℃未満の温度で行うため、ボロンによるエピタキシャル膜への酸素の増速拡散作用を生じさせることができる。これにより、エピタキシャル膜の平均酸素濃度が十分に高められ、転位の伸展を抑制可能なエピタキシャルシリコンウェーハを製造することができる。
（２）熱処理工程を９００℃未満の温度で行うため、シリコンウェーハ中のボロンがエピタキシャル膜に熱拡散することも抑制できる。
（３）上記式（１）に、シリコンウェーハ２の酸素濃度と、シリコンウェーハ２の抵抗率と、エピタキシャル膜３の膜厚と、熱処理の温度とを代入し、熱処理の時間を計算で求めるだけの簡単な方法で、転位の伸展を抑制可能なエピタキシャルシリコンウェーハ１を製造することができる。
［他の実施形態］
　なお、本発明は上記実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の改良ならびに設計の変更などが可能である。
　すなわち、熱処理工程において、上記式（１）に基づき求めた熱処理時間を用いずに、複数の条件で行った実験に基づいて、エピタキシャル膜３の平均酸素濃度が１．７×１０１７ａｔｏｍｓ／ｃｍ３（ＡＳＴＭ　Ｆ－１２１，１９７９）以上に調整されたエピタキシャルシリコンウェーハ１を製造できるように、９００℃未満の温度範囲内において熱処理条件を設定してもよい。
　さらに、シリコンウェーハ２の酸素濃度は、８×１０１７ａｔｏｍｓ／ｃｍ３未満であってもよいし、１８×１０１７ａｔｏｍｓ／ｃｍ３（ＡＳＴＭ　Ｆ－１２１，１９７９）を超えていてもよい。
　次に、本発明を実施例により更に詳細に説明するが、本発明はこれらの例によってなんら限定されるものではない。
〔実験１〕
　ボロンがドープされたシリコン融液からＣＺ法（チョクラルスキー法）を用いて単結晶インゴットを製造し、この単結晶インゴットからシリコンウェーハを切り出した。シリコンウェーハの酸素濃度（以下、「基板酸素濃度」という場合がある）は、１１×１０１７ａｔｏｍｓ／ｃｍ３である。シリコンウェーハの抵抗率（以下、「基板抵抗率」という場合がある）は、５ｍΩ・ｃｍである。また、基板抵抗率が１０Ω・ｃｍのシリコンウェーハも用意した。
　次に、シリコンウェーハの（１００）面を鏡面研磨面とし、この鏡面研磨面に膜厚（以下、「エピタキシャル膜厚」という場合がある）が３μｍのエピタキシャル膜を成長させた。エピタキシャル膜の成長は、トリクロロシランなどのガス雰囲気中で１１５０℃程度の温度で行った。
　そして、エピタキシャル膜の成長を終えたウェーハに対して、非酸化性雰囲気において、８５０℃で６０分間保持する熱処理工程を実施し、エピタキシャルシリコンウェーハを得た。
　なお、熱処理を実施しないエピタキシャルシリコンウェーハについても用意した。
　作製したエピタキシャルシリコンウェーハに対し、応力負荷試験を行った。
　まず、エピタキシャルシリコンウェーハから、長さ３ｃｍ、幅１．５ｃｍの測定用サンプルを切り出した。次に、測定用サンプルの表面（エピタキシャル膜の表面）に、マイクロビッカーズ硬度計で５ｇの荷重を加えて１０秒間保持し、３μｍ深さの圧痕を導入した。そして、測定用サンプルを、支点間距離２ｃｍ、試験温度８００℃にて３点曲げ試験を実施した。この際、５Ｎの荷重を加え、測定用サンプルの表面側に引張応力を作用させた。
　その後、室温まで冷却した測定用サンプルに対し、２μｍのライトエッチングを実施し、エピタキシャル膜に導入した圧痕から発生したエピタキシャル膜表面で観察される転位ピットの有無を光学顕微鏡を用いて測定した。測定結果を以下の表１に示す。
　また、作製したエピタキシャルシリコンウェーハのうち、熱処理工程を実施したウェーハについて、酸素濃度の深さプロファイルを測定した。酸素濃度の測定は、ＳＩＭＳ（二次イオン質量分析計）で行った。その深さプロファイルを図３に示す。
Figure JPOXMLDOC01-appb-T000001
　表１に示すように、エピタキシャル膜形成後に熱処理を実施した例では、基板抵抗率が５ｍΩ・ｃｍでは、圧痕からの転位の伸展が無く、エピタキシャル膜の強度が高くなることが判った。一方で、基板抵抗率が１０Ω・ｃｍでは、圧痕からの転位の伸展が確認され、同様の熱処理温度での熱処理工程を実施しても、エピタキシャル膜の強度が低いことが判った。
　なお、熱処理工程を実施しない例については、いずれの抵抗率であっても転位の伸展が確認され、エピタキシャル膜の強度が低いことが判った。
　図３に示すように、両者を比較すると、基板抵抗率が５ｍΩ・ｃｍの例では、基板の酸素濃度が減少するプロファイルが観察されるものの、エピタキシャル膜の酸素濃度が局所的に上昇するプロファイルとなることが判った。
〔実験２〕
　熱処理温度を９００℃に変更した以外は、上記実験１と同様の条件でエピタキシャルシリコンウェーハの作製を行い、作製したエピタキシャルシリコンウェーハのうち、熱処理工程を実施したウェーハについて、酸素濃度の深さプロファイルを測定した。その深さプロファイルを図４に示す。
Figure JPOXMLDOC01-appb-T000002
　図４に示すように、熱処理温度が９００℃では、低抵抗基板における、エピタキシャル膜の酸素濃度プロファイルにおいて、局所的な酸素濃度の上昇プロファイルは確認できなかった。
　次に、上記実験１，実験２で作製したエピタキシャルシリコンウェーハのうち、熱処理工程を実施したウェーハについて、酸素濃度の深さ微分（ａｔｏｍｓ／ｃｍ4）の深さプロファイルを測定した。その深さプロファイルを図５，図６に示す。
　図５に示すように、８５０℃で熱処理を実施した実験１では、基板抵抗率が５ｍΩ・ｃｍのシリコンウェーハを用いた例において、界面近傍に、局所的な酸素濃度の深さ微分の深さプロファイルのピークが観察された。この局所的な酸素濃度の深さ微分の深さプロファイルのピークは、界面近傍で局所的に酸素濃度が上昇していることを表しており、上記表１において、圧痕からの転位の伸展が無く、エピタキシャル膜の強度が高い結果が得られたことを裏付けているものと推察される。
　一方、図５に示す、基板抵抗率が１０Ω・ｃｍのシリコンウェーハを用いた例、図６に示す、９００℃で熱処理を実施した実験２では、いずれの例についても、ブロードなピークが観察された。
〔実験３〕
　熱処理温度を１０００℃に変更した以外は、実験１と同様の条件でエピタキシャルシリコンウェーハを作製した。また、実験１と同様に熱処理温度を８５０℃でもエピタキシャルシリコンウェーハを作製した。作製したエピタキシャルシリコンウェーハについて、ボロン濃度の深さプロファイルを測定した。ボロン濃度の深さプロファイルは、ＳＩＭＳ（二次イオン質量分析計）で行った。その深さプロファイルを図７に示す。
　図７に示すように、８５０℃で熱処理を実施した例では、エピタキシャル膜側にはボロンの拡散は小さいのに対し、１０００℃で熱処理を実施した例では、エピタキシャル膜側にボロンが大きく拡散していることが確認できる。
〔実験４〕
　エピタキシャル膜厚、基板酸素濃度及び基板抵抗率を以下の表３の条件とし、熱処理温度を８９０℃で、熱処理時間を変動させたこと以外は、実験１と同様の条件でエピタキシャルシリコンウェーハの作製及び応力負荷試験を行い、エピタキシャル膜表面で観察される転位ピットを測定した。測定結果を以下の表３に示す。また、応力負荷試験結果を図８に示す。なお、図８中の曲線は、上記式（１）から導かれた転位伸展の有無の境界を表す近似曲線である。
Figure JPOXMLDOC01-appb-T000003
　表３に示すように、熱処理温度が８９０℃であれば、圧痕からの転位の伸展が無く、エピタキシャル膜の強度が高くなることが判った。
　また、図８から明らかなように、転位伸展の有無は、近似曲線を境界としており、この近似曲線よりも熱処理時間が小さいと転位の伸展が生じる傾向が見出せる。
〔実験５〕
　エピタキシャル膜厚、基板酸素濃度及び基板抵抗率を以下の表４の条件とし、熱処理温度８５０℃で、熱処理時間を変動させたこと以外は、実験１と同様の条件でエピタキシャルシリコンウェーハの作製及び応力負荷試験を行い、エピタキシャル膜表面で観察される転位ピットを測定した。
　また、基板抵抗率が５ｍΩ・ｃｍのシリコンウェーハを使用した例では、エピタキシャル膜の平均酸素濃度を測定した。測定結果を以下の表４に示す。また、応力負荷試験結果を図９～図１１に示す。なお、図９～図１１中の曲線は、上記式（１）から導かれた近似曲線である。
Figure JPOXMLDOC01-appb-T000004
〔実験６〕
　エピタキシャル膜厚、基板酸素濃度及び基板抵抗率を以下の表５の条件とし、熱処理温度８００℃で、熱処理時間を変動させたこと以外は、実験１と同様の条件でエピタキシャルシリコンウェーハの作製及び応力負荷試験を行い、エピタキシャル膜表面で観察される転位ピットを測定した。測定結果を以下の表５に示す。また、応力負荷試験結果を図１２～図１４に示す。なお、図１２～図１４中の曲線は、上記式（１）から導かれた近似曲線である。
Figure JPOXMLDOC01-appb-T000005
〔実験７〕
　エピタキシャル膜厚、基板酸素濃度及び基板抵抗率を以下の表６の条件とし、熱処理温度７５０℃で熱処理時間を変動させたこと以外は、実験１と同様の条件でエピタキシャルシリコンウェーハの作製及び応力負荷試験を行い、エピタキシャル膜表面で観察される転位ピットを測定した。測定結果を以下の表６に示す。また、応力負荷試験結果を図１５～図１７に示す。なお、図１５～図１７中の曲線は、上記式（１）から導かれた近似曲線である。
Figure JPOXMLDOC01-appb-T000006
〔実験８〕
　エピタキシャル膜厚を２μｍとし、基板酸素濃度、基板抵抗率、熱処理温度及び熱処理時間を以下の表７の条件としたこと以外は、実験１と同様の条件でエピタキシャルシリコンウェーハを作製した。また、マイクロビッカーズ硬度計の荷重を３ｇとして圧痕深さを２μｍとした以外は、実施例１と同様の条件で応力負荷試験を行い、エピタキシャル膜表面で観察される転位ピットを測定した。測定結果を以下の表７に示す。また、応力負荷試験結果を図１８に示す。なお、図１８中の曲線は、上記式（１）から導かれた近似曲線である。
Figure JPOXMLDOC01-appb-T000007
〔実験９〕
　エピタキシャル膜厚を４μｍとし、基板酸素濃度、基板抵抗率、熱処理温度及び熱処理時間を以下の表８の条件としたこと以外は、実験１と同様の条件でエピタキシャルシリコンウェーハを作製した。また、マイクロビッカーズ硬度計の荷重を７ｇとして圧痕深さを４μｍとした以外は、実施例１と同様の条件で応力負荷試験を行い、エピタキシャル膜表面で観察される転位ピットを測定した。測定結果を以下の表８に示す。また、応力負荷試験結果を図１９に示す。なお、図１９中の曲線は、上記式（１）から導かれた近似曲線である。
Figure JPOXMLDOC01-appb-T000008
　表４～表８並びに図９～図１９から明らかなように、転位伸展の有無は、近似曲線を境界としており、この近似曲線よりも熱処理時間が小さいと転位の伸展が生じる傾向が見出せる。
　また、表４に示す、転位伸展の有無と、エピタキシャル膜の平均酸素濃度との関係から、エピタキシャル膜の平均酸素濃度が１．７×１０１７ａｔｏｍｓ／ｃｍ３以上であれば、転位伸展を抑制できることが導き出せる。
〔実験１０〕
　実験５～実験９で作製したシリコンエピタキシャルウェーハにおいて、半導体デバイスの製造プロセスを模擬した熱処理（１０００℃で１時間保持、８００℃で２時間保持、６５０℃で３時間保持、９００℃で１時間保持）を行った。熱処理の雰囲気は、Ｎ２とＯ２の混合雰囲気（Ｏ２を３質量％の割合で混合）とした。
　上記実験５～実験９において、応力負荷試験の結果が、転位の伸展無しとなった例については、この実験１０におけるデバイス熱処理後の強度試験についても、同様に、転位の伸展無しの結果が得られた。
　　１…エピタキシャルシリコンウェーハ
　　２…シリコンウェーハ
　　３…エピタキシャル膜
　２１…シリコンウェーハの表面

Claims (6)

  1. 　シリコンウェーハの表面にエピタキシャル膜が設けられたエピタキシャルシリコンウェーハの製造方法であって、
    　ボロンが添加され、その抵抗率が１００ｍΩ・ｃｍ以下である前記シリコンウェーハ上に、前記エピタキシャル膜を成長させるエピタキシャル膜形成工程と、
    　前記エピタキシャルシリコンウェーハを９００℃未満の温度で熱処理する熱処理工程と、
    　を備えたことを特徴とするエピタキシャルシリコンウェーハの製造方法。
  2. 　請求項１記載のエピタキシャルシリコンウェーハの製造方法において、
    　前記熱処理工程を実施する前の、前記シリコンウェーハの酸素濃度が、８×１０１７ａｔｏｍｓ／ｃｍ３以上１８×１０１７ａｔｏｍｓ／ｃｍ３（ＡＳＴＭ　Ｆ－１２１，１９７９）以下であり、
    　前記エピタキシャル膜の膜厚が、０．５μｍ以上８．０μｍ以下であることを特徴とするエピタキシャルシリコンウェーハの製造方法。
  3. 　請求項１又は請求項２に記載のエピタキシャルシリコンウェーハの製造方法において、
    　前記熱処理工程を実施した後の、前記エピタキシャル膜の平均酸素濃度が、１．７×１０１７ａｔｏｍｓ／ｃｍ３（ＡＳＴＭ　Ｆ－１２１，１９７９）以上であることを特徴とするエピタキシャルシリコンウェーハの製造方法。
  4. 　請求項１から請求項３のいずれかに記載のエピタキシャルシリコンウェーハの製造方法において、
    　前記熱処理工程は、
    　前記エピタキシャル膜形成工程を実施する前の、前記シリコンウェーハの酸素濃度をＸ（×１０１７ａｔｏｍｓ／ｃｍ３）、
    　前記エピタキシャル膜形成工程を実施する前の、前記シリコンウェーハの抵抗率をＹ（Ω・ｃｍ）、
    　前記エピタキシャル膜の膜厚をＺ（μｍ）、
    　前記熱処理の温度をＴ（℃）、
    　前記熱処理の時間をｔ（ｍｉｎ）、
    　として、以下の式（１）を満たすように行われることを特徴とするエピタキシャルシリコンウェーハの製造方法。
    　　ｔ≧３．７１×１０５６×Ｘ－７．０３×Ｙ０．２７×Ｚ３．３４×Ｔ－１６．７　…　（１）
  5. 　シリコンウェーハの表面にエピタキシャル膜が設けられたエピタキシャルシリコンウェーハであって、
    　前記シリコンウェーハはボロンが添加され、その抵抗率が１００ｍΩ・ｃｍ以下であり、
    　前記エピタキシャル膜は、平均酸素濃度が１．７×１０１７ａｔｏｍｓ／ｃｍ３（ＡＳＴＭ　Ｆ－１２１，１９７９）以上であることを特徴とするエピタキシャルシリコンウェーハ。
  6. 　請求項５に記載のエピタキシャルシリコンウェーハにおいて、
    　深さ方向の酸素濃度プロファイルを測定したときに、前記シリコンウェーハと前記エピタキシャル膜との界面近傍において、局所的な酸素濃度上昇プロファイルが観察されることを特徴とするエピタキシャルシリコンウェーハ。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111128696A (zh) * 2018-10-31 2020-05-08 胜高股份有限公司 外延硅晶片的制造方法及外延硅晶片

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6187689B2 (ja) * 2014-06-02 2017-08-30 株式会社Sumco シリコンウェーハの製造方法
JP6347330B2 (ja) * 2015-05-08 2018-06-27 信越半導体株式会社 エピタキシャルウェーハの製造方法
US10026843B2 (en) * 2015-11-30 2018-07-17 Taiwan Semiconductor Manufacturing Co., Ltd. Fin structure of semiconductor device, manufacturing method thereof, and manufacturing method of active region of semiconductor device
JP6504133B2 (ja) * 2016-08-25 2019-04-24 信越半導体株式会社 抵抗率標準サンプルの製造方法及びエピタキシャルウェーハの抵抗率測定方法
JP6834816B2 (ja) * 2017-07-10 2021-02-24 株式会社Sumco シリコンウェーハの加工方法
JP7103210B2 (ja) * 2018-12-27 2022-07-20 株式会社Sumco シリコンエピタキシャルウェーハの製造方法及びシリコンエピタキシャルウェーハ
JP7063259B2 (ja) * 2018-12-27 2022-05-09 株式会社Sumco シリコンエピタキシャルウェーハの製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09283529A (ja) * 1996-02-15 1997-10-31 Toshiba Microelectron Corp 半導体基板の製造方法およびその検査方法
WO2001056071A1 (fr) * 2000-01-26 2001-08-02 Shin-Etsu Handotai Co., Ltd. Procede de production d'une tranche epitaxiale de silicium
JP2006040972A (ja) * 2004-07-22 2006-02-09 Shin Etsu Handotai Co Ltd シリコンエピタキシャルウェーハおよびその製造方法
JP2010141272A (ja) * 2008-12-15 2010-06-24 Sumco Corp エピタキシャルウェーハとその製造方法
WO2013153724A1 (ja) * 2012-04-12 2013-10-17 信越半導体株式会社 エピタキシャルウェーハとその製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW331017B (en) * 1996-02-15 1998-05-01 Toshiba Co Ltd Manufacturing and checking method of semiconductor substrate
TWI436429B (zh) 2009-04-10 2014-05-01 Sumco Corp 製造磊晶矽晶圓的方法以及磊晶矽晶圓

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09283529A (ja) * 1996-02-15 1997-10-31 Toshiba Microelectron Corp 半導体基板の製造方法およびその検査方法
WO2001056071A1 (fr) * 2000-01-26 2001-08-02 Shin-Etsu Handotai Co., Ltd. Procede de production d'une tranche epitaxiale de silicium
JP2006040972A (ja) * 2004-07-22 2006-02-09 Shin Etsu Handotai Co Ltd シリコンエピタキシャルウェーハおよびその製造方法
JP2010141272A (ja) * 2008-12-15 2010-06-24 Sumco Corp エピタキシャルウェーハとその製造方法
WO2013153724A1 (ja) * 2012-04-12 2013-10-17 信越半導体株式会社 エピタキシャルウェーハとその製造方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
KOJI SUEOKA ET AL.: "Effect of Heavy Boron Doping on Oxygen Precipitation in CzochralskiSilicon Substrates of Epitaxial Wafers", JOURNAL OF THE ELECTROCHEMICAL SOCIETY, vol. 147, no. 2, 2000, pages 756 - 762, XP055222230 *
WATARU SUGIMURA ET AL.: "Konodo Tenka CZ -Si Kesshochu no Sekishutsu Kaku Keisei Kyodo", 2005 NEN (HEISEI 17 NEN) SHUKI DAI 66 KAI EXTENDED ABSTRACTS; THE JAPAN SOCIETY OF APPLIED PHYSICS, vol. 1, 2005, pages 319 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111128696A (zh) * 2018-10-31 2020-05-08 胜高股份有限公司 外延硅晶片的制造方法及外延硅晶片

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