WO2015109787A1 - 一种fifo异常处理方法及装置 - Google Patents

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WO2015109787A1
WO2015109787A1 PCT/CN2014/082651 CN2014082651W WO2015109787A1 WO 2015109787 A1 WO2015109787 A1 WO 2015109787A1 CN 2014082651 W CN2014082651 W CN 2014082651W WO 2015109787 A1 WO2015109787 A1 WO 2015109787A1
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fifo
group
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fifos
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何翔
杨湘鄂
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中兴通讯股份有限公司
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
    • G06F11/0745—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in an input/output transactions management context
    • G—PHYSICS
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    • G06F11/0751—Error or fault detection not based on redundancy
    • G06F11/0763—Error or fault detection not based on redundancy by bit configuration check, e.g. of formats or tags

Definitions

  • the present invention relates to the field of memory, and in particular, to a FIFO exception processing method and apparatus.
  • FIFOs First Input First Output
  • a single FIFO was used.
  • the processing mode can no longer meet the needs of modern data service processing.
  • the main technical problem to be solved by the present invention is to provide a FIFO exception processing method and apparatus, which can perform effective abnormality detection on multiple FIFO groups, and ensure the correctness of each FIFO data transmission.
  • the present invention provides a FIFO exception processing method, including the following steps: During the operation of at least one FIFO group, an abnormality detection is performed on a FIFO in each FIFO group; when an abnormality is detected in the FIFO, The FIFO group in which the exception FIFO is located is synchronously reset.
  • the abnormality detection includes: detecting whether the FIFO has an address out of synchronization, or detecting whether the FIFO is in an empty or full state.
  • the process of detecting whether the address FIFO is not synchronized includes: acquiring the address of all the FIFOs at the current time when detecting the current FIFO; obtaining the address of the current FIFO current time of the FIFO group in which the current FIFO is located; comparing the current FIFO The address of the first FIFO is not the same as the address of the current FIFO, and the FIFO existence address is not synchronized; the process of synchronously resetting the FIFO group where the abnormal FIFO is located includes: acquiring all the same groups as the abnormal FIFO FIFO; Simultaneously reset all FIFOs in the FIFO group where the exception FIFO is located.
  • the method further includes: configuring control identifier information of the FIFOs in each FIFO group before the abnormality detection of the FIFOs in each FIFO group; the step of performing an abnormality detection on the FIFOs in each FIFO group includes: according to the control The identification information is abnormally detected by the FIFO in the same FIFO group; the step of obtaining the current FIFO current address of the FIFO group in which the current FIFO is located includes: obtaining the first FIFO group in which the current FIFO is located according to the control identification information The address of the current time of the FIFO; the step of acquiring all the FIFOs in the same group as the abnormal FIFO includes: acquiring all FIF0s in the same group as the abnormal FIFO according to the control identification information.
  • the method further includes: before the obtaining the addresses of all the FIFOs at the current time: latching the addresses of all the current times of the FIFO.
  • the method further includes: performing initialization processing for reading and writing enable of each FIFO; before the obtaining the addresses of all the FIFOs at the current time, the method further includes: detecting whether the initialization of the current FIFO has been completed, and if yes, acquiring the current The address of all FIFOs at all times.
  • the present invention further provides a FIFO abnormality processing apparatus, comprising: a detection module and a synchronous reset module; the detection module is configured to be in each FIFO group during the operation of at least one FIFO group The FIFO performs an abnormality detection; the synchronous reset module is configured to synchronously reset the FIFO group in which the abnormal FIFO is located when the detecting module detects that there is an abnormality in the FIFO.
  • the abnormality detection includes: detecting whether the FIFO has an address out of synchronization, or detecting whether the FIFO is in an empty or full state.
  • the process of the detecting module being configured to detect whether the address FIFO is not synchronized includes: acquiring the address of all the FIFOs at the current time when detecting the current FIFO; acquiring the current time of the first FIFO of the FIFO group where the current FIFO is located Address; comparing the address of the current FIFO with the address of the current time of the first FIFO; if different, the FIFO existence address is not synchronized; the synchronous reset module is configured to acquire all FIFOs in the same group as the abnormal FIFO, All FIFOs in the FIFO group where the exception FIFO is located are simultaneously synchronously reset.
  • the device further includes a configuration module; the configuration module is configured to configure control identifier information of the FIFO in each FIFO group before performing abnormality detection on the FIFOs in the respective FIFO groups; the detection module is set according to the control The identification information is abnormally detected by the FIFO in the same FIFO group.
  • the abnormality detection process the address of the current FIFO current time of the FIFO group in which the current FIFO is located is obtained according to the control identification information; the synchronous reset module is set according to The control identification information acquires all FIF0s in the same group as the abnormal FIFO.
  • the detection module is further configured to latch addresses of all current FIFO moments before acquiring addresses of all FIFOs at the current time.
  • the device further includes: an initialization processing module; the initialization processing module is configured to perform read/write enable initialization processing on each FIFO; the detection module is further configured to detect the current FIFO before acquiring addresses of all FIFOs at the current time. Whether the initialization has been completed, if it is completed, the address of all FIFOs at the current time is obtained.
  • the invention has the following advantages: The invention provides a FIFO abnormality processing method and device capable of performing effective abnormality detection on a plurality of FIFO groups, and ensuring the correctness of each FIFO data transmission.
  • the exception processing method of the present invention includes: performing an abnormality detection on a FIFO in each FIFO group during operation of at least one FIFO group; and synchronously resetting a FIFO group in which the abnormal FIFO is located when detecting an abnormality in the FIFO
  • the method of the present invention can perform real-time abnormality detection on all the FIFOs in each FIFO group.
  • the FIFO group in which the abnormal FIFO is located is simultaneously reset, that is, all the FIFOs in the FIFO group. Synchronous reset, which ensures the correctness of data transmission by the FIFO group.
  • FIG. 1 is a schematic flowchart diagram of a FIFO exception processing method according to Embodiment 1 of the present invention
  • FIG. 2 is a schematic flowchart diagram of another FIFO exception processing method according to Embodiment 1 of the present invention
  • FIG. 4 is a schematic structural diagram of a second FIFO abnormality processing apparatus according to Embodiment 2 of the present invention
  • FIG. 5 is a third FIFO abnormality according to Embodiment 2 of the present invention
  • Embodiment 1 As shown in FIG. 1 , this embodiment provides a FIFO exception processing method, which specifically includes the following steps: Step 101: During the operation of at least one FIFO group, the FIFOs in each FIFO group perform abnormality detection.
  • the method of this embodiment is applicable to one or more sets of FIFOs, which can detect all FIFOs, for example, polling and detecting FIFOs in all FIFO groups for abnormality detection.
  • the method in this embodiment may be to perform an abnormality check on the FIFO in the FIFO group after grouping the plurality of FIFOs.
  • the content of the abnormality detection in the method of this embodiment may include: detecting whether the FIFO has an address out of synchronization, or detecting whether the FIFO is in an empty or full state. For example, it can detect: FIFO sporadic emptiness, FIFO read/write address synchronization, and other abnormal conditions that may occur in the FIFO.
  • Step 102 When it is detected that there is an abnormality in the FIFO, the FIFO group in which the abnormal FIFO is located is synchronously reset.
  • the synchronous reset of the FIFO group in which the abnormal FIFO is located is specifically: synchronously resetting all the FIFOs and the abnormal FIFO itself in the same group as the abnormal FIFO.
  • the method for detecting the FIFO in the method of detecting the FIFO in the method of detecting the FIFO may include: when detecting the current FIFO, the method for detecting the FIFO in the method of detecting the FIFO is as follows: Obtaining the address of all FIFOs at the current time; obtaining the address of the current FIFO current time of the current FIFO group; comparing the current FIFO address with the address of the first FIFO current time, if different, the FIFO existence address
  • the synchronization process of the FIFO group in which the abnormal FIFO is located in the method of the embodiment may include: acquiring all the FIFOs in the same group as the abnormal FIFO; simultaneously synchronizing all the FIFOs in the FIFO group where the abnormal FIFO is located Reset.
  • the FIFO exception processing method of this embodiment can perform an abnormality detection on each FIFO by using the identification information of the FIFO, and determine a member of the group in which the FIFO is located.
  • the method of the embodiment further includes: configuring control identifier information of the FIFOs in each FIFO group; the foregoing process of performing abnormality detection on the FIFOs in each FIFO group may include: performing, according to the control identifier information, the same FIFO group The FIFO performs the abnormality detection.
  • the process of obtaining the address of the current FIFO current time of the FIFO group in which the current FIFO is located may include: obtaining an address of the current FIFO current time of the FIFO group where the current FIFO is located according to the control identification information;
  • the process of all FIFOs in the same group as the exception FIFO may include: acquiring all FIFOs in the same group as the exception FIFO based on the control identification information.
  • the control identifier information may be a control FIFO number. If some control FIFO numbers are the same, the FIFOs belong to the same FIFO group.
  • the method of this embodiment can use the control identifier to perform abnormality detection and synchronous reset on multiple groups of FIFOs.
  • the FIFO number is 21, indicating the second FIFO (21) and the first FIFO. (11) does not belong to the same group, then skips the address synchronization detection of the second FIFO, acquires the number of the third FIFO at the same time, and so on, until the FIFO in the first FIFO group is detected (11, 12, 13) , 14, 15).
  • the detection of the second FIFO group is also performed in the same manner until the FIFO detection in all FIFO groups is completed. Taking the FIFO (No.
  • the read address or write address of all current FIFOs is obtained. , that is, obtain the read or write address of the current FIFO of 10 FIFOs; then obtain the address of the current FIFO of the FIFO group in which the FIFO is located according to the number, and obtain the FIFO with the number 11 as the first because the FIFO numbers are known.
  • the first FIFO in the FIFO group the read or write address of the FIFO of number 11 is the current read or write address of the first FIFO of the FIFO group in which the current FIFO is detected; then the currently detected FIFO That is, the read or write address of the FIFO numbered 1 2 is compared with the read or write address of the FIFO numbered 1 1 . If they are the same, it means that the currently detected FIFO does not have an address unsynchronized. If different, the current detected The FIFO existence address is not synchronized. When the FIFO numbered 1 2 has a read or write address that is out of sync, compare the numbers of the remaining nine FIFOs with the number of the currently detected FIFO.
  • the address of the first FIFO in the FIFO group is not limited to the manner of using the identifier mentioned above, or may be recorded during the detection process when the first FIFO in the FIFO group is detected, and is used for subsequent The FIFO address synchronization judgment provides a basis.
  • the method of the embodiment further includes: latching the current address of all the FIFOs before acquiring the address of the FIFO; for example, sending to all FIFOs Address latch signal. After receiving this signal, the FIFO latches the current address onto the buffer, and the address remains unchanged.
  • the exception processing method of the embodiment may further include: performing initialization processing for reading and writing enable of each FIFO; before acquiring the addresses of all the FIFOs at the current time, the method may further include: detecting whether the initialization of the current FIFO has been completed, and if so, acquiring The address of all FIFOs at the current time, if not completed, anomaly detection for the next FIFO.
  • the method of the embodiment can configure the information to control the read and write enable of each FIFO, and realize the function of corresponding data processing. After the FIFO is reset, the FIFO read/write enable can be initialized.
  • the initialization completion flag initial_ok is set to 0, indicating that the FIFO has not completed initialization, when the amount of data in the FIFO is increased to half of the FIFO depth.
  • the initialization of the FIFO is completed and initial_ok is set to 1.
  • Step 201 Detect whether the current FIFO initialization is completed, and if yes, execute step 202; if not, Go to step 206.
  • detection can be started from the first FIFO, and each FIFO can be numbered. When one number is incremented, the next FIFO is detected.
  • Step 202 Issue an address latch signal to all FIFOs to latch the current address of each FIFO.
  • Step 203 Read the read address of the current FIFO and the read address of the first FIFO of the FIFO group in which the FIFO is located.
  • Step 204 Compare the two addresses. If they are different, go to step 205. If they are the same, go to 206.
  • Step 205 Find all the FIFOs in the same FIFO group as the current FIFO, and generate the same group FIFO reset signal pair to reset all the FIFOs in the FIFO group where the FIFO is located.
  • Step 206 Enter the address detection of the next FIFO, and return to step 201 to start detecting whether the initialization is completed.
  • the read/write address detection conversion may be further included, that is, after the FIFO group read or write address is detected, the writing or reading of the FIFO group is continued to be detected. Whether the address is synchronized, the detection of the read/write address of the FIFO group is completed.
  • the method of this embodiment can implement address detection of multiple channels of the same group FIFO and reset of the same group of FIFOs, and can perform polling detection on the read address and the write address of the same group of FIFOs. By setting the ctrl_fifo_num value of each FIFO through software, flexible configuration of multiple FIFOs in the same group can also be realized.
  • Embodiment 2 As shown in FIG. 3, this embodiment provides a FIFO exception processing apparatus, including: a detection module and a synchronous reset module; the detection module is configured to perform FIFO on each PT group during operation The FIFO in the group performs an abnormality detection; the synchronous reset module is configured to synchronously reset the FIFO group in which the abnormal FIFO is located when the detecting module detects that the FIFO has an abnormality.
  • the abnormality detection comprises: detecting whether the FIFO has an address out of synchronization, or detecting whether the FIFO is in an empty or full state.
  • the detecting module is configured to detect whether the detection FIFO has an address out-of-synchronization process, including: when detecting the current FIFO, acquiring an address of all FIFOs at the current time; acquiring a current FIFO current time of the FIFO group where the current FIFO is located the address of; Comparing the address of the current FIFO with the address of the current time of the first FIFO, if different, the FIFO existence address is not synchronized; the synchronous reset module is set to acquire all FIFOs in the same group as the abnormal FIFO, the exception FIFO All FIFOs in the FIFO group are simultaneously synchronized and reset. As shown in FIG.
  • the apparatus further includes a configuration module; the configuration module is configured to configure control identifier information of the FIFO in each FIFO group before performing abnormality detection on the FIFOs in each FIFO group; the detection module is configured to And performing an abnormality detection on the FIFO in the same FIFO group according to the control identification information, and acquiring an address of a current FIFO current time of the FIFO group in which the current FIFO is located according to the control identification information; The module is configured to acquire all FIF0s in the same group as the exception FIFO based on the control identification information.
  • the detection module is further configured to latch addresses of all current FIFO moments before acquiring addresses of all FIFOs at the current time.
  • the apparatus further includes: an initialization processing module; the initialization processing module is configured to perform initialization processing for reading and writing enable of each FIFO; and the detecting module is further configured to acquire all current moments The address of the FIFO is detected before the initialization of the current FIFO has been completed. If it is completed, the addresses of all the FIFOs at the current time are obtained.
  • the abnormality processing apparatus of this embodiment can perform abnormality detection on a plurality of sets of FIFOs, and perform resetting of the same group FIFO when an abnormality is found.
  • Embodiment 3 This embodiment will describe the exception processing method of the present invention in detail with a FIFO address exception processing system. As shown in FIG.
  • the system includes: a FIFO group, a state control module, an address detection module, and a same group FIFO.
  • Reset module and CPU configuration module FIFO group: A data buffer module group that implements the corresponding functions, consisting of N FIFOs; each FIFO needs to generate a self-incrementing read/write address according to the read/write enable, and then gives an indication of the empty state of the corresponding FIFO according to the address, and Waterline position indication.
  • State Control Module Controls the read and write enable of each group of FIFOs according to the FIFO configuration information issued by the software, and realizes the corresponding data processing function.
  • the state control module is also responsible for the initialization processing of each group of FIFO read and write enable.
  • the initialization completion flag initial_ok is set to 0, indicating that the FIFO has not completed initialization.
  • initial_ok is set to 1; address detection module: every certain time Address check is performed on each FIFO in the same group FIFO. If the addresses are not the same, an error is reported.
  • the module can alternately detect the read address or the write address in the same group FIFO. The address detection is controlled by a state machine, and the specific address synchronization detection is performed. Refer to the detection process in the first embodiment.
  • the same group FIFO reset module When the module receives the synchronization error signal of the FIFO sent by the address detection module, the same group FIFO reset module will read out the FIFO. (Control FIFO number value) ctrl_fifo_num value, then find all FIFOs with the same ctrl_fifo_num value, generate the same group FIFO reset signal; when the same group FIFO reset module receives the FIFO empty flag signal and software reset command, it will also generate the group Synchronous reset information for all FIFOs.
  • CPU configuration module Configure the flag information of each FIFO for the address detection module and the same group FIFO reset module, that is, the control FIFO number (ctrl_fifo_num). If the flag information of the FIFO is consistent, it is regarded as the same group FIF0.
  • the address detection module detects each group of FIFO read/write addresses according to the control FIFO number (ctrl_fifo_num) by group polling. If an error occurs, the result is sent to the same group FIFO reset module, and the same group FIFO reset module also outputs the same group according to the ctrl_fifo_num value. FIFO reset signal.
  • the CPU configuration module also needs to configure a state control module.
  • the state control module controls the read and write enable status of each FIFO according to the configuration information to implement a corresponding data processing function.
  • the same group FIFO reset module will trigger the indication information of the abnormal FIFO (control)
  • the FIFO number is compared with the flag information (control FIFO number) of all FIFOs. If they are the same, this group of FIFO synchronous resets is executed.
  • the detection process of the address detection module is shown in Figure 8.
  • the current processing FIFO number is 1 FIFO start address monitoring
  • enter FIFOJNITIAL—DETECT detects the status and detects if the current FIFO initialization is complete. If not completed, jump into the FIFO_NUM_ADDER state. If the initialization has been completed, the FIFO enters the normal working state and is transferred to the RD_CTRL_NUM state. In this state, the control FIFO number corresponding to the current processing FIFO is read, the ADDR_LATCH state is entered, and an address latch signal is issued to all FIFOs.
  • the FIFO latches the current address to fifo_ a ddr_m 0n . This address remains unchanged, and then enters the RD ADDR PROC FIFO and RD_ADDR_CTRL_FIFO states in sequence, respectively reading the monitoring address of the current processing FIFO and the FIFO.
  • the monitoring address of the first FIFO in the FIFO group (the monitoring address can be a read address or a write address).
  • the state machine then transitions to the ADDR_XOR state, comparing the two addresses.
  • the address is different, it needs to provide a sync_fifo_error indication to the current FIFO, indicating that the current processing FIFO address is abnormal, the group FIFO needs to be reset, and jumps to the IDLE state; if the address is the same, it enters the FIFO_NUM_ADDER polling the current processing FIFO state, and the current processing FIFO number plus 1.
  • FIFO_NUM_ADDER In the FIFO_NUM_ADDER state, if fifo num is not greater than N, then enter RD_CTRL_NUM state, read ctrl num of the next number FIFO; if fifo_num is greater than N, it indicates that 1 ⁇ N FIFO addresses have been monitored, enter WR_RD_ADDR_SWITCH state, read and write The conversion of the address flag, output conversion flag; if the monitoring address of the original output of the FIFO is the read address, after the conversion flag is received, the write address should be output, then the output address of the FIFO will be the read address (write address), thus Such a monitoring process completes the monitoring of the FIFO read and write addresses.

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Abstract

本发明公开了一种FIFO异常处理方法及装置。本发明的异常处理方法包括：在至少一个FIFO组的工作过程中，对各个FIFO组中的FIFO进行异常检测；当检测到FIFO存在异常时，对异常FIFO所在的FIFO组进行同步复位；本发明的方法能够对多个FIFO组进行有效的异常检测，保证各个FIFO数据传输的正确性。

Description

一种 FIFO异常处理方法及装置 技术领域 本发明涉及存储器领域， 尤其涉及一种 FIFO异常处理方法及装置。 背景技术 随着新技术的演进和发展， 相关业务的处理速率变得越来越高， 芯片内部所使用 的 FIFO (First Input First Output,先进先出寄存器）数量越来越多， 以往使用单个 FIFO 来处理的模式已经不能满足现代数据业务处理的需求， 这种情况下， 我们往往需要使 用一组或者多组 FIFO来同时处理相关业务， 例如在存在多个 FIFO时， 一般地， 技术 人员会对多个 FIFO分组， 采用多个 FIFO组来处理相关业务。 而伴随使用多组 FIFO 处理相关业务时， FIFO组内的某个 FIFO存在异常时， 比如一定概率出现比如偶发性 空满、 同组 FIFO读写地址不同步， 由于各个 FIFO的地址都是独立控制的， 采用单独 对异常 FIFO进行同步复位， 也不能保证同组 FIFO中数据传输的正确， 现有技术中并 没有有效的对多个 FIFO组进行异常检测的方法。 发明内容 本发明要解决的主要技术问题是， 提供一种 FIFO异常处理方法及装置， 能够对 多个 FIFO组进行有效的异常检测， 保证各个 FIFO数据传输的正确性。 为解决上述技术问题， 本发明提供一种 FIFO异常处理方法， 包括如下步骤： 在 至少一个 FIFO组的工作过程中， 对各个 FIFO组中的 FIFO进行异常检测； 当检测到 FIFO存在异常时， 对异常 FIFO所在的 FIFO组进行同步复位。 其中， 所述异常检测包括： 检测 FIFO是否存在地址不同步， 或者检测 FIFO是否 出现空或满状态。 其中， 所述检测 FIFO是否存在地址不同步的过程包括： 在对当前 FIFO进行检测 时， 获取当前时刻所有 FIFO的地址； 获取当前 FIFO所在 FIFO组的第一个 FIFO当 前时刻的地址；比较当前 FIFO的地址与所述第一个 FIFO当前时刻的地址，如果不同， 则该 FIFO存在地址不同步； 所述对异常 FIFO所在的 FIFO组进行同步复位的过程包 括： 获取与该异常 FIFO同组的所有 FIFO; 对该异常 FIFO所在 FIFO组中所有 FIFO 同时进行同步复位。 其中， 所述方法在对各个 FIFO组中的 FIFO进行异常检测之前还包括： 配置各个 FIFO组中 FIFO的控制标识信息；所述对各个 FIFO组中的 FIFO进行异常检测步骤包 括： 根据所述控制标识信息对同一个 FIFO组中的 FIFO进行异常检测； 所述获取当前 FIFO所在 FIFO组的第一个 FIFO当前时刻的地址的步骤包括： 根据所述控制标识信 息获取当前 FIFO所在 FIFO组的第一个 FIFO当前时刻的地址;所述获取与该异常 FIFO 同组的所有 FIFO的步骤包括：根据所述控制标识信息获取与该异常 FIFO同组的所有 FIF0。 其中， 所述方法在获取当前时刻所有 FIFO的地址之前还包括： 锁存所有 FIFO当 前时刻的地址。 其中， 所述方法还包括： 对各个 FIFO进行读写使能的初始化处理； 所述方法在 获取当前时刻所有 FIFO的地址之前还包括： 检测当前 FIFO的初始化是否已经完成， 若完成， 则获取当前时刻所有 FIFO的地址。 同样为了解决上述的技术问题， 本发明还提供了一种 FIFO异常处理装置， 包括: 检测模块和同步复位模块； 所述检测模块设置为在至少一个 FIFO组的工作过程中， 对各个 FIFO组中的 FIFO进行异常检测；所述同步复位模块设置为当所述检测模块检 测到 FIFO存在异常时， 对异常 FIFO所在的 FIFO组进行同步复位。 其中， 所述异常检测包括： 检测 FIFO是否存在地址不同步， 或者检测 FIFO是否 出现空或满状态。 其中， 所述检测模块设置为检测检测 FIFO是否存在地址不同步的过程包括： 在 对当前 FIFO进行检测时， 获取当前时刻所有 FIFO的地址； 获取当前 FIFO所在 FIFO 组的第一个 FIFO当前时刻的地址； 比较当前 FIFO的地址与所述第一个 FIFO当前时 刻的地址， 如果不同， 则该 FIFO存在地址不同步； 所述同步复位模块设置为获取与 该异常 FIFO同组的所有 FIFO, 对该异常 FIFO所在 FIFO组中所有 FIFO同时进行同 步复位。 其中，所述装置还包括配置模块;所述配置模块设置为在对各个 FIFO组中的 FIFO 进行异常检测之前， 配置各个 FIFO组中 FIFO的控制标识信息； 所述检测模块设置为 根据所述控制标识信息对同一个 FIFO组中的 FIFO进行异常检测，在异常检测过程中， 根据所述控制标识信息获取当前 FIFO所在 FIFO组的第一个 FIFO当前时刻的地址； 所述同步复位模块设置为根据所述控制标识信息获取与该异常 FIFO 同组的所有 FIF0。 其中， 所述检测模块还设置为在获取当前时刻所有 FIFO 的地址之前锁存所有 FIFO当前时刻的地址。 其中，所述装置还包括:初始化处理模块;所述初始化处理模块设置为对各个 FIFO 进行读写使能的初始化处理； 所述检测模块还设置为在获取当前时刻所有 FIFO 的地 址之前检测当前 FIFO的初始化是否已经完成， 若完成， 则获取当前时刻所有 FIFO的 地址。 本发明的有益效果是： 本发明提供了一种 FIFO异常处理方法及装置可以对多个 FIFO组进行有效的异常检测， 保证各个 FIFO数据传输的正确性。 具体地， 本发明的 异常处理方法包括： 在至少一个 FIFO组的工作过程中， 对各个 FIFO组中的 FIFO进 行异常检测； 当检测到 FIFO存在异常时，对异常 FIFO所在的 FIFO组进行同步复位； 本发明的方法可以对每个 FIFO组中所有的 FIFO进行实时异常检测， 当发现有 FIFO 存在异常时， 对该异常 FIFO所在的 FIFO组进行同歩复位， 即对该 FIFO组内所有的 FIFO同步复位， 这样保证了该 FIFO组传输数据的正确性， 与现有技术相比， 本发明 的方法可以实现多个 FIFO组的异常检测和同步复位，从而保证同组 FIFO数据传输的 正确性。 附图说明 图 1本发明实施例一提供的一种 FIFO异常处理方法的流程示意图； 图 2为本发明实施例一提供的另一种 FIFO异常处理方法的流程示意图； 图 3为本发明实施例二提供的第一种 FIFO异常处理装置的结构示意图； 图 4为本发明实施例二提供的第二种 FIFO异常处理装置的结构示意图； 图 5为本发明实施例二提供的第三种 FIFO异常处理装置的结构示意图； 图 6为本发明实施例三提供的一种 FIFO异常处理系统的结构示意图； 图 7为本发明实施例三提供的状态机九种状态的表格； 图 8为本发明实施例收纳提供的一种地址检测模块检测 FIFO异常的流程示意图。 具体实施方式 下面通过具体实施方式结合附图对本发明作进一步详细说明。 实施例一： 如图 1所示， 本实施例提供了一种 FIFO异常处理方法， 具体包括如下步骤： 步骤 101 : 在至少一个 FIFO组的工作过程中， 各个 FIFO组中的 FIFO进行异常 检测。 本实施例方法适用于一组或者多组 FIFO, 其可以对所有 FIFO进行检测， 例如可 以轮询检测所有 FIFO组中的 FIFO进行异常检测。 本实施例方法可以是在对多个 FIFO进行分组后， 对 FIFO组中 FIFO进行异常检
本实施例方法中异常检测的内容可以包括： 检测 FIFO是否存在地址不同步， 或 者检测 FIFO是否出现空或满状态。例如可以检测： FIFO偶发性空满、 FIFO读写地址 是否同步以及其他 FIFO可能出现的异常情况。 步骤 102: 当检测到 FIFO存在异常时， 对异常 FIFO所在的 FIFO组进行同步复 位。 本实施例对异常 FIFO所在的 FIFO组进行同步复位具体为： 对与异常 FIFO在同 一组的所有 FIFO以及异常 FIFO本身进行同步复位。 以下以异常检测包括： 检测 FIFO是否存在地址不同步为例来说明本实施例的方 法， 具体地， 本实施例方法中检测 FIFO是否存在地址不同步的过程可以包括： 在对当前 FIFO进行检测时， 获取当前时刻所有 FIFO的地址； 获取当前 FIFO所在 FIFO组的第一个 FIFO当前时刻的地址； 比较当前 FIFO的地址与所述第一个 FIFO当前时刻的地址，如果不同，则该 FIFO 存在地址不同步； 此时，本实施例方法中对异常 FIFO所在的 FIFO组进行同步复位的过程可以包括： 获取与该异常 FIFO同组的所有 FIFO; 对该异常 FIFO所在 FIFO组中所有 FIFO同时进行同步复位。 优先地， 本实施例的 FIFO异常处理方法可以利用 FIFO的标识信息对各个 FIFO 进行异常检测， 以及确定 FIFO所在组的成员。 具体的， 本实施例的方法还包括： 配 置各个 FIFO组中 FIFO的控制标识信息； 上述对各个 FIFO组中 FIFO进行异常检测的过程可以包括：根据所述控制标识信 息对同一个 FIFO组中的 FIFO进行异常检测； 上述获取当前 FIFO所在 FIFO组的第一个 FIFO当前时刻的地址的过程可以包括： 根据所述控制标识信息获取当前 FIFO所在 FIFO组的第一个 FIFO当前时刻的地址； 上述获取与该异常 FIFO同组的所有 FIFO的过程可以包括： 根据所述控制标识信息获取与该异常 FIFO同组的所有 FIFO。 本实施例中控制标识信息可以为控制 FIFO编号，如果某几个控制 FIFO编号是相 同的， 则这几个 FIFO是属于同一个 FIFO组的。 本实施例的方法可以利用控制标识来对多组 FIFO进行异常检测以及同步复位， 下面通过一个简单的例子来说明本实施例异常处理方法： 假设有 10个串联的 FIFO, 可以将 10个 FIFO划分为两个 FIFO组， 其中第 1、 3、 5、 7、 9FIF0构成第一 FIFO组， 第 2、 4、 6、 8、 10FIFO构成第二 FIFO组； 分别给 第一、 二 FIFO组中的 FIFO进行编号， 第一组中 FIFO的编号为 11、 12、 13、 14、 15， 第二组中 FIFO的编号为 21、 22、 23、 24、 25； 在对 10个 FIFO进行检测时可以根据编号对同组的 FIFO进行地址同步检测， 具 体地， 从第一个 FIFO ( 11 ) 开始检测， 获取第二个 FIFO时该 FIFO的编号为 21， 说 明第二个 FIFO (21 )与第一个 FIFO ( 11 )不属于同一组， 然后跳过对第二 FIFO的地 址同步检测， 同时获取第三个 FIFO的编号， 以此类推，直到将第一 FIFO组中的 FIFO 检测完（11、 12、 13、 14、 15 )。 对于第二 FIFO组的检测也是按照同样的方式进行的， 直至完成所有 FIFO组中 FIFO检测。 以第一 FIFO组中的 FIFO (编号 12) 为例来说明检测其中某个 FIFO的地址是否 存在地址不同步的具体过程： 当检测到该 FIFO时， 获取所有 FIFO当前时刻的读地址 或者写地址， 即获取 10个 FIFO当前时刻的读或写地址； 然后根据编号获取该 FIFO 所在 FIFO组的第一个 FIFO当前时刻的地址， 获取由于各 FIFO编号已知， 确定编号 为 11的 FIFO为第一 FIFO组中第一个 FIFO,编号 11的 FIFO的读或写地址即为当前 检测 FIFO所在 FIFO组的第一个 FIFO当前时刻的读或写地址；接着将当前检测的 FIFO 即编号为 1 2的 FIFO的读或写地址与编号为 1 1的 FIFO的读或写地址进行比较，若 相同， 则说明当前检测的 FIFO不存在地址不同步， 若不同， 则说明当前检测的 FIFO 存在地址不同步。 当编号为 1 2的 FIFO存在读或写地址不同步时，将其余九个 FIFO的编号与当前 检测的 FIFO的编号比较， 若第一位编号相同则说明是与该 FIFO属于同一组， 通过比 较得出， 编号为 11、 13、 14、 15的 FIFO是与编号为 12的 FIFO属于第一 FIFO组， 此时， 对第一 FIFO组中所有的 FIFO同时进行同步复位。 应当理解的是： FIFO组中第一 FIFO的地址不仅限与上述采用标识的方式获取， 也可以是在检测过程中， 当检测到 FIFO组中第一 FIFO时就记录下来， 用来为后续的 FIFO地址同步判断提供依据。 为了能够防止检测时 FIFO 的地址跳变导致不能精确地检测各 FIFO 的地址不同 步， 本实施例的方法在获取 FIFO的地址之前还包括： 锁存所有 FIFO当前的地址； 例 如， 向所有 FIFO发出地址锁存信号。 FIFO在接到这个信号后， 将当前的地址锁存到 缓存上， 这个地址保持不变。 本实施例异常处理方法还可以包括： 对各个 FIFO进行读写使能的初始化处理； 此时获取当前时刻所有 FIFO的地址之前还可以包括：检测当前 FIFO的初始化是 否已经完成，若完成，则获取当前时刻所有 FIFO的地址，如果未完成则对下一个 FIFO 进行异常检测。 一般地， 对于 FIFO是有读写使能信号控制 FIFO的读写的， 本实施例方法可以配 置信息控制各 FIFO的读写使能， 实现相应数据处理的功能。 当 FIFO复位后， 可以对 FIFO读写使能进行初始化处理，当 FIFO初始化完成则将初始化完成标志 initial_ok置 0， 表示 FIFO还未完成初始化， 当 FIFO中的数据量增加到 FIFO深度的一半的时候， FIFO的初始化完成， initial_ok置 1。 如图 2所示， 下面通过检测 FIFO地址来详细说明本实施例的异常处理方法的过 程， 具体的步骤包括： 步骤 201 : 检测当前 FIFO初始化是否完成， 若是， 则执行步骤 202; 若否， 则执 行步骤 206。 针对多个 FIFO组， 可以从第一个 FIFO开始检测， 可以给每个 FIFO进行编号， 当检测完一个编号加 1， 进入下个 FIFO的检测。 步骤 202: 向所有 FIFO发出地址锁存信号将各 FIFO当前的地址进行锁存。 步骤 203 :读取当前 FIFO的读地址和该 FIFO所在 FIFO组的第一个 FIFO的读地 址。 步骤 204: 比较两个地址， 如果不同， 则进入步骤 205， 如果相同， 则进入 206。 步骤 205: 找出与当前 FIFO在同一个 FIFO组的所有 FIFO, 产生同组 FIFO复位 信号对与该 FIFO所在 FIFO组中所有的 FIFO同时进行复位。 步骤 206:进入下一个 FIFO的地址检测，返回步骤 201开始检测初始化是否完成。 本实施例的检测过程中当某个 FIFO组中 FIFO的一个地址检测完毕后还可以包括 读写地址检测转换， 即当 FIFO组读或写地址检测完毕后， 继续检测该 FIFO组的写或 读地址是否同步， 完成该 FIFO组读写地址的检测。 本实施例的方法可以实现多路同组 FIFO的地址检测以及同组 FIFO的复位，并且 能够对同组 FIFO 的读地址和写地址进行轮询检测。 通过软件设置各个 FIFO 的 ctrl_fifo_num值， 还可实现多路同组 FIFO灵活配置。 实施例二： 如图 3所示， 本实施例提供了一种 FIFO异常处理装置， 包括： 检测模块和同步 复位模块； 所述检测模块设置为在至少一个 FIFO组的工作过程中，对各个 FIFO组中的 FIFO 进行异常检测； 所述同步复位模块设置为当所述检测模块检测到 FIFO存在异常时， 对异常 FIFO 所在的 FIFO组进行同步复位。 优先地， 所述异常检测包括： 检测 FIFO是否存在地址不同步， 或者检测 FIFO是 否出现空或满状态。 优先地， 所述检测模块设置为检测检测 FIFO是否存在地址不同步的过程包括： 在对当前 FIFO进行检测时， 获取当前时刻所有 FIFO的地址； 获取当前 FIFO所在 FIFO组的第一个 FIFO当前时刻的地址； 比较当前 FIFO的地址与所述第一个 FIFO当前时刻的地址，如果不同，则该 FIFO 存在地址不同步； 所述同步复位模块设置为获取与该异常 FIFO 同组的所有 FIFO, 对该异常 FIFO 所在 FIFO组中所有 FIFO同时进行同步复位。 如图 4所示， 所述装置还包括配置模块； 所述配置模块设置为在对各个 FIFO组中的 FIFO进行异常检测之前， 配置各个 FIFO组中 FIFO的控制标识信息； 所述检测模块设置为根据所述控制标识信息对同一个 FIFO组中的 FIFO进行异常 检测， 在异常检测过程中， 根据所述控制标识信息获取当前 FIFO所在 FIFO组的第一 个 FIFO当前时刻的地址； 所述同步复位模块设置为根据所述控制标识信息获取与该异常 FIFO 同组的所有 FIF0。 优先地， 所述检测模块还设置为在获取当前时刻所有 FIFO 的地址之前锁存所有 FIFO当前时刻的地址。 优先地， 如图 5所示， 所述装置还包括： 初始化处理模块； 所述初始化处理模块设置为对各个 FIFO进行读写使能的初始化处理； 所述检测模块还设置为在获取当前时刻所有 FIFO的地址之前检测当前 FIFO的初 始化是否已经完成， 若完成， 则获取当前时刻所有 FIFO的地址。 本实施例的异常处理装置， 可以对多组 FIFO进行异常检测， 并且在发现异常时 进行同组 FIFO的复位。 实施例三： 本实施例将以一种 FIFO地址异常处理系统来详细介绍本发明的异常处理方法， 如图 6所示， 该系统包括： FIFO组、 状态控制模块、 地址检测模块、 同组 FIFO复位 模块以及 CPU配置模块； FIFO组： 实现相应功能的数据缓存模块组， 由 N个 FIFO构成； 每个 FIFO需要 根据读写使能分别产生自增的读写地址， 然后根据地址给出对应 FIFO 的空满状态指 示， 以及上下水线位置指示。 状态控制模块： 根据软件下达的 FIFO配置信息控制各组 FIFO的读写使能， 实现 相应数据处理功能。 当同组 FIFO复位以后， 状态控制模块还负责各组 FIFO读写使能 的初始化处理。 复位后， 初始化完成标志 initial_ok置 0， 表示 FIFO还未完成初始化， 当 FIFO中的数据量增加到 FIFO深度的一半的时候， FIFO的初始化完成， initial_ok 置 1 ; 地址检测模块： 每隔一特定时间对同组 FIFO内的各个 FIFO进行地址校验， 如果 地址不相同， 则报错。 此模块可以轮换检测同组 FIFO 内的读地址或者写地址， 此地 址检测由一个状态机来控制过程， 具体的地址同步检测， 参考实施例一中检测过程。 如 7所示的表， 此状态机一共有 9个状态： 同组 FIFO复位模块： 本模块收到地址检测模块送来的 FIFO的同步错误信号时， 同组 FIFO复位模块会读出此 FIFO的 （控制 FIFO编号值） ctrl_fifo_num值， 然后找 出 ctrl_fifo_num值相同的所有的 FIFO， 产生同组 FIFO复位信号； 同组 FIFO复位模 块接收到 FIFO空满标志信号和软件复位命令时，也将产生组内所有 FIFO的同步复位 信息。
CPU配置模块:为地址检测模块和同组 FIFO复位模块配置每个 FIFO的标志信息， 即控制 FIFO编号 （ctrl_fifo_num)。 如果 FIFO的标志信息一致则视为同组 FIF0。 地 址检测模块根据控制 FIFO编号 （ctrl_fifo_num) 按组轮询检测每组 FIFO读写地址， 如果出现错误， 会把结果送入同组 FIFO 复位模块， 同组 FIFO 复位模块也会根据 ctrl_fifo_num值输出同组 FIFO复位信号。 CPU配置模块还要配置状态控制模块， 状 态控制模块根据配置信息来控制每个 FIFO的读写使能情况实现相应的数据处理功能。 系统上电后， 所有 FIFO初始化完毕之后， 如果其中 FIFO组中某个 FIFO存在问 题时： 比如 FIFO空满异常或地址出现不同步， 将会触发同组 FIFO复位模块将异常 FIFO的标示信息（控制 FIFO编号）与所有 FIFO的标示信息（控制 FIFO编号）比较， 如果相同， 则执行此组 FIFO同步复位。 其中地址检测模块的检测流程如图 8所示： 系统上电复位后， 进入 IDLE状态， 将 fifo num (FIFO编号， 与 FIFO组中 FIFO 个数对应） 当前处理 FIFO编号初始化为 1， 即从第 1个 FIFO开始地址监测， 进入 FIFOJNITIAL—DETECT检测状态， 检测当前 FIFO初始化是否完成。 如果没有完成， 跳入 FIFO_NUM_ADDER状态。如果初始化已经完成，说明 FIFO进入正常工作状态， 转入 RD_CTRL_NUM状态。 在这个状态中， 读取当前处理 FIFO对应的控制 FIFO编 号， 进入 ADDR_LATCH状态， 向所有 FIFO发出地址锁存信号。 FIFO在接到这个信 号后， 将当前的地址锁存到 fifo_addr_m0n 上， 这个地址保持不变， 然后依次进入 RD ADDR PROC FIFO和 RD_ADDR_CTRL_FIFO状态，分别读取当前处理 FIFO的 监测地址以及该 FIFO所在 FIFO组中第一个 FIFO的监测地址，（监测地址可以为读地 址或写地址）。 接着状态机转入 ADDR_XOR状态， 比较两个地址。 如果地址不同， 需 要向当前 FIFO提供 sync_fifo_error指示， 指示当前处理 FIFO地址异常， 该组 FIFO 需要复位， 并且跳到 IDLE状态； 如果地址相同， 则进入 FIFO_NUM_ADDER轮询当 前处理 FIFO状态， 将当前处理 FIFO编号加 1。 在 FIFO_NUM_ADDER状态如果 fifo num 不大于 N， 那么进入 RD_CTRL_NUM 状态， 读取下一个编号 FIFO 的 ctrl num ； 如果 fifo_num 大于 N， 说明 1~N个 FIFO 的地址都已监测完毕， 进入 WR_RD_ADDR_SWITCH状态，进行读写地址标志的转换，输出转换标识；如果 FIFO 原来输出的监测地址是读地址，那么在接收到转换标识后，应该输出写地址，那么 FIFO 的输出地址将为读地址 （写地址）， 这样通过两个这样的监测过程， 就完成了 FIFO读 写地址的监测。 以上内容是结合具体的实施方式对本发明所作的进一步详细说明， 不能认定本发 明的具体实施只局限于这些说明。 对于本发明所属技术领域的普通技术人员来说， 在 不脱离本发明构思的前提下， 还可以做出若干简单推演或替换， 都应当视为属于本发 明的保护范围。 工业实用性 如上所述， 通过上述实施例及优选实施方式， 能够对多个 FIFO组进行有效的异 常检测， 保证各个 FIFO数据传输的正确性。

Claims

权 利 要 求 书
1. 一种 FIFO异常处理方法， 包括如下步骤： 在至少一个 FIFO组的工作过程中， 对各个 FIFO组中的 FIFO进行异常检 当检测到 FIFO存在异常时， 对异常 FIFO所在的 FIFO组进行同步复位。
2. 如权利要求 1所述的 FIFO异常处理方法，其中，所述异常检测包括：检测 FIFO 是否存在地址不同步， 或者检测 FIFO是否出现空或满状态。
3. 如权利要求 2所述的 FIFO异常处理方法， 其中， 所述检测 FIFO是否存在地址 不同步的过程包括：
在对当前 FIFO进行检测时， 获取当前时刻所有 FIFO的地址； 获取当前 FIFO所在 FIFO组的第一个 FIFO当前时刻的地址； 比较当前 FIFO的地址与所述第一个 FIFO当前时刻的地址， 如果不同， 则 该 FIFO存在地址不同步； 所述对异常 FIFO所在的 FIFO组进行同歩复位的过程包括： 获取与该异常 FIFO同组的所有 FIFO; 对该异常 FIFO所在 FIFO组中所有 FIFO同时进行同步复位。
4. 如权利要求 3所述的 FIFO异常处理方法， 其中， 在对各个 FIFO组中的 FIFO 进行异常检测之前还包括： 配置各个 FIFO组中 FIFO的控制标识信息；
所述对各个 FIFO组中的 FIFO进行异常检测步骤包括： 根据所述控制标识信息对同一个 FIFO组中的 FIFO进行异常检测； 所述获取当前 FIFO所在 FIFO组的第一个 FIFO当前时刻的地址的步骤包 括：
根据所述控制标识信息获取当前 FIFO所在 FIFO组的第一个 FIFO当前时 刻的地址；
所述获取与该异常 FIFO同组的所有 FIFO的步骤包括： 根据所述控制标识信息获取与该异常 FIFO同组的所有 FIF0。 如权利要求 3或 4所述的 FIFO异常处理方法，其中，在获取当前时刻所有 FIFO 的地址之前还包括： 锁存所有 FIFO当前时刻的地址。 如权利要求 3或 4所述的 FIFO异常处理方法， 其中， 还包括： 对各个 FIFO进 行读写使能的初始化处理；
在获取当前时刻所有 FIFO的地址之前还包括：
检测当前 FIFO的初始化是否已经完成，若完成，则获取当前时刻所有 FIFO 的地址。 一种 FIFO异常处理装置， 包括： 检测模块和同步复位模块； 所述检测模块设置为在至少一个 FIFO组的工作过程中，对各个 FIFO组中 的 FIFO进行异常检测； 所述同步复位模块设置为当所述检测模块检测到 FIFO存在异常时， 对异 常 FIFO所在的 FIFO组进行同步复位。 如权利要求 7所述的 FIFO异常处理装置，其中，所述异常检测包括：检测 FIFO 是否存在地址不同步， 或者检测 FIFO是否出现空或满状态。 如权利要求 8所述的 FIFO异常处理装置， 其中， 所述检测模块设置为检测检 测 FIFO是否存在地址不同步的过程包括：
在对当前 FIFO进行检测时， 获取当前时刻所有 FIFO的地址；
获取当前 FIFO所在 FIFO组的第一个 FIFO当前时刻的地址；
比较当前 FIFO的地址与所述第一个 FIFO当前时刻的地址， 如果不同， 则 该 FIFO存在地址不同步；
所述同步复位模块设置为获取与该异常 FIFO同组的所有 FIFO, 对该 异常 FIFO所在 FIFO组中所有 FIFO同时进行同步复位。 如权利要求 9所述的 FIFO异常处理装置， 其中， 还包括配置模块； 所述配置模块设置为在对各个 FIFO组中的 FIFO进行异常检测之前，配置 各个 FIFO组中 FIFO的控制标识信息； 所述检测模块设置为根据所述控制标识信息对同一个 FIFO组中的 FIFO进 行异常检测， 在异常检测过程中， 根据所述控制标识信息获取当前 FIFO所在 FIFO组的第一个 FIFO当前时刻的地址； 所述同步复位模块设置为根据所述控制标识信息获取与该异常 FIFO 同组 的所有 FIFO。
11. 如权利要求 9或 10所述的 FIFO异常处理装置， 其中， 所述检测模块还设置为 在获取当前时刻所有 FIFO的地址之前锁存所有 FIFO当前时刻的地址。
12. 如权利要求 9或 10所述的 FIFO异常处理装置， 其中， 还包括： 初始化处理模 块；
所述初始化处理模块设置为对各个 FIFO进行读写使能的初始化处理； 所述检测模块还设置为在获取当前时刻所有 FIFO 的地址之前检测当前 FIFO的初始化是否已经完成， 若完成， 则获取当前时刻所有 FIFO的地址。
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