JP2013030909A - 処理装置,試験信号生成装置及び試験信号生成方法 - Google Patents
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Abstract
【解決手段】 試験開始指示に応じて、第1テスト信号出力部20から出力された複数の第1テスト信号を受信する第1テスト信号受信部12と、試験対象部位に第1テスト信号が入力されているか否かを判断する判断部14と、 判断部14により第1テスト信号が入力されていないと判断されると、第2テスト信号を出力する第2テスト信号出力部13と、第2テスト信号に同期して、フロー制御に用いるカウント値を計数するカウンタ21が保持するカウント値をインクリメントするインクリメント処理部15とをそなえる。
【選択図】図1
Description
情報処理装置における通信品質の向上に寄与する試験の手法の一つとして、システムを過負荷状態にすることにより動作の安定性等を確認する負荷試験が知られている。
本件の目的の一つは、負荷試験を行なうに際して、試験対象に対して効率的に負荷をかけることができるようにすることである。
図1は実施形態の一例としてのプロセッサにそなえられる試験信号生成回路(試験信号生成装置)の機能構成を模式的に示す図、図2はそのプロセッサのハードウェア構成を模式的に示す図である。又、図3は実施形態の一例としてのプロセッサ100をそなえたプロセッサシステム1におけるクレジットフロー部104の機能構成を説明するための図である。
ここで、クレジットフロー部104は、クレジット制御により、パケットの制御を行なう制御部である。そして、クレジット制御とは、クレジット値を用いて行なうパケットの制御をいう。さらに、クレジット値とは、連続してVC(Virtual Channel)上に送信可能なATM(Asynchronous Transfer Mode:非同期転送モード)セル数を規定するための値である。
CPUコア101は、種々の演算や制御を行なうプロセッサコアである。キャッシュ102は、CPUコア101において用いられるデータ等を一時的に格納する記憶装置である。
インタフェース回路103は、プロセッサ100と外部との間でのデータの授受を行なう。すなわち、プロセッサ100はこのインタフェース回路103を介して外部と接続される。例えば、プロセッサ100は、他のプロセッサ100と直接もしくはクロスバー200を介して通信を行なう。
すなわち、プロセッサ100−0はポートP01からクロスバー200を介してプロセッサ100−1に接続されている。又、ポートP02にはプロセッサ100−2を介してプロセッサ100−1が接続されている。
なお、図3中においては、便宜上、ポートP01,P02の2つのポートを示しているが、これに限定されるものではなく、1つもしくは3つ以上のポートをそなえ、それぞれ、直接もしくはクロスバー200を介して、他のプロセッサ100等と接続されてもよい。
以下、プロセッサを示す符号としては、複数のプロセッサのうち1つを特定する必要があるときには符号100−0〜100−2を用いるが、任意のプロセッサを指すときには符号100を用いる。
第1テストパケット信号は、例えば、所定のビット長(例えば、64ビット)とデータ構造をそなえた複数種類のパターン信号の組み合わせとして構成される。又、これらのパターン信号は図示しないメモリ等に格納されている。
また、これらのパターン信号の組み合わせによって作成される第1テストパケット信号としては、複数種類の第1テストパケット信号を用いてもよい。
例えば、CPUコア101は、格納されているパターン信号を取捨選択して2種類以上の第1テストパケット信号を生成し、これらの第1テストパケット信号として順次出力してもよい。又、CPUコア101は、格納されている複数種類のパターン信号の中から1種類の第1テストパケット信号を生成し、この第1テストパケット信号を繰り返し出力してもよい。
なお、この第1テストパケット信号(パターン信号)としては、既知のクレジットフロー制御手法において用いられる種々のテスト信号を用いることができ、その詳細な説明は省略する。
クレジットフロー部104は、図3に示すように、クレジットカウンタ21,TLP(Transaction Layer Packet)ジェネレータ(TLPGEN)24,再送バッファ(RBUF)22,送信制御部23,試験信号生成回路11,受信制御部33,DLLP(Data Link Layer Packet)チェッカ(DC)31及びVC(Virtual Channel)バッファ(VB)32をそなえる。
再送バッファ22は、送出されるパケットを格納するバッファである。送信先のプロセッサ100においてパケットの受信に失敗し、そのVCバッファ32からNACK(Negative ACKnowledgement)が送信されると、この再送バッファ22に格納されているパケットが再送される。
受信制御部33は、物理層で受信したパケットに対して、クロックの乗り換え等を行ない、データリンク層やトランザクション層での処理を可能にする。
VCバッファ32は、受信したパケットを一旦格納するバッファである。このVCバッファ32は、格納されたパケットが送出され、VCバッファ32の資源が解放された時点で、送信元のプロセッサ100に対してVCバッファ32の資源が解放された旨を通知するFC-Update(Flow Control-Update)を送信する。すなわち、VCバッファ32は、当該VCバッファ32に格納されたパケットが次工程に送出され、新たなパケットを受付可能な状態になると、FC-Updateをプロセッサ100のクレジットフロー部104に送信する。
また、クレジットカウンタ21のカウント値は、受信側のプロセッサ100等においてパケットが処理されるとデクリメントされる。そして、クレジットフロー制御においては、このクレジットカウンタ21のカウント値が所定値を超えた場合に、受信側においてパケット処理の許容量を超えた状態になっている(BUSY)と判断され、パケットの送信を抑止する制御が行なわれる。
VCバッファクレジットカウンタ21bは、他のプロセッサ100のVCバッファ32に対応し、このVCバッファ32からFC-Updateを受信すると、そのカウント値がデクリメントされる。
なお、本実施形態においては、再送バッファクレジットカウンタ21a,VCバッファクレジットカウンタ21b及びパケットクレジットカウンタ21cがそれぞれ4ビットのインクリメント信号によりインクリメント及びデクリメントされる。
第1テスト信号受信部12は、CPUコア101によって出力された第1テストパケット信号を受信する。
第2テスト信号出力部13は、この格納されているパターン信号を読み出して適宜組み合わせることにより、第2テストパケット信号として出力する。
例えば、第2テスト信号出力部13は、格納されているパターン信号を取捨選択して2種類以上の第2テストパケット信号を生成し、これらの第2テストパケット信号として順次出力してもよい。又、第2テスト信号出力部13は、格納されている複数種類のパターン信号の中から1種類の第2テストパケット信号を生成し、この第2テストパケット信号を繰り返し出力してもよい。
なお、この第2テストパケット信号(パターン信号)としては、既知のクレジットフロー制御手法において用いられる種々のテスト信号を用いることができ、その詳細な説明は省略する。
第2抑止部142は、第2テスト信号出力部13が第2テストパケット信号を出力中は、第1テスト信号の出力を抑止する。例えば、第2抑止部142は、第1テストパケット信号の出力を制御するスイッチ回路211(図1参照)に対して抑止制御信号を出力することにより、第1テストパケット信号の試験信号生成回路11の下流側における試験対象バス(試験対象部位)への出力を抑止する。すなわち、第2抑止部142は、第1テストパケット信号の、再送バッファ22やクレジットカウンタ21への入力を抑止する。
このように、テスト信号調停部14は、第1テストパケット信号が入力されている間は第2テストパケット信号の出力を抑止し、第1テストパケット信号が入力されていない間(間隙)に、第2テストパケット信号を出力させる。
これにより、試験対象バスに第1テストパケット信号が出力されている状態で、第2テストパケット信号の試験対象バスへの出力が抑止される。すなわち、試験対象のバスに第1テストパケット信号と第2テストパケット信号とが同時に入力されることを防ぎ、これらの第1テストパケット信号と第2テストパケット信号との間で干渉等が生じることがない。
すなわち、テスト信号調停部14は、第1テストパケット信号の間隙に第2テストパケット信号を挿入したテスト信号を生成する。
図4(a),(b)は実施形態の一例としてのプロセッサ100におけるテストパケット信号を例示するシーケンス図であり、試験対象のデータバスにおける試験信号生成回路11の下流位置における第1テストパケット信号及び第2テストパケット信号を示す。図4(a)は第1テストパケット信号を例示するシーケンス図、図4(b)は第2テストパケット信号を例示するシーケンス図である。
この図4(a)に示す例においては、第1テストパケット信号として、それぞれ任意のデータサイズの第1テストパケット信号BBBB,CCCCC,DDDDD,FFF,KKKKKが断続的に出力されている。又、これらの第1テストパケット信号において、第1テストパケット信号BBBBの前や、第1テストパケット信号FFFの前後、第1テストパケット信号KKKKKの後において、先行もしくは後続する第1テストパケット信号との間に間隙が生じている。
図4(b)に示す例においては、第1テストパケット信号BBBBの前に第2テストパケット信号AAAAAを出力されている。又、第1テストパケット信号DDDDDと第1テストパケット信号FFFとの間に第2テストパケット信号EEEが出力されており、第1テストパケット信号FFFと第1テストパケット信号KKKKKとの間に第2テストパケット信号GGGGGGG,HHHHHHH,JJJが連続して出力されている。更に、第1テストパケット信号KKKKKの後に第2テストパケット信号LLLL,MMM,NNNNNNが出力されている。
すなわち、第2テストパケット信号に関して、クロスバー200や他のプロセッサ100において処理が行われると、クロスバー200からのパケット転送完了の通知や、他のプロセッサ100のDLLPチェッカ31やVCバッファ32からのACKや FC-Updateが送信される。そして、これらの応答信号に基づき、対応する再送バッファクレジットカウンタ21aやVCバッファクレジットカウンタ21b,パケットクレジットカウンタ21cにおいて、各カウント値のデクリメントが行なわれる。
信号情報出力部16は、第1テストパケット信号と第2テストパケット信号とのうち、出力されている信号を表す信号情報を出力する。この信号情報を参照することにより、再送バッファ22に格納される信号が第1テストパケット信号であるか第2テストパケット信号であるかを確認することができる。本プロセッサシステム1においては、受信側のプロセッサ100において、クレジットフロー制御部104を通過し、VCバッファ32の下流側において、調停が行なわれた段階で第2テストパケット信号を選択的に消去する。これにより、受信側のプロセッサ100における実メモリ空間を意識することなく第2テストパケット信号を生成することができ、CPUコア101によって出力される第1テストパケット信号との共存を可能とする。
CPUコア101によって出力された第1テストパケット信号は入力ポートP31を介して入力され、又、これらの第1テストパケット信号は4ビットの信号P_PRIとして試験信号生成回路11に入力される。
信号P_JIR_OVLは、第2テストパケット信号の設定パラメータを設定する、例えば図示しないJTAG(Joint Test Architecture Group)制御回路からの32ビットの制御信号である。例えば、この信号P_JIR_OVLにより、第2テストパケット信号送出起動Valid,第2テストパケット信号送出先のプロセッサ100を表すプロセッサID,第2テストパケット信号の送出VCを識別する識別IDであるVCID(Virtual Channel Identification)及び第2テストパケット信号のパケットサイズが任意に設定される。この信号P_JIR_OVLは、図示しない入力ポートから入力される。
信号P_BUF_BUSYは、クレジットカウンタ21から出力されるバッファBUSY信号である。クレジットカウンタ21(再送バッファクレジットカウンタ21a,VCバッファクレジットカウンタ21b及びパケットクレジットカウンタ21c)がBUSYである場合に、例えば、P_BUF_BUSY=1が設定される。そして、いずれかのクレジットカウンタ21がBUSYならば、試験信号生成回路11は第2テストパケット信号を送出しない。
信号P_OVL_TAGは、第2テストパケット信号識別子であり、例えば、4ビットである。この信号P_OVL_TAGは、例えば、“0001”で先頭8Byteにデータが含まれていることを表し、“1000”で最終8byteにデータが含まれていることを表す。又、“0100”で中間8byteのパケットデータを送出中であることを表す。そして、この信号P_OVL_TAGにより、試験信号生成回路11が信号情報出力部16として機能する。
信号P_OVL_RBUF_INCは、第2テストパケット信号の送出に伴う再送バッファクレジットカウンタ21aのインクリメント信号であり、例えば、4ビットである。この信号P_OVL_RBUF_INCは、再送バッファクレジットカウンタ21aに入力される。
信号P_OVL_BUSYは、第1テストパケット信号の調停参加を抑止するものであり、これにより、試験信号生成回路11が第2抑止部142(テスト信号調停部14)として機能する。又、この信号P_OVL_BUSYは、第2テストパケット信号送出中に出力される。
図6に示す例においては、試験信号生成回路11はアイドル状態と送信中状態との2つの状態の間を遷移することを示す。
(2)アイドル状態において、第1テストパケット信号を送信しておらず(P_PRI=0)、且つ、クレジットカウンタ21がバッファBUSY状態ではなく(すなわち、P_BUF_BUSY=0の状態である)、且つ、第2テストパケット信号送出起動Validが設定された状態である場合に、試験信号生成回路11は、第2テストパケット信号送信中(送信中)状態へ移行する。
次に、本実施形態の一例としてのプロセッサ100をそなえたプロセサシステム1におけるクレジットフロー制御手法を、図3を参照しながら説明する。なお、以下、プロセッサ100−0からプロセッサ100−1へのパケット送信にかかる負荷試験を行なう例について示す。
また、第1テストパケット信号が出力されている間は、試験信号生成回路11はアイドル状態となる。
なお、第2テストパケット信号の出力中は、第1テストパケット信号との重複や干渉を防止するために、第2抑止部142(テスト信号調停部14)が、スイッチ回路211に信号P_OVL_BUSYを入力することにより、第1テストパケット信号のクレジットフロー部104への入力を抑止する。
この第2テストパケット信号も、第1テストパケット信号と同様に、再送バッファ22にストアアンドフォワードされ、送信制御部23により、物理層へ送出するためCRCの付加や異なる周波数のCLK信号間の乗換え等が行なわれる。その後、第2テストパケット信号は、ポートP01やポートP02から送出される。
受信側のプロセッサ100(100−1)においては、受信制御部33が、テストパケット信号に対して異なる周波数のCLK信号間の乗換え等を行なう。その後、DLLPチェッカ31が、受信したテストパケット信号のシーケンス番号をチェックして、送信元のプロセッサ100に対して、受信できたパケットのシーケンス番号をACKとして送信する
また、パケットの受信に失敗した場合(CRCエラー等)には、DLLPチェッカ31は、受信に失敗した1つ前のパケットのシーケンス番号をNACKとして定期的に送信元のプロセッサ100に送信する。
そして、プロセッサ100の負荷試験時において、再送バッファクレジットカウンタ21a,VCバッファクレジットカウンタ21b及びパケットクレジットカウンタ21cのいずれかにおいてBUSY状態が検出されると、例えば、その旨の通知や、エラーログの記録、パケット送信の抑止等の処理が行なわれる。
例えば、キーボード等の図示しない入力装置から負荷試験を実行する旨の入力が行なわれると、本プロセッサ100において負荷試験が開始される。
CPUコア101は、テスト信号出力プログラムを実行して、第1テストパケット信号を出力する(ステップS10)。
次に、試験信号生成回路11は、信号P_OVL_TAG[3:0]=0100で表される第2テストパケット信号の中間の8バイト部分のパターン信号を出力する(ステップS60)。又、この第2テストパケット信号の中間の8バイト部分は、ステップS20において決定されたパケットサイズに対応する数だけ連続して送信される。
なお、対象のバスに第1テストパケット信号が流れている場合には(ステップS30のYESルート参照)、対象のバスに第1テストパケット信号が流れていない状態になるまで、ステップS30を繰り返し行なう。
また、対象のバスに第1テストパケット信号が流れている場合には(ステップS80のYESルート参照)、第2抑止部142は、試験対象バスへの第1テストパケット信号の出力抑止を解除して(ステップS90)、ステップS30に戻る。
また、試験信号生成回路11において、信号P_JIR_OVLの設定値を変更することにより、第2テストパケット信号の入力タイミングやパケット種の選別等を、任意に容易に設定することができる。すなわち、任意の第2テストパケット信号を容易に生成し、クレジットフロー部104に入力することができる。
すなわち、プロセッサシステム1におけるルーター部のルーティングやクレジットフロー部104の検証を実現することができる。
例えば、上述した実施形態においては、第1テストパケット信号の入力ポート数を4、VC数=2としているが、これに限定されるものではない。すなわち、第1テストパケット信号の入力ポート数やVC数の増加にも少ない修正量で対応可能である。
以上の実施形態に関し、更に以下の付記を開示する。
(付記1) フロー制御に用いるカウント値を計数するカウンタと、
試験開始指示に応じて、複数の第1テスト信号を連続して出力する第1テスト信号出力部と、
試験対象部位に前記第1テスト信号が入力されているか否かを判断する判断部と、
前記判断部により前記第1テスト信号が試験対象部位に入力されていないと判断されると、第2テスト信号を出力する第2テスト信号出力部と、
前記第2テスト信号に同期して、前記カウンタが保持するカウント値をインクリメントするインクリメント処理部と、
をそなえることを特徴とする、処理装置。
(付記3) 前記テスト信号調停部が、
前記第1テスト信号出力部が前記試験対象部位に前記第1テスト信号を入力中は、前記第2テスト信号生成部による第2テスト信号の出力を抑止する第1抑止部と、
前記第2テスト信号出力部が前記第2テスト信号を出力中は、前記第1テスト信号の前記試験対象部位への入力を抑止する第2抑止部とをそなえることを特徴とする、付記2記載の処理装置。
(付記5) 試験開始指示に応じて第1テスト信号出力部から連続して出力される第1テスト信号を受信する第1テスト信号受信部と、
前記第1テスト信号受信部が前記第1テスト信号を受信していない場合に、第2テスト信号を出力する第2テスト信号出力部と、
前記第2テスト信号に同期して、フロー制御に用いるカウント値を計数するカウンタが保持する前記カウント値をインクリメントするインクリメント処理部とをそなえることを特徴とする、試験信号生成装置。
(付記7) 前記テスト信号調停部が、
前記第1テスト信号出力部が前記試験対象部位に前記第1テスト信号を入力中は、前記第2テスト信号生成部による第2テスト信号の出力を抑止する第1抑止部と、
前記第2テスト信号出力部が前記第2テスト信号を出力中は、前記第1テスト信号の前記試験対象部位への入力を抑止する第2抑止部とをそなえることを特徴とする、付記6記載の試験信号生成装置。
試験対象部位に前記第1テスト信号が入力されているか否かを判断し、
前記第1テスト信号が入力されていないと判断されると、第2テスト信号を出力しと、
前記第2テスト信号に同期して、フロー制御に用いるカウント値を計数するカウンタが保持するカウント値をインクリメントすることを特徴とする、試験信号生成方法。
(付記11) 前記調停を行なう際、
前記試験対象部位に前記第1テスト信号出力部が前記第1テスト信号を入力中は、前記第2テスト信号生成部による第2テスト信号の出力を抑止する一方、前記第2テスト信号出力部が前記第2テスト信号を出力中は、前記第1テスト信号の前記試験対象部位への入力を抑止することを特徴とする、付記10記載の試験信号生成方法。
10 試験信号生成部
11 試験信号生成回路
12 第1テスト信号受信部
13 第2テスト信号出力部
14 テスト信号調停部(判断部)
15 インクリメント信号生成部(インクリメント処理部)
16 信号情報出力部
20 第1テスト信号出力部
21 クレジットカウンタ
21a 再送バッファクレジットカウンタ
21b VCバッファクレジットカウンタ
21c パケットクレジットカウンタ
22 再送バッファ
23 送信制御部
24 TLPジェネレータ
31 DLLPチェッカ
32 VCバッファ
33 受信制御部
100,100−1〜100−2 プロセッサ
101 CPUコア
102 キャッシュ
103 インタフェース回路
104 クレジットフロー部
141 第1抑止部
142 第2抑止部
211 スイッチ回路
P01,P02 ポート
Claims (10)
- フロー制御に用いるカウント値を計数するカウンタと、
試験開始指示に応じて、複数の第1テスト信号を連続して出力する第1テスト信号出力部と、
試験対象部位に前記第1テスト信号が入力されているか否かを判断する判断部と、
前記判断部により前記第1テスト信号が入力されていないと判断されると、第2テスト信号を出力する第2テスト信号出力部と、
前記第2テスト信号に同期して、前記カウンタが保持するカウント値をインクリメントするインクリメント処理部と、
をそなえることを特徴とする、処理装置。 - 前記第1テスト信号が出力されていない場合に、前記第2テスト信号を出力させる調停を行なうテスト信号調停部をそなえることを特徴とする、請求項1記載の処理装置。
- 前記テスト信号調停部が、
前記試験対象部位に前記第1テスト信号出力部が前記第1テスト信号を入力中は、前記第2テスト信号生成部による第2テスト信号の出力を抑止する第1抑止部と、
前記第2テスト信号出力部が前記第2テスト信号を出力中は、前記第1テスト信号の前記試験対象部位への入力を抑止する第2抑止部とをそなえることを特徴とする、請求項2記載の処理装置。 - 前記第1テスト信号及び前記第2テスト信号のうち、出力されている信号を表す信号情報を出力する信号情報出力部をそなえることを特徴とする、請求項1〜3のいずれか1項に記載の処理装置。
- 試験開始指示に応じて第1テスト信号出力部から連続して出力された第1テスト信号を受信する第1テスト信号受信部と、
前記第1テスト信号受信部が前記第1テスト信号を受信していない場合に、第2テスト信号を出力する第2テスト信号出力部と、
前記第2テスト信号に同期して、フロー制御に用いるカウント値を計数するカウンタが保持する前期カウント値をインクリメントするインクリメント処理部とをそなえることを特徴とする、試験信号生成装置。 - 前記第1テスト信号が出力されていない場合に、前記第2テスト信号を出力させる調停を行なうテスト信号調停部をそなえることを特徴とする、請求項5記載の試験信号生成装置。
- 前記テスト信号調停部が、
前記試験対象部位に前記第1テスト信号出力部が前記第1テスト信号を入力中は、前記第2テスト信号生成部による第2テスト信号の出力を抑止する第1抑止部と、
前記第2テスト信号出力部が前記第2テスト信号を出力中は、前記第1テスト信号の前記試験対象部位への入力を抑止する第2抑止部とをそなえることを特徴とする、請求項6記載の試験信号生成装置。 - 試験開始指示に応じて、第1テスト信号出力部から連続して出力された複数の第1テスト信号を受信するステップと、
試験対象部位に前記第1テスト信号が入力されているか否かを判断するステップと、
前記第1テスト信号が入力されていないと判断されると、第2テスト信号を出力するステップと、
前記第2テスト信号に同期して、フロー制御に用いるカウント値を計数するカウンタが保持するカウント値をインクリメントするステップとをそなえることを特徴とする、試験信号生成方法。 - 前記第1テスト信号が出力されていない場合に、前記第2テスト信号を出力させる調停を行なうステップをそなえることを特徴とする、請求項8記載の試験信号生成方法。
- 前記調停を行なうステップにおいて、
前記試験対象部位に前記第1テスト信号出力部が前記第1テスト信号を入力中は、前記第2テスト信号生成部による第2テスト信号の出力を抑止するステップと、
前記第2テスト信号出力部が前記第2テスト信号を出力中は、前記第1テスト信号の前記試験対象部位への入力を抑止するステップとをそなえることを特徴とする、請求項9記載の試験信号生成方法。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9645818B2 (en) | 2014-10-16 | 2017-05-09 | Fujitsu Limited | Information processing apparatus and control method of information processing apparatus |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2973571B1 (en) | 2013-03-15 | 2020-04-22 | Intel Corporation | A memory system |
US10163508B2 (en) | 2016-02-26 | 2018-12-25 | Intel Corporation | Supporting multiple memory types in a memory slot |
US10075383B2 (en) * | 2016-03-30 | 2018-09-11 | Advanced Micro Devices, Inc. | Self-timed router with virtual channel control |
JP6869660B2 (ja) * | 2016-08-01 | 2021-05-12 | キヤノン株式会社 | 情報処理装置、及び情報処理装置の制御方法 |
US10897402B2 (en) * | 2019-01-08 | 2021-01-19 | Hewlett Packard Enterprise Development Lp | Statistics increment for multiple publishers |
CN110768860B (zh) * | 2019-09-18 | 2022-03-15 | 平安科技(深圳)有限公司 | 一种测试方法、测试装置及电子设备 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1084384A (ja) * | 1996-09-09 | 1998-03-31 | Nec Commun Syst Ltd | パケットデータ通信における負荷試験装置 |
JPH10173619A (ja) * | 1996-12-05 | 1998-06-26 | Fujitsu Ltd | 負荷フレーム発生装置 |
JP2002026968A (ja) * | 2000-07-07 | 2002-01-25 | Nec Corp | 通信装置および通信端末 |
US20070223388A1 (en) * | 2006-03-22 | 2007-09-27 | Marvell Semiconductor Israel Ltd. | Hardware implementation of network testing and performance monitoring in a network device |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5566088A (en) * | 1994-06-13 | 1996-10-15 | Motorola, Inc. | Modular radio test system and method |
US7370256B2 (en) * | 2001-09-28 | 2008-05-06 | Inapac Technology, Inc. | Integrated circuit testing module including data compression |
US7809520B2 (en) * | 2007-11-05 | 2010-10-05 | Advantest Corporation | Test equipment, method for loading test plan and program product |
JP4523964B2 (ja) * | 2007-11-30 | 2010-08-11 | 富士通株式会社 | 負荷試験システム、負荷試験装置および負荷試験方法 |
JP5106291B2 (ja) * | 2008-07-24 | 2012-12-26 | 株式会社東芝 | 通信装置 |
US8929835B2 (en) * | 2011-04-04 | 2015-01-06 | Broadcom Corporation | Non-intrusive and operational communication system monitoring and diagnostics |
-
2011
- 2011-07-27 JP JP2011164428A patent/JP5720470B2/ja not_active Expired - Fee Related
-
2012
- 2012-05-30 US US13/483,232 patent/US20130031412A1/en not_active Abandoned
- 2012-06-18 EP EP12172371.2A patent/EP2552064B1/en not_active Not-in-force
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1084384A (ja) * | 1996-09-09 | 1998-03-31 | Nec Commun Syst Ltd | パケットデータ通信における負荷試験装置 |
JPH10173619A (ja) * | 1996-12-05 | 1998-06-26 | Fujitsu Ltd | 負荷フレーム発生装置 |
JP2002026968A (ja) * | 2000-07-07 | 2002-01-25 | Nec Corp | 通信装置および通信端末 |
US20070223388A1 (en) * | 2006-03-22 | 2007-09-27 | Marvell Semiconductor Israel Ltd. | Hardware implementation of network testing and performance monitoring in a network device |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9645818B2 (en) | 2014-10-16 | 2017-05-09 | Fujitsu Limited | Information processing apparatus and control method of information processing apparatus |
Also Published As
Publication number | Publication date |
---|---|
US20130031412A1 (en) | 2013-01-31 |
EP2552064B1 (en) | 2014-06-18 |
EP2552064A1 (en) | 2013-01-30 |
JP5720470B2 (ja) | 2015-05-20 |
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