WO2015096239A1 - 一种薄膜电晶体场效应管及其制造方法 - Google Patents

一种薄膜电晶体场效应管及其制造方法 Download PDF

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Definitions

  • the present invention relates to the field of semiconductor manufacturing technology, and in particular to a thin film transistor field effect transistor and a method of fabricating the same. Background technique
  • a thin film field effect transistor is widely used in integrated circuits (iC) and image display device driving circuits for its excellent performance.
  • the channel layer of the field effect transistor is an important structure of the TFT device, and the structure and performance of the channel layer directly affect the electrical properties of the finished device.
  • a semiconductor thin film material can be selected for the channel layer, and a silicon-based semiconductor material, and an oxide semiconductor material are known.
  • An example of an oxide semiconductor material is indium Gai!ium Zinc Oxide (abbreviation: iGZO).
  • the TFT can be divided into a top gate structure and a bottom gate structure, as shown in Figures ia and ib.
  • the semiconductor oxide layer 14 that is, the aforementioned channel layer, is inevitably affected by the subsequent preparation process.
  • the top gate bottom contact thin film transistor field effect transistor is usually fabricated on the deposited semiconductor oxide layer M, and is further subjected to Plasma Enhanced Chemical Vapor Deposition (PECVD).
  • PECVD Plasma Enhanced Chemical Vapor Deposition
  • Gate Isolation Process growth gate electrode insulation layer (Gate Isolation, referred to as GI) 12 or passivation layer PV (passivation) 1 1.
  • GI Process growth gate electrode insulation layer
  • PV passivation
  • One of the technical problems to be solved by the present invention is to prevent the semiconductor oxide from being damaged by process steps such as subsequent plasma vapor deposition.
  • the present invention provides a thin film transistor field effect transistor having a protective layer structure, comprising:
  • the oxide semiconductor layer includes source and drain regions respectively in electrical contact with the source and drain electrodes, and a channel region for providing a conductive channel between the source and drain electrodes, wherein a cabinet electrode insulating layer between the semiconductor layer and the cabinet for electrically contacting the tantalum electrode, and an oxide semiconductor protective layer on the oxide semiconductor layer
  • a cabinet electrically contacting the gate electrode is disposed above the gate electrode insulating layer with respect to the substrate.
  • a gate region in electrical contact with the gate electrode is disposed under the »electrode insulating layer with respect to the substrate.
  • the gate insulating layer and the upper surface of the germanium electrode form a passivation layer.
  • the semiconductor oxide layer and the upper surfaces of the source and drain electrodes form a passivation layer.
  • the material of the protective layer is an organic photo-induced crosslinkable film.
  • the semiconductor oxide protective layer is used as a mask to simultaneously form the oxide semiconductor layer.
  • the entire oxide semiconductor layer is coated to form a protective layer.
  • the oxide semiconductor layer is an indium gallium zinc oxide layer.
  • a method of fabricating a thin film transistor field effect transistor comprising the steps of:
  • the oxide semiconductor layer including a source region, a drain region, and a channel region;
  • a pole electrode insulating layer is formed on the source electrode and the drain electrode, the protective layer, and a portion of the base insulating layer; and a gate electrode is formed on the gate electrode insulating layer.
  • a passivation layer is formed on the cabinet electrode insulating layer and the electrode electrode by a CVD process.
  • the gate electrode insulating layer is formed by a PECVD process.
  • the material used for the protective layer is an organic photo-induced crosslinkable film.
  • a method of fabricating a thin film transistor field effect transistor comprises the steps of:
  • a germanium electrode insulating layer is formed on the source and drain electrodes, the protective layer, and a portion of the base insulating layer; and a gate electrode is formed on the cabinet electrode insulating layer.
  • a method of fabricating a thin film transistor field effect transistor which includes
  • the oxide semiconductor layer including a source region, a drain region, and a channel region;
  • a passivation layer is formed on the protective layer.
  • a passivation layer is formed by a CVD process on a part of the cabinet electrode insulating layer, the protective layer, and the source and drain electrodes.
  • a method of fabricating a thin film transistor field effect transistor comprising the steps of: forming a base insulating layer on a substrate;
  • the oxide semiconductor layer Forming an oxide semiconductor layer on the electrode electrode insulating layer by using a protective layer as a mask, the oxide semiconductor layer including a source region, a drain region, and a channel region;
  • a passivation layer is formed on the protective layer.
  • a passivation layer is formed by a CVD process on a part of the cabinet electrode insulating layer, the Shanghai-preserving layer, and the source and drain electrodes.
  • the protective layer covers the upper surface and even the sidewall of the oxide protective layer, so that the protective layer can protect the semiconductor oxide layer more comprehensively and achieve better protection effect.
  • Figures ia and lb show the structural diagrams of the TGBC structure and the coplanar thin film transistor device used in the prior art
  • FIGS. 2a and 2b respectively show a first structure for forming a protective layer on a semiconductor oxide layer of a TGBC structure and a co-planar according to an embodiment of the present invention
  • Figures 3a and 3b respectively show a second structure for forming a protective layer on a TGBC structure and a co-planar semiconductor oxide layer in accordance with an embodiment of the present invention. detailed description
  • the PECVD plasma enhanced chemical vapor deposition method is to ionize a gas containing a film-constituting atom by means of microwave or radio frequency, and locally forms a plasma, and the plasma is chemically active, and it is easy to react, and a desired film is deposited on the substrate. .
  • the activity of the plasma is utilized to promote the reaction, and thus the CVD is called plasma enhanced chemical vapor deposition (PECVD).
  • the neutral reactive gas molecules become fragmented or in an activated state and are susceptible to reaction.
  • the substrate temperature is usually maintained at about 350 ⁇ to obtain a good Si (:) X or SiNx film, which can be used as the final passivation protective layer of the integrated circuit to improve the reliability of the integrated circuit.
  • the implementation of this process has a negative impact on the electrical conductivity of the semiconductor oxide material as previously described. For example, as shown in Figures la and lb, in a subsequent GI CVD or PVCVD process, there is a bad influence on the semiconductor oxide IGZO material layer.
  • PEP semiconductor engraving process
  • FIG. 2a there is shown a schematic diagram of a semiconductor device in which a protective layer 15 is added to the structure shown in Fig. la in accordance with one embodiment of the present invention.
  • this structure generally includes a substrate i3 ; a gate electrode G, a source electrode S and a drain electrode D; and an oxide semiconductor layer 14.
  • the oxide semiconductor layer 14 includes source and drain regions in electrical contact with the source electrode S and the drain electrode D, respectively, and a channel region for providing a conductive channel between the source electrode S and the drain electrode D. As shown in FIG. 2a, a gate electrode insulating layer G2 is disposed between the oxide semiconductor layer 14 and a gate region for electrically contacting the cabinet electrode 103, and the oxide semiconductor layer 14 is provided. An oxide semiconductor protective layer 15 is provided thereon.
  • the oxide semiconductor protective layer 15 is provided to prevent the subsequent process such as the formation process of the GI layer 12 from affecting the oxide semiconductor, and affects the electrical conductivity of the entire device.
  • the material for the protective layer 15 may be an organic photo-induced crosslinkable film.
  • the present invention is not limited thereto, and the gist of the present invention is to form a protection on a semiconductor oxide so as not to be affected by a subsequent process.
  • the gate region in electrical contact with the »electrode G is disposed on the cell electrode insulating layer GI 12 with respect to the substrate 13.
  • a passivation layer PV 11 is further formed on the gate insulating layer 12 and the upper surface of the germanium region in contact with the gate electrode G.
  • the invention is equally applicable to a dry co-planar structure, as shown in Figure 2b.
  • the gate region in electrical contact with the electrode electrode G is disposed below the electrode electrode insulating layer 12 with respect to the substrate 13.
  • a passivation layer PV 11 is formed on the surface of the semiconductor oxide layer 14 and the source and drain regions where the source is in contact with the electrode and the drain electrode.
  • the simplest way is to pattern the oxide semiconductor layer 14 with the protective layer 15 by using the semiconductor oxide protective layer as a mask.
  • the entire oxide semiconductor layer 14 may be coated to form the protective layer 15 after the semiconductor oxide layer is patterned. As shown in Figures 3a and 3b.
  • any material that can serve as an oxide semiconductor layer can be known to those skilled in the art, including, for example, but not limited to, indium gallium zinc oxide (IGZO).
  • IGZO indium gallium zinc oxide
  • a method of fabricating a thin film transistor field effect transistor comprising the steps of:
  • a gate electrode insulating layer is formed on the source electrode and the drain electrode, the protective layer, and a portion of the base insulating layer; and a gate electrode is formed on the gate electrode insulating layer.
  • a passivation layer is formed on the cell electrode insulating layer and the electrode electrode by a CVD process.
  • a gate electrode insulating layer is formed using a PECVD process.
  • the protective layer is made of an organic photo-induced crosslinkable film.
  • a method of fabricating a thin film transistor field effect transistor is provided, which includes the following steps:
  • a pole electrode insulating layer is formed on the source electrode and the drain electrode, the protective layer, and a portion of the base insulating layer; and a gate electrode is formed on the gate electrode insulating layer.
  • a method of fabricating a thin film transistor field effect transistor comprising the steps of: forming a base insulating layer on a substrate;
  • the oxide semiconductor layer including a source region, a drain region, and a channel region;
  • a passivation layer is formed on the protective layer.
  • a passivation layer is formed on a portion of the gate electrode insulating layer, the protective layer, and the source and drain electrodes by a CVD process.
  • a method of fabricating a thin film transistor field effect transistor comprises the steps of:
  • the oxide semiconductor layer including a source region, a drain region, and a channel region;
  • a passivation layer is formed on the protective layer.
  • a passivation layer is formed by a CVD process on a portion of the »electrode insulating layer, the protective layer, and the source and drain electrodes.

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Abstract

一种薄膜电晶体场效应管及其制造方法，该场效应管包括：衬底（11）；栅电极、源电极和漏电极；以及氧化物半导体层（14）；其中，氧化物半导体层（14）包括分别与源电极和漏电极电接触的源区和漏区，和用以提供源电极和漏电极之间导电沟道的沟道区，其中所述氧化物半导体层（14）与用于电接触栅电极的栅区之间设置栅电极绝缘层（12），以及在氧化物半导体层（14）上设置氧化物半导体保护层（15）。该薄膜电晶体场效应管及其制造方法可避免半导体氧化物层在器件制备过程中受到损伤，从而提高了器件的导电特性和结构完整性。

Description

一种薄膜电晶体场效应管及其制造方法 技术领域
本发明涉及半导体制造技术领域， 具体而言， 涉及一种薄膜电晶体场效应管及其制 造方法。 背景技术
目前， 薄膜场效应晶体管 （Thm Film Transistor, 简称 TFT) 以其优良的性能广泛用 于集成电路（fotegrated Circuit, 简称: iC) 、 图像显示器件驱动电路中。 作为实现 TFT器 件源漏电极之间电荷传输的通道， 场效应管的沟道层是 TFT器件的一个重要结构， 沟道 层的结构与性能直接影响器件成品的电学性能。 沟道层可选用半导体薄膜材料， 己知有 基于硅的半导体材料， 以及氧化物半导体材料。 一种氧化物半导体材料的例子如氧化铟 镓锌材料 (indium Gai!ium Zinc Oxide, 简称: iGZO) 。
此外， 根据源漏电极与有源层的接触方式， TFT 可分为顶栅结构和底栅结构， 如图 ia和 ib所示。 每种 TFT结构的制备过程中， 都会经过多次高温过程、 接触到多种化学试 剂。 因此， 半导体氧化物层 14, 也就是前述的沟道层不免受到后续制备工艺的影响。 例 如， 顶栅底接触薄膜电晶体场效应管的制作方式， 通常是在沉积的半导体氧化物层 M 上， 进一歩采用倒如等离子体增强化学气相沉积 （Plasma Enhanced Chemical Vapor Deposition, 简称为 PECVD) 工艺生长栅电极绝缘层 （Gate Isolation, 简称 GI ) 12或者 钝化层 PV ( Passivation) 1 1。 这种制备方法使半导体氧化物直接暴露在电浆环境中， 很 容易导致氧化物半导体表面出现界面损伤， 降低器件沟道的电学性能， 从而降低器件的 性能。
因此， 为避免半导体氧化物层在器件制备过程中受到损伤， 而降低其导电特性和结 构完整性， 需要一种带有对半导体氧化物层进行保护的结构的 TFT器件或 TFT器件制备 工艺。 发明内容
本发明所要解决的技术问题之一是为避免半导体氧化物被后续等离子体气相沉积等 工艺步骤损伤。
为了解决上述技术问题， 本发明提供了一种具有保护层结构的薄膜电晶体场效应 管， 其包括：
衬底；
栅电极、 源电极和漏电极： 以及
氧化物半导体层； 其中， 所述氧化物半导体层包括分别与所述源电极和漏电极电接触的源区和漏区， 和用以 提供源电极和漏电极之间导电沟道的沟道区， 其中， 在所述氧化物半导体层与用于电接 触檝电极的櫥区之间设置櫥电极绝缘层， 以及在氧化物半导体层上设置氧化物半导体保 护层》
根据本发明的 ·个实施例， 相对于所述衬底而言， 与所述栅电极电接触的櫥区设置 在所述栅电极绝缘层上方。
根据本发明的一个实施例， 相对于所述衬底而言， 与所述栅电极电接触的栅区设置 在所述 »电极绝缘层下方。
根据本发明的一个实施倒， 所述栅极绝缘层和樋电极上表面形成钝化层。
根据本发明的一个实施例， 所述半导体氧化物层以及源电极和漏电极的上表面形成 钝化层。
根据本发明的一个实施例， 所述保护层的材料为有机光感应交联性薄膜。
根据本发明的一个实施例， 以所述半导体氧化物保护层为掩模将其与所述氧化物半 导体层同时图案化形成。
根据本发明的 ·个实施例， 在所述半导体氧化物层图案化之后， 对整个氧化物半导 体层进行涂敷形成保护层。
根据本发明的一个实施倒， 所述氧化物半导体层为氧化铟镓锌层。
根据本发明的另一个方面， 还提供了一种薄膜电晶体场效应管的制造方法， 其包括 以下步骤：
在衬底上形成基底绝缘层；
在所述基底绝缘层上图案化形成氧化物半导体层， 所述氧化物半导体层包括源区、 漏区和沟道区；
在所述氧化物半导体层的源区和漏区上分别接触地形成源电极和漏电极， 使得所述 沟道区介于所述源电极和漏电极之间以作为其导电沟道；
在所述氧化物半导体层的露出的表面上全面涂敷形成保护层；
在所述源电极和漏电极、 所述保护层以及部分基底绝缘层上形成極电极绝缘层； 在所述栅电极绝缘层上形成栅电极。
根据本发明的一个实施倒， 在所述櫥电极绝缘层和所述極电极上采用 CVD工艺形成 钝化层。
根据本发明的一个实施倒， 采用 PECVD工艺形成所述栅电极绝缘层。
根据本发明的 ·个实施倒， 所述保护层采用的材料是有机光感应交联性薄膜。
在本发明的又一方面中， 还提供了一种薄膜电晶体场效应管的制造方法， 其包括以 下步骤：
在衬底上形成基底绝缘层- 以保护层作为掩膜在所述基底绝缘层上图案化形成氧化物半导体层， 所述氧化物半 导体层包括源区、 漏区和沟道区； 在所述氧化物半导体层的源区和漏区上分别接触地形成源电极和漏电极， 使得所述 沟道区介于所述源电极和漏电极之间以作为其导电沟道；
在所述源电极和漏电极、 所述保护层以及部分基底绝缘层上形成檝电极绝缘层； 在所述櫥电极绝缘层上形成栅电极。
在本发明的又 ·方面中， 还提供了一种薄膜电晶体场效应管的制造方法， 其包括以
T步骤：
在衬底上形成基底绝缘层；
在所述基底绝缘层上形成櫥电极；
在所述栅电极以及部分基底绝缘层上形成栅电极绝缘层；
在所述栅电极绝缘层上形成氧化物半导体层， 所述氧化物半导体层包括源区、 漏区 和沟道区；
在所述氧化物半导体层的源区和漏区上分别接触地形成源电极和漏电极， 使得所述 沟道区介于所述源电极和漏电极之间以作为其导电沟道；
在所述氧化物半导体层的露出的表面上全面涂敷形成保护层；
在所述保护层上形成钝化层。
根据本发明的 ·个实施例， 在部分所述櫥电极绝缘层、 保护层以及源电极和漏电极 上采用 CVD工艺形成钝化层。
在本发明的又一方面中， 还提供了一种薄膜电晶体场效应管的制造方法， 其包括以 下步骤- 在衬底上形成基底绝缘层；
在所述基底绝缘层上形成栅电极；
在所述栅电极以及部分基底绝缘层上形成栅电极绝缘层；
以保护层为掩膜在所述極电极绝缘层上图案化形成氧化物半导体层， 所述氧化物半 导体层包括源区、 漏区和沟道区；
在所述氧化物半导体层的源区和漏区上分别接触地形成源电极和漏电极， 使得所述 沟道区介于所述源电极和漏电极之间以作为其导电沟道；
在所述保护层上形成钝化层。
根据本发明的一个实施例， 在部分所述櫥电极绝缘层、 保沪层以及源电极和漏电极 上采用 CVD工艺形成钝化层。
在根据本发明的技术方案形成的场效应晶体管中， 保护层覆盖氧化物保护层的上表 面甚至侧壁， 使保护层对半导体氧化物层的保护更全面， 达到更好的防护效果。
本发明的其它特征和优点将在随后的说明书中阐述， 并且， 部分地从说明 ^中变得 显而易见， 或者通过实施本发明而了解。 本发明的目的和其他优点可通过在说明书、 权 利要求书以及對图中所特别指出的结构来实现和获得。
Figure imgf000004_0001
Pfi图用来提供对本发明的进一步理解， 并 ϋ构成说明 ^的一部分， 与本发明的实施 例共同 于解释本发明， 并不构成对本发明的限制。 在^图中：
图 ia和图 lb显示了现有技术中所采用的 TGBC结构和共平面结构（copiamir)的薄 膜电晶体器件的结构图；
图 2a 和图 2b 分别显示了根据本发明的实施倒针对 TGBC 结构和共平面结构 (co-planar) 的半导体氧化物层上形成保护层的第一种结构；
图 3a 和图 3b 分别显示了根据本发明的实施例针对 TGBC 结构和共平面结构 (co-planar) 的半导体氧化物层上形成保护层的第二种结构。 具体实施方式
以下将结合附图及实施例来详细说明本发明的实施方式， 借此对本发明如何应用技 术手段来解决技术问题， 并达成技术效果的实现过程能充分理解并据以实施。 需要说明 的是， 只要不构成冲突， 本发明中的各个实施例以及各实施例中的各个特征可以相互结 合， 所形成的技术方案均在本发明的保护范围之内。
PECVD等离子体增强化学气相沉积法是借助微波或射频等使含有薄膜组成原子的气 体电离， 在局部形成等离子体， 而等离子体化学活性很强， 很容易发生反应， 在基片上 沉积出所期望的薄膜。 为了使化学反应能在较低的温度下进行， 利用了等离子体的活性 来促进反应， 因而这种 CVD称为等离子体增强化学气相沉积 （PECVD) 。
在 PECVD 工艺中由于等离子体中高速运动的电子撞击到中性的反应气体分子， 就 会使中性反应气体分子变成碎片或处于激活的状态容易发生反应。 衬底温度通常保持在 350Ό左右就可以得到良好的 Si(:)X或 SiNx薄膜， 可以作为集成电路最后的钝化保护层， 提高集成电路的可靠性。 但是， 该工艺的实施如前所述会对半导体氧化物材料的导电性 能产生不好的影响。 例如， 如图 la和 lb所示， 在后续的 GI CVD或者 PVCVD工艺中， 会对半导体氧化物 IGZO材料层产生不好的影响。
此外， 半导体器件制备过程中需要多步光刻工艺 （Photo Engraving Process, 简称 PEP)对结构进行图案化。 每一次 PEP光刻工艺都需要昂贵的掩模板， 这大大增加了器件 的制作成本， 并且多次光刻工艺增加了结构间相互对准难度， 导致增加了工艺难度， 降 低了器件的成品率。 因此， 减少 PEP 步骤数目是半导体器件制备领域中一直追求的目 标。
如图 2a所示， 其中显示了根据本发明一个实施^针对图 la所示的结构增加保护层 15的半导体器件示意图。
在该结构中， 其通常包括衬底 i3; 栅电极 G、 源电极 S和漏电极 D; 以及氧化物半 导体层 14。
氧化物半导体层 14包括分别与源电极 S和漏电极 D电接触的源区和漏区， 和用以提 供源电极 S和漏电极 D之间导电沟道的沟道区。 如图 2a所示， 在氧化物半导体层 14与 用于电接触櫥电极 103的栅区之间设置栅电极绝缘层 G 〗2, 以及在氧化物半导体层 14 上设置氧化物半导体保护层 15。
设置氧化物半导体保护层 15是为了防止后续工艺例如 GI层 12的形成工艺对氧化物 半导体造成影响， ^而影响整个器件的导电性能。
作为本发明的一个倒子， 用于保护层 15的材料可以为有机光感应交联性薄膜。 但本 发明并不限于此， 本发明的主旨是在半导体氧化物上形成保护， 以不受后续工艺的影 响。
如图 2a所示， 在顶栅底接触 (Top Gate Bottom Contact, 简称为 TGBC) 结构 中， 与 »电极 G 电接触的栅区相对于衬底 13 而言， 设置在櫥电极绝缘层 GI 12 的上 方。 最后， 为了保护整个器件， 通常会在栅极绝缘层 12和与栅电极 G接触的樋区上表面 进一步形成钝化层 PV 11。
本发明同样适用干共平面（co— planar)结构， 如图 2b所示。 在该结构中， 与極电极 G电接触的栅区相对于衬底 13而言， 设置在極电极绝缘层 12的下方。 同样， 最后， 为了 对器件进行保护， 在半导体氧化物层 14以及源与电极和漏电极接触的源区和漏区上表面 形成钝化层 PV 11。
为了节省 PEP光刻步骤， 最简单的方式是以半导体氧化物保护层为掩模将其与氧化 物半导体材料同^图案化形成带有保护层 15的氧化物半导体层 14。
但是这样做之后， 虽然可以对半导体氧化物层 14的上表面进行有效的保护， 但其侧 面仍然可能暴露在后续的 CVD电浆环境中。 因此， 为了提供全面可靠的保护， 可以在半 导体氧化物层图案化形成之后， 再对整个氧化物半导体层 14进行涂敷形成保护层 15。 如 图 3a和 3b所示。
本领域的技术人员可以知晓任何可以作为氧化物半导体层的材料， 例如包括但不限 于氧化铟镓锌材料 （IGZO) 。
根据本发明的另一个方面， 还提供了一种薄膜电晶体场效应管的制造方法， 其包括 以下步骤：
在衬底上形成基底绝缘层- 在所述基底绝缘层上图案化形成氧化物半导体层， 所述氧化物半导体层包括源区、 漏区和沟道区；
在所述氧化物半导体层的源区和漏区上分别接触地形成源电极和漏电极， 使得所述 沟道区介于所述源电极和漏电极之间以作为其导电沟道；
在所述氧化物半导体层的露出的表面上全面涂敷形成保护层；
在所述源电极和漏电极、 所述保护层以及部分基底绝缘层上形成栅电极绝缘层； 在所述栅电极绝缘层上形成栅电极。
根据本发明的一个实施例， 在櫥电极绝缘层和所述極电极上采用 CVD工艺形成钝化 层。
根据本发明的一个实施例， 采用 PECVD工艺形成栅电极绝缘层。
根据本发明的一个实施例， 所述保护层采用的材料是有机光感应交联性薄膜。 在本发明的又一方面中， 还提供了一种薄膜电晶体场效应管的制造方法， 其包括以 下歩骤：
在衬底上形成基底绝缘层- 以保护层作为掩膜在所述基底绝缘层上图案化形成氧化物半导体层， 所述氧化物半 导体层包括源区、 漏区和沟道区；
在所述氧化物半导体层的源区和漏区上分别接触地形成源电极和漏电极， 使得所述 沟道区介于所述源电极和漏电极之间以作为其导电沟道；
在所述源电极和漏电极、 所述保护层以及部分基底绝缘层上形成極电极绝缘层； 在所述栅电极绝缘层上形成栅电极。
在本发明的又一方面中， 还提供了一种薄膜电晶体场效应管的制造方法， 其包括以 下歩骤- 在衬底上形成基底绝缘层；
在所述基底绝缘层上形成 »电极；
在所述櫥电极以及部分基底绝缘层上形成栅电极绝缘层；
在所述栅电极绝缘层上形成氧化物半导体层， 所述氧化物半导体层包括源区、 漏区 和沟道区；
在所述氧化物半导体层的源区和漏区上分别接触地形成源电极和漏电极， 使得所述 沟道区介于所述源电极和漏电极之间以作为其导电沟道；
在所述氧化物半导体层的露出的表面上全面涂敷形成保护层；
在所述保护层上形成钝化层。
根据本发明的一个实施例， 在部分所述栅电极绝缘层、 保护层以及源电极和漏电极 上采用 CVD工艺形成钝化层。
在本发明的又一方面中， 还提供了一种薄膜电晶体场效应管的制造方法， 其包括以 下步骤：
在衬底上形成基底绝缘层- 在所述基底绝缘层上形成櫥电极；
在所述栅电极以及部分基底绝缘层上形成栅电极绝缘层；
以保护层为掩膜在所述檝电极绝缘层上图案化形成氧化物半导体层， 所述氧化物半 导体层包括源区、 漏区和沟道区；
在所述氧化物半导体层的源区和漏区上分别接触地形成源电极和漏电极， 使得所述 沟道区介于所述源电极和漏电极之间以作为其导电沟道；
在所述保护层上形成钝化层。
根据本发明的一个实施例， 在部分所述 »电极绝缘层、 保护层以及源电极和漏电极 上采用 CVD工艺形成钝化层。
虽然本发明所揭露的实施方式如上， 但所述的内容只是为了便于理解本发明而采用 的实施方式， 并非 以限定本发明。 任何本发明所属技术领域内的技术人员， 在不脱离 本发明所揭露的精神和范围的前提下， 可以在实施的形式上及细节上作任何的修改与变 化， 但本发明的专利保护范围， 扔须以所付的权利要求书所界定的范围为准。

Claims

权利要求书
1、 一种薄膜电晶体场效应管， 其中， 包括- 衬底；
栅电极、 源电极和漏电极： 以及
氧化物半导体层； 其中，
所述氧化物半导体层包括分别与所述源电极和漏电极电接触的源区和漏区， 和用以 提供源电极和漏电极之间导电沟道的沟道区， 其中， 在所述氧化物半导体层与用于电接 触極电极的 »区之间设置 »电极绝缘层， 以及在氧化物半导体层上设置氧化物半导体保 护层。
2、 如权利要求 1所述的薄膜电晶体场效应管， 其中， 相对于所述衬底而言， 与所述 栅电极电接触的櫥区设置在所述栅电极绝缘层上方。
3、 如权利要求 i所述的薄膜电晶体场效应管， 其中， 相对于所述衬底而言， 与所述 栅电极电接触的櫥区设置在所述栅电极绝缘层下方。
4、 如权利要求 2所述的薄膜电晶体场效应管， 其中， 所述樋极绝缘层和栅电极上表 面形成钝化层。
5、 如权利要求 3所述的薄膜电晶体场效应管， 其中， 所述半导体氧化物层以及源电 极和漏电极的上表面形成钝化层。
6、 如权利要求 1所述的薄膜电晶体场效应管， 其中， 所述保护层的材料为有 光感 应交联性薄膜。
7、 如权利要求 6所述的薄膜电晶体场效应管， 其中， 以所述半导体氧化物保护层为 掩模将其与所述氧化物半导体层同时图案化形成。
8、 如权利要求 6所述的薄膜电晶体场效应管， 其中， 在所述半导体氧化物层图案化 之后， 对整个氧化物半导体层迸行涂敷形成保护层。
9、 如权利要求 6所述的薄膜电晶体效应管， 其中， 所述氧化物半导体层为氧化铟镓 锌层》
10、 如权利要求 2 所述的薄膜电晶体场效应管， 其中， 所述保护层的材料为有机光 感应交联性薄膜。
11、 如权利要求 3 所述的薄膜电晶体场效应管， 其中， 所述保护层的村料为有机光 感应交联性薄膜。
12、 一种薄膜电晶体场效应管的制造方法， 其中， 包括以下歩骤；
在衬底上形成基底绝缘层；
在所述基底绝缘层上图案化形成氧化物半导体层， 所述氧化物半导体层包括源区、 漏区和沟道区；
在所述氧化物半导体层的源区和漏区上分别接触地形成源电极和漏电极， 使得所述 沟道区介于所述源电极和漏电极之间以作为其导电沟道；
在所述氧化物半导体层的露出的表面上全面涂敷形成保护层； 在所述源电极和漏电极、 所述保护层以及部分基底绝缘层上形成栅电极绝缘层； 在所述栅电极绝缘层上形成栅电极。
13、 如权利要求 12 所述的方法， 其中， 在所述栅电极绝缘层和所述栅电极上采用 CVD工艺形成钝化层。
14、 如权利要求】 2所述的方法， 其中， 釆用 PECVD工艺形成所述極电极绝缘层。
15、 如权利要求 2所述的方法， 其中， 所述保护层采用的材料是有机光感应交联性 薄膜。
16、 一种薄膜电晶体场效应管的制造方法， 其中， 包括以下步骤；
在衬底上形成基底绝缘层；
以保护层作为掩膜在所述基底绝缘层上图案化形成氧化物半导体层， 所述氧化物半 导体层包括源区、 漏区和沟道区；
在所述氧化物半导体层的源区和漏区上分别接触地形成源电极和漏电极， 使得所述 沟道区介于所述源电极和漏电极之间以作为其导电沟道；
在所述源电极和漏电极、 所述保护层以及部分基底绝缘层上形成栅电极绝缘层； 在所述櫥电极绝缘层上形成栅电极。
17、 一种薄膜电晶体场效应管的制造方法， 其中， 包括以下步骤：
在衬底上形成基底绝缘层；
在所述基底绝缘层上形成櫥电极；
在所述栅电极以及部分基底绝缘层上形成栅电极绝缘层；
在所述栅电极绝缘层上形成氧化物半导体层， 所述氧化物半导体层包括源区、 漏区 和沟道区；
在所述氧化物半导体层的源区和漏区上分别接触地形成源电极和漏电极， 使得所述 沟道区介于所述源电极和漏电极之间以作为其导电沟道；
在所述氧化物半导体层的露出的表面上全面涂敷形成保护层；
在所述保护层上形成钝化层。
18、 如权利要求 Π所述的方法， 其中， 在部分所述栅电极绝缘层、 保护层以及源电 极和漏电极上采 ffi CVD工艺形成钝化层。
19、 一种薄膜电晶体场效应管的制造方法， 其中， 包括以下步骤；
在衬底上形成基底绝缘层；
在所述基底绝缘层上形成栅电极；
在所述栅电极以及部分基底绝缘层上形成栅电极绝缘层；
以保护层为掩膜在所述極电极绝缘层上图案化形成氧化物半导体层， 所述氧化物半 导体层包括源区、 漏区和沟道区；
在所述氧化物半导体层的源区和漏区上分别接触地形成源电极和漏电极， 使得所述 沟道区介于所述源电极和漏电极之间以作为其导电沟道；
在所述保护层上形成钝化层。
20、 如权利要求 19所述的制造方法， 其中， 在部分所述栅电极绝缘层、 保护层以及 源电极和漏电极上采 ffi CVD工艺形成钝化层。
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