WO2015089972A1 - 斜坡信号发生电路及信号发生器、阵列基板及显示装置 - Google Patents

斜坡信号发生电路及信号发生器、阵列基板及显示装置 Download PDF

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WO2015089972A1
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transistor
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voltage drop
unit
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段立业
王俪蓉
吴仲远
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京东方科技集团股份有限公司
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    • G09G2310/066—Waveforms comprising a gently increasing or decreasing portion, e.g. ramp

Definitions

  • the invention relates to a ramp signal generating circuit and a signal generator, an array substrate and a display device. Background technique
  • SOG System on Glass
  • SOG can be effectively integrated including gate driver, data driver, multiplexer (Mux), DC power converter (DC-DC), digital-to-analog converter (DAC).
  • TCON timing system controller
  • other modules of the drive system on the array substrate can greatly reduce the cost, while minimizing the screen bezel, and solve the resistance drop due to different driver chip interconnection (IR Drop) , noise, reliability and other issues.
  • SOG technology is moving toward more highly integrated and miniaturized, and the trend of developing low-cost, energy-saving, lightweight, and thin displays has become overwhelming. SOG technology is a necessary trend in the development of system circuits.
  • the array substrate usually includes a plurality of modules, such as a digital-to-analog-to-digital converter, which need to be driven by a ramp signal, and the current SOG technology is difficult to effectively integrate the ramp signal generator.
  • the additionally provided ramp signal generator will greatly increase the area of the drive circuit, which limits the further miniaturization of the display device.
  • the existing ramp signal generator is difficult to effectively generate a ramp signal output with good linearity, which greatly limits the quality of the display device product. Summary of the invention
  • Embodiments of the present invention provide a ramp signal generating circuit and a signal generator, an array substrate, and a display device, which can reduce the area of the ramp signal generating circuit and improve the linearity of the ramp signal.
  • a ramp signal generating circuit including: a shift register, a second shift register having a bidirectional scanning function, a voltage drop unit, and a collecting unit; wherein the voltage drop unit is respectively connected to the power input end and the ground end, and the voltage drop unit is opposite to the power input end
  • the input voltage is continuously reduced in voltage
  • the first shift register is connected to the voltage drop unit for controlling the voltage of the voltage drop unit to be continuously reduced step by step
  • An output terminal and is connected to the voltage drop unit
  • the second shift register is connected to the data collection unit, and is configured to control, by bidirectional scanning, successively outputting the output of the voltage drop unit by the buffer unit
  • the grounded voltage is collected and output.
  • a ramp signal generator comprising the ramp signal generating circuit as described above.
  • an array substrate including: a first shift register and a second shift register, wherein the second shift register has a bidirectional scanning function, the first shift The bit register is used to generate a gate line scan signal, the second shift register is used to generate a data line scan signal, and the array substrate further includes: a voltage drop unit and a buffer unit; wherein the voltage drop unit is respectively connected to the power source An input end and a ground end, wherein the voltage drop unit performs a step-by-step continuous voltage reduction on a voltage input by the power input terminal; the first shift register is connected to the voltage drop unit for controlling the voltage The falling unit outputs a continuously decreasing voltage step by step; the collecting unit has an output end and is connected to the voltage drop unit; the second shift register is connected to the collecting unit for bidirectional scanning The collection unit controls the successively decreasing voltages outputted by the voltage drop unit to be collected and output.
  • a display device comprising the array substrate as described above.
  • the ramp signal generating circuit and the signal generator, the array substrate and the display device provided by the embodiments of the present invention use two shift register units, a voltage drop unit and a collector unit design, and two shifts are designed by different timing signals.
  • the bit register unit drives the voltage drop unit and the clamp unit respectively, so that the first shift register controls the voltage drop unit output to input the voltage input to the power input terminal.
  • the structure of the ramp signal generating circuit has fewer components and a high degree of circuit integration, which can effectively reduce the area of the ramp signal generating circuit.
  • the ramp signal generating circuit of such a structure can have a higher sampling frequency, and can obtain more voltage orders and smaller voltage steps, thereby effectively improving the ramp signal. Linearity. DRAWINGS
  • FIG. 1 is a schematic structural diagram of a ramp signal generating circuit according to an embodiment of the present invention
  • FIG. 2 is a schematic structural diagram of a circuit connecting structure of a ramp signal generating circuit according to an embodiment of the present invention
  • FIG. 3 is a timing chart showing the signal when the transistor in the ramp signal generating circuit shown in FIG. 2 is an N-type transistor;
  • FIG. 4 is a simulation waveform diagram of an output signal of the ramp signal generating circuit shown in FIG. 2;
  • FIG. 5 is a schematic diagram of a circuit connection structure of another ramp signal generating circuit according to an embodiment of the present invention.
  • FIG. 6 is a simulation waveform diagram of an output signal of the ramp signal generating circuit shown in FIG. 5;
  • FIG. 7 is a schematic diagram of a circuit connection structure of another ramp signal generating circuit according to an embodiment of the present invention.
  • FIG. 8 is a schematic diagram of a circuit connection structure of still another ramp signal generating circuit according to an embodiment of the present invention.
  • Fig. 9 is a timing chart showing the timing of the transistor in the ramp signal generating circuit shown in Fig. 7 being a P-type transistor. detailed description
  • the pixel circuit provided by the embodiment of the present invention includes: a first shift register 11, a second shift register 12 having a bidirectional scanning function, a voltage drop unit 13, and a collecting unit 14.
  • the voltage drop unit 13 is connected to the power input terminal Vref and the ground terminal, respectively, for continuously decreasing the voltage input to the power input terminal Vref.
  • the first shift register 11 is connected to the voltage drop unit 13 for controlling the voltage drop unit 13 to output a continuously decreasing voltage step by step.
  • the collecting unit 14 has an output Vo, and the collecting unit 14 is connected to the voltage drop unit 13.
  • the second shift register 12 is connected to the concentrating unit 14 for controlling the concentrating unit 14 to collect and output the successively decreasing voltages outputted by the voltage drop unit 13 by bidirectional scanning.
  • the ramp signal generating circuit uses two shift register units, a voltage drop unit and a clamp unit design, and the two shift register units are respectively configured to the voltage drop unit and the ⁇ by different timing signals.
  • the collector unit drives the first shift register to control the voltage drop of the voltage drop, and the second shift register controls the collector unit to collect and output the successively decreasing voltage of the voltage drop unit output.
  • Such a structure of the ramp signal generating circuit has fewer constituent units and a high degree of circuit integration, which can effectively reduce the area of the ramp signal generating circuit.
  • the ramp signal generating circuit of such a structure can have a higher sampling frequency, and can obtain more voltage steps and smaller voltage steps, thereby effectively improving the ramp signal. Linearity.
  • the voltage drop unit 13 can employ various known circuit structures or electronic devices capable of achieving a gradual decrease in the input voltage, which is not limited in the present invention.
  • the voltage drop unit 13 includes: a plurality of first transistor tubes arranged in a matrix form and a plurality of step-down resistors.
  • the first transistors of the first row are denoted as M1, M2 Mn, respectively.
  • the first transistor is collectively denoted as M;
  • the buck resistors of the first row are denoted as R1, respectively. 2 Rn,
  • the step-down resistor is uniformly expressed as R.
  • the gates of the first transistors M located in the same row are all connected to one output terminal of the first shift register 11.
  • the first poles of the first transistor M located in the same column are all connected to one input terminal of the collector unit 14.
  • the second poles of the first transistors M in the same row are connected in series, and as shown in Fig. 2, the second poles of the first transistors M in the same row are sequentially connected in series by a step-down resistor. Specifically, a step-down resistor R is connected between the second poles of any two adjacent first transistors M.
  • the second pole of the first transistor M of the last column of the i-th row passes the buck resistor R and the second of the first transistor M of the last column of the i+1th row
  • the second pole of the first transistor M of the first column of the i+1th row is connected to the second pole of the first transistor M of the first column of the i+2th row through the step-down resistor R, the i+2 row
  • the second pole of the first transistor M of the last column is connected to the second pole of the first transistor M of the last column of the i+3th row through the step-down resistor R.
  • i can take odd or even numbers. As shown in FIG.
  • i may be an odd number.
  • the plurality of step-down resistors are connected in series to each other in series, and there is no branch in which any step-down resistors are connected in parallel.
  • the power input terminal is connected to a second pole of the first transistor located in a first row and a first column of the voltage drop unit, and in the case where the last one of the voltage drop units is an odd row, a second pole of the first transistor of the last row of the last row is connected to the ground, and in a case where the last one of the voltage drop cells is an even row, the first transistor of the first row of the last row
  • the two poles are connected to the ground terminal (as shown in FIG. 2).
  • the input end of the first shift register 11 may be connected to the first clock signal CLK1, the second clock signal CLKB1, and the first frame start signal STV1, respectively.
  • the first transistor M is turned on line by line.
  • the input end of the second shift register 12 can respectively connect the third clock signal CLK2, the fourth clock signal CLKB2 and the second frame start signal STV2 for controlling the edge unit 14 along a row of the first transistor M on period
  • the first direction collects the voltage of the first pole of each of the first transistors M of the first transistor M row by row; in the next period of the first transistor M of the next row, the control unit 14 is column-by-column in the second direction a voltage of a first pole of each of the first transistors M of the first row of the first transistor M; wherein the first direction is opposite to the second direction.
  • the shift register unit may be a GOA (gate driver on Array) circuit
  • the G0A circuit is a cascade shift register that receives the initial input frame start signal STV.
  • two clock signals CLK, CLKB
  • CLK, CLKB control the opening or closing of a TFT (Thin Film Transistor) in the internal circuit of the G0A, and the input signal is transmitted step by step.
  • the CLKB signal controls the signal output of each stage.
  • the collecting unit 14 specifically includes: a plurality of second transistors. As shown in FIG. 2, the collecting unit 14 specifically includes: a plurality of second transistors. As shown
  • the plurality of second transistors are respectively denoted as T1, ⁇ 2 ⁇ in order from left to right, and hereinafter, for the sake of simplicity of description, the second transistor is collectively represented as ⁇ .
  • the gates of the second transistor ⁇ are respectively connected to different outputs of the second shift register 12, second The first pole of the transistor T is connected to the output terminal Vo of the collector unit 14.
  • the second pole of each of the second transistors T is connected to the first pole of the first transistor M in the same column.
  • the first transistor M and the second transistor T may both be N-type transistors.
  • the first pole of the transistor It can be a source and the second pole can be a drain.
  • All the transistors used in all the embodiments of the present invention may be thin film transistors or field effect transistors or other devices having the same characteristics. Since the source and the drain of the transistors used herein are symmetrical, the source and the drain are No difference. In the embodiment of the present invention, in order to distinguish the two poles of the transistor except the gate, one of the poles is referred to as a source and the other pole is referred to as a drain. In addition, according to the characteristics of the transistor, the transistor can be divided into an N-type and a P-type. The following embodiments are all described by taking an N-type transistor as an example. It is conceivable that those skilled in the art can implement the P-type transistor. It is easily conceivable without creative efforts, and is therefore within the scope of the embodiments of the present invention.
  • the voltage drop unit 13 can be composed of n rows of circuits, each row of circuits including n resistors and n TFT transistors M connected in series, and the gate connection of the TFT transistor M
  • the output signal of the GOA1 circuit is connected to the drain of one TFT transistor M between each two resistors, that is, the drains of two adjacent TFT transistors M are connected through a resistor, and the sources of the same column TFT transistor M are short-circuited and connected.
  • the gate of the TFT transistor T is connected to the output signal of the GOA2 circuit, and the source of the TFT transistor T is connected to the output terminal Vo.
  • the ramp signal generating circuit of such a structure generates a ramp signal, wherein the timing of the driving signal can be as shown in FIG. 3, and the process of generating the ramp signal can specifically include two steps of transmitting the signal and collecting the signal.
  • the DC input signal is input from the power input terminal Vref from one end of the resistor 1 of the first row.
  • the GOA1 circuit is controlled by the clock signals CLK1, CLKB1, wherein the phase of CLK1 is opposite to that of CLKB1, and the first output terminal of the GOA1 circuit first outputs the VoR1 signal, and the first row of TFT transistors M1 in the voltage drop unit 13 Mn is opened.
  • the clock period of GOA1 is n times of the clock period of GOA2, so that the GOA2 circuit controlled by CLK2, CLKB2 in turn will be in the lumping unit 14 while the first row of TFT transistors M is turned on by GOA1.
  • the TFT transistors T1 to Tn (from left to right in Fig. 2) are turned on, wherein CLK2 and CLKB2 are opposite in phase. Since the respective resistors are the same and the respective TFT transistors are the same, the voltage signals will be uniformly lowered in order.
  • the second output of the GOA1 circuit outputs a VoR2 signal
  • the second row of TFT transistors M is turned on, and the resistor Rn (the right end in FIG. 2) at the end of the first row transmits the voltage signal to At the end of the second row, the resistor Rn (right end in Fig.
  • the GOA2 circuit is reversed (from right to left in Fig. 2) to turn on the transistors ⁇ n ⁇ 1 in order. In this way, the signals are transferred line by line to the nth row until the end of the resistor Rn of the nth row is grounded.
  • the clock period of the GOA circuit specifically refers to the length of time for continuously outputting a high level or a low level.
  • the clock period of GOA1 is n times the clock period of GOA2. It can be understood that the length of time that GOA1 continuously outputs a high level is n times the length of time that GOA2 continuously outputs a high level. That is, in the time that GOA1 continuously outputs a high level to one row (or one column), GOA2 can finish outputting a high level to n columns (or n rows) in sequence.
  • the GOA 2 sequentially turns on the TFT transistors T1 to Tn (for example, from left to right in FIG. 2), and the TFT transistors are turned on.
  • the drain is connected to the source of the TFT transistor ⁇ of the corresponding column, and the source of the TFT transistor ⁇ is connected to the output signal Vo, such that Vo is chronologically summed and presents a linear drop generated by the resistor R of the first row and the TFT M of the TFT Ramp voltage signal; when the resistor R of the second row and the TFT transistor M are operated, the GOA2 in turn reverses the TFT transistors ⁇ n ⁇ 1, Vo continues to gather and presents the resistor R and the TFT transistor M generated by the second row.
  • the ramp voltage signal is linearly decreased; until the ramp down signal of the nth row of the clamp reaches 0, the operation of collecting a falling ramp signal is completed, so that the ramp signal can be cyclically collected.
  • the signal simulation of the output signal Vo of such a ramp signal generating circuit can be as shown in FIG. 4.
  • GOA1 is sequentially from the first output end to the nth output end during a complete one frame scan period.
  • the output is high, as shown in VoRl (first output), VoR2 (second output), and VoRn (nth output) in Figure 4, thus completing a complete ramp signal set, GOA2
  • the output signals VoCl ⁇ VoCn are sequentially scanned once in the high level of VoR1, and VoCl ⁇ VoCn performs a reverse scan when the high level of VoR2 comes, and so on, until the end of one frame scan period.
  • the signal simulation diagram shows that the ramp signal generating circuit provided by the embodiment of the present invention can generate a falling ramp waveform with good linearity.
  • the array of transistors M in the embodiment of the present invention may select the number of rows and columns of the array according to actual conditions. It should be easily conceivable that when the number of rows and columns of the transistor M is increased, the scanning output end of the GOA circuit may be further increased. Increasing the frequency of the voltage signal can further increase the linearity of the ramp signal.
  • the drain of the first transistor M located in the first column of the first row is connected by the power input terminal Vref, and the drain of the first transistor M located in the first column of the last row is connected to the ground.
  • the present invention is not limited thereto, and depending on the actual number of rows of the voltage drop unit, it is also possible that the drain of the first transistor M of the last column of the last row is connected to the ground.
  • the drain of the first transistor M of the last row of the first row may be connected to the power input terminal Vref, and the first transistor M of the first row and the first column is connected to the first row of the first row of the second row. The transistor M is connected.
  • the power input terminal Vref may also be connected to the drain of the first transistor M located in the first column of the last row, and the drain of the first transistor located in the first column of the first row may also be connected to the ground.
  • the present invention is not limited thereto, and depending on the actual number of rows of the voltage drop unit, it is also possible that the drain of the first transistor M of the last column of the first row is connected to the ground.
  • the drain of the first transistor M of the last row of the last row may be connected to the power input terminal Vref, and the first transistor M of the first row of the last row passes through the voltage drop resistor and the first transistor of the penultimate row and the first column. M connection.
  • the power input terminal is connected to the second pole of the first transistor located in the last column of the last row, and in the case where the last row of the voltage drop unit is an odd row, located in the first row of the first row a second pole of the first transistor is connected to the ground, and in a case where a last row of the voltage drop unit is an even row, a second pole connection of the first transistor in a last column of the first row The ground terminal.
  • the power input terminal is connected to the second pole of the first transistor in the first row of the last row, and in the last row of the first row in the case where the last one of the voltage drop cells is an odd row a second pole of the first transistor is connected to the ground, and in a case where a last row of the voltage drop unit is an even row, the second pole of the first transistor in the first row of the first row is connected The ground terminal.
  • the drain of the first transistor M of the first row and the first column is grounded via the resistor 1, and the drain of the first transistor M of the nth row and the first column is connected to the DC input signal Vref, such that
  • the ramp signal generating circuit of the structure can form a rising ramp waveform signal.
  • the driving signal can also use the signal shown in Figure 3.
  • the working process can also be divided into two processes of transmitting signal and collecting signal. The working principle is similar to the falling ramp signal generating circuit shown in Figure 2, except that it is The voltage is in the process of rising.
  • the drain of the first transistor M of the first row and the first column may be directly grounded, or the drain of the first transistor M of the nth row and the first column may be connected to the DC input signal Vref via a resistor.
  • the signal simulation of the output signal Vo of such a ramp signal generating circuit can be as shown in FIG. 6. From the simulation result, G0A1 is sequentially from the first output end to the nth output end during a complete one frame scan period. The output level is high, as shown in VoRl (first output), VoR2 (second output), and VoRn (nth output) in Figure 6, thus completing a complete set of rising ramp signals.
  • the signal simulation diagram shows that the ramp signal generating circuit provided by the embodiment of the present invention can generate a rising ramp waveform with good linearity.
  • the ramp signal generating circuit provided by the embodiment of the present invention can also be used in a P-type TFT.
  • the first transistor M and the second transistor T are both P-type transistors
  • the corresponding falling ramp signal generating circuit and the rising ramp signal generating circuit diagram are respectively shown in FIGS. 7 and 8, and FIG. 9 is used to drive as shown in FIG. 7 or
  • the corresponding principle can be referred to the description of the ramp signal generating circuit for the N-type TFT structure, and details are not described herein again.
  • the ramp signal generating circuit of such a structure provided by the embodiment of the present invention has fewer constituent units and high circuit integration, and can effectively reduce the area of the ramp signal generating circuit.
  • the ramp signal generating circuit of such a structure can have a higher sampling frequency, and can obtain more voltage orders and smaller voltage steps, thereby effectively improving the ramp signal. Linearity.
  • the amplifying unit 15 may be additionally provided inside or outside the ramp signal generating circuit, the amplifying unit 15 The input terminal can be connected to the output terminal Vo of the collecting unit 14 for power amplification of the voltage output by the collecting unit 14.
  • the amplifying unit 15 may specifically use a power amplifier or other circuits having the same function, which is not limited by the present invention.
  • the ramp signal generating circuit provided by the embodiment of the invention has the advantages of improving the connection manner of the matrix resistors, without the traces between the rows, the matrix resistor structure is simpler, saves the area, and the slope signal of the output of the structure is The interference noise is small, and the linearity of the ramp signal is also greatly improved.
  • Embodiments of the present invention also provide a ramp signal generator including the ramp signal generating circuit as described above.
  • Such a ramp signal generator can be used alone or in combination with other devices as a signal source, and is widely used in various devices or circuit structures that require ramp signal driving.
  • the structure of the ramp signal generating circuit has been described in detail in the foregoing embodiments, and is not described herein.
  • the unit drives the voltage drop unit and the clamp unit respectively, and continuously reduces the successively decreasing voltage generated by the step, and the second shift register controls the ramp signal generating circuit of the set unit to have fewer constituent units, and the circuit integrates
  • the high degree can effectively reduce the area of the ramp signal generating circuit.
  • the ramp signal generating circuit of such a structure can have a higher sampling frequency, and can obtain more voltage orders and smaller voltage steps, thereby effectively improving the ramp signal. Linearity.
  • the ramp signal generating circuit provided by the embodiment of the present invention can also be applied to an array substrate structure in a display panel.
  • a circuit structure including a first shift register and a second shift register is used in an array substrate.
  • the first shift register and the second shift register are respectively used to input a gate line scan signal and a data line scan signal to the display area pixel unit.
  • the use of such a pixel array structure can effectively reduce the peripheral routing of the display device and realize the narrow bezel design of the display device.
  • the ramp signal generating circuit as described above may be implemented on the array substrate, and the second shift register has a bidirectional scanning function, wherein the gate line scan signal and the data line scan signal are respectively input to the display area pixel unit.
  • the first shift register and the second shift register may respectively serve as a first shift register and a second shift register in the ramp signal generating circuit, and the array substrate may further comprise: a voltage drop unit And the voltage collecting unit is respectively connected to the power input end and the ground end, wherein the voltage drop unit performs a stepwise continuous voltage reduction on the voltage input to the power input end; the first shift register is connected to the voltage drop unit And a voltage for continuously decreasing the output of the voltage drop unit; the buffer unit has an output end and is connected to the voltage drop unit; and the second shift register is connected to the set unit for controlling the set by two-way scanning The unit collects and outputs the successively decreasing voltage of the output of the voltage drop unit.
  • the array substrate of such a structure is formed by integrating a voltage drop unit and a collector unit on the array substrate, and using two shift registers existing on the array substrate to form a ramp signal generating circuit.
  • the ramp signal generating function can be realized without additionally adding a large number of components on the surface of the array substrate, thereby effectively controlling the area of the display panel driving circuit, and ensuring that the display device can realize the design of the narrow bezel.
  • the array substrate provided by the embodiment of the invention includes a ramp signal generating circuit, which is designed by using two shift register units, a voltage drop unit and a clamp unit, and two shifts are designed by different timing signals.
  • the register unit drives the voltage drop unit and the clamp unit respectively, so that the first shift register controls the voltage drop unit output to input the voltage input to the power input terminal.
  • the structure of the ramp signal generating circuit has fewer components and a high degree of circuit integration, which can effectively reduce the area of the ramp signal generating circuit.
  • the ramp signal generating circuit of such a structure can have a higher sampling frequency, and can obtain more voltage orders and smaller voltage steps, thereby effectively improving the ramp signal. Linearity.
  • the display device provided by the embodiment of the invention includes the array substrate as described above.
  • the display device may be any product or component having a display function such as a liquid crystal panel, an electronic paper, an OLED panel, a liquid crystal television, a liquid crystal display, a digital photo frame, a mobile phone, a tablet computer, or the like.
  • a display device of such a structure includes an array substrate, wherein the array substrate is configured with two shift register units, a voltage drop unit, and a clamp unit to form a ramp signal generating circuit to implement a ramp signal generating function, through different timings.
  • the signal design is such that two shift register units respectively drive the voltage drop unit and the clamp unit, and the first shift register controls the voltage drop unit output to be pressed, and the second shift register controls the set unit to the voltage drop unit output.
  • the successively decreasing voltages are successively collected and output.
  • Such a structure of the ramp signal generating circuit has fewer constituent units and a high degree of circuit integration, and can effectively reduce the area of the ramp signal generating circuit.
  • the ramp signal generating circuit of such a structure can have a higher sampling frequency and can be obtained. More voltage steps and smaller voltage steps are obtained, which can effectively improve the linearity of the ramp signal.

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Abstract

一种斜坡信号发生电路及信号发生器、阵列基板及显示装置，斜坡信号发生电路包括：第一移位寄存器（11）、具有双向扫描功能的第二移位寄存器（12）、压降单元（13）以及采集单元（14）；压降单元（13）分别连接电源输入端和接地端，对所述电源输入端输入的电压进行逐级连续的电压降低；第一移位寄存器（11）与压降单元（13）相连接，用于控制压降单元（13）输出逐级连续地降低的电压；采集单元（14）具有输出端，且采集单元（14）连接压降单元（13）；第二移位寄存器（12）与采集单元（14）相连接，用于通过双向扫描来控制采集单元（14）对压降单元（13）输出的逐级连续降低的电压进行采集并输出。该斜坡信号发生电路可以降低斜坡信号发生电路的面积，提高斜坡信号的线性度。

Description

斜坡信号发生电路及信号发生器、 阵列基板及显示装置 技术领域
本发明涉及一种斜坡信号发生电路及信号发生器、阵列基板及显示装置。 背景技术
随着电子技术的不断发展， 人们不仅对电子产品的外观和质量有苛刻的 需求， 而且对产品的价格和实用性也有着更高的关注。
为满足大众的需求， 现有的电子产品已广泛釆用 SOG ( System on Glass ) 技术， SOG是指在阵列基板上集成驱动以及系统电路， 这种技术的出现为产 品的生产和设计提供了巨大的便利， 开发人员只需对基于 TFT的系统电路进 行模拟仿真， 便可通过一定的工艺进行实施， 从而大大地降低了电子产品的 生产成本， 此外， 通过高度集成化的电路设计还可以使得产品更加更小型化。
尤其是对于显示面板， SOG可以有效集成包括栅极驱动器（ Gate Driver )、 数据驱动器（Data Driver )、 多路选择器（Mux )、 直流电源转换器（DC-DC )、 数模转换器 （DAC )及时序控制器 （TCON ) 等模块的驱动系统在阵列基板 上， 可极大降低成本， 同时可最小化屏幕边框， 并解决由于不同驱动芯片互 连而带来的电阻压降（IR Drop )、 噪声、 可靠性等问题。 为了完成更多的系 统功能， SOG技术正朝着更加高度集成化和小型化发展，发展低成本、 节能、 重量轻、 轻薄的显示器的趋势已经势不可挡。 SOG技术是系统电路发展的必 然趋势。
在现有的显示面板中，阵列基板上通常还包括数模-模数转换器等在内的 多种需要釆用斜坡信号进行驱动的模块，现阶段的 SOG技术尚难以有效集成 斜坡信号发生器，而额外设置的斜坡信号发生器将大大增加驱动电路的面积， 限制了显示装置进一步的小型化。 另一方面， 现有的斜坡信号发生器难以有 效地产生线性度良好的斜坡信号输出， 这将大大限制显示装置产品的质量。 发明内容
本发明的实施例提供一种斜坡信号发生电路及信号发生器、 阵列基板及 显示装置， 可以降低斜坡信号发生电路的面积， 提高斜坡信号的线性度。
根据本发明实施例的一方面， 提供一种斜坡信号发生电路， 包括： 第一 移位寄存器、 具有双向扫描功能的第二移位寄存器、压降单元以及釆集单元； 其中， 所述压降单元分别连接电源输入端和接地端， 所述压降单元对所述电 源输入端输入的电压进行逐级连续的电压降低； 所述第一移位寄存器与所述 压降单元相连接， 用于控制所述压降单元输出逐级连续地降低的电压； 所述 釆集单元具有输出端， 且连接所述压降单元； 所述第二移位寄存器与所述釆 集单元相连接， 用于通过双向扫描来控制所述釆集单元对所述压降单元输出 的逐级连续地降低的电压进行釆集并输出。
根据本发明实施例的另一方面， 还提供一种斜坡信号发生器， 包括如上 所述的斜坡信号发生电路。
此外， 根据本发明实施例的又一方面， 还提供一种阵列基板， 包括： 第 一移位寄存器和第二移位寄存器， 所述第二移位寄存器具有双向扫描功能， 所述第一移位寄存器用于产生栅线扫描信号， 所述第二移位寄存器用于产生 数据线扫描信号， 所述阵列基板还包括： 压降单元以及釆集单元； 其中， 所 述压降单元分别连接电源输入端和接地端， 所述压降单元对所述电源输入端 输入的电压进行逐级连续的电压降低； 所述第一移位寄存器与所述压降单元 相连接， 用于控制所述压降单元输出逐级连续地降低的电压； 所述釆集单元 具有输出端， 且连接所述压降单元； 所述第二移位寄存器与所述釆集单元相 连接， 用于通过双向扫描来控制所述釆集单元对所述压降单元输出的逐级连 续地降低的电压进行釆集并输出。
根据本发明实施例的再一方面， 还提供一种显示装置， 包括如上所述的 阵列基板。
本发明实施例提供的斜坡信号发生电路及信号发生器、 阵列基板及显示 装置， 釆用两个移位寄存器单元、 压降单元以及釆集单元的设计， 通过不同 的时序信号设计使得两个移位寄存器单元分别对压降单元以及釆集单元进行 驱动， 实现第一移位寄存器控制压降单元输出对电源输入端输入的电压进行
种结构的斜坡信号发生电路的组成单元较少， 电路集成度高， 可以有效降低 斜坡信号发生电路的面积。 此外， 与现有技术相比， 这样一种结构的斜坡信 号发生电路可以具有更高的釆样频率， 可以获得更多的电压阶数以及更小的 电压步长， 从而能够有效提高斜坡信号的线性度。 附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案， 下面将对实 施例或现有技术描述中所需要使用的附图作简单地介绍， 显而易见地， 下面 描述中的附图仅仅是本发明的一些实施例， 对于本领域普通技术人员来讲， 在不付出创造性劳动的前提下， 还可以根据这些附图获得其他的附图。
图 1为本发明实施例提供的一种斜坡信号发生电路的结构示意图； 图 2为本发明实施例提供的一种斜坡信号发生电路的电路连接结构示意 图；
图 3为在图 2所示的斜坡信号发生电路中的晶体管为 N型晶体管时的信 号时序示意图；
图 4为图 2所示的斜坡信号发生电路输出信号的仿真波形图；
图 5为本发明实施例提供的另一斜坡信号发生电路的电路连接结构示意 图；
图 6为图 5所示的斜坡信号发生电路输出信号的仿真波形图；
图 7为本发明实施例提供的另一斜坡信号发生电路的电路连接结构示意 图；
图 8为本发明实施例提供的又一斜坡信号发生电路的电路连接结构示意 图；
图 9为在图 7所示的斜坡信号发生电路中的晶体管为 P型晶体管时的信 号时序示意图。 具体实施方式
下面将结合本发明实施例中的附图， 对本发明实施例中的技术方案进行 清楚、 完整地描述， 显然， 所描述的实施例仅仅是本发明一部分实施例， 而 不是全部的实施例。 基于本发明中的实施例， 本领域普通技术人员在没有做 出创造性劳动前提下所获得的所有其他实施例， 都属于本发明保护的范围。
本发明实施例提供的像素电路，如图 1所示， 包括： 第一移位寄存器 11、 具有双向扫描功能的第二移位寄存器 12、 压降单元 13以及釆集单元 14。
压降单元 13分别连接电源输入端 Vref和接地端， 用于对所述电源输入 端 Vref输入的电压进行逐级连续地电压降低。 第一移位寄存器 11与压降单元 13相连接，用于控制压降单元 13输出逐 级连续地降低的电压。
釆集单元 14具有输出端 Vo， 且釆集单元 14连接压降单元 13。
第二移位寄存器 12与釆集单元 14相连接， 用于通过双向扫描来控制釆 集单元 14对压降单元 13输出的逐级连续地降低的电压进行釆集并输出。
本发明实施例提供的斜坡信号发生电路， 釆用两个移位寄存器单元、 压 降单元以及釆集单元的设计， 通过不同的时序信号设计使得两个移位寄存器 单元分别对压降单元以及釆集单元进行驱动， 实现第一移位寄存器控制压降 降低的电压， 同时第二移位寄存器控制釆集单元对压降单元输出的逐级连续 地降低的电压进行釆集并输出。 这样一种结构的斜坡信号发生电路的组成单 元较少， 电路集成度高， 可以有效降低斜坡信号发生电路的面积。 此外， 与 现有技术相比，这样一种结构的斜坡信号发生电路可以具有更高的釆样频率， 可以获得更多的电压阶数以及更小的电压步长， 从而能够有效提高斜坡信号 的线性度。
压降单元 13 可以釆用各种已知的能够实现输入电压逐渐降低的电路结 构或电子器件， 本发明对此并不做限定。
具体的， 如图 2所示， 压降单元 13包括： 呈矩阵形式排列的多个第一晶 体管以及多个降压电阻。如图 2所示，第一行的第一晶体管分别被表示为 Ml、 M2 Mn， 在下文中， 为了描述简单， 将第一晶体管统一表示为 M; 第 一行的降压电阻分别被表示为 Rl、 2 Rn, 在下文中， 为了描述简单， 将降压电阻统一表示为 R。
位于同一行的第一晶体管 M的栅极均与第一移位寄存器 11的一个输出 端相连接。
位于同一列的第一晶体管 M的第一极均与釆集单元 14的一个输入端相 连接。
位于同一行的第一晶体管 M的第二极串联， 且如图 2所示， 位于同一行 的第一晶体管 M的第二极通过降压电阻依次串联。 具体地， 任意两个相邻的 第一晶体管 M的第二极之间均连接有降压电阻 R。
在所述压降单元 13中， 沿着电流流动方向， 第 i行最后一列的第一晶体 管 M的第二极通过降压电阻 R与第 i+1行最后一列的第一晶体管 M的第二 极连接， 第 i+1行第一列的第一晶体管 M的第二极通过降压电阻 R与第 i+2 行第一列的第一晶体管 M的第二极连接， 第 i+2行最后一列的第一晶体管 M 的第二极通过降压电阻 R与第 i+3行最后一列的第一晶体管 M的第二极连接。 根据实际电路连接方式的不同， i可以取奇数或偶数。 如图 2所示， 在第一行 第一列的第一晶体管 M (即图 2中的 Ml ) 的上游连接所述电源输入端 Vref 的情况下， i可以为奇数。 沿着电流流动方向， 所述多个降压电阻被彼此串联 连接为一串， 并且不存在任何降压电阻被并联连接的支路。
作为示例， 所述电源输入端连接位于所述压降单元的第一行第一列的所 述第一晶体管的第二极， 在所述压降单元的最后一行为奇数行的情况下， 位 于最后一行最后一列的所述第一晶体管的第二极连接所述接地端， 在所述压 降单元的最后一行为偶数行的情况下， 位于最后一行第一列的所述第一晶体 管的第二极连接所述接地端 （如图 2所示）。
进一步地， 在如图 2 所示的斜坡信号发生电路中， 第一移位寄存器 11 的输入端可以分别连接第一时钟信号 CLK1、第二时钟信号 CLKB1和第一帧 起始信号 STV1， 用于逐行开启第一晶体管 M。
第二移位寄存器 12的输入端可以分别连接第三时钟信号 CLK2、第四时 钟信号 CLKB2和第二帧起始信号 STV2，用于在一行第一晶体管 M开启周期 内， 控制釆集单元 14沿第一方向逐列釆集该行第一晶体管 M中每一个第一 晶体管 M的第一极的电压； 在下一行第一晶体管 M开启周期内， 控制釆集 单元 14沿第二方向逐列釆集该下一行第一晶体管 M中每一个第一晶体管 M 的第一极的电压； 其中， 第一方向与第二方向相反。
在本发明实施例中， 移位寄存器单元具体可以是 GOA ( Gate Driver on Array, 阵列基板行驱动） 电路， G0A 电路是一种级联移位寄存器， 它接收 初始输入的帧起始信号 STV， 并通常由两个时钟信号 （CLK、 CLKB )控制 G0A内部电路中 TFT ( Thin Film Transistor, 薄膜场效应晶体管 ) 的开启或 关闭， 将输入信号逐级传递。 作为一个示例， CLKB 信号控制每级的信号输 出。
进一步地， 如图 2所示， 釆集单元 14具体包括： 多个第二晶体管。 如图
2所示， 多个第二晶体管按照从左到右的顺序分别被表示为 Tl、 Τ2 Τη, 在下文中， 为了描述简单， 将第二晶体管统一表示为 Τ。
第二晶体管 τ的栅极分别连接第二移位寄存器 12的不同输出端， 第二 晶体管 T的第一极均连接釆集单元 14的输出端 Vo。
每一个第二晶体管 T的第二极与位于同一列的第一晶体管 M的第一极相 连接。
需要说明的是，在本发明实施例中，第一晶体管 M和第二晶体管 T均可 以为 N型晶体管， 当第一晶体管 M和第二晶体管 T均为 N型晶体管时， 晶 体管的第一极可以为源极、 第二极可以为漏极。
本发明所有实施例中釆用的晶体管均可以为薄膜晶体管或场效应管或其 他特性相同的器件， 由于这里釆用的晶体管的源极、 漏极是对称的， 所以其 源极、 漏极是没有区别的。 在本发明实施例中， 为区分晶体管除栅极之外的 两极， 将其中一极称为源极， 另一极称为漏极。 此外， 按照晶体管的特性区 分可以将晶体管分为 N型和 P型，以下实施例均以 N性晶体管为例进行说明， 可以想到的是在釆用 P型晶体管实现时是本领域技术人员可在没有做出创造 性劳动前提下轻易想到的， 因此也是在本发明的实施例保护范围内的。
从如图 2所示的斜坡信号发生电路中可以看出， 压降单元 13可以由 n 行电路组成，每行电路又包括 n个电阻和 n个 TFT晶体管 M串联， TFT晶体 管 M的栅极连接 GOA1 电路的输出信号， 每两个电阻之间连接一个 TFT晶 体管 M的漏极，即，相邻两个 TFT晶体管 M的漏极通过电阻连接， 同列 TFT 晶体管 M的源极短接在一起并连接到同列 TFT晶体管 T的漏极， TFT晶体 管 T的栅极连接 GOA2电路的输出信号， TFT晶体管 T的源极均连接输出端 Vo。
应了解， 尽管在本发明实施例中以 n行 n列的压降单元为例展开描述， 然而本发明不限于此， 行数和列数可以不同。
釆用这样一种结构的斜坡信号发生电路产生斜坡信号， 其中， 驱动信号 的时序可以如图 3所示， 产生斜坡信号的过程具体可以包括传递信号以及釆 集信号两个步骤。
在传递信号步骤中， 直流输入信号由电源输入端 Vref 从第一行的电阻 1的一端输入。 如附图 3所示， 由时钟信号 CLK1、 CLKB1控制 GOA1 电 路， 其中 CLK1 与 CLKB1 的相位相反， GOA1 电路的第一输出端首先输出 VoRl信号， 将压降单元 13中第一行 TFT晶体管 Ml~Mn打开。 GOA1的时 钟周期是 GOA2的时钟周期的 n倍， 这样在第一行 TFT晶体管 M被 GOA1 打开的同时， 由 CLK2、 CLKB2控制的 GOA2电路依次将釆集单元 14中的 TFT晶体管 Tl~Tn (图 2中从左至右）打开， 其中 CLK2与 CLKB2的相位相 反。 由于各个电阻均相同并且各个 TFT晶体管均相同， 因此电压信号将依次 均匀地降低。 当第一行 TFT晶体管 Μ扫描结束时， GOA1电路的第二输出端 输出 VoR2信号， 将第二行 TFT晶体管 M打开， 第一行末端的电阻 Rn (图 2 中的右端）将电压信号传递给第二行末端的电阻 Rn (图 2中的右端）， 第二 行 TFT晶体管 M被打开的同时， GOA2电路反向（图 2中从右至左）依次将 晶体管 Τη~Τ1打开。 就这样， 信号一行一行地被传递到第 η行， 直到第 η行 的电阻 Rn的末端接地。
需要说明的是， 在本发明实施例中， GOA电路的时钟周期具体是指持续 输出一个高电平或一个低电平的时间长度。 GOA1的时钟周期是 GOA2的时 钟周期的 n倍可以理解为， GOA1持续输出一个高电平的时间长度是 GOA2 持续输出一个高电平的时间长度的 n倍。 即在 GOA1向一行（或一列 )持续 输出一个高电平的时间长度内， GOA2能够完成对 n列 （或 n行）依次输出 一个高电平。
在釆集信号步骤中，当第 1行的电阻 Rl~Rn和 TFT晶体管 Ml~Mn工作 时， GOA2依次（例如， 图 2中从左至右 )将 TFT晶体管 Tl~Tn打开， TFT 晶体管 Τ的漏极连接相应列的 TFT晶体管 Μ的源极， TFT晶体管 Τ的源极 连接输出信号 Vo，这样 Vo按照时间顺序釆集并呈现由第一行的电阻 R和 TFT 晶体管 M产生的呈线性下降的斜坡电压信号； 当第 2行的电阻 R和 TFT晶 体管 M工作时， GOA2又反向依次将 TFT管 Τη~Τ1打开， Vo继续釆集并呈 现由第二行的电阻 R和 TFT晶体管 M产生的呈线性下降的斜坡电压信号； 直至釆集第 n行的斜坡下降信号到 0， 釆集一个下降斜坡信号的工作完成， 这样可以循环釆集斜坡信号。
这样一种斜坡信号发生电路的输出信号 Vo 的信号仿真情况可以如图 4 所示， 从图 4可以看到， GOA1在完整的一帧扫描周期之间从第一输出端到 第 n输出端依次输出高电平， 如图 4中的 VoRl (第一输出端）、 VoR2 (第二 输出端）、 和 VoRn (第 n输出端） 所示， 从而完成了一个完整的斜坡信号的 釆集， GOA2的输出信号 VoCl~VoCn在 VoRl的高电平内依次完成一次扫描， 并在 VoR2的高电平来临时， VoCl~VoCn进行一次反向扫描， 以此类推， 直 至一帧扫描周期结束。 信号仿真图中显示， 本发明实施例提供的斜坡信号发 生电路能够产生一个具有良好线性的下降斜坡波形。 需要说明的是，本发明实施例中的晶体管 M阵列可以根据实际情况选择 阵列的行列数， 应当容易想到的是， 当晶体管 M的行列数增加时， 通过增加 GOA电路的扫描输出端， 可以进一步提高对于电压信号的釆样频率， 从而能 够进一步提高斜坡信号的线性度。
在上述实施例中，是以电源输入端 Vref连接位于第一行第一列的第一晶 体管 M的漏极， 位于最后一行第一列的第一晶体管 M的漏极连接接地端为 例进行的说明。 然而， 本发明不限于此， 根据压降单元的实际行数， 也可能 是最后一行最后一列的第一晶体管 M的漏极连接接地端。 此外， 也可以是第 一行最后一列的第一晶体管 M的漏极连接电源输入端 Vref， 并且第一行第一 列的第一晶体管 M经由压降电阻与第二行第一列的第一晶体管 M连接。
替代地， 电源输入端 Vref还可以连接位于最后一行第一列的第一晶体管 M的漏极，位于第一行第一列的第一晶体管的漏极还可以连接接地端。 然而， 本发明不限于此， 根据压降单元的实际行数， 也可能是第一行最后一列的第 一晶体管 M的漏极连接接地端。 此外， 也可以是最后一行最后一列的第一晶 体管 M的漏极连接电源输入端 Vref， 并且最后一行第一列的第一晶体管 M 经由压降电阻与倒数第二行第一列的第一晶体管 M连接。
作为另一示例， 所述电源输入端连接位于最后一行最后一列的所述第一 晶体管的第二极， 在所述压降单元的最后一行为奇数行的情况下， 位于第一 行第一列的所述第一晶体管的第二极连接所述接地端， 在所述压降单元的最 后一行为偶数行的情况下， 位于第一行最后一列的所述第一晶体管的第二极 连接所述接地端。
作为又一示例， 所述电源输入端连接位于最后一行第一列的所述第一晶 体管的第二极， 在所述压降单元的最后一行为奇数行的情况下， 位于第一行 最后一列的所述第一晶体管的第二极连接所述接地端， 在所述压降单元的最 后一行为偶数行的情况下， 位于第一行第一列的所述第一晶体管的第二极连 接所述接地端。
具体的， 如图 5所示， 第一行第一列的第一晶体管 M的漏极经由电阻 1接地， 第 n行第一列的第一晶体管 M的漏极连接直流输入信号 Vref， 这 样一种结构的斜坡信号发生电路可以形成上升斜坡波形信号。 其驱动信号同 样可以釆用如图 3所示的信号， 工作过程同样可以分为传递信号和釆集信号 两个过程， 工作原理和如图 2所示的下降斜坡信号发生电路类似， 只不过是 电压处在上升的过程。 替代地， 第一行第一列的第一晶体管 M的漏极可以直 接接地， 或者第 n行第一列的第一晶体管 M的漏极可以经由电阻连接直流输 入信号 Vref。
这样一种斜坡信号发生电路的输出信号 Vo 的信号仿真情况可以如图 6 所示， 从仿真结果来看， 在 G0A1在完整的一帧扫描周期之间从第一输出端 到第 n输出端依次输出高电平， 如图 6中的 VoRl (第一输出端）、 VoR2 (第 二输出端）、 和 VoRn (第 n输出端）所示， 从而完成了一个完整的上升斜坡 信号的釆集， 信号仿真图中显示， 本发明实施例提供的斜坡信号发生电路能 够产生一个具有良好线性的上升斜坡波形。
在上述实施例中， 均是以第一晶体管 M和第二晶体管 T为 N型晶体管 为例进行的说明。 除此之外， 本发明实施例提供的斜坡信号发生电路还可以 用于 P型 TFT中。 当第一晶体管 M和第二晶体管 T均为 P型晶体管时， 相 应的下降斜坡信号发生电路和上升斜坡信号发生电路图分别如附图 7、 8 所 示， 图 9为用于驱动如图 7或图 8所示的斜坡信号发生电路的相应的电路时 序图，相应的原理可以参照上述关于 N型 TFT结构的斜坡信号发生电路的说 明， 此处不再赘述。
本发明实施例提供的这样一种结构的斜坡信号发生电路的组成单元较 少， 电路集成度高， 可以有效降低斜坡信号发生电路的面积。 此外， 与现有 技术相比， 这样一种结构的斜坡信号发生电路可以具有更高的釆样频率， 可 以获得更多的电压阶数以及更小的电压步长， 从而能够有效提高斜坡信号的 线性度。
进一步地， 在上述斜坡信号发生电路中， 考虑到釆集单元 14 的输出端 Vo所输出信号的驱动能力有限， 因此可以在斜坡信号发生电路的内部或外部 额外设置放大单元 15， 该放大单元 15的输入端可以连接釆集单元 14的输出 端 Vo， 用于对釆集单元 14输出的电压进行功率放大。
例如，在如图 2所示的斜坡信号发生电路中，放大单元 15具体可以釆用 功率放大器或其他具有相同功能的电路， 本发明对此并不做限制。
本发明实施例提供的斜坡信号发生电路的优点还在于改进了矩阵电阻的 连接方式， 没有行之间的走线， 矩阵电阻结构更为简单， 节省面积， 此外， 这种结构输出的斜坡信号的干扰噪声较小， 斜坡信号的线性度也得到了很大 的提高。 本发明实施例还提供一种斜坡信号发生器， 包括如上所述的斜坡信号发 生电路。
这样一种斜坡信号发生器可以单独或与其他器件组合作为信号源， 广泛 地应用于各种需要进行斜坡信号驱动的器件或电路结构中。 其中， 斜坡信号 发生电路的结构已在前述实施例中做了详细的描述， 此处不做赞述。
本发明实施例提供的斜坡信号发生器， 包括斜坡信号发生电路， 该电路 釆用两个移位寄存器单元、 压降单元以及釆集单元的设计， 通过不同的时序 信号设计使得两个移位寄存器单元分别对压降单元以及釆集单元进行驱动， 续地降低所产生的逐级连续地降低的电压， 同时第二移位寄存器控制釆集单 的斜坡信号发生电路的组成单元较少， 电路集成度高， 可以有效降低斜坡信 号发生电路的面积。 此外， 与现有技术相比， 这样一种结构的斜坡信号发生 电路可以具有更高的釆样频率， 可以获得更多的电压阶数以及更小的电压步 长， 从而能够有效提高斜坡信号的线性度。
本发明实施例提供的斜坡信号发生电路还可以应用于显示面板中的阵列 基板结构。 现有技术中阵列基板中多釆用包括第一移位寄存器和第二移位寄 存器在内的电路结构。
其中， 第一移位寄存器和第二移位寄存器分别用于向显示区域像素单元 输入栅线扫描信号和数据线扫描信号。 釆用这样一种像素阵列结构可以有效 减少显示装置的外围走线， 实现显示装置的窄边框设计。
进一步地， 还可以在该阵列基板上实现如上所述的斜坡信号发生电路， 第二移位寄存器具有双向扫描功能， 其中， 分别用于向显示区域像素单元输 入栅线扫描信号和数据线扫描信号的所述第一移位寄存器和所述第二移位寄 存器可以分别作为该斜坡信号发生电路中的第一移位寄存器和第二移位寄存 器， 并且该阵列基板还可以具体包括： 压降单元以及釆集单元； 压降单元分 别连接电源输入端和接地端， 所述压降单元对所述电源输入端输入的电压进 行逐级连续的电压降低； 第一移位寄存器与压降单元相连接， 用于控制压降 单元输出逐级连续地降低的电压； 釆集单元具有输出端， 且连接压降单元； 第二移位寄存器与釆集单元相连接， 用于通过双向扫描来控制釆集单元对压 降单元输出的逐级连续地降低的电压进行釆集并输出。 釆用这样一种结构的阵列基板， 通过将压降单元以及釆集单元集成于阵 列基板上， 并利用阵列基板上已有的两个移位寄存器， 从而形成斜坡信号发 生电路。 这样一来， 在阵列基板的表面无需额外增设大量的元件即可以实现 斜坡信号发生功能， 从而能够有效控制显示面板驱动电路的面积， 保证了显 示装置能够实现窄边框的设计。 所述压降单元以及釆集单元的电路结构以及 操作方式已经在前述实施例中做了详细的描述， 此处不做赞述。
本发明实施例提供的阵列基板， 包括斜坡信号发生电路， 该斜坡信号发 生电路釆用两个移位寄存器单元、 压降单元以及釆集单元的设计， 通过不同 的时序信号设计使得两个移位寄存器单元分别对压降单元以及釆集单元进行 驱动， 实现第一移位寄存器控制压降单元输出对电源输入端输入的电压进行
种结构的斜坡信号发生电路的组成单元较少， 电路集成度高， 可以有效降低 斜坡信号发生电路的面积。 此外， 与现有技术相比， 这样一种结构的斜坡信 号发生电路可以具有更高的釆样频率， 可以获得更多的电压阶数以及更小的 电压步长， 从而能够有效提高斜坡信号的线性度。
本发明实施例提供的显示装置， 包括如上所述的阵列基板。
需要说明的是， 本发明所提供的显示装置可以为： 液晶面板、 电子纸、 OLED 面板、 液晶电视、 液晶显示器、 数码相框、 手机、 平板电脑等任何具 有显示功能的产品或部件。
其中， 阵列基板的结构已在前述实施例中做了详细的描述， 此处不再赘 述。
这样一种结构的显示装置， 包括阵列基板， 该阵列基板釆用两个移位寄 存器单元、 压降单元以及釆集单元的设计来构成斜坡信号发生电路以实现斜 坡信号产生功能， 通过不同的时序信号设计使得两个移位寄存器单元分别对 压降单元以及釆集单元进行驱动， 实现第一移位寄存器控制压降单元输出对 压， 同时第二移位寄存器控制釆集单元对压降单元输出的逐级连续地降低的 电压进行釆集并输出。 这样一种结构的斜坡信号发生电路的组成单元较少， 电路集成度高， 可以有效降低斜坡信号发生电路的面积。 此外， 与现有技术 相比， 这样一种结构的斜坡信号发生电路可以具有更高的釆样频率， 可以获 得更多的电压阶数以及更小的电压步长， 从而能够有效提高斜坡信号的线性 度。
本领域普通技术人员可以理解： 实现上述方法实施例的全部或部分流程 可以通过计算机程序指令相关的硬件来完成， 前述的程序可以存储于一计算 机可读取存储介质中， 该程序在执行时， 执行包括上述方法实施例的步骤； 而前述的存储介质包括： OM, RAM, 磁碟或者光盘等各种可以存储程序代 码的介质。
以上所述， 仅为本发明的具体实施方式， 但本发明的保护范围并不局限 于此， 任何熟悉本技术领域的技术人员在本发明揭露的技术范围内， 可轻易 想到变化或替换， 都应涵盖在本发明的保护范围之内。 因此， 本发明的保护 范围应以所述权利要求的保护范围为准。

Claims

权 利 要 求 书
1、 一种斜坡信号发生电路， 包括：
第一移位寄存器、 具有双向扫描功能的第二移位寄存器、 压降单元以及 釆集单元；
所述压降单元分别连接电源输入端和接地端， 并且所述压降单元对所述 所述第一移位寄存器与所述压降单元相连接， 用于控制所述压降单元输 出逐级连续地降低的电压；
所述釆集单元具有输出端， 且所述釆集单元连接所述压降单元； 所述第二移位寄存器与所述釆集单元相连接， 用于通过双向扫描来控制 it! o 、 ， 、 、 、 ' ， 、 、 '
2、根据权利要求 1所述的斜坡信号发生电路，其中，所述压降单元包括： 呈矩阵形式排列的多个第一晶体管以及多个降压电阻；
位于同一行的所述第一晶体管的栅极均与所述第一移位寄存器的一个输 出端相连接；
位于同一列的所述第一晶体管的第一极均与所述釆集单元的一个输入端 相连接；
位于同一行的所述第一晶体管的第二极通过降压电阻依次串联， 位于第 i行最后一列的第一晶体管的第二极通过降压电阻与第 i+1行最后一列的第一 晶体管的第二极连接， 第 i+1 行第一列的第一晶体管的第二极通过降压电阻 与第 i+2行第一列的第一晶体管 M的第二极连接， 其中， i为奇数或者 i为偶 数。
3、 根据权利要求 2所述的斜坡信号发生电路， 其中，
所述第一移位寄存器的输入端分别连接第一时钟信号、 第二时钟信号和 第一帧起始信号， 用于逐行开启所述第一晶体管；
所述第二移位寄存器的输入端分别连接第三时钟信号、 第四时钟信号和 第二帧起始信号， 用于在一行第一晶体管开启周期内， 控制所述釆集单元沿 第一方向逐列釆集该行第一晶体管中每一个所述第一晶体管的第一极的电 压； 在下一行第一晶体管开启周期内， 控制所述釆集单元沿第二方向逐列釆 集该下一行第一晶体管中每一个所述第一晶体管的第一极的电压； 所述第一 方向与所述第二方向相反。
4、根据权利要求 2所述的斜坡信号发生电路，其中，所述釆集单元包括： 多个第二晶体管；
所述第二晶体管的栅极分别连接所述第二移位寄存器的不同输出端， 所 述第二晶体管的第一极均连接所述釆集单元的输出端；
每一个所述第二晶体管的第二极与位于同一列的所述第一晶体管的第一 极相连接。
5、 根据权利要求 4所述的斜坡信号发生电路， 其中，
所述第一晶体管和所述第二晶体管均为 N型晶体管， 或所述第一晶体管 和所述第二晶体管均为 P型晶体管；
当所述第一晶体管和所述第二晶体管均为 N型晶体管时， 晶体管的第一 极为源极、 第二极为漏极。
6、 根据权利要求 2所述的斜坡信号发生电路， 其中，
所述电源输入端连接位于所述压降单元的第一行第一列的所述第一晶体 管的第二极， 在所述压降单元的最后一行为奇数行的情况下， 位于最后一行 最后一列的所述第一晶体管的第二极连接所述接地端， 在所述压降单元的最 后一行为偶数行的情况下， 位于最后一行第一列的所述第一晶体管的第二极 连接所述接地端； 或者
所述电源输入端连接位于最后一行最后一列的所述第一晶体管的第二 极， 在所述压降单元的最后一行为奇数行的情况下， 位于第一行第一列的所 述第一晶体管的第二极连接所述接地端， 在所述压降单元的最后一行为偶数 行的情况下， 位于第一行最后一列的所述第一晶体管的第二极连接所述接地 端 或者
所述电源输入端连接位于最后一行第一列的所述第一晶体管的第二极， 在所述压降单元的最后一行为奇数行的情况下， 位于第一行最后一列的所述 第一晶体管的第二极连接所述接地端， 在所述压降单元的最后一行为偶数行 的情况下， 位于第一行第一列的所述第一晶体管的第二极连接所述接地端。
7、 根据权利要求 1-6任一所述的斜坡信号发生电路， 还包括：
放大单元， 所述放大单元的输入端连接所述釆集单元的输出端， 用于对 所述釆集单元输出的电压进行功率放大。
8、 一种斜坡信号发生器， 其特征在于， 包括如权利要求 1-7任一所述的 斜坡信号发生电路。
9、 一种阵列基板， 包括： 第一移位寄存器和第二移位寄存器， 所述第二 移位寄存器具有双向扫描功能，所述第一移位寄存器用于产生栅线扫描信号， 所述第二移位寄存器用于产生数据线扫描信号， 所述阵列基板还包括：
压降单元以及釆集单元；
所述压降单元分别连接电源输入端和接地端， 所述压降单元对所述电源 输入端输入的电压进行逐级连续的电压降低；
所述第一移位寄存器与所述压降单元相连接， 用于控制所述压降单元输 出逐级连续地降低的电压；
所述釆集单元具有输出端， 且连接所述压降单元；
所述第二移位寄存器与所述釆集单元相连接， 用于通过双向扫描控制所
10、 根据权利要求 9所述的阵列基板， 其中， 所述压降单元包括： 呈矩 阵形式排列的多个第一晶体管以及多个降压电阻；
位于同一行的所述第一晶体管的栅极均与所述第一移位寄存器的一个输 出端相连接；
位于同一列的所述第一晶体管的第一极均与所述釆集单元的一个输入端 相连接；
位于同一行的所述第一晶体管的第二极通过降压电阻依次串联， 位于第 i行最后一列的第一晶体管的第二极通过降压电阻与第 i+1行最后一列的第一 晶体管的第二极连接， 第 i+1 行第一列的第一晶体管的第二极通过降压电阻 与第 i+2行第一列的第一晶体管 M的第二极连接， 其中， i为奇数或者 i为偶 数。
11、 根据权利要求 10所述的阵列基板， 其中，
所述第一移位寄存器的输入端分别连接第一时钟信号、 第二时钟信号和 第一帧起始信号， 用于逐行开启所述第一晶体管；
所述第二移位寄存器的输入端分别连接第三时钟信号、 第四时钟信号和 第二帧起始信号， 用于在一行第一晶体管开启周期内， 控制所述釆集单元沿 第一方向逐列釆集该行第一晶体管中每一个所述第一晶体管的第一极的电 压； 在下一行第一晶体管开启周期内， 控制所述釆集单元沿第二方向逐列釆 集该下一行第一晶体管中每一个所述第一晶体管的第一极的电压； 所述第一 方向与所述第二方向相反。
12、 根据权利要求 10所述的阵列基板， 其中， 所述釆集单元包括： 多个 第二晶体管；
所述第二晶体管的栅极分别连接所述第二移位寄存器的不同输出端， 所 述第二晶体管的第一极均连接所述釆集单元的输出端；
每一个所述第二晶体管的第二极与位于同一列的所述第一晶体管的第一 极相连接。
13、 根据权利要求 12所述的阵列基板， 其中，
所述第一晶体管和所述第二晶体管均为 N型晶体管， 或所述第一晶体管 和所述第二晶体管均为 P型晶体管；
当所述第一晶体管和所述第二晶体管均为 N型晶体管时， 晶体管的第一 极为源极、 第二极为漏极。
14、 根据权利要求 10所述的阵列基板， 其中，
所述电源输入端连接位于所述压降单元的第一行第一列的所述第一晶体 管的第二极， 在所述压降单元的最后一行为奇数行的情况下， 位于最后一行 最后一列的所述第一晶体管的第二极连接所述接地端， 在所述压降单元的最 后一行为偶数行的情况下， 位于最后一行第一列的所述第一晶体管的第二极 连接所述接地端； 或者
所述电源输入端连接位于最后一行最后一列的所述第一晶体管的第二 极， 在所述压降单元的最后一行为奇数行的情况下， 位于第一行第一列的所 述第一晶体管的第二极连接所述接地端， 在所述压降单元的最后一行为偶数 行的情况下， 位于第一行最后一列的所述第一晶体管的第二极连接所述接地 端 或者
所述电源输入端连接位于最后一行第一列的所述第一晶体管的第二极， 在所述压降单元的最后一行为奇数行的情况下， 位于第一行最后一列的所述 第一晶体管的第二极连接所述接地端， 在所述压降单元的最后一行为偶数行 的情况下， 位于第一行第一列的所述第一晶体管的第二极连接所述接地端。
15、 根据权利要求 9 - 14任一所述的阵列基板， 还包括：
放大单元， 所述放大单元的输入端连接所述釆集单元的输出端， 用于对 所述釆集单元输出的电压进行功率放大。 、 一种显示装置， 包括如权利要求 9- 15所述的阵列基板。
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