WO2015083303A1 - 薄膜トランジスタ及びその製造方法 - Google Patents

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    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Definitions

  • the present disclosure relates to a thin film transistor and a manufacturing method thereof.
  • Thin film transistors are widely used as switching elements or drive elements in active matrix type display devices such as liquid crystal display devices or organic EL (Electroluminescence) display devices.
  • a TFT using an oxide semiconductor for a channel layer has characteristics that it has a low off-state current, high carrier mobility even in an amorphous state, and can be formed by a low-temperature process.
  • Patent Literature 1 and Patent Literature 2 disclose a technique for supplying oxygen to an oxide semiconductor layer by performing plasma treatment on the surface of the oxide semiconductor layer.
  • oxygen treatment is performed on the oxide semiconductor layer by plasma treatment during the step of forming the insulating layer covering the oxide semiconductor layer or after the step of forming the insulating layer. Supply. Accordingly, defects on the surface of the oxide semiconductor layer and the interface between the oxide semiconductor layer and the insulating layer are reduced.
  • the plasma treatment in the process of forming the insulating layer covering the oxide semiconductor layer has a problem that the surface of the oxide semiconductor layer may be damaged and the process control is difficult.
  • the plasma treatment performed after the step of forming the insulating layer has a problem that it takes a long time to supply oxygen to the oxide semiconductor layer because oxygen needs to diffuse in the insulating layer.
  • the present disclosure provides a thin film transistor and a method for manufacturing the same, in which damage to the surface of the oxide semiconductor due to plasma treatment is suppressed, and deterioration of electrical characteristics is sufficiently suppressed by supplying oxygen to the oxide semiconductor layer efficiently. provide.
  • a method of manufacturing a thin film transistor includes a step of forming an oxide semiconductor film over a substrate, a step of forming a silicon film over the oxide semiconductor film, (I) forming a silicon oxide film by plasma oxidizing the silicon film, and (ii) supplying oxygen to the oxide semiconductor film.
  • FIG. 1 is a partially cutaway perspective view of the organic EL display device according to the first embodiment.
  • FIG. 2 is an electric circuit diagram illustrating a configuration of a pixel circuit in the organic EL display device according to the first embodiment.
  • FIG. 3 is a schematic cross-sectional view of the thin film transistor according to the first embodiment.
  • 4A is a schematic cross-sectional view illustrating the method for manufacturing the thin film transistor according to Embodiment 1.
  • FIG. 4B is a schematic cross-sectional view showing the method for manufacturing the thin film transistor according to Embodiment 1.
  • FIG. 4C is a schematic cross-sectional view showing the method for manufacturing the thin film transistor according to Embodiment 1.
  • FIG. 4A is a schematic cross-sectional view illustrating the method for manufacturing the thin film transistor according to Embodiment 1.
  • FIG. 4B is a schematic cross-sectional view showing the method for manufacturing the thin film transistor according to Embodiment 1.
  • FIG. 4C is a schematic cross-sectional view showing
  • FIG. 5 is a schematic diagram showing a configuration of a chamber that can be used for continuous film formation according to a modification of the first embodiment.
  • FIG. 6 is a schematic cross-sectional view of the thin film transistor according to the second embodiment.
  • FIG. 7A is a schematic cross-sectional view showing the method of manufacturing the thin film transistor according to the second embodiment.
  • FIG. 7B is a schematic cross-sectional view showing the method for manufacturing the thin film transistor according to Embodiment 2.
  • FIG. 7C is a schematic cross-sectional view showing the method for manufacturing the thin film transistor according to Embodiment 2.
  • a method of manufacturing a thin film transistor according to the present disclosure includes: a step of forming an oxide semiconductor film over a substrate; a step of forming a silicon film on the oxide semiconductor film; and plasma oxidizing the silicon film, Forming a silicon oxide film, and (ii) supplying oxygen to the oxide semiconductor film.
  • the silicon oxide film formed by plasma oxidation prevents the oxide semiconductor surface from being damaged by plasma, and the oxide semiconductor film after oxygen is supplied by plasma oxidation is exposed to the outside air. To prevent. In this manner, plasma damage and oxygen vacancies are suppressed, so that deterioration of physical properties of the oxide semiconductor film can be suppressed. Accordingly, reduction in resistance of the oxide semiconductor film can be suppressed. Therefore, according to the method for manufacturing a thin film transistor according to this embodiment, a thin film transistor in which deterioration of electrical characteristics is suppressed can be manufactured.
  • the silicon film in the method of manufacturing a thin film transistor according to the present disclosure, in the step of forming the silicon film, the silicon film may be formed by sputtering.
  • the plasma used for sputtering does not contain hydrogen, hydrogen can be prevented from diffusing into the oxide semiconductor film. That is, when sputtering a silicon film, generally, a rare gas element such as argon or krypton is used as an introduction gas. In other words, since a gas containing hydrogen is not used as the introduction gas, hydrogen can be prevented from diffusing into the oxide semiconductor film, and deterioration in electrical characteristics can be suppressed.
  • a rare gas element such as argon or krypton
  • the oxide semiconductor film and the silicon film may be formed in the same vacuum system in the step of forming the oxide semiconductor film and the step of forming the silicon film. Good.
  • the oxide semiconductor film and the silicon film are formed in the same vacuum system, the interface between the oxide semiconductor film and the silicon film can be kept clean. Therefore, it is possible to further suppress deterioration of electrical characteristics.
  • the thickness of the silicon film may be 5 nm or less.
  • the thickness of the silicon film may be 2 nm or more.
  • a silicon oxide film having a sufficient thickness can be formed to prevent the oxide semiconductor film after oxygen is supplied by plasma oxidation from being exposed to the outside air.
  • the film thickness of the silicon film is 2 nm to 5 nm
  • the film thickness of the silicon film is 2 nm or more and 5 nm or less”.
  • the silicon film in the method for manufacturing a thin film transistor according to the present disclosure, in the plasma oxidation step, may be plasma oxidized by surface wave plasma or capacitively coupled plasma having an excitation frequency of 27 MHz or more.
  • surface wave plasma or capacitively coupled plasma having an excitation frequency of 27 MHz or more has an advantage that high-density oxygen radicals can be generated and damage caused by ion incidence on the substrate to be processed is small. Therefore, oxygen can be effectively supplied to the oxide semiconductor film while reducing damage to the oxide semiconductor film.
  • the method of manufacturing a thin film transistor according to the present disclosure is further patterned by a step of forming a patterned resist on the silicon oxide film, and dry etching the silicon oxide film using the resist as a mask.
  • a step of dry etching the silicon oxide layer using the mask is further patterned by a step of forming a patterned resist on the silicon oxide film, and dry etching the silicon oxide film using the resist as a mask.
  • the protruding portion of the silicon oxide layer generated by wet etching of the oxide semiconductor film can be removed.
  • the oxide semiconductor film may be a transparent amorphous oxide semiconductor.
  • the oxide semiconductor film may be InGaZnO.
  • a thin film transistor includes a substrate, an oxide semiconductor layer formed over the substrate, and a silicon oxide layer formed over the oxide semiconductor layer, and the silicon oxide layer is an oxide semiconductor layer
  • the silicon film formed thereon is formed by plasma oxidation, and the oxide semiconductor layer contains oxygen supplied by plasma oxidation.
  • FIG. 1 is a partially cutaway perspective view of an organic EL display device according to the present embodiment.
  • an organic EL display device 10 includes a TFT substrate (TFT array substrate) 20 on which a plurality of thin film transistors are arranged, an anode 41 that is a lower electrode, and an EL layer 42 that is a light emitting layer made of an organic material. And it is comprised by the laminated structure with the organic EL element (light emission part) 40 which consists of the cathode 43 which is a transparent upper electrode.
  • the TFT substrate 20 has a plurality of pixels 30 arranged in a matrix, and each pixel 30 is provided with a pixel circuit 31.
  • the organic EL element 40 is formed corresponding to each of the plurality of pixels 30, and the light emission of each organic EL element 40 is controlled by the pixel circuit 31 provided in each pixel 30.
  • the organic EL element 40 is formed on an interlayer insulating film (planarization film) formed so as to cover a plurality of thin film transistors.
  • the organic EL element 40 has a configuration in which an EL layer 42 is disposed between the anode 41 and the cathode 43.
  • a hole transport layer is further laminated between the anode 41 and the EL layer 42, and an electron transport layer is further laminated between the EL layer 42 and the cathode 43.
  • another organic functional layer may be provided between the anode 41 and the cathode 43.
  • Each pixel 30 is driven and controlled by a respective pixel circuit 31.
  • the TFT substrate 20 includes a plurality of gate wirings (scanning lines) 50 arranged along the row direction of the pixels 30 and a plurality of gate wirings 50 arranged along the column direction of the pixels 30 so as to intersect the gate wiring 50.
  • Source wiring (signal wiring) 60 and a plurality of power supply wirings (not shown in FIG. 1) arranged in parallel with the source wiring 60 are formed.
  • Each pixel 30 is partitioned by, for example, an orthogonal gate line 50 and a source line 60.
  • the gate wiring 50 is connected to the gate electrode of the thin film transistor operating as a switching element included in each pixel circuit 31 for each row.
  • the source wiring 60 is connected to the source electrode of the thin film transistor operating as a switching element included in each pixel circuit 31 for each column.
  • the power supply wiring is connected to the drain electrode of the thin film transistor operating as a drive element included in each pixel circuit 31 for each column.
  • FIG. 2 is an electric circuit diagram showing a configuration of a pixel circuit in the organic EL display device according to the present embodiment.
  • the pixel circuit 31 includes a thin film transistor 32 that operates as a driving element, a thin film transistor 33 that operates as a switching element, and a capacitor 34 that stores data to be displayed on the corresponding pixel 30.
  • the thin film transistor 32 is a drive transistor for driving the organic EL element 40
  • the thin film transistor 33 is a switching transistor for selecting the pixel 30.
  • the thin film transistor 32 includes a drain electrode 33d of the thin film transistor 33 and a gate electrode 32g connected to one end of the capacitor 34, a drain electrode 32d connected to the power supply wiring 70, the other end of the capacitor 34, and an anode 41 of the organic EL element 40. And a semiconductor film (not shown).
  • the thin film transistor 32 supplies a current corresponding to the data voltage held by the capacitor 34 from the power supply wiring 70 to the anode 41 of the organic EL element 40 through the source electrode 32 s. Thereby, in the organic EL element 40, a drive current flows from the anode 41 to the cathode 43, and the EL layer 42 emits light.
  • the thin film transistor 33 includes a gate electrode 33g connected to the gate wiring 50, a source electrode 33s connected to the source wiring 60, a drain electrode 33d connected to one end of the capacitor 34 and the gate electrode 32g of the thin film transistor 32, and a semiconductor film. (Not shown).
  • the voltage applied to the source wiring 60 is stored in the capacitor 34 as a data voltage.
  • the organic EL display device 10 having the above configuration employs an active matrix system in which display control is performed for each pixel 30 located at the intersection of the gate wiring 50 and the source wiring 60. Thereby, the corresponding organic EL element 40 selectively emits light by the thin film transistors 32 and 33 of each pixel 30 (each sub-pixel R, G, B), and a desired image is displayed.
  • the thin film transistor according to this embodiment is a bottom-gate and channel protective thin film transistor.
  • FIG. 3 is a schematic cross-sectional view of the thin film transistor 100 according to the present embodiment.
  • the thin film transistor 100 includes a substrate 110, a gate electrode 120, a gate insulating layer 130, an oxide semiconductor layer 140, a silicon oxide layer 150, a channel protective layer 160, , A source electrode 170s and a drain electrode 170d.
  • the thin film transistor 100 is, for example, the thin film transistor 32 or 33 shown in FIG. That is, the thin film transistor 100 can be used as a driving transistor or a switching transistor.
  • the gate electrode 120 corresponds to the gate electrode 32g
  • the source electrode 170s corresponds to the source electrode 32s
  • the drain electrode 170d corresponds to the drain electrode 32d.
  • the gate electrode 120 corresponds to the gate electrode 33g
  • the source electrode 170s corresponds to the source electrode 33s
  • the drain electrode 170d corresponds to the drain electrode 33d.
  • the substrate 110 is a substrate made of a material having electrical insulation.
  • the substrate 110 is made of a glass material such as alkali-free glass, quartz glass, or high heat resistance glass, a resin material such as polyethylene, polypropylene, or polyimide, a semiconductor material such as silicon or gallium arsenide, or a metal such as stainless steel coated with an insulating layer.
  • the substrate 110 may be a flexible substrate such as a resin substrate.
  • the thin film transistor 100 can be used for a flexible display.
  • the gate electrode 120 is formed on the substrate 110 in a predetermined shape.
  • the film thickness of the gate electrode 120 is, for example, 20 nm to 500 nm.
  • the gate electrode 120 is an electrode made of a conductive material.
  • a material of the gate electrode 120 molybdenum, aluminum, copper, tungsten, titanium, manganese, chromium, tantalum, niobium, silver, gold, platinum, palladium, indium, nickel, neodymium and other metals, metal alloys, indium oxide Conductive metal oxides such as tin (ITO), aluminum-doped zinc oxide (AZO), and gallium-doped zinc oxide (GZO), and conductive polymers such as polythiophene and polyacetylene can be used.
  • the gate electrode 120 may have a multilayer structure in which these materials are stacked.
  • the gate insulating layer 130 is formed on the gate electrode 120. Specifically, the gate insulating layer 130 is formed on the gate electrode 120 and the substrate 110 so as to cover the gate electrode 120.
  • the film thickness of the gate insulating layer 130 is, for example, 50 nm to 300 nm.
  • the gate insulating layer 130 is made of an electrically insulating material.
  • the gate insulating layer 130 is a single layer film such as a silicon oxide film, a silicon nitride film, a silicon oxynitride film, an aluminum oxide film, a tantalum oxide film, or a hafnium oxide film, or a stacked film thereof.
  • the oxide semiconductor layer 140 is a channel layer of the thin film transistor 100 and is formed above the substrate 110 so as to face the gate electrode 120. Specifically, the oxide semiconductor layer 140 is formed on the gate insulating layer 130 at a position facing the gate electrode 120. For example, the oxide semiconductor layer 140 is formed in an island shape over the gate insulating layer 130 above the gate electrode 120.
  • the film thickness of the oxide semiconductor layer 140 is, for example, 20 to 200 nm.
  • the oxide semiconductor layer 140 As a material of the oxide semiconductor layer 140, an oxide semiconductor material containing at least one of indium (In), gallium (Ga), and zinc (Zn) is used.
  • the oxide semiconductor layer 140 is formed of a transparent amorphous oxide semiconductor (TAOS: Transparent Amorphous Semiconductor) such as amorphous indium gallium zinc oxide (InGaZnO: IGZO).
  • TAOS Transparent Amorphous Semiconductor
  • InGaZnO IGZO
  • the ratio of In: Ga: Zn is, for example, about 1: 1: 1.
  • the ratio of In: Ga: Zn may be in the range of 0.8 to 1.2: 0.8 to 1.2: 0.8 to 1.2, but is not limited to this range.
  • a thin film transistor in which a channel layer is formed using a transparent amorphous oxide semiconductor has high carrier mobility and is suitable for a large-screen and high-definition display device. Further, since the transparent amorphous oxide semiconductor can be formed at a low temperature, it can be easily formed on a flexible substrate such as a plastic or a film.
  • the oxide semiconductor layer 140 contains oxygen supplied by plasma oxidation.
  • the oxide semiconductor layer 140 is supplied with oxygen by plasma oxidation from the silicon oxide layer 150 side. Therefore, a region on the silicon oxide layer 150 side of the oxide semiconductor layer 140, specifically, a back channel region contains oxygen supplied by plasma oxidation. Accordingly, oxygen vacancies in the oxide semiconductor layer 140 can be suppressed.
  • the silicon oxide layer 150 is formed on the oxide semiconductor layer 140 by plasma-oxidizing the silicon film formed on the oxide semiconductor layer 140.
  • the film thickness of the silicon oxide layer 150 is, for example, 2 nm to 5 nm.
  • a part of the silicon oxide layer 150 is opened so as to penetrate therethrough. That is, a contact hole for exposing part of the oxide semiconductor layer 140 is formed in the silicon oxide layer 150.
  • the oxide semiconductor layer 140 is connected to the source electrodes 170s and 170d through the opened portion (contact hole).
  • the end portion of the oxide semiconductor layer 140 protrudes from the silicon oxide layer 150. That is, when viewed in plan, the area of the silicon oxide layer 150 is smaller than the area of the oxide semiconductor layer 140.
  • the channel protective layer 160 is formed on the silicon oxide layer 150.
  • the channel protective layer 160 is formed on the silicon oxide layer 150, the end of the oxide semiconductor layer 140, and the gate insulating layer 130 so as to cover the ends of the silicon oxide layer 150 and the oxide semiconductor layer 140. It is formed.
  • the film thickness of the channel protective layer 160 is, for example, 50 nm to 500 nm.
  • the channel protective layer 160 is opened so as to penetrate therethrough. That is, the channel protective layer 160 is formed with a contact hole for exposing part of the oxide semiconductor layer 140. The contact hole is continuous with the contact hole formed in the silicon oxide layer 150.
  • the channel protective layer 160 is made of an electrically insulating material.
  • the channel protective layer 160 is a film made of an inorganic material such as a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or an aluminum oxide film, or a film made of an inorganic material containing silicon, oxygen, and carbon. Or a laminated film of these.
  • the source electrode 170s and the drain electrode 170d are formed in a predetermined shape on the channel protective layer 160. Specifically, the source electrode 170s and the drain electrode 170d are connected to the oxide semiconductor layer 140 through contact holes formed in the silicon oxide layer 150 and the channel protective layer 160, and the substrate horizontal direction is formed on the channel protective layer 160. Are arranged opposite to each other. The source electrode 170s and the drain electrode 170d are 100 nm to 500 nm.
  • the source electrode 170s and the drain electrode 170d are electrodes made of a conductive material.
  • the material of the source electrode 170s and the drain electrode 170d for example, the same material as that of the gate electrode 120 can be used.
  • the thin film transistor 100 includes the silicon oxide layer 150 with a thickness of 2 nm to 5 nm on the oxide semiconductor layer 140.
  • the silicon oxide layer 150 is formed by oxidizing a silicon film by plasma oxidation for supplying oxygen to the oxide semiconductor layer 140.
  • the silicon oxide layer 150 prevents the surface of the oxide semiconductor layer 140 from being damaged by plasma and prevents the oxide semiconductor layer 140 after being supplied with oxygen by plasma oxidation from being exposed to the outside air. . In this manner, plasma damage and oxygen vacancies are suppressed, so that deterioration of physical properties of the oxide semiconductor layer 140 can be suppressed. Accordingly, reduction in resistance of the oxide semiconductor layer 140 can be suppressed.
  • the thin film transistor 100 according to this embodiment can suppress deterioration in electrical characteristics.
  • FIGS. 4A to 4C are schematic cross-sectional views showing a method for manufacturing the thin film transistor 100 according to the present embodiment.
  • a substrate 110 is prepared, and a gate electrode 120 having a predetermined shape is formed above the substrate 110.
  • a metal film is formed on the substrate 110 by sputtering, and the metal film is processed using photolithography and wet etching, so that the gate electrode 120 having a predetermined shape is formed.
  • a glass substrate is prepared as the substrate 110, and a molybdenum film (Mo film) and a copper film (Cu film) are sequentially formed on the substrate 110 by sputtering.
  • the total film thickness of the Mo film and the Cu film is, for example, 20 nm to 500 nm.
  • the gate electrode 120 is formed by patterning the Mo film and the Cu film by photolithography and wet etching.
  • the wet etching of the Mo film and the Cu film can be performed using, for example, a chemical solution in which a hydrogen peroxide solution (H 2 O 2 ) and an organic acid are mixed.
  • a gate insulating layer 130 is formed above the substrate 110.
  • the gate insulating layer 130 is formed on the substrate 110 and the gate electrode 120 by plasma CVD (Chemical Vapor Deposition).
  • a gate insulating layer 130 is formed by sequentially forming a silicon nitride film and a silicon oxide film on the substrate 110 by plasma CVD so as to cover the gate electrode 120.
  • the film thickness of the gate insulating layer 130 is, for example, 50 nm to 300 nm.
  • the silicon nitride film can be formed by using, for example, silane gas (SiH 4 ), ammonia gas (NH 3 ), and nitrogen gas (N 2 ) as the introduction gas.
  • the silicon oxide film can be formed by using, for example, silane gas (SiH 4 ) and nitrous oxide gas (N 2 O) as introduction gases.
  • an oxide semiconductor film 141 is formed above the substrate 110 and at a position facing the gate electrode 120.
  • the oxide semiconductor film 141 is formed over the gate insulating layer 130 by sputtering.
  • the thickness of the oxide semiconductor film 141 is, for example, 20 nm to 200 nm.
  • the silicon film 151 is formed over the oxide semiconductor film 141.
  • a silicon film 151 with a thickness of 2 nm to 5 nm is formed over the oxide semiconductor film 141 by sputtering.
  • the target material is silicon
  • the introduced gas is argon (Ar) or krypton (Kr) gas
  • the pressure is 0.1 Pa to 1.0 Pa
  • the power density is 0.03 W / cm 2 to 0.11 W / cm 2. (The input power is 2 kW to 6 kW).
  • the silicon film 151 is plasma oxidized.
  • a silicon oxide film 152 is formed, and oxygen (oxygen radicals) is supplied to the oxide semiconductor film 141.
  • the silicon film 151 is plasma oxidized by surface wave plasma or capacitively coupled plasma (VHF plasma) having an excitation frequency of 27 MHz or more.
  • the surface wave plasma has, for example, an excitation frequency of 2.45 GHz, 5.8 GHz, 22.125 GHz, or the like.
  • Surface-wave plasma or capacitively coupled plasma having an excitation frequency of 27 MHz or more can generate high-density oxygen radicals and has an advantage that damage caused by ion incidence on a substrate to be processed is small. That is, oxygen can be effectively supplied to the oxide semiconductor film 141 while reducing damage to the oxide semiconductor film 141.
  • the rate of increase of the oxide film thickness is limited by the diffusion rate of oxygen. Specifically, the thickness of the formed silicon oxide film increases in proportion to the square root of time.
  • the time required to form the silicon oxide film 152 by plasma oxidation increases, and problems such as an increase in manufacturing cost arise. Therefore, for example, by setting the film thickness of the silicon film 151 to 2 nm to 5 nm, plasma oxidation is performed in a short time (eg, about several tens of seconds to 10 minutes), and oxygen is supplied to the oxide semiconductor film 141. it can. Thus, since the time required for plasma oxidation can be shortened, the manufacturing cost can be reduced.
  • a resist 180 patterned in a predetermined shape is formed on the silicon oxide film 152.
  • the resist 180 is patterned by photolithography.
  • the film thickness of the resist 180 is about 2 ⁇ m.
  • the resist 180 is formed using a photoresist made of a polymer compound containing a photosensitive functional molecule. After applying a photoresist on the silicon oxide film 152, pre-baking, exposure, development, and post-baking are performed in this order to form a patterned resist 180.
  • a patterned silicon oxide layer 153 is formed on the oxide semiconductor film 141.
  • the patterned silicon oxide layer 153 is formed by dry etching the silicon oxide film 152 using the resist 180 as a mask.
  • etching for example, reactive ion etching (RIE) can be used.
  • RIE reactive ion etching
  • carbon tetrafluoride (CF 4 ) and oxygen gas (O 2 ) can be used as the etching gas.
  • Parameters such as gas flow rate, pressure, applied power, and frequency are appropriately set depending on the substrate size, etching film thickness, and the like.
  • a patterned oxide semiconductor layer 140 is formed on the gate insulating layer 130.
  • the oxide semiconductor layer 140 is formed by wet etching the oxide semiconductor film 141 using the resist 180 and the silicon oxide layer 153 as a mask.
  • the oxide semiconductor layer 140 is formed by wet etching of amorphous InGaZnO formed over the gate insulating layer 130.
  • wet etching of InGaZnO can be performed using a chemical solution in which phosphoric acid (H 3 PO 4 ), nitric acid (HNO 3 ), acetic acid (CH 3 COOH), and water are mixed.
  • the chemical solution used for the wet etching wraps around, so that the end portion of the oxide semiconductor layer 140 is cut below the end portion of the silicon oxide layer 153 as shown in FIG. 4B (i). In other words, the end portion of the silicon oxide layer 153 protrudes outward from the oxide semiconductor layer 140 in a plan view.
  • the end of the resist 180 is retracted by ashing.
  • the resist 180 is combined with oxygen radicals in the plasma and evaporated. Therefore, since the resist 180 is removed by evaporation from the portion exposed to the oxygen plasma, that is, the surface of the resist 180, the end portion of the resist 180 gradually recedes. That is, the resist 180 is degenerated by ashing.
  • a resist 181 whose end is recessed is formed on the silicon oxide layer 153. Note that since the resist 180 is shrunk as a whole, the film thickness of the resist 181 whose end is recessed is smaller than the film thickness of the resist 180.
  • the time for ashing with oxygen plasma is determined by the width of the protruding portion of the silicon oxide layer 153, for example. In other words, the ashing time is determined so that the degenerated resist 181 has a size equal to or smaller than that of the oxide semiconductor layer 140 in a plan view.
  • the silicon oxide layer 154 is formed by dry etching the silicon oxide layer 153 using the resist 181 whose end is recessed as a mask. Accordingly, the protruding portion (see (i) of FIG. 4B) of the silicon oxide layer 153 generated by wet etching of the oxide semiconductor film 141 can be removed.
  • the resist 181 is removed.
  • the resist 181 is removed by ashing using oxygen plasma.
  • the resist 181 is removed by ashing in a sufficiently longer time than when the resist 180 is degenerated.
  • a channel protective film 161 is formed over the oxide semiconductor layer 140.
  • the channel protective film 161 is formed over the silicon oxide layer 154, the oxide semiconductor layer 140, and the gate insulating layer 130 so as to cover the silicon oxide layer 154 and the oxide semiconductor layer 140.
  • the channel protective film 161 can be formed by forming a silicon oxide film on the entire surface by plasma CVD.
  • the thickness of the silicon oxide film is 50 nm to 500 nm.
  • the silicon oxide film can be formed by using, for example, silane gas (SiH 4 ) and nitrous oxide gas (N 2 O) as introduction gases.
  • the channel protection film 161 and the silicon oxide layer 154 are patterned into a predetermined shape, thereby forming the patterned channel protection layer 160 and the silicon oxide layer 150.
  • a contact hole is formed in the channel protective film 161 and the silicon oxide layer 154 so that a part of the oxide semiconductor layer 140 is exposed.
  • the contact hole is formed by etching away part of the channel protective film 161 and the silicon oxide layer 154.
  • a part of the channel protective film 161 and the silicon oxide layer 154 is etched by photolithography and dry etching, so that a contact is formed on a region that becomes a source contact region and a drain contact region of the oxide semiconductor layer 140.
  • a hole is formed.
  • the channel protective film 161 is a silicon oxide film
  • reactive ion etching (RIE) can be used as dry etching.
  • carbon tetrafluoride (CF 4 ) and oxygen gas (O 2 ) can be used as the etching gas. Parameters such as gas flow rate, pressure, applied power, and frequency are appropriately set depending on the substrate size, etching film thickness, and the like.
  • a metal film 171 is formed so as to be connected to the oxide semiconductor layer 140 through the contact hole. Specifically, a metal film 171 is formed on the channel protective layer 160 and in the contact hole.
  • the metal film 171 is formed by sequentially depositing a Mo film, a Cu film, and a CuMn film on the channel protective layer 160 and in the contact hole by sputtering.
  • the film thickness of the metal film 171 is, for example, 100 nm to 500 nm.
  • a source electrode 170s and a drain electrode 170d connected to the oxide semiconductor layer 140 are formed.
  • the source electrode 170 s and the drain electrode 170 d having a predetermined shape are formed on the channel protective layer 160 so as to fill the contact holes formed in the channel protective layer 160.
  • the source electrode 170s and the drain electrode 170d are formed on the channel protective layer 160 and in the contact hole with a space therebetween. More specifically, the source electrode 170s and the drain electrode 170d are formed by patterning the metal film 171 by photolithography and wet etching. The wet etching of the Mo film, the Cu film, and the CuMn film can be performed using, for example, a chemical solution in which hydrogen peroxide solution (H 2 O 2 ) and an organic acid are mixed.
  • H 2 O 2 hydrogen peroxide solution
  • the thin film transistor 100 can be manufactured as described above.
  • the method for manufacturing the thin film transistor according to this embodiment includes a step of forming the oxide semiconductor film 141 over the substrate 110, a step of forming the silicon film 151 over the oxide semiconductor film 141, and a silicon (I) forming a silicon oxide film 152 by plasma oxidizing the film 151 and (ii) supplying oxygen to the oxide semiconductor film 141.
  • the silicon oxide film 152 formed by plasma oxidation prevents the surface of the oxide semiconductor film 141 from being damaged by plasma, and the oxide semiconductor film 141 after oxygen is supplied by plasma oxidation. Is not exposed to the open air. In this manner, plasma damage and oxygen vacancies are suppressed, so that deterioration of physical properties of the oxide semiconductor film 141 can be prevented. That is, the silicon oxide film 152 can reduce process damage due to a subsequent film formation process.
  • oxygen vacancies can be suppressed, so that the density of oxygen vacancies in the oxide semiconductor film 141 can be reduced. That is, the number of carriers generated in the oxide semiconductor film 141 can be reduced, and the resistance of the oxide semiconductor film 141 can be reduced. Therefore, according to the present embodiment, it is possible to manufacture the thin film transistor 100 in which deterioration of electrical characteristics is suppressed.
  • the silicon film 151 is formed over the oxide semiconductor film 141. At this time, the oxide semiconductor film 141 and the silicon film are formed in the same vacuum system. A film 151 may be formed. In other words, the oxide semiconductor film 141 and the silicon film 151 may be formed by continuous film formation.
  • film formation in the same vacuum system means film formation without exposing the target substrate to atmospheric pressure.
  • the oxide semiconductor film 141 and the silicon film 151 are connected by a continuous film formation process performed in a vacuum system in which a plurality of vacuum chambers are connected via a gate valve and a substrate is transferred while maintaining a vacuum. May be formed.
  • FIG. 5 is a diagram illustrating a configuration example of a chamber that can be used for continuous film formation according to a modification of the present embodiment.
  • a film forming apparatus 200 shown in FIG. 5 is a multi-chamber type film forming apparatus in which a plurality of chambers are connected by gate valves.
  • the film forming apparatus 200 includes two film forming chambers 210 and 211, a vacuum transfer chamber 220, and gate valves 230 to 233 provided between the chambers.
  • the film formation chamber 211 is a film formation chamber for forming the silicon film 151. Therefore, for example, the film formation chamber 211 is a chamber for performing sputtering in an Ar or Kr atmosphere using a target material made of silicon.
  • the vacuum transfer chamber 220 is a chamber for transferring a substrate.
  • the substrate is transferred from the film formation chamber 210 to the film formation chamber 211 by a transfer arm or the like provided inside the vacuum transfer chamber 220.
  • the gate valves 230 to 233 are open / close valves.
  • the gate valve 230 is opened when the substrate is placed in the film forming chamber 210.
  • the gate valve 231 and the gate valve 232 are opened when the substrate is transferred from the film formation chamber 210 to the film formation chamber 211.
  • the gate valve 233 is opened when the substrate is taken out from the film formation chamber 211.
  • the gate valves 230 to 233 are closed while sputtering is performed in the film formation chamber 210 and the film formation chamber 211.
  • the film forming chambers 210 and 211 and the vacuum transfer chamber 220 are kept in the same vacuum system. That is, each chamber is kept in the same vacuum system after the substrate is placed in the deposition chamber 210 until the substrate is taken out from the deposition chamber 211.
  • the oxide semiconductor film 141 and the silicon film 151 can be continuously formed without being exposed to the outside air. Therefore, the interface between the oxide semiconductor film 141 and the silicon film 151 can be kept clean. That is, after the oxide semiconductor film 141 is formed, the silicon film 151 can be formed while the surface thereof is kept clean.
  • the silicon film 151 is formed by sputtering in an Ar or Kr atmosphere. In other words, since a gas containing hydrogen is not used, diffusion of hydrogen into the oxide semiconductor film 141 can be suppressed.
  • the plurality of film forming chambers 210 and 211 are connected via the gate valves 230 to 233, and the continuous deposition performed in the vacuum system provided with the vacuum transfer chamber 220 for transferring the substrate while maintaining the vacuum.
  • the oxide semiconductor film 141 and the silicon film 151 can be formed. Accordingly, deterioration of electrical characteristics of the oxide semiconductor film 141 can be further suppressed.
  • the same vacuum system may be configured without using the vacuum transfer chamber 220.
  • continuous film formation may be performed in the same vacuum chamber instead of a plurality of vacuum chambers.
  • the oxide semiconductor film 141 and the silicon film 151 can be continuously formed in the same vacuum system by disposing the substrate in the same vacuum chamber and changing the target material and the introduced gas.
  • the thin film transistor according to the present embodiment is a top-gate thin film transistor.
  • FIG. 6 is a schematic cross-sectional view of the thin film transistor 300 according to this embodiment.
  • the thin film transistor 300 includes a substrate 310, a gate electrode 320, a gate insulating layer 330, an oxide semiconductor layer 340, a silicon oxide layer 350, an insulating layer 360, A source electrode 370s and a drain electrode 370d are provided.
  • the thin film transistor 300 is, for example, the thin film transistor 32 or 33 shown in FIG. That is, the thin film transistor 300 can be used as a driving transistor or a switching transistor.
  • the gate electrode 320 corresponds to the gate electrode 32g
  • the source electrode 370s corresponds to the source electrode 32s
  • the drain electrode 370d corresponds to the drain electrode 32d.
  • the gate electrode 320 corresponds to the gate electrode 33g
  • the source electrode 370s corresponds to the source electrode 33s
  • the drain electrode 370d corresponds to the drain electrode 33d.
  • the substrate 310 is a substrate made of an electrically insulating material.
  • the substrate 310 is made of a glass material such as alkali-free glass, quartz glass, or high heat resistance glass, a resin material such as polyethylene, polypropylene, or polyimide, a semiconductor material such as silicon or gallium arsenide, or a metal such as stainless steel coated with an insulating layer.
  • the substrate 310 may be a flexible substrate such as a resin substrate.
  • the thin film transistor 300 can be used for a flexible display.
  • the gate electrode 320 is formed in a predetermined shape above the substrate 310.
  • the gate electrode 320 is formed at a position facing the oxide semiconductor layer 340 and over the gate insulating layer 330.
  • the material and thickness of the gate electrode 320 the same material and thickness as those of the gate electrode 120 according to Embodiment 1 can be used.
  • the gate insulating layer 330 is formed between the gate electrode 320 and the oxide semiconductor layer 340. Specifically, the gate insulating layer 330 is formed on the silicon oxide layer 350.
  • the gate insulating layer 330 is made of an electrically insulating material. For example, as the material and thickness of the gate insulating layer 330, the same material and thickness as those of the gate insulating layer 130 according to Embodiment 1 can be used.
  • the oxide semiconductor layer 340 is a channel layer of the thin film transistor 300 and is formed over the substrate 310 so as to face the gate electrode 320.
  • the oxide semiconductor layer 340 is formed in an island shape over the substrate 310.
  • the same material and thickness as those of the oxide semiconductor layer 140 according to Embodiment 1 can be used.
  • the oxide semiconductor layer 340 contains oxygen supplied by plasma oxidation.
  • the oxide semiconductor layer 340 is supplied with oxygen by plasma oxidation from the silicon oxide layer 350 side. Therefore, a region on the silicon oxide layer 350 side of the oxide semiconductor layer 340, specifically, a front channel region contains oxygen supplied by plasma oxidation. Accordingly, oxygen vacancies in the oxide semiconductor layer 140 can be suppressed.
  • the silicon oxide layer 350 is formed on the oxide semiconductor layer 340 by plasma oxidizing a silicon film formed on the oxide semiconductor layer 340.
  • the film thickness of the silicon oxide layer 350 is, for example, 2 nm to 5 nm.
  • the insulating layer 360 is formed over the substrate 310, the oxide semiconductor layer 340, and the gate electrode 320.
  • the insulating layer 360 is formed over the substrate 310, the oxide semiconductor layer 340, and the gate electrode 320 so as to cover the gate electrode 320 and the end portion of the oxide semiconductor layer 340.
  • the material and thickness of the insulating layer 360 the same material and thickness as those of the channel protective layer 160 according to Embodiment 1 can be used.
  • a part of the insulating layer 360 is opened so as to penetrate therethrough. That is, a contact hole for exposing part of the oxide semiconductor layer 340 is formed in the insulating layer 360.
  • the source electrode 370s and the drain electrode 370d are formed in a predetermined shape on the insulating layer 360. Specifically, the source electrode 370 s and the drain electrode 370 d are connected to the oxide semiconductor layer 340 through contact holes formed in the insulating layer 360, and are disposed opposite to each other on the insulating layer 360 in the horizontal direction of the substrate. ing. As the material and film thickness of the source electrode 370s and the drain electrode 370d, the same material and film thickness as the source electrode 170s and the drain electrode 170d according to Embodiment 1 can be used.
  • the thin film transistor 300 includes the silicon oxide layer 350 with a thickness of 2 nm to 5 nm over the oxide semiconductor layer 340.
  • the silicon oxide layer 350 is formed by oxidizing a silicon film by plasma oxidation for supplying oxygen to the oxide semiconductor layer 340.
  • the silicon oxide layer 350 prevents the surface of the oxide semiconductor layer 340 from being damaged by plasma and prevents the oxide semiconductor layer 340 after being supplied with oxygen by plasma oxidation from being exposed to the outside air. . In this manner, plasma damage and oxygen vacancies are suppressed, so that deterioration of physical properties of the oxide semiconductor layer 340 can be suppressed. Accordingly, reduction in resistance of the oxide semiconductor layer 340 can be suppressed.
  • the thin film transistor 300 according to this embodiment can suppress deterioration in electrical characteristics.
  • the thin film transistor 300 according to the present embodiment can suppress deterioration of electrical characteristics.
  • FIGS. 7A to 7C are schematic cross-sectional views showing a method for manufacturing the thin film transistor 300 according to the present embodiment.
  • a substrate 310 is prepared, and an oxide semiconductor film 341 is formed over the substrate 310.
  • the oxide semiconductor film 341 is formed over the substrate 310 by sputtering.
  • the sputtering conditions are the same as the sputtering conditions for forming the oxide semiconductor film 141 according to Embodiment 1, for example (see FIG. 4A (c)).
  • a silicon film 351 is formed over the oxide semiconductor film 341.
  • a silicon film 351 with a thickness of 2 nm to 5 nm is formed over the oxide semiconductor film 341 by sputtering.
  • the sputtering conditions are the same as the sputtering conditions for forming the silicon film 151 according to Embodiment 1, for example (see (d) of FIG. 4A).
  • the silicon film 351 is plasma oxidized.
  • Plasma oxidation of the silicon film 351 forms a silicon oxide film 352 and supplies oxygen to the oxide semiconductor film 341 as shown in FIG. 7A (d).
  • the plasma oxidation conditions are, for example, the same as the plasma oxidation conditions according to Embodiment 1 (see (e) and (f) of FIG. 4A). Therefore, oxygen can be effectively supplied to the oxide semiconductor film 341 while reducing damage to the oxide semiconductor film 341.
  • a resist 380 patterned into a predetermined shape is formed on the silicon oxide film 352.
  • the resist 380 is patterned by photolithography.
  • the formation of the resist 380 is performed by, for example, the same method as the formation of the resist 180 according to Embodiment 1 (see (g) of FIG. 4B).
  • a patterned silicon oxide layer 353 is formed on the oxide semiconductor film 341.
  • the patterned silicon oxide layer 353 is formed by dry etching the silicon oxide film 352 using the resist 380 as a mask.
  • the dry etching of the silicon oxide film 352 is performed, for example, by the same method as the dry etching of the silicon oxide film 152 according to Embodiment 1 (see (h) in FIG. 4B).
  • a patterned oxide semiconductor layer 340 is formed on the substrate 310.
  • the oxide semiconductor layer 340 is formed by wet etching the oxide semiconductor film 341 using the resist 380 and the silicon oxide layer 353 as a mask.
  • the oxide semiconductor layer 340 is formed by wet etching of amorphous InGaZnO formed over the substrate 310.
  • wet etching of InGaZnO can be performed using a chemical solution in which phosphoric acid (H 3 PO 4 ), nitric acid (HNO 3 ), acetic acid (CH 3 COOH), and water are mixed.
  • an end portion of the oxide semiconductor layer 340 is formed below the end portion of the silicon oxide layer 353 as illustrated in FIG. It is shaved. In other words, the end portion of the silicon oxide layer 353 protrudes outward from the oxide semiconductor layer 340 in a plan view.
  • the end of the resist 380 is retracted by ashing.
  • the resist 381 is degenerated by ashing, whereby the resist 381 whose end is recessed is formed on the silicon oxide layer 353.
  • the ashing of the resist 380 for retracting the end portion is performed, for example, by the same method as the ashing of the resist 180 according to Embodiment 1 (see (j) in FIG. 4B).
  • the silicon oxide layer 353 is dry-etched using the resist 381 whose end is recessed as a mask, thereby forming a silicon oxide layer 354. Accordingly, the protruding portion (see FIG. 7B (g)) of the silicon oxide layer 353 generated by wet etching of the oxide semiconductor film 341 can be removed.
  • the resist 381 is removed.
  • the resist 381 is removed by ashing using oxygen plasma.
  • the resist 381 is removed by ashing in a sufficiently longer time than when the resist 380 is degenerated.
  • a gate insulating film 331 is formed on the silicon oxide layer 354.
  • the gate insulating film 331 is formed by plasma CVD over the silicon oxide layer 354, the oxide semiconductor layer 340, and the substrate 310 so as to cover the silicon oxide layer 354 and the end portion of the oxide semiconductor layer 340.
  • the gate insulating film 331 is formed by, for example, the same method as the gate insulating layer 130 according to Embodiment 1 (see FIG. 4A (b)).
  • a metal film 321 is formed on the gate insulating film 331.
  • the metal film 321 is formed over the gate insulating film 331 by sputtering.
  • a Mo film and a Cu film are sequentially formed on the gate insulating film 331 by sputtering.
  • the total film thickness of the Mo film and the Cu film is, for example, 20 nm to 500 nm.
  • the metal film 321, the gate insulating film 331 and the silicon oxide layer 354 are patterned to form the gate electrode 320, the gate insulating layer 330 and the silicon oxide layer 350.
  • the metal film 321 is patterned by wet etching, and the gate insulating film 331 and the silicon oxide layer 354 are patterned by dry etching.
  • the wet etching of the metal film 321 can be performed using, for example, a chemical solution in which hydrogen peroxide solution (H 2 O 2 ) and an organic acid are mixed. Further, for example, reactive ion etching (RIE) can be used for dry etching of the gate insulating film 331 and the silicon oxide layer 354. At this time, for example, carbon tetrafluoride (CF 4 ) and oxygen gas (O 2 ) can be used as the etching gas. Parameters such as gas flow rate, pressure, applied power, and frequency are appropriately set depending on the substrate size, etching film thickness, and the like.
  • RIE reactive ion etching
  • the oxide semiconductor layer 340 since part of the oxide semiconductor layer 340 is exposed, it is affected by dry etching. Specifically, the resistance of the exposed portion of the oxide semiconductor layer 340 is reduced. Therefore, a good source contact and drain contact can be realized by using the low resistance portion as a connection region with the source electrode or the drain electrode.
  • an insulating film 361 is formed over the gate electrode 320 and the oxide semiconductor layer 340.
  • the insulating film 361 is formed over the substrate 310, the gate electrode 320, and the oxide semiconductor layer 340 so as to cover the gate electrode 320 and the oxide semiconductor layer 340.
  • the insulating film 361 is formed by, for example, the same method as the channel protective film 161 according to Embodiment 1 (see (m) in FIG. 4C).
  • the insulating film 360 is patterned into a predetermined shape to form a patterned insulating layer 360. Specifically, a contact hole is formed in the insulating film 361 so that part of the oxide semiconductor layer 340 is exposed. For example, a part of the insulating film 361 is removed by etching to form a contact hole.
  • the contact hole is formed by, for example, the same method as the formation of the contact hole in the channel protective film 161 according to Embodiment 1 (see (n) in FIG. 4C).
  • a metal film 371 is formed so as to be connected to the oxide semiconductor layer 340 through the contact hole. Specifically, a metal film 371 is formed on the insulating layer 360 and in the contact hole. The formation of the metal film 371 is performed, for example, by the same method as the formation of the metal film 171 according to Embodiment 1 (see (o) in FIG. 4C).
  • a source electrode 370s and a drain electrode 370d connected to the oxide semiconductor layer 340 are formed.
  • the source electrode 370 s and the drain electrode 370 d having a predetermined shape are formed on the insulating layer 360 so as to fill the contact holes formed in the insulating layer 360.
  • the formation of the source electrode 370s and the drain electrode 370d is performed by, for example, the same method as the formation of the source electrode 170s and the drain electrode 170d according to Embodiment 1 (see (p) in FIG. 4C).
  • the thin film transistor 300 can be manufactured as described above.
  • the manufacturing method of the thin film transistor includes the step of forming the oxide semiconductor film 341 over the substrate 310, the step of forming the silicon film 351 over the oxide semiconductor film 341, and the silicon (I) forming a silicon oxide film 352 and (ii) supplying oxygen to the oxide semiconductor film 341 by plasma oxidizing the film 351.
  • the silicon oxide film 352 formed by plasma oxidation prevents the surface of the oxide semiconductor film 341 from being damaged by plasma, and the oxide semiconductor film 341 after oxygen is supplied by plasma oxidation. Is not exposed to the open air. In this manner, plasma damage and oxygen vacancies are suppressed, so that deterioration of physical properties of the oxide semiconductor film 341 can be prevented.
  • oxygen vacancies can be suppressed, and thus the oxygen vacancy density in the oxide semiconductor film 341 can be reduced. That is, in the oxide semiconductor film 341, the number of carrier generation sources can be reduced, and reduction in resistance of the oxide semiconductor film 341 can be suppressed. Therefore, according to this embodiment, it is possible to manufacture the thin film transistor 300 in which deterioration of electrical characteristics is suppressed.
  • the region on the silicon oxide film 352 side is a region on the gate electrode 320 side, that is, a front channel region. In this manner, in the case of the top gate type thin film transistor 300, lowering of the resistance of the front channel region is suppressed, so that deterioration of electrical characteristics is further suppressed.
  • Embodiments 1 and 2 have been described as examples of the technology disclosed in the present application. However, the technology in the present disclosure is not limited to these, and can also be applied to embodiments in which changes, replacements, additions, omissions, and the like are appropriately performed.
  • surface wave plasma or capacitively coupled plasma having an excitation frequency of 27 MHz or more is used as an example of plasma processing, but the present invention is not limited to this.
  • Embodiment 1 a bottom gate type and channel protection type thin film transistor has been described, but a bottom gate type and channel etch type thin film transistor may be used.
  • the channel protective film 161 after the channel protective film 161 is formed on the entire surface, contacts for the source electrode 170s and the drain electrode 170d are formed on the channel protective film 161.
  • a hole is formed, it is not limited to this.
  • the channel protective layer 160 that is previously patterned into a predetermined shape so that the oxide semiconductor layer 140 is exposed may be formed.
  • the channel protective layer 160 may be formed so that a part of the oxide semiconductor layer 140 is exposed.
  • the source electrode 170s and the drain electrode 170d may be formed so as to be connected to the oxide semiconductor layer 140 at the exposed portions.
  • the oxide semiconductor used for the oxide semiconductor layer is not limited to amorphous InGaZnO.
  • a polycrystalline semiconductor such as polycrystalline InGaO may be used.
  • an organic EL display device is described as a display device using a thin film transistor.
  • the thin film transistor in the above embodiment is also applied to other display devices using an active matrix substrate such as a liquid crystal display device. can do.
  • the display device such as the organic EL display device described above can be used as a flat panel display, and is applied to all electronic devices having a display panel such as a television set, a personal computer, and a mobile phone. be able to. In particular, it is suitable for a large-screen and high-definition display device.
  • the thin film transistor and the manufacturing method thereof according to the present disclosure can be used for a display device such as an organic EL display device, for example.
  • Organic EL display device 20 TFT substrate 30 Pixel 31 Pixel circuit 32, 33, 100, 300 Thin film transistor 32d, 33d, 170d, 370d Drain electrode 32g, 33g, 120, 320 Gate electrode 32s, 33s, 170s, 370s Source electrode 34 Capacitor 40 Organic EL element 41 Anode 42 EL layer 43 Cathode 50 Gate wiring 60 Source wiring 70 Power supply wiring 110, 310 Substrate 130, 330 Gate insulating layer 140, 340 Oxide semiconductor layers 141, 341 Oxide semiconductor films 150, 153, 154, 350, 353, 354 Silicon oxide layer 151, 351 Silicon film 152, 352 Silicon oxide film 160 Channel protective layer 161 Channel protective film 171, 321, 371 Metal film 180, 181, 380, 381 Resist 200 Film device 210, 211 Film formation chamber 220 Vacuum transfer chamber 230, 231, 232, 233 Gate valve 331 Gate insulating film 360 Insulating layer 361 Insulating film

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Abstract

　薄膜トランジスタ（１００）の製造方法は、基板（１１０）の上方に酸化物半導体膜（１４１）を形成する工程と、酸化物半導体膜（１４１）上にシリコン膜（１５１）を形成する工程と、シリコン膜（１５１）をプラズマ酸化することで、（ｉ）シリコン酸化膜（１５２）を形成し、かつ、（ｉｉ）酸化物半導体膜（１４１）に酸素を供給する工程とを含む。

Description

薄膜トランジスタ及びその製造方法
　本開示は、薄膜トランジスタ及びその製造方法に関する。
　液晶表示装置又は有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｓｅ）表示装置などのアクティブマトリクス方式の表示装置には、スイッチング素子又は駆動素子として薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）が広く用いられている。
　近年、ＴＦＴのチャネル層に酸化亜鉛（ＺｎＯ）、酸化インジウムガリウム（ＩｎＧａＯ）、又は、酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ）などの酸化物半導体を用いた構成について、研究開発が積極的に進められている。酸化物半導体をチャネル層に用いたＴＦＴは、オフ電流が小さく、アモルファス状態でも高いキャリア移動度を持ち、低温プロセスで形成可能であるという特徴を持つ。
　従来、ＴＦＴの酸化物半導体層に酸素を供給することで、電気特性の劣化を低減する技術が開示されている。例えば、特許文献１及び特許文献２には、酸化物半導体層の表面にプラズマ処理を施すことで、酸化物半導体層に酸素を供給する技術が開示されている。
特開２０１２－００４５５４号公報 特開２０１１－２４９０１９号公報
　上記従来の薄膜トランジスタでは、酸化物半導体層を形成した後、当該酸化物半導体層を覆う絶縁層を形成する工程中、又は、絶縁層を形成する工程の後に、プラズマ処理によって酸化物半導体層に酸素を供給する。これにより、酸化物半導体層の表面及び酸化物半導体層と絶縁層との界面の欠陥を低減する。
　しかしながら、酸化物半導体層を覆う絶縁層を形成する工程中のプラズマ処理は、酸化物半導体層の表面に損傷を与える可能性があり、プロセスの制御が困難であるという課題を有する。また、絶縁層を形成する工程の後で行うプラズマ処理は、酸化物半導体層に酸素を供給するには、酸素が絶縁層中を拡散する必要があるため処理時間がかかるという課題を生じる。
　そこで、本開示は、プラズマ処理による酸化物半導体表面への損傷を抑制すると共に、効率良く酸化物半導体層に酸素を供給することにより電気特性の劣化が十分に抑制された薄膜トランジスタ及びその製造方法を提供する。
　上記課題を解決するため、本開示の一態様に係る薄膜トランジスタの製造方法は、基板の上方に酸化物半導体膜を形成する工程と、前記酸化物半導体膜上にシリコン膜を形成する工程と、前記シリコン膜をプラズマ酸化することで、（ｉ）シリコン酸化膜を形成し、かつ、（ｉｉ）前記酸化物半導体膜に酸素を供給する工程とを含む。
　本開示によれば、電気特性の劣化が十分に抑制された薄膜トランジスタ及びその製造方法を提供することができる。
図１は、実施の形態１に係る有機ＥＬ表示装置の一部切り欠き斜視図である。 図２は、実施の形態１に係る有機ＥＬ表示装置における画素回路の構成を示す電気回路図である。 図３は、実施の形態１に係る薄膜トランジスタの概略断面図である。 図４Ａは、実施の形態１に係る薄膜トランジスタの製造方法を示す概略断面図である。 図４Ｂは、実施の形態１に係る薄膜トランジスタの製造方法を示す概略断面図である。 図４Ｃは、実施の形態１に係る薄膜トランジスタの製造方法を示す概略断面図である。 図５は、実施の形態１の変形例に係る連続成膜に利用できるチャンバーの構成を示す模式図である。 図６は、実施の形態２に係る薄膜トランジスタの概略断面図である。 図７Ａは、実施の形態２に係る薄膜トランジスタの製造方法を示す概略断面図である。 図７Ｂは、実施の形態２に係る薄膜トランジスタの製造方法を示す概略断面図である。 図７Ｃは、実施の形態２に係る薄膜トランジスタの製造方法を示す概略断面図である。
　（本開示の概要）
　本開示に係る薄膜トランジスタの製造方法は、基板の上方に酸化物半導体膜を形成する工程と、酸化物半導体膜上にシリコン膜を形成する工程と、シリコン膜をプラズマ酸化することで、（ｉ）シリコン酸化膜を形成し、かつ、（ｉｉ）酸化物半導体膜に酸素を供給する工程とを含む。
　これにより、プラズマ酸化によって形成されたシリコン酸化膜は、プラズマによって酸化物半導体表面が損傷を受けるのを防止すると共に、プラズマ酸化によって酸素が供給された後の酸化物半導体膜が外気に曝されるのを防止する。このように、プラズマによる損傷及び酸素欠損を抑制するので、酸化物半導体膜の物性劣化を抑制することができる。したがって、酸化物半導体膜の低抵抗化などを抑制することができる。よって、本実施の形態に係る薄膜トランジスタの製造方法によれば、電気特性の劣化が抑制された薄膜トランジスタを製造することができる。
　また、例えば、本開示に係る薄膜トランジスタの製造方法では、シリコン膜を形成する工程では、スパッタリングによってシリコン膜を形成してもよい。
　スパッタリングで用いられるプラズマには水素が含まれないため、酸化物半導体膜に水素が拡散するのを防止することができる。すなわち、シリコン膜をスパッタリングする際には、一般的には、アルゴン又はクリプトンなどの希ガス元素を導入ガスとして用いて行われる。つまり、導入ガスとして水素を含むガスを用いないので、酸化物半導体膜に水素が拡散するのを防止することができ、電気特性の劣化を抑制することができる。
　また、例えば、本開示に係る薄膜トランジスタの製造方法では、酸化物半導体膜を形成する工程及びシリコン膜を形成する工程では、同一真空系内で、酸化物半導体膜とシリコン膜とを形成してもよい。
　これにより、同一真空系内で酸化物半導体膜とシリコン膜とを形成するので、酸化物半導体膜とシリコン膜との界面を清浄に保つことができる。したがって、電気特性の劣化をより抑制することができる。
　また、例えば、本開示に係る薄膜トランジスタの製造方法では、シリコン膜の厚さは、５ｎｍ以下であってもよい。
　これにより、プラズマ酸化に要する時間を短くすることができるので、製造コストを低減することができる。
　また、例えば、本開示に係る薄膜トランジスタの製造方法では、シリコン膜の厚さは、２ｎｍ以上であってもよい。
　これにより、プラズマ酸化によって酸素が供給された後の酸化物半導体膜が外気に曝されるのを防止するために十分な膜厚のシリコン酸化膜を形成することができる。
　なお、本開示において、範囲を「Ａ～Ｂ」で示したとき、当該範囲はＡ以上、Ｂ以下であることを示す。例えば、「シリコン膜の膜厚が２ｎｍ～５ｎｍである」とは、「シリコン膜の膜厚が２ｎｍ以上、５ｎｍ以下である」ことを示す。
　また、例えば、本開示に係る薄膜トランジスタの製造方法では、プラズマ酸化する工程では、表面波プラズマ、又は、励起周波数が２７ＭＨｚ以上の容量結合プラズマによって、シリコン膜をプラズマ酸化してもよい。
　これにより、表面波プラズマ、又は、励起周波数が２７ＭＨｚ以上の容量結合プラズマは、高密度の酸素ラジカルを生成することができ、かつ、被処理基板へのイオン入射によるダメージが少ないという利点がある。したがって、酸化物半導体膜へのダメージを低減しつつ、酸化物半導体膜へ効果的に酸素を供給することができる。
　また、例えば、本開示に係る薄膜トランジスタの製造方法は、さらに、シリコン酸化膜上に、パターニングされたレジストを形成する工程と、レジストをマスクとして用いてシリコン酸化膜をドライエッチングすることで、パターニングされた酸化シリコン層を形成する工程と、レジスト及び酸化シリコン層をマスクとして用いて酸化物半導体膜をウェットエッチングする工程と、アッシングによりレジストの端部を後退させる工程と、端部が後退したレジストをマスクとして用いて酸化シリコン層をドライエッチングする工程とを含んでもよい。
　これにより、酸化物半導体膜のウェットエッチングによって生じた酸化シリコン層の突出部分を除去することができる。
　また、例えば、本開示に係る薄膜トランジスタの製造方法では、酸化物半導体膜は、透明アモルファス酸化物半導体であってもよい。
　また、例えば、本開示に係る薄膜トランジスタの製造方法では、酸化物半導体膜は、ＩｎＧａＺｎＯであってもよい。
　また、本開示に係る薄膜トランジスタは、基板と、基板の上方に形成された酸化物半導体層と、酸化物半導体層上に形成された酸化シリコン層とを備え、酸化シリコン層は、酸化物半導体層上に形成されたシリコン膜をプラズマ酸化することで形成され、酸化物半導体層は、プラズマ酸化によって供給された酸素を含む。
　以下、薄膜トランジスタ、その製造方法、及び、薄膜トランジスタを用いた有機ＥＬ表示装置の一実施の形態について、図面を用いて説明する。なお、以下に説明する実施の形態は、いずれも本開示における好ましい一具体例を示すものである。したがって、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、工程、並びに、工程の順序などは、一例であって本開示を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本開示における最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　なお、各図は、模式図であり、必ずしも厳密に図示されたものではない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する。
　（実施の形態１）
　［有機ＥＬ表示装置］
　まず、本実施の形態に係る有機ＥＬ表示装置１０の構成について、図１を用いて説明する。図１は、本実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。
　図１に示すように、有機ＥＬ表示装置１０は、複数個の薄膜トランジスタが配置されたＴＦＴ基板（ＴＦＴアレイ基板）２０と、下部電極である陽極４１、有機材料からなる発光層であるＥＬ層４２及び透明な上部電極である陰極４３からなる有機ＥＬ素子（発光部）４０との積層構造により構成される。
　ＴＦＴ基板２０には複数の画素３０がマトリクス状に配置されており、各画素３０には画素回路３１が設けられている。
　有機ＥＬ素子４０は、複数の画素３０のそれぞれに対応して形成されており、各画素３０に設けられた画素回路３１によって各有機ＥＬ素子４０の発光の制御が行われる。有機ＥＬ素子４０は、複数の薄膜トランジスタを覆うように形成された層間絶縁膜（平坦化膜）の上に形成される。
　また、有機ＥＬ素子４０は、陽極４１と陰極４３との間にＥＬ層４２が配置された構成となっている。陽極４１とＥＬ層４２との間にはさらに正孔輸送層が積層形成され、ＥＬ層４２と陰極４３との間にはさらに電子輸送層が積層形成されている。なお、陽極４１と陰極４３との間には、その他の有機機能層が設けられていてもよい。
　各画素３０は、それぞれの画素回路３１によって駆動制御される。また、ＴＦＴ基板２０には、画素３０の行方向に沿って配置される複数のゲート配線（走査線）５０と、ゲート配線５０と交差するように画素３０の列方向に沿って配置される複数のソース配線（信号配線）６０と、ソース配線６０と平行に配置される複数の電源配線（図１では省略）とが形成されている。各画素３０は、例えば、直交するゲート配線５０とソース配線６０とによって区画されている。
　ゲート配線５０は、各画素回路３１に含まれるスイッチング素子として動作する薄膜トランジスタのゲート電極と行毎に接続されている。ソース配線６０は、各画素回路３１に含まれるスイッチング素子として動作する薄膜トランジスタのソース電極と列毎に接続されている。電源配線は、各画素回路３１に含まれる駆動素子として動作する薄膜トランジスタのドレイン電極と列毎に接続されている。
　ここで、画素３０における画素回路３１の回路構成について、図２を用いて説明する。図２は、本実施の形態に係る有機ＥＬ表示装置における画素回路の構成を示す電気回路図である。
　図２に示すように、画素回路３１は、駆動素子として動作する薄膜トランジスタ３２と、スイッチング素子として動作する薄膜トランジスタ３３と、対応する画素３０に表示するためのデータを記憶するキャパシタ３４とで構成される。本実施の形態において、薄膜トランジスタ３２は、有機ＥＬ素子４０を駆動するための駆動トランジスタであり、薄膜トランジスタ３３は、画素３０を選択するためのスイッチングトランジスタである。
　薄膜トランジスタ３２は、薄膜トランジスタ３３のドレイン電極３３ｄ及びキャパシタ３４の一端に接続されるゲート電極３２ｇと、電源配線７０に接続されるドレイン電極３２ｄと、キャパシタ３４の他端と有機ＥＬ素子４０の陽極４１とに接続されるソース電極３２ｓと、半導体膜（図示せず）とを備える。この薄膜トランジスタ３２は、キャパシタ３４が保持しているデータ電圧に対応する電流を電源配線７０からソース電極３２ｓを通じて有機ＥＬ素子４０の陽極４１に供給する。これにより、有機ＥＬ素子４０では、陽極４１から陰極４３へと駆動電流が流れてＥＬ層４２が発光する。
　薄膜トランジスタ３３は、ゲート配線５０に接続されるゲート電極３３ｇと、ソース配線６０に接続されるソース電極３３ｓと、キャパシタ３４の一端及び薄膜トランジスタ３２のゲート電極３２ｇに接続されるドレイン電極３３ｄと、半導体膜（図示せず）とを備える。この薄膜トランジスタ３３は、接続されたゲート配線５０及びソース配線６０に所定の電圧が印加されると、当該ソース配線６０に印加された電圧がデータ電圧としてキャパシタ３４に保存される。
　なお、上記構成の有機ＥＬ表示装置１０では、ゲート配線５０とソース配線６０との交点に位置する画素３０毎に表示制御を行うアクティブマトリクス方式が採用されている。これにより、各画素３０（各サブ画素Ｒ、Ｇ、Ｂ）の薄膜トランジスタ３２及び３３によって、対応する有機ＥＬ素子４０が選択的に発光し、所望の画像が表示される。
　［薄膜トランジスタ］
　以下では、本実施の形態に係る薄膜トランジスタについて、図３を用いて説明する。なお、本実施の形態に係る薄膜トランジスタは、ボトムゲート型、かつ、チャネル保護型の薄膜トランジスタである。
　図３は、本実施の形態に係る薄膜トランジスタ１００の概略断面図である。
　図３に示すように、本実施の形態に係る薄膜トランジスタ１００は、基板１１０と、ゲート電極１２０と、ゲート絶縁層１３０と、酸化物半導体層１４０と、酸化シリコン層１５０と、チャネル保護層１６０と、ソース電極１７０ｓと、ドレイン電極１７０ｄとを備える。
　薄膜トランジスタ１００は、例えば、図２に示す薄膜トランジスタ３２又は３３である。すなわち、薄膜トランジスタ１００は、駆動トランジスタ又はスイッチングトランジスタとして利用できる。
　薄膜トランジスタ１００が薄膜トランジスタ３２である場合、ゲート電極１２０がゲート電極３２ｇに、ソース電極１７０ｓがソース電極３２ｓに、ドレイン電極１７０ｄがドレイン電極３２ｄに、それぞれ相当する。また、薄膜トランジスタ１００が薄膜トランジスタ３３である場合、ゲート電極１２０がゲート電極３３ｇに、ソース電極１７０ｓがソース電極３３ｓに、ドレイン電極１７０ｄがドレイン電極３３ｄに、それぞれ相当する。
　基板１１０は、電気絶縁性を有する材料からなる基板である。例えば、基板１１０は、無アルカリガラス、石英ガラス、高耐熱性ガラスなどのガラス材料、ポリエチレン、ポリプロピレン、ポリイミドなどの樹脂材料、シリコン、ガリウムヒ素などの半導体材料、絶縁層をコーティングしたステンレスなどの金属材料からなる基板である。
　なお、基板１１０は、樹脂基板などのフレキシブル基板でもよい。この場合、薄膜トランジスタ１００をフレキシブルディスプレイに利用することができる。
　ゲート電極１２０は、基板１１０上に所定形状で形成される。ゲート電極１２０の膜厚は、例えば、２０ｎｍ～５００ｎｍである。
　ゲート電極１２０は、導電性を有する材料からなる電極である。例えば、ゲート電極１２０の材料として、モリブデン、アルミニウム、銅、タングステン、チタン、マンガン、クロム、タンタル、ニオブ、銀、金、プラチナ、パラジウム、インジウム、ニッケル、ネオジムなどの金属、金属の合金、酸化インジウム錫（ＩＴＯ）、アルミニウムドープ酸化亜鉛（ＡＺＯ）、ガリウムドープ酸化亜鉛（ＧＺＯ）などの導電性金属酸化物、ポリチオフェン、ポリアセチレンなどの導電性高分子などを用いることができる。また、ゲート電極１２０は、これらの材料を積層した多層構造であってもよい。
　ゲート絶縁層１３０は、ゲート電極１２０上に形成される。具体的には、ゲート絶縁層１３０は、ゲート電極１２０を覆うようにゲート電極１２０上及び基板１１０上に形成される。ゲート絶縁層１３０の膜厚は、例えば、５０ｎｍ～３００ｎｍである。
　ゲート絶縁層１３０は、電気絶縁性を有する材料から構成される。例えば、ゲート絶縁層１３０は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、酸化アルミニウム膜、酸化タンタル膜、酸化ハフニウム膜などの単層膜、又は、これらの積層膜である。
　酸化物半導体層１４０は、薄膜トランジスタ１００のチャネル層であり、ゲート電極１２０に対向するように基板１１０の上方に形成される。具体的には、酸化物半導体層１４０は、ゲート電極１２０に対向する位置に、かつ、ゲート絶縁層１３０上に形成される。例えば、酸化物半導体層１４０は、ゲート電極１２０の上方において、ゲート絶縁層１３０上に島状に形成される。酸化物半導体層１４０の膜厚は、例えば、２０～２００ｎｍである。
　酸化物半導体層１４０の材料としては、インジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）のうち、少なくとも１種を含む酸化物半導体材料を用いる。例えば、酸化物半導体層１４０は、アモルファス酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ：ＩＧＺＯ）などの透明アモルファス酸化物半導体（ＴＡＯＳ：Ｔｒａｎｓｐａｒｅｎｔ　Ａｍｏｒｐｈｏｕｓ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）から構成される。
　Ｉｎ：Ｇａ：Ｚｎの比率は、例えば、約１：１：１である。また、Ｉｎ：Ｇａ：Ｚｎの比率は、０．８～１．２：０．８～１．２：０．８～１．２の範囲でもよいが、この範囲には限られない。
　なお、チャネル層が透明アモルファス酸化物半導体で構成される薄膜トランジスタは、キャリア移動度が高く、大画面及び高精細の表示装置に適している。また、透明アモルファス酸化物半導体は、低温成膜が可能であるため、プラスチック又はフィルムなどのフレキシブル基板上に容易に形成することができる。
　酸化物半導体層１４０は、プラズマ酸化によって供給された酸素を含んでいる。例えば、後述するように酸化物半導体層１４０は、酸化シリコン層１５０側からプラズマ酸化による酸素が供給される。したがって、酸化物半導体層１４０の酸化シリコン層１５０側の領域、具体的には、バックチャネル領域には、プラズマ酸化によって供給された酸素を含んでいる。これにより、酸化物半導体層１４０の酸素欠損を抑制することができる。
　酸化シリコン層１５０は、酸化物半導体層１４０上に形成されたシリコン膜をプラズマ酸化することで、酸化物半導体層１４０上に形成される。酸化シリコン層１５０の膜厚は、例えば、２ｎｍ～５ｎｍである。
　また、酸化シリコン層１５０の一部は、貫通するように開口されている。つまり、酸化シリコン層１５０には、酸化物半導体層１４０の一部を露出させるためのコンタクトホールが形成されている。酸化物半導体層１４０は、開口された部分（コンタクトホール）を介してソース電極１７０ｓ及び１７０ｄに接続されている。
　なお、図３に示すように、酸化物半導体層１４０の端部は、酸化シリコン層１５０からはみ出ている。つまり、平面視した場合に、酸化シリコン層１５０の面積は、酸化物半導体層１４０の面積より小さい。
　チャネル保護層１６０は、酸化シリコン層１５０上に形成される。例えば、チャネル保護層１６０は、酸化シリコン層１５０及び酸化物半導体層１４０の端部を覆うように、酸化シリコン層１５０上、酸化物半導体層１４０の端部上、及び、ゲート絶縁層１３０上に形成される。チャネル保護層１６０の膜厚は、例えば、５０ｎｍ～５００ｎｍである。
　また、チャネル保護層１６０の一部は、貫通するように開口されている。つまり、チャネル保護層１６０には、酸化物半導体層１４０の一部を露出させるためのコンタクトホールが形成されている。当該コンタクトホールは、酸化シリコン層１５０に形成されたコンタクトホールと連続している。
　チャネル保護層１６０は、電気絶縁性を有する材料から構成される。例えば、チャネル保護層１６０は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、酸化アルミニウム膜などの無機材料から構成される膜、又は、シリコン、酸素及びカーボンを含む無機材料から構成される膜などの単層膜、又は、これらの積層膜である。
　ソース電極１７０ｓ及びドレイン電極１７０ｄは、チャネル保護層１６０上に所定形状で形成される。具体的には、ソース電極１７０ｓ及びドレイン電極１７０ｄは、酸化シリコン層１５０及びチャネル保護層１６０に形成されたコンタクトホールを介して酸化物半導体層１４０に接続され、チャネル保護層１６０上において基板水平方向に離間して対向配置されている。ソース電極１７０ｓ及びドレイン電極１７０ｄは、１００ｎｍ～５００ｎｍである。
　ソース電極１７０ｓ及びドレイン電極１７０ｄは、導電性を有する材料からなる電極である。ソース電極１７０ｓ及びドレイン電極１７０ｄの材料としては、例えば、ゲート電極１２０の材料と同一の材料を用いることができる。
　以上のように、本実施の形態に係る薄膜トランジスタ１００は、酸化物半導体層１４０上に２ｎｍ～５ｎｍの酸化シリコン層１５０を備える。酸化シリコン層１５０は、酸化物半導体層１４０に酸素を供給するためのプラズマ酸化によりシリコン膜を酸化することで、形成される。
　酸化シリコン層１５０は、プラズマによって酸化物半導体層１４０の表面が損傷を受けるのを防止すると共に、プラズマ酸化によって酸素が供給された後の酸化物半導体層１４０が外気に曝されるのを防止する。このように、プラズマによる損傷及び酸素欠損を抑制するので、酸化物半導体層１４０の物性劣化を抑制することができる。したがって、酸化物半導体層１４０の低抵抗化などを抑制することができる。よって、本実施の形態に係る薄膜トランジスタ１００は、電気特性の劣化を抑制することができる。
　［薄膜トランジスタの製造方法］
　続いて、本実施の形態に係る薄膜トランジスタの製造方法について、図４Ａ～図４Ｃを用いて説明する。図４Ａ～図４Ｃは、本実施の形態に係る薄膜トランジスタ１００の製造方法を示す概略断面図である。
　まず、図４Ａの（ａ）に示すように、基板１１０を準備し、基板１１０の上方に所定形状のゲート電極１２０を形成する。例えば、基板１１０上に金属膜をスパッタリングによって成膜し、フォトリソグラフィ及びウェットエッチングを用いて金属膜を加工することにより、所定形状のゲート電極１２０を形成する。
　具体的には、まず、基板１１０としてガラス基板を準備し、基板１１０上にモリブデン膜（Ｍｏ膜）と銅膜（Ｃｕ膜）とをスパッタリングによって順に成膜する。Ｍｏ膜及びＣｕ膜の膜厚の合計は、例えば、２０ｎｍ～５００ｎｍである。そして、フォトリソグラフィ及びウェットエッチングによってＭｏ膜及びＣｕ膜をパターニングすることにより、ゲート電極１２０を形成する。なお、Ｍｏ膜及びＣｕ膜のウェットエッチングは、例えば、過酸化水素水（Ｈ２Ｏ２）及び有機酸を混合した薬液を用いて行うことができる。
　次に、図４Ａの（ｂ）に示すように、基板１１０の上方にゲート絶縁層１３０を形成する。例えば、基板１１０上及びゲート電極１２０上にゲート絶縁層１３０をプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）によって成膜する。
　具体的には、ゲート電極１２０を覆うように基板１１０上にシリコン窒化膜とシリコン酸化膜とをプラズマＣＶＤによって順に成膜することで、ゲート絶縁層１３０を形成する。ゲート絶縁層１３０の膜厚は、例えば、５０ｎｍ～３００ｎｍである。
　シリコン窒化膜は、例えば、シランガス（ＳｉＨ４）、アンモニアガス（ＮＨ３）及び窒素ガス（Ｎ２）を導入ガスに用いることで成膜することができる。シリコン酸化膜は、例えば、シランガス（ＳｉＨ４）と亜酸化窒素ガス（Ｎ２Ｏ）とを導入ガスに用いることで成膜することができる。
　次に、図４Ａの（ｃ）に示すように、基板１１０の上方、かつ、ゲート電極１２０に対向する位置に酸化物半導体膜１４１を形成する。例えば、ゲート絶縁層１３０上に酸化物半導体膜１４１をスパッタリングによって成膜する。酸化物半導体膜１４１の膜厚は、例えば、２０ｎｍ～２００ｎｍである。
　具体的には、組成比Ｉｎ：Ｇａ：Ｚｎ＝１：１：１のターゲット材を用いた、酸素とアルゴン（Ａｒ）との混合ガス雰囲気でのスパッタリングによって、ゲート絶縁層１３０上にアモルファスＩｎＧａＺｎＯ膜を成膜する。
　次に、図４Ａの（ｄ）に示すように、酸化物半導体膜１４１上にシリコン膜１５１を形成する。例えば、酸化物半導体膜１４１上に、膜厚が２ｎｍ～５ｎｍのシリコン膜１５１をスパッタリングによって形成する。スパッタリングは、例えば、ターゲット材がシリコン、導入ガスがアルゴン（Ａｒ）又はクリプトン（Ｋｒ）ガス、圧力が０．１Ｐａ～１．０Ｐａ、パワー密度が０．０３Ｗ／ｃｍ２～０．１１Ｗ／ｃｍ２（投入電力が２ｋＷ～６ｋＷ）である条件で行う。
　次に、図４Ａの（ｅ）に示すように、シリコン膜１５１をプラズマ酸化する。シリコン膜１５１をプラズマ酸化することで、図４Ａの（ｆ）に示すように、シリコン酸化膜１５２を形成し、かつ、酸化物半導体膜１４１に酸素（酸素ラジカル）を供給する。
　具体的には、表面波プラズマ、又は、励起周波数が２７ＭＨｚ以上の容量結合プラズマ（ＶＨＦプラズマ）によって、シリコン膜１５１をプラズマ酸化する。なお、表面波プラズマは、例えば、励起周波数が２．４５ＧＨｚ、５．８ＧＨｚ、２２．１２５ＧＨｚなどである。
　表面波プラズマ、又は、励起周波数が２７ＭＨｚ以上の容量結合プラズマは、高密度の酸素ラジカルを生成することができ、被処理基板へのイオン入射によるダメージが少ないという利点がある。すなわち、酸化物半導体膜１４１へのダメージを低減しつつ、酸化物半導体膜１４１へ効果的に酸素を供給することができる。
　なお、表面波プラズマによってシリコン膜１５１を酸化する場合、その酸化膜厚の増加速度は、酸素の拡散速度に律速される。具体的には、形成されるシリコン酸化膜の膜厚は、時間の平方根に比例して増加する。
　このため、シリコン膜１５１が厚い場合、プラズマ酸化によりシリコン酸化膜１５２を形成するのに要する時間が増大し、製造コストの増大などの問題が生じる。したがって、例えば、シリコン膜１５１の膜厚を２ｎｍ～５ｎｍにすることで、短時間（例えば、数十秒～１０分程度）でプラズマ酸化を行い、酸化物半導体膜１４１へ酸素を供給することができる。このように、プラズマ酸化に要する時間を短くすることができるので、製造コストを低減することができる。
　次に、図４Ｂの（ｇ）に示すように、シリコン酸化膜１５２上に、所定形状にパターニングされたレジスト１８０を形成する。レジスト１８０は、フォトリソグラフィによってパターニングされる。例えば、レジスト１８０の膜厚は、約２μｍである。
　具体的には、レジスト１８０は、感光性機能分子を含む高分子化合物からなるフォトレジストを用いて形成される。フォトレジストをシリコン酸化膜１５２上に塗布後、プリベーク、露光、現像、ポストベークを順に行うことで、パターニングされたレジスト１８０を形成する。
　次に、図４Ｂの（ｈ）に示すように、酸化物半導体膜１４１上にパターニングされた酸化シリコン層１５３を形成する。具体的には、レジスト１８０をマスクとして用いてシリコン酸化膜１５２をドライエッチングすることで、パターニングされた酸化シリコン層１５３を形成する。
　ドライエッチングとしては、例えば、反応性イオンエッチング（ＲＩＥ）を用いることができる。このとき、エッチングガスとしては、例えば、四フッ化炭素（ＣＦ４）及び酸素ガス（Ｏ２）を用いることができる。ガス流量、圧力、印加電力及び周波数などのパラメータは、基板サイズ、エッチングの膜厚などによって適宜設定される。
　次に、図４Ｂの（ｉ）に示すように、ゲート絶縁層１３０上にパターニングされた酸化物半導体層１４０を形成する。具体的には、レジスト１８０及び酸化シリコン層１５３をマスクとして用いて酸化物半導体膜１４１をウェットエッチングすることで、酸化物半導体層１４０を形成する。
　具体的には、ゲート絶縁層１３０上に成膜されたアモルファスＩｎＧａＺｎＯをウェットエッチングすることで、酸化物半導体層１４０を形成する。ＩｎＧａＺｎＯのウェットエッチングは、例えば、リン酸（Ｈ３ＰＯ４）、硝酸（ＨＮＯ３）、酢酸（ＣＨ３ＣＯＯＨ）及び水を混合した薬液を用いて行うことができる。
　なお、ウェットエッチングに用いる薬液が回り込むことにより、図４Ｂの（ｉ）に示すように、酸化シリコン層１５３の端部の下方において酸化物半導体層１４０の端部が削られる。言い換えると、平面視した場合において、酸化シリコン層１５３の端部は、酸化物半導体層１４０より外方に突出している。
　次に、図４Ｂの（ｊ）に示すように、アッシングによりレジスト１８０の端部を後退させる。例えば、酸素プラズマを発生させることで、レジスト１８０は、プラズマ中の酸素ラジカルと結合して蒸発する。したがって、レジスト１８０は、酸素プラズマに曝されている部分、すなわち、レジスト１８０の表面から蒸発して除去されるので、レジスト１８０は、端部が徐々に後退する。つまり、レジスト１８０は、アッシングによって縮退する。
　このようにして、端部が後退したレジスト１８１が酸化シリコン層１５３上に形成される。なお、レジスト１８０は全体的に縮むので、端部が後退したレジスト１８１の膜厚は、レジスト１８０の膜厚より小さくなる。
　なお、酸素プラズマによってアッシングする時間は、例えば、酸化シリコン層１５３の突出部分の幅によって決定される。言い換えると、アッシングする時間は、平面視した場合において、縮退したレジスト１８１が酸化物半導体層１４０と同等以下の大きさになるように決定される。
　次に、図４Ｂの（ｋ）に示すように、端部が後退したレジスト１８１をマスクとして用いて酸化シリコン層１５３をドライエッチングすることで、酸化シリコン層１５４を形成する。これにより、酸化物半導体膜１４１のウェットエッチングによって生じた酸化シリコン層１５３の突出部分（図４Ｂの（ｉ）参照）を除去することができる。
　次に、図４Ｃの（ｌ）に示すように、レジスト１８１を除去する。例えば、酸素プラズマを用いたアッシングによりレジスト１８１を除去する。具体的には、レジスト１８０の縮退の際より十分に長い時間でアッシングすることで、レジスト１８１を除去する。
　次に、図４Ｃの（ｍ）に示すように、酸化物半導体層１４０の上方にチャネル保護膜１６１を形成する。例えば、酸化シリコン層１５４及び酸化物半導体層１４０を覆うようにして、酸化シリコン層１５４上、酸化物半導体層１４０上及びゲート絶縁層１３０上にチャネル保護膜１６１を形成する。
　具体的には、全面にシリコン酸化膜をプラズマＣＶＤによって成膜することで、チャネル保護膜１６１を形成することができる。例えば、シリコン酸化膜の膜厚は、５０ｎｍ～５００ｎｍである。シリコン酸化膜は、例えば、シランガス（ＳｉＨ４）と亜酸化窒素ガス（Ｎ２Ｏ）とを導入ガスに用いることで成膜することができる。
　次に、図４Ｃの（ｎ）に示すように、チャネル保護膜１６１及び酸化シリコン層１５４を所定形状にパターニングすることで、パターニングされたチャネル保護層１６０及び酸化シリコン層１５０を形成する。
　具体的には、酸化物半導体層１４０の一部を露出させるように、チャネル保護膜１６１及び酸化シリコン層１５４にコンタクトホールを形成する。例えば、チャネル保護膜１６１及び酸化シリコン層１５４の一部をエッチング除去することによってコンタクトホールを形成する。
　具体的には、フォトリソグラフィ及びドライエッチングによって、チャネル保護膜１６１及び酸化シリコン層１５４の一部をエッチングすることにより、酸化物半導体層１４０のソースコンタクト領域及びドレインコンタクト領域となる領域上に、コンタクトホールを形成する。例えば、チャネル保護膜１６１がシリコン酸化膜である場合、ドライエッチングとして反応性イオンエッチング（ＲＩＥ）を用いることができる。このとき、エッチングガスとしては、例えば、四フッ化炭素（ＣＦ４）及び酸素ガス（Ｏ２）を用いることができる。ガス流量、圧力、印加電力及び周波数などのパラメータは、基板サイズ、エッチングの膜厚などによって適宜設定される。
　次に、図４Ｃの（ｏ）に示すように、コンタクトホールを介して酸化物半導体層１４０に接続するように、金属膜１７１を形成する。具体的には、チャネル保護層１６０上及びコンタクトホール内に金属膜１７１を形成する。
　具体的には、チャネル保護層１６０上及びコンタクトホール内に、Ｍｏ膜とＣｕ膜とＣｕＭｎ膜とをスパッタリングによって順に成膜することで、金属膜１７１を形成する。なお、金属膜１７１の膜厚は、例えば、１００ｎｍ～５００ｎｍである。
　次に、図４Ｃの（ｐ）に示すように、酸化物半導体層１４０に接続されたソース電極１７０ｓ及びドレイン電極１７０ｄを形成する。例えば、チャネル保護層１６０に形成したコンタクトホールを埋めるようにして、チャネル保護層１６０上に所定形状のソース電極１７０ｓ及びドレイン電極１７０ｄを形成する。
　具体的には、チャネル保護層１６０上及びコンタクトホール内に、互いに間隔を空けてソース電極１７０ｓ及びドレイン電極１７０ｄを形成する。より具体的には、フォトリソグラフィ及びウェットエッチングによって、金属膜１７１をパターニングすることで、ソース電極１７０ｓ及びドレイン電極１７０ｄを形成する。なお、Ｍｏ膜、Ｃｕ膜及びＣｕＭｎ膜のウェットエッチングは、例えば、過酸化水素水（Ｈ２Ｏ２）及び有機酸を混合した薬液を用いて行うことができる。
　以上のようにして、薄膜トランジスタ１００を製造することができる。
　［まとめ］
　以上のように、本実施の形態に係る薄膜トランジスタの製造方法は、基板１１０の上方に酸化物半導体膜１４１を形成する工程と、酸化物半導体膜１４１上にシリコン膜１５１を形成する工程と、シリコン膜１５１をプラズマ酸化することで、（ｉ）シリコン酸化膜１５２を形成し、かつ、（ｉｉ）酸化物半導体膜１４１に酸素を供給する工程とを含む。
　このように、プラズマ酸化によって形成されたシリコン酸化膜１５２は、プラズマによって酸化物半導体膜１４１の表面が損傷を受けるのを防止すると共に、プラズマ酸化によって酸素が供給された後の酸化物半導体膜１４１が外気に曝されるのを防止する。このように、プラズマによる損傷及び酸素欠損を抑制するので、酸化物半導体膜１４１の物性劣化を防止することができる。つまり、シリコン酸化膜１５２によって、後続の成膜工程によるプロセスダメージを低減することができる。
　なお、プロセスダメージが発生した場合には、酸化物半導体膜１４１の酸素欠損密度が高くなる。例えば、酸素欠損密度の高い領域は、キャリア密度が高くなるために、寄生電流パスが生じやすくなる。言い換えると、酸素欠損密度の高い領域は、低抵抗化している。
　上述したように、本実施の形態に係る薄膜トランジスタの製造方法によれば、酸素欠損を抑制することができるので、酸化物半導体膜１４１において酸素欠損密度を小さくすることができる。すなわち、酸化物半導体膜１４１において、キャリアの発生源を少なくすることができ、酸化物半導体膜１４１の低抵抗化などを抑制することができる。したがって、本実施の形態によれば、電気特性の劣化が抑制された薄膜トランジスタ１００を製造することができる。
　なお、本実施の形態においては、酸化物半導体膜１４１を形成した後、酸化物半導体膜１４１上にシリコン膜１５１を形成するが、このとき、同一真空系内で、酸化物半導体膜１４１とシリコン膜１５１とを形成してもよい。言い換えると、酸化物半導体膜１４１とシリコン膜１５１とを連続成膜によって形成してもよい。
　なお、同一真空系内とは、例えば、複数の真空チャンバーを略同じ圧力下で維持することである。具体的には、同一真空系内で成膜とは、対象基板を大気圧下に曝すことなく成膜することである。
　例えば、ゲートバルブを介して複数の真空チャンバーを接続し、真空を維持したままで基板の搬送を行う手段を設けた真空系内で行う連続成膜処理によって、酸化物半導体膜１４１及びシリコン膜１５１を形成してもよい。
　具体的には、連続成膜には、図５に示すような複数のチャンバーを有する成膜装置２００を利用することができる。なお、図５は、本実施の形態の変形例に係る連続成膜に利用できるチャンバーの構成例を示す図である。
　図５に示す成膜装置２００は、複数のチャンバーをゲートバルブによって接続したマルチチャンバー型の成膜装置である。成膜装置２００は、２つの成膜チャンバー２１０及び２１１と、真空搬送チャンバー２２０と、各チャンバー間に設けられたゲートバルブ２３０～２３３とを備える。
　成膜チャンバー２１０は、酸化物半導体膜１４１を形成するための成膜チャンバーである。したがって、例えば、成膜チャンバー２１０は、組成比Ｉｎ：Ｇａ：Ｚｎ＝１：１：１のターゲット材を用いた、酸素雰囲気でのスパッタリングを行うためのチャンバーである。
　成膜チャンバー２１１は、シリコン膜１５１を形成するための成膜チャンバーである。したがって、例えば、成膜チャンバー２１１は、シリコンからなるターゲット材を用いた、Ａｒ又はＫｒ雰囲気でのスパッタリングを行うためのチャンバーである。
　真空搬送チャンバー２２０は、基板を搬送するためのチャンバーである。真空搬送チャンバー２２０内部に設けられた搬送アームなどによって、基板は、成膜チャンバー２１０から成膜チャンバー２１１に搬送される。
　ゲートバルブ２３０～２３３は、開閉式のバルブ（弁）である。ゲートバルブ２３０は、成膜チャンバー２１０に基板を配置する際に開放される。ゲートバルブ２３１及びゲートバルブ２３２は、基板を成膜チャンバー２１０から成膜チャンバー２１１に搬送する際に開放される。ゲートバルブ２３３は、基板を成膜チャンバー２１１から取り出す際に開放される。また、ゲートバルブ２３０～２３３は、成膜チャンバー２１０及び成膜チャンバー２１１においてスパッタリングが行われている間は、閉じられている。
　成膜チャンバー２１０及び２１１と、真空搬送チャンバー２２０とは、同一真空系内に保たれている。すなわち、成膜チャンバー２１０に基板が配置されてから、成膜チャンバー２１１から基板が取り出されるまでの間は、各チャンバーは、同一真空系内に保たれている。
　すなわち、外気に曝されることなく、酸化物半導体膜１４１とシリコン膜１５１とを連続成膜することができる。したがって、酸化物半導体膜１４１とシリコン膜１５１との界面を清浄に保つことができる。つまり、酸化物半導体膜１４１を成膜した後、その表面を清浄に保ったまま、シリコン膜１５１を成膜することができる。
　このとき、本実施の形態では、シリコン膜１５１をＡｒ又はＫｒ雰囲気でのスパッタリングによって行う。つまり、水素を含むガスを用いないので、酸化物半導体膜１４１に水素が拡散されるのを抑制することができる。
　以上のように、ゲートバルブ２３０～２３３を介して複数の成膜チャンバー２１０及び２１１を接続し、真空を維持したままで基板の搬送を行う真空搬送チャンバー２２０を設けた真空系内で行う連続成膜処理によって、酸化物半導体膜１４１及びシリコン膜１５１を形成することができる。これにより、酸化物半導体膜１４１の電気特性の劣化をより抑制することができる。
　なお、複数の成膜チャンバー２１０及び２１１がゲートバルブを介してインライン状に接続された場合には、真空搬送チャンバー２２０を用いずに同一真空系を構成してもよい。また、複数の真空チャンバーではなく、同一の真空チャンバーで連続成膜してもよい。例えば、同一の真空チャンバー内に基板を配置し、ターゲット材及び導入ガスなどを変更することで、同一真空系内で酸化物半導体膜１４１及びシリコン膜１５１を連続成膜することができる。
　（実施の形態２）
　次に、実施の形態２について説明する。なお、本実施の形態に係る有機ＥＬ表示装置の構成は、実施の形態１に係る有機ＥＬ表示装置１０の構成と同様であるので、その説明は省略し、薄膜トランジスタについて説明する。
　［薄膜トランジスタ］
　以下では、本実施の形態に係る薄膜トランジスタについて説明する。なお、本実施の形態に係る薄膜トランジスタは、トップゲート型の薄膜トランジスタである。
　図６は、本実施の形態に係る薄膜トランジスタ３００の概略断面図である。
　図６に示すように、本実施の形態に係る薄膜トランジスタ３００は、基板３１０と、ゲート電極３２０と、ゲート絶縁層３３０と、酸化物半導体層３４０と、酸化シリコン層３５０と、絶縁層３６０と、ソース電極３７０ｓと、ドレイン電極３７０ｄとを備える。
　薄膜トランジスタ３００は、例えば、図２に示す薄膜トランジスタ３２又は３３である。すなわち、薄膜トランジスタ３００は、駆動トランジスタ又はスイッチングトランジスタとして利用できる。
　薄膜トランジスタ３００が薄膜トランジスタ３２である場合、ゲート電極３２０がゲート電極３２ｇに、ソース電極３７０ｓがソース電極３２ｓに、ドレイン電極３７０ｄがドレイン電極３２ｄに、それぞれ相当する。また、薄膜トランジスタ３００が薄膜トランジスタ３３である場合、ゲート電極３２０がゲート電極３３ｇに、ソース電極３７０ｓがソース電極３３ｓに、ドレイン電極３７０ｄがドレイン電極３３ｄに、それぞれ相当する。
　基板３１０は、電気絶縁性を有する材料からなる基板である。例えば、基板３１０は、無アルカリガラス、石英ガラス、高耐熱性ガラスなどのガラス材料、ポリエチレン、ポリプロピレン、ポリイミドなどの樹脂材料、シリコン、ガリウムヒ素などの半導体材料、絶縁層をコーティングしたステンレスなどの金属材料からなる基板である。
　なお、基板３１０は、樹脂基板などのフレキシブル基板でもよい。この場合、薄膜トランジスタ３００をフレキシブルディスプレイに利用することができる。
　ゲート電極３２０は、基板３１０の上方に所定形状で形成される。例えば、ゲート電極３２０は、酸化物半導体層３４０に対向する位置に、かつ、ゲート絶縁層３３０上に形成される。ゲート電極３２０材料及び膜厚としては、実施の形態１に係るゲート電極１２０と同一の材料及び膜厚を用いることができる。
　ゲート絶縁層３３０は、ゲート電極３２０と酸化物半導体層３４０との間に形成される。具体的には、ゲート絶縁層３３０は、酸化シリコン層３５０上に形成される。ゲート絶縁層３３０は、電気絶縁性を有する材料から構成される。例えば、ゲート絶縁層３３０の材料及び膜厚としては、実施の形態１に係るゲート絶縁層１３０と同一の材料及び膜厚を用いることができる。
　酸化物半導体層３４０は、薄膜トランジスタ３００のチャネル層であり、ゲート電極３２０に対向するように基板３１０上に形成される。例えば、酸化物半導体層３４０は、基板３１０上に島状に形成される。酸化物半導体層３４０の材料及び膜厚としては、実施の形態１に係る酸化物半導体層１４０と同一の材料及び膜厚を用いることができる。
　酸化物半導体層３４０は、プラズマ酸化によって供給された酸素を含んでいる。例えば、後述するように酸化物半導体層３４０は、酸化シリコン層３５０側からプラズマ酸化による酸素が供給される。したがって、酸化物半導体層３４０の酸化シリコン層３５０側の領域、具体的には、フロントチャネル領域には、プラズマ酸化によって供給された酸素を含んでいる。これにより、酸化物半導体層１４０の酸素欠損を抑制することができる。
　酸化シリコン層３５０は、酸化物半導体層３４０上に形成されたシリコン膜をプラズマ酸化することで、酸化物半導体層３４０上に形成される。酸化シリコン層３５０の膜厚は、例えば、２ｎｍ～５ｎｍである。
　絶縁層３６０は、基板３１０上、酸化物半導体層３４０上、及び、ゲート電極３２０上に形成される。例えば、絶縁層３６０は、ゲート電極３２０と酸化物半導体層３４０の端部とを覆うように、基板３１０上、酸化物半導体層３４０上、及び、ゲート電極３２０上に形成される。絶縁層３６０の材料及び膜厚としては、実施の形態１に係るチャネル保護層１６０と同一の材料及び膜厚を用いることができる。
　また、絶縁層３６０の一部は、貫通するように開口されている。つまり、絶縁層３６０には、酸化物半導体層３４０の一部を露出させるためのコンタクトホールが形成されている。
　ソース電極３７０ｓ及びドレイン電極３７０ｄは、絶縁層３６０上に所定形状で形成される。具体的には、ソース電極３７０ｓ及びドレイン電極３７０ｄは、絶縁層３６０に形成されたコンタクトホールを介して酸化物半導体層３４０に接続され、絶縁層３６０上において基板水平方向に離間して対向配置されている。ソース電極３７０ｓ及びドレイン電極３７０ｄの材料及び膜厚としては、実施の形態１に係るソース電極１７０ｓ及びドレイン電極１７０ｄと同一の材料及び膜厚を用いることができる。
　以上のように、本実施の形態に係る薄膜トランジスタ３００は、酸化物半導体層３４０上に２ｎｍ～５ｎｍの酸化シリコン層３５０を備える。酸化シリコン層３５０は、酸化物半導体層３４０に酸素を供給するためのプラズマ酸化によりシリコン膜を酸化することで、形成される。
　酸化シリコン層３５０は、プラズマによって酸化物半導体層３４０の表面が損傷を受けるのを防止すると共に、プラズマ酸化によって酸素が供給された後の酸化物半導体層３４０が外気に曝されるのを防止する。このように、プラズマによる損傷及び酸素欠損を抑制するので、酸化物半導体層３４０の物性劣化を抑制することができる。したがって、酸化物半導体層３４０の低抵抗化などを抑制することができる。よって、本実施の形態に係る薄膜トランジスタ３００は、電気特性の劣化を抑制することができる。
　これにより、本実施の形態に係る薄膜トランジスタ３００は、電気特性の劣化を抑制することができる。特に、本実施の形態では、フロントチャネル領域の低抵抗化を抑制することができるので、より電気特性の劣化を抑制することができる。
　［薄膜トランジスタの製造方法］
　続いて、本実施の形態に係る薄膜トランジスタの製造方法について、図７Ａ～図７Ｃを用いて説明する。図７Ａ～図７Ｃは、本実施の形態に係る薄膜トランジスタ３００の製造方法を示す概略断面図である。
　まず、図７Ａの（ａ）に示すように、基板３１０を準備し、基板３１０上に酸化物半導体膜３４１を形成する。例えば、基板３１０上に酸化物半導体膜３４１をスパッタリングによって成膜する。スパッタリングの条件は、例えば、実施の形態１に係る酸化物半導体膜１４１の成膜のためのスパッタリングの条件と同一である（図４Ａの（ｃ）参照）。
　次に、図７Ａの（ｂ）に示すように、酸化物半導体膜３４１上にシリコン膜３５１を形成する。例えば、酸化物半導体膜３４１上に、膜厚が２ｎｍ～５ｎｍのシリコン膜３５１をスパッタリングによって形成する。スパッタリングの条件は、例えば、実施の形態１に係るシリコン膜１５１の成膜のためのスパッタリングの条件と同一である（図４Ａの（ｄ）参照）。
　次に、図７Ａの（ｃ）に示すように、シリコン膜３５１をプラズマ酸化する。シリコン膜３５１をプラズマ酸化することで、図７Ａの（ｄ）に示すように、シリコン酸化膜３５２を形成し、かつ、酸化物半導体膜３４１に酸素を供給する。プラズマ酸化の条件は、例えば、実施の形態１に係るプラズマ酸化の条件と同一である（図４Ａの（ｅ）及び（ｆ）参照）。したがって、酸化物半導体膜３４１へのダメージを低減しつつ、酸化物半導体膜３４１へ効果的に酸素を供給することができる。
　次に、図７Ａの（ｅ）に示すように、シリコン酸化膜３５２上に、所定形状にパターニングされたレジスト３８０を形成する。レジスト３８０は、フォトリソグラフィによってパターニングされる。レジスト３８０の形成は、例えば、実施の形態１に係るレジスト１８０の形成と同一の方法で行われる（図４Ｂの（ｇ）参照）。
　次に、図７Ａの（ｆ）に示すように、酸化物半導体膜３４１上にパターニングされた酸化シリコン層３５３を形成する。具体的には、レジスト３８０をマスクとして用いてシリコン酸化膜３５２をドライエッチングすることで、パターニングされた酸化シリコン層３５３を形成する。シリコン酸化膜３５２のドライエッチングは、例えば、実施の形態１に係るシリコン酸化膜１５２のドライエッチングと同一の方法で行われる（図４Ｂの（ｈ）参照）。
　次に、図７Ｂの（ｇ）に示すように、基板３１０上にパターニングされた酸化物半導体層３４０を形成する。具体的には、レジスト３８０及び酸化シリコン層３５３をマスクとして用いて酸化物半導体膜３４１をウェットエッチングすることで、酸化物半導体層３４０を形成する。
　具体的には、基板３１０上に成膜されたアモルファスＩｎＧａＺｎＯをウェットエッチングすることで、酸化物半導体層３４０を形成する。ＩｎＧａＺｎＯのウェットエッチングは、例えば、リン酸（Ｈ３ＰＯ４）、硝酸（ＨＮＯ３）、酢酸（ＣＨ３ＣＯＯＨ）及び水を混合した薬液を用いて行うことができる。
　なお、実施の形態１と同様に、ウェットエッチングに用いる薬液が回り込むことにより、図７Ｂの（ｇ）に示すように、酸化シリコン層３５３の端部の下方において酸化物半導体層３４０の端部が削られている。言い換えると、平面視した場合において、酸化シリコン層３５３の端部は、酸化物半導体層３４０より外方に突出している。
　次に、図７Ｂの（ｈ）に示すように、アッシングによりレジスト３８０の端部を後退させる。つまり、レジスト３８０をアッシングにより縮退させることで、端部が後退したレジスト３８１を酸化シリコン層３５３上に形成する。端部を後退させるためのレジスト３８０のアッシングは、例えば、実施の形態１に係るレジスト１８０のアッシングと同一の方法で行われる（図４Ｂの（ｊ）参照）。
　次に、図７Ｂの（ｉ）に示すように、端部が後退したレジスト３８１をマスクとして用いて酸化シリコン層３５３をドライエッチングすることで、酸化シリコン層３５４を形成する。これにより、酸化物半導体膜３４１のウェットエッチングによって生じた酸化シリコン層３５３の突出部分（図７Ｂの（ｇ）参照）を除去することができる。
　次に、図７Ｂの（ｊ）に示すように、レジスト３８１を除去する。例えば、酸素プラズマを用いたアッシングによりレジスト３８１を除去する。具体的には、レジスト３８０の縮退の際より十分に長い時間でアッシングすることで、レジスト３８１を除去する。
　次に、図７Ｂの（ｋ）に示すように、酸化シリコン層３５４上にゲート絶縁膜３３１を形成する。例えば、酸化シリコン層３５４と酸化物半導体層３４０の端部とを覆うように、酸化シリコン層３５４上、酸化物半導体層３４０上、及び、基板３１０上にゲート絶縁膜３３１をプラズマＣＶＤによって成膜する。ゲート絶縁膜３３１の成膜は、例えば、実施の形態１に係るゲート絶縁層１３０の成膜と同一の方法で行われる（図４Ａの（ｂ）参照）。
　次に、図７Ｂの（ｌ）に示すように、ゲート絶縁膜３３１上に金属膜３２１を形成する。例えば、スパッタリングによってゲート絶縁膜３３１上に金属膜３２１を形成する。具体的には、ゲート絶縁膜３３１上にＭｏ膜とＣｕ膜とをスパッタリングによって順に成膜する。Ｍｏ膜及びＣｕ膜の膜厚の合計は、例えば、２０ｎｍ～５００ｎｍである。
　次に、図７Ｃの（ｍ）に示すように、金属膜３２１、ゲート絶縁膜３３１及び酸化シリコン層３５４をパターニングすることで、ゲート電極３２０、ゲート絶縁層３３０及び酸化シリコン層３５０を形成する。例えば、ウェットエッチングによって金属膜３２１をパターニングし、かつ、ドライエッチングによってゲート絶縁膜３３１及び酸化シリコン層３５４をパターニングする。
　金属膜３２１のウェットエッチングは、例えば、過酸化水素水（Ｈ２Ｏ２）及び有機酸を混合した薬液を用いて行うことができる。また、ゲート絶縁膜３３１及び酸化シリコン層３５４のドライエッチングは、例えば、反応性イオンエッチング（ＲＩＥ）を用いることができる。このとき、エッチングガスとしては、例えば、四フッ化炭素（ＣＦ４）及び酸素ガス（Ｏ２）を用いることができる。ガス流量、圧力、印加電力及び周波数などのパラメータは、基板サイズ、エッチングの膜厚などによって適宜設定される。
　このとき、酸化物半導体層３４０の一部が露出しているために、ドライエッチングによる影響を受ける。具体的には、酸化物半導体層３４０の露出している部分は、低抵抗化する。したがって、低抵抗化した部分をソース電極又はドレイン電極との接続領域として利用することで、良好なソースコンタクト及びドレインコンタクトを実現することができる。
　次に、図７Ｃの（ｎ）に示すように、ゲート電極３２０上、及び、酸化物半導体層３４０上に絶縁膜３６１を形成する。例えば、ゲート電極３２０及び酸化物半導体層３４０を覆うように、基板３１０上、ゲート電極３２０上、及び、酸化物半導体層３４０上に絶縁膜３６１を形成する。絶縁膜３６１の形成は、例えば、実施の形態１に係るチャネル保護膜１６１の形成と同一の方法で行われる（図４Ｃの（ｍ）参照）。
　次に、図７Ｃの（ｏ）に示すように、絶縁膜３６１を所定形状にパターニングすることで、パターニングされた絶縁層３６０を形成する。具体的には、酸化物半導体層３４０の一部を露出させるように、絶縁膜３６１にコンタクトホールを形成する。例えば、絶縁膜３６１の一部をエッチング除去することによってコンタクトホールを形成する。なお、コンタクトホールの形成は、例えば、実施の形態１に係るチャネル保護膜１６１へのコンタクトホールの形成と同一の方法で行われる（図４Ｃの（ｎ）参照）。
　次に、図７Ｃの（ｐ）に示すように、コンタクトホールを介して酸化物半導体層３４０に接続するように、金属膜３７１を形成する。具体的には、絶縁層３６０上及びコンタクトホール内に金属膜３７１を形成する。金属膜３７１の形成は、例えば、実施の形態１に係る金属膜１７１の形成と同一の方法で行われる（図４Ｃの（ｏ）参照）。
　次に、図７Ｃの（ｑ）に示すように、酸化物半導体層３４０に接続されたソース電極３７０ｓ及びドレイン電極３７０ｄを形成する。例えば、絶縁層３６０に形成したコンタクトホールを埋めるようにして、絶縁層３６０上に所定形状のソース電極３７０ｓ及びドレイン電極３７０ｄを形成する。ソース電極３７０ｓ及びドレイン電極３７０ｄの形成は、例えば、実施の形態１に係るソース電極１７０ｓ及びドレイン電極１７０ｄの形成と同一の方法で行われる（図４Ｃの（ｐ）参照）。
　以上のようにして、薄膜トランジスタ３００を製造することができる。
　［まとめ］
　以上のように、本実施の形態に係る薄膜トランジスタの製造方法は、基板３１０の上方に酸化物半導体膜３４１を形成する工程と、酸化物半導体膜３４１上にシリコン膜３５１を形成する工程と、シリコン膜３５１をプラズマ酸化することで、（ｉ）シリコン酸化膜３５２を形成し、かつ、（ｉｉ）酸化物半導体膜３４１に酸素を供給する工程とを含む。
　このように、プラズマ酸化によって形成されたシリコン酸化膜３５２は、プラズマによって酸化物半導体膜３４１の表面が損傷を受けるのを防止すると共に、プラズマ酸化によって酸素が供給された後の酸化物半導体膜３４１が外気に曝されるのを防止する。このように、プラズマによる損傷及び酸素欠損を抑制するので、酸化物半導体膜３４１の物性劣化を防止することができる。
　したがって、本実施の形態に係る薄膜トランジスタの製造方法によれば、酸素欠損を抑制することができるので、酸化物半導体膜３４１において酸素欠損密度を小さくすることができる。すなわち、酸化物半導体膜３４１において、キャリアの発生源を少なくすることができ、酸化物半導体膜３４１の低抵抗化などを抑制することができる。したがって、本実施の形態によれば、電気特性の劣化が抑制された薄膜トランジスタ３００を製造することができる。
　なお、プラズマ酸化による酸化物半導体膜３４１への供給は、シリコン酸化膜３５２を介して行われるので、酸化物半導体膜３４１のうち、シリコン酸化膜３５２側の領域に多く酸素が供給される。シリコン酸化膜３５２側の領域は、ゲート電極３２０側の領域、すなわち、フロントチャネル領域である。このように、トップゲート型の薄膜トランジスタ３００の場合、フロントチャネル領域の低抵抗化が抑制されるので、電気特性の劣化がより抑制される。
　（他の実施の形態）
　以上のように、本出願において開示する技術の例示として、実施の形態１及び２を説明した。しかしながら、本開示における技術は、これらに限定されず、適宜、変更、置き換え、付加、省略などを行った実施の形態にも適用可能である。
　例えば、各実施の形態では、プラズマ処理の例として、表面波プラズマ、又は、励起周波数が２７ＭＨｚ以上の容量結合プラズマを用いたが、これに限らない。
　また、例えば、実施の形態１では、ボトムゲート型、かつ、チャネル保護型の薄膜トランジスタについて説明したが、ボトムゲート型、かつ、チャネルエッチ型の薄膜トランジスタでもよい。
　また、例えば、実施の形態１において、図４Ｃの（ｍ）及び（ｎ）に示すように、チャネル保護膜１６１を全面成膜後に、チャネル保護膜１６１にソース電極１７０ｓ及びドレイン電極１７０ｄ用のコンタクトホールを形成したが、これに限られない。例えば、酸化物半導体層１４０が露出するように予め所定形状にパターニングされたチャネル保護層１６０を形成してもよい。
　つまり、チャネル保護層１６０を形成する工程では、酸化物半導体層１４０の一部が露出するようにチャネル保護層１６０を形成すればよい。また、ソース電極１７０ｓ及びドレイン電極１７０ｄを形成する工程では、露出した部分で酸化物半導体層１４０に接続されるようにソース電極１７０ｓ及びドレイン電極１７０ｄを形成すればよい。
　酸化物半導体層１４０など所定形状にパターニングが必要な層の形成も同様である。すなわち、全面成膜後にパターニングするのではなく、予め所定形状にパターニングされた酸化物半導体層１４０を形成してもよい。他の実施の形態においても同様である。
　また、上記実施の形態では、酸化物半導体層に用いる酸化物半導体は、アモルファスのＩｎＧａＺｎＯに限られない。例えば、多結晶ＩｎＧａＯなどの多結晶半導体でもよい。
　また、上記実施の形態では、薄膜トランジスタを用いた表示装置として有機ＥＬ表示装置について説明したが、上記実施の形態における薄膜トランジスタは、液晶表示装置など、アクティブマトリクス基板が用いられる他の表示装置にも適用することができる。
　また、上述した有機ＥＬ表示装置などの表示装置（表示パネル）については、フラットパネルディスプレイとして利用することができ、テレビジョンセット、パーソナルコンピュータ、携帯電話など、表示パネルを有するあらゆる電子機器に適用することができる。特に、大画面及び高精細の表示装置に適している。
　その他、各実施の形態及び変形例に対して当業者が思いつく各種変形を施して得られる形態や、本開示における発明の主旨を逸脱しない範囲で各実施の形態及び変形例における構成要素及び機能を任意に組み合わせることで実現される形態も本開示に含まれる。
　本開示に係る薄膜トランジスタ及びその製造方法は、例えば、有機ＥＬ表示装置などの表示装置などに利用することができる。
１０　有機ＥＬ表示装置
２０　ＴＦＴ基板
３０　画素
３１　画素回路
３２、３３、１００、３００　薄膜トランジスタ
３２ｄ、３３ｄ、１７０ｄ、３７０ｄ　ドレイン電極
３２ｇ、３３ｇ、１２０、３２０　ゲート電極
３２ｓ、３３ｓ、１７０ｓ、３７０ｓ　ソース電極
３４　キャパシタ
４０　有機ＥＬ素子
４１　陽極
４２　ＥＬ層
４３　陰極
５０　ゲート配線
６０　ソース配線
７０　電源配線
１１０、３１０　基板
１３０、３３０　ゲート絶縁層
１４０、３４０　酸化物半導体層
１４１、３４１　酸化物半導体膜
１５０、１５３、１５４、３５０、３５３、３５４　酸化シリコン層
１５１、３５１　シリコン膜
１５２、３５２　シリコン酸化膜
１６０　チャネル保護層
１６１　チャネル保護膜
１７１、３２１、３７１　金属膜
１８０、１８１、３８０、３８１　レジスト
２００　成膜装置
２１０、２１１　成膜チャンバー
２２０　真空搬送チャンバー
２３０、２３１、２３２、２３３　ゲートバルブ
３３１　ゲート絶縁膜
３６０　絶縁層
３６１　絶縁膜

Claims (10)

  1. 　基板の上方に酸化物半導体膜を形成する工程と、
    　前記酸化物半導体膜上にシリコン膜を形成する工程と、
    　前記シリコン膜をプラズマ酸化することで、（ｉ）シリコン酸化膜を形成し、かつ、（ｉｉ）前記酸化物半導体膜に酸素を供給する工程とを含む
    　薄膜トランジスタの製造方法。
  2. 　前記シリコン膜を形成する工程では、スパッタリングによって前記シリコン膜を形成する
    　請求項１に記載の薄膜トランジスタの製造方法。
  3. 　前記酸化物半導体膜を形成する工程及び前記シリコン膜を形成する工程では、同一真空系内で、前記酸化物半導体膜と前記シリコン膜とを形成する
    　請求項１又は２に記載の薄膜トランジスタの製造方法。
  4. 　前記シリコン膜の厚さは、５ｎｍ以下である
    　請求項１～３のいずれか１項に記載の薄膜トランジスタの製造方法。
  5. 　前記シリコン膜の厚さは、２ｎｍ以上である
    　請求項１～４のいずれか１項に記載の薄膜トランジスタの製造方法。
  6. 　前記プラズマ酸化する工程では、表面波プラズマ、又は、励起周波数が２７ＭＨｚ以上の容量結合プラズマによって、前記シリコン膜をプラズマ酸化する
    　請求項１～５のいずれか１項に記載の薄膜トランジスタの製造方法。
  7. 　前記薄膜トランジスタの製造方法は、さらに、
    　前記シリコン酸化膜上に、パターニングされたレジストを形成する工程と、
    　前記レジストをマスクとして用いて前記シリコン酸化膜をドライエッチングすることで、パターニングされた酸化シリコン層を形成する工程と、
    　前記レジスト及び前記酸化シリコン層をマスクとして用いて前記酸化物半導体膜をウェットエッチングする工程と、
    　アッシングにより前記レジストの端部を後退させる工程と、
    　端部が後退した前記レジストをマスクとして用いて前記酸化シリコン層をドライエッチングする工程とを含む
    　請求項１～６のいずれか１項に記載の薄膜トランジスタの製造方法。
  8. 　前記酸化物半導体膜は、透明アモルファス酸化物半導体である
    　請求項１～７のいずれか１項に記載の薄膜トランジスタの製造方法。
  9. 　前記酸化物半導体膜は、ＩｎＧａＺｎＯである
    　請求項１～８のいずれか１項に記載の薄膜トランジスタの製造方法。
  10. 　基板と、
    　前記基板の上方に形成された酸化物半導体層と、
    　前記酸化物半導体層上に形成された酸化シリコン層とを備え、
    　前記酸化シリコン層は、前記酸化物半導体層上に形成されたシリコン膜をプラズマ酸化することで形成され、
    　前記酸化物半導体層は、前記プラズマ酸化によって供給された酸素を含む
    　薄膜トランジスタ。
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