WO2015060434A1 - 光電変換素子、光電変換モジュール、並びに、太陽光発電システム - Google Patents

光電変換素子、光電変換モジュール、並びに、太陽光発電システム Download PDF

Info

Publication number
WO2015060434A1
WO2015060434A1 PCT/JP2014/078372 JP2014078372W WO2015060434A1 WO 2015060434 A1 WO2015060434 A1 WO 2015060434A1 JP 2014078372 W JP2014078372 W JP 2014078372W WO 2015060434 A1 WO2015060434 A1 WO 2015060434A1
Authority
WO
WIPO (PCT)
Prior art keywords
electrode
photoelectric conversion
conversion element
type
crystal grain
Prior art date
Application number
PCT/JP2014/078372
Other languages
English (en)
French (fr)
Inventor
賢治 木本
直城 小出
健 稗田
中村　淳一
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
Priority to CN201480058683.4A priority Critical patent/CN105659389B/zh
Priority to US15/031,823 priority patent/US11121270B2/en
Priority to JP2015543929A priority patent/JP6529436B2/ja
Publication of WO2015060434A1 publication Critical patent/WO2015060434A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/0224—Electrodes
    • H01L31/022408—Electrodes for devices characterised by at least one potential jump barrier or surface barrier
    • H01L31/022425—Electrodes for devices characterised by at least one potential jump barrier or surface barrier for solar cells
    • H01L31/022441—Electrode arrangements specially adapted for back-contact solar cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/0216—Coatings
    • H01L31/02161—Coatings for devices characterised by at least one potential jump barrier or surface barrier
    • H01L31/02167—Coatings for devices characterised by at least one potential jump barrier or surface barrier for solar cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/0224—Electrodes
    • H01L31/022408—Electrodes for devices characterised by at least one potential jump barrier or surface barrier
    • H01L31/022425—Electrodes for devices characterised by at least one potential jump barrier or surface barrier for solar cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/0248—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies
    • H01L31/036—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by their crystalline structure or particular orientation of the crystalline planes
    • H01L31/0376—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by their crystalline structure or particular orientation of the crystalline planes including amorphous semiconductors
    • H01L31/03762—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by their crystalline structure or particular orientation of the crystalline planes including amorphous semiconductors including only elements of Group IV of the Periodic System
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/04—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices
    • H01L31/06—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by at least one potential-jump barrier or surface barrier
    • H01L31/068—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by at least one potential-jump barrier or surface barrier the potential barriers being only of the PN homojunction type, e.g. bulk silicon PN homojunction solar cells or thin film polycrystalline silicon PN homojunction solar cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/04—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices
    • H01L31/06—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by at least one potential-jump barrier or surface barrier
    • H01L31/072—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by at least one potential-jump barrier or surface barrier the potential barriers being only of the PN heterojunction type
    • H01L31/0745—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by at least one potential-jump barrier or surface barrier the potential barriers being only of the PN heterojunction type comprising a AIVBIV heterojunction, e.g. Si/Ge, SiGe/Si or Si/SiC solar cells
    • H01L31/0747—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by at least one potential-jump barrier or surface barrier the potential barriers being only of the PN heterojunction type comprising a AIVBIV heterojunction, e.g. Si/Ge, SiGe/Si or Si/SiC solar cells comprising a heterojunction of crystalline and amorphous materials, e.g. heterojunction with intrinsic thin layer or HIT® solar cells; solar cells
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02S—GENERATION OF ELECTRIC POWER BY CONVERSION OF INFRARED RADIATION, VISIBLE LIGHT OR ULTRAVIOLET LIGHT, e.g. USING PHOTOVOLTAIC [PV] MODULES
    • H02S10/00—PV power plants; Combinations of PV energy systems with other systems for the generation of electric power
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/547—Monocrystalline silicon PV cells
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/548—Amorphous silicon PV cells

Definitions

  • the present invention relates to a photoelectric conversion element, a photoelectric conversion module, and a photovoltaic power generation system.
  • a back electrode type solar cell is disclosed in, for example, Japanese Patent Application Laid-Open No. 2007-281156.
  • the back electrode type solar cell is formed on the back surface of the crystal semiconductor, the n-type amorphous semiconductor layer formed on the back surface of the crystal semiconductor opposite to the sunlight irradiation surface, and the back surface.
  • An object of the present invention is to provide a photoelectric conversion element capable of improving element characteristics by reducing contact resistance between an amorphous semiconductor layer containing impurities and an electrode formed on the amorphous semiconductor layer. There is to do.
  • the photoelectric conversion element includes a semiconductor substrate, a first semiconductor layer, a second semiconductor layer, a first electrode, and a second electrode.
  • the first semiconductor layer has a first conductivity type.
  • the second semiconductor layer has a second conductivity type opposite to the first conductivity type.
  • the first electrode is formed on the first semiconductor layer.
  • the second electrode is formed on the second semiconductor layer.
  • At least one of the first electrode and the second electrode includes a plurality of metal crystal grains. The average crystal grain size of the metal crystal grains in the in-plane direction of the electrode is larger than the thickness of the electrode.
  • the photoelectric conversion element according to the embodiment of the present invention can improve the element characteristics by reducing the contact resistance between the amorphous semiconductor layer containing impurities and the electrode formed on the amorphous silicon layer. .
  • FIG. 1 It is sectional drawing which shows schematic structure of the photoelectric conversion element by the 1st Embodiment of this invention. It is sectional drawing for demonstrating the manufacturing method of the photoelectric conversion element shown in FIG. 1, Comprising: It is sectional drawing which shows a silicon substrate. It is sectional drawing for demonstrating the manufacturing method of the photoelectric conversion element shown in FIG. 1, Comprising: An intrinsic
  • FIG. 16 is a cross-sectional view for explaining a manufacturing method of the photoelectric conversion element shown in FIG. 15, and is a cross-sectional view showing a state where an amorphous film is formed on a light receiving surface of a silicon substrate.
  • FIG. 16 is a cross-sectional view for explaining a method of manufacturing the photoelectric conversion element shown in FIG. 15, and is a cross-sectional view showing a state where an amorphous film is formed on the passivation film. It is sectional drawing for demonstrating the manufacturing method of the photoelectric conversion element shown in FIG.
  • the photoelectric conversion element includes a semiconductor substrate, a first semiconductor layer, a second semiconductor layer, a first electrode, and a second electrode.
  • the first semiconductor layer has a first conductivity type.
  • the second semiconductor layer has a second conductivity type opposite to the first conductivity type.
  • the first electrode is formed on the first semiconductor layer.
  • the second electrode is formed on the second semiconductor layer.
  • At least one of the first electrode and the second electrode includes a plurality of metal crystal grains. The average crystal grain size of the metal crystal grains in the in-plane direction of the electrode is larger than the thickness of the electrode.
  • the contact resistance between the electrode and the semiconductor layer can be lowered.
  • the element characteristics of the photoelectric conversion element can be improved.
  • the photoelectric conversion element according to the second aspect of the present invention is the photoelectric conversion element according to the first aspect, wherein the electrode is made of a metal film containing silver as a main component.
  • the resistance of the electrode itself can be reduced. Further, when the electrode is formed on the back surface opposite to the light incident side of the semiconductor substrate, the conversion efficiency is improved by effectively reflecting the light reaching the back surface.
  • the photoelectric conversion element according to the third aspect of the present invention is the photoelectric conversion element according to the first or second aspect, wherein the first semiconductor layer and the second semiconductor layer are back surfaces opposite to the light receiving surface in the semiconductor substrate. Is provided.
  • the device characteristics can be improved in the back electrode type photoelectric conversion device.
  • a photoelectric conversion device is the photoelectric conversion device according to any one of the first to third aspects, wherein the metal crystal grains have a crystal axis parallel to the thickness direction of the semiconductor substrate ⁇ Priority orientation in the 111> direction.
  • the photoelectric conversion element according to the fifth aspect of the present invention is the photoelectric conversion element according to any one of the first to fourth aspects, and the electrode is the first electrode.
  • the first conductivity type is n-type.
  • the average crystal grain size is 1.34 times or more the thickness of the first electrode.
  • the fifth aspect it is possible to suppress an increase in contact resistance between the first electrode and the first semiconductor layer.
  • the photoelectric conversion element according to the sixth aspect of the present invention is the photoelectric conversion element according to any one of the first to fourth aspects, and the electrode is the first electrode.
  • the first conductivity type is n-type.
  • the average crystal grain size is 1.54 times or more the thickness of the first electrode.
  • the contact resistance between the first electrode and the first semiconductor layer can be further suppressed.
  • the photoelectric conversion element according to the seventh aspect of the present invention is the photoelectric conversion element according to any one of the first to fourth aspects, and the electrode is the second electrode.
  • the second conductivity type is p-type.
  • the average crystal grain size is greater than 1 times the thickness of the second electrode and less than or equal to 2.44 times.
  • the seventh aspect it is possible to suppress an increase in contact resistance between the second electrode and the second semiconductor layer.
  • the photoelectric conversion element according to the eighth aspect of the present invention is the photoelectric conversion element according to any one of the first to fourth aspects, and the electrode is the second electrode.
  • the second conductivity type is p-type.
  • the average crystal grain size is 1.26 times or more and 2.44 times or less the thickness of the second electrode.
  • the contact resistance between the second electrode and the second semiconductor layer can be further suppressed.
  • the photoelectric conversion element according to the ninth aspect of the present invention is the photoelectric conversion element according to any one of the first to fourth aspects, wherein the conductivity type of the semiconductor substrate is the first conductivity type.
  • the contact area between the second electrode and the second semiconductor layer is at least twice the contact area between the first electrode and the first semiconductor layer.
  • the electrodes are a first electrode and a second electrode.
  • the average value of the average crystal grain size of the first electrode and the average crystal grain size of the second electrode is not less than 1.3 times the thickness of the first electrode and the second electrode and not more than 4.72 times. is there.
  • the photoelectric conversion element according to the tenth aspect of the present invention is the photoelectric conversion element according to any one of the first to fourth aspects, wherein the conductivity type of the semiconductor substrate is the first conductivity type.
  • the contact area between the second electrode and the second semiconductor layer is one or more times the contact area between the first electrode and the first semiconductor layer.
  • the electrodes are a first electrode and a second electrode.
  • the average value of the average crystal grain size of the first electrode and the average crystal grain size of the second electrode is not less than 1.3 times the thickness of the first electrode and the second electrode and not more than 4 times.
  • the device characteristics can be further improved.
  • a photoelectric conversion element according to an eleventh aspect of the present invention is the photoelectric conversion element according to the first aspect, wherein the first semiconductor layer is formed on a semiconductor substrate and includes a first conductivity type amorphous semiconductor.
  • a third semiconductor layer including an intrinsic amorphous semiconductor is formed between the semiconductor substrate and the first semiconductor layer.
  • the passivation property of the semiconductor substrate is improved as compared with the case where the first semiconductor layer is formed directly on the semiconductor substrate.
  • the photoelectric conversion element according to the twelfth aspect of the present invention is the photoelectric conversion element according to the eleventh aspect, wherein the intrinsic amorphous semiconductor is hydrogenated amorphous silicon.
  • the passivation of the back surface of the semiconductor substrate is further improved.
  • a photoelectric conversion element according to a thirteenth aspect of the present invention is the photoelectric conversion element according to the eleventh aspect, wherein the first conductivity type amorphous semiconductor is hydrogenated amorphous silicon.
  • deterioration of the contact interface between the first electrode and the first semiconductor layer can be suppressed.
  • the photoelectric conversion element according to a fourteenth aspect of the present invention is the photoelectric conversion element according to the first aspect, wherein the second semiconductor layer is formed on a semiconductor substrate and includes a second conductivity type amorphous semiconductor.
  • a fourth semiconductor layer including an intrinsic amorphous semiconductor is formed between the semiconductor substrate and the second semiconductor layer.
  • the passivation property of the semiconductor substrate is improved as compared with the case where the second semiconductor layer is formed directly on the semiconductor substrate.
  • the photoelectric conversion element according to the fifteenth aspect of the present invention is the photoelectric conversion element according to the fourteenth aspect, wherein the intrinsic amorphous semiconductor is hydrogenated amorphous silicon.
  • the passivation property of the semiconductor substrate is further improved.
  • the photoelectric conversion element according to the sixteenth aspect of the present invention is the photoelectric conversion element according to the fourteenth aspect, wherein the second conductivity type amorphous semiconductor is hydrogenated amorphous silicon.
  • deterioration of the contact interface between the second electrode and the second semiconductor layer can be suppressed.
  • the photoelectric conversion module according to the first aspect of the present invention includes the photoelectric conversion element according to any one of the first to sixteenth aspects of the present invention.
  • the performance of the photoelectric conversion module can be improved.
  • the photoelectric conversion system according to the first aspect of the present invention includes the photoelectric conversion module according to the first aspect of the present invention.
  • the performance of the photoelectric conversion system can be improved.
  • FIG. 1 shows a photoelectric conversion element 10 according to a first embodiment of the present invention.
  • the photoelectric conversion element 10 is a back electrode type solar cell.
  • the photoelectric conversion element 10 includes a silicon substrate 12, a passivation film 14, an antireflection film 16, intrinsic amorphous silicon layers 18 and 19, an n-type amorphous silicon layer 20n, and a p-type amorphous silicon layer. 20p, an electrode 22n, and an electrode 22p.
  • the silicon substrate 12 is an n-type single crystal silicon substrate.
  • the thickness of the silicon substrate 12 is, for example, 50 to 300 ⁇ m.
  • the specific resistance of the silicon substrate 12 is, for example, 1.0 to 10.0 ⁇ ⁇ cm.
  • an n-type polycrystalline silicon substrate, n single crystal germanium, n-type single crystal silicon germanium, or the like may be used, and a semiconductor substrate may be generally used.
  • a p-type may be used instead of the n-type.
  • a texture structure is formed on the light receiving surface of the silicon substrate 12. Thereby, the light incident on the silicon substrate 12 can be confined and the light use efficiency can be improved.
  • the plane orientation of the silicon substrate 12 is preferably (100). Thereby, formation of a texture structure becomes easy.
  • the light receiving surface of the silicon substrate 12 is covered with a passivation film 14.
  • the passivation film 14 is, for example, a hydrogenated amorphous silicon film.
  • the thickness of the passivation film 14 is, for example, 3 to 30 nm. Note that a silicon nitride film, a silicon oxide film, a silicon oxynitride film, or the like may be used as the passivation film 14 instead of the hydrogenated amorphous silicon film.
  • the antireflection film 16 covers the passivation film 14.
  • the antireflection film 16 is, for example, a silicon nitride film.
  • the film thickness of the antireflection film 16 is, for example, 50 to 200 nm.
  • Intrinsic amorphous silicon 18 and 19 are made of, for example, i-type hydrogenated amorphous silicon (a-Si: H).
  • the intrinsic amorphous silicon layer 18 is formed on a part of the back surface of the silicon substrate 12.
  • the intrinsic amorphous silicon layer 19 is formed adjacent to the intrinsic amorphous silicon layer 18 on the back surface of the silicon substrate 12. That is, the intrinsic amorphous silicon layers 18 and 19 are alternately formed on the entire back surface of the silicon substrate 12.
  • the thickness of the intrinsic amorphous silicon layers 18 and 19 is, for example, 10 nm. In the example shown in FIG.
  • the intrinsic amorphous silicon layer 19 is formed adjacent to the intrinsic amorphous silicon layer 18.
  • the intrinsic amorphous silicon layer 18 is formed on the back surface of the silicon substrate 12. It may be formed in a part of the region that is not.
  • the intrinsic amorphous silicon layers 18 and 19 may be composed only of an amorphous phase, or may be composed of a fine crystalline phase and an amorphous phase.
  • an n-type amorphous silicon layer 20n is formed on the intrinsic amorphous silicon layer 18.
  • the n-type amorphous silicon layer 20n is made of hydrogenated amorphous silicon (a-Si: H (n)) containing an n-type impurity (for example, phosphorus).
  • the thickness of the n-type amorphous silicon layer 20n is, for example, 10 nm.
  • the impurity concentration of the n-type amorphous silicon layer 20n is, for example, 1 ⁇ 10 19 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 .
  • the n-type amorphous silicon layer 20n may be composed only of an amorphous phase, or may be composed of a fine crystalline phase and an amorphous phase.
  • An example of the case where it consists of a fine crystal phase and an amorphous phase is, for example, n-type microcrystalline silicon.
  • a p-type amorphous silicon layer 20 p is formed on the intrinsic amorphous silicon layer 19.
  • the p-type amorphous silicon layer 20p is made of hydrogenated amorphous silicon (a-Si: H (p)) containing a p-type impurity (for example, boron).
  • the thickness of the p-type amorphous silicon layer 20p is, for example, 10 nm.
  • the impurity concentration of the p-type amorphous silicon layer 20p is, for example, 1 ⁇ 10 19 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 .
  • the p-type amorphous silicon layer 20p may be composed of only an amorphous phase, or may be composed of a fine crystalline phase and an amorphous phase.
  • An example of the case where it consists of a fine crystal phase and an amorphous phase is, for example, p-type microcrystalline silicon.
  • the n-type amorphous silicon layer 20n is formed adjacent to the p-type amorphous silicon layer 20p.
  • the layer 20 n may be formed on at least part of the amorphous silicon layer 18, and the p-type amorphous silicon layer 20 p may be formed on at least part of the amorphous silicon layer 19. Good.
  • the width dimension of the n-type amorphous silicon layer 20n is preferably smaller than the width dimension of the p-type amorphous silicon layer 20p.
  • the ratio of the area of the p-type amorphous silicon layer 20p to the sum of the area of the n-type amorphous silicon layer 20n and the area of the p-type amorphous silicon layer 20p is The higher the number, the smaller the distance that the photogenerated minority carriers (holes) must move before reaching the p-type amorphous silicon layer 20p.
  • a preferred area ratio of the p-type amorphous silicon layer 20p is 63 to 90%.
  • a texture structure may be formed on the back surface of the silicon substrate 12.
  • irregularities corresponding to the texture structure of the back surface of the silicon substrate 12 are formed in the intrinsic amorphous silicon layers 18 and 19, the n-type amorphous silicon layer 20n, and the p-type amorphous silicon layer 20p.
  • An electrode 22n is formed on the n-type amorphous silicon layer 20n.
  • An electrode 22p is formed on the p-type amorphous silicon layer 20p.
  • the electrodes 22n and 22p are metal films containing silver as a main component.
  • the electrodes 22n and 22p may contain an element other than silver (for example, a metal element or oxygen).
  • the thickness of the electrodes 22n and 22p is, for example, 500 nm.
  • a texture structure When a texture structure is formed on the back surface of the silicon substrate 12, the adhesion between the electrode 22n and the n-type amorphous silicon layer 20n, and the adhesion between the electrode 22p and the p-type amorphous silicon layer 20p. Will improve. Thereby, the yield and reliability of the photoelectric conversion element 10 are improved. Furthermore, the contact area between the electrode 22n and the n-type amorphous silicon layer 20n and the contact area between the electrode 22p and the p-type amorphous silicon layer 20p are larger than when the back surface of the silicon substrate 12 is flat. Thus, the contact resistance is reduced. Note that a texture may be formed in any one of a region including at least part of a region overlapping with the electrode 22n or a region including at least part of a region overlapping with the electrode 22p when viewed from the thickness direction of the silicon substrate 12. Good.
  • a silicon substrate 12 is prepared.
  • the silicon substrate 12 has a texture structure on the entire light receiving surface.
  • a method for forming the texture structure is, for example, wet etching.
  • wet etching By performing wet etching on the entire light receiving surface of the silicon substrate 12, a texture structure is formed on the entire light receiving surface of the silicon substrate 12.
  • the wet etching is performed using, for example, an alkaline solution.
  • the wet etching time is, for example, 10 to 60 minutes.
  • the alkaline solution used for wet etching is, for example, NaOH or KOH, and its concentration is, for example, 5%.
  • intrinsic amorphous silicon layers 18 and 19 are formed on the back surface of the silicon substrate 12, and an n-type amorphous semiconductor layer 20n is formed on the intrinsic amorphous semiconductor layer 18.
  • a p-type amorphous semiconductor layer 20 p is formed on the intrinsic amorphous semiconductor layer 19.
  • the intrinsic amorphous silicon layers 18 and 19 can be formed by plasma CVD, for example.
  • the reaction gas introduced into the reaction chamber with which a plasma CVD apparatus is provided is silane gas and hydrogen gas.
  • the temperature of the silicon substrate 12 is, for example, 100 to 300 ° C.
  • a p-type amorphous silicon layer is formed on the intrinsic amorphous silicon layers 18 and 19.
  • the p-type amorphous silicon layer can be formed by plasma CVD, for example.
  • the reaction gas introduced into the reaction chamber with which a plasma CVD apparatus is provided is silane gas, hydrogen gas, and diborane gas.
  • the temperature of the silicon substrate 12 is, for example, 100 to 300 ° C.
  • a coating layer as a mask is formed on the p-type amorphous silicon layer.
  • This covering layer can be obtained, for example, by patterning a silicon nitride film formed on the p-type amorphous silicon layer. Instead of the silicon nitride film, a silicon oxide film or a silicon oxynitride film may be used. The patterning is performed by, for example, a photolithography method.
  • the covering layer is a portion of the p-type amorphous silicon layer formed on the intrinsic amorphous silicon layers 18 and 19, which later becomes the p-type amorphous silicon layer 20 p, that is, the intrinsic amorphous silicon layer 19.
  • the p-type amorphous silicon layer formed thereon is covered.
  • the p-type amorphous silicon layer formed on the intrinsic amorphous silicon layer 18 is removed.
  • the method for removing the p-type amorphous silicon layer may be dry etching or wet etching.
  • a p-type amorphous silicon layer 20 p is formed on the intrinsic amorphous silicon layer 19.
  • a coating layer is formed on the p-type amorphous silicon layer 20p.
  • an n-type amorphous silicon layer is formed on the intrinsic amorphous silicon layer 18 and on the covering layer formed on the p-type amorphous silicon layer 20p.
  • the n-type amorphous silicon layer can be formed by plasma CVD, for example.
  • the reaction gas introduced into the reaction chamber with which a plasma CVD apparatus is provided is silane gas, hydrogen gas, and phosphine gas.
  • the temperature of the silicon substrate 12 is, for example, 100 to 300 ° C.
  • the coating layer formed on the p-type amorphous silicon layer 20p is removed.
  • an n-type amorphous silicon layer 20 n is formed on the intrinsic amorphous silicon layer 18.
  • the method for removing the coating layer formed on the p-type amorphous silicon layer 20p is, for example, wet etching.
  • a passivation film 14 is formed on the light receiving surface of the silicon substrate 12.
  • the passivation film 14 is formed by, for example, plasma CVD.
  • an antireflection film 16 is formed on the passivation film 14.
  • the antireflection film 16 is formed by, for example, forming a silicon nitride film, a silicon oxide film, a silicon oxynitride film, or the like by plasma CVD, for example.
  • metal films 21n and 21p are formed.
  • the formation method of the metal films 21n and 21p is, for example, as follows.
  • a metal film made of silver is formed on the n-type amorphous silicon layer 20n and the p-type amorphous silicon layer 20p by vapor deposition or sputtering.
  • a resist pattern as a mask is formed on the metal film.
  • the resist pattern can be obtained by patterning a resist formed on the metal film. The patterning is performed by, for example, a photolithography method. The resist pattern does not overlap the boundary between the n-type amorphous silicon layer 20n and the p-type amorphous silicon layer 20p when viewed from the thickness direction of the silicon substrate 12.
  • the portion of the metal film not covered with the resist pattern is removed.
  • the method for removing the metal film is, for example, wet etching.
  • the resist pattern is removed.
  • the metal film 21n is formed on the n-type amorphous silicon layer 20n
  • the metal film 21p is formed on the p-type amorphous silicon layer 20p.
  • the method for removing the resist pattern is, for example, wet etching.
  • electrodes 22n and 22p are formed. Thereby, the target photoelectric conversion element 10 is obtained.
  • the electrodes 22n and 22p are formed by heat-treating the metal films 21n and 21p.
  • the heat treatment is performed using, for example, a hot plate.
  • the heat treatment time is, for example, 15 minutes.
  • the heat treatment temperature is preferably 125 ° C. to 225 ° C.
  • the heat treatment is performed in the atmosphere, for example. You may implement in an inert atmosphere or a vacuum.
  • the heat treatment may be performed in any step as long as the metal films 21n and 21p are formed. For example, heat treatment may be performed when a module is manufactured.
  • a conductive film may be further formed on the electrodes 22n and 22p. In this case, the boundary between the electrode 22n and the conductive film, and the boundary between the electrode 22p and the conductive film can be determined from the discontinuity of the distribution of the metal crystal grains, the discontinuity of the composition, and the like.
  • the average crystal grain size of the plurality of metal crystal grains contained in the electrodes 22n and 22p (hereinafter simply referred to as the average crystal grain size) is made larger than the thickness of the electrodes 22n and 22p. Characteristics can be improved. Hereinafter, this point will be described. In the case where a conductive film is further formed on the electrode 22n and the electrode 22p after carrying out heat treatment or the like to grow metal crystal grains of a desired size, the metal crystal grains of the desired size are formed. The relationship between the electrode layer being formed and the thickness of the electrode layer only needs to satisfy the above condition.
  • the average crystal grain size is determined by analyzing the surfaces of the electrodes 22n and 22p by electron backscatter diffraction (Electron Backscatter Diffraction Pattern).
  • the electrodes 22n and 22p include a plurality of metal crystal grains.
  • the average crystal grain size is the average of the product of the crystal grain size and area occupancy of each metal crystal grain.
  • the crystal grain size is determined by the following formula (1).
  • Crystal grain size 2 ⁇ ⁇ (area of crystal grain) / ⁇ 1/2 (1)
  • Crystal grain area in the formula (1) is measured using an electron backscatter diffraction method. Equation (1) means that the calculation is performed assuming that the area of the crystal grain is the area of a circle and the crystal grain diameter is the diameter of the circle.
  • the corresponding grain boundary of Sigma 3 ( ⁇ 3) is not handled as a grain boundary. Further, when the deviation of crystal orientation is within 5 degrees, it is regarded as the same crystal grain.
  • the area occupancy is obtained by dividing the area of the metal crystal grains by the area of the measurement region.
  • the area of the metal crystal grain is an area when orthogonally projected onto a plane perpendicular to the thickness direction of the silicon substrate 12.
  • the measurement area is 8 ⁇ m ⁇ 23 ⁇ m. Note that the metal crystal grains including the boundary of the measurement region are not included in the calculation of the average crystal grain size.
  • the crystal orientation of the metal crystal grains is preferentially oriented to ⁇ 111>.
  • the crystal orientations of the metal crystal grains are uniform, the work function of the metal crystal grains at the interface between the n-type amorphous silicon layer 20n and the electrode 22n, and the p-type amorphous silicon layer 20p and the electrode 22p.
  • the uniformity of the work function of the metal crystal grains at the interface with the metal is improved. As a result, variation in contact resistance can be suppressed.
  • the work functions of the ⁇ 110 ⁇ plane, ⁇ 100 ⁇ plane, and ⁇ 111 ⁇ plane of silver are 4.52 eV, 4.64 eV, and 4.74 eV, respectively, and the work function of the ⁇ 111 ⁇ plane is the largest. Therefore, preferentially orienting the plane orientation of the metal crystal grains to ⁇ 111 ⁇ , that is, preferentially orienting the crystal orientation of the metal crystal grains to ⁇ 111> with respect to the thickness direction of the silicon substrate 12, This has the effect of reducing the contact resistance between the p-type amorphous silicon layer 20p and the electrode 22p.
  • the ratio of the metal crystal grains having the ⁇ 111> direction crystal orientation to the electrode 22n within 10 degrees with respect to the thickness direction of the silicon substrate 12 is 61. It was 9%.
  • the ratio of the metal crystal grains having the ⁇ 111> direction crystal orientation to the electrode 22p within 10 degrees with respect to the thickness direction of the silicon substrate 12 is 53. It was 5%.
  • the ratio of the metal crystal grains having a grain size of 0.5 ⁇ m or more to the electrode 22n among the plurality of metal crystal grains is 6.5% before the heat treatment, After heat treatment at 150 ° C. for 15 minutes, it was 41.2%.
  • the film thickness of the electrode 22p is 0.5 ⁇ m, the ratio of the metal crystal grains having a grain size of 0.5 ⁇ m or more to the electrode 22p among the plurality of metal crystal grains is 11.9% before the heat treatment, After heat treatment at 150 ° C. for 15 minutes, it was 33.3%.
  • the size of the average crystal grain size depends on the temperature at which the metal films 21n and 21p are heat-treated (hereinafter simply referred to as annealing temperature).
  • FIG. 3 is a graph showing the relationship between the average crystal grain size and the annealing temperature.
  • FIG. 3 shows the average crystal grain size when the annealing temperature is 25 ° C. This means the average crystal grain size in the state where heat treatment is not performed.
  • the average crystal grain size increased as the annealing temperature increased.
  • the thickness of the electrodes 22n and 22p was 0.5 ⁇ m. That is, the average crystal grain size became larger than the thickness of the electrodes 22n and 22p by heat-treating the metal films 21n and 21p.
  • FIG. 4 is a graph showing the relationship between the average crystal grain size and the contact resistance.
  • the contact resistance was measured using the sample 30 shown in FIG.
  • the sample 30 was provided with a silicon substrate 32, an electrode 34, an amorphous silicon layer 36, and an electrode 38.
  • the electrode 34 was used as the electrode 22n.
  • the amorphous silicon layer 36 includes an n-type impurity
  • the silicon substrate 32 is an n-type silicon substrate.
  • the specific resistance of the n-type silicon substrate was 0.01 ⁇ ⁇ cm or less.
  • the thickness of the electrode 34 was the same as the thickness of the electrode 22n.
  • the amorphous silicon layer 36 had the same thickness and impurity concentration as the n-type amorphous silicon layer 20n.
  • the thickness of the silicon substrate 32 was 300 ⁇ m.
  • the electrode 34 was used as the electrode 22p.
  • the amorphous silicon layer 36 includes a p-type impurity, and the silicon substrate 32 is a p-type silicon substrate.
  • the specific resistance of the p-type silicon substrate was 0.01 ⁇ ⁇ cm or less.
  • the thickness of the electrode 34 was the same as the thickness of the electrode 22p.
  • the amorphous silicon layer 36 had the same thickness and impurity concentration as the p-type amorphous silicon layer 20p.
  • the electrode 38 is It was a laminated structure of titanium (Ti), palladium (Pd), and silver (Ag).
  • the average crystal grain size of the electrode (electrode 22n) on the n-type amorphous semiconductor is preferably equal to or greater than the thickness of the metal film (thickness of the electrode 22n). More preferably, the average crystal grain size of the electrode 22n is not less than 1.34 times the thickness of the electrode 22n. Specifically, from FIG. 4, when the thickness of the electrode 22n is 0.5 ⁇ m, the average crystal grain size of the electrode 22n is more preferably 0.67 ⁇ m or more.
  • the contact resistance between the n-type amorphous silicon layer 20n and the electrode 22n decreases as the average crystal grain size of the electrode 22n increases, and the average crystal grain size is 1.54 of the thickness of the electrode 22n. If it is more than doubled, the lowest contact resistance can be obtained. Therefore, the average crystal grain size of the electrode 22n on the n-type amorphous semiconductor is more preferably 1.54 times or more the film thickness of the electrode 22n. Specifically, from FIG. 4, when the thickness of the electrode 22n is 0.5 ⁇ m, the average crystal grain size of the electrode 22n is more preferably 0.77 ⁇ m or more.
  • the metal crystal grains 24 are large, the crystal grain boundaries are reduced. Therefore, the interface state density is effectively reduced.
  • band bending occurs so that the Fermi level of the n-type amorphous silicon layer 20n matches the Fermi level of the electrode 22n, and the n-type amorphous silicon layer 20n A depletion layer is formed inside.
  • the donor impurity concentration in the n-type amorphous silicon layer 20n is sufficiently high, the depletion layer width becomes sufficiently small and a tunnel current flows. In this case, since the energy barrier between the n-type amorphous silicon layer 20n and the electrode 22n is small, ohmic characteristics are obtained and the contact resistance is low.
  • the contact resistance can be lowered by increasing the crystal grain size of the metal crystal grains 24.
  • the average crystal grain size in the electrode 22n is larger than the film thickness of the electrode 22n, most of the crystal grain boundaries between the metal crystal grains 24 penetrate in the film thickness direction of the electrode 22n, so that the n-type amorphous silicon layer 20n The grain boundary density in the vicinity of the interface becomes very small, and the interface state density becomes very small. Therefore, the average crystal grain size in the electrode 22n is preferably larger than the film thickness of the electrode 22n. Similarly, the average crystal grain size in the electrode 22p is preferably larger than the film thickness of the electrode 22p.
  • the average crystal grain size in the electrode 22p is not less than 1.26 times the thickness of the electrode 22p and not more than 2.44 times (when the thickness of the electrode 22p is 0.5 ⁇ m, the average crystal grain size is 0.63 ⁇ m). In the case of the above and 1.22 ⁇ m or less), the contact resistance was very small.
  • the average crystal grain size of the electrode 22p is preferably larger than the thickness of the electrode 22p, and more preferably larger than 1 times the thickness of the electrode 22p and not more than 2.44 times. Specifically, when the thickness of the electrode 22p is 0.5 ⁇ m, the average crystal grain size of the electrode 22p is preferably larger than 0.5 ⁇ m, more preferably larger than 0.5 ⁇ m and 1.22 ⁇ m or less. It is.
  • the average crystal grain size of the electrode 22p is not less than 1.26 times and not more than 2.44 times the thickness of the electrode 22p. Specifically, when the thickness of the electrode 22p is 0.5 ⁇ m, the average crystal grain size of the electrode 22p is 0.63 ⁇ m or more and 1.22 ⁇ m or less.
  • the reason why the contact resistance between the p-type amorphous silicon layer 20p and the electrode 22p is high is, for example, that a high-resistance layer made of silver oxide or silicon oxide is formed at the interface between the p-type amorphous silicon layer 20p and the electrode 22p. It is thought that it was formed. Actually, silver oxide and silicon oxide were detected near the interface between the p-type amorphous silicon layer 20p and the electrode 22p by Auger electron spectroscopy. That is, it has been clarified that the oxidation proceeds specifically at the interface between the p-type amorphous silicon layer 20p and the electrode 22p, unlike the interface between the n-type amorphous silicon layer 20n and the electrode 22n.
  • FIG. 9 is a graph showing the relationship between the contact resistance (cell resistance) per 1 cm 2 of photoelectric conversion element area and the average value of the average crystal grain size.
  • the cell resistance is the contact of the photoelectric conversion element 10 when the ratio of the contact area between the electrode 22n and the n-type amorphous silicon layer 20n and the contact area between the electrode 22p and the p-type amorphous silicon layer 20p is assumed. Resistance.
  • the ratios of the contact area between the electrode 22p and the p-type amorphous silicon layer 20p are 1: 1, 1: 2, and 1: 3, respectively.
  • the average value of the average crystal grain size is an average value of the average crystal grain size at the electrode 22n and the average crystal grain size at the electrode 22p.
  • the contact area between the electrode 22p and the p-type amorphous silicon layer 20p is more than twice the contact area between the electrode 22n and the n-type amorphous silicon layer 20n, and the average crystal grain size
  • the average value is 0.65 ⁇ m or more and 2.36 ⁇ m or less
  • the average value of the average crystal grain size is The thickness of the electrodes 22n and 22p is preferably 1.3 times or more and 4.72 times or less. In this case, a cell resistance lower than the cell resistance in a state where heat treatment is not performed is obtained, and the element characteristics are improved.
  • the contact area between the electrode 22p and the p-type amorphous silicon layer 20p is one or more times the contact area between the electrode 22n and the n-type amorphous silicon layer 20n, and the average crystal grain size
  • the average value of A was 0.65 ⁇ m or more and 2.0 ⁇ m or less
  • the cell resistance was lower than the cell resistance in the state where heat treatment was not performed. That is, when the contact area between the electrode 22p and the p-type amorphous silicon layer 20p is one or more times the contact area between the electrode 22n and the n-type amorphous silicon layer 20n, the average value of the average crystal grain size is
  • the thickness of the electrodes 22n and 22p is preferably 1.3 times or more and 4 times or less. In this case, a cell resistance lower than the cell resistance in a state where heat treatment is not performed is obtained, and the element characteristics are improved.
  • the average value of the average crystal grain size is more preferably 1.3 times or more and 3.18 times or less the thickness of the electrodes 22n and 22p. In this case, a very low cell resistance can be obtained. Specifically, when the thicknesses of the electrodes 22n and 22p are 0.5 ⁇ m, the average value of the average crystal grain size is 0.65 ⁇ m or more and more preferably 1.59 ⁇ m or less.
  • the average value of the average crystal grain size is more preferably 1.46 times or more and 3.18 times or less the thickness of the electrodes 22n and 22p. In this case, a lower cell resistance can be obtained. Specifically, when the thicknesses of the electrodes 22n and 22p are 0.5 ⁇ m, the average value of the average crystal grain size is 0.73 ⁇ m or more and more preferably 1.59 ⁇ m or less.
  • FIG. 10 is a graph showing the relationship between the conversion efficiency ⁇ and the average crystal grain size.
  • the conversion efficiency ⁇ is normalized based on the conversion efficiency ⁇ in a state where heat treatment is not performed.
  • the average value of the average crystal grain size is an average of the average crystal grain size of the plurality of metal crystal grains included in the electrode 22n and the average crystal grain size of the plurality of metal crystal grains included in the electrode 22p.
  • FIG. 11 is a graph showing the relationship between the fill factor FF and the average crystal grain size.
  • the curve factor FF is normalized based on the curve factor FF in a state where heat treatment is not performed.
  • the average value of the average crystal grain size is an average of the average crystal grain size of the plurality of metal crystal grains included in the electrode 22n and the average crystal grain size of the plurality of metal crystal grains included in the electrode 22p.
  • the electrodes 22n and 22p have a thickness of 0.5 ⁇ m, and the contact area between the electrode 22p and the p-type amorphous silicon layer 20p is the same as that of the electrode 22n and the n-type amorphous silicon layer 20n.
  • the measurement result in the case of 3 times the contact area with is shown.
  • the device characteristics specifically, the conversion efficiency ⁇ and the fill factor FF are improved.
  • the fill factor FF is improved by performing heat treatment to cause contact resistance between the n-type amorphous silicon layer 20n and the electrode 22n and contact resistance between the p-type amorphous silicon layer 20p and the electrode 22p. This is because it becomes lower. That is, in the photoelectric conversion element 10, the contact resistance between the n-type amorphous silicon layer 20n and the electrode 22n and the contact resistance between the p-type amorphous silicon layer 20p and the electrode 22p can be reduced.
  • the fill factor FF can be improved. As a result, the conversion efficiency ⁇ can be improved.
  • the average value of the average crystal grain size is preferably larger than the thickness of the electrodes 22n and 22p and not more than 4.72 times the thickness of the electrodes 22n and 22p. Specifically, when the thicknesses of the electrodes 22n and 22p are 0.5 ⁇ m, the average value of the average crystal grain size is preferably larger than 0.5 ⁇ m and 2.36 ⁇ m or less. In this case, as shown in FIGS. 10 and 11, the device characteristics are further improved.
  • the average value of the average crystal grain size is more preferably 1.3 times or more the thickness of the electrodes 22n and 22p and 4.0 times or less the thickness of the electrodes 22n and 22p. Specifically, when the thickness of the electrodes 22n and 22p is 0.5 ⁇ m, the average crystal grain size is more preferably 0.65 ⁇ m or more and 2.0 ⁇ m or less. In this case, as shown in FIGS. 10 and 11, the device characteristics are further improved.
  • the average value of the average crystal grain size is more preferably 1.3 times or more the thickness of the electrodes 22n and 22p and 3.18 times or less the thickness of the electrodes 22n and 22p. Specifically, when the thickness of the electrodes 22n and 22p is 0.5 ⁇ m, the average crystal grain size is more preferably 0.65 ⁇ m or more and 1.59 ⁇ m or less. In this case, as shown in FIGS. 10 and 11, the device characteristics are further improved.
  • the average value of the average crystal grain size is still more preferably 1.46 times or more the thickness of the electrodes 22n and 22p and 3.18 times or less the thickness of the electrodes 22n and 22p. Specifically, when the thickness of the electrodes 22n and 22p is 0.5 ⁇ m, the average crystal grain size is still more preferably 0.73 ⁇ m or more and 1.59 ⁇ m or less. In this case, as shown in FIGS. 10 and 11, the device characteristics are further improved.
  • the photoelectric conversion element according to the first embodiment of the present invention may be configured as shown in FIGS.
  • FIG. 12 is a cross-sectional view showing an example of a schematic configuration of a photoelectric conversion element 10A according to Application Example 1 of the first embodiment of the present invention. As illustrated in FIG. 12, the photoelectric conversion element 10 ⁇ / b> A does not include the intrinsic amorphous silicon layer 18 compared to the photoelectric conversion element 10.
  • an intrinsic amorphous silicon layer and a p-type amorphous silicon layer are formed on the back surface of the silicon substrate 12 in this order.
  • the p-type amorphous silicon layer is removed except for the portion that will later become the p-type amorphous silicon layer 20p, and the intrinsic amorphous silicon layer 19 Remove other parts.
  • an n-type amorphous silicon layer is formed on the covering layer formed on the p-type amorphous silicon layer 20 p and on the back surface of the silicon substrate 12.
  • the coating layer formed on the p-type amorphous silicon layer 20p is removed.
  • an intrinsic amorphous silicon layer 19 and an n-type amorphous silicon layer 20n are formed on the back surface of the silicon substrate 12, and a p-type amorphous layer is formed on the intrinsic amorphous silicon layer 19.
  • a silicon layer 20p is formed.
  • FIG. 13 is a cross-sectional view showing an example of a schematic configuration of a photoelectric conversion element 10B according to Application Example 2 of the first embodiment of the present invention. As shown in FIG. 13, the photoelectric conversion element 10 ⁇ / b> B does not include the intrinsic amorphous silicon layer 19 compared to the photoelectric conversion element 10.
  • an intrinsic amorphous silicon layer, an n-type amorphous silicon layer, and a coating layer are formed on the back surface of the silicon substrate 12 in this order.
  • the coating layer, the n-type amorphous silicon layer, and the intrinsic amorphous silicon layer are patterned to expose a part of the silicon substrate 12 and to remove the n-type non-crystalline layer.
  • a crystalline silicon layer 20n and an intrinsic amorphous silicon layer 18 are formed.
  • a coating layer is formed on the n-type amorphous silicon layer 20n.
  • a p-type amorphous silicon layer is formed on the covering layer formed on the n-type amorphous silicon layer 20 n and on the back surface of the silicon substrate 12.
  • the coating layer formed on the n-type amorphous silicon layer 20n is removed. Thereby, an intrinsic amorphous silicon layer 18 and a p-type amorphous silicon layer 20p are formed on the back surface of the silicon substrate 12, and an n-type amorphous silicon layer 18 is formed on the intrinsic amorphous silicon layer 18.
  • a silicon layer 20n is formed.
  • FIG. 14 is a cross-sectional view showing an example of a schematic configuration of a photoelectric conversion element 10C according to Application Example 3 of the first embodiment of the present invention. As shown in FIG. 14, the photoelectric conversion element 10 ⁇ / b> C does not include the intrinsic amorphous silicon layers 18 and 19 compared to the photoelectric conversion element 10.
  • an n-type amorphous silicon layer and a coating layer are formed on the back surface of the silicon substrate 12 in this order.
  • the coating layer and the n-type silicon layer are patterned to expose a part of the silicon substrate 12 and to form an n-type amorphous silicon layer 20n.
  • a coating layer is formed on the n-type amorphous silicon layer 20n.
  • a p-type amorphous silicon layer is formed on the covering layer formed on the n-type amorphous silicon layer 20 n and on the back surface of the silicon substrate 12.
  • the coating layer formed on the n-type amorphous silicon layer 20n is removed.
  • an n-type amorphous silicon layer 20n and a p-type amorphous silicon layer 20p are formed on the back surface of the silicon substrate 12.
  • FIG. 15 is a cross-sectional view showing a configuration of a photoelectric conversion element 50 according to the second embodiment of the present invention.
  • the photoelectric conversion element 50 includes a silicon substrate 52, an amorphous film 54, an amorphous film 56, an electrode 58, an insulating film 60, and an electrode 62.
  • the silicon substrate 52 is an n-type single crystal silicon substrate. Silicon substrate 52 includes a p-type diffusion layer 64p and an n-type diffusion layer 64n.
  • the p-type diffusion layer 64p includes, for example, boron (B) as a p-type impurity.
  • the maximum concentration of boron (B) is, for example, 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 20 cm ⁇ 3 .
  • the p-type diffusion layer 64p has a thickness of 50 to 1000 nm, for example.
  • the n-type diffusion layers 64n are in contact with the back surface of the silicon substrate 52 opposite to the surface on the light incident side, and are arranged in the in-plane direction of the silicon substrate 52 at desired intervals.
  • the n-type diffusion layer 64n includes, for example, phosphorus (P) as an n-type impurity.
  • the maximum concentration of phosphorus (P) is, for example, 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 20 cm ⁇ 3 .
  • the n-type diffusion layer 64n has a thickness of 50 to 1000 nm, for example.
  • the other description of the silicon substrate 52 is the same as the description of the silicon substrate 12.
  • the amorphous film 54 is disposed in contact with the surface of the silicon substrate 52 on the light incident side.
  • the amorphous film 54 includes at least an amorphous phase and is made of, for example, a-Si: H.
  • the film thickness of the amorphous film 54 is, for example, 1 to 20 nm.
  • the amorphous film 56 is disposed in contact with the amorphous film 54.
  • the amorphous film 54 includes at least an amorphous phase and is made of, for example, silicon nitride.
  • the film thickness of the amorphous film 56 is, for example, 50 to 200 nm.
  • the electrode 58 penetrates the amorphous film 54 and the amorphous film 56 and is in contact with the p-type diffusion layer 64p of the silicon substrate 52 and is disposed on the amorphous film 56.
  • the electrode 58 is made of silver.
  • the insulating film 60 is disposed in contact with the back surface of the silicon substrate 52.
  • the insulating film 60 is made of, for example, silicon oxide, silicon nitride, silicon oxynitride, aluminum oxide, or the like.
  • the insulating film 60 has a thickness of 50 to 1000 nm, for example.
  • the electrode 62 is disposed so as to penetrate the insulating film 60 and contact the n-type diffusion layer 64n of the silicon substrate 52 and cover the insulating film 60.
  • the electrode 62 is made of silver.
  • an n-type diffusion layer 64n is formed on a silicon substrate 52. Specifically, first, a silicon substrate 52 is prepared. Subsequently, a resist is applied to the back surface of the silicon substrate 52. Subsequently, the resist is patterned by a photolithography method to form a resist pattern. Subsequently, n-type impurities such as P and arsenic (As) are ion-implanted into the silicon substrate 52 using the resist pattern as a mask. Thereby, an n-type diffusion layer 64n is formed on the back side of the silicon substrate 52. Note that heat treatment for electrically activating the n-type impurity may be performed after the ion implantation. Instead of the ion implantation method, a vapor phase diffusion method, a solid phase diffusion method, a plasma doping method, an ion doping method, or the like may be used.
  • an insulating film 60 is formed on the entire back surface of the silicon substrate 52.
  • the insulating film 60 is formed by, for example, a plasma CVD method.
  • the insulating film 60 may be formed by an ALD (Atomic Layer Deposition) method, a thermal CVD method, or the like.
  • a p-type diffusion layer 64p is formed on the silicon substrate 52.
  • p-type impurities such as B, gallium (Ga), and indium (In) are ion-implanted into the silicon substrate 52 from the light incident side.
  • the p-type diffusion layer 64p is formed on the light incident side of the silicon substrate 52.
  • heat treatment for electrically activating the p-type impurity may be performed after the ion implantation.
  • a vapor phase diffusion method, a solid phase diffusion method, a plasma doping method, an ion doping method, or the like may be used.
  • an amorphous film 54 is formed on the light receiving surface of the silicon substrate 52.
  • the amorphous film 54 is formed by, for example, plasma CVD.
  • an amorphous film 56 is formed on the amorphous film 54.
  • the amorphous film 56 is formed by, for example, plasma CVD.
  • metal films 581 and 621 are formed.
  • the metal films 581 and 621 are formed as follows.
  • a resist is applied to the entire surface of the amorphous film 56.
  • the resist is patterned by a photolithography method to form a resist pattern.
  • the amorphous film 56 and a part of the amorphous film 54 are etched using a mixed solution of hydrofluoric acid and nitric acid or the like using the resist pattern as a mask.
  • the resist pattern is removed. Thereby, a part of the p-type diffusion layer 64p is exposed.
  • a metal film made of Ag is formed on the entire surface of the amorphous film 56 by vapor deposition or sputtering.
  • the metal film is patterned. Thereby, the metal film 581 is formed.
  • a resist is applied to the entire surface of the insulating film 60.
  • the resist is patterned by a photolithography method to form a resist pattern.
  • a part of the insulating film 60 is etched using hydrofluoric acid or the like to remove the resist pattern. Thereby, a part of the n-type diffusion layer 64n of the silicon substrate 52 is exposed.
  • a metal film 621 made of Ag is formed so as to cover the insulating film 60 by vapor deposition or sputtering.
  • the metal films 581 and 621 are heat-treated to form the electrodes 58 and 62.
  • the heat treatment is performed in the same manner as in the first embodiment. Thereby, as shown to FIG. 16G, the photoelectric conversion element 50 is obtained.
  • the element characteristics are improved as in the photoelectric conversion element 10.
  • a p-type diffusion layer 64p provided on the entire surface of the silicon substrate 52 forms a depletion layer on the entire light receiving surface side of the silicon substrate 52, and a lateral surface by the p-type diffusion layer 64p.
  • a high passivation effect can be obtained by the amorphous film 54 (for example, i-type a-Si: H) provided on the surface of the silicon substrate 52.
  • the passivation performance deteriorates due to high-temperature treatment (for example, 300 ° C. or higher). Resistance is obtained.
  • the photoelectric conversion element 50 may include an n-type diffusion layer instead of the p-type diffusion layer 64p, and may include a p-type diffusion layer instead of the n-type diffusion layer 64n.
  • the conductivity type of the silicon substrate 52 may be p-type.
  • FIG. 17 is a cross-sectional view illustrating a schematic configuration of a photoelectric conversion element 50A according to an application example of the second embodiment.
  • the photoelectric conversion element 50 ⁇ / b> A includes an amorphous film 70 and an amorphous film 72 instead of the amorphous film 54 as compared with the photoelectric conversion element 50.
  • the photoelectric conversion element 50 ⁇ / b> A includes an electrode 76 instead of the electrode 58 as compared with the photoelectric conversion element 50.
  • the amorphous film 70 includes at least an amorphous phase and is made of, for example, a-Si: H.
  • the amorphous film 70 is preferably made of i-type a-Si: H, but may contain a p-type impurity having a lower concentration than the concentration of the p-type impurity contained in the amorphous film 72.
  • the amorphous film 70 has a thickness of 1 nm to 20 nm, for example.
  • the amorphous film 70 is disposed on and in contact with the p-type diffusion layer 64 p of the silicon substrate 50 to passivate the silicon substrate 52.
  • the amorphous film 72 includes at least an amorphous phase and is made of, for example, p-type a-Si: H.
  • the amorphous film 72 has a thickness of 1 to 30 nm, for example.
  • the amorphous film 72 is disposed on the amorphous film 70 in contact with the amorphous film 70.
  • the electrode 76 is made of Ag.
  • the electrode 76 passes through the amorphous film 56 and is in contact with the amorphous film 72 and is disposed on the amorphous film 56.
  • the electrode 76 is not in direct contact with the silicon substrate 52, and the surface of the silicon substrate 52 is covered with the amorphous film 70. Therefore, even better passivation characteristics than the photoelectric conversion element 50 are obtained. It is done. As a result, the photoelectric conversion efficiency can be further improved.
  • the manufacturing method of the photoelectric conversion element 50A is a method of changing the process of forming the amorphous film 54 to the process of forming the amorphous film 70 and the amorphous film 72 in the manufacturing method of the photoelectric conversion element 50, and
  • the step of forming the electrode 58 may be changed to the step of forming the electrode 76.
  • the photoelectric conversion element 50A may not include the amorphous film 70.
  • the p-type diffusion layer 64p is replaced with an n-type diffusion layer
  • the n-type diffusion layer 64n is replaced with a p-type diffusion layer
  • the amorphous film 72 is made of n-type a-Si: H. It may be replaced.
  • the conductivity type of the silicon substrate 52 may be changed to p-type.
  • FIG. 18 is a cross-sectional view showing a schematic configuration of a photoelectric conversion element 80 according to the third embodiment of the present invention.
  • the photoelectric conversion element 80 is obtained by replacing the silicon substrate 52 of the photoelectric conversion element 50 with the silicon substrate 82, replacing the insulating film 60 with the amorphous films 84 and 86, and replacing the electrode 62 with the electrode 88. Others are the same as the photoelectric conversion element 50.
  • the silicon substrate 82 is obtained by replacing the n-type diffusion layer 64n of the silicon substrate 52 with an n-type diffusion layer 90n. Others are the same as those of the silicon substrate 52.
  • n-type diffusion layer 90n is disposed in the silicon substrate 82 in contact with the entire back surface of the silicon substrate 82 opposite to the light incident side.
  • N-type diffusion layer 90n has the same thickness as n-type diffusion layer 64n and includes an n-type impurity having the same concentration as the n-type impurity of n-type diffusion layer 64n.
  • the amorphous thin film 84 includes at least an amorphous phase and is made of, for example, i-type a-Si: H or n-type a-Si: H.
  • the film thickness of the amorphous thin film 84 is, for example, 1 to 20 nm.
  • the amorphous thin film 84 is disposed on the silicon substrate 82 in contact with the back surface of the silicon substrate 82 opposite to the light incident side.
  • the amorphous thin film 86 includes at least an amorphous phase and is made of, for example, silicon nitride.
  • the film thickness of the amorphous thin film 86 is, for example, 50 to 200 nm.
  • the electrode 88 is made of Ag.
  • the electrode 88 passes through the amorphous thin films 84 and 86 and is in contact with the n-type diffusion layer 90 n and is disposed on the amorphous thin film 86.
  • the photoelectric conversion element 80 the light incident side surface of the silicon substrate 82 is passivated by the amorphous thin film 54, and the back surface of the silicon substrate 82 is passivated by the amorphous thin film 84. Thereby, high photoelectric conversion efficiency is obtained. Note that light may be incident from the back side of the silicon substrate 82.
  • an n-type diffusion layer 90n is formed on a silicon substrate 82.
  • n-type impurities such as P and arsenic (As) are ion-implanted into the silicon substrate 82 to form the n-type diffusion layer 90 n on the back surface side of the silicon substrate 82.
  • heat treatment for electrically activating the n-type impurity may be performed after the ion implantation.
  • a vapor phase diffusion method, a solid phase diffusion method, a plasma doping method, an ion doping method, or the like may be used.
  • a p-type diffusion layer 64p is formed on the silicon substrate 82.
  • p-type impurities such as B, gallium (Ga), and indium (In) are ion-implanted into the silicon substrate 82 from the light incident side.
  • the p-type diffusion layer 64p is formed on the light incident side of the silicon substrate 82.
  • heat treatment for electrically activating the p-type impurity may be performed after the ion implantation.
  • a vapor phase diffusion method, a solid phase diffusion method, a plasma doping method, an ion doping method, or the like may be used.
  • amorphous films 54 and 56 are formed on the light receiving surface of the silicon substrate 82.
  • the amorphous films 54 and 56 are formed by, for example, plasma CVD.
  • amorphous thin films 84 and 86 are sequentially stacked on the back surface of the silicon substrate 82.
  • the amorphous films 84 and 86 are formed by, for example, plasma CVD.
  • metal films 581 and 881 are formed.
  • the formation method of the metal films 581 and 881 is, for example, as follows.
  • a resist is applied to the entire surface of the amorphous film 56.
  • the resist is patterned by a photolithography method to form a resist pattern.
  • the amorphous film 56 and a part of the amorphous film 54 are etched using the resist pattern as a mask.
  • the resist pattern is removed. Thereby, a part of the p-type diffusion layer 64p is exposed.
  • a metal film made of Ag is formed on the entire surface of the amorphous film 56 by vapor deposition, sputtering, or the like.
  • the metal film is patterned. Thereby, the metal film 581 is formed.
  • a resist is applied to the entire surface of the amorphous film 86.
  • the resist is patterned by a photolithography method to form a resist pattern.
  • a part of the amorphous film 86 is etched using the resist pattern as a mask, and the resist pattern is removed. Thereby, a part of the n-type diffusion layer 64n of the silicon substrate 82 is exposed.
  • a metal film 881 made of Ag is formed so as to cover the amorphous film 86 by using an evaporation method, a sputtering method, or the like.
  • the metal films 581 and 881 are heat-treated to form the electrodes 58 and 88.
  • the heat treatment is performed in the same manner as in the first embodiment. Thereby, as shown to FIG. 19F, the photoelectric conversion element 80 is obtained.
  • the element characteristics are improved as in the photoelectric conversion element 10.
  • the p-type diffusion layer 64p may be replaced with an n-type diffusion layer
  • the n-type diffusion layer 90n may be replaced with a p-type diffusion layer.
  • the amorphous thin film 54 is made of i-type a-Si: H or n-type a-Si: H
  • the amorphous thin film 84 is made of i-type a-Si: H or p-type a-Si: H. Consists of.
  • FIG. 20 is a longitudinal sectional view illustrating a schematic configuration of a photoelectric conversion element 80A according to Application Example 1 of the third embodiment.
  • the photoelectric conversion element 80 ⁇ / b> A includes an amorphous film 70 and an amorphous film 72 instead of the amorphous film 54 as compared with the photoelectric conversion element 80.
  • an amorphous film 94 and an amorphous film 96 are provided.
  • an electrode 58 is provided.
  • An electrode 98 is provided instead of the electrode 88.
  • the amorphous thin film 94 includes at least an amorphous phase and is made of, for example, i-type a-Si: H or n-type a-Si: H.
  • the amorphous thin film 94 is disposed on the back surface of the silicon substrate 82 in contact with the back surface of the silicon substrate 82.
  • the amorphous thin film 96 includes at least an amorphous phase and is made of, for example, n-type a-Si: H.
  • the amorphous thin film 96 is disposed on the amorphous thin film 941 in contact with the amorphous thin film 94.
  • the electrode 98 is made of Ag.
  • the electrode 98 passes through the amorphous thin film 86 and is in contact with the amorphous thin film 96 and is disposed on the amorphous thin film 86.
  • the step of forming the amorphous film 54 in the method of manufacturing the photoelectric conversion element 80 is changed to the step of forming the amorphous film 70 and the amorphous film 72.
  • the step of forming the crystalline film 84 is changed to the step of forming the amorphous film 94 and the amorphous film 96, the step of forming the electrode 58 is changed to the step of forming the electrode 76, and the electrode 88 is changed. What is necessary is just to change the process to form into the process of forming the electrode 98.
  • amorphous films 70 and 72 are formed between the electrode 76 and the silicon substrate 82, and amorphous films 94 and 96 are formed between the electrode 98 and the silicon substrate 82. Therefore, a higher passivation effect can be obtained as compared with the photoelectric conversion element 80.
  • the photoelectric conversion element 80A may not include the amorphous films 70 and 94.
  • the p-type diffusion layer 64p is replaced with an n-type diffusion layer
  • the n-type diffusion layer 90n is replaced with a p-type diffusion layer
  • the amorphous film 72 is made of n-type a-Si: H.
  • the amorphous film 96 may be replaced with a film made of p-type a-Si: H.
  • the conductivity type of the silicon substrate 82 may be changed to p-type.
  • FIG. 21 is a longitudinal sectional view illustrating a schematic configuration of a photoelectric conversion element 80B according to Application Example 2 of the third embodiment.
  • the photoelectric conversion element 80 ⁇ / b> B includes an amorphous film 70 and an amorphous film 72 instead of the amorphous film 54 as compared with the photoelectric conversion element 80.
  • an electrode 76 is provided.
  • the step of forming the amorphous film 54 in the method of manufacturing the photoelectric conversion element 80 is changed to the step of forming the amorphous film 70 and the amorphous film 72. What is necessary is just to change the process of forming 58 to the process of forming the electrode 76.
  • the photoelectric conversion element 80B may not include the amorphous film 70.
  • the p-type diffusion layer 64p is replaced with an n-type diffusion layer
  • the n-type diffusion layer 90n is replaced with a p-type diffusion layer
  • the amorphous film 72 is made of n-type a-Si: H. It may be replaced.
  • the conductivity type of the silicon substrate 82 may be changed to p-type.
  • FIG. 22 is a schematic diagram illustrating a configuration of a photoelectric conversion module including the photoelectric conversion element according to this embodiment.
  • the photoelectric conversion module 1000 includes a plurality of photoelectric conversion elements 1001, a cover 1002, and output terminals 1003 and 1004.
  • the plurality of photoelectric conversion elements 1001 are arranged in an array and connected in series. Instead of connecting in series, parallel connection or a combination of series and parallel may be performed.
  • Each of the plurality of photoelectric conversion elements 1001 includes one of the photoelectric conversion elements 10, 10A, 10B, 10C, 50, 50A, 80, 80A, and 80B.
  • the cover 1002 is made of a weather resistant cover and covers the plurality of photoelectric conversion elements 1001.
  • the output terminal 1003 is connected to a photoelectric conversion element 1001 arranged at one end of a plurality of photoelectric conversion elements 1001 connected in series.
  • the output terminal 1004 is connected to the photoelectric conversion element 1001 disposed at the other end of the plurality of photoelectric conversion elements 1001 connected in series.
  • the photoelectric conversion elements 10, 10A, 10B, 10C, 50, 50A, 80, 80A, and 80B have improved element characteristics. Therefore, the performance of the photoelectric conversion module 1000 can be improved.
  • the photoelectric conversion module according to the fourth embodiment is not limited to the configuration shown in FIG. 22, and any one of the photoelectric conversion elements 10, 10 ⁇ / b> A, 10 ⁇ / b> B, 10 ⁇ / b> C, 50, 50 ⁇ / b> A, 80, 80 ⁇ / b> A, 80 ⁇ / b> B is used. Any configuration may be used.
  • FIG. 23 is a schematic diagram showing a configuration of a photovoltaic power generation system including the photoelectric conversion element according to this embodiment.
  • the photovoltaic power generation system 1100 includes a photoelectric conversion module array 1101, a connection box 1102, a power conditioner 1103, a distribution board 1104, and a power meter 1105.
  • connection box 1102 is connected to the photoelectric conversion module array 1101.
  • the power conditioner 1103 is connected to the connection box 1102.
  • Distribution board 1104 is connected to power conditioner 1103 and electrical equipment 1110.
  • the power meter 1105 is connected to the distribution board 1104 and the commercial power system.
  • the photoelectric conversion module array 1101 converts sunlight into electricity to generate DC power, and supplies the generated DC power to the connection box 1102.
  • connection box 1102 receives the DC power generated by the photoelectric conversion module array 1101 and supplies the received DC power to the power conditioner 1103.
  • the power conditioner 1103 converts the DC power received from the connection box 1102 into AC power, and supplies the converted AC power to the distribution board 1104.
  • Distribution board 1104 supplies AC power received from power conditioner 1103 and / or commercial power received via power meter 1105 to electrical equipment 1110. Further, when the AC power received from the power conditioner 1103 is larger than the power consumption of the electric device 1110, the distribution board 1104 supplies the surplus AC power to the commercial power system via the power meter 1105.
  • the power meter 1105 measures the power in the direction from the commercial power system to the distribution board 1104 and measures the power in the direction from the distribution board 1104 to the commercial power system.
  • FIG. 24 is a schematic diagram showing the configuration of the photoelectric conversion module array 1101 shown in FIG. Referring to FIG. 24, photoelectric conversion module array 1101 includes a plurality of photoelectric conversion modules 1120 and output terminals 1121 and 1122.
  • the plurality of photoelectric conversion modules 1120 are arranged in an array and connected in series. Instead of connecting in series, parallel connection or a combination of series and parallel may be performed.
  • Each of the plurality of photoelectric conversion modules 1120 includes a photoelectric conversion module 1000 shown in FIG.
  • the output terminal 1121 is connected to a photoelectric conversion module 1120 located at one end of a plurality of photoelectric conversion modules 1120 connected in series.
  • the output terminal 1122 is connected to the photoelectric conversion module 1120 located at the other end of the plurality of photoelectric conversion modules 1120 connected in series.
  • the photoelectric conversion module array 1101 generates sunlight by converting sunlight into electricity, and supplies the generated DC power to the power conditioner 1103 via the connection box 1102.
  • the power conditioner 1103 converts the DC power received from the photoelectric conversion module array 1101 into AC power, and supplies the converted AC power to the distribution board 1104.
  • the distribution board 1104 supplies the AC power received from the power conditioner 1103 to the electrical device 1110 when the AC power received from the power conditioner 1103 is greater than or equal to the power consumption of the electrical device 1110. Then, the distribution board 1104 supplies the surplus AC power to the commercial power system via the power meter 1105.
  • the distribution board 1104 receives the AC power received from the commercial power system and the AC power received from the power conditioner 1103 to the electric device 1110. Supply.
  • the solar power generation system 1100 includes any one of the photoelectric conversion elements 10, 10A, 10B, 10C, 50, 50A, 80, 80A, and 80B having improved element characteristics. Therefore, the performance of the photovoltaic power generation system 1100 can be improved.
  • the photovoltaic power generation system according to the fifth embodiment is not limited to the configuration shown in FIGS. 23 and 24, and any one of the photoelectric conversion elements 10, 10A, 10B, 10C, 50, 50A, 80, 80A, and 80B is used. Any configuration may be used as long as it is used.
  • FIG. 25 is a schematic diagram showing a configuration of a photovoltaic power generation system including a photoelectric conversion element according to this embodiment.
  • photovoltaic power generation system 1200 includes subsystems 1201 to 120n (n is an integer equal to or greater than 2), power conditioners 1211 to 121n, and a transformer 1221.
  • the photovoltaic power generation system 1200 is a photovoltaic power generation system having a larger scale than the photovoltaic power generation system 1100 illustrated in FIG.
  • the power conditioners 1211 to 121n are connected to the subsystems 1201 to 120n, respectively.
  • the transformer 1221 is connected to the power conditioners 1211 to 121n and the commercial power system.
  • Each of the subsystems 1201 to 120n includes module systems 1231 to 123j (j is an integer of 2 or more).
  • Each of the module systems 1231 to 123j includes photoelectric conversion module arrays 1301 to 130i (i is an integer of 2 or more), connection boxes 1311 to 131i, and a current collection box 1321.
  • Each of the photoelectric conversion module arrays 1301 to 130i has the same configuration as the photoelectric conversion module array 1101 shown in FIG.
  • connection boxes 1311 to 131i are connected to the photoelectric conversion module arrays 1301 to 130i, respectively.
  • the current collection box 1321 is connected to the connection boxes 1311 to 131i. Also, j current collection boxes 1321 of the subsystem 1201 are connected to the power conditioner 1211. The j current collection boxes 1321 of the subsystem 1202 are connected to the power conditioner 1212. Hereinafter, similarly, j current collection boxes 1321 of the subsystem 120n are connected to the power conditioner 121n.
  • the i photoelectric conversion module arrays 1301 to 130i of the module system 1231 convert sunlight into electricity to generate DC power, and the generated DC power is supplied to the current collecting box 1321 through the connection boxes 1311 to 131i, respectively.
  • the i photoelectric conversion module arrays 1301 to 130i of the module system 1232 convert sunlight into electricity to generate DC power, and the generated DC power is supplied to the current collecting box 1321 through the connection boxes 1311 to 131i, respectively.
  • the i photoelectric conversion module arrays 1301 to 130i of the module system 123j convert sunlight into electricity to generate DC power, and the generated DC power is connected to the connection boxes 1311 to 131i, respectively. To supply box 1321.
  • the j current collection boxes 1321 of the subsystem 1201 supply DC power to the power conditioner 1211.
  • the j current collection boxes 1321 of the subsystem 1202 supply DC power to the power conditioner 1212 in the same manner.
  • the j current collecting boxes 1321 of the subsystem 120n supply DC power to the power conditioner 121n.
  • the power conditioners 1211 to 121n convert the DC power received from the subsystems 1201 to 120n into AC power, and supply the converted AC power to the transformer 1221.
  • the transformer 1221 receives AC power from the power conditioners 1211 to 121n, converts the voltage level of the received AC power, and supplies it to the commercial power system.
  • the photovoltaic power generation system 1200 includes any one of the photoelectric conversion elements 10, 10A, 10B, 10C, 50, 50A, 80, 80A, and 80B having improved element characteristics. Therefore, the performance of the photovoltaic power generation system 1200 can be improved.
  • the photovoltaic power generation system according to the sixth embodiment is not limited to the configuration shown in FIG. 25, as long as one of the photoelectric conversion elements 10, 10 ⁇ / b> A, 10 ⁇ / b> B, 10 ⁇ / b> C, 50, 50 ⁇ / b> A, 80, 80 ⁇ / b> A, 80 ⁇ / b> B is used. Any configuration may be used.
  • the silicon substrate 12 may be a p-type single crystal silicon substrate.
  • the width dimension of the p-type amorphous silicon layer 20p is smaller than the width dimension of the n-type amorphous silicon layer 20n in the in-plane direction of the silicon substrate 12.
  • the texture structure on the light receiving surface side and the texture structure on the back surface side of the silicon substrate 12 are not essential components. The same applies to Application Examples 1 to 3.
  • the passivation film 14 and the antireflection film 16 are not essential components. The same applies to Application Examples 1 to 3.
  • a high concentration region may be formed on the light receiving surface side of the silicon substrate 12.
  • the high concentration region is a region in which impurities having the same conductivity type as that of the silicon substrate 12 are doped at a higher concentration than the silicon substrate 12.
  • the high density region functions as FSF (Front Surface Field). The same applies to Application Examples 1 to 3.

Abstract

　不純物を含む非晶質半導体層と当該非晶質シリコン層上に形成される電極との接触抵抗が高くなるのを抑えて、素子特性を向上させることができる、光電変換素子を提供する。光電変換素子（１０）は、半導体基板（１２）、第１半導体層（２０ｎ）と、第２半導体層（２０ｐ）と、第１電極（２２ｎ）と、第２電極（２２ｐ）とを備える。第１半導体層（２０ｎ）は、第１導電型を有する。第２半導体層（２０ｐ）は、第１導電型とは反対の第２導電型を有する。第１電極（２２ｎ）は、第１半導体層（２０ｎ）上に形成される。第２電極（２２ｐ）は、第２半導体層（２０ｐ）上に形成される。第１電極（２２ｎ）及び第２電極（２２ｐ）のうち少なくとも一方の電極は、複数の金属結晶粒を含む。電極の面内方向における金属結晶粒の平均結晶粒径は、電極の厚みよりも大きい。

Description

光電変換素子、光電変換モジュール、並びに、太陽光発電システム
　本発明は、光電変換素子、光電変換モジュール、並びに、太陽光発電システムに関する。
　近年、光電変換素子としての太陽電池が注目されている。太陽電池の一例として、裏面電極型の太陽電池がある。
　裏面電極型の太陽電池は、例えば、特開２００７－２８１１５６号公報に開示されている。上記公報において、裏面電極型の太陽電池は、結晶半導体と、前記結晶半導体の、太陽光の照射面とは反対側になる裏面に形成されたｎ型非晶質半導体層と、前記裏面に形成されたｐ型非晶質半導体層と、前記ｎ型非晶質半導体層上および前記ｐ型非晶質半導体層上に形成された電極とからなる。
　しかしながら、上記公報のように、非晶質半導体層上に電極を形成する場合、非晶質半導体層と電極との間の接触抵抗が高くなるという問題があった。
　本発明の目的は、不純物を含む非晶質半導体層と当該非晶質半導体層上に形成される電極との接触抵抗を低減して、素子特性を向上させることができる、光電変換素子を提供することにある。
　本発明の実施の形態による光電変換素子は、半導体基板、第１半導体層と、第２半導体層と、第１電極と、第２電極とを備える。第１半導体層は、第１導電型を有する。第２半導体層は、第１導電型とは反対の第２導電型を有する。第１電極は、第１半導体層上に形成される。第２電極は、第２半導体層上に形成される。第１電極及び第２電極のうち少なくとも一方の電極は、複数の金属結晶粒を含む。電極の面内方向における金属結晶粒の平均結晶粒径は、電極の厚みよりも大きい。
　本発明の実施の形態による光電変換素子は、不純物を含む非晶質半導体層と当該非晶質シリコン層上に形成される電極との接触抵抗を低減して、素子特性を向上させることができる。
本発明の第１の実施の形態による光電変換素子の概略構成を示す断面図である。 図１に示す光電変換素子の製造方法を説明するための断面図であって、シリコン基板を示す断面図である。 図１に示す光電変換素子の製造方法を説明するための断面図であって、シリコン基板の裏面に真性非晶質シリコン層が形成され、且つ、真性非晶質シリコン層上にｎ型非晶質シリコン層及びｐ型非晶質シリコン層が形成された状態を示す断面図である。 図１に示す光電変換素子の製造方法を説明するための断面図であって、シリコン基板の受光面にパッシベーション膜が形成された状態を示す断面図である。 図１に示す光電変換素子の製造方法を説明するための断面図であって、パッシベーション膜上に反射防止膜が形成された状態を示す断面図である。 図１に示す光電変換素子の製造方法を説明するための断面図であって、金属膜が形成された状態を示す断面図である。 図１に示す光電変換素子の製造方法を説明するための断面図であって、電極が形成された状態を示す断面図である。 平均結晶粒径とアニール温度との関係を示すグラフである。 平均結晶粒径と接触抵抗との関係を示すグラフである。 接触抵抗を測定したときのサンプルの概略構成を示す断面図である。 金属結晶粒の界面準位を説明するための概念図である。 金属結晶粒が小さい場合の電極とｎ型非晶質シリコン層との界面のバンド図である。 金属結晶粒が大きい場合の電極とｎ型非晶質シリコン層との界面のバンド図である。 セル抵抗と平均結晶粒径の平均値との関係を示すグラフである。 変換効率ηと平均結晶粒径の平均値との関係を示すグラフである。 曲線因子ＦＦと平均結晶粒径の平均値との関係を示すグラフである。 本発明の第１の実施の形態の応用例１に係る光電変換素子の概略構成の一例を示す断面図である。 本発明の第１の実施の形態の応用例２に係る光電変換素子の概略構成の一例を示す断面図である。 本発明の第１の実施の形態の応用例３に係る光電変換素子の概略構成の一例を示す断面図である。 本発明の第２の実施の形態による光電変換素子の概略構成を示す断面図である。 図１５に示す光電変換素子の製造方法を説明するための断面図であって、シリコン基板の裏面側にｎ型拡散層が形成された状態を示す断面図である。 図１５に示す光電変換素子の製造方法を説明するための断面図であって、シリコン基板の裏面に絶縁膜が形成された状態を示す断面図である。 図１５に示す光電変換素子の製造方法を説明するための断面図であって、シリコン基板の表面側にｐ型拡散層が形成された状態を示す断面図である。 図１５に示す光電変換素子の製造方法を説明するための断面図であって、シリコン基板の受光面に非晶質膜が形成された状態を示す断面図である。 図１５に示す光電変換素子の製造方法を説明するための断面図であって、パッシベーション膜上に非晶質膜が形成された状態を示す断面図である。 図１５に示す光電変換素子の製造方法を説明するための断面図であって、金属膜が形成された状態を示す断面図である。 図１５に示す光電変換素子の製造方法を説明するための断面図であって、電極が形成された状態を示す断面図である。 本発明の第２の実施の形態の応用例に係る光電変換素子の概略構成を示す断面図である。 本発明の第３の実施の形態による光電変換素子の概略構成を示す断面図である。 図１８に示す光電変換素子の製造方法を説明するための断面図であって、シリコン基板の裏面側にｎ型拡散層が形成された状態を示す断面図である。 図１８に示す光電変換素子の製造方法を説明するための断面図であって、シリコン基板の表面側にｐ型拡散層が形成された状態を示す断面図である。 図１８に示す光電変換素子の製造方法を説明するための断面図であって、シリコン基板の表面に非晶質膜が形成された状態を示す断面図である。 図１８に示す光電変換素子の製造方法を説明するための断面図であって、シリコン基板の裏面に非晶質膜が形成された状態を示す断面図である。 図１８に示す光電変換素子の製造方法を説明するための断面図であって、金属膜が形成された状態を示す断面図である。 図１８に示す光電変換素子の製造方法を説明するための断面図であって、電極が形成された状態を示す断面図である。 本発明の第３の実施の形態の応用例１に係る光電変換素子の概略構成を示す断面図である。 本発明の第３の実施の形態の応用例２に係る光電変換素子の概略構成を示す断面図である。 この実施の形態による光電変換素子を備える光電変換モジュールの構成を示す概略図である。 この実施の形態による光電変換素子を備える太陽光発電システムの構成を示す概略図である。 図２３に示す光電変換モジュールアレイの構成を示す概略図である。 この実施の形態による光電変換素子を備える太陽光発電システムの構成を示す概略図である。
　本発明の第１の態様に係る光電変換素子は、半導体基板と、第１半導体層と、第２半導体層と、第１電極と、第２電極とを備える。第１半導体層は、第１導電型を有する。第２半導体層は、第１導電型とは反対の第２導電型を有する。第１電極は、第１半導体層上に形成される。第２電極は、第２半導体層上に形成される。第１電極及び第２電極のうち少なくとも一方の電極は、複数の金属結晶粒を含む。電極の面内方向における金属結晶粒の平均結晶粒径は、電極の厚みよりも大きい。
　第１の態様においては、電極と半導体層との接触抵抗を低くできる。その結果、光電変換素子の素子特性を向上させることができる。
　本発明の第２の態様に係る光電変換素子は、第１の態様に係る光電変換素子において、電極は、銀を主成分とする金属膜からなる。
　第２の態様においては、電極そのものの抵抗を低くできる。また、電極が半導体基板の光入射側とは反対側の裏面に形成される場合は、裏面に到達した光を効果的に反射することにより、変換効率を向上する。
　本発明の第３の態様に係る光電変換素子は、第１又は第２の態様に係る光電変換素子において、第１半導体層及び第２半導体層は、半導体基板における受光面とは反対側の裏面に設けられている。
　第３の態様においては、裏面電極型の光電変換素子において、素子特性を向上させることができる。
　本発明の第４の態様に係る光電変換素子は、第１～第３の態様の何れかに係る光電変換素子であって、金属結晶粒は、半導体基板の厚み方向に平行な結晶軸が＜１１１＞方向に優先配向している。
　第４の態様においては、電極と半導体層との接触抵抗が高くなるのを抑制できる。
　本発明の第５の態様に係る光電変換素子は、第１～第４の態様の何れかに係る光電変換素子であって、電極は、第1電極である。第１導電型は、ｎ型である。平均結晶粒径は、第１電極の厚みの１．３４倍以上である。
　第５の態様においては、第１電極と第１半導体層との接触抵抗が高くなるのを抑制できる。
　本発明の第６の態様に係る光電変換素子は、第１～第４の態様の何れかに係る光電変換素子であって、電極は、第1電極である。第１導電型は、ｎ型である。平均結晶粒径は、第１電極の厚みの１．５４倍以上である。
　第６の態様においては、第１電極と第１半導体層との接触抵抗が高くなるのをさらに抑制できる。
　本発明の第７の態様に係る光電変換素子は、第１～第４の態様の何れかに係る光電変換素子であって、電極は、第２電極である。第２導電型は、ｐ型である。平均結晶粒径は、第２電極の厚みの１倍より大きく、２．４４倍以下である。
　第７の態様においては、第２電極と第２半導体層との接触抵抗が高くなるのを抑制できる。
　本発明の第８の態様に係る光電変換素子は、第１～第４の態様の何れかに係る光電変換素子であって、電極は、第２電極である。第２導電型は、ｐ型である。平均結晶粒径は、第２電極の厚みの１．２６倍以上、且つ、２．４４倍以下である。
　第８の態様においては、第２電極と第２半導体層との接触抵抗が高くなるのをさらに抑制できる。
　本発明の第９の態様に係る光電変換素子は、第１～第４の態様の何れかに係る光電変換素子において、半導体基板の導電型が第１導電型である。第２電極と第２半導体層との接触面積は、第１電極と第１半導体層との接触面積の２倍以上である。電極は、第１電極及び第２電極である。第１電極の平均結晶粒径と第２電極の平均結晶粒径との平均値は、第１電極及び第２電極の厚みの１．３倍以上であって、且つ、４．７２倍以下である。
　第９の態様においては、素子特性を向上させることができる。
　本発明の第１０の態様に係る光電変換素子は、第１～第４の態様の何れかに係る光電変換素子において、半導体基板の導電型が第１導電型である。第２電極と第２半導体層との接触面積は、第１電極と第１半導体層との接触面積の１倍以上である。電極は、第１電極及び第２電極である。第１電極の平均結晶粒径と第２電極の平均結晶粒径との平均値は、第１電極及び第２電極の厚みの１．３倍以上であって、且つ、４倍以下である。
　第１０の態様においては、素子特性をさらに向上させることができる。
　本発明の第１１の態様に係る光電変換素子は、第１の態様に係る光電変換素子において、第１半導体層は、半導体基板上に形成され、第１導電型の非晶質半導体を含む。半導体基板と第１半導体層との間には、真性の非晶質半導体を含む第３半導体層が形成される。
　第１１の態様においては、第１半導体層が半導体基板上に直接形成される場合と比べて、半導体基板のパッシベーション性が向上する。
　本発明の第１２の態様に係る光電変換素子は、第１１の態様に係る光電変換素子において、真性の非晶質半導体は、水素化アモルファスシリコンである。
　第１２の態様においては、半導体基板の裏面のパッシベーション性がさらに向上する。
　本発明の第１３の態様に係る光電変換素子は、第１１の態様に係る光電変換素子において、第１導電型の非晶質半導体は、水素化アモルファスシリコンである。
　第１３の態様においては、第１電極と第１半導体層との接触界面の劣化を抑制できる。
　本発明の第１４の態様に係る光電変換素子は、第１の態様に係る光電変換素子において、第２半導体層は、半導体基板上に形成され、第２導電型の非晶質半導体を含む。半導体基板と第２半導体層との間には、真性の非晶質半導体を含む第４半導体層が形成される。
　第１４の態様においては、第２半導体層が半導体基板上に直接形成される場合と比べて、半導体基板のパッシベーション性が向上する。
　本発明の第１５の態様に係る光電変換素子は、第１４の態様に係る光電変換素子において、真性の非晶質半導体は、水素化アモルファスシリコンである。
　第１５の態様においては、半導体基板のパッシベーション性がさらに向上する。
　本発明の第１６の態様に係る光電変換素子は、第１４の態様に係る光電変換素子において、第２導電型の非晶質半導体は、水素化アモルファスシリコンである。
　第１６の態様においては、第２電極と第２半導体層との接触界面の劣化を抑制できる。
　本発明の第１の態様に係る光電変換モジュールは、本発明の第１～第１６の態様の何れかに係る光電変換素子を含む。
　第１の態様においては、光電変換モジュールの性能を向上させることができる。
　本発明の第１の態様に係る光電変換システムは、本発明の第１の態様に係る光電変換モジュールを含む。
　第１の態様においては、光電変換システムの性能を向上させることができる。
　以下、本発明のより具体的な実施形態について、図面を参照しながら説明する。図中同一または相当部分には同一符号を付してその説明は繰り返さない。
　［第１の実施の形態］
　図１には、本発明の第１の実施の形態による光電変換素子１０が示されている。光電変換素子１０は、裏面電極型の太陽電池である。
　光電変換素子１０は、シリコン基板１２と、パッシベーション膜１４と、反射防止膜１６と、真性非晶質シリコン層１８、１９と、ｎ型非晶質シリコン層２０ｎと、ｐ型非晶質シリコン層２０ｐと、電極２２ｎと、電極２２ｐとを備える。
　シリコン基板１２は、ｎ型の単結晶シリコン基板である。シリコン基板１２の厚さは、例えば、５０～３００μｍである。シリコン基板１２の比抵抗は、例えば、１．０～１０．０Ω・ｃｍである。なお、ｎ型単結晶シリコン基板に代えて、ｎ型多結晶シリコン基板、ｎ単結晶ゲルマニウム、ｎ型単結晶シリコンゲルマニウム等を用いてもよく、一般的には、半導体基板を用いてもよい。ｎ型の代わりにｐ型を用いてもよい。
　シリコン基板１２の受光面には、図示はしていないが、テクスチャ構造が形成されている。これにより、シリコン基板１２に入射した光を閉じ込めて、光の利用効率を高めることができる。
　シリコン基板１２の面方位は（１００）が望ましい。これにより、テクスチャ構造の形成が容易になる。
　シリコン基板１２の受光面は、パッシベーション膜１４で覆われている。パッシベーション膜１４は、例えば、水素化アモルファスシリコン膜である。パッシベーション膜１４の膜厚は、例えば、３～３０ｎｍである。なお、パッシベーション膜１４として、水素化アモルファスシリコン膜の代わりに、窒化シリコン膜、酸化シリコン膜、酸窒化シリコン膜等を用いてもよい。
　反射防止膜１６は、パッシベーション膜１４を覆う。反射防止膜１６は、例えば、シリコン窒化膜である。反射防止膜１６の膜厚は、例えば、５０～２００ｎｍである。
　シリコン基板１２の裏面上には、真性非晶質シリコン層１８、１９が形成されている。真性非晶質シリコン１８、１９は、例えば、ｉ型の水素化アモルファスシリコン（ａ‐Ｓｉ：Ｈ）からなる。真性非晶質シリコン層１８は、シリコン基板１２の裏面の一部に形成されている。真性非晶質シリコン層１９は、シリコン基板１２の裏面において真性非晶質シリコン層１８に隣接して形成されている。つまり、真性非晶質シリコン層１８、１９は、シリコン基板１２の裏面の全体に交互に形成されている。真性非晶質シリコン層１８，１９の厚さは、例えば、１０ｎｍである。図１に示す例では、真性非晶質シリコン層１９は、真性非晶質シリコン層１８に隣接して形成されているが、例えば、シリコン基板１２の裏面において真性非晶質シリコン層１８が形成されていない領域の一部に形成されていてもよい。また、真性非晶質シリコン層１８、１９は、非晶質相のみからなっていてもよいし、微細な結晶相と非晶質相とからなっていてもよい。
　真性非晶質シリコン層１８上には、ｎ型非晶質シリコン層２０ｎが形成されている。ｎ型非晶質シリコン層２０ｎは、ｎ型不純物（例えば、リン）を含む水素化アモルファスシリコン（ａ‐Ｓｉ：Ｈ（ｎ））からなる。ｎ型非晶質シリコン層２０ｎの厚さは、例えば、１０ｎｍである。ｎ型非晶質シリコン層２０ｎの不純物濃度は、例えば、１×１０１９ｃｍ－３～１×１０２１ｃｍ－３である。ｎ型非晶質シリコン層２０ｎは、非晶質相のみからなっていてもよいし、微細な結晶相と非晶質相とからなっていてもよい。微細な結晶相と非晶質相とからなっている場合の一例は、例えば、ｎ型微結晶シリコンである。
　真性非晶質シリコン層１９上には、ｐ型非晶質シリコン層２０ｐが形成されている。ｐ型非晶質シリコン層２０ｐは、ｐ型不純物（例えば、ボロン）を含む水素化アモルファスシリコン（ａ‐Ｓｉ：Ｈ（ｐ））からなる。ｐ型非晶質シリコン層２０ｐの厚さは、例えば、１０ｎｍである。ｐ型非晶質シリコン層２０ｐの不純物濃度は、例えば、１×１０１９ｃｍ－３～１×１０２１ｃｍ－３である。ｐ型非晶質シリコン層２０ｐは、非晶質相のみからなっていてもよいし、微細な結晶相と非晶質相とからなっていてもよい。微細な結晶相と非晶質相とからなっている場合の一例は、例えば、ｐ型微結晶シリコンである。図１に示す例では、ｎ型非晶質シリコン層２０ｎは、ｐ型非晶質シリコン層２０ｐに隣接して形成されているが、必ずしも隣接する必要はなく、例えば、ｎ型非晶質シリコン層２０ｎは非晶質シリコン層１８上の少なくとも一部に形成されていてもよく、また、ｐ型非晶質シリコン層２０ｐは非晶質シリコン層１９上の少なくとも一部に形成されていてもよい。
　シリコン基板１２の面内方向において、ｎ型非晶質シリコン層２０ｎの幅寸法は、ｐ型非晶質シリコン層２０ｐの幅寸法よりも小さいほうが好ましい。ｎ型非晶質シリコン層２０ｎの面積とｐ型非晶質シリコン層２０ｐの面積の和に対するｐ型非晶質シリコン層２０ｐの面積の割合（ｐ型非晶質シリコン層２０ｐの面積率）が高いほど、光生成された少数キャリア（正孔）が、ｐ型非晶質シリコン層２０ｐに到達するまでに移動しなくてはならない距離が減少する。そのため、ｐ型非晶質シリコン層２０ｐに到達するまでに再結合する正孔の数が減少し、短絡電流が増加する。したがって、光電変換素子１０の変換効率が向上する。好ましいｐ型非晶質シリコン層２０ｐの面積率は、６３～９０％である。
　シリコン基板１２の裏面には、図示はしていないが、テクスチャ構造が形成されていてもよい。この場合、真性非晶質シリコン層１８、１９、ｎ型非晶質シリコン層２０ｎ及びｐ型非晶質シリコン層２０ｐには、シリコン基板１２の裏面のテクスチャ構造に対応した凹凸が形成される。
　ｎ型非晶質シリコン層２０ｎ上には、電極２２ｎが形成されている。ｐ型非晶質シリコン層２０ｐ上には、電極２２ｐが形成されている。電極２２ｎ、２２ｐは、銀を主成分とする金属膜である。なお、電極２２ｎ、２２ｐは、銀以外の元素（例えば、金属元素や酸素等）を含んでいてもよい。電極２２ｎ、２２ｐの厚さは、例えば、５００ｎｍである。
　なお、シリコン基板１２の裏面にテクスチャ構造を形成する場合には、電極２２ｎとｎ型非晶質シリコン層２０ｎとの密着性、及び、電極２２ｐとｐ型非晶質シリコン層２０ｐとの密着性が向上する。これにより、光電変換素子１０の歩留まり及び信頼性が向上する。更に、シリコン基板１２の裏面が平坦な場合に比べて、電極２２ｎとｎ型非晶質シリコン層２０ｎとの接触面積、及び、電極２２ｐとｐ型非晶質シリコン層２０ｐとの接触面積が大きくなるため、接触抵抗が低減される。なお、シリコン基板１２の厚み方向から見て、電極２２ｎと重なる領域の少なくとも一部を含む領域、または、電極２２ｐと重なる領域の少なくとも一部を含む領域のいずれか一方にテクスチャを形成してもよい。
　［光電変換素子の製造方法］
　図２Ａ～図２Ｆを参照しながら、光電変換素子１０の製造方法について説明する。
　先ず、図２Ａに示すように、シリコン基板１２を準備する。シリコン基板１２は、受光面の全体にテクスチャ構造を有する。テクスチャ構造を形成する方法は、例えば、ウェットエッチングである。シリコン基板１２の受光面の全体にウェットエッチングを実施することにより、シリコン基板１２の受光面の全体にテクスチャ構造が形成される。ウェットエッチングは、例えば、アルカリ溶液等を用いて実施される。ウェットエッチングの時間は、例えば、１０～６０分である。ウェットエッチングに用いられるアルカリ溶液は、例えば、ＮａＯＨやＫＯＨであり、その濃度は、例えば、５％である。
　続いて、図２Ｂに示すように、シリコン基板１２の裏面に真性非晶質シリコン層１８、１９を形成し、真性非晶質半導体層１８上にｎ型非晶質半導体層２０ｎを形成し、真性非晶質半導体層１９上にｐ型非晶質半導体層２０ｐを形成する。
　真性非晶質シリコン層１８、１９は、例えば、プラズマＣＶＤで形成することができる。プラズマＣＶＤで形成する場合、プラズマＣＶＤ装置が備える反応室に導入される反応ガスは、シランガス及び水素ガスである。シリコン基板１２の温度は、例えば、１００～３００℃である。
　続いて、ｐ型非晶質シリコン層を真性非晶質シリコン層１８、１９上に形成する。ｐ型非晶質シリコン層は、例えば、プラズマＣＶＤで形成することができる。プラズマＣＶＤで形成する場合、プラズマＣＶＤ装置が備える反応室に導入される反応ガスは、シランガス、水素ガス及びジボランガスである。シリコン基板１２の温度は、例えば、１００～３００℃である。
　続いて、ｐ型非晶質シリコン層上に、マスクとしての被覆層を形成する。この被覆層は、例えば、ｐ型非晶質シリコン層上に形成された窒化シリコン膜をパターニングすることで得られる。窒化シリコン膜の代わりに、酸化シリコン膜または酸窒化シリコン膜等を用いてもよい。パターニングは、例えば、フォトリソグラフィ法によって実施される。被覆層は、真性非晶質シリコン層１８、１９上に形成されたｐ型非晶質シリコン層のうち、後にｐ型非晶質シリコン層２０ｐとなる部分、つまり、真性非晶質シリコン層１９上に形成されたｐ型非晶質シリコン層を覆う。
　続いて、真性非晶質シリコン層１８上に形成されたｐ型非晶質シリコン層を除去する。ｐ型非晶質シリコン層を除去する方法は、ドライエッチングであってもよいし、ウェットエッチングであってもよい。これにより、真性非晶質シリコン層１９上にｐ型非晶質シリコン層２０ｐが形成される。このとき、ｐ型非晶質シリコン層２０ｐ上には、被覆層が形成されている。
　続いて、ｎ型非晶質シリコン層を、真性非晶質シリコン層１８上と、ｐ型非晶質シリコン層２０ｐ上に形成された被覆層上とに形成する。ｎ型非晶質シリコン層は、例えば、プラズマＣＶＤで形成することができる。プラズマＣＶＤで形成する場合、プラズマＣＶＤ装置が備える反応室に導入される反応ガスは、シランガス、水素ガス及びフォスフィンガスである。シリコン基板１２の温度は、例えば、１００～３００℃である。
　続いて、ｐ型非晶質シリコン層２０ｐ上に形成された被覆層を除去する。これにより、ｎ型非晶質シリコン層２０ｎが真性非晶質シリコン層１８上に形成される。ｐ型非晶質シリコン層２０ｐ上に形成された被覆層を除去する方法は、例えば、ウェットエッチングである。
　続いて、図２Ｃに示すように、シリコン基板１２の受光面上にパッシベーション膜１４を形成する。パッシベーション膜１４は、例えば、プラズマＣＶＤによって形成される。
　続いて、図２Ｄに示すように、パッシベーション膜１４上に反射防止膜１６を形成する。反射防止膜１６は、例えば、プラズマＣＶＤによって、例えば、窒化シリコン膜、酸化シリコン膜、酸窒化シリコン膜等を成膜することによって形成される。
　続いて、図２Ｅに示すように、金属膜２１ｎ、２１ｐを形成する。金属膜２１ｎ、２１ｐの形成方法は、例えば、以下のとおりである。
　先ず、ｎ型非晶質シリコン層２０ｎ上及びｐ型非晶質シリコン層２０ｐ上に、蒸着又はスパッタリングにより、銀からなる金属膜を形成する。続いて、マスクとしてのレジストパターンを金属膜上に形成する。レジストパターンは、金属膜上に形成されたレジストをパターニングすることで得られる。パターニングは、例えば、フォトリソグラフィ法によって実施される。レジストパターンは、シリコン基板１２の厚さ方向から見た場合に、ｎ型非晶質シリコン層２０ｎとｐ型非晶質シリコン層２０ｐとの境界には重ならない。
　続いて、金属膜のうち、レジストパターンで覆われていない部分を除去する。金属膜を除去する方法は、例えば、ウェットエッチングである。
　続いて、レジストパターンを除去する。これにより、金属膜２１ｎがｎ型非晶質シリコン層２０ｎ上に形成され、金属膜２１ｐがｐ型非晶質シリコン層２０ｐ上に形成される。レジストパターンを除去する方法は、例えば、ウェットエッチングである。
　続いて、図２Ｆに示すように、電極２２ｎ、２２ｐを形成する。これにより、目的とする光電変換素子１０が得られる。
　電極２２ｎ、２２ｐは、金属膜２１ｎ、２１ｐを熱処理することで形成される。熱処理は、例えば、ホットプレートを用いて実施される。熱処理の時間は、例えば、１５分である。熱処理の温度は、１２５℃～２２５℃が好ましい。熱処理は、例えば、大気中で実施する。不活性雰囲気中または真空中で実施してもよい。熱処理は、金属膜２１ｎ、２１ｐを形成した後であれば、何れの工程で行ってもよい。例えば、モジュールを製造するとき等において、熱処理を行ってもよい。また、熱処理等を実施して所望のサイズの金属結晶粒を成長させた後、電極２２ｎおよび電極２２ｐの上に、更に、導電膜を形成してもよい。この場合、電極２２ｎと導電膜、および、電極２２ｐと導電膜との境界は、金属結晶粒の分布の不連続性、組成の不連続性等から判断できる。
　［平均結晶粒径］
　光電変換素子１０においては、電極２２ｎ、２２ｐに含まれる複数の金属結晶粒の平均結晶粒径（以下、単に平均結晶粒径と称する）を電極２２ｎ、２２ｐの厚みよりも大きくすることで、素子特性を向上させることができる。以下、この点について説明する。なお、熱処理等を実施して所望のサイズの金属結晶粒を成長させた後、電極２２ｎおよび電極２２ｐの上に、更に、導電膜を形成する場合については、所望のサイズの金属結晶粒が形成されている電極層と当該電極層の厚みとの関係が、上記の条件を満たせばよい。
　平均結晶粒径は、電子後方散乱回折法（Electron Backscatter Diffraction Pattern）によって、電極２２ｎ、２２ｐの表面を解析することで求められる。電極２２ｎ、２２ｐは、複数の金属結晶粒を含む。
　平均結晶粒径は、各金属結晶粒の結晶粒径と面積占有率との積を平均したものである。結晶粒径は、以下の式（１）により、求められる。
結晶粒径＝２×｛（結晶粒の面積）／π｝１／２・・・（１）
　式（１）における「結晶粒の面積」は、電子後方散乱回折法を用いて測定したものである。式（１）は、結晶粒の面積を円の面積と仮定し、且つ、結晶粒径を円の直径と仮定して計算することを意味する。結晶粒径を求める際、シグマ３（Σ３）の対応粒界は、粒界として取り扱わないこととする。また、結晶方位のずれが５度以内である場合には、同一の結晶粒とみなすこととする。
　面積占有率は、金属結晶粒の面積を測定領域の面積で除することで得られる。ここで、金属結晶粒の面積とは、シリコン基板１２の厚さ方向に垂直な平面に正射影したときの面積である。測定領域は、８μｍ×２３μｍである。尚、測定領域の境界を含む金属結晶粒については、平均結晶粒径の計算には含めないものとする。
　シリコン基板１２の厚さ方向から見た場合、金属結晶粒の結晶方位は、＜１１１＞に優先配向している。この場合、金属結晶粒の結晶方位が揃っているので、ｎ型非晶質シリコン層２０ｎと電極２２ｎとの界面における金属結晶粒の仕事関数、及び、ｐ型非晶質シリコン層２０ｐと電極２２ｐとの界面における金属結晶粒の仕事関数の均一性が向上する。その結果、接触抵抗のばらつきを抑制することができる。また、銀の｛１１０｝面、｛１００｝面、｛１１１｝面の仕事関数はそれぞれ、４．５２ｅＶ、４．６４ｅＶ、４．７４ｅＶであり、｛１１１｝面の仕事関数が最も大きい。従って、金属結晶粒の面方位を｛１１１｝に優先配向させること、即ち、シリコン基板１２の厚さ方向に対して、金属結晶粒の結晶方位を＜１１１＞に優先配向させることは、特に、ｐ型非晶質シリコン層２０ｐと電極２２ｐとの接触抵抗を低くする効果がある。
　金属膜２１ｎを１５０℃で１５分熱処理した場合において、シリコン基板１２の厚さ方向に対して１０度以内に＜１１１＞方向の結晶方位を有する金属結晶粒が電極２２ｎに占める割合は、６１．９％であった。金属膜２１ｐを１５０℃で１５分熱処理した場合において、シリコン基板１２の厚さ方向に対して１０度以内に＜１１１＞方向の結晶方位を有する金属結晶粒が電極２２ｐに占める割合は、５３．５％であった。
　電極２２ｎの膜厚が０．５μｍの場合、複数の金属結晶粒のうち、０．５μｍ以上の粒径を有する金属結晶粒が電極２２ｎに占める割合は、熱処理前は６．５％であり、１５０℃で１５分熱処理した後は４１．２％であった。電極２２ｐの膜厚が０．５μｍの場合、複数の金属結晶粒のうち、０．５μｍ以上の粒径を有する金属結晶粒が電極２２ｐに占める割合は、熱処理前は１１．９％であり、１５０℃で１５分熱処理した後は３３．３％であった。
　平均結晶粒径の大きさは、金属膜２１ｎ、２１ｐを熱処理するときの温度（以下、単にアニール温度と称する）に依存する。図３は、平均結晶粒径とアニール温度との関係を示すグラフである。図３には、アニール温度が２５℃である場合の平均結晶粒径が示されている。これは熱処理をしていない状態での平均結晶粒径を意味する。図３に示すように、電極２２ｎ、２２ｐでは、アニール温度が高くなると、平均結晶粒径が大きくなった。ここで、電極２２ｎ、２２ｐの厚みは、０．５μｍであった。つまり、金属膜２１ｎ、２１ｐを熱処理することにより、平均結晶粒径は、電極２２ｎ、２２ｐの厚みよりも大きくなった。
　図４は、平均結晶粒径と接触抵抗との関係を示すグラフである。
　接触抵抗については、図５に示すサンプル３０を作成し、当該サンプル３０を用いて測定した。サンプル３０は、シリコン基板３２と、電極３４と、非晶質シリコン層３６と、電極３８とを備えていた。
　電極２２ｎとｎ型非晶質シリコン層２０ｎとの接触抵抗については、電極３４を電極２２ｎとした。この場合、非晶質シリコン層３６はｎ型不純物を含み、シリコン基板３２はｎ型シリコン基板であった。ｎ型シリコン基板の比抵抗は、０．０１Ω・ｃｍ以下であった。電極３４の厚みは、電極２２ｎの厚みと同じであった。非晶質シリコン層３６の厚み及び不純物濃度は、ｎ型非晶質シリコン層２０ｎと同じであった。シリコン基板３２の厚みは、３００μｍであった。
　電極２２ｐとｐ型非晶質シリコン層２０ｐとの接触抵抗については、電極３４を電極２２ｐとした。この場合、非晶質シリコン層３６はｐ型不純物を含み、シリコン基板３２はｐ型シリコン基板であった。ｐ型シリコン基板の比抵抗は、０．０１Ω・ｃｍ以下であった。電極３４の厚みは、電極２２ｐの厚みと同じであった。非晶質シリコン層３６の厚み及び不純物濃度は、ｐ型非晶質シリコン層２０ｐと同じであった。
　電極２２ｎとｎ型非晶質シリコン層２０ｎとの接触抵抗を測定する場合、及び、電極２２ｐとｐ型非晶質シリコン層２０ｐとの接触抵抗を測定する場合の何れにおいても、電極３８は、チタン（Ｔｉ）、パラジウム（Ｐｄ）及び銀（Ａｇ）の積層構造であった。
　図４に示すように、電極２２ｎにおける平均結晶粒径が電極２２ｎの厚み（０．５μｍ）よりも大きくなると、ｎ型非晶質シリコン層２０ｎと電極２２ｎとの接触抵抗は、熱処理をしていない状態での接触抵抗よりも小さくなった。従って、ｎ型非晶質半導体上の電極（電極２２ｎ）の平均結晶粒径は、金属膜の膜厚（電極２２ｎの厚み）以上であることが好ましい。より好ましくは、電極２２ｎの平均結晶粒径は、電極２２ｎの厚みの１．３４倍以上である。具体的には、図４より、電極２２ｎの厚みが０．５μｍの場合、電極２２ｎの平均結晶粒径は０．６７μｍ以上であることがより好ましい。
　図４に示すように、ｎ型非晶質シリコン層２０ｎと電極２２ｎとの接触抵抗は、電極２２ｎの平均結晶粒径が大きくなるほど小さくなり、平均結晶粒径が電極２２ｎの厚みの１．５４倍以上になるとほぼ最低の接触抵抗を得ることができる。従って、ｎ型非晶質半導体上の電極２２ｎの平均結晶粒径は、電極２２ｎの膜厚の１．５４倍以上であることがさらに好ましい。具体的には、図４より、電極２２ｎの厚みが０．５μｍの場合、電極２２ｎの平均結晶粒径は、０．７７μｍ以上であることがさらに好ましい。
　ここで、平均結晶粒径が大きくなることで接触抵抗が低くなる理由としては、例えば、以下の理由が考えられる。
　図６に示すように、金属結晶粒２４間の界面である結晶粒界には、高密度の界面準位が存在すると考えられる。つまり、結晶粒界が密であるほど、界面準位の影響を大きく受ける。
　金属結晶粒２４が小さい場合には、界面準位が多くなる。そのため、図７に示すように、ｎ型非晶質シリコン層２０ｎの空乏層中のイオン化したドナー不純物と、金属結晶粒界の界面準位にトラップされた電子との間に、ダイポールが形成される。その結果、エネルギー障壁が大きくなり、非オーミックな特性になりやすく、接触抵抗が高くなる。なお、図７では、界面準位の影響を判り易く示すために、ｎ型非晶質シリコン層２０ｎと電極２２ｎとの間に界面準位領域があるものとして記載している。
　一方、金属結晶粒２４が大きい場合には、結晶粒界が少なくなる。そのため、界面準位密度が実効的に減少する。この場合、図８に示すように、ｎ型非晶質シリコン層２０ｎのフェルミ準位と、電極２２ｎのフェルミ準位とが一致するように、バンドベンディングが起こり、ｎ型非晶質シリコン層２０ｎ中に空乏層が形成される。ｎ型非晶質シリコン層２０ｎ中のドナー不純物濃度が十分に大きい場合、空乏層幅が十分に小さくなり、トンネル電流が流れる。この場合、ｎ型非晶質シリコン層２０ｎと電極２２ｎとの間のエネルギー障壁が小さいので、オーミック特性となり、接触抵抗が低くなる。つまり、金属結晶粒２４の結晶粒径を大きくしたほうが、接触抵抗を低くできる。電極２２ｎにおける平均結晶粒径が電極２２ｎの膜厚よりも大きくなると、金属結晶粒２４間の結晶粒界の多くが電極２２ｎの膜厚方向に貫通するため、ｎ型非晶質シリコン層２０ｎとの界面付近における結晶粒界密度が非常に小さくなり、界面準位密度が非常に小さくなる。従って、電極２２ｎにおける平均結晶粒径は、電極２２ｎの膜厚よりも大きいことが好ましい。同様に、電極２２ｐにおける平均結晶粒径は、電極２２ｐの膜厚よりも大きいことが好ましい。
　図４では、電極２２ｐにおける平均結晶粒径が電極２２ｐの厚みの２．４４倍（１．２２μｍ）よりも大きくなると、ｐ型非晶質シリコン層２０ｐと電極２２ｐとの接触抵抗が、熱処理をしていない状態での接触抵抗よりも大きくなった。つまり、電極２２ｐにおける平均結晶粒径が電極２２ｐの厚みの１～２．４４倍（０．５～１．２２μｍ）である場合、ｐ型非晶質シリコン層２０ｐと電極２２ｐとの接触抵抗は、熱処理をしていない状態での接触抵抗よりも小さくなった。更に、電極２２ｐにおける平均結晶粒径は、電極２２ｐの厚みの１．２６倍以上であって、２．４４倍以下（電極２２ｐの厚みが０．５μｍの場合、平均結晶粒径は０．６３μｍ以上であって、１．２２μｍ以下）の場合、接触抵抗が非常に小さくなった。
　従って、電極２２ｐの平均結晶粒径は、電極２２ｐの厚みよりも大きいことが好ましく、より好ましくは、電極２２ｐの厚みの１倍よりも大きく、２．４４倍以下である。具体的には、電極２２ｐの厚みが０．５μｍの場合、電極２２ｐの平均結晶粒径は、０．５μｍよりも大きいことが好ましく、より好ましくは、０．５μｍよりも大きく、１．２２μｍ以下である。
　さらに好ましくは、電極２２ｐの平均結晶粒径は、電極２２ｐの厚みの１．２６倍以上であって、２．４４倍以下である。具体的には、電極２２ｐの厚みが０．５μｍの場合、電極２２ｐの平均結晶粒径は、０．６３μｍ以上であって、１．２２μｍ以下である。
　電極２２ｐにおける平均結晶粒径が電極２２ｐの厚みの１～２．４４倍（０．５～１．２２μｍ）である場合に接触抵抗が低くなる理由は、電極２２ｎにおける平均結晶粒径が電極２２ｎの厚みよりも大きい場合に接触抵抗が低くなる理由と同様であると考えられる。
　ｐ型非晶質シリコン層２０ｐと電極２２ｐとの接触抵抗が高くなる理由としては、例えば、ｐ型非晶質シリコン層２０ｐと電極２２ｐとの界面に酸化銀又は酸化シリコンからなる高抵抗層が形成されたことが考えられる。実際、オージェ電子分光法により、ｐ型非晶質シリコン層２０ｐと電極２２ｐとの界面付近で、酸化銀と酸化シリコンとを検出した。つまり、ｐ型非晶質シリコン層２０ｐと電極２２ｐとの界面では、ｎ型非晶質シリコン層２０ｎと電極２２ｎとの界面と異なり、特異的に酸化が進むことが明らかとなった。
　図９は、光電変換素子面積１ｃｍ２当たりの接触抵抗（セル抵抗）と、平均結晶粒径の平均値との関係を示すグラフである。
　セル抵抗は、電極２２ｎとｎ型非晶質シリコン層２０ｎとの接触面積と、電極２２ｐとｐ型非晶質シリコン層２０ｐとの接触面積との比率を仮定したときの光電変換素子１０の接触抵抗である。図９において、凡例中のｎ：ｐ＝１：１、ｎ：ｐ＝１：２、ｎ：ｐ＝１：３とは、電極２２ｎとｎ型非晶質シリコン層２０ｎとの接触面積と、電極２２ｐとｐ型非晶質シリコン層２０ｐとの接触面積との比がそれぞれ、１：１、１：２、１：３であることを示す。平均結晶粒径の平均値は、電極２２ｎにおける平均結晶粒径と電極２２ｐにおける平均結晶粒径との平均値である。
　電極２２ｎとｎ型非晶質シリコン層２０ｎとの接触面積を１とし、電極２２ｐとｐ型非晶質シリコン層２０ｐとの接触面積をＮとした場合、セル抵抗は、以下の式（２）により、求められる。
セル抵抗＝｛（電極２２ｎとｎ型非晶質シリコン層２０ｎとの接触抵抗）×（１＋Ｎ）｝＋｛（電極２２ｐとｐ型非晶質シリコン層２０ｐとの接触抵抗）×（１＋Ｎ）／Ｎ｝・・（２）
　図９に示すように、電極２２ｐとｐ型非晶質シリコン層２０ｐとの接触面積が、電極２２ｎとｎ型非晶質シリコン層２０ｎとの接触面積の２倍以上であり、平均結晶粒径の平均値が、０．６５μｍ以上であって、且つ、２．３６μｍ以下である場合には、セル抵抗が、熱処理をしていない状態（平均結晶粒径の平均値＝０．２７μｍ）でのセル抵抗よりも低くなった。即ち、電極２２ｐとｐ型非晶質シリコン層２０ｐとの接触面積が、電極２２ｎとｎ型非晶質シリコン層２０ｎとの接触面積の２倍以上である場合、平均結晶粒径の平均値は、電極２２ｎ、２２ｐの厚みの１．３倍以上、且つ、４．７２倍以下であることが好ましい。この場合、熱処理をしていない状態でのセル抵抗よりも低いセル抵抗が得られ、素子特性が向上する。
　図９に示すように、電極２２ｐとｐ型非晶質シリコン層２０ｐとの接触面積が、電極２２ｎとｎ型非晶質シリコン層２０ｎとの接触面積の１倍以上であり、平均結晶粒径の平均値が、０．６５μｍ以上であって、且つ、２．０μｍ以下である場合には、セル抵抗が、熱処理をしていない状態でのセル抵抗よりも低くなった。即ち、電極２２ｐとｐ型非晶質シリコン層２０ｐとの接触面積が、電極２２ｎとｎ型非晶質シリコン層２０ｎとの接触面積の１倍以上である場合、平均結晶粒径の平均値は、電極２２ｎ、２２ｐの厚みの１．３倍以上、且つ、４倍以下であることが好ましい。この場合、熱処理をしていない状態でのセル抵抗よりも低いセル抵抗が得られ、素子特性が向上する。
　平均結晶粒径の平均値は、電極２２ｎ、２２ｐの厚みの１．３倍以上、且つ、３．１８倍以下であることがより好ましい。この場合、非常に低いセル抵抗が得られる。具体的には、電極２２ｎ、２２ｐの厚みが０．５μｍのとき、平均結晶粒径の平均値は、０．６５μｍ以上であって、１．５９μｍ以下であることがより好ましい。
　平均結晶粒径の平均値は、電極２２ｎ、２２ｐの厚みの１．４６倍以上、且つ、３．１８倍以下であることが、さらに好ましい。この場合、さらに低いセル抵抗が得られる。具体的には、電極２２ｎ、２２ｐの厚みが０．５μｍのとき、平均結晶粒径の平均値は、０．７３μｍ以上であって、１．５９μｍ以下であることがさらに好ましい。
　図１０は、変換効率ηと平均結晶粒径との関係を示すグラフである。変換効率ηは、熱処理をしていない状態での変換効率ηを基準に規格化している。平均結晶粒径の平均値は、電極２２ｎに含まれる複数の金属結晶粒の平均結晶粒径と、電極２２ｐに含まれる複数の金属結晶粒の平均結晶粒径とを平均したものである。
　図１１は、曲線因子ＦＦと平均結晶粒径との関係を示すグラフである。曲線因子ＦＦは、熱処理をしていない状態での曲線因子ＦＦを基準に規格化している。平均結晶粒径の平均値は、電極２２ｎに含まれる複数の金属結晶粒の平均結晶粒径と、電極２２ｐに含まれる複数の金属結晶粒の平均結晶粒径とを平均したものである。
　図１０及び図１１は、電極２２ｎ、２２ｐの厚みが０．５μｍであり、且つ、電極２２ｐとｐ型非晶質シリコン層２０ｐとの接触面積が、電極２２ｎとｎ型非晶質シリコン層２０ｎとの接触面積の３倍である場合の測定結果を示す。図１０及び図１１に示すように、平均結晶粒径が電極２２ｎ、２２ｐの厚みよりも大きい場合に、素子特性（具体的には、変換効率η及び曲線因子ＦＦ）が向上する。特に、曲線因子ＦＦが向上するのは、熱処理をすることにより、ｎ型非晶質シリコン層２０ｎと電極２２ｎとの接触抵抗、及び、ｐ型非晶質シリコン層２０ｐと電極２２ｐとの接触抵抗が低くなるからである。つまり、光電変換素子１０においては、ｎ型非晶質シリコン層２０ｎと電極２２ｎとの接触抵抗、及び、ｐ型非晶質シリコン層２０ｐと電極２２ｐとの接触抵抗を小さくすることができるので、曲線因子ＦＦを向上させることができる。その結果、変換効率ηを向上させることができる。
　平均結晶粒径の平均値は、好ましくは、電極２２ｎ、２２ｐの厚みよりも大きく、且つ、電極２２ｎ、２２ｐの厚みの４．７２倍以下である。具体的には、電極２２ｎ、２２ｐの厚みが０．５μｍである場合、平均結晶粒径の平均値は、好ましくは、０．５μｍよりも大きく、且つ、２．３６μｍ以下である。この場合、図１０及び図１１に示すように、素子特性がさらに向上する。
　平均結晶粒径の平均値は、より好ましくは、電極２２ｎ、２２ｐの厚みの１．３倍以上、且つ、電極２２ｎ、２２ｐの厚みの４．０倍以下である。具体的には、電極２２ｎ、２２ｐの厚みが０．５μｍである場合、平均結晶粒径は、より好ましくは、０．６５μｍ以上、且つ、２．０μｍ以下である。この場合、図１０及び図１１に示すように、素子特性がより一層向上する。
　平均結晶粒径の平均値は、さらに好ましくは、電極２２ｎ、２２ｐの厚みの１．３倍以上、且つ、電極２２ｎ、２２ｐの厚みの３．１８倍以下である。具体的には、電極２２ｎ、２２ｐの厚みが０．５μｍである場合、平均結晶粒径は、さらに好ましくは、０．６５μｍ以上、且つ、１．５９μｍ以下である。この場合、図１０及び図１１に示すように、素子特性がより一層向上する。
　平均結晶粒径の平均値は、更に一層好ましくは、電極２２ｎ、２２ｐの厚みの１．４６倍以上、且つ、電極２２ｎ、２２ｐの厚みの３．１８倍以下である。具体的には、電極２２ｎ、２２ｐの厚みが０．５μｍである場合、平均結晶粒径は、更に一層好ましくは、０．７３μｍ以上、且つ、１．５９μｍ以下である。この場合、図１０及び図１１に示すように、素子特性がより一層向上する。
　［第１の実施の形態による光電変換素子の応用例１～３］
　本発明の第１の実施の形態による光電変換素子は、図１２～図１４に示すような構成であってもよい。
　図１２は、本発明の第１の実施の形態の応用例１に係る光電変換素子１０Ａの概略構成の一例を示す断面図である。図１２に示すように、光電変換素子１０Ａは、光電変換素子１０と比べて、真性非晶質シリコン層１８を備えていない。
　光電変換素子１０Ａを製造するときには、例えば、真性非晶質シリコン層とｐ型非晶質シリコン層とを、この順番で、シリコン基板１２の裏面上に形成する。続いて、ｐ型非晶質シリコン層のうち、後にｐ型非晶質シリコン層２０ｐとなる部分以外を除去するのと共に、真性非晶質シリコン層のうち、後に真性非晶質シリコン層１９となる部分以外も除去する。続いて、ｐ型非晶質シリコン層２０ｐ上に形成された被覆層上と、シリコン基板１２の裏面上とに、ｎ型非晶質シリコン層を形成する。続いて、ｐ型非晶質シリコン層２０ｐ上に形成された被覆層を除去する。これにより、シリコン基板１２の裏面上には、真性非晶質シリコン層１９と、ｎ型非晶質シリコン層２０ｎとが形成され、真性非晶質シリコン層１９上には、ｐ型非晶質シリコン層２０ｐが形成される。
　図１３は、本発明の第１の実施の形態の応用例２に係る光電変換素子１０Ｂの概略構成の一例を示す断面図である。図１３に示すように、光電変換素子１０Ｂは、光電変換素子１０と比べて、真性非晶質シリコン層１９を備えていない。
　光電変換素子１０Ｂを製造するときには、例えば、真性非晶質シリコン層とｎ型非晶質シリコン層と被覆層とを、この順番で、シリコン基板１２の裏面上に形成する。続いて、フォトリソグラフィ法等を利用して、被覆層とｎ型非晶質シリコン層と真性非晶質シリコン層とをパターニングして、シリコン基板１２の一部を露出させるのとともに、ｎ型非晶質シリコン層２０ｎと真性非晶質シリコン層１８とを形成する。このとき、ｎ型非晶質シリコン層２０ｎ上には被覆層が形成されている。続いて、ｎ型非晶質シリコン層２０ｎ上に形成された被覆層上と、シリコン基板１２の裏面上とに、ｐ型非晶質シリコン層を形成する。続いて、ｎ型非晶質シリコン層２０ｎ上に形成された被覆層を除去する。これにより、シリコン基板１２の裏面上には、真性非晶質シリコン層１８と、ｐ型非晶質シリコン層２０ｐとが形成され、真性非晶質シリコン層１８上には、ｎ型非晶質シリコン層２０ｎが形成される。
　図１４は、本発明の第１の実施の形態の応用例３に係る光電変換素子１０Ｃの概略構成の一例を示す断面図である。図１４に示すように、光電変換素子１０Ｃは、光電変換素子１０と比べて、真性非晶質シリコン層１８、１９を備えていない。
　光電変換素子１０Ｃを製造するときには、例えば、ｎ型非晶質シリコン層と被覆層とを、この順番で、シリコン基板１２の裏面上に形成する。続いて、被覆層とｎ型シリコン層とをパターニングし、シリコン基板１２の一部を露出させるのとともに、ｎ型非晶質シリコン層２０ｎを形成する。このとき、ｎ型非晶質シリコン層２０ｎ上には被覆層が形成されている。続いて、ｎ型非晶質シリコン層２０ｎ上に形成された被覆層上と、シリコン基板１２の裏面上とに、ｐ型非晶質シリコン層を形成する。続いて、ｎ型非晶質シリコン層２０ｎ上に形成された被覆層を除去する。これにより、シリコン基板１２の裏面上には、ｎ型非晶質シリコン層２０ｎと、ｐ型非晶質シリコン層２０ｐとが形成される。
　［第２の実施の形態］
　図１５は、本発明の第２の実施の形態による光電変換素子５０の構成を示す断面図である。光電変換素子５０は、シリコン基板５２と、非晶質膜５４と、非晶質膜５６と、電極５８と、絶縁膜６０と、電極６２とを含む。
　シリコン基板５２は、ｎ型単結晶シリコン基板である。シリコン基板５２は、ｐ型拡散層６４ｐと、ｎ型拡散層６４ｎとを含む。
　ｐ型拡散層６４ｐは、ｐ型の不純物として、例えば、ボロン（Ｂ）を含む。ボロン（Ｂ）の最大濃度は、例えば、１×１０１８ｃｍ－３～１×１０２０ｃｍ－３である。ｐ型拡散層６４ｐは、例えば、５０～１０００ｎｍの厚みを有する。
　ｎ型拡散層６４ｎは、シリコン基板５２の光入射側の表面と反対側の裏面に接してシリコン基板５２の面内方向に所望の間隔で配置される。ｎ型拡散層６４ｎは、ｎ型の不純物として、例えば、リン（Ｐ）を含む。リン（Ｐ）の最大濃度は、例えば、１×１０１８ｃｍ－３～１×１０２０ｃｍ－３である。ｎ型拡散層６４ｎは、例えば、５０～１０００ｎｍの厚みを有する。
　シリコン基板５２についてのその他の説明は、シリコン基板１２の説明と同じである。
　非晶質膜５４は、シリコン基板５２の光入射側の表面に接して配置される。非晶質膜５４は、少なくとも非晶質相を含み、例えば、ａ－Ｓｉ：Ｈからなる。非晶質膜５４の膜厚は、例えば、１～２０ｎｍである。
　非晶質膜５６は、非晶質膜５４に接して配置される。非晶質膜５４は、少なくとも非晶質相を含み、例えば、窒化シリコンからなる。非晶質膜５６の膜厚は、例えば、５０～２００ｎｍである。
　電極５８は、非晶質膜５４及び非晶質膜５６を貫通してシリコン基板５２のｐ型拡散層６４ｐに接するとともに非晶質膜５６上に配置される。電極５８は、銀からなる。
　絶縁膜６０は、シリコン基板５２の裏面に接して配置される。絶縁膜６０は、例えば、酸化シリコン、窒化シリコン、酸窒化シリコンおよび酸化アルミニウム等からなる。絶縁膜６０は、例えば、５０～１０００ｎｍの厚みを有する。
　電極６２は、絶縁膜６０を貫通してシリコン基板５２のｎ型拡散層６４ｎに接するとともに絶縁膜６０を覆うように配置される。電極６２は、銀からなる。
　［光電変換素子の製造方法］
　図１６Ａ～図１６Ｇを参照しながら、光電変換素子５０の製造方法について説明する。
　先ず、図１６Ａに示すように、シリコン基板５２にｎ型拡散層６４ｎを形成する。具体的には、先ず、シリコン基板５２を準備する。続いて、シリコン基板５２の裏面にレジストを塗布する。続いて、レジストをフォトリソグラフィ法でパターニングし、レジストパターンを形成する。続いて、レジストパターンをマスクとしてＰおよび砒素（Ａｓ）等のｎ型不純物をシリコン基板５２にイオン注入する。これによって、ｎ型拡散層６４ｎがシリコン基板５２の裏面側に形成される。なお、イオン注入後、ｎ型不純物を電気的に活性化するための熱処理を行ってもよい。イオン注入法の代わりに、気相拡散法、固相拡散法、プラズマドーピング法、イオンドーピング法等を用いてもよい。
　続いて、図１６Ｂに示すように、シリコン基板５２の裏面全体に絶縁膜６０を形成する。絶縁膜６０は、例えば、プラズマＣＶＤ法によって形成される。なお、絶縁膜６０は、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法および熱ＣＶＤ法等によって形成されてもよい。
　続いて、図１６Ｃに示すように、シリコン基板５２にｐ型拡散層６４ｐを形成する。具体的には、Ｂ、ガリウム（Ｇａ）およびインジウム（Ｉｎ）等のｐ型不純物を光入射側からシリコン基板５２にイオン注入する。これによって、ｐ型拡散層６４ｐがシリコン基板５２の光入射側に形成される。なお、イオン注入後、ｐ型不純物を電気的に活性化するための熱処理を行ってもよい。イオン注入法の代わりに、気相拡散法、固相拡散法、プラズマドーピング法、イオンドーピング法等を用いてもよい。
　続いて、図１６Ｄに示すように、シリコン基板５２の受光面上に非晶質膜５４を形成する。非晶質膜５４は、例えば、プラズマＣＶＤによって形成される。
　続いて、図１６Ｅに示すように、非晶質膜５４上に非晶質膜５６を形成する。非晶質膜５６は、例えば、プラズマＣＶＤによって形成される。
　続いて、図１６Ｆに示すように、金属膜５８１、６２１を形成する。金属膜５８１、６２１の形成方法は、例えば、以下のとおりである。
　先ず、非晶質膜５６の全面にレジストを塗布する。続いて、レジストをフォトリソグラフィ法でパターニングし、レジストパターンを形成する。続いて、レジストパターンをマスクとしてフッ酸と硝酸の混合液等を用いて非晶質膜５６及び非晶質膜５４の一部をエッチングする。続いて、レジストパターンを除去する。これにより、ｐ型拡散層６４ｐの一部が露出される。続いて、蒸着法またはスパッタリング法等を用いて、Ａｇからなる金属膜を非晶質膜５６の全面に形成する。続いて、金属膜をパターニングする。これにより、金属膜５８１が形成される。
　続いて、絶縁膜６０の全面にレジストを塗布する。続いて、レジストをフォトリソグラフィ法でパターニングし、レジストパターンを形成する。続いて、レジストパターンをマスクとして、フッ酸等を用いて、絶縁膜６０の一部をエッチングし、レジストパターンを除去する。これにより、シリコン基板５２のｎ型拡散層６４ｎの一部が露出される。
　続いて、蒸着法またはスパッタリング法等を用いて、絶縁膜６０を覆うようにして、Ａｇからなる金属膜６２１を形成する。
　続いて、金属膜５８１、６２１を熱処理し、電極５８、６２を形成する。熱処理は、第１の実施の形態と同様にして行われる。これにより、図１６Ｇに示すように、光電変換素子５０が得られる。
　光電変換素子５０においても、光電変換素子１０と同様に、素子特性が向上する。
　また、光電変換素子５０においては、シリコン基板５２表面全体に設けられたｐ型拡散層６４ｐによって、シリコン基板５２の受光面側全体に空乏層が形成されるのとともに、ｐ型拡散層６４ｐによる横方向の高いキャリア伝導を得ることで、光によって生成される電子・正孔対の分離を効率的に行うことができる。更に、シリコン基板５２表面に設けた非晶質膜５４（例えばｉ型ａ－Ｓｉ：Ｈ）によって高いパッシベーション効果を得ることができる。非晶質膜５４としてａ－Ｓｉ：Ｈを用いる場合、高温処理（例えば３００℃以上）によってパッシベーション性能が低下してしまうが、光電変換素子５０においては、２５０℃以下の低温プロセスにて低い接触抵抗が得られる。
　なお、光電変換素子５０は、ｐ型拡散層６４ｐに代えてｎ型拡散層を備え、ｎ型拡散層６４ｎに代えてｐ型拡散層を備えていてもよい。また、光電変換素子５０において、シリコン基板５２の導電型はｐ型であってもよい。
　［第２の実施の形態の応用例］
　図１７は、第２の実施の形態の応用例に係る光電変換素子５０Ａの概略構成を示す断面図である。光電変換素子５０Ａは、光電変換素子５０と比べて、非晶質膜５４の代わりに、非晶質膜７０及び非晶質膜７２を備える。また、光電変換素子５０Ａは、光電変換素子５０と比べて、電極５８の代わりに、電極７６を備える。
　非晶質膜７０は、少なくとも非晶質相を含み、例えば、ａ－Ｓｉ：Ｈからなる。非晶質膜７０は、ｉ型ａ－Ｓｉ：Ｈからなることが好ましいが、非晶質膜７２に含まれるｐ型不純物の濃度よりも低い濃度のｐ型不純物を含んでいてもよい。非晶質膜７０は、例えば、１ｎｍ～２０ｎｍの膜厚を有する。非晶質膜７０は、シリコン基板５０のｐ型拡散層６４ｐに接してｐ型拡散層６４ｐ上に配置され、シリコン基板５２をパッシベーションする。
　非晶質膜７２は、少なくとも非晶質相を含み、例えば、ｐ型ａ－Ｓｉ：Ｈからなる。非晶質膜７２は、例えば、１～３０ｎｍの膜厚を有する。非晶質膜７２は、非晶質膜７０に接して非晶質膜７０上に配置される。
　電極７６は、Ａｇからなる。電極７６は、非晶質膜５６を貫通して非晶質膜７２に接し、非晶質膜５６上に配置される。
　光電変換素子５０Ａは、電極７６が直接シリコン基板５２に接することがなく、シリコン基板５２表面が非晶質膜７０で被覆されているため、光電変換素子５０に比べて更に良好なパッシベーション特性が得られる。この結果、光電変換効率を更に向上させることができる。
　光電変換素子５０Ａの製造方法は、光電変換素子５０の製造方法のうち、非晶質膜５４を形成する工程を、非晶質膜７０及び非晶質膜７２を形成する工程に変更し、且つ、電極５８を形成する工程を、電極７６を形成する工程に変更すればよい。
　なお、光電変換素子５０Ａは、非晶質膜７０を備えていなくてもよい。光電変換素子５０Ａにおいては、ｐ型拡散層６４ｐをｎ型拡散層に代え、ｎ型拡散層６４ｎをｐ型拡散層に代え、非晶質膜７２をｎ型ａ－Ｓｉ：Ｈからなるものに代えてもよい。シリコン基板５２の導電型をｐ型に変更してもよい。　［第３の実施の形態］
　図１８は、本発明の第３の実施の形態による光電変換素子８０の概略構成を示す断面図である。光電変換素子８０は、光電変換素子５０のシリコン基板５２をシリコン基板８２に代え、絶縁膜６０を非晶質膜８４、８６に代え、電極６２を電極８８に代えたものである。その他は、光電変換素子５０と同じである。
　シリコン基板８２は、シリコン基板５２のｎ型拡散層６４ｎをｎ型拡散層９０ｎに代えたものである。その他は、シリコン基板５２と同じである。
　ｎ型拡散層９０ｎは、シリコン基板８２の光入射側と反対側の裏面全体に接してシリコン基板８２中に配置される。ｎ型拡散層９０ｎは、ｎ型拡散層６４ｎと同じ厚みを有するとともに、ｎ型拡散層６４ｎのｎ型不純物と同じ濃度のｎ型不純物を含む。
　非晶質薄膜８４は、少なくとも非晶質相を含み、例えば、ｉ型ａ－Ｓｉ：Ｈまたはｎ型ａ－Ｓｉ：Ｈからなる。また、非晶質薄膜８４の膜厚は、例えば、１～２０ｎｍである。非晶質薄膜８４は、シリコン基板８２の光入射側と反対側の裏面に接してシリコン基板８２上に配置される。
　非晶質薄膜８６は、少なくとも非晶質相を含み、例えば、窒化シリコンからなる。また、非晶質薄膜８６の膜厚は、例えば、５０～２００ｎｍである。
　電極８８は、Ａｇからなる。電極８８は、非晶質薄膜８４、８６を貫通してｎ型拡散層９０ｎに接し、非晶質薄膜８６上に配置される。
　光電変換素子８０においては、シリコン基板８２の光入射側の表面は、非晶質薄膜５４によってパッシベーションされ、シリコン基板８２の裏面は、非晶質薄膜８４によってパッシベーションされる。これにより、高い光電変換効率が得られる。なお、シリコン基板８２の裏面側から光を入射しても良い。
　［光電変換素子の製造方法］
　図１９Ａ～１９Ｆを参照しながら、光電変換素子８０の製造方法について説明する。
　先ず、図１９Ａに示すように、シリコン基板８２にｎ型拡散層９０ｎを形成する。具体的には、Ｐおよび砒素（Ａｓ）等のｎ型不純物をシリコン基板８２にイオン注入して、ｎ型拡散層９０ｎをシリコン基板８２の裏面側に形成する。なお、イオン注入後、ｎ型不純物を電気的に活性化するための熱処理を行ってもよい。イオン注入法の代わりに、気相拡散法、固相拡散法、プラズマドーピング法、イオンドーピング法等を用いてもよい。
　続いて、図１９Ｂに示すように、シリコン基板８２にｐ型拡散層６４ｐを形成する。具体的には、Ｂ、ガリウム（Ｇａ）およびインジウム（Ｉｎ）等のｐ型不純物を光入射側からシリコン基板８２にイオン注入する。これによって、ｐ型拡散層６４ｐがシリコン基板８２の光入射側に形成される。なお、イオン注入後、ｐ型不純物を電気的に活性化するための熱処理を行ってもよい。イオン注入法の代わりに、気相拡散法、固相拡散法、プラズマドーピング法、イオンドーピング法等を用いてもよい。
　続いて、図１９Ｃに示すように、シリコン基板８２の受光面上に非晶質膜５４、５６を形成する。非晶質膜５４、５６は、例えば、プラズマＣＶＤによって形成される。
　続いて、図１９Ｄに示すように、非晶質薄膜８４，８６をシリコン基板８２の裏面に順次積層する。非晶質膜８４、８６は、例えば、プラズマＣＶＤによって形成される。
　続いて、図１９Ｅに示すように、金属膜５８１、８８１を形成する。金属膜５８１、８８１の形成方法は、例えば、以下のとおりである。
　先ず、非晶質膜５６の全面にレジストを塗布する。続いて、レジストをフォトリソグラフィ法でパターニングし、レジストパターンを形成する。続いて、レジストパターンをマスクとして非晶質膜５６及び非晶質膜５４の一部をエッチングする。続いて、レジストパターンを除去する。これにより、ｐ型拡散層６４ｐの一部が露出される。続いて、蒸着法およびスパッタリング法等を用いて、Ａｇからなる金属膜を非晶質膜５６の全面に形成する。続いて、金属膜をパターニングする。これにより、金属膜５８１が形成される。
　続いて、非晶質膜８６の全面にレジストを塗布する。続いて、レジストをフォトリソグラフィ法でパターニングし、レジストパターンを形成する。続いて、レジストパターンをマスクとして非晶質膜８６の一部をエッチングし、レジストパターンを除去する。これにより、シリコン基板８２のｎ型拡散層６４ｎの一部が露出される。
　続いて、蒸着法およびスパッタリング法等を用いて、非晶質膜８６を覆うようにして、Ａｇからなる金属膜８８１を形成する。
　続いて、金属膜５８１、８８１を熱処理し、電極５８、８８を形成する。熱処理は、第１の実施の形態と同様にして行われる。これにより、図１９Ｆに示すように、光電変換素子８０が得られる。
　光電変換素子８０においても、光電変換素子１０と同様に、素子特性が向上する。
　なお、光電変換素子８０においては、ｐ型拡散層６４ｐをｎ型拡散層に代え、ｎ型拡散層９０ｎをｐ型拡散層に代えてもよい。この場合、非晶質薄膜５４は、ｉ型ａ－Ｓｉ：Ｈまたはｎ型ａ－Ｓｉ：Ｈからなり、非晶質薄膜８４は、ｉ型ａ－Ｓｉ：Ｈまたはｐ型ａ－Ｓｉ：Ｈからなる。
　［第３の実施の形態の応用例１］
　図２０は、第３の実施の形態の応用例１に係る光電変換素子８０Ａの概略構成を示す縦断面図である。光電変換素子８０Ａは、光電変換素子８０と比べて、非晶質膜５４の代わりに、非晶質膜７０及び非晶質膜７２を備える。非晶質膜８４の代わりに、非晶質膜９４及び非晶質膜９６を備える。電極５８の代わりに、電極７６を備える。電極８８の代わりに、電極９８を備える。
　非晶質薄膜９４は、少なくとも非晶質相を含み、例えば、ｉ型ａ－Ｓｉ：Ｈまたはｎ型ａ－Ｓｉ：Ｈからなる。非晶質薄膜９４は、シリコン基板８２の裏面に接してシリコン基板８２の裏面上に配置される。
　非晶質薄膜９６は、少なくとも非晶質相を含み、例えば、ｎ型ａ－Ｓｉ：Ｈからなる。非晶質薄膜９６は、非晶質薄膜９４に接して非晶質薄膜９４１上に配置される。
　電極９８は、Ａｇからなる。電極９８は、非晶質薄膜８６を貫通して非晶質薄膜９６に接し、非晶質薄膜８６上に配置される。
　光電変換素子８０Ａの製造方法は、光電変換素子８０の製造方法のうち、非晶質膜５４を形成する工程を、非晶質膜７０及び非晶質膜７２を形成する工程に変更し、非晶質膜８４を形成する工程を、非晶質膜９４及び非晶質膜９６を形成する工程に変更し、電極５８を形成する工程を、電極７６を形成する工程に変更し、電極８８を形成する工程を、電極９８を形成する工程に変更すればよい。
　光電変換素子８０Ａの構成では、電極７６とシリコン基板８２の間には非晶質膜７０，７２が形成され、電極９８とシリコン基板８２の間には非晶質膜９４，９６が形成されているため、光電変換素子８０と比べ、より高いパッシベーション効果が得られる。
　なお、光電変換素子８０Ａは、非晶質膜７０、９４を備えていなくてもよい。光電変換素子８０Ａにおいては、ｐ型拡散層６４ｐをｎ型拡散層に代え、ｎ型拡散層９０ｎをｐ型拡散層に代え、非晶質膜７２をｎ型ａ－Ｓｉ：Ｈからなるものに代え、非晶質膜９６をｐ型ａ－Ｓｉ：Ｈからなるものに代えてもよい。シリコン基板８２の導電型をｐ型に変更してもよい。
　［第３の実施の形態の応用例２］
　図２１は、第３の実施の形態の応用例２に係る光電変換素子８０Ｂの概略構成を示す縦断面図である。光電変換素子８０Ｂは、光電変換素子８０と比べて、非晶質膜５４の代わりに、非晶質膜７０及び非晶質膜７２を備える。電極５８の代わりに、電極７６を備える。
　光電変換素子８０Ｂの製造方法は、光電変換素子８０の製造方法のうち、非晶質膜５４を形成する工程を、非晶質膜７０及び非晶質膜７２を形成する工程に変更し、電極５８を形成する工程を、電極７６を形成する工程に変更すればよい。
　なお、光電変換素子８０Ｂは、非晶質膜７０を備えていなくてもよい。光電変換素子８０Ｂにおいては、ｐ型拡散層６４ｐをｎ型拡散層に代え、ｎ型拡散層９０ｎをｐ型拡散層に代え、非晶質膜７２をｎ型ａ－Ｓｉ：Ｈからなるものに代えてもよい。シリコン基板８２の導電型をｐ型に変更してもよい。
　［第４の実施の形態］
　図２２は、この実施の形態による光電変換素子を備える光電変換モジュールの構成を示す概略図である。図２２を参照して、光電変換モジュール１０００は、複数の光電変換素子１００１と、カバー１００２と、出力端子１００３，１００４とを備える。
　複数の光電変換素子１００１は、アレイ状に配置され、直列に接続される。直列に接続する代わりに、並列接続、または、直列と並列を組み合わせた接続を行ってもよい。複数の光電変換素子１００１の各々は、光電変換素子１０，１０Ａ，１０Ｂ，１０Ｃ，５０，５０Ａ，８０，８０Ａ，８０Ｂのいずれかからなる。
　カバー１００２は、耐候性のカバーからなり、複数の光電変換素子１００１を覆う。
　出力端子１００３は、直列に接続された複数の光電変換素子１００１の一方端に配置される光電変換素子１００１に接続される。
　出力端子１００４は、直列に接続された複数の光電変換素子１００１の他方端に配置される光電変換素子１００１に接続される。
　上述したように、光電変換素子１０，１０Ａ，１０Ｂ，１０Ｃ，５０，５０Ａ，８０，８０Ａ，８０Ｂは、素子特性が向上している。従って、光電変換モジュール１０００の性能を向上させることができる。
　なお、第４の実施の形態による光電変換モジュールは、図２２に示す構成に限らず、光電変換素子１０，１０Ａ，１０Ｂ，１０Ｃ，５０，５０Ａ，８０，８０Ａ，８０Ｂのいずれかを用いる限り、どのような構成であってもよい。
　［第５の実施の形態］
　図２３は、この実施の形態による光電変換素子を備える太陽光発電システムの構成を示す概略図である。図２３を参照して、太陽光発電システム１１００は、光電変換モジュールアレイ１１０１と、接続箱１１０２と、パワーコンディショナー１１０３と、分電盤１１０４と、電力メーター１１０５とを備える。
　接続箱１１０２は、光電変換モジュールアレイ１１０１に接続される。パワーコンディショナー１１０３は、接続箱１１０２に接続される。分電盤１１０４は、パワーコンディショナー１１０３および電気機器１１１０に接続される。電力メーター１１０５は、分電盤１１０４および商用電力系統に接続される。
　光電変換モジュールアレイ１１０１は、太陽光を電気に変換して直流電力を発電し、その発電した直流電力を接続箱１１０２に供給する。
　接続箱１１０２は、光電変換モジュールアレイ１１０１が発電した直流電力を受け、その受けた直流電力をパワーコンディショナー１１０３へ供給する。
　パワーコンディショナー１１０３は、接続箱１１０２から受けた直流電力を交流電力に変換し、その変換した交流電力を分電盤１１０４に供給する。
　分電盤１１０４は、パワーコンディショナー１１０３から受けた交流電力および／または電力メーター１１０５を介して受けた商用電力を電気機器１１１０へ供給する。また、分電盤１１０４は、パワーコンディショナー１１０３から受けた交流電力が電気機器１１１０の消費電力よりも多いとき、余った交流電力を、電力メーター１１０５を介して、商用電力系統へ供給する。
　電力メーター１１０５は、商用電力系統から分電盤１１０４へ向かう方向の電力を計測するとともに、分電盤１１０４から商用電力系統へ向かう方向の電力を計測する。
　図２４は、図２３に示す光電変換モジュールアレイ１１０１の構成を示す概略図である。図２４を参照して、光電変換モジュールアレイ１１０１は、複数の光電変換モジュール１１２０と、出力端子１１２１，１１２２とを含む。
　複数の光電変換モジュール１１２０は、アレイ状に配列され、直列に接続される。直列に接続する代わりに、並列接続、または、直列と並列を組み合わせた接続を行ってもよい。複数の光電変換モジュール１１２０の各々は、図２２に示す光電変換モジュール１０００からなる。
　出力端子１１２１は、直列に接続された複数の光電変換モジュール１１２０の一方端に位置する光電変換モジュール１１２０に接続される。
　出力端子１１２２は、直列に接続された複数の光電変換モジュール１１２０の他方端に位置する光電変換モジュール１１２０に接続される。
　太陽光発電システム１１００における動作を説明する。光電変換モジュールアレイ１１０１は、太陽光を電気に変換して直流電力を発電し、その発電した直流電力を、接続箱１１０２を介してパワーコンディショナー１１０３へ供給する。
　パワーコンディショナー１１０３は、光電変換モジュールアレイ１１０１から受けた直流電力を交流電力に変換し、その変換した交流電力を分電盤１１０４へ供給する。
　分電盤１１０４は、パワーコンディショナー１１０３から受けた交流電力が電気機器１１１０の消費電力以上であるとき、パワーコンディショナー１１０３から受けた交流電力を電気機器１１１０に供給する。そして、分電盤１１０４は、余った交流電力を、電力メーター１１０５を介して、商用電力系統へ供給する。
　また、分電盤１１０４は、パワーコンディショナー１１０３から受けた交流電力が電気機器１１１０の消費電力よりも少ないとき、商用電力系統から受けた交流電力およびパワーコンディショナー１１０３から受けた交流電力を電気機器１１１０へ供給する。
　太陽光発電システム１１００は、上述したように、素子特性が向上している光電変換素子１０，１０Ａ，１０Ｂ，１０Ｃ，５０，５０Ａ，８０，８０Ａ，８０Ｂのいずれかを備えている。従って、太陽光発電システム１１００の性能を向上させることができる。
　なお、第５の実施の形態による太陽光発電システムは、図２３，２４に示す構成に限らず、光電変換素子１０，１０Ａ，１０Ｂ，１０Ｃ，５０，５０Ａ，８０，８０Ａ，８０Ｂのいずれかを用いる限り、どのような構成であってもよい。
　［第６の実施の形態］
　図２５は、この実施の形態による光電変換素子を備える太陽光発電システムの構成を示す概略図である。図２５を参照して、太陽光発電システム１２００は、サブシステム１２０１～１２０ｎ（ｎは２以上の整数）と、パワーコンディショナー１２１１～１２１ｎと、変圧器１２２１とを備える。太陽光発電システム１２００は、図２３に示す太陽光発電システム１１００よりも規模が大きい太陽光発電システムである。
　パワーコンディショナー１２１１～１２１ｎは、それぞれ、サブシステム１２０１～１２０ｎに接続される。
　変圧器１２２１は、パワーコンディショナー１２１１～１２１ｎおよび商用電力系統に接続される。
　サブシステム１２０１～１２０ｎの各々は、モジュールシステム１２３１～１２３ｊ（ｊは２以上の整数）からなる。
　モジュールシステム１２３１～１２３ｊの各々は、光電変換モジュールアレイ１３０１～１３０ｉ（ｉは２以上の整数）と、接続箱１３１１～１３１ｉと、集電箱１３２１とを含む。
　光電変換モジュールアレイ１３０１～１３０ｉの各々は、図３４に示す光電変換モジュールアレイ１１０１と同じ構成からなる。
　接続箱１３１１～１３１ｉは、それぞれ、光電変換モジュールアレイ１３０１～１３０ｉに接続される。
　集電箱１３２１は、接続箱１３１１～１３１ｉに接続される。また、サブシステム１２０１のｊ個の集電箱１３２１は、パワーコンディショナー１２１１に接続される。サブシステム１２０２のｊ個の集電箱１３２１は、パワーコンディショナー１２１２に接続される。以下、同様にして、サブシステム１２０ｎのｊ個の集電箱１３２１は、パワーコンディショナー１２１ｎに接続される。
　モジュールシステム１２３１のｉ個の光電変換モジュールアレイ１３０１～１３０ｉは、太陽光を電気に変換して直流電力を発電し、その発電した直流電力をそれぞれ接続箱１３１１～１３１ｉを介して集電箱１３２１へ供給する。モジュールシステム１２３２のｉ個の光電変換モジュールアレイ１３０１～１３０ｉは、太陽光を電気に変換して直流電力を発電し、その発電した直流電力をそれぞれ接続箱１３１１～１３１ｉを介して集電箱１３２１へ供給する。以下、同様にして、モジュールシステム１２３ｊのｉ個の光電変換モジュールアレイ１３０１～１３０ｉは、太陽光を電気に変換して直流電力を発電し、その発電した直流電力をそれぞれ接続箱１３１１～１３１ｉを介して集電箱１３２１へ供給する。
　そして、サブシステム１２０１のｊ個の集電箱１３２１は、直流電力をパワーコンディショナー１２１１へ供給する。
　サブシステム１２０２のｊ個の集電箱１３２１は、同様にして直流電力をパワーコンディショナー１２１２へ供給する。
　以下、同様にして、サブシステム１２０ｎのｊ個の集電箱１３２１は、直流電力をパワーコンディショナー１２１ｎへ供給する。
　パワーコンディショナー１２１１～１２１ｎは、それぞれ、サブシステム１２０１～１２０ｎから受けた直流電力を交流電力に変換し、その変換した交流電力を変圧器１２２１へ供給する。
　変圧器１２２１は、パワーコンディショナー１２１１～１２１ｎから交流電力を受け、その受けた交流電力の電圧レベルを変換して商用電力系統へ供給する。
　太陽光発電システム１２００は、上述したように、素子特性が向上している光電変換素子１０，１０Ａ，１０Ｂ，１０Ｃ，５０，５０Ａ，８０，８０Ａ，８０Ｂのいずれかを備えている。従って、太陽光発電システム１２００の性能を向上させることができる。　なお、第６の実施の形態による太陽光発電システムは、図２５に示す構成に限らず、光電変換素子１０，１０Ａ，１０Ｂ，１０Ｃ，５０，５０Ａ，８０，８０Ａ，８０Ｂのいずれかを用いる限り、どのような構成であってもよい。
　以上、本発明の実施形態について、詳述してきたが、これらはあくまでも例示であって、本発明は、上述の実施形態によって、何等、限定されない。
　例えば、第１の実施の形態において、シリコン基板１２はｐ型の単結晶シリコン基板であってもよい。この場合、シリコン基板１２の面内方向でｐ型非晶質シリコン層２０ｐの幅寸法がｎ型非晶質シリコン層２０ｎの幅寸法よりも小さくするのが好ましい。これは、応用例１～３についても、同様である。
　第１の実施の形態において、シリコン基板１２の受光面側のテクスチャ構造及び裏面側のテクスチャ構造は、必須の構成要素ではない。これは、応用例１～３についても、同様である。
　第１の実施の形態において、パッシベーション膜１４及び反射防止膜１６は、必須の構成要素ではない。これは、応用例１～３についても、同様である。
　第１の実施の形態において、シリコン基板１２の受光面側に高濃度領域が形成されていてもよい。高濃度領域は、シリコン基板１２と同じ導電型を有する不純物がシリコン基板１２よりも高濃度にドーピングされた領域である。高濃度領域は、ＦＳＦ（Front Surface Field）として機能する。これは、応用例１～３についても、同様である。

Claims (12)

  1. 　半導体基板と、
    　第１導電型の第１半導体層と、
    　前記第１導電型とは反対の第２導電型の第２半導体層と、
    　前記第１半導体層上に形成された第１電極と、
    　前記第２半導体層上に形成された第２電極とを備え、
    　前記第１電極と前記第２電極のうち少なくとも一方の電極は、金属結晶粒を複数含み、
    前記電極の面内方向における前記金属結晶粒の平均結晶粒径が前記電極の厚みより大きい、光電変換素子。
  2. 　請求項１に記載の光電変換素子であって、
    　前記電極は、銀を主成分とする金属膜からなる、光電変換素子。
  3. 　請求項１又は２に記載の光電変換素子であって、
    前記第１半導体層及び前記第２半導体層は、前記半導体基板における受光面とは反対側の裏面に設けられた、光電変換素子。
  4. 　請求項１～３の何れか１項に記載の光電変換素子であって、
    　前記金属結晶粒は、前記半導体基板の厚み方向に平行な結晶軸が＜１１１＞方向に優先配向している、光電変換素子。
  5. 請求項１～４の何れか１項に記載の光電変換素子であって、
    前記電極は、前記第1電極であり、
    前記第１導電型は、ｎ型であり、
    前記平均結晶粒径は、前記第１電極の厚みの１．３４倍以上である、光電変換素子。
  6. 請求項１～４の何れか１項に記載の光電変換素子であって、
    前記電極は、前記第1電極であり、
    前記第１導電型は、ｎ型であり、
    前記平均結晶粒径は、前記第１電極の厚みの１．５４倍以上である、光電変換素子。
  7. 請求項１～４の何れか１項に記載の光電変換素子であって、
    前記電極は、前記第２電極であり、
    前記第２導電型は、ｐ型であり、
    前記平均結晶粒径は、前記第２電極の厚みの１倍より大きく、２．４４倍以下である、光電変換素子。
  8. 請求項１～４の何れか１項に記載の光電変換素子であって、
    前記電極は、前記第２電極であり、
    前記第２導電型は、ｐ型であり、
    前記平均結晶粒径は、前記第２電極の厚みの１．２６倍以上、且つ、２．４４倍以下である、光電変換素子。
  9. 　請求項１～４の何れか１項に記載の光電変換素子であって、
    　前記半導体基板の導電型は、前記第１導電型であり、
    　前記第２電極と前記第２半導体層との接触面積は、前記第１電極と前記第１半導体層との接触面積の２倍以上であり、
    　前記電極は、前記第１電極及び前記第２電極であり、
    　前記第１電極の平均結晶粒径と前記第２電極の平均結晶粒径との平均値は、前記第１電極及び前記第２電極の厚みの１．３倍以上であって、且つ、４．７２倍以下である、光電変換素子。
  10. 　請求項１～４の何れか１項に記載の光電変換素子であって、
    　前記半導体基板の導電型は、前記第１導電型であり、
    　前記第２電極と前記第２半導体層との接触面積は、前記第１電極と前記第１半導体層との接触面積の１倍以上であり、
    　前記電極は、前記第１電極及び前記第２電極であり、
    　前記第１電極の平均結晶粒径と前記第２電極の平均結晶粒径との平均値は、第１電極及び第２電極の厚みの１．３倍以上であって、且つ、４倍以下である、光電変換素子。
  11. 　請求項１～１０の何れか１項に記載の光電変換素子を少なくとも１つ含む光電変換モジュール。
  12. 　請求項１１に記載の光電変換モジュールを少なくとも１つ含む太陽光発電システム。
PCT/JP2014/078372 2013-10-25 2014-10-24 光電変換素子、光電変換モジュール、並びに、太陽光発電システム WO2015060434A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201480058683.4A CN105659389B (zh) 2013-10-25 2014-10-24 光电转换元件、光电转换模块以及太阳光发电系统
US15/031,823 US11121270B2 (en) 2013-10-25 2014-10-24 Photoelectric conversion element, photoelectric conversion module, and solar photovoltaic power generation system
JP2015543929A JP6529436B2 (ja) 2013-10-25 2014-10-24 光電変換素子、光電変換モジュール、並びに、太陽光発電システム

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013-222816 2013-10-25
JP2013222816 2013-10-25

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US15/031,823 Continuation US11121270B2 (en) 2013-10-25 2014-10-24 Photoelectric conversion element, photoelectric conversion module, and solar photovoltaic power generation system

Publications (1)

Publication Number Publication Date
WO2015060434A1 true WO2015060434A1 (ja) 2015-04-30

Family

ID=52993019

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2014/078372 WO2015060434A1 (ja) 2013-10-25 2014-10-24 光電変換素子、光電変換モジュール、並びに、太陽光発電システム

Country Status (4)

Country Link
US (1) US11121270B2 (ja)
JP (1) JP6529436B2 (ja)
CN (1) CN105659389B (ja)
WO (1) WO2015060434A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6780421B2 (ja) * 2016-03-01 2020-11-04 ソニー株式会社 撮像素子、積層型撮像素子及び固体撮像装置、並びに、固体撮像装置の駆動方法
US10361353B2 (en) * 2018-02-08 2019-07-23 Intel Corporation Sidewall metal spacers for forming metal gates in quantum devices
KR102514710B1 (ko) * 2021-05-07 2023-03-29 한국과학기술원 초소형 온칩 광 센싱을 위한 광 검출 소자 및 goi 디바이스, 및 그의 제조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005101240A (ja) * 2003-09-24 2005-04-14 Sanyo Electric Co Ltd 光起電力素子およびその製造方法
JP2010183080A (ja) * 2009-02-04 2010-08-19 Lg Electronics Inc 太陽電池及びその製造方法
JP2013098241A (ja) * 2011-10-28 2013-05-20 Kaneka Corp 結晶シリコン系太陽電池及び結晶シリコン系太陽電池の製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5928385A (ja) * 1982-08-10 1984-02-15 Komatsu Denshi Kinzoku Kk 太陽電池の製造方法
JPH01125988A (ja) * 1987-11-11 1989-05-18 Hitachi Ltd 太陽電池素子の製造方法
CN100431177C (zh) * 2003-09-24 2008-11-05 三洋电机株式会社 光生伏打元件及其制造方法
US20070169808A1 (en) * 2006-01-26 2007-07-26 Kherani Nazir P Solar cell
JP2007281156A (ja) 2006-04-06 2007-10-25 Japan Advanced Institute Of Science & Technology Hokuriku 裏面電極型半導体へテロ接合太陽電池ならびにその製造方法と製造装置
US7902540B2 (en) * 2008-05-21 2011-03-08 International Business Machines Corporation Fast P-I-N photodetector with high responsitivity
US8383451B2 (en) * 2009-03-09 2013-02-26 Aqt Solar, Inc. Deposition of photovoltaic thin films by plasma spray deposition
JP5258707B2 (ja) * 2009-08-26 2013-08-07 株式会社東芝 半導体発光素子
CN101694835A (zh) 2009-10-13 2010-04-14 上海宏力半导体制造有限公司 金属层的制造方法
JP5213188B2 (ja) 2010-04-27 2013-06-19 シャープ株式会社 裏面電極型太陽電池、および裏面電極型太陽電池の製造方法
US8633379B2 (en) * 2010-08-17 2014-01-21 Lg Electronics Inc. Solar cell
CN102790009B (zh) * 2011-05-16 2015-04-29 中芯国际集成电路制造(上海)有限公司 降低铜电镀工艺中边缘效应的方法及铜互连结构制造方法
JP2013115262A (ja) * 2011-11-29 2013-06-10 Sharp Corp 光電変換素子
JP5774204B2 (ja) * 2012-03-29 2015-09-09 三菱電機株式会社 光起電力素子およびその製造方法、太陽電池モジュール
CN102832342A (zh) * 2012-09-14 2012-12-19 中国科学院上海微系统与信息技术研究所 含有TiSiN材料层的相变存储单元及其制备方法
US10014425B2 (en) * 2012-09-28 2018-07-03 Sunpower Corporation Spacer formation in a solar cell using oxygen ion implantation

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005101240A (ja) * 2003-09-24 2005-04-14 Sanyo Electric Co Ltd 光起電力素子およびその製造方法
JP2010183080A (ja) * 2009-02-04 2010-08-19 Lg Electronics Inc 太陽電池及びその製造方法
JP2013098241A (ja) * 2011-10-28 2013-05-20 Kaneka Corp 結晶シリコン系太陽電池及び結晶シリコン系太陽電池の製造方法

Also Published As

Publication number Publication date
US20160247949A1 (en) 2016-08-25
US11121270B2 (en) 2021-09-14
JPWO2015060434A1 (ja) 2017-03-09
CN105659389B (zh) 2018-10-19
CN105659389A (zh) 2016-06-08
JP6529436B2 (ja) 2019-06-12

Similar Documents

Publication Publication Date Title
US10424685B2 (en) Method for manufacturing solar cell having electrodes including metal seed layer and conductive layer
JP6529437B2 (ja) 光電変換素子、光電変換モジュール、並びに、太陽光発電システム
JP6599769B2 (ja) 光電変換装置
JP2009164544A (ja) 太陽電池のパッシベーション層構造およびその製造方法
CN114242803B (zh) 太阳能电池及其制备方法、光伏组件
US20160268462A1 (en) Photoelectric conversion element
US11056601B2 (en) Solar cell
US10516066B2 (en) Photovoltaic conversion device, photovoltaic module, and solar power generation system
US11251325B2 (en) Photovoltaic device and method for manufacturing the same
US20160268450A1 (en) Photoelectric conversion element
KR101886818B1 (ko) 이종 접합 실리콘 태양 전지의 제조 방법
JP6529436B2 (ja) 光電変換素子、光電変換モジュール、並びに、太陽光発電システム
US20150372165A1 (en) Photoelectric converting element
US20110094586A1 (en) Solar cell and method for manufacturing the same
JP6564767B2 (ja) 光電変換装置
JP6639295B2 (ja) 光電変換装置、光電変換モジュールおよび太陽光発電システム
EP4333080A1 (en) Contact structure applied to tunneling type solar cell, solar cell having contact structure and manufacturing method therefor
CN107667435B (zh) 光电转换装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 14856201

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2015543929

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

WWE Wipo information: entry into national phase

Ref document number: 15031823

Country of ref document: US

122 Ep: pct application non-entry in european phase

Ref document number: 14856201

Country of ref document: EP

Kind code of ref document: A1