WO2015054977A1 - 在第一次光刻工艺中对准方形晶圆的方法 - Google Patents

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WO2015054977A1
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square
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wafer
square wafer
alignment mark
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李晋闽
王军喜
孔庆峰
郭金霞
伊晓燕
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中国科学院半导体研究所
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    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
    • G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
    • G03F9/7073—Alignment marks and their environment
    • G03F9/7084—Position of mark on substrate, i.e. position in (x, y, z) of mark, e.g. buried or resist covered mark, mark on rearside, at the substrate edge, in the circuit area, latent image mark, marks in plural levels
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/38—Masks having auxiliary features, e.g. special coatings or marks for alignment or testing; Preparation thereof
    • G03F1/42—Alignment or registration features, e.g. alignment marks on the mask substrates

Definitions

  • the present invention relates to the field of semiconductor technology, and more particularly to a method of aligning a square wafer in a first photolithography process. Background technique
  • the process of fabricating a die into a die requires multiple processes, including mesa etching, electrode definition, passivation protection, and a series of mask layouts for different processes. Since the first lithographic exposure of the circular wafer is not required, the first reticle is directly exposed, and the second reticle is left at the corresponding position of the wafer according to the first reticle. The alignment marks are aligned, and so on. However, with this lithographic plate alignment method, the integrity of the die around the square epitaxial wafer cannot be guaranteed, as shown in Fig. 1, 21 is a square wafer four sides, and 22 is a dies formed on a square wafer by a photolithography process, Without lithography alignment, the dies around the square wafer are not complete. This will also result in waste. Summary of the invention
  • the present invention provides a method of aligning square wafers in a first photolithography process to avoid damage to the die due to exposure.
  • a method of square wafer alignment in a first photolithography process comprises: step A, preparing an alignment mark on a periphery of a mask pattern on a mask for performing a first exposure on a square wafer; and step B, in the first exposure process, using a mask Aligning the mark, defining the square wafer in a predetermined area, exposing the square wafer by the mask pattern; and step C, in the second exposure process and the subsequent exposure process, using the previous photolithography process
  • step A preparing an alignment mark on a periphery of a mask pattern on a mask for performing a first exposure on a square wafer
  • step B in the first exposure process, using a mask Aligning the mark, defining the square wafer in a predetermined area, exposing the square wafer by the mask pattern
  • step C in the second exposure process and the subsequent exposure process, using the previous photolithography process
  • the underlying alignment marks align the square wafers.
  • the method for aligning the square wafer layout of the invention is simple, reliable and easy to implement, and can ensure the integrity of the square crystal edge along the die and improve the chip production capacity.
  • FIG. 1 is a view showing a distribution of a die on a wafer after exposure of a first photolithography process without performing square wafer layout alignment in the prior art
  • FIG. 2 is a flow chart showing a method of aligning a square wafer layout in a first photolithography process exposure according to a first embodiment of the present invention
  • FIG. 3 is a schematic view of a mask in a first photolithography process in the method shown in FIG. 2;
  • FIG. 4 is a schematic view showing another embodiment of a mask in a first photolithography process in the method shown in FIG.
  • Figure 5 is a schematic view showing still another embodiment of the mask in the first photolithography process in the method shown in Figure 2;
  • Figure 6 is a schematic illustration of a mask in a first photolithography process in accordance with another embodiment of the present invention. ⁇ Symbol Description ⁇
  • the present invention passes at least the corresponding position of the square wafer relative apex angle in the previous lithography process At the location or outside, an alignment mark is formed so that alignment is performed according to the alignment mark in the subsequent photolithography process, thereby ensuring the integrity of the surrounding die.
  • a method of square wafer layout alignment is provided, wherein the square wafer is a square GaN-based LED epitaxial wafer.
  • the LED chip fabricated from the epitaxial wafer of the LED includes: a series of lithography processes such as mesa etching, electrode definition, and passivation protection.
  • the method for alignment of a square wafer layout in this embodiment includes:
  • Step A On the periphery of the mask pattern 25 on the mask for performing the first exposure on the square GaN-based LED epitaxial wafer, at least two pairs of strip-shaped alignment marks parallel to the sides of the square wafer are prepared, as shown in FIG. Show.
  • Each length and width of the strip alignment marks can be set as desired.
  • the inner sides of the pair of strip-shaped alignment marks correspond to the sides of the square wafer, wherein each pair of strip-shaped alignment marks are respectively parallel to the mutually perpendicular sides of the square wafer. Further, each pair of strip alignment marks are perpendicular to each other.
  • the alignment mark may be a right angle strip alignment mark or a cross strip alignment mark, or a combination thereof.
  • the paired strip alignment marks may be perpendicular to each other without intersecting, for example, as shown in FIG. 5, however, wherein the length and width of the strips may be set as needed; paired strip alignment marks They may be perpendicular and intersect each other, such as a right-angle strip-shaped alignment mark as shown in FIG. 3; the pair of strip-shaped alignment marks may be perpendicular to each other and intersect, and formed as a cross-bar alignment mark, and FIG. 4 shows one of them.
  • four of the two pairs of strips may be separated from one another.
  • four of the two pairs of strips may be connected to each other.
  • four of the two pairs of strips may cross each other to form a cross.
  • At least two pairs of mutually perpendicular strip-shaped alignment marks are two right-angle strip-shaped alignment marks 23, the inner side of the right-angle strip-shaped alignment mark 23 and the exposed square GaN-based LED
  • the relative apex angle of the epitaxial wafer corresponds, as shown in FIG.
  • the length and width of the right-angle strip-shaped alignment mark 23 can be set as needed, as long as the right-angle strips are aligned with the two perpendicular parts of the mark, that is, the two strips are respectively parallel to the square wafer.
  • the two sides of each other may be perpendicular to each other, and the right-angled strip alignment marks shown in FIG. 3 are for illustration only, and are not intended to be limiting.
  • the right angle strip alignment mark 23 can be four The "cross" type extending in the direction, the length of the two sides of the right angle may be different, as shown in FIG.
  • the number of the right-angle strip-shaped alignment marks is at least two (that is, including two pairs of mutually perpendicular strips), There may be three or four, and the present invention is not limited thereto.
  • the distance d between the inner side of the right-angle strip-shaped alignment mark and the corresponding edge of the exposed square GaN-based LED epitaxial wafer satisfies: 0 ⁇ m (1 100 ⁇ m, or 0 ⁇ m ⁇ (1 50 ⁇ m ⁇ ).
  • the alignment mark 23 may be a strip shape, and the length of the strip may vary according to the size of the square substrate, and may be 1/1000 ⁇ 1 of the side length of the square substrate, or 1/5-1, the strip alignment mark is located on the periphery of the mask pattern 25, parallel to the side of the square wafer, and the distance d from the edge of the square wafer satisfies: 0 ⁇ (1 100 ⁇ .
  • the inner side of the two right-angle strip-shaped alignment marks on the periphery of the mask is aligned with the opposite apex angle of the exposed square GaN-based LED epitaxial wafer, and the square is formed by using a mask pattern. GaN-based LED epitaxial wafer is exposed;
  • Step C in the second exposure and subsequent exposure, the alignment marks left by the previous photolithography process are used for alignment.
  • the specific photolithography process is also performed according to a conventional process. Since the first photolithography completes the die top surface around the epitaxial wafer, the second reticle is further performed according to the alignment mark left by the first reticle at the corresponding position of the wafer (unlike the above-mentioned right-angle strip alignment mark).
  • the alignment, and so on, guarantees the integrity of the surrounding die. Taking a two-inch square LED epitaxial wafer, a 45 mil die, for example, can increase 9% of die throughput.
  • the alignment is performed on a microscopic scale, it is time-consuming and labor-intensive to actually use the specific size for alignment, and the operation is very inconvenient.
  • it is not necessary to measure the specific size. Alignment and wafer positioning can be achieved only by the naked eye, greatly improving the ease of operation and the final output.
  • the square wafer is a square GaN HEMT epitaxial wafer.
  • the corresponding power devices fabricated from the GaN HEMT epitaxial wafer include: a series of photolithography processes such as source and drain electrodes, step etching, and gate electrodes.
  • the method for alignment of the square wafer layout of this embodiment includes:
  • Step A' on the periphery of the mask pattern (26, 27) on the mask for the first exposure of the square GaN HEM epitaxial wafer, a square-shaped alignment mark 24 is prepared, which is aligned with the mark 24
  • the inner side corresponds to the four peripheral edges of the exposed square GaN HEMT epitaxial wafer, as shown in FIG.
  • the square shaped alignment mark 24 is yet another embodiment of the present invention.
  • the strip shape of the strip alignment mark may be separated as described in the first embodiment of the present invention, or may be a square according to the second embodiment of the present invention.
  • the frame shapes are connected to each other.
  • the width of the square-shaped alignment mark 24 can be set as needed, as long as the two mutually perpendicular portions of the square shape are respectively parallel to the mutually perpendicular sides of the square wafer.
  • the inner side of the square-shaped alignment mark may be exactly the same as the four peripheral edges of the exposed square GaN-based LED epitaxial wafer, or may be slightly larger than the size of the four peripheral edges of the exposed square GaN-based LED epitaxial wafer, wherein, The distance d between the inner side of the frame-shaped alignment mark and the corresponding edge of the epitaxial wafer of the exposed square GaN HEMT satisfies: 0 ⁇ m (1 100 ⁇ m ⁇ ).
  • the peripheral square-shaped alignment mark of the mask is aligned with the four peripheral edges of the exposed square GaN HEMT epitaxial wafer, and the square GaN is masked by using a mask pattern.
  • the HEMT epitaxial wafer is exposed;
  • Step C' in the second exposure and subsequent exposure, the alignment marks left by the previous photolithography process are used for alignment.
  • the specific photolithography process is also performed according to a conventional process.
  • the integrity of the core source and drain electrodes 26, 27 around the square GaN HEMT power device is ensured by alignment marks.
  • the conventional lithography process since the first lithography completes the die top surface around the epitaxial wafer, the second reticle is then placed according to the alignment mark of the first reticle at the corresponding position of the wafer (unlike the above The frame alignment mark is aligned, and so on, thereby ensuring the integrity of the surrounding die and improving the die capacity of the HEMT power device.
  • the present invention provides a method of square wafer layout alignment, and in particular, the method of the preferred embodiment of the present invention greatly improves the ease of operation, and the method is simple, reliable, and easy to implement. This method can ensure the integrity of the edge of the square wafer and improve the chip production capacity.
  • the specific embodiments of the present invention have been described in detail with reference to the preferred embodiments of the present invention. Any modifications, equivalent substitutions, improvements, etc., made within the spirit and scope of the present invention are intended to be included within the scope of the present invention.

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  • General Physics & Mathematics (AREA)
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Abstract

提供了一种在第一次光刻工艺中方形晶圆对准的方法。该方法包括：步骤A，在对方形晶圆进行第一次曝光的掩模板上掩模图形的外围，制备对准标记；步骤B，在第一次曝光工艺中，利用掩模板上的对准标记，将方形晶圆限定在预设区域内，由掩模图形对方形晶圆进行曝光；以及步骤C，在第二次曝光工艺以及后续曝光工艺中，利用前一次光刻工艺留下的对准标记对方形晶圆进行对准。由此，可以保证方形晶圆边沿管芯完整，提高芯片产能。

Description

在第一次光刻工艺中对准方形晶圆的方法 技术领域
本发明涉及半导体技术领域， 尤其涉及一种在第一次光刻工艺中对准 方形晶圆的方法。 背景技术
晶圆在加工成管芯的过程中， 受到切割裂片的限制， 只能是方形或长 方形的管芯， 所以现有圆形晶圆在切割裂片过程中四周的管芯变得不完 整， 成本上产生了浪费。 而方形或长方形晶圆四周与切割裂片方向平行， 不会产生如圆形晶圆边沿圆弧产生的管芯不完整。
晶圆制作成管芯的过程， 需要多歩工艺， 包括台面蚀刻、 电极定义、 钝化保护， 需要一系列针对不同工艺的掩模版版图。 由于圆形晶圆第一次 光刻曝光时， 不需要对版， 直接利用第一块掩模版进行曝光即可， 第二块 掩模版再根据第一块掩模版在晶圆对应位置留下的对准标记进行对位， 依 次类推。 但是用这种光刻板对准方法， 并不能保证方形外延片四周管芯的 完整， 如图 1， 21为方形晶圆四边， 22为利用光刻工艺在方形晶圆上形成 的管芯， 由于没有光刻对位， 方形晶圆四周的管芯并不完整。 这同样会造 成浪费。 发明内容
(一） 要解决的技术问题
鉴于上述技术问题， 本发明提供了一种在第一次光刻工艺中方形晶圆 对准的方法， 以避免由于曝光造成管芯的破坏。
(二） 技术方案
根据本发明的一个方面， 提供了一种在第一次光刻工艺中方形晶圆对 准的方法。 该方法包括： 歩骤 A， 在对方形晶圆进行第一次曝光的掩模上 掩模图形的外围， 制备对准标记； 歩骤 B， 在第一次曝光工艺中， 利用掩 模上的对准标记， 将方形晶圆限定在预设区域内， 由掩模图形对方形晶圆 进行曝光； 以及歩骤 C， 在第二次曝光工艺以及后续曝光工艺中， 利用前 一次光刻工艺留下的对准标记对方形晶圆进行对准。 (三） 有益效果
本发明方形晶圆版图对准的方法简单可靠、 易于实现， 可保证方形晶 圆边沿管芯完整， 提高芯片产能。 附图说明
图 1为现有技术未进行方形晶圆版图对准进行第一次光刻工艺曝光后 管芯在晶圆上的分布；
图 2根据本发明第一实施例在第一次光刻工艺曝光中对准方形晶圆版 图方法的流程图；
图 3为图 2所示方法中的第一次光刻工艺中掩模的示意图； 图 4为图 2所示方法中的第一次光刻工艺中掩模的另一实施例示意 图；
图 5 为图 2所示方法中的第一次光刻工艺中掩模的又一实施例示意 图；
图 6根据本发明另一实施例中第一次光刻工艺中掩模的示意图。 【符号说明】
21-方形晶圆四边； 22-晶圆四周残缺的管芯；
23-直角条形对准标记； 24-方框形对准标记；
25、 26、 27-掩模图形。 具体实施方式
为使本发明的目的、 技术方案和优点更加清楚明白， 以下结合具体实 施例， 并参照附图， 对本发明进一歩详细说明。 需要说明的是， 在附图或 说明书描述中， 相似或相同的部分都使用相同的图号。 附图中未绘示或描 述的实现方式， 为所属技术领域中普通技术人员所知的形式。 另外， 虽然 本文可提供包含特定值的参数的示范， 但应了解， 参数无需确切等于相应 的值， 而是可在可接受的误差容限或设计约束内近似于相应的值。 实施例 中提到的方向用语， 例如 "上"、 "下"、 "前"、 "后"、 "左"、 "右"等， 仅 是参考附图的方向。 因此， 使用的方向用语是用来说明并非用来限制本发 明的保护范围。
本发明通过在前一次光刻过程中至少于方形晶圆相对顶角对应的位 置处或其外侧， 制作对准标记， 从而在后续光刻过程中， 依据该对准标记 进行对位， 从而保证了四周管芯的完整。
在本发明的第一个示例性实施例中， 提供了一种方形晶圆版图对准的 方法， 其中， 该方形晶圆为方形 GaN基 LED外延片。 由该 LED外延片制 作 LED芯片包括： 台面蚀刻、 电极定义、 钝化保护等一系列光刻过程。
请参照图 2， 本实施例方形晶圆版图对准的方法包括：
歩骤 A， 在对方形 GaN基 LED外延片进行第一次曝光的掩模上掩模 图形 25 的外围， 制备至少两对平行于方形晶圆的边的条形对准标记， 如 图 5所示。 条形对准标记的每一个长度和宽度可以根据需要进行设定。 所 述成对的条形对准标记的内侧与所述方形晶圆的边对应， 其中， 每对条形 对准标记分别平行于所述方形晶圆的相互垂直的两边。 进一歩， 每对条形 对准标记相互垂直。 具体地， 对准标记可以是直角条形对准标记或十字条 形对准标记， 或它们的组合。 也就是说， 成对的条形对准标记可以相互垂 直而不相交， 例如如图 5所示的情形， 然而其中条形的长度和宽度可以根 据需要进行设置； 成对的条形对准标记可以相互垂直并且相交， 例如如图 3所示的直角条形对准标记；成对的条形对准标记可以相互垂直并且相交， 并且形成为十字条形对准标记， 图 4示出其中一种十字条形对准标记的示 例。
根据本发明的实施例， 两对条形中的四个条形可以彼此分离。 根据本 发明的实施例， 两对条形中的四个条形可以互相连接。 根据本发明的实施 例， 两对条形中的四个条形可以相互交叉形成十字形。 本领域技术人员可 以根据需要选择不同的形式， 只要条形平行于晶片的对应的边实现对准的 目的即可。
在本发明的一个优选的实施例中， 至少两对相互垂直的条形对准标记 是两直角条形对准标记 23， 该直角条形对准标记 23的内侧与被曝光的方 形 GaN基 LED外延片的相对顶角相对应， 如图 3所示。
需要说明的是， 该直角条形对准标记 23 的长度和宽度可以根据需要 进行设定， 只要直角条形对准标记的互相垂直的两部分， 也就是两个条形 分别平行于方形晶圆的互相垂直的两边即可， 图 3示出的直角条形对准标 记仅是为了图示， 而不是为了限制。 直角条形对准标记 23可以是向四个 方向延伸的 "十字"型， 直角的两边延伸长度可以不同， 如图 4所示， 并 且该直角条形对准标记的数目至少为两个（也就是包括两对相互垂直的条 形）， 还可以为 3个或者 4个， 本发明并不对此进行限定。 该直角条形对 准标记的内侧与被曝光的方形 GaN基 LED外延片的相应边沿的距离 d满 足： 0μιη (1 100μιη， 或者是 0μιη (1 50μιη。
此外， 如图 5所示， 所述对准标记 23可以是条形， 条形的长度根据 方形衬底的尺寸可有所不同， 可以是方形衬底边长的 1/1000~1， 或者是 1/5-1 , 条形对准标记位于掩模图形 25的外围， 平行于方形晶圆的边， 与 方形晶圆的边沿之间的距离 d满足： 0μιη (1 100μιη。
歩骤 Β， 在第一次曝光工艺中， 将掩模外围两直角条形对准标记的内 侧与被曝光的方形 GaN基 LED外延片的相对顶角对准， 利用掩模图形对 所述方形 GaN基 LED外延片进行曝光；
歩骤 C， 在第二次曝光以及后续曝光中， 利用前一次光刻工艺留下的 对准标记进行对位。
本实施例中， 具体的光刻过程还是依照传统工艺进行。 由于第一次光 刻使外延片四周管芯台面完整， 第二块掩模版再根据第一块掩模版在晶圆 对应位置留下的对准标记 （不同于上述直角条形对准标记）进行对位， 依 次类推， 保证了四周管芯的完整。 以两寸方形 LED外延片， 45mil管芯为 例， 可以提高 9%的管芯产能。 在实际操作过程中， 由于对准是在微观尺 度上进行操作， 因而实际使用具体尺寸进行对准是耗时耗力的， 操作非常 不便， 根据本发明的实施例的方法， 不需要测量具体尺寸， 仅通过肉眼即 可实现对准和晶片的定位， 大大提高了操作的方便程度和最终的产出。
在本发明的第二个示例性实施例中， 提供另一种方形晶圆版图对准的 方法， 其中， 该方形晶圆为方形 GaN HEMT外延片。 由该 GaN HEMT外 延片制作相应功率器件包括： 源漏电极、 台阶刻蚀、 栅电极等一系列光刻 过程。
如图 6所示， 本实施例方形晶圆版图对准的方法包括：
歩骤 A'，在对方形 GaN HEM外延片进行第一次曝光的掩模上掩模图 形 （26、 27) 的外围， 制备方框形对准标记 24， 该方框形对准标记 24的 内侧与被曝光的方形 GaN HEMT外延片的四周边沿相对应， 如图 4所示。 方框形对准标记 24是本发明的又一实施例。 本领域技术人员根据本发明 的实施例可以知道， 条形对准标记的条形可以是如本发明第一实施例中描 述的那样是分离的， 也可以是如本发明第二实施例的方框形是相互连接的 形式。
需要说明的是， 该方框形对准标记 24的宽度可以根据需要进行设定， 只要方框形的互相垂直的两部分分别平行于方形晶圆的互相垂直的两边 即可。 此外， 该方框形对准标记的内侧与被曝光的方形 GaN基 LED外延 片的四周边沿大小可以严格相同，也可以略大于被曝光的方形 GaN基 LED 外延片的四周边沿大小， 其中， 方框形对准标记的内侧与被曝光的方形 GaN HEMT外延片的相应边沿的距离 d满足： 0μιη (1 100μιη。
歩骤 Β'， 在第一次曝光工艺中， 将所述掩模的外围方框形对准标记与 被曝光的方形 GaN HEMT外延片的四周边沿对准， 利用掩模图形对所述 方形 GaN HEMT外延片进行曝光；
歩骤 C'， 在第二次曝光以及后续曝光中， 利用前一次光刻工艺留下的 对准标记进行对位。
本实施例中， 具体的光刻过程还是依照传统工艺进行。 通过对准标记 保证方形 GaN HEMT功率器件四周管芯源漏电极 26、 27的完整。 按照传 统的光刻工艺， 由于第一次光刻使外延片四周管芯台面完整， 第二块掩模 版再根据第一块掩模版在晶圆对应位置留下的对准标记（不同于上述方框 形对准标记）进行对位， 依次类推， 从而保证了四周管芯的完整， 提高了 HEMT功率器件管芯产能。
至此， 已经结合附图对本发明两实施例进行了详细描述。 依据以上描 述， 本领域技术人员应当对本发明方形晶圆版图对准的方法有了清楚的认 识。
此外， 上述对各元件和方法的定义并不仅限于实施方式中提到的各种 具体结构、 形状或方式， 本领域的普通技术人员可对其进行简单地熟知地 替换， 例如：
( 1 ) 方形晶圆材料 GaN、 Si、 SiC、 GaAs、 AlGalnP或 GaP材料；
(2) 由方形晶圆制备的器件可以为 LED、 激光器、 光电探测器或太 阳能电池等。 综上所述， 本发明提供了一种方形晶圆版图对准的方法， 尤其本发明 的优选实施例的方法， 大大改善操作的方便性， 并且该方法简单可靠、 易 于实现。 利用该方法可保证方形晶圆边沿管芯完整， 提高芯片产能。 以上所述的具体实施例， 对本发明的目的、 技术方案和有益效果进行 了进一歩详细说明， 所应理解的是， 以上所述仅为本发明的具体实施例而 已， 并不用于限制本发明， 凡在本发明的精神和原则之内， 所做的任何修 改、 等同替换、 改进等， 均应包含在本发明的保护范围之内。

Claims

权利要求书
1、 一种在第一次光刻工艺中对准方形晶圆的方法， 其特征在于， 包 括：
歩骤 A， 在对方形晶圆进行第一次曝光的掩模上掩模图形的外围， 制 备对准标记；
歩骤 B， 在第一次曝光工艺中， 利用掩模上的所述对准标记， 将所述 方形晶圆限定在预设区域内， 由所述掩模图形对所述方形晶圆进行曝光； 以及
歩骤 C， 在第二次曝光工艺以及后续曝光工艺中， 利用前一次光刻工 艺留下的对准标记对所述方形晶圆进行对准。
2、 根据权利要求 1 所述的方法， 所述对准标记由平行于方形晶圆的 边的条形组成。
3、 根据权利要求 2所述的方法，所述对准标记为至少两对条形对准标 记。
4、 根据权利要求 3所述的方法， 每对所述条形构成直角或十字形。
5、 根据权利要求 4所述的方法， 所述直角条形对准标记或十字形对 准标记的内侧与所述方形晶圆的两个顶角相对应。
6、根据权利要求 3所述的方法， 所述两对条形中的四个条形互相连接 形成方框形， 或四个条形彼此分离。
7、 根据权利要求 4所述的方法， 其特征在于， 所述对准标记为 2、 3， 或 4个直角条形或十字形对准标记。
8、 根据权利要求 4所述的方法， 其特征在于， 所述对准标记为每一 个包括一对条形对准标记的 2个直角条形对准标记， 该 2个直角条形对准 标记分别与所述方形晶圆相对两顶角其中之一对准。
9、 根据权利要求 2所述的方法， 其特征在于， 所述对准标记为方框 形对准标记；
该方框形对准标记的内侧与所述方形晶圆的四周边沿相对应。
10、 根据权利要求 3所述的方法， 其特征在于， 所述对准标记的内侧 与所述方形晶圆的相应边沿的距离 d满足： 0μιη (1 50μιη。
11、 根据权利要求 1所述的方法， 其特征在于， 所述方形晶圆的材料 为 GaN、 Si、 SiC、 GaAs、 AlGalnP或 GaP。
12、 根据权利要求 1所述的方法， 其特征在于， 用于制备 LED、 激光 器、 光电探测器或太阳能电池器件。
PCT/CN2014/070051 2013-10-16 2014-01-03 在第一次光刻工艺中对准方形晶圆的方法 WO2015054977A1 (zh)

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