WO2015029435A1 - ＩｎＧａＡｌＮ系半導体素子 - Google Patents

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semiconductor layer
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藤岡　洋
小林　篤
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    • H01L2924/10346—Indium gallium nitride [InGaN]

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a semiconductor device including an InGaAlN nitride semiconductor layer that exhibits good device characteristics even when it is polycrystalline or amorphous.
  • InGaAlN nitride semiconductors exhibit high electron mobility and saturated electron velocity, they are attracting attention as materials for high-speed electronic devices that respond to higher frequencies than conventional transistors.
  • Non-Patent Document 1 Non-Patent Document 1
  • Non-Patent Document 2 it is generally known that the electrical characteristics such as mobility deteriorate as the thickness of the InN decreases. This is because defects are observed on the surface or interface more than in the InN thin film. It is interpreted as being intensively present. In other words, one of the reasons why a transistor using InN does not operate is thought to be that a large amount of defects are generated at the interface with the layer or substrate bonded to the InN layer, and the density of these defects depends on the growth of the InN layer. It can be easily imagined that it depends on the difference (lattice constant difference) between the lattice constant of the underlying layer and substrate of InN and that of InN.
  • Patent Document 1 Japanese Patent Laid-Open No. 2000-22205
  • a semiconductor light emitting device having a structure in which a hole transport layer is stacked and holes are injected into an n-type semiconductor by using a hole transport layer of an organic compound instead of a p-type semiconductor of a pn junction type LED element to obtain light emission characteristics.
  • the substrate used at that time may be a non-single crystal substrate, the semiconductor light emitting element does not use a semiconductor layer as a channel.
  • single crystal GaN and single crystal sapphire which are currently used by many researchers as substrates for growing InN, have a lattice constant much different from that of InN, and crystallize InN on such a substrate. It can be easily understood that defects are likely to occur at the interface with the substrate when grown. The problem caused by such lattice mismatch is expected to be solved to some extent by using a stabilized zirconia (YSZ) substrate (Non-patent Document 3) having a lattice constant close to InN.
  • YSZ stabilized zirconia
  • the present invention has been made in view of such a problem, and the object of the present invention is to greatly eliminate restrictions on manufacturing conditions, based on a completely different idea from the conventional one, and to be inexpensive and have excellent electrical characteristics.
  • An object of the present invention is to realize a semiconductor device including an InGaAlN nitride semiconductor layer.
  • a semiconductor device provided on a substrate, wherein the composition of the nitride semiconductor layer is in a range of 0.3 ⁇ x ⁇ 1.0 and 0 ⁇ z ⁇ 0.4, and the nitride semiconductor A layer is provided as a channel.
  • the composition of the nitride semiconductor layer is such that the composition of the nitride semiconductor layer is 0 ⁇ z ⁇ 0.2, 0.7 ⁇ x ⁇ 1.0 when 0.3 ⁇ x ⁇ 0.7. In the case of 0 ⁇ z ⁇ 0.1.
  • the composition of the nitride semiconductor layer is such that the composition of the nitride semiconductor layer is in the range of 0.5 ⁇ x ⁇ 1.0 and 0 ⁇ z ⁇ 0.1.
  • the In composition ratio x of the nitride semiconductor layer is 0.99 or less (x ⁇ 0.99).
  • an insulating layer is provided between the substrate and the nitride semiconductor layer, and the insulating layer is any one of a HfO 2 layer, an Al 2 O 3 layer, and a SiO 2 layer.
  • the nitride semiconductor layer is a film deposited by a sputtering method.
  • the nitride semiconductor layer is a film deposited by a pulse sputter deposition method (PSD method).
  • the nitride semiconductor layer is a film formed at a temperature of less than 600 ° C.
  • the substrate is a non-single crystal substrate.
  • the substrate is an insulating substrate.
  • the substrate is a synthetic quartz substrate.
  • a laminated structure in which a second nitride semiconductor layer having a composition different from that of the nitride semiconductor layer is bonded to at least one main surface of the nitride semiconductor layer.
  • the second nitride semiconductor layer may be a nitride semiconductor layer having the composition described above.
  • the semiconductor element is a field effect transistor with a channel of the nitride semiconductor layer is on-off ratio of 10 2 or more.
  • the composition of the InGaAlN-based nitride semiconductor when the composition of the InGaAlN-based nitride semiconductor is designed within an appropriate range, even a polycrystalline or amorphous film exhibits excellent electrical characteristics sufficient to operate a transistor. Based on knowledge. According to the present invention, there is provided a semiconductor device that is provided with an InGaAlN nitride semiconductor layer as a channel, which is substantially free from restrictions on manufacturing conditions, is inexpensive, and has excellent electrical characteristics.
  • Nitride semiconductor layer is a diagram showing the I DS -V DS characteristics of the transistor in the case of polycrystalline InN layer.
  • Nitride semiconductor layer is a diagram showing the I DS -V GS characteristics of the transistor in the case of polycrystalline InN layer.
  • Nitride semiconductor layer is a diagram showing the I DS -V DS characteristics of the transistor in the case of amorphous InN layer.
  • (A) and (B) are graphs showing the I DS -V DS characteristics and I DS -V GS characteristics of a transistor in the case where the nitride semiconductor layer is a single-crystal InN layer having a thickness of 2 nm
  • (C) And (D) are graphs showing the I DS -V DS characteristics and I DS -V GS characteristics of the transistor when the nitride semiconductor layer is a single crystal InN layer having a thickness of 5 nm.
  • the composition of the nitride semiconductor layers prototype transistor is provided, is a plot in the ternary phase diagram of the In x Ga y Al z N.
  • the composition of the nitride semiconductor layer on / off ratio comprises the transistor shows the 10 2 or more and ⁇ , with ⁇ the composition of other nitride semiconductor layer, in the ternary phase diagram of the In x Ga y Al z N
  • FIG. 1 In the ternary phase diagram of In x Ga y Al z N, the composition of the nitride semiconductor layer included in the transistor having an on / off ratio of 10 3 or more is indicated by ⁇ , and the composition of the other nitride semiconductor layers is indicated by ⁇ .
  • composition of the nitride semiconductor layer included in the transistor having the characteristic that the maximum current density of the transistor exceeds 5 mA / mm is indicated by ⁇
  • composition of the other nitride semiconductor layers is indicated by ⁇
  • In x Ga y Al z N It is the figure plotted in the original phase diagram.
  • x 0.64
  • On the In x Ga y Al z N nitride semiconductor layer is a diagram showing a configuration example of a transistor having a stacked structure in which an AlN layer was bonded to the second nitride semiconductor layer (heterojunction structure).
  • FIG. 10 is a diagram illustrating a configuration example of a bottom-gate transistor.
  • FIG. 1 shows a configuration of a transistor 1a (semiconductor element) according to the first embodiment.
  • the transistor 1a includes a substrate 2a, a first insulating layer 3a, a nitride semiconductor layer 4a, a second insulating layer 5a, a source electrode 61, a drain electrode 62, and a gate electrode 63.
  • the first insulating layer 3a, the nitride semiconductor layer 4a, and the second insulating layer 5a are provided in order on the main surface S1a of the substrate 2a.
  • the first insulating layer 3a is bonded to the substrate 2a.
  • the nitride semiconductor layer 4a is bonded to the first insulating layer 3a.
  • the second insulating layer 5a is joined to the nitride semiconductor layer 4a.
  • the substrate 2a has an insulating property.
  • the substrate 2a is a synthetic quartz substrate.
  • the substrate 2a is not necessarily an insulating substrate, and may be a conductive substrate.
  • an insulating material is formed on the surface thereof. It is preferable to provide a film.
  • the substrate 2a may be a single crystal substrate, but since the single crystal substrate is generally expensive, it may be a cheaper non-single crystal substrate.
  • the InGaAlN nitride semiconductor layer which is the nitride semiconductor layer 4a, is a polycrystalline or amorphous film having a specific film thickness range, and therefore, a single crystal substrate is necessarily used. There is no.
  • the substrate 2a does not need to be a so-called “crystal” substrate, and may be a substrate that can be formed by a method described later, and may be a plastic substrate or the like.
  • the first insulating layer 3a functions as an underlayer for the nitride semiconductor layer 4a, and is a layer having a thickness of about 1 nm to 20 nm, for example.
  • Examples of the first insulating layer 3a include an amorphous HfO 2 layer, an Al 2 O 3 layer, a SiO 2 layer, and the like.
  • InGaAlN-based nitride semiconductors exhibit characteristics such as high wettability with respect to the surfaces of these insulating layers, so that the nucleation density is increased by providing the insulating layer, and a flat, high-quality polycrystalline or amorphous material is provided.
  • An InGaAlN nitride semiconductor layer can be formed.
  • the wettability of the InGaAlN nitride semiconductor to the surface of the substrate 2a is sufficiently high, even if an InGaAlN nitride semiconductor layer is directly formed on the substrate surface, a flat and high quality InGaAlN nitride is formed. A physical semiconductor layer is obtained.
  • the nitride semiconductor layer 4a is an InN layer provided on the substrate 2a, and this InN layer is a polycrystalline or amorphous film having a thickness of 1 nm to 10 nm.
  • the planar shape of the nitride semiconductor layer 4a is a rectangle of about 50 ⁇ m ⁇ 5 ⁇ m to 50 ⁇ m ⁇ 10 ⁇ m, for example.
  • Amorphous in a narrow sense, is a term that means a material state that does not have a long-range order like a crystal but has a short-range order. Also included in the amorphous material are “latent crystalline materials” that do not have, but show weak diffraction in X-ray analysis. Furthermore, microscopically, even an amorphous film containing microcrystals is included in the amorphous film.
  • the nitride semiconductor layer 4a which is a III-V group compound semiconductor, may have either a group V polarity (N polarity) or a group III polarity.
  • the nitride semiconductor layer 4a can contain an impurity (for example, Zn) as a dopant. Moreover, even if it contains a light element such as oxygen as an impurity, such a layer is the nitride semiconductor layer 4a.
  • the thickness of the nitride semiconductor layer 4a is not less than 1 nm and not more than 10 nm.
  • InN has been considered to degrade the electrical characteristics such as mobility as the film thickness is reduced. Therefore, an attempt is made to manufacture a transistor using an extremely thin film of several nm as a channel layer. There was no idea itself.
  • the inventors of the present invention have studied the characteristics of the InN layer when the thickness of the InN layer is extremely thin, and when the InN layer is in the above thickness range, it is a polycrystalline or amorphous film.
  • the present inventors have come to the conclusion that electrical characteristics equivalent to those of a single crystal film can be obtained, and that good transistor operation is possible.
  • FIG. 2 is a graph summarizing the film thickness dependence of InN of the ratio of the ON current to the OFF current of the field effect transistor using the InN layer as a channel, obtained by the experiments of the present inventors.
  • the horizontal axis in FIG. 2 represents the film thickness [nm], and the vertical axis in FIG. 2 represents the ON current / OFF current ratio.
  • the measurement result indicated as P1 in FIG. 2 is a result when the nitride semiconductor layer 4a is polycrystalline InN, and the measurement result indicated as P2 in FIG. 2 is that the nitride semiconductor layer 4a is amorphous InN.
  • the measurement result indicated by P3 in FIG. 2 is the result when the nitride semiconductor layer 4a is single crystal InN.
  • the ON current / OFF current ratio of the nitride semiconductor layer 4a is about 10 to 10 8 , It can be seen that a good ON current / OFF current ratio can be realized. In addition, the ON current / OFF current ratio becomes better as the nitride semiconductor layer 4a is thinner in the range of 1 nm to 10 nm. The above tendency does not depend on whether the InN layer that is the nitride semiconductor layer 4a is single crystal, polycrystalline, or amorphous.
  • the thickness of the InN layer which is the nitride semiconductor layer 4a, in the range of 1 nm or more and 10 nm or less, even if it is polycrystalline or amorphous, electrical characteristics equivalent to those of a single crystal can be obtained.
  • such an InN layer is preferably a film deposited by sputtering because it is easy to form at a relatively low temperature.
  • a film deposited by a pulse sputter deposition method (PSD method) with a high degree of freedom in setting the film formation conditions is preferable.
  • PSD method pulse sputter deposition method
  • the grain size increases as the film is formed at a higher temperature and it becomes difficult to obtain a flat film, it is preferable to form the film at a temperature of less than 600 ° C.
  • InN layer In order to form a single-crystal InN layer, it is necessary to sufficiently increase the diffusion length of atoms on the surface of the film formation, and the film must be formed at a relatively high temperature. Since an InN layer having a thickness range of 1 nm or more and 10 nm or less does not need to be a single crystal, there is an advantage that there is no problem even if the film formation temperature is set low.
  • the second insulating layer 5a can be exemplified by an amorphous HfO 2 layer, an Al 2 O 3 layer, a SiO 2 layer, and the like, similarly to the first insulating layer 3a. As described above, since InN has high wettability with respect to the surfaces of these insulating layers, there is an effect of suppressing the occurrence of defects at the interface with the InN layer.
  • the second insulating layer 5a is a layer having a thickness of about 1 nm to 100 nm, for example.
  • the thicknesses of the source electrode 61, the drain electrode 62, and the gate electrode 63 are all about 50 nm, and the materials of the source electrode 61, the drain electrode 62, and the gate electrode 63 are all For example, Au.
  • Both the source electrode 61 and the drain electrode 62 are joined to the nitride semiconductor layer 4a and the second insulating layer 5a.
  • the gate electrode 63 is provided on the surface of the second insulating layer 5a, and is joined to the second insulating layer 5a.
  • a method for manufacturing the transistor 1a will be described by way of example.
  • a wafer corresponding to the substrate 2a is prepared.
  • a first insulating layer 3a, a nitride semiconductor layer 4a, and a second insulating layer 5a are stacked in this order on the surface of the wafer.
  • each of the layers corresponding to the first insulating layer 3a and the second insulating layer 5a may be a layer made of an oxide semiconductor.
  • the first insulating layer 3a and the second insulating layer 5a are oxide semiconductors, these layers are both formed by, for example, an atomic layer deposition method (ALD method).
  • the oxygen source for forming a film by the ALD method is H 2 O
  • the deposition temperature is about 200 ° C.
  • the deposition time is about 1 hour 30 minutes.
  • the InN layer corresponding to the nitride semiconductor layer 4a is formed by a pulse sputtering method (PSD method).
  • PSD method pulse sputtering method
  • the deposition rate of the InN layer is about 1 nm / min, and the thickness is set in the range of 1 to 10 nm.
  • the deposition temperature of the InN layer is about room temperature in the case of an amorphous film and about 300 to 500 ° C. in the case of a polycrystalline film, depending on the sputtering method. That is, the temperature is lower than a general crystal growth temperature (600 ° C. or higher) when a single crystal InN layer is formed.
  • the InN layer corresponding to the nitride semiconductor layer 4a may be formed by a sputtering method other than the PSD method, or by other thin film formation methods such as an evaporation method, an MBE method, or an MOCVD method. From the viewpoint of easily forming a uniform film, sputtering is preferred.
  • the polycrystalline nitride semiconductor layer 4a is formed at a temperature of less than 600 ° C. because the grain size increases as the film is formed at a higher temperature and it becomes difficult to obtain a flat film. It is preferable to form a film.
  • Contact holes corresponding to each of the source electrode 61 and the drain electrode 62 are formed in the second insulating layer 5a using a lithography technique. Both the source electrode 61 and the drain electrode 62 are formed by lithography after, for example, vacuum-depositing Au.
  • the gate electrode 63 is formed by patterning Au vacuum-deposited on the surface of the second insulating layer 5a by a lift-off method.
  • the first insulating layer 3a, the nitride semiconductor layer 4a, and the second insulating layer 5a are laminated in this order on the surface of the wafer corresponding to the substrate 2a, and the source electrode 61, the drain electrode 62, and the gate are stacked. After the electrode 63 is formed, it is separated into chips corresponding to the transistor 1a.
  • the transistor 1a is manufactured by the above manufacturing method.
  • FIG. 3 shows the I DS -V DS characteristics of the transistor 1a when the nitride semiconductor layer 4a is a polycrystalline InN layer.
  • I DS is a current flowing between the drain and the source
  • V DS is a voltage between the drain and the source.
  • the horizontal axis in FIG. 3 represents V DS [V]
  • the vertical axis in FIG. 3 represents I DS [A].
  • FIG. 3 shows that I DS when V GS, which is a gate-source voltage, is changed in a step of ⁇ 0.5 [V] in a range of 5 [V] to ⁇ 8 [V]. -V DS characteristics.
  • the ON current / OFF current ratio is about 10 5 .
  • FIG. 3 shows that I DS approaches zero as V GS decreases. Therefore, referring to FIG. 3, it can be seen that by controlling V GS , switching of the ON current / OFF current ratio of the transistor 1a in the case of polycrystalline InN is sufficiently possible.
  • FIG. 4 shows the I DS -V GS characteristics of the transistor 1a when the nitride semiconductor layer 4a is a polycrystalline InN layer.
  • the horizontal axis of FIG. 4 represents V GS [V]
  • the vertical axis of FIG. 4 represents I DS [A].
  • FIG. 5 shows the I DS -V DS characteristics of the transistor 1a when the nitride semiconductor layer 4a is an amorphous InN layer.
  • the horizontal axis of FIG. 5 represents V DS [V]
  • the vertical axis of FIG. 5 represents I DS [A].
  • FIG. 5 shows that I DS approaches zero as V GS decreases. Therefore, referring to FIG. 5, it can be seen that by controlling V GS , switching of the ON current / OFF current ratio of the transistor 1a in the case of amorphous InN is sufficiently possible.
  • (Second embodiment: InN layer) 6 and 7 are diagrams for explaining one aspect of the configuration of the transistor 1b (semiconductor element) according to the second embodiment.
  • the nitride semiconductor layer 4b is an InN layer provided on the substrate 2b.
  • FIG. 6A is an optical microscopic image showing a planar shape of the transistor 1b
  • FIG. 6B mainly shows a cross-sectional configuration of the transistor 1b along the line II shown in FIG. 6A.
  • FIG. 6A is an optical microscopic image showing a planar shape of the transistor 1b
  • FIG. 6B mainly shows a cross-sectional configuration of the transistor 1b along the line II shown in FIG. 6A.
  • FIG. 6A is a TEM (Transmission Electron Microscope) lattice image showing the layer structure of the transistor 1b
  • FIG. 6B is a view from the region indicated by InN in FIG. 6A
  • FIG. 6C is an electron beam diffraction pattern (Fourier transform image of a TEM image)
  • FIG. 6C is an electron beam diffraction pattern (Fourier transform image of a TEM image) from a region indicated as YSZ in FIG. 6A to 6C, it can be confirmed that single crystal InN as a nitride semiconductor layer is epitaxially grown on the single crystal YSZ substrate.
  • the transistor 1b includes a substrate 2b, a nitride semiconductor layer 4b, an insulating layer 5b, a source electrode 61, a drain electrode 62, and a gate electrode 63.
  • the nitride semiconductor layer 4b and the insulating layer 5b are provided in order on the main surface S1b of the substrate 2b.
  • the substrate 2b is an yttria stabilized zirconia substrate (YSZ substrate).
  • the YSZ substrate has a relatively small in-plane lattice mismatch with nitride semiconductors such as InGaN, InAlN, and InAlGaN mainly containing InN as well as InN.
  • Main surface S1b of substrate 2b is bonded to nitride semiconductor layer 4b and has a plane index (111). The main surface S1b is flattened to the atomic level.
  • the InN layer as the nitride semiconductor layer 4b is provided on the substrate 2b.
  • the nitride semiconductor layer 4b is bonded to the substrate 2b.
  • the nitride semiconductor layer 4b is a single crystal.
  • Nitride semiconductor layer 4b is an epitaxial layer formed by epitaxial growth from main surface S1b of substrate 2b.
  • the nitride semiconductor layer 4b can be either N-polar or III-polar.
  • the nitride semiconductor layer 4b can contain impurity Zn (zinc).
  • the planar shape of the nitride semiconductor layer 4b is, for example, a rectangle of about 50 ⁇ m ⁇ 5 ⁇ m to 50 ⁇ m ⁇ 10 ⁇ m.
  • the thickness of the InN layer that is the nitride semiconductor layer 4b is not less than 1 nm and not more than 10 nm.
  • the ON / OFF current ratio of the nitride semiconductor layer is 10 or more and 10 8 or less when the thickness of the InN layer that is the nitride semiconductor layer is 1 nm or more and 10 nm or less.
  • a favorable ON current / OFF current ratio can be realized.
  • the ON current / OFF current ratio becomes better as the nitride semiconductor layer is thinner in the range of 1 nm to 10 nm.
  • the above tendency does not depend on whether the InN layer, which is a nitride semiconductor layer, is single crystal, polycrystalline, or amorphous.
  • the InN layer which is the nitride semiconductor layer 4b, is a single crystal InN epitaxially grown on a single crystal YSZ substrate, but a polycrystalline or amorphous material deposited on a synthetic quartz substrate or the like. Even if it is an InN layer, the electrical characteristics equivalent to a single crystal can be obtained by designing the film thickness in the range of 1 nm to 10 nm.
  • the insulating layer 5b is bonded to the nitride semiconductor layer 4b.
  • the insulating layer 5b include an amorphous HfO 2 layer, an Al 2 O 3 layer, a SiO 2 layer, and the like.
  • the film thickness of this insulating layer 5b is 1 nm or more and 100 nm or less, for example.
  • the thicknesses of the source electrode 61, the drain electrode 62, and the gate electrode 63 are all about 50 nm, and the materials of the source electrode 61, the drain electrode 62, and the gate electrode 63 are all For example, Au.
  • the source electrode 61 and the drain electrode 62 are both joined to the nitride semiconductor layer 4b and the insulating layer 5b.
  • the gate electrode 63 is provided on the surface of the insulating layer 5b and joined to the insulating layer 5b.
  • a wafer corresponding to the substrate 2b is prepared.
  • this wafer is a YSZ substrate, but when a polycrystalline or amorphous InN layer is formed, it may be a non-single crystal substrate or an insulating substrate (for example, a synthetic quartz substrate).
  • a nitride semiconductor layer 4b and an insulating layer 5b are stacked in this order on the surface of the wafer.
  • the InN layer corresponding to the nitride semiconductor layer 4b is formed by the pulse sputtering method (PSD method) as in the first embodiment.
  • the deposition rate of the InN layer is about 1 nm / min, and the thickness is set in the range of 1 to 10 nm.
  • the epitaxial temperature was 600 to 700 ° C.
  • the deposition temperature is about room temperature, and when polycrystalline InN is deposited, it is about 300 to 500 ° C. That is, the temperature is lower than a general crystal growth temperature (600 ° C. or higher) when a single crystal InN layer is formed.
  • the InN layer corresponding to the nitride semiconductor layer 4b may be formed by a sputtering method other than the PSD method, or by other thin film formation methods such as an evaporation method, MBE method, or MOCVD method, but at a relatively low temperature. From the viewpoint of easily forming a uniform film, sputtering is preferred.
  • the polycrystalline nitride semiconductor layer 4a is formed at a temperature of less than 600 ° C. because the grain size increases as the film is formed at a higher temperature and it becomes difficult to obtain a flat film. It is preferable to form a film.
  • the insulating layer 5b is an oxide semiconductor, for example, it is formed by an atomic layer deposition method (ALD method).
  • the oxygen source for forming a film by the ALD method is H 2 O
  • the deposition temperature is about 200 ° C.
  • the deposition time is about 1 hour 30 minutes.
  • Contact holes corresponding to each of the source electrode 61 and the drain electrode 62 are formed in the insulating layer 5b using a lithography technique. Both the source electrode 61 and the drain electrode 62 are formed by lithography after, for example, vacuum-depositing Au.
  • the gate electrode 63 is formed by patterning Au vacuum-deposited on the surface of the insulating layer 5b by a lift-off method.
  • the nitride semiconductor layer 4b and the insulating layer 5b are stacked in this order on the surface of the wafer corresponding to the substrate 2b to form the source electrode 61, the drain electrode 62, and the gate electrode 63, and then the transistor 1b. Separate into each corresponding chip.
  • the transistor 1b is manufactured by the above manufacturing method.
  • FIGS. 8A and 8B show ⁇ 1 [V] in the range of +2 [V] to ⁇ 2 [V] of the transistor 1b when the nitride semiconductor layer 4b is a single-crystal InN layer having a thickness of 2 nm. ].
  • the I DS -V DS characteristic when V GS is changed (FIG. 8A), and the I DS -V GS characteristic under V DS of 5 [V] (FIG. 8B ))It is shown.
  • the horizontal axis in FIG. 8A represents V DS [V]
  • the vertical axis in FIG. 8A represents I DS [mA / mm].
  • 8B represents V G [V]
  • the vertical axis in FIG. 8B represents I DS [A].
  • FIGS. 8C and 8D show ⁇ 2 [V] in the range of +4 [V] to ⁇ 10 [V] of the transistor 1 b when the nitride semiconductor layer 4 b is a single crystal InN layer having a thickness of 5 nm. ],
  • the I DS -V DS characteristic when V GS is changed (FIG. 8C), and the I DS -V GS characteristic under V DS of 5 [V] (FIG. 8D ))It is shown.
  • the horizontal axis in FIG. 8C represents V DS [V]
  • the vertical axis in FIG. 8C represents I DS [mA / mm].
  • the horizontal axis in FIG. 8D represents V G [V]
  • the vertical axis in FIG. 8D represents I DS [A].
  • the nitride semiconductor layer 4b is a polycrystalline or amorphous InN layer, similarly, the ON / OFF current ratio of the transistor 1b can be sufficiently switched.
  • the semiconductor element according to the present invention has a stacked structure in which a nitride semiconductor layer having a composition different from that of InN is bonded to at least one main surface of the above InN layer, that is, a structure having a heterojunction. It is good also as a semiconductor element.
  • the present invention is not limited to the specific configuration disclosed in the present embodiment. We therefore claim all modifications and changes that come within the scope and spirit of the claims.
  • the nitride semiconductor layers 4a and 4b of this embodiment can be applied to other semiconductor elements other than transistors.
  • the first insulating layer 3a is also applied to such a semiconductor element together with the nitride semiconductor layer 4a.
  • the present inventors have further investigated the electrical characteristics of the InGaAlN-based nitride semiconductor, and in a specific composition range, even if it is a “non-single crystal film”, it is equivalent to a single crystal. It became clear that channel characteristics were shown.
  • InGaAlN-based nitride semiconductors has a larger ionic radius than other elements, and it has been considered difficult to change the composition in a wide range from a thermodynamic point of view.
  • such conventional knowledge is about an InGaAlN nitride semiconductor obtained by a CVD method in which a film is formed at a relatively high temperature.
  • the present inventors have found that the above knowledge is only about the InGaAlN nitride semiconductor film formed under a thermal equilibrium state, and deposits the InGaAlN nitride semiconductor by a sputtering method capable of forming a film at a relatively low temperature.
  • the present invention has been completed based on the idea that the film formation proceeds stably after being quenched in a thermally non-equilibrium state.
  • the field effect transistor 1a having the configuration shown in FIG. 1 is prototyped, and the composition (In x Ga y Al z N) of the nitride semiconductor layer 4a serving as a channel is variously changed.
  • the electrical characteristics were evaluated by the ratio of the OFF current (on / off ratio) and the maximum current density.
  • the substrate 2a is a synthetic quartz substrate, the first insulating layer 3a is HfO 2 having a thickness of 20 nm, and the second insulating layer 5a is also a gate insulating film and is HfO 2 having a thickness of 20 nm.
  • the substrate 2a may be a non-single crystal substrate or an insulating substrate other than the synthetic quartz substrate, and the first insulating layer 3a and the second insulating layer 5a may be an Al 2 O 3 layer or a SiO 2 layer. It may be.
  • Each transistor 1a has a gate length of 5 ⁇ m and a channel width of 50 ⁇ m.
  • All the In x Ga y Al z N layers were formed by a sputtering method (in this embodiment, a PSD method).
  • the deposition rate is about 1 nm / min.
  • the deposition temperature was set to less than 600 ° C. to form a polycrystalline or amorphous In x Ga y Al z N layer.
  • FIG. 9 is a diagram in which the composition of the nitride semiconductor layer 4a included in the prototyped transistor 1a is plotted in a ternary phase diagram of In x Ga y Al z N.
  • the composition of the nitride semiconductor layer 4a on / off ratio comprises the transistor 1a shows the 10 2 or more marks ⁇
  • the composition of the other of the nitride semiconductor layer 4a in ⁇ mark is a plot in the ternary phase diagram of the in x Ga y Al z N.
  • FIG. 11 shows the composition of the nitride semiconductor layer included in the transistor having an on / off ratio of 10 3 or more as ⁇ , the composition of the other nitride semiconductor layers as ⁇ , and In x Ga y Al z. It is the figure plotted in the ternary phase diagram of N.
  • FIG. 12 shows the composition of the nitride semiconductor layer included in the transistor having the characteristics in which the maximum current density of the transistor exceeds 5 mA / mm as ⁇ , and the composition of the other nitride semiconductor layers as ⁇ , it is a plot in the ternary phase diagram of the x Ga y Al z N.
  • the ratio is in the range of 1, the maximum current density exceeds 5 mA / mm.
  • composition of the nitride semiconductor layer is in the range of 0.5 ⁇ x ⁇ 1.0 and 0 ⁇ z ⁇ 0.1, excellent transistor characteristics with a maximum current density exceeding 5 mA / mm can be obtained. It became clear that
  • the In composition ratio excluding InN from the above composition range that is, the In composition ratio x of the nitride semiconductor layer is 0.99 or less (x ⁇ 0.99) It is preferable that
  • An InGaAlN-based nitride semiconductor containing 1% or more of Al or Ga that is, a nitride semiconductor film in which x ⁇ 0.99 when represented by the general formula In x Ga y Al z N is structurally strong. Therefore, it is known that defects are difficult to generate (see, for example, Non-Patent Document 4). This is because an InGaAlN-based nitride semiconductor containing 1% or more of Al or Ga is in a state where it is easily thermodynamically phase-separated, and the concentration of Al or Ga tends to be locally non-uniform, resulting in propagation of dislocations. This is thought to be due to the phenomenon that is suppressed.
  • FIG. 13A shows the I DS -V DS characteristics when V GS is changed in a step of ⁇ 1 [V] in the range of +5 [V] to ⁇ 7 [V].
  • FIG. 13B shows an I DS -V GS characteristic under a V DS of 1 [V].
  • This transistor is obtained by depositing a channel layer having a composition of In 0.64 Al 0.36 N at a room temperature of 5 nm on a synthetic quartz substrate by sputtering.
  • the gate insulating film is HfO 2 , the gate length is 5 ⁇ m, and the channel width is 50 ⁇ m.
  • the above composition is in the range of 0.3 ⁇ x ⁇ 1.0 and 0 ⁇ z ⁇ 0.4, the on / off ratio is 7 ⁇ 10 2 , and the maximum current density is 0.4 mA / mm. there were.
  • FIG. 14A shows the I DS -V DS characteristics when V GS is changed in a step of ⁇ 1 [V] in the range of +5 [V] to ⁇ 7 [V].
  • FIG. 14B shows an I DS -V GS characteristic under a V DS of 1 [V].
  • a channel layer having a composition of In 0.34 Ga 0.33 Al 0.33 N is deposited on a synthetic quartz substrate at a substrate temperature of 400 ° C. by a sputtering method to a thickness of 5 nm.
  • the gate insulating film is HfO 2 , the gate length is 5 ⁇ m, and the channel width is 50 ⁇ m.
  • the above composition is also in the range of 0.3 ⁇ x ⁇ 1.0 and 0 ⁇ z ⁇ 0.4, the on / off ratio is 1 ⁇ 10 3 , and the maximum current density is 3.4 ⁇ 10 -4 mA / mm.
  • FIG. 15A shows the I DS -V DS characteristics when V GS is changed in a step of ⁇ 2 [V] in the range of +2 [V] to ⁇ 6 [V]. ing.
  • FIG. 15B shows an I DS -V GS characteristic under a V DS of 1 [V].
  • a channel layer having a composition of In 0.42 Ga 0.42 Al 0.16 N is deposited on a synthetic quartz substrate at a substrate temperature of 400 ° C. by a sputtering method to a thickness of 5 nm.
  • the gate insulating film is HfO 2 , the gate length is 5 ⁇ m, and the channel width is 50 ⁇ m.
  • the composition is in the range of 0.3 ⁇ x ⁇ 0.7 and 0 ⁇ z ⁇ 0.2, the on / off ratio is 1 ⁇ 10 3 , and the maximum current density is 1 ⁇ 10 ⁇ 3 mA. / Mm.
  • FIG. 16A shows the I DS -V DS characteristics when V GS is changed in steps of ⁇ 0.5 [V] in the range of +5 [V] to ⁇ 9 [V].
  • FIG. 16B shows an I DS -V GS characteristic under a V DS of 1 [V].
  • a channel layer having a composition of In 0.3 Ga 0.7 N is deposited on a synthetic quartz substrate at a substrate temperature of 400 ° C. by a sputtering method to a thickness of 30 nm.
  • the gate insulating film is HfO 2 , the gate length is 5 ⁇ m, and the channel width is 50 ⁇ m.
  • the above composition is also in the range of 0.3 ⁇ x ⁇ 0.7 and 0 ⁇ z ⁇ 0.2, the on / off ratio is 1 ⁇ 10 6 , and the maximum current density is 0.5 mA / mm. Met.
  • FIG. 17A shows the I DS -V DS characteristics when V GS is changed in a step of ⁇ 1 [V] in the range of +4 [V] to ⁇ 9 [V].
  • FIG. 17B shows an I DS -V GS characteristic under a V DS of 1 [V].
  • a channel layer having a composition of In 0.67 Ga 0.33 N at a substrate temperature of 400 ° C. is deposited on a synthetic quartz substrate by a sputtering method with a thickness of 6 nm.
  • the gate insulating film is HfO 2 , the gate length is 5 ⁇ m, and the channel width is 50 ⁇ m.
  • the composition is in the range of 0.5 ⁇ x ⁇ 1.0 and 0 ⁇ z ⁇ 0.1, the on / off ratio is 1 ⁇ 10 4 , and the maximum current density is 7.5 mA / mm. there were.
  • FIG. 18A shows the I DS -V DS characteristics when V GS is changed in a step of ⁇ 1 [V] in the range of 0 [V] to ⁇ 9 [V].
  • FIG. 18B shows an I DS -V GS characteristic under a V DS of 5 [V].
  • a channel layer having a composition of In 0.5 Ga 0.5 N is deposited on a synthetic quartz substrate at a substrate temperature of 400 ° C. by a sputtering method to a thickness of 45 nm.
  • This transistor has a ring gate structure, the gate insulating film is HfO 2 , the gate ring diameter is 100 ⁇ m, and the channel length is 10 ⁇ m.
  • the above composition is also in the range of 0.5 ⁇ x ⁇ 1.0 and 0 ⁇ z ⁇ 0.1, the on / off ratio is 1 ⁇ 10 8 , and the maximum current density is 25 mA / mm. It was.
  • the transistor characteristics shown in FIG. 13 to FIG. 18 are for some of the many transistors prototyped by the present inventors. As a result of analyzing the characteristics of a large number of transistors, the above-mentioned conclusion was obtained regarding the composition of the nitride semiconductor.
  • the transistor 1a to the on / off ratio showed 10 2 or more is obtained.
  • FIG. 19 shows a transistor 1c having a laminated structure (heterojunction structure) in which an AlN layer is joined to a second nitride semiconductor layer 6c on the above-described In x Ga y Al z N nitride semiconductor layer 4c. It is a figure which shows the example of a structure.
  • the substrate 2c is a synthetic quartz substrate.
  • the nitride semiconductor layer 4c is a polycrystalline or amorphous film having a thickness of 3 nm, for example.
  • an amorphous HfO 2 layer having a thickness of 15 nm is provided as the insulating layer 5c.
  • a good interface is obtained by interposing the AlN layer as the second nitride semiconductor layer 6c between the nitride semiconductor layer 4c and the HfO 2 layer as the insulating layer 5c.
  • FIG. 20 is a diagram illustrating a configuration example of the bottom-gate transistor 1d.
  • the substrate 2d is a synthetic quartz substrate.
  • the nitride semiconductor layer 4d is a polycrystalline or amorphous film having a thickness of 3 nm, for example.
  • An amorphous HfO 2 layer having a thickness of 100 to 150 nm is provided as an insulating layer 5d between the nitride semiconductor layer 4d and the substrate 2d, and the gate 63 is formed of an ITO film having a thickness of about 90 nm. Yes.
  • the semiconductor element according to the present invention has a stacked structure (heterojunction) in which the second nitride semiconductor layer having a composition different from that of the nitride semiconductor layer is bonded to at least one main surface of the nitride semiconductor layer. (Structure) may be provided.
  • the nitride semiconductor layer is In x1 Ga y1 Al z1 N
  • the second nitride semiconductor layer is In x2 Ga y2 Al z2 N (where x2 ⁇ x1)
  • the nitride of In x1 Ga y1 Al z1 N A transistor having a double hetero structure in which the upper and lower sides of the semiconductor layer are sandwiched between second nitride semiconductor layers of In x2 Ga y2 Al z2 N may be used.
  • a semiconductor device including an InGaAlN nitride semiconductor layer that is substantially free from restrictions on manufacturing conditions, is inexpensive, and has excellent electrical characteristics.

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Abstract

　窒化物半導体層をチャネルとするトランジスタを試作した。窒化物半導体層は何れも、スパッタリング法により形成した。堆積温度を６００℃未満とし、多結晶若しくは非晶質のＩｎｘＧａｙＡｌｚＮ層とした。一般式ＩｎｘＧａｙＡｌｚＮ（但し、ｘ＋ｙ＋ｚ＝１．０）で表記した場合の組成が、０．３≦ｘ≦１．０、且つ、０≦ｚ＜０．４の範囲にあると、オン／オフ比が１０２以上を示したトランジスタ１ａが得られている。つまり、多結晶若しくは非晶質の膜であっても、単結晶と同等の電気的特性を示す。そのため、製造条件の制約が大幅に解消され、安価で優れた電気特性を有するＩｎＧａＡｌＮ系窒化物半導体層をチャネルとして備えた半導体素子が提供される。

Description

ＩｎＧａＡｌＮ系半導体素子
　本発明は半導体素子に関し、より詳細には、多結晶若しくは非晶質であっても良好な素子特性を示すＩｎＧａＡｌＮ系窒化物半導体層を備えた半導体素子に関する。
　ＩｎＧａＡｌＮ系窒化物半導体は高い電子移動度や飽和電子速度を示すことから、従来のトランジスタより高い周波数にも応答する高速電子素子用材料として注目を集めている。
　例えば、ＩｎＮに関しては、これまでに電気的特性に関して多くの報告例があり、電子移動度で３５７０［ｃｍ２／Ｖｓ］、飽和電子速度で２．６×１０７［ｃｍ／ｓ］という優れた特性を示す一方、伝導帯中にフェルミレベルを固定化する欠陥をつくりやすく（非特許文献１）、外部信号によって電流を制御するという基本的なトランジスタ動作の実現も容易ではなかった。
　非特許文献２が示すように、ＩｎＮは、一般に、膜厚を薄くするほど移動度などの電気特性が劣化することが知られており、これは、欠陥が、ＩｎＮ薄膜中よりも表面や界面に集中的に存在するためと解釈されている。つまり、ＩｎＮを用いたトランジスタが動作しない原因のひとつは、ＩｎＮ層に接合する層や基板との界面に多量の欠陥が生じることにあると考えられ、この欠陥の密度はＩｎＮ層を成長させる際の下地層や基板の格子定数とＩｎＮのそれとの差（格子定数差）に依存することは容易に想像できる。
　ところで、通常、ＩｎＮのようなＩｎＧａＡｌＮ系窒化物半導体をチャネルとするトランジスタは、半導体層が単結晶のものでないと動作しないと考えられており、そのため、成膜基板としては単結晶基板が用いられてきた。なお、特許文献１（特開２０００－２２２０５号公報）には、窒化物半導体のようなｐ型化の難しいワイドギャップ半導体において、比較的容易に得られるｎ型半導体からなる層と有機化合物からなるホール輸送層を積層することとし、ｐｎ接合型のＬＥＤ素子のｐ型半導体に代えて、有機化合物のホール輸送層を用いて、ｎ型半導体にホールを注入し、発光特性を得る構成の半導体発光素子の発明の開示があり、その際に用いる基板は非単結晶基板でもよいとされてはいるが、当該半導体発光素子は半導体層をチャネルとして用いるものではない。
　例えば、ＩｎＮを成長させるための基板として現在多くの研究者が利用している単結晶ＧａＮや単結晶サファイヤは、格子定数がＩｎＮのそれとは大幅に異なるから、そのような基板上にＩｎＮを結晶成長させると、基板との界面に欠陥が生じやすいことは容易に理解できる。このような格子不整合に起因する問題は、ＩｎＮと格子定数の近い安定化ジルコニア（ＹＳＺ）基板（非特許文献３）を用いることで、ある程度の解決が図られるものと予想される。
　しかし、一般に、単結晶基板は高価なものであるため、そのような基板を用いてＩｎＧａＡｌＮ系窒化物半導体層を成長させて作製した半導体素子もまた、高価なものとならざるを得ないし、窒化物半導体の単結晶化のためには、成長条件上の種々の制約がある。
特開２０００－２２２０５号公報
C. G. Van de Walle & J. Neugebauer Nature 423, 626 (2003) Andreas Knubel, Rolf Aidam, Volker Cimalla, Lutz Kirste, Martina Baeumler, Crenguta-Columbina Leancu, Vadim Lebedev, Jan Wallauer, Markus Walther, and Joachim Wagner, Phys. Status Solidi C 6, No. 6 (2009) T. Honke, H. Fujioka, J. Ohta, and M. Oshima, J. Vac. Sci. Technol. A 22, 2487 (2004) Jhumpa Adhikari and David A. Kofke, "Molecular simulation study of miscibility of ternary and quaternary InGaAlN alloys", JOURNAL OF APPLIED PHYSICS, Vol. 95, p.6129-6137 (2004).
　このように、従来は、ＩｎＮは膜厚を薄くするほど移動度などの電気特性が劣化するとされてきたことや、ＩｎＧａＡｌＮ系窒化物半導体層を単結晶化しないと半導体素子は動作しないと考えられてきたこともあり、ＩｎＧａＡｌＮ系窒化物半導体層の成膜条件は自由度に乏しいものとならざるを得ないため、基本的なトランジスタ動作の実現さえ容易ではなかった。
　本発明は、斯かる問題に鑑みてなされたもので、その目的とするところは、従来とは全く異なる発想に基づき、製造条件の制約を大幅に解消し、しかも安価で、優れた電気特性を有するＩｎＧａＡｌＮ系窒化物半導体層を備えた半導体素子を実現することにある。
　上記課題を解決するために、本発明に係る半導体素子は、一般式ＩｎｘＧａｙＡｌｚＮ（但し、ｘ＋ｙ＋ｚ＝１．０）で表記される多結晶若しくは非晶質の窒化物半導体層が基板上に設けられている半導体素子であって、前記窒化物半導体層の組成は、０．３≦ｘ≦１．０、且つ、０≦ｚ＜０．４の範囲にあり、前記窒化物半導体層をチャネルとして備えている、ことを特徴とする。
　好ましくは、前記窒化物半導体層の組成は、前記窒化物半導体層の組成は、０．３≦ｘ＜０．７の場合に０≦ｚ＜０．２、０．７≦ｘ≦１．０の場合に０≦ｚ＜０．１の範囲にある。
　より好ましくは、前記窒化物半導体層の組成は、前記窒化物半導体層の組成は、０．５≦ｘ≦１．０、且つ、０≦ｚ＜０．１の範囲にある。
　さらに好ましくは、前記窒化物半導体層のＩｎ組成比ｘは０．９９以下（ｘ≦０．９９）である。
　好ましい態様では、前記基板と前記窒化物半導体層の間に絶縁層を備え、該絶縁層は、ＨｆＯ２層、Ａｌ２Ｏ３層、ＳｉＯ２層の何れかである。
　好ましくは、前記窒化物半導体層は、スパッタリング法により堆積された膜である。例えば、前記窒化物半導体層は、パルススパッタ堆積法（ＰＳＤ法）により堆積された膜である。
　好ましくは、前記窒化物半導体層は、６００℃未満の温度で成膜された膜である。
　ある態様では、前記基板は非単結晶基板である。
　また、ある態様では、前記基板は絶縁性基板である。例えば、前記基板は合成石英基板である。
　ある態様では、前記窒化物半導体層の少なくとも一方の主面に、該窒化物半導体層と組成の異なる第２の窒化物半導体層が接合した積層構造を備えている。
　この場合、前記第２の窒化物半導体層は、上述した組成の窒化物半導体層であってもよい。
　例えば、前記半導体素子は、前記窒化物半導体層をチャネルとする電界効果トランジスタであり、オンオフ比が１０２以上である。
　本発明は、ＩｎＧａＡｌＮ系窒化物半導体の組成を適当な範囲に設計した場合には、多結晶若しくは非晶質の膜であっても、トランジスタ動作させるに充分な優れた電気的特性を示すという新たな知見に基づく。本発明によれば、製造条件の制約が大幅に解消され、しかも安価で、優れた電気特性を有するＩｎＧａＡｌＮ系窒化物半導体層をチャネルとして備えた半導体素子が提供される。
第１の実施形態に係るトランジスタ（半導体素子）の構成を説明するための図である。 ＩｎＮ層をチャネルとした電界効果トランジスタのＯＮ電流とＯＦＦ電流の比の、ＩｎＮの膜厚依存性を纏めた図である。 窒化物半導体層が多結晶ＩｎＮ層の場合のトランジスタのＩＤＳ－ＶＤＳ特性を示す図である。 窒化物半導体層が多結晶ＩｎＮ層の場合のトランジスタのＩＤＳ－ＶＧＳ特性を示す図である。 窒化物半導体層が非晶質ＩｎＮ層の場合のトランジスタのＩＤＳ－ＶＤＳ特性を示す図である。 第２の実施形態に係るトランジスタ（半導体素子）の構成の一態様を説明するための図である。 第２の実施形態に係るトランジスタ（半導体素子）の構成の一態様を説明するための図である。 （Ａ）および（Ｂ）は、窒化物半導体層が膜厚２ｎｍの単結晶ＩｎＮ層の場合のトランジスタの、ＩＤＳ－ＶＤＳ特性およびＩＤＳ－ＶＧＳ特性を示すグラフであり、（Ｃ）および（Ｄ）は、窒化物半導体層が膜厚５ｎｍの単結晶ＩｎＮ層の場合のトランジスタの、ＩＤＳ－ＶＤＳ特性およびＩＤＳ－ＶＧＳ特性を示すグラフである。 試作したトランジスタが備える窒化物半導体層の組成を、ＩｎｘＧａｙＡｌｚＮの三元相図中にプロットした図である。 オン／オフ比が１０２以上を示したトランジスタが備える窒化物半導体層の組成を●で、それ以外の窒化物半導体層の組成を○で、ＩｎｘＧａｙＡｌｚＮの三元相図中にプロットした図である。 オン／オフ比が１０３以上を示したトランジスタが備える窒化物半導体層の組成を●で、それ以外の窒化物半導体層の組成を○で、ＩｎｘＧａｙＡｌｚＮの三元相図中にプロットした図である。 トランジスタの最大電流密度が５ｍＡ／ｍｍを超える特性を示したトランジスタが備える窒化物半導体層の組成を●で、それ以外の窒化物半導体層の組成を○で、ＩｎｘＧａｙＡｌｚＮの三元相図中にプロットした図である。 ＩｎｘＧａｙＡｌｚＮで表記した場合の、ｘ＝０．６４、ｙ＝０、ｚ＝０．３６である窒化物半導体層をチャネルとして備えるトランジスタの電気的特性を示す図である。 ＩｎｘＧａｙＡｌｚＮで表記した場合の、ｘ＝０．３４、ｙ＝０．３３、ｚ＝０．３３である窒化物半導体層をチャネルとして備えるトランジスタの電気的特性を示す図である。 ＩｎｘＧａｙＡｌｚＮで表記した場合の、ｘ＝０．４２、ｙ＝０．４２、ｚ＝０．１６である窒化物半導体層をチャネルとして備えるトランジスタの電気的特性を示す図である。 ＩｎｘＧａｙＡｌｚＮで表記した場合の、ｘ＝０．３、ｙ＝０．７、ｚ＝０である窒化物半導体層をチャネルとして備えるトランジスタの電気的特性を示す図である。 ＩｎｘＧａｙＡｌｚＮで表記した場合の、ｘ＝０．６７、ｙ＝０．３３、ｚ＝０である窒化物半導体層をチャネルとして備えるトランジスタの電気的特性を示す図である。 ＩｎｘＧａｙＡｌｚＮで表記した場合の、ｘ＝０．５、ｙ＝０．５、ｚ＝０である窒化物半導体層をチャネルとして備えるトランジスタの電気的特性を示す図である。 ＩｎｘＧａｙＡｌｚＮの窒化物半導体層の上に、ＡｌＮ層を第２の窒化物半導体層を接合させた積層構造（ヘテロ接合構造）を有するトランジスタの構成例を示す図である。 ボトムゲート構造のトランジスタの構成例を示す図である。
　以下に、図面を参照して、本発明に係る半導体素子の好適な実施形態について説明する。なお、図面の説明において、可能な場合には、同一要素には同一符号を付し、重複する説明を省略する。
　（第１の実施形態：ＩｎＮ層）
　図１には、第１の実施形態に係るトランジスタ１ａ（半導体素子）の構成が示されている。トランジスタ１ａは、基板２ａ、第１の絶縁層３ａ、窒化物半導体層４ａ、第２の絶縁層５ａ、ソース電極６１、ドレイン電極６２、ゲート電極６３を備える。
　第１の絶縁層３ａ、窒化物半導体層４ａ、第２の絶縁層５ａは、基板２ａの主面Ｓ１ａに順に設けられている。第１の絶縁層３ａは、基板２ａに接合している。窒化物半導体層４ａは、第１の絶縁層３ａに接合している。第２の絶縁層５ａは、窒化物半導体層４ａに接合している。
　この図に示した例では、基板２ａは、絶縁性を有する。基板２ａは、合成石英基板である。なお、基板２ａは絶縁性基板である必要は必ずしもなく、導電性を有する基板であってもよいが、基板２ａ上に窒化物半導体層４ａを直接形成する場合には、その表面に絶縁性の膜を設けておくことが好ましい。
　基板２ａは、単結晶基板であってもよいが、一般に、単結晶基板は高価であるから、より安価な、非単結晶基板であってよい。後述するように、本発明においては、窒化物半導体層４ａであるＩｎＧａＡｌＮ系窒化物半導体層は、特定の膜厚範囲の多結晶若しくは非晶質の膜とするから、必ずしも単結晶基板を用いる必要はない。なお、基板２ａは、いわゆる「結晶」の基板である必要はなく、後述する手法による成膜が可能な基板であればよく、プラスチック基板等であってもよい。
　第１の絶縁層３ａは、窒化物半導体層４ａの下地層としての機能を有し、例えば、１ｎｍ～２０ｎｍ程度の厚みの層である。第１の絶縁層３ａとしては、非晶質のＨｆＯ２層、Ａｌ２Ｏ３層、ＳｉＯ２層などを例示することができる。ＩｎＧａＡｌＮ系窒化物半導体は、これらの絶縁層の表面に対する濡れ性が高い等の特性を示すため、上記絶縁層を設けることで核生成密度が高まり、平坦で高品質な多結晶乃至非晶質のＩｎＧａＡｌＮ系窒化物半導体層の形成が可能となる。なお、基板２ａの表面に対するＩｎＧａＡｌＮ系窒化物半導体の濡れ性が十分に高い場合には、斯かる基板表面上に直接ＩｎＧａＡｌＮ系窒化物半導体層を形成しても、平坦で高品質なＩｎＧａＡｌＮ系窒化物半導体層が得られる。
　本実施形態では、窒化物半導体層４ａは、基板２ａ上に設けられたＩｎＮ層であって、このＩｎＮ層は、１ｎｍ以上１０ｎｍ以下の膜厚の多結晶若しくは非晶質の膜である。なお、図１に示した態様では、窒化物半導体層４ａの平面形状は、例えば５０μｍ×５μｍ～５０μｍ×１０μｍ程度の矩形である。
　「非晶質」は、狭義には、結晶のような長距離秩序は有しないものの、短距離秩序は有している物質状態を意味する用語であるが、本明細書では、結晶構造を完全には持たないがＸ線解析では弱い回折を示すような「潜晶質」もまた、非晶質に含める。さらに、微視的には微結晶を含む非晶質の膜であっても、これを非晶質の膜に含める。
　ＩＩＩ－Ｖ族化合物半導体である窒化物半導体層４ａは、Ｖ族極性（Ｎ極性）およびＩＩＩ族極性の何れであってもよい。窒化物半導体層４ａは、ドーパントとしての不純物（例えばＺｎ）を含有するものであることができる。また、酸素等の軽元素を不純物として含有するものであっても、斯かる層は窒化物半導体層４ａである。
　窒化物半導体層４ａの膜厚は、１ｎｍ以上１０ｎｍ以下である。上述のように、従来は、ＩｎＮは、膜厚を薄くするほど移動度などの電気特性が劣化するとされていたため、数ｎｍという極限的に薄い膜をチャネル層に用いてトランジスタを作製しようとする着想そのものがなかった。しかし、本発明者らは、ＩｎＮ層の厚みを極限まで薄くした場合のＩｎＮ層の特性の検討を進め、上記厚み範囲のＩｎＮ層とした場合には、多結晶若しくは非晶質の膜であっても、単結晶の膜と同等の電気的特性が得られ、しかも、良好なトランジスタ動作も可能であるとの結論を得て、本発明をなすに至った。
　図２は、本発明者らの実験により得られた、ＩｎＮ層をチャネルとした電界効果トランジスタのＯＮ電流とＯＦＦ電流の比の、ＩｎＮの膜厚依存性を纏めた図である。図２の横軸は膜厚［ｎｍ］を表し、図２の縦軸はＯＮ電流／ＯＦＦ電流比を表している。
　図２中にＰ１と示した測定結果は、窒化物半導体層４ａが多結晶ＩｎＮの場合の結果であり、図２中にＰ２と示した測定結果は、窒化物半導体層４ａが非晶質ＩｎＮの場合の結果であり、図２中にＰ３と示した測定結果は、窒化物半導体層４ａが単結晶ＩｎＮの場合の結果である。
　図２を参酌すれば、窒化物半導体層４ａであるＩｎＮ層の膜厚が１ｎｍ以上１０ｎｍ以下の範囲において、窒化物半導体層４ａのＯＮ電流／ＯＦＦ電流比が１０以上１０８以下の程度となり、良好なＯＮ電流／ＯＦＦ電流比が実現できることがわかる。また、１ｎｍ以上１０ｎｍ以下の範囲で窒化物半導体層４ａの膜厚が薄い程、ＯＮ電流／ＯＦＦ電流比が良好となる。上記傾向は、窒化物半導体層４ａであるＩｎＮ層が、単結晶であるか、多結晶や非晶質であるかに依らない。つまり、窒化物半導体層４ａであるＩｎＮ層の膜厚を１ｎｍ以上１０ｎｍ以下の範囲に設計することで、多結晶若しくは非晶質であっても、単結晶と同等の電気的特性が得られる。
　なお、このようなＩｎＮ層は、比較的低温での成膜が容易である等の理由から、スパッタリング法により堆積された膜であることが好ましい。特に、成膜条件の設定自由度の高いパルススパッタ堆積法（ＰＳＤ法）により堆積された膜であることが好ましい。また、高温で成膜するほど個々のグレインのサイズが大きくなり、平坦な膜を得ることが難しくなるため、６００℃未満の温度で成膜することが好ましい。
　単結晶のＩｎＮ層を成膜しようとすると、成膜表面での原子の拡散長を十分に長くする必要があり、相対的に高い温度での成膜とならざるを得ないが、本発明では、１ｎｍ以上１０ｎｍ以下の厚み範囲のＩｎＮ層であれば単結晶である必要はないため、成膜温度を低く設定することとしても何ら支障はないという利点がある。
　加えて、一般に、スパッタリング法による成膜では、チャンバ内の残存ガスの影響で、膜中に酸素等の軽元素が不純物として取り込まれやすく、ＩｎＮ層が単結晶であると、斯かる酸素不純物がドナーとして作用してしまうという問題があるが、ＩｎＮ層が多結晶や非晶質である場合には、酸素不純物は粒界にトラップされるなどして電気的に不活性な状態でＩｎＮ層内に取り込まれるため、上記ドナー化が生じ難いという利点もある。
　第２の絶縁層５ａは、第１の絶縁層３ａと同様に、非晶質のＨｆＯ２層、Ａｌ２Ｏ３層、ＳｉＯ２層などを例示することができる。上述のとおり、ＩｎＮは、これらの絶縁層の表面に対する濡れ性が高いため、ＩｎＮ層との界面での欠陥発生を抑制する効果がある。なお、この第２の絶縁層５ａは、例えば、１ｎｍ～１００ｎｍ程度の厚みの層である。
　図１に示した例では、ソース電極６１、ドレイン電極６２、ゲート電極６３の厚みは、何れも、５０ｎｍの程度であり、ソース電極６１、ドレイン電極６２、ゲート電極６３の材料は、何れも、例えば、Ａｕである。ソース電極６１とドレイン電極６２は、何れも、窒化物半導体層４ａと第２の絶縁層５ａとに接合している。ゲート電極６３は、第２の絶縁層５ａの表面に設けられ、第２の絶縁層５ａに接合している。
　次に、トランジスタ１ａの製造方法を例示により説明する。基板２ａに対応するウェハを用意する。このウェハの表面に、第１の絶縁層３ａ、窒化物半導体層４ａ、第２の絶縁層５ａを、この順に積層する。なお、第１の絶縁層３ａおよび第２の絶縁層５ａに対応する層は、何れも、酸化物半導体からなる層であってもよい。
　第１の絶縁層３ａと第２の絶縁層５ａが酸化物半導体である場合、これらの層は、共に、例えば、原子層堆積法（ＡＬＤ法）により形成する。ＡＬＤ法で成膜する際の酸素原料はＨ２Ｏであり、堆積温度は２００℃程度であり、堆積時間は１時間３０分程度である。
　窒化物半導体層４ａに対応するＩｎＮ層は、パルススパッタ法（ＰＳＤ法）により形成する。ＩｎＮ層の堆積レートは、１ｎｍ／ｍｉｎ程度であり、厚みは１～１０ｎｍの範囲に設定する。ＩｎＮ層の堆積温度は、スパッタリング法に依る場合、非晶質の膜の場合には室温程度であり、多結晶の場合には３００～５００℃程度である。つまり、単結晶のＩｎＮ層を成膜する場合の、一般的な結晶成長温度（６００℃以上）よりも低温である。
　窒化物半導体層４ａに対応するＩｎＮ層は、ＰＳＤ法以外のスパッタリング法で成膜してもよく、その他の蒸着法やＭＢＥ法やＭＯＣＶＤ法といった薄膜形成方法によってもよいが、比較的低温で組成が均一な膜を形成し易いという観点から、スパッタリング法が好ましい。なお、上述のように、多結晶の窒化物半導体層４ａは、高温で成膜するほど個々のグレインのサイズが大きくなり、平坦な膜を得ることが難しくなるため、６００℃未満の温度で成膜することが好ましい。
　ソース電極６１およびドレイン電極６２のそれぞれに対応するコンタクト孔は、第２の絶縁層５ａに、リソグラフィ技術を用いて形成される。ソース電極６１およびドレイン電極６２は、何れも、例えばＡｕを真空蒸着した後にリソグラフィにより形成する。ゲート電極６３は、第２の絶縁層５ａの表面に真空蒸着したＡｕを、リフトオフ法によりパターニングして形成する。
　このように、基板２ａに対応するウェハの表面に、第１の絶縁層３ａ、窒化物半導体層４ａ、第２の絶縁層５ａを、この順で積層し、ソース電極６１、ドレイン電極６２、ゲート電極６３を形成した後、トランジスタ１ａに対応する各チップに分離する。上記の製造方法によって、トランジスタ１ａが製造される。
　次に、図３～５を参照して、上述したＩｎＮ層をチャネルとするトランジスタ１ａのトランジスタ特性について説明する。
　図３には、窒化物半導体層４ａが多結晶ＩｎＮ層の場合のトランジスタ１ａのＩＤＳ－ＶＤＳ特性が示されている。ここで、ＩＤＳはドレイン－ソース間に流れる電流、ＶＤＳはドレイン－ソース間の電圧である。図３の横軸はＶＤＳ［Ｖ］を表し、図３の縦軸はＩＤＳ［Ａ］を表す。
　図３に示す結果は、ゲート－ソース間の電圧であるＶＧＳを、５［Ｖ］～－８［Ｖ］の範囲において、－０．５［Ｖ］のステップで変化させた場合のＩＤＳ－ＶＤＳ特性である。ＯＮ電流／ＯＦＦ電流比は１０５程度である。図３には、ＶＧＳが減少するに伴って、ＩＤＳもゼロに近づいていることが示されている。従って、図３を参照すれば、ＶＧＳを制御することによって、多結晶ＩｎＮの場合のトランジスタ１ａのＯＮ電流／ＯＦＦ電流比の切り替えが十分に可能であることがわかる。
　図４には、窒化物半導体層４ａが多結晶ＩｎＮ層の場合のトランジスタ１ａのＩＤＳ－ＶＧＳ特性が示されている。図４の横軸はＶＧＳ［Ｖ］を表し、図４の縦軸はＩＤＳ［Ａ］を表す。
　図４に示す結果によれば、ＶＧＳが４［Ｖ］～－８［Ｖ］の範囲において減少するに伴って、ＩＤＳも減少し、ＶＧＳが４［Ｖ］でのＩＤＳの値と、ＶＧＳが－８［Ｖ］でのＩＤＳの値との比が１０５程度となっていることがわかる。従って、図４を参照すれば、ＶＧＳを制御することによって、多結晶ＩｎＮの場合のトランジスタ１ａのＩＤＳの制御が十分に可能であることがわかる。
　図５には、窒化物半導体層４ａが非晶質ＩｎＮ層の場合のトランジスタ１ａのＩＤＳ－ＶＤＳ特性が示されている。図５の横軸はＶＤＳ［Ｖ］を表し、図５の縦軸はＩＤＳ［Ａ］を表す。
　図５に示す結果は、ＶＧＳを、１０［Ｖ］～０［Ｖ］の範囲において、－２［Ｖ］のステップで変化させた場合のＩＤＳ－ＶＤＳ特性である。図５には、ＶＧＳが減少するに伴って、ＩＤＳもゼロに近づいていることが示されている。従って、図５を参照すれば、ＶＧＳを制御することによって、非晶質ＩｎＮの場合のトランジスタ１ａのＯＮ電流／ＯＦＦ電流比の切り替えが十分に可能であることがわかる。
　（第２の実施形態：ＩｎＮ層）
　図６及び図７は、第２の実施形態に係るトランジスタ１ｂ（半導体素子）の構成の一態様を説明するための図である。なお、本実施形態においても、窒化物半導体層４ｂは、基板２ｂ上に設けられたＩｎＮ層である。
　図６（Ａ）は、トランジスタ１ｂの平面形状を示す光学顕微鏡像であり、図６（Ｂ）は、図６（Ａ）中に示したＩ－Ｉ線に沿うトランジスタ１ｂの断面の構成を主に示す図である。
　図６（Ａ）は、トランジスタ１ｂの層構造を示すＴＥＭ（Transmission　Electron　Microscope：透過型電子顕微鏡）格子像であり、図６（Ｂ）は、図６（Ａ）にＩｎＮと示した領域からの電子線回折パターン（ＴＥＭ像のフーリエ変換像）であり、図６（Ｃ）は、図６（Ａ）にＹＳＺと示した領域からの電子線回折パターン（ＴＥＭ像のフーリエ変換像）である。図６（Ａ）～（Ｃ）から、単結晶ＹＳＺ基板上に、窒化物半導体層としての単結晶ＩｎＮがエピタキシャル成長していることが確認できる。
　トランジスタ１ｂは、基板２ｂ、窒化物半導体層４ｂ、絶縁層５ｂ、ソース電極６１、ドレイン電極６２、ゲート電極６３を備える。窒化物半導体層４ｂ、絶縁層５ｂは、基板２ｂの主面Ｓ１ｂに順に設けられている。
　この実施態様では、基板２ｂは、イットリア安定化ジルコニア基板（ＹＳＺ基板）である。ＹＳＺ基板は、ＩｎＮはもとより、ＩｎＮを主成分とするＩｎＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮ等、の窒化物半導体との面内格子不整合が比較的に小さい。基板２ｂの主面Ｓ１ｂは、窒化物半導体層４ｂに接合しており、面指数（１１１）を有する。主面Ｓ１ｂは、原子レベルにまで平坦化されている。
　窒化物半導体層４ｂとしてのＩｎＮ層は、基板２ｂの上に設けられている。窒化物半導体層４ｂは、基板２ｂに接合している。窒化物半導体層４ｂは、単結晶である。窒化物半導体層４ｂは、基板２ｂの主面Ｓ１ｂからエピタキシャル成長によって形成されたエピタキシャル層である。窒化物半導体層４ｂは、Ｎ極性及びＩＩＩ族極性の何れかであることができる。窒化物半導体層４ｂは、不純物のＺｎ（亜鉛）を含有することができる。窒化物半導体層４ｂの平面形状は、例えば５０μｍ×５μｍ～５０μｍ×１０μｍの程度の矩形である。
　窒化物半導体層４ｂであるＩｎＮ層の膜厚は、１ｎｍ以上１０ｎｍ以下である。既に図２を参照して説明したように、窒化物半導体層であるＩｎＮ層の膜厚が１ｎｍ以上１０ｎｍ以下の範囲において、窒化物半導体層のＯＮ電流／ＯＦＦ電流比が１０以上１０８以下の程度となり、良好なＯＮ電流／ＯＦＦ電流比が実現できる。また、１ｎｍ以上１０ｎｍ以下の範囲で窒化物半導体層の膜厚が薄い程、ＯＮ電流／ＯＦＦ電流比が良好となる。しかも、上記傾向は、窒化物半導体層であるＩｎＮ層が、単結晶であるか、多結晶や非晶質であるかに依らない。
　従って、本実施形態においては、窒化物半導体層４ｂであるＩｎＮ層は単結晶ＹＳＺ基板上にエピタキシャル成長した単結晶ＩｎＮであるが、合成石英基板等の上に堆積させた多結晶若しくは非晶質のＩｎＮ層であっても、その膜厚を１ｎｍ以上１０ｎｍ以下の範囲に設計することで、単結晶と同等の電気的特性を得ることができる。
　絶縁層５ｂは、窒化物半導体層４ｂに接合している。絶縁層５ｂは、非晶質のＨｆＯ２層、Ａｌ２Ｏ３層、ＳｉＯ２層などを例示することができる。既に説明したように、ＩｎＮは、これらの絶縁層の表面に対する濡れ性が高いため、ＩｎＮ層との界面での欠陥発生を抑制する効果がある。なお、この絶縁層５ｂの膜厚は、例えば、１ｎｍ以上１００ｎｍ以下である。
　図６に示した例では、ソース電極６１、ドレイン電極６２、ゲート電極６３の厚みは、何れも、５０ｎｍの程度であり、ソース電極６１、ドレイン電極６２、ゲート電極６３の材料は、何れも、例えば、Ａｕである。ソース電極６１とドレイン電極６２は、何れも、窒化物半導体層４ｂと絶縁層５ｂとに接合している。ゲート電極６３は、絶縁層５ｂの表面に設けられ、絶縁層５ｂに接合している。
　次に、トランジスタ１ｂの製造方法を例示により説明する。基板２ｂに対応するウェハを用意する。本実施形態では、このウェハはＹＳＺ基板であるが、多結晶や非晶質のＩｎＮ層を形成する場合には、非単結晶基板や絶縁性基板（例えば、合成石英基板）であってもよい。このウェハの表面に、窒化物半導体層４ｂと絶縁層５ｂを、この順に積層する。
　窒化物半導体層４ｂに対応するＩｎＮ層は、第１の実施形態と同様、パルススパッタ法（ＰＳＤ法）により形成する。ＩｎＮ層の堆積レートは、１ｎｍ／ｍｉｎ程度であり、厚みは１～１０ｎｍの範囲に設定する。本実施形態では単結晶ＩｎＮを形成したため、エピタキシャル温度は６００～７００℃とした。しかし、非晶質ＩｎＮをスパッタリング法で堆積する場合には室温程度の堆積温度とし、多結晶ＩｎＮを堆積する場合には３００～５００℃程度である。つまり、単結晶のＩｎＮ層を成膜する場合の、一般的な結晶成長温度（６００℃以上）よりも低温である。
　窒化物半導体層４ｂに対応するＩｎＮ層は、ＰＳＤ法以外のスパッタリング法で成膜してもよく、その他の蒸着法やＭＢＥ法やＭＯＣＶＤ法といった薄膜形成方法によってもよいが、比較的低温で組成が均一な膜を形成し易いという観点から、スパッタリング法が好ましい。なお、上述のように、多結晶の窒化物半導体層４ａは、高温で成膜するほど個々のグレインのサイズが大きくなり、平坦な膜を得ることが難しくなるため、６００℃未満の温度で成膜することが好ましい。
　絶縁層５ｂが酸化物半導体である場合、例えば、原子層堆積法（ＡＬＤ法）により形成する。ＡＬＤ法で成膜する際の酸素原料はＨ２Ｏであり、堆積温度は２００℃程度であり、堆積時間は１時間３０分程度である。
　ソース電極６１およびドレイン電極６２のそれぞれに対応するコンタクト孔は、絶縁層５ｂに、リソグラフィ技術を用いて形成される。ソース電極６１およびドレイン電極６２は、何れも、例えばＡｕを真空蒸着した後にリソグラフィにより形成する。ゲート電極６３は、絶縁層５ｂの表面に真空蒸着したＡｕを、リフトオフ法によりパターニングして形成する。
　このように、基板２ｂに対応するウェハの表面に、窒化物半導体層４ｂ、絶縁層５ｂを、この順で積層し、ソース電極６１、ドレイン電極６２、ゲート電極６３を形成した後、トランジスタ１ｂに対応する各チップに分離する。上記の製造方法によって、トランジスタ１ｂが製造される。
　次に、図８を参照して、上述したＩｎＮ層をチャネルとするトランジスタ１ｂのトランジスタ特性について説明する。
　図８（Ａ）および（Ｂ）には、窒化物半導体層４ｂが膜厚２ｎｍの単結晶ＩｎＮ層の場合のトランジスタ１ｂの、＋２［Ｖ］～－２［Ｖ］の範囲において－１［Ｖ］のステップでＶＧＳを変化させた場合のＩＤＳ－ＶＤＳ特性（図８（Ａ））、および、５［Ｖ］のＶＤＳの下でのＩＤＳ－ＶＧＳ特性（図８（Ｂ））が示されている。図８（Ａ）の横軸はＶＤＳ［Ｖ］を表し、図８（Ａ）の縦軸はＩＤＳ［ｍＡ／ｍｍ］を表す。また、図８（Ｂ）の横軸はＶＧ［Ｖ］を表し、図８（Ｂ）の縦軸はＩＤＳ［Ａ］を表す。
　図８（Ｃ）および（Ｄ）には、窒化物半導体層４ｂが膜厚５ｎｍの単結晶ＩｎＮ層の場合のトランジスタ１ｂの、＋４［Ｖ］～－１０［Ｖ］の範囲において－２［Ｖ］のステップでＶＧＳを変化させた場合のＩＤＳ－ＶＤＳ特性（図８（Ｃ））、および、５［Ｖ］のＶＤＳの下でのＩＤＳ－ＶＧＳ特性（図８（Ｄ））が示されている。図８（Ｃ）の横軸はＶＤＳ［Ｖ］を表し、図８（Ｃ）の縦軸はＩＤＳ［ｍＡ／ｍｍ］を表す。また、図８（Ｄ）の横軸はＶＧ［Ｖ］を表し、図８（Ｄ）の縦軸はＩＤＳ［Ａ］を表す。
　図８（Ａ）～（Ｄ）に示す結果を参照すれば、ＶＧＳを制御することによって、単結晶ＩｎＮの場合のトランジスタ１ｂのＯＮ電流／ＯＦＦ電流比の切り替えが十分に可能であることがわかる。
　また、上述のとおり、多結晶若しくは非晶質のＩｎＮ層であっても、その膜厚を１ｎｍ以上１０ｎｍ以下の範囲に設計することで、単結晶と同等の電気的特性を得ることができる。従って、窒化物半導体層４ｂが多結晶若しくは非晶質のＩｎＮ層であっても、同様に、トランジスタ１ｂのＯＮ電流／ＯＦＦ電流比の切り替えが十分に可能である。
　以上、好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。
　例えば、本発明に係る半導体素子を、上述のＩｎＮ層の少なくとも一方の主面に、ＩｎＮと組成の異なる窒化物半導体層が接合した積層構造を備えた構成のもの、つまり、ヘテロ接合を有する構造の半導体素子としてもよい。
　本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。例えば、本実施形態の窒化物半導体層４ａ，４ｂは、トランジスタ以外の他の半導体素子に適用可能できる。窒化物半導体層４ａの場合には、窒化物半導体層４ａと共に第１の絶縁層３ａもこのような半導体素子に適用される。
　（第３の実施形態：ＩｎＧａＡｌＮ層）
　上述の第１および第２の実施形態では、窒化物半導体層は、一般式ＩｎｘＧａｙＡｌｚＮ（但し、ｘ＋ｙ＋ｚ＝１．０）においてｘ＝１であるＩｎＮ層とした。そして、ＩｎＮ層の場合には、これを特定の厚み範囲のものとすることで、単結晶と同等のチャネル特性を示す「非単結晶」の膜が得られることを明らかにした。
　しかし、特定の厚み範囲（１～１０ｎｍ）でしか所望の電気的特性が得られない場合には、半導体素子の設計の自由度が担保できないという問題がある。そこで、本発明者らは、ＩｎＧａＡｌＮ系窒化物半導体の電気的特性に関する更なる検討を進めたところ、特定の組成範囲のものにおいては、「非単結晶膜」であっても単結晶と同等のチャネル特性を示すことが明らかとなった。
　これまで、ＩｎＧａＡｌＮ系窒化物半導体中のＩｎは他の元素に比較してイオン半径が大きく、熱力学的観点からは、広い範囲で組成を変えることは困難であると考えられてきた。しかし、このような従来の知見は、比較的高い温度で成膜されるＣＶＤ法で得られたＩｎＧａＡｌＮ系窒化物半導体についてのものである。本発明者らは、上記知見はあくまでも熱平衡状態下で成膜されたＩｎＧａＡｌＮ系窒化物半導体についてのものであり、比較的低温での成膜が可能なスパッタリング法でＩｎＧａＡｌＮ系窒化物半導体を堆積させると、熱的に非平衡な状態のままクエンチされて安定的に膜形成が進行するのではないかとの考えに基づき検討を進め、本発明を成すに至った。
　以降の実施例では、一般式ＩｎｘＧａｙＡｌｚＮ（但し、ｘ＋ｙ＋ｚ＝１．０）で表記されるＩｎＧａＡｌＮ系窒化物半導体の電気的特性が、その組成にどのように依存するかについての検討結果について説明する。
　図１に図示した構成の電界効果型のトランジスタ１ａを試作し、チャネルとなる窒化物半導体層４ａの組成（ＩｎｘＧａｙＡｌｚＮ）を種々に変えて、それらのトランジスタ１ａのＯＮ電流とＯＦＦ電流の比（オン／オフ比）および最大電流密度で電気的特性を評価した。基板２ａは合成石英基板であり、第１の絶縁層３ａは厚みが２０ｎｍのＨｆＯ２であり、第２の絶縁層５ａはゲート絶縁膜を兼ね、厚みが２０ｎｍのＨｆＯ２である。なお、基板２ａは、合成石英基板以外の、非単結晶基板や絶縁性基板であってもよく、第１の絶縁層３ａおよび第２の絶縁層５ａは、Ａｌ２Ｏ３層やＳｉＯ２層であってもよい。また、何れのトランジスタ１ａも、ゲート長は５μｍ、チャネル幅は５０μｍである。
　ＩｎｘＧａｙＡｌｚＮ層は何れも、スパッタリング法（本実施形態ではＰＳＤ法）により形成した。堆積レートは１ｎｍ／ｍｉｎ程度である。また、堆積温度を６００℃未満とし、多結晶若しくは非晶質のＩｎｘＧａｙＡｌｚＮ層とした。
　図９は、試作したトランジスタ１ａが備える窒化物半導体層４ａの組成を、ＩｎｘＧａｙＡｌｚＮの三元相図中にプロットした図である。
　図１０は、図９に示したもののうち、オン／オフ比が１０２以上を示したトランジスタ１ａが備える窒化物半導体層４ａの組成を●印で、それ以外の窒化物半導体層４ａの組成を○印で、ＩｎｘＧａｙＡｌｚＮの三元相図中にプロットした図である。
　この結果によれば、一般式ＩｎｘＧａｙＡｌｚＮ（但し、ｘ＋ｙ＋ｚ＝１．０）で表記した場合の組成が、０．３≦ｘ≦１．０、且つ、０≦ｚ＜０．４の範囲にあると、オン／オフ比が１０２以上を示したトランジスタ１ａが得られている。
　また、図１１は、オン／オフ比が１０３以上を示したトランジスタが備える窒化物半導体層の組成を●印で、それ以外の窒化物半導体層の組成を○で、ＩｎｘＧａｙＡｌｚＮの三元相図中にプロットした図である。
　この結果によれば、一般式ＩｎｘＧａｙＡｌｚＮ（但し、ｘ＋ｙ＋ｚ＝１．０）で表記した場合の組成が、０．３≦ｘ≦１．０、且つ、０≦ｚ＜０．４の範囲にあると、オン／オフ比が１０２以上を示したトランジスタ１ａが得られている。
　さらに、図１２は、トランジスタの最大電流密度が５ｍＡ／ｍｍを超える特性を示したトランジスタが備える窒化物半導体層の組成を●印で、それ以外の窒化物半導体層の組成を○印で、ＩｎｘＧａｙＡｌｚＮの三元相図中にプロットした図である。
　この結果によれば、一般式ＩｎｘＧａｙＡｌｚＮ（但し、ｘ＋ｙ＋ｚ＝１．０）で表記した場合の組成が、０．５≦ｘ≦１．０、且つ、０≦ｚ＜０．１の範囲にあると、最大電流密度が５ｍＡ／ｍｍを超える特性が得られている。
　このように、一般式ＩｎｘＧａｙＡｌｚＮ（但し、ｘ＋ｙ＋ｚ＝１．０）で表記した場合の窒化物半導体層の組成が、０．３≦ｘ≦１．０、且つ、０≦ｚ＜０．４の範囲にあると、非単結晶膜であっても、トランジスタ動作として十分なチャネル特性（オン／オフ比１０２以上）が得られ、０．３≦ｘ＜０．７の場合に０≦ｚ＜０．２、０．７≦ｘ≦１．０の場合に０≦ｚ＜０．１の範囲にあると、オン／オフ比はさらに一桁高く（１０３以上）なる。さらに、窒化物半導体層の組成が、０．５≦ｘ≦１．０、且つ、０≦ｚ＜０．１の範囲にあると、最大電流密度が５ｍＡ／ｍｍを超える優れたトランジスタ特性が得られることが明らかとなった。
　なお、第１の実施態様において説明したように、一般式ＩｎｘＧａｙＡｌｚＮで表記した場合のｘ＝１．０の組成の窒化物半導体であるＩｎＮをチャネル層とした場合には、膜厚が１０ｎｍを超えると十分なトランジスタ特性を得ることができない。
　そこで、半導体素子の設計の自由度を担保するという観点からは、上記組成範囲からＩｎＮを除いたもの、つまり、窒化物半導体層のＩｎ組成比ｘが０．９９以下（ｘ≦０．９９）であることが好ましい。
　１％以上のＡｌ若しくはＧａを含有するＩｎＧａＡｌＮ系窒化物半導体、つまり、一般式ＩｎｘＧａｙＡｌｚＮで表記した場合にｘ≦０．９９である窒化物半導体の膜は、構造的に強くなり、欠陥が生成し難いことが知られている（例えば、非特許文献４を参照）。これは、１％以上のＡｌ若しくはＧａを含有するＩｎＧａＡｌＮ系窒化物半導体は熱力学的に相分離しやすい状態となり、ＡｌやＧａの濃度が局所的に不均一となり易く、その結果、転位の伝播が抑制されるという現象によるものと考えられる。
　図１３は、ＩｎｘＧａｙＡｌｚＮで表記した場合の、ｘ＝０．６４、ｙ＝０、ｚ＝０．３６である窒化物半導体層をチャネルとして備えるトランジスタの電気的特性を示す図で、図１３（Ａ）には、＋５［Ｖ］～－７［Ｖ］の範囲において－１［Ｖ］のステップでＶＧＳを変化させた場合のＩＤＳ－ＶＤＳ特性が示されている。また、図１３（Ｂ）には、１［Ｖ］のＶＤＳの下でのＩＤＳ－ＶＧＳ特性が示されている。
　このトランジスタは、合成石英基板上に、室温で、Ｉｎ０．６４Ａｌ０．３６Ｎの組成のチャネル層を、スパッタ法で５ｎｍ堆積したものである。なお、ゲート絶縁膜はＨｆＯ２であり、ゲート長は５μｍ、チャネル幅は５０μｍである。
　上記組成は、０．３≦ｘ≦１．０、且つ、０≦ｚ＜０．４の範囲にあり、オン／オフ比は７×１０２であり、最大電流密度は０．４ｍＡ／ｍｍであった。
　図１４は、ＩｎｘＧａｙＡｌｚＮで表記した場合の、ｘ＝０．３４、ｙ＝０．３３、ｚ＝０．３３である窒化物半導体層をチャネルとして備えるトランジスタの電気的特性を示す図で、図１４（Ａ）には、＋５［Ｖ］～－７［Ｖ］の範囲において－１［Ｖ］のステップでＶＧＳを変化させた場合のＩＤＳ－ＶＤＳ特性が示されている。また、図１４（Ｂ）には、１［Ｖ］のＶＤＳの下でのＩＤＳ－ＶＧＳ特性が示されている。
　このトランジスタは、合成石英基板上に、基板温度４００℃で、Ｉｎ０．３４Ｇａ０．３３Ａｌ０．３３Ｎの組成のチャネル層を、スパッタ法で５ｎｍ堆積したものである。なお、ゲート絶縁膜はＨｆＯ２であり、ゲート長は５μｍ、チャネル幅は５０μｍである。
　上記組成もまた、０．３≦ｘ≦１．０、且つ、０≦ｚ＜０．４の範囲にあり、オン／オフ比は１×１０３であり、最大電流密度は３．４×１０－４ｍＡ／ｍｍであった。
　図１５は、ＩｎｘＧａｙＡｌｚＮで表記した場合の、ｘ＝０．４２、ｙ＝０．４２、ｚ＝０．１６である窒化物半導体層をチャネルとして備えるトランジスタの電気的特性を示す図で、図１５（Ａ）には、＋２［Ｖ］～－６［Ｖ］の範囲において－２［Ｖ］のステップでＶＧＳを変化させた場合のＩＤＳ－ＶＤＳ特性が示されている。また、図１５（Ｂ）には、１［Ｖ］のＶＤＳの下でのＩＤＳ－ＶＧＳ特性が示されている。
　このトランジスタは、合成石英基板上に、基板温度４００℃で、Ｉｎ０．４２Ｇａ０．４２Ａｌ０．１６Ｎの組成のチャネル層を、スパッタ法で５ｎｍ堆積したものである。なお、ゲート絶縁膜はＨｆＯ２であり、ゲート長は５μｍ、チャネル幅は５０μｍである。
　上記組成は、０．３≦ｘ＜０．７、且つ、０≦ｚ＜０．２の範囲にあり、オン／オフ比は１×１０３であり、最大電流密度は１×１０－３ｍＡ／ｍｍであった。
　図１６は、ＩｎｘＧａｙＡｌｚＮで表記した場合の、ｘ＝０．３、ｙ＝０．７、ｚ＝０である窒化物半導体層をチャネルとして備えるトランジスタの電気的特性を示す図で、図１６（Ａ）には、＋５［Ｖ］～－９［Ｖ］の範囲において－０．５［Ｖ］のステップでＶＧＳを変化させた場合のＩＤＳ－ＶＤＳ特性が示されている。また、図１６（Ｂ）には、１［Ｖ］のＶＤＳの下でのＩＤＳ－ＶＧＳ特性が示されている。
　このトランジスタは、合成石英基板上に、基板温度４００℃で、Ｉｎ０．３Ｇａ０．７Ｎの組成のチャネル層を、スパッタ法で３０ｎｍ堆積したものである。なお、ゲート絶縁膜はＨｆＯ２であり、ゲート長は５μｍ、チャネル幅は５０μｍである。
　上記組成もまた、０．３≦ｘ＜０．７、且つ、０≦ｚ＜０．２の範囲にあり、オン／オフ比は１×１０６であり、最大電流密度は０．５ｍＡ／ｍｍであった。
　図１７は、ＩｎｘＧａｙＡｌｚＮで表記した場合の、ｘ＝０．６７、ｙ＝０．３３、ｚ＝０である窒化物半導体層をチャネルとして備えるトランジスタの電気的特性を示す図で、図１７（Ａ）には、＋４［Ｖ］～－９［Ｖ］の範囲において－１［Ｖ］のステップでＶＧＳを変化させた場合のＩＤＳ－ＶＤＳ特性が示されている。また、図１７（Ｂ）には、１［Ｖ］のＶＤＳの下でのＩＤＳ－ＶＧＳ特性が示されている。
　このトランジスタは、合成石英基板上に、基板温度４００℃で、Ｉｎ０．６７Ｇａ０．３３Ｎの組成のチャネル層を、スパッタ法で６ｎｍ堆積したものである。なお、ゲート絶縁膜はＨｆＯ２であり、ゲート長は５μｍ、チャネル幅は５０μｍである。
　上記組成は、０．５≦ｘ≦１．０、且つ、０≦ｚ＜０．１の範囲にあり、オン／オフ比は１×１０４であり、最大電流密度は７．５ｍＡ／ｍｍであった。
　図１８は、ＩｎｘＧａｙＡｌｚＮで表記した場合の、ｘ＝０．５、ｙ＝０．５、ｚ＝０である窒化物半導体層をチャネルとして備えるトランジスタの電気的特性を示す図で、図１８（Ａ）には、０［Ｖ］～－９［Ｖ］の範囲において－１［Ｖ］のステップでＶＧＳを変化させた場合のＩＤＳ－ＶＤＳ特性が示されている。また、図１８（Ｂ）には、５［Ｖ］のＶＤＳの下でのＩＤＳ－ＶＧＳ特性が示されている。
　このトランジスタは、合成石英基板上に、基板温度４００℃で、Ｉｎ０．５Ｇａ０．５Ｎの組成のチャネル層を、スパッタ法で４５ｎｍ堆積したものである。なお、このトランジスタはリングゲート構造のものであり、ゲート絶縁膜はＨｆＯ２であり、ゲートリング直径は１００μｍ、チャネル長は１０μｍである。
　上記組成もまた、０．５≦ｘ≦１．０、且つ、０≦ｚ＜０．１の範囲にあり、オン／オフ比は１×１０８であり、最大電流密度は２５ｍＡ／ｍｍであった。
　図１３～図１８に示したトランジスタ特性は、本発明者らが試作した多くのトランジスタの一部についてのものである。多数のトランジスタの特性解析を行った結果、窒化物半導体の組成につき、上述した結論を得た。
　すなわち、一般式ＩｎｘＧａｙＡｌｚＮ（但し、ｘ＋ｙ＋ｚ＝１．０）で表記した場合の組成が、０．３≦ｘ≦１．０、且つ、０≦ｚ＜０．４の範囲にあると、オン／オフ比が１０２以上を示したトランジスタ１ａが得られる。
　また、一般式ＩｎｘＧａｙＡｌｚＮ（但し、ｘ＋ｙ＋ｚ＝１．０）で表記した場合の組成が、０．３≦ｘ≦１．０、且つ、０≦ｚ＜０．４の範囲にあると、オン／オフ比が１０２以上を示したトランジスタ１ａが得られる。
　さらに、一般式ＩｎｘＧａｙＡｌｚＮ（但し、ｘ＋ｙ＋ｚ＝１．０）で表記した場合の組成が、０．５≦ｘ≦１．０、且つ、０≦ｚ＜０．１の範囲にあると、最大電流密度が５ｍＡ／ｍｍを超える特性が得られる。
　以上、一般式ＩｎｘＧａｙＡｌｚＮ（但し、ｘ＋ｙ＋ｚ＝１．０）で表記される窒化物半導体層をチャネルとして備える本発明に係る半導体素子について説明してきたが、そのトランジスタ構成は種々に変更可能であることは言うまでもない。以下に、幾つかのトランジスタ構成例を示す。
　図１９は、上述のＩｎｘＧａｙＡｌｚＮの窒化物半導体層４ｃの上に、ＡｌＮ層を第２の窒化物半導体層６ｃを接合させた積層構造（ヘテロ接合構造）を有するトランジスタ１ｃの構成例を示す図である。
　この図に示した例では、基板２ｃは合成石英基板である。窒化物半導体層４ｃは、例えば３ｎｍの膜厚の多結晶若しくは非晶質の膜である。第２の窒化物半導体層６ｃの上には絶縁層５ｃとして、１５ｎｍの膜厚の非晶質のＨｆＯ２層が設けられている。窒化物半導体層４ｃと絶縁層５ｃとしてのＨｆＯ２層の間にＡｌＮ層を第２の窒化物半導体層６ｃとして介在させることで、良好な界面を得ている。
　図２０は、ボトムゲート構造のトランジスタ１ｄの構成例を示す図である。
　この図に示した例でも、基板２ｄは合成石英基板である。窒化物半導体層４ｄは、例えば３ｎｍの膜厚の多結晶若しくは非晶質の膜である。窒化物半導体層４ｄと基板２ｄとの間に、絶縁層５ｄとして、１００～１５０ｎｍの膜厚の非晶質のＨｆＯ２層が設けられ、ゲート６３は９０ｎｍ程度の厚みのＩＴＯ膜で形成されている。
　このように、本発明に係る半導体素子は、上述の窒化物半導体層の少なくとも一方の主面に、該窒化物半導体層と組成の異なる第２の窒化物半導体層が接合した積層構造（ヘテロ接合構造）を備えるものとしてもよい。
　このとき、第２の窒化物半導体層は、上述の一般式ＩｎｘＧａｙＡｌｚＮ（但し、ｘ＋ｙ＋ｚ＝１．０）で表記される窒化物半導体層であってもよい。例えば、窒化物半導体層をＩｎｘ１Ｇａｙ１Ａｌｚ１Ｎとし、第２の窒化物半導体層をＩｎｘ２Ｇａｙ２Ａｌｚ２Ｎ（但し、ｘ２≠ｘ１）とし、Ｉｎｘ１Ｇａｙ１Ａｌｚ１Ｎの窒化物半導体層の上下をＩｎｘ２Ｇａｙ２Ａｌｚ２Ｎの第２の窒化物半導体層で挟むダブルヘテロ構造のトランジスタとするなどしてもよい。
　本発明によれば、製造条件の制約が大幅に解消され、しかも安価で、優れた電気特性を有するＩｎＧａＡｌＮ系窒化物半導体層を備えた半導体素子が提供される。
１ａ，１ｂ，１ｃ，１ｄ　トランジスタ
２ａ，２ｂ，２ｃ，２ｄ　基板
３ａ　第１の絶縁層
４ａ，４ｂ，４ｃ，４ｄ　窒化物半導体層
５ａ　第２の絶縁層
５ｂ，５ｃ，５ｄ　絶縁層
６ｃ　第２の窒化物半導体層
６１　ソース電極
６２　ドレイン電極
６３　ゲート電極
Ｓ１ａ，Ｓ１ｂ　主面

 

Claims (14)

  1. 　一般式ＩｎｘＧａｙＡｌｚＮ（但し、ｘ＋ｙ＋ｚ＝１．０）で表記される多結晶若しくは非晶質の窒化物半導体層が基板上に設けられている半導体素子であって、
    　前記窒化物半導体層の組成は、０．３≦ｘ≦１．０、且つ、０≦ｚ＜０．４の範囲にあり、
    　前記窒化物半導体層をチャネルとして備えている、
    ことを特徴とするＩｎＧａＡｌＮ系半導体素子。
  2. 　前記窒化物半導体層の組成は、
    　前記窒化物半導体層の組成は、０．３≦ｘ＜０．７の場合に０≦ｚ＜０．２、０．７≦ｘ≦１．０の場合に０≦ｚ＜０．１の範囲にある、
    請求項１に記載のＩｎＧａＡｌＮ系半導体素子。
  3. 　前記窒化物半導体層の組成は、
    　前記窒化物半導体層の組成は、０．５≦ｘ≦１．０、且つ、０≦ｚ＜０．１の範囲にある、
    請求項２に記載のＩｎＧａＡｌＮ系半導体素子。
  4. 　前記窒化物半導体層のＩｎ組成比ｘは０．９９以下（ｘ≦０．９９）である、
    請求項１～３の何れか１項に記載のＩｎＧａＡｌＮ系半導体素子。
  5. 　前記基板と前記窒化物半導体層の間に絶縁層を備え、
    　該絶縁層は、ＨｆＯ２層、Ａｌ２Ｏ３層、ＳｉＯ２層の何れかである、
    請求項１～３の何れか１項に記載のＩｎＧａＡｌＮ系半導体素子。
  6. 　前記窒化物半導体層は、スパッタリング法により堆積された膜である、
    請求項１～３の何れか１項に記載のＩｎＧａＡｌＮ系半導体素子。
  7. 　前記窒化物半導体層は、パルススパッタ堆積法（ＰＳＤ法）により堆積された膜である、
    請求項６に記載のＩｎＧａＡｌＮ系半導体素子。
  8. 　前記窒化物半導体層は、６００℃未満の温度で成膜された膜である、
    請求項６に記載のＩｎＧａＡｌＮ系半導体素子。
  9. 　前記基板は非単結晶基板である、
    請求項１～３の何れか１項に記載のＩｎＧａＡｌＮ系半導体素子。
  10. 　前記基板は絶縁性基板である、
    請求項１～３の何れか１項に記載のＩｎＧａＡｌＮ系半導体素子。
  11. 　前記基板は合成石英基板である、
    請求項１０に記載のＩｎＧａＡｌＮ系半導体素子。
  12. 　前記窒化物半導体層の少なくとも一方の主面に、該窒化物半導体層と組成の異なる第２の窒化物半導体層が接合した積層構造を備えている、
    請求項１～３の何れか１項に記載のＩｎＧａＡｌＮ系半導体素子。
  13. 　前記第２の窒化物半導体層は、請求項１～３の何れかにおいて規定した組成の窒化物半導体層である、
    請求項１２に記載のＩｎＧａＡｌＮ系半導体素子。
  14. 　前記半導体素子は、前記窒化物半導体層をチャネルとする電界効果トランジスタであり、オンオフ比が１０２以上である、
    請求項１～３の何れか１項に記載のＩｎＧａＡｌＮ系半導体素子。

     
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