WO2015022795A1 - 固体撮像装置およびその製造方法、ならびに撮像装置 - Google Patents

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Definitions

  • the present invention relates to a solid-state imaging device, and more particularly, to a stacked solid-state imaging device, a method of manufacturing the same, and an imaging device including the solid-state imaging device.
  • a solid-state imaging device and more particularly, to a stacked solid-state imaging device, a method of manufacturing the same, and an imaging device including the solid-state imaging device.
  • CCD Charge Coupled Device
  • amplification type solid-state imaging device guides the signal charge generated and accumulated by the photoelectric conversion unit of the pixel to which light is incident to the amplification unit provided in the pixel, and outputs the signal amplified by the amplification unit from the pixel.
  • amplification type solid-state imaging device a plurality of such pixels are arranged in a two-dimensional matrix.
  • Examples of the amplification type solid-state imaging device include a CMOS type solid-state imaging device using a complementary metal oxide semiconductor (CMOS) transistor, and the like.
  • CMOS complementary metal oxide semiconductor
  • a CMOS type solid-state imaging device adopts a method of sequentially reading out signal charges generated by photoelectric conversion units of respective pixels arranged in a two-dimensional matrix form for each row by a circuit unit provided on the same substrate.
  • a CMOS type solid-state imaging device having a general monolithic structure (a structure manufactured from a single semiconductor substrate), the periphery of a pixel array portion that converts incident light into signal charge when viewed from the light incident surface Peripheral circuits such as vertical scanning circuits, horizontal scanning circuits, column processing circuits, and output circuits are arranged, and in order to transmit electrical signals, wires are provided for each column or row between the pixel array unit and the peripheral circuits. ing.
  • CMOS type solid-state imaging device improvement of data rate, improvement of in-plane imaging identity, and functional enhancement are required.
  • a CMOS solid-state imaging device having a monolithic structure it is difficult to improve performance due to speed limitation and density limitation due to electric conduction in the planar direction. Therefore, in such a CMOS-type solid-state imaging device, a semiconductor chip in which a pixel region in which a plurality of pixels are arranged is formed is electrically connected to a semiconductor chip in which a logic circuit for performing signal processing is formed.
  • Various solid-state imaging devices configured as one device have been proposed, and improvements in function and performance have been proposed.
  • Patent Document 1 discloses a semiconductor module in which a back-illuminated image sensor chip having a micropad for each pixel unit and a signal processing chip having a micropad formed with a signal processing circuit are connected by microbumps. It is done. Further, in Patent Document 2, after a first semiconductor wafer provided with a pixel array portion in a semi-finished product state and a second semiconductor wafer provided with a logic circuit in a semi-finished product state, pieces are separated by dicing or the like. Is disclosed as a back-illuminated solid-state imaging device.
  • the semiconductor chips When manufacturing a plurality of semiconductor chips from a single semiconductor wafer, it is preferable that the semiconductor chips be as small as possible.
  • the minimum size may be different in each semiconductor chip.
  • the semiconductor chip in which the pixel area is formed tends to be larger.
  • the semiconductor chip in which the pixel area is formed is thinned to form a solid-state imaging device, a part of the thinned semiconductor chip is the other semiconductor An unsupported condition results from the tip. As a result, there is a problem that the portion which is not supported is curved and may not function sufficiently as a solid-state imaging device.
  • a solid-state imaging device includes: a first chip having a pixel array in which a plurality of photoelectric conversion units for converting incident light into an electric signal is arranged; The second chip smaller than the area of one chip in plan view and electrically and physically connected to the first chip, and the surface of the first chip to which the second chip is connected, And a supporting portion provided to cover all areas not covered by the two chips and supporting the first chip so as to maintain the flatness of the first chip.
  • the support in the solid-state imaging device according to the first aspect, may be made of resin or glass.
  • the support portion surrounds the periphery of the second chip in a plan view of the solid-state imaging device It may be located at
  • the thickness of the support portion is larger than the thickness of the second chip. Good.
  • the second chip may be covered by the support.
  • the first chip may have an input / output terminal for external connection.
  • the input / output terminal may be provided at a position not overlapping the second chip in a plan view of the solid-state imaging device.
  • the first chip may have a test terminal for external connection.
  • the test terminal may be provided at a position not overlapping the second chip in a plan view of the solid-state imaging device.
  • an imaging device includes the solid-state imaging device according to any one of the first to sixth aspects.
  • a method of manufacturing a solid-state imaging device comprising: a first chip having a pixel array in which a plurality of photoelectric conversion units for converting incident light into electrical signals are arranged; A second chip electrically and physically connected to the first chip, wherein the second chip is smaller than the area of the first chip in a plan view, A second chip connecting step of arranging the second chip on the top to electrically connect the first chip and the second chip; and filling and solidifying a liquid supporting portion material on the first chip And a support forming step of forming a support, and a thinning step of thinning the first chip.
  • a plurality of the first chips are formed on a first chip wafer in the second chip connecting step.
  • the second chip may be disposed on one chip wafer.
  • the supporting portion forming step is performed even after the second chip connecting step. Good.
  • the supporting portion material may be filled so as to cover the second chip.
  • the solid-state imaging device and the method of manufacturing the same according to each of the above aspects, it is possible to provide a solid-state imaging device that functions well after the thinning process even if the semiconductor chips to be stacked are different in size. Moreover, according to the imaging device which concerns on said each aspect, the imaging device which functions suitably can be provided, restraining a manufacturing cost.
  • FIG. 1 is a perspective view schematically showing a solid-state imaging device according to a first embodiment of the present invention.
  • the upper side is a front view of the solid-state imaging device
  • the lower side is a plan view of the solid-state imaging device.
  • It is an expanded sectional view showing the connection layer circumference of the above-mentioned solid-state imaging device.
  • It is a figure which shows one process of the manufacturing method of the said solid-state imaging device.
  • It is a figure which shows one process of the manufacturing method of the said solid-state imaging device.
  • It is a figure which shows one process of the manufacturing method of the said solid-state imaging device.
  • It is a figure which shows one process of the manufacturing method of the said solid-state imaging device.
  • the upper side is a plan view of the solid-state imaging device according to the second embodiment of the present invention
  • the lower side is a bottom view of the solid-state imaging device. It is a bottom view in the modification of the above-mentioned solid-state imaging device.
  • FIG. 1 is a perspective view schematically showing a solid-state imaging device 1 according to the present embodiment.
  • Upper and lower sides of FIG. 2 are a front view and a plan view of the solid-state imaging device 1, respectively.
  • the solid-state imaging device 1 includes a first chip 10 having a pixel array 11 in which a plurality of photodiodes (PDs, photoelectric conversion units) are two-dimensionally arranged, and a first chip 10. And a support portion 30 disposed on the surface of the first chip 10 on the side where the second chip 20 is disposed and supporting the first chip 10.
  • PDs photodiodes
  • the first chip 10 is formed of silicon.
  • the PD of the pixel array 11 converts incident light into an electrical signal.
  • the second chip 20 has a read circuit and a drive circuit (not shown), reads the electric signal converted by the PD by the read circuit, and drives the electric circuit in the first chip 10 by the drive circuit.
  • FIG. 3 is a cross-sectional view showing a region of the connection layer 40 including the electrical connection portion between the first chip 10 and the second chip 20.
  • the first wiring portion 12 is provided on the side facing the second chip 20, and is connected to the PDs constituting the pixel array 11.
  • the remainder of the silicon portion is a thin silicon layer 13 capable of transmitting light.
  • An antireflective film 14, a color filter 15, a resin film 16, and a microlens 17 are sequentially provided on the silicon layer 13.
  • the microlenses 17 are arranged to correspond to the respective PDs of the pixel array 11 and guide light incident on the pixel array 11 to the corresponding PDs.
  • a material of the antireflective film 14 tantalum oxide, hafnium oxide, silicon nitride, silicon dioxide or the like can be used.
  • the color filter 15 a known one such as an organic film having a pigment or a dye is used.
  • the resin film 16 is provided to flatten the surface (incident surface) on which light is incident on the pixel array 11, but may be formed using the same material as the microlens 17.
  • the solid-state imaging device 1 functions as a so-called back-illuminated solid-state imaging device in which the surface on which the microlenses 17 are provided is the incident surface.
  • the first chip 10 is set to a thickness of, for example, about 10 micrometers ( ⁇ m) or less so that the silicon layer 13 sufficiently transmits light.
  • the second wiring portion 21 is provided on the side facing the first chip 10 of the second chip 20, and is connected to a reading circuit, a driving circuit, and the like provided in the silicon portion 22.
  • the second chip 20 has a thickness sufficiently larger than that of the first chip 10, for example, 100 ⁇ m or more, and can sufficiently support the first chip 10 at a portion in contact with the first chip 10 .
  • the first wiring portion 12 and the second wiring portion 21 are electrically connected by the connection electrode 41 provided on the connection layer 40.
  • the gaps between the plurality of connection electrodes 41 are filled with a connection resin 42 also called an underfill.
  • the connection resin 42 reinforces the physical connection strength between the first chip 10 and the second chip 20.
  • the connection resin 42 may be provided as necessary, and may not necessarily be provided.
  • the first chip 10 is larger than the second chip 20 in a plan view of the solid-state imaging device 1, the first chip 10 partially does not overlap with the second chip 20.
  • the supporting portion 30 is disposed in a state of being adhered to the first chip 10 in the area, that is, the area not covered by the second chip 20 in the surface of the first chip 10 on the second chip 20 side. As a result, the first chip 10 is supported by the support portion 30 to maintain its flatness and the like.
  • a plurality of bonding pads (input / output terminals) 18 used for connection to an external device etc. and test terminals 19 used when testing the characteristics of the first chip 10 are provided. ing.
  • the bonding pad 18 exposes the conductor surface to the incident surface side, but the test terminal 19 exposes the conductor surface to the surface opposite to the incident surface. Therefore, when the solid-state imaging device 1 is completed, the conductor surface of the test terminal 19 can not be seen by being covered by the support portion 30.
  • the bonding pad 18 and the test terminal 19 are both provided at positions not overlapping the second chip 20 in a plan view of the solid-state imaging device 1.
  • a preparation step a plurality of first chips 10 are arranged in a two-dimensional array on one silicon wafer.
  • this wafer is referred to as a "first chip wafer" (first chip preparation step).
  • a plurality of second chips 20 are arranged in a two-dimensional array on one silicon wafer to be manufactured in a plurality, and separated into pieces by dicing or the like to manufacture a plurality of independent second chips 20. Since the second chip 20 can be manufactured by arranging the minimized sizes without gaps according to the required function, the maximum number of chips can be obtained from one silicon wafer regardless of the size of the first chip to be connected. Can be manufactured.
  • the second chip 20 is disposed on each first chip 10 (not shown) on the first chip wafer 101, and the first chip 10 and the second chip 20 are electrically connected. (2nd chip connection step).
  • the connection layer 40 (not shown in FIG. 4) including the connection electrode 41 is formed on the first chip wafer 101
  • the second chip 20 is disposed and connected by applying heat, pressure or the like.
  • a liquid support material is filled on the first chip wafer 101 and around the second chip 20 and solidified to form the support 30 (support formation process).
  • Resin, glass, etc. can be used as a support part material.
  • the thickness of the support portion is equal to that of the second chip 20, but the thickness is not limited to this, and may be thinner than the second chip or thicker than the second chip, and the support portion is the second chip It may be formed to cover the However, when making a support part thinner than a 2nd chip
  • the first chip wafer 101 is thinned to form a plurality of first chips 10 (thinning process).
  • a method of forming a thin film various known methods can be used. For example, physical grinding processes such as a back grind (BG) process, chemical etching using a chemical solution, CMP (Chemical Mechanical Polishing), etc. may be mentioned. .
  • the thickness of the first chip wafer 101 is about 700 ⁇ m before being thinned, and the film thickness (for example, about 1 to 5 ⁇ m) according to the characteristics required for PD of the first chip in the thinning step. Is made thin.
  • a silicon oxide film may be formed on the surface of the formed first chip.
  • FIG. 8 when the first chip 10 and the connected second chip 20 are separated along the boundary line (scribe line) SL of each first chip 10 by dicing or the like, as shown in FIG. A plurality of solid-state imaging devices 1 are completed.
  • the completed solid-state imaging device 1 a partial area of the thinned first chip 10 is supported by the second chip 20, and the remaining area is supported by the support 30.
  • the first chip 10 having the pixel array 11 is maintained flat, and light incident on the pixel array 11 is suitably photoelectrically converted.
  • the second chip 20 and the support portion 30 are provided on one surface of the first chip 10, the area of the second chip 20 in a plan view is Even if it is smaller than the area of one chip 10 in a plan view, the entire first chip 10 is supported, and deflection of the first chip 10, particularly the pixel array 11, can be suitably prevented. That is, it is not necessary to set the size of the second chip 20 larger than necessary in consideration of the support of the first chip 10, and the size can be set to the minimum size for realizing a desired function. As a result, the number of second chips that can be manufactured from one wafer can be optimized regardless of the size of the first chip, and the manufacturing cost can be significantly reduced.
  • the support portion 30 is disposed to surround the periphery of the second chip 20 in a plan view of the solid-state imaging device 1, the force applied to the side surface extending in the thickness direction of the solid-state imaging device 1 is It is possible to prevent direct action on the two chips 20 and to preferably protect the second chips 20. In addition, in the case of singulation, it is difficult for the dicing blade or the like to touch the second chip, and the second chip is not easily damaged.
  • the bonding pads 18 for external connection and the test terminals 19 are disposed at positions not overlapping the second chip 20 in plan view, in the process of connecting with an external device or the like by wire bonding or the like and in the process of characteristic test. An excessive force is unlikely to be applied to the second chip 20, and the occurrence of a defect in the second chip can be suppressed.
  • test terminal 19 is provided separately from the bonding pad 18, the characteristic test can be performed without using the bonding pad, and the reliability of the external connection through the bonding pad can be kept high.
  • Second Embodiment A second embodiment of the present invention will be described with reference to FIGS. 9 and 10.
  • the difference between the solid-state imaging device 51 according to this embodiment and the solid-state imaging device 1 according to the first embodiment is the aspect of the circuit arrangement.
  • the same reference numerals are assigned to components common to those described above, and redundant description will be omitted.
  • FIG. 9 The upper side of FIG. 9 is a plan view of the solid-state imaging device 51.
  • the lower side of FIG. 9 is a bottom view of the solid-state imaging device 51 and is shown excluding the support portion 30.
  • the first chip 10 is provided with a vertical scanning circuit 52 which is a part of the readout circuit.
  • the vertical scanning circuit 52 outputs an operation signal for functioning as a solid-state imaging device, and is connected to the PD of the pixel array 11 and the second chip 20.
  • the second chip 20 has a horizontal scanning circuit 53 which is a part of the read out circuit, and a column processing circuit 54 and an output circuit 55 which constitute a drive circuit.
  • the solid-state imaging device 51 As described above, in the solid-state imaging device 51 according to the present embodiment, a part of the function of the second chip is disposed in the first chip, but even in this way, the solid-state imaging described in the first embodiment It is possible to achieve the same effect as the device. Furthermore, for example, when there is a dead space in the first chip, and a partial circuit of the second chip can be arranged in the dead space, the second chip is further provided by providing the partial circuit in the first chip. The size can be reduced, and the manufacturing efficiency of the second chip can be further enhanced.
  • the circuit of the second chip may be distributed to two independent functional chips 56A and 56B, and the second chip may be configured of two functional chips.
  • the second chip may be configured by three or more functional chips, and the distribution of circuits for each functional chip is not particularly limited.
  • the support portion 61 may be formed thicker than the thickness of the second chip 20 so that the second chip 20 is covered with the support portion 61.
  • the support material can be easily filled in the support formation process, and the second chip is also suitably protected in the completed solid-state imaging device.
  • the support portion may not necessarily be formed to surround the second chip in plan view of the solid-state imaging device, and as a result, even if a part of the second chip is exposed to the side surface of the solid-state imaging device Good.
  • the support portion is formed to surround the second chip.
  • the second chip may be provided with functions other than those described above, such as A / D (analog / digital) conversion.
  • the aspect of electrical connection between the first chip and the second chip is not limited to those described above via the connection layer.
  • vias (Through Silicon Via, TSV) 71 and 72 are formed in the first chip 10 and the second chip 20, respectively, and the via 71 and the via 72 are formed of a conductor.
  • the connection film 73 is used.
  • the first wiring portion 12 and the second wiring portion 21 may be physically connected by direct bonding of silicon oxides contained in the first wiring portion 12 and the second wiring portion 21 or directly You may connect via the buffer layer 74 comprised from the silicon oxide etc. which were formed into a film by the composition suitable for joining.
  • the order of the steps and the like can be appropriately changed without departing from the scope of the present invention.
  • the thinning process may be performed before the second chip connection process or the support formation process, or the first chip wafer may be divided into areas corresponding to the first chip in advance before the second process.
  • a chip connection process may be performed.
  • the solid-state imaging device can be suitably used for various imaging devices such as digital cameras and digital video cameras.
  • it is suitably used for a high-speed shooting video camera requiring a high data rate, a monitoring camera requiring in-plane imaging identity, a special camera such as industrial use, an imaging device for medical use requiring miniaturization of a sensor Can.
  • the solid-state imaging device and the method of manufacturing the same according to each of the above embodiments, it is possible to provide a solid-state imaging device that functions well after the thinning process even if the sizes of semiconductor chips to be stacked are different. Moreover, according to the imaging device which concerns on said each embodiment, the imaging device which functions suitably can be provided, restraining a manufacturing cost.

Abstract

　この固体撮像装置は、入射した光を電気信号に変換する複数の光電変換部が配置された画素アレイを有する第一チップと、平面視における面積が前記第一チップの平面視における面積よりも小さく、前記第一チップに電気的かつ物理的に接続された第二チップと、前記第一チップの、前記第二チップが接続された面のうち、前記第二チップに覆われていない領域をすべて覆うように設けられ、前記第一チップの平坦性を保持するように前記第一チップを支持する支持部と、を備える。

Description

固体撮像装置およびその製造方法、ならびに撮像装置
　本発明は、固体撮像装置、より詳しくは、積層型の固体撮像装置、およびその製造方法、ならびに前記固体撮像装置を備えた撮像装置に関する。
　本願は、２０１３年８月１３日に日本国に出願された特願２０１３－１６８１７７号に基づき優先権を主張し、その内容をここに援用する。
　近年、ビデオカメラや電子スチルカメラなどが広く一般に普及している。これらのカメラには、ＣＣＤ（Charge Coupled Device）型や増幅型の固体撮像装置が使用されている。増幅型の固体撮像装置は、光が入射する画素の光電変換部が生成・蓄積した信号電荷を、画素に設けられた増幅部に導き、増幅部が増幅した信号を画素から出力する。増幅型の固体撮像装置では、このような画素が二次元マトリクス状に複数配置されている。増幅型の固体撮像装置には、例えばＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタを用いたＣＭＯＳ型固体撮像装置等がある。
　従来、ＣＭＯＳ型固体撮像装置は、二次元マトリクス状に配列された各画素の光電変換部が生成した信号電荷を、同一基板上に設けられた回路部によって行毎に順次読み出す方式を採用している。一般的なモノリシック構造（単一半導体基板から製造された構造）を有したＣＭＯＳ型固体撮像装置では、光が入射する面から見た状態において、入射光を信号電荷に変換する画素アレイ部の周囲に垂直走査回路・水平走査回路・列処理回路や出力回路等の周辺回路が配置され、電気信号を伝達する為に、画素アレイ部と周辺回路の間に、列または行ごとに配線が設けられている。
　現在のＣＭＯＳ型固体撮像装置では、データレートの向上、面内の撮像同一性の向上、高機能化が要求されている。しかしながら、モノリシック構造を有したＣＭＯＳ型固体撮像装置では、平面方向の電気伝導による速度制限や密度制限により性能の向上が難しい。そこで、このようなＣＭＯＳ型固体撮像装置において、複数の画素が配列された画素領域が形成された半導体チップと、信号処理を行うロジック回路が形成された半導体チップとを電気的に接続して１つのデバイスとして構成した固体撮像装置が種々提案され、機能・性能の向上が提案されている。
　例えば、特許文献１では、画素単位毎にマイクロパッドを有する裏面照射型のイメージセンサチップと、信号処理回路が形成されてマイクロパッドを有する信号処理チップとを、マイクロバンプによって接続した半導体モジュールが開示されている。また、特許文献２では、半製品状態の画素アレイ部を備えた第１の半導体ウエハと、半製品状態のロジック回路を備えた第２の半導体ウエハとが貼り合わされた後、ダイシング等により個片化して、裏面照射型の固体撮像装置とした構成が開示されている。
日本国特開２００６－０４９３６１号公報 日本国特開２０１０－２４５５０６号公報
　一枚の半導体ウエハから複数の半導体チップを製造しようとする際、半導体チップはできるだけ小さいことが好ましい。その一方で、固体撮像装置の製造において接続される半導体チップのそれぞれの機能を考慮すると、最小限の大きさがそれぞれの半導体チップで異なることもある。通常は、画素領域の形成された半導体チップの方が大きくなる傾向がある。このような大きさの異なる二つの半導体チップを積層し、固体撮像装置を構成するために画素領域の形成された半導体チップを薄膜化すると、薄膜化された半導体チップの一部が、他方の半導体チップによって支持されない状態が生じる。その結果、支持されていない部分が湾曲し、固体撮像装置として充分機能しなくなることがあるという問題がある。
　上記事情を踏まえ、本発明は、積層する半導体チップの大きさが異なっていても、薄膜化工程後に良好に機能する固体撮像装置およびその製造方法を提供することを目的とする。本発明の他の目的は、製造コストを抑えつつ、好適に機能する撮像装置を提供することである。
　本発明の第一の態様によれば、固体撮像装置は、入射した光を電気信号に変換する複数の光電変換部が配置された画素アレイを有する第一チップと、平面視における面積が前記第一チップの平面視における面積よりも小さく、前記第一チップに電気的かつ物理的に接続された第二チップと、前記第一チップの、前記第二チップが接続された面のうち、前記第二チップに覆われていない領域をすべて覆うように設けられ、前記第一チップの平坦性を保持するように前記第一チップを支持する支持部と、を備える。
　本発明の第二の態様によれば、前記第一の態様に係る固体撮像装置において、前記支持部は、樹脂またはガラスから構成されてもよい。
　本発明の第三の態様によれば、前記第一または前記第二の態様に係る固体撮像装置において、前記支持部は、前記固体撮像装置の平面視において、前記第二チップの周囲を囲むように配置されてもよい。
　本発明の第四の態様によれば、前記第一から前記第三の態様のいずれか一態様に係る固体撮像装置において、前記支持部の厚みは、前記第二チップの厚みよりも大きくてもよい。前記第二チップは、前記支持部に覆われてもよい。
　本発明の第五の態様によれば、前記第一から前記第四の態様のいずれか一態様に係る固体撮像装置において、前記第一チップは外部接続用の入出力端子を有してもよい。前記入出力端子は、前記固体撮像装置の平面視において、前記第二チップと重ならない位置に設けられてもよい。
　本発明の第六の態様によれば、前記第一から前記第五の態様のいずれか一態様に係る固体撮像装置において、前記第一チップは外部接続用のテスト端子を有してもよい。前記テスト端子は、前記固体撮像装置の平面視において、前記第二チップと重ならない位置に設けられてもよい。
　本発明の第七の態様によれば、撮像装置は、前記第一から前記第六の態様のいずれか一態様に係る固体撮像装置を備える。
　本発明の第八の態様によれば、固体撮像装置の製造方法は、入射した光を電気信号に変換する複数の光電変換部が配置された画素アレイを有する第一チップと、平面視における面積が前記第一チップの平面視における面積よりも小さく、前記第一チップに電気的かつ物理的に接続された第二チップと、を備える固体撮像装置の製造方法であって、前記第一チップの上に前記第二チップを配置して前記第一チップと前記第二チップとを電気的に接続する第二チップ接続工程と、前記第一チップの上に液体の支持部材料を充填して固化し、支持部を形成する支持部形成工程と、前記第一チップを薄膜化する薄膜化工程とを備える。
　本発明の第九の態様によれば、前記第八の態様に係る固体撮像装置の製造方法において、前記第二チップ接続工程において、前記第一チップは第一チップウエハに複数形成され、前記第一チップウエハの上に前記第二チップが配置されてもよい。
　本発明の第十の態様によれば、前記第八または前記第九の態様に係る固体撮像装置の製造方法において、前記支持部形成工程は、前記第二チップ接続工程に続いて行われてもよい。前記支持部形成工程において、前記第二チップを覆うように前記支持部材料が充填されてもよい。
　上記各態様に係る固体撮像装置およびその製造方法によれば、積層する半導体チップの大きさが異なっていても、薄膜化工程後に良好に機能する固体撮像装置を提供することができる。また、上記各態様に係る撮像装置によれば、製造コストを抑えつつ、好適に機能する撮像装置を提供することができる。
本発明の第一実施形態に係る固体撮像装置を模式的に示す斜視図である。 上側は前記固体撮像装置の正面図、下側は前記固体撮像装置の平面図である。 前記固体撮像装置の接続層周辺を示す拡大断面図である。 前記固体撮像装置の製造方法の一過程を示す図である。 前記固体撮像装置の製造方法の一過程を示す図である。 前記固体撮像装置の製造方法の一過程を示す図である。 前記固体撮像装置の製造方法の一過程を示す図である。 前記固体撮像装置の製造方法の一過程を示す図である。 上側は本発明の第二実施形態に係る固体撮像装置の平面図、下側は前記固体撮像装置の底面図である。 前記固体撮像装置の変形例における底面図である。 本発明の変形例に係る固体撮像装置の正面図である。 本発明の変形例に係る固体撮像装置における接続層周辺を示す拡大断面図である。
　（第一実施形態）
　本発明の第一実施形態について、図１から図８を参照して説明する。図１は、本実施形態に係る固体撮像装置１を模式的に示す斜視図である。図２の上側および下側は、それぞれ固体撮像装置１の正面図および平面図である。固体撮像装置１は、図１および図２に示すように、複数のフォトダイオード（ＰＤ、光電変換部）が二次元状に配列された画素アレイ１１を有する第一チップ１０と、第一チップ１０と電気的に接続される第二チップ２０と、第一チップ１０の、第二チップ２０が配置された側の面に配置されて第一チップ１０を支持する支持部３０とを備えている。
　第一チップ１０はシリコンで形成されている。画素アレイ１１のＰＤは、入射した光を電気信号に変換する。第二チップ２０は、図示しない読み出し回路および駆動回路を有し、読み出し回路によりＰＤが変換した電気信号を読み出し、駆動回路により第一チップ１０内の電気回路を駆動する。
　第一チップ１０と第二チップ２０とは、接続層４０において電気的かつ物理的に接続されている。図３は、接続層４０のうち第一チップ１０と第二チップ２０との電気的接続部位を含む領域を示す断面図である。第一チップ１０のシリコン部分において、第二チップ２０に対向する側には第一配線部１２が設けられ、画素アレイ１１を構成するＰＤと接続されている。シリコン部分の残りは、光を透過可能な薄いシリコン層１３である。シリコン層１３上に、反射防止膜１４、カラーフィルタ１５、樹脂膜１６、およびマイクロレンズ１７が順に設けられている。マイクロレンズ１７は、画素アレイ１１の各ＰＤに対応するように配置されており、画素アレイ１１に入射する光を対応するＰＤに導く。反射防止膜１４の材料としては、酸化タンタル、酸化ハフニウム、窒化ケイ素、二酸化ケイ素などを用いることができる。カラーフィルタ１５としては顔料または染料を有した有機膜等の公知のものが用いられる。樹脂膜１６は光が画素アレイ１１に入射する面（入射面）を平坦化する為に設けられるが、マイクロレンズ１７と同一の材料を用いて形成されてもよい。
　第一チップ１０が上述の構成を有することにより、固体撮像装置１は、マイクロレンズ１７が設けられた側の面を入射面とする、いわゆる裏面照射型の固体撮像装置として機能する。シリコン層１３が充分光を透過するよう、第一チップ１０は、例えば１０マイクロメートル（μｍ）以下程度の厚さに設定されている。
　第二チップ２０の第一チップ１０に対向する側には、第二配線部２１が設けられ、シリコン部２２に設けられた読み出し回路や駆動回路等と接続されている。第二チップ２０は、第一チップ１０に比べて十分に厚い、例えば１００μｍ以上の厚さを有し、第一チップ１０と接触する部位においては、第一チップ１０を充分に支持することができる。第一配線部１２と第二配線部２１とは、接続層４０に設けられた接続電極４１により電気的に接続されている。複数の接続電極４１間の隙間は、アンダーフィルなどとも呼ばれる接続樹脂４２により充填されている。接続樹脂４２により、第一チップ１０と第二チップ２０との物理的接続強度が補強されている。接続樹脂４２は、必要に応じて設ければよく、必ずしも設けられなくてもよい。
　図２の下側に示すように、固体撮像装置１の平面視において、第一チップ１０は第二チップ２０よりも大きいため、第一チップ１０は一部に第二チップ２０と重ならない領域を有している。前記領域、すなわち第一チップ１０の第二チップ２０側の面のうち、第二チップ２０に覆われない領域には、支持部３０が第一チップ１０に接着された状態で配置されている。その結果、支持部３０により第一チップ１０が支持されてその平坦性等が保持されている。
　第一チップ１０の周縁部には、外部機器等との接続に用いられる複数のボンディングパッド（入出力端子）１８と、第一チップ１０の特性をテストする際に用いるテスト端子１９とが設けられている。ボンディングパッド１８は、導体面を入射面側に露出させているが、テスト端子１９は、入射面と反対側の面に導体面を露出させている。そのため、固体撮像装置１の完成時においては、テスト端子１９の導体面は、支持部３０により覆われて見ることができない。ボンディングパッド１８およびテスト端子１９は、いずれも固体撮像装置１の平面視において、第二チップ２０と重ならない位置に設けられている。
　以上の構成を有する固体撮像装置１の製造方法の一例について説明する。まず、準備工程として、１枚のシリコンウエハに、第一チップ１０を二次元アレイ状に並べて複数製造する。以後このウエハを、「第一チップウエハ」と称する（第一チップ準備工程）。さらに、１枚のシリコンウエハに第二チップ２０を二次元アレイ状に並べて複数製造し、ダイシング等により個片化して、複数の独立した第二チップ２０を製造する。第二チップ２０は、必要な機能に応じて最小化されたサイズのものを隙間なく並べて製造できるため、接続される第一チップの大きさに関係なく、一枚のシリコンウエハから最大限の数を製造することができる。
　次に、図４に示すように、第一チップウエハ１０１上の各第一チップ１０（不図示）に第二チップ２０を配置し、第一チップ１０と第二チップ２０とを電気的に接続する（第二チップ接続工程）。本実施形態では、第一チップウエハ１０１上に接続電極４１を含む接続層４０（図４では不図示）を形成してから第二チップ２０を配置し、熱や圧力等を掛けて接続する。
　次に、図５に示すように、第一チップウエハ１０１上かつ第二チップ２０の周囲に液状の支持部材料を充填して固化させ、支持部３０を形成する（支持部形成工程）。支持部材料としては、樹脂やガラス等を用いることができる。本実施形態では支持部の厚みは第二チップ２０と同等であるが、これには限られず、第二チップより薄くてもよいし、第二チップよりも厚くして、支持部が第二チップを覆うように形成してもよい。ただし、支持部を第二チップより薄くする場合は、第一チップを充分支持できる程度の剛性を発揮する程度の厚みにするよう留意する。また、第一チップ１０の平面視において、第二チップおよび支持部のいずれとも重ならない領域が存在しないように注意する。なお、支持部を形成すると、テスト端子の導体面が覆われて使用できなくなるため、第一チップ１０や第二チップ２０、あるいは両者が接続されたものの特性テストを行う必要がある場合は、支持部が形成される前に行う。
　次に、図６に示すように、第一チップウエハ１０１を薄膜化して、複数の第一チップ１０を形成する（薄膜化工程）。薄膜化の方法としては、公知の各種方法を用いることができ、例えば、バックグラインド (ＢＧ)工程などの物理的研削工程や、薬液を用いたケミカルエッチング、ＣＭＰ(Chemical Mechanical Polishing)等が挙げられる。一般に、第一チップウエハ１０１の厚さは、薄膜化される前は７００μｍ程度であり、薄膜化工程により、第一チップのＰＤに求められる特性に応じた膜厚（例えば、１～５μｍ程度）まで薄膜化される。薄膜化工程において、形成された第一チップの表面にシリコン酸化膜が形成されてもよい。
　次に、図７に示すように、第一チップ１０上に、マイクロレンズ１７や、ボンディングパッド１８等の各種機構を形成する。これら各種機構はいずれも微細であるため、図７ではマイクロレンズ１７のみ示している。
　最後に、ダイシング等により、個々の第一チップ１０の境界線（スクライブライン）ＳＬに沿って第一チップ１０および接続された第二チップ２０の組ごとに個片化すると、図８に示すような固体撮像装置１が複数完成する。完成した固体撮像装置１においては、薄膜化された第一チップ１０の一部領域が第二チップ２０により支持され、残部領域が支持部３０によって支持される。その結果、画素アレイ１１を有する第一チップ１０は平坦な状態が維持され、画素アレイ１１に入射した光が好適に光電変換される。
　本実施形態に係る固体撮像装置１によれば、第一チップ１０の一方の面に、第二チップ２０と支持部３０とが設けられているため、第二チップ２０の平面視における面積が第一チップ１０の平面視における面積より小さくても、第一チップ１０全体が支持されて第一チップ１０、とりわけ画素アレイ１１の撓みを好適に防止することができる。すなわち、第一チップ１０の支持を考慮して第二チップ２０の寸法を必要以上に大きく設定する必要はなく、所望の機能を実現するための最小限の寸法に設定することができる。その結果、一枚のウエハから製造可能な第二チップの個数を第一チップの寸法によらず最適化することができ、製造コストを著しく低減することができる。
　また、支持部３０が、固体撮像装置１の平面視において、第二チップ２０の周囲を囲むように配置されているため、固体撮像装置１の厚さ方向に延びる側面に対して加わる力が第二チップ２０に直接作用することを防ぎ、第二チップ２０を好適に保護することができる。加えて、個片化の際にもダイシングの刃等が第二チップに触れにくく、第二チップを傷めにくい。
　また、外部接続用のボンディングパッド１８やテスト端子１９が、平面視において第二チップ２０と重ならない位置に配置されているため、ワイヤボンディング等により外部装置等と接続する工程や特性テストの工程において第二チップ２０に過剰な力がかかりにくく、第二チップの不具合発生を抑制することができる。
　さらに、テスト端子１９がボンディングパッド１８と別に設けられているため、ボンディングパッドを用いずに特性テスト等を行うことができ、ボンディングパッドを介した外部接続の信頼性を高く保つことができる。
　（第二実施形態）
　本発明の第二実施形態について、図９および図１０を参照して説明する。本実施形態に係る固体撮像装置５１と、第一実施形態に係る固体撮像装置１との異なるところは、回路配置の態様である。なお、以降の説明において、すでに説明したものと共通する構成については、同一の符号を付して重複する説明を省略する。
　図９の上側は、固体撮像装置５１の平面図である。図９の下側は、固体撮像装置５１の底面図であり、支持部３０を除いて示している。第一チップ１０には、画素アレイ１１に加え、読み出し回路の一部である垂直走査回路５２が設けられている。垂直走査回路５２は、固体撮像装置として機能するための動作信号を出力するもので、画素アレイ１１のＰＤおよび第二チップ２０と接続されている。第二チップ２０は、読み出し回路の一部である水平走査回路５３と、駆動回路を構成する列処理回路５４および出力回路５５とを有している。
　以上のように、本実施形態に係る固体撮像装置５１では、第二チップの機能の一部を第一チップに配置しているが、このようにしても、第一実施形態で説明した固体撮像装置と同様の効果を奏することができる。さらに、例えば第一チップにデッドスペースが存在し、前記デッドスペースに第二チップの一部回路を配置可能であるような場合に、一部回路を第一チップに設けることで第二チップをさらに小型にし、第二チップの製造効率をさらに高めることができる。
　本実施形態では、図１０に示す変形例のように、第二チップの回路を、独立した二つの機能チップ５６Ａおよび５６Ｂに分散配置し、二つの機能チップで第二チップを構成してもよい。このような構成では、回路の一部に不具合がある場合に、不具合を有する回路を含む機能チップのみを交換すればよいため、第二チップの製造歩留まりを向上させることができる。また、第二チップの配置の自由度が大きくなるという利点も有する。したがって、三つ以上の機能チップで第二チップを構成してもよいし、機能チップごとの回路の配分にも特に制限はない。
　上記各実施形態において、図１１に示す変形例のように、支持部６１を第二チップ２０の厚みよりも厚く形成し、第二チップ２０が支持部６１で覆われるようにしてもよい。このような構成では、支持部形成工程における支持部材料の充填を容易に行うことができ、完成した固体撮像装置において第二チップも好適に保護される。
　また、支持部は、固体撮像装置の平面視において、必ずしも第二チップの周囲を囲むように形成されなくてもよく、その結果第二チップの一部が固体撮像装置の側面に露出してもよい。ただし、支持部が第二チップの周囲を囲むように形成されるといくつかの利点があることは、第一実施形態の説明において述べた通りである。
　さらに、第二チップに上述した以外の機能、例えばＡ／Ｄ（アナログ／デジタル）変換等の機能を持たせてもよい。
　さらに、第一チップと第二チップとの電気的接続態様は、接続層を介した上述のものに限定されない。例えば、図１２に示す変形例のように、第一チップ１０および第二チップ２０に、それぞれビア（Through Silicon Via, ＴＳＶ）７１および７２を形成し、ビア７１とビア７２とを、導体から構成される接続膜７３で接続する構成なども用いることができる。この場合、第一配線部１２と第二配線部２１とは、第一配線部１２および第二配線部２１に含まれるケイ素酸化物どうしの直接接合で物理的に接続してもよいし、直接接合に適する組成で成膜されたケイ素酸化物等から構成される緩衝層７４を介して接続してもよい。
　さらに、上記各実施形態に係る固体撮像装置の製造方法においても、各工程の順序等は、趣旨を逸脱しない範囲において適宜変更可能である。例えば、薄膜化工程は、第二チップ接続工程や支持部形成工程の前に行われてもよいし、第一チップウエハが予め第一チップに対応する領域ごとに個片化されてから第二チップ接続工程が行われてもよい。
　上記各実施形態に係る固体撮像装置は、デジタルカメラやデジタルビデオカメラ等の各種撮像装置に好適に利用することができる。特に、高データレートが求められる高速撮影ビデオカメラ、面内の撮像同一性が求められる監視カメラや工業用途などの特殊カメラ、センサの小型化が求められる医療用途の撮像装置等に好適に用いることができる。
　以上、本発明の好ましい実施形態を説明したが、本発明はこれらの実施形態に限定されることはない。本発明の趣旨を逸脱しない範囲で、構成の付加、省略、置換、およびその他の変更が可能である。本発明は前述した説明によって限定されることはなく、添付のクレームの範囲によってのみ限定される。
　上記各実施形態に係る固体撮像装置およびその製造方法によれば、積層する半導体チップの大きさが異なっていても、薄膜化工程後に良好に機能する固体撮像装置を提供することができる。また、上記各実施形態に係る撮像装置によれば、製造コストを抑えつつ、好適に機能する撮像装置を提供することができる。
　１、５１　固体撮像装置
　１０　第一チップ
　１１　画素アレイ
　１８　ボンディングパッド（入出力端子）
　１９　テスト端子
　２０　第二チップ
　３０、６１　支持部
　１０１　第一チップウエハ

Claims (10)

  1. 　入射した光を電気信号に変換する複数の光電変換部が配置された画素アレイを有する第一チップと、
    　平面視における面積が前記第一チップの平面視における面積よりも小さく、前記第一チップに電気的かつ物理的に接続された第二チップと、
    　前記第一チップの、前記第二チップが接続された面のうち、前記第二チップに覆われていない領域をすべて覆うように設けられ、前記第一チップの平坦性を保持するように前記第一チップを支持する支持部と、
    　を備える固体撮像装置。
  2. 　前記支持部は、樹脂またはガラスから構成される
    　請求項１に記載の固体撮像装置。
  3. 　前記支持部は、前記固体撮像装置の平面視において、前記第二チップの周囲を囲むように配置されている
    　請求項１または２に記載の固体撮像装置。
  4. 　前記支持部の厚みは、前記第二チップの厚みよりも大きく、
    　前記第二チップは、前記支持部に覆われている
    　請求項１から３のいずれか一項に記載の固体撮像装置。
  5. 　前記第一チップは外部接続用の入出力端子を有し、
    　前記入出力端子は、前記固体撮像装置の平面視において、前記第二チップと重ならない位置に設けられている
    　請求項１から４のいずれか一項に記載の固体撮像装置。
  6. 　前記第一チップは外部接続用のテスト端子を有し、
    　前記テスト端子は、前記固体撮像装置の平面視において、前記第二チップと重ならない位置に設けられている
    　請求項１から５のいずれか一項に記載の固体撮像装置。
  7. 　請求項１から６のいずれか一項に記載の固体撮像装置を備える撮像装置。
  8. 　入射した光を電気信号に変換する複数の光電変換部が配置された画素アレイを有する第一チップと、平面視における面積が前記第一チップの平面視における面積よりも小さく、前記第一チップに電気的かつ物理的に接続された第二チップと、を備える固体撮像装置の製造方法であって、
    　前記第一チップの上に前記第二チップを配置して前記第一チップと前記第二チップとを電気的に接続する第二チップ接続工程と、
    　前記第一チップの上に液体の支持部材料を充填して固化し、支持部を形成する支持部形成工程と、
    　前記第一チップを薄膜化する薄膜化工程と、
    　を備える固体撮像装置の製造方法。
  9. 　前記第二チップ接続工程において、前記第一チップは第一チップウエハに複数形成され、前記第一チップウエハの上に前記第二チップが配置される
    　請求項８に記載の固体撮像装置の製造方法。
  10. 　前記支持部形成工程は、前記第二チップ接続工程に続いて行われ、
    　前記支持部形成工程において、前記第二チップを覆うように前記支持部材料が充填される
    　請求項８または９に記載の固体撮像装置の製造方法。
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