WO2015014004A1 - 金属栅电极等效功函数调节方法 - Google Patents

金属栅电极等效功函数调节方法 Download PDF

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metal
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Definitions

  • the present disclosure relates to the field of semiconductors and, more particularly, to a method of adjusting the equivalent work function of a metal gate electrode.
  • NMOSFET and PMOSFET use metallic materials with different work functions, so that the equivalent work function of the metal gate electrode is close to the conduction band edge ( ⁇ 4.2eV) and the valence band edge ( ⁇ 5.1eV) of the silicon substrate, respectively. .
  • a method of adjusting an equivalent work function of a metal gate electrode is provided.
  • the method can include forming a metal gate electrode configuration comprising at least a metal work function layer, and performing a plasma treatment on at least one of the metal gate electrode configurations.
  • the method can also include selecting conditions of the plasma treatment to achieve a desired equivalent work function.
  • Plasma processing conditions may include plasma power, plasma processing time, plasma One or more of the atmosphere and pressure.
  • the plasma power is from about 10 W to about 1000 W
  • the plasma treatment time is from about 1 second to about 30 minutes
  • the plasma treatment atmosphere comprises from about 1:50 to about 50:1 N 2 : 3 ⁇ 4, etc.
  • plasma treatment gas The pressure is about ltorr to 100 torr.
  • the metal gate electrode configuration may further include one or more of a gate dielectric layer protective layer, an etch stop layer, a barrier layer, and an oxygen absorbing metal layer.
  • plasma treatment of the metal gate electrode configuration can include: plasma treatment of any one or more of the metal gate electrode configurations.
  • the metal gate electrode configuration may be formed on a gate dielectric layer disposed on the substrate, and the gate dielectric layer may include a high K material.
  • An interface layer may be present between the gate dielectric layer and the substrate.
  • a plurality of metal gate electrode configurations can be formed.
  • the method may further include: performing plasma processing on a portion of the plurality of metal gate electrode configurations and not performing plasma processing on the other portion.
  • plasma treatment of any one or more of the single or multi-layer metal gate electrode configurations can effectively adjust the equivalent work function of the metal gate electrode configuration, and thus can be realized Multi-value adjustment of semiconductor devices.
  • 1 to 6 are schematic diagrams showing a method according to an embodiment of the present disclosure
  • 7-8 are schematic diagrams showing a method according to another embodiment of the present disclosure.
  • Fig. 9 is a graph showing an example test result.
  • a layer/element when a layer/element is referred to as being "on" another layer/element, the layer/element may be located directly on the other layer/element, or a central layer may be present between them. element. In addition, if a layer/element is "on” another layer/element, the layer/element may be "under” the other layer/element when the orientation is reversed.
  • a method of adjusting an equivalent work function of a metal gate electrode is provided. Specifically, plasma treatment may be performed on any one or more of the metal gate electrode configurations.
  • the equivalent work function for metal gate electrodes can be achieved by changing the conditions of the plasma treatment, for example, one or more of plasma power, plasma processing time, plasma processing atmosphere, and pressure. Effective adjustment.
  • the metal gate electrode configuration includes at least a metal work function layer, and may include other additional layers, such as a gate dielectric layer capping layer. etch stop layer Barrier layer and oxygen absorbing metal layer
  • This additional layer or these additional layers is particularly advantageous in a CMOS integration process.
  • Any one or more of the metal gate electrode configurations may be subjected to a plasma treatment after being formed (e.g., by deposition) to undergo plasma processing. This plasma treatment causes the equivalent work function exhibited by the metal gate electrode configuration as a whole to be adjusted.
  • plasma may be applied one by one after formation of each of the plurality of layers, or plasma may be applied together after formation of several or all layers in the plurality of layers body.
  • the metal gate electrode configuration of some devices can be plasma treated, while the metal gate electrode configuration of the remaining devices is not plasma treated.
  • different plasma processing conditions can be selected. In this way, multi-wide adjustment of the device can be achieved.
  • a substrate 1000 is provided.
  • the substrate 1000 can be a suitable substrate in various forms, for example such as a bulk semiconductor substrate such as Si, Ge or the like, a compound semiconductor substrate such as SiGe, GaAs, GaSb, AlAs, InAs, InP, GaN, SiC, InGaAs, InSb, InGaSb or the like, a semiconductor-on-insulator substrate (SOI) or the like.
  • SOI semiconductor-on-insulator substrate
  • a bulk silicon substrate and a silicon-based material will be described as an example. However, it should be noted that the present disclosure is not limited thereto.
  • the sacrificial gate dielectric layer 1018 and the sacrificial gate conductor layer 1020 may be sequentially formed.
  • the sacrificial gate dielectric layer 1018 may include an oxide (eg, SiO 2 ), and the sacrificial gate conductor layer 1020 may include polysilicon.
  • the sacrificial gate dielectric layer 1018 and the sacrificial gate conductor layer 1020 can be patterned into a sacrificial gate stack, such as by photolithography. Halo and extension injection can be performed at the expense of the gate stack as a mask. Sidewalls 1016 can then be formed on either side of the gate stack.
  • the spacers 1016 can be formed by conformally depositing a layer of nitride (e.g., silicon nitride) on the substrate and selectively etching the nitride layer, such as reactive ion etching (RIE).
  • RIE reactive ion etching
  • source/drain implantation can be performed using the gate stack and sidewall 1016 as a mask.
  • An annealing treatment can also be performed to activate the implanted ions and form source/drain regions.
  • an interlayer dielectric layer 1022 can be formed on the structure shown in FIG.
  • the interlayer dielectric layer 1022 can be formed by depositing an oxide and then performing planarization such as chemical mechanical polishing (CMP).
  • CMP chemical mechanical polishing
  • the sidewall 1016 can be a stop point to expose the sacrificial gate stack.
  • the sacrificial gate stack (specifically, the sacrificial conductor layer 1020 and the sacrificial gate dielectric layer 1018) may be removed by selective etching such as wet etching.
  • a gate trench G is left inside the spacer 1016 in the interlayer dielectric layer 1022.
  • a true gate stack can then be formed in the delete G.
  • a high-k gate dielectric layer 1004 and a metal gate electrode configuration may be sequentially formed on the structure shown in FIG. 4, for example, by deposition.
  • the metal gate electrode configuration includes a metal work function layer 1010.
  • the high-k gate dielectric layer 1004 may include Hf0 2 or the like having a thickness of about 10-40 A; the metal work function layer 1010 may include TiAl, TiN, etc., having a thickness of about 0.5-10 nm.
  • the metal work function layer 1010 is not limited to the single layer structure illustrated, and may also include a stacked structure of a plurality of metal work function materials.
  • the high-k gate dielectric layer 1004 and the metal work function layer 1010 are shown to be gated.
  • the metal work function layer 1010 can be formed to be thin so that the gate trench G is not completely filled. Thereafter, a polysilicon or a metal layer or the like may be further formed on the metal work function layer 1010, for example, by deposition.
  • the interface layer 1002 may also be formed on the surface of the substrate 1000 by deposition or thermal oxidation.
  • Interfacial layer 1002 can include an oxide (e.g., silicon oxide) having a thickness of about 5A-2nm.
  • the interface layer 1002 is formed by thermal oxidation so as to be located at the bottom of the gate trench G.
  • the metal gate electrode configuration (in this example, the metal work function layer 1010)
  • it may be plasma treated as indicated by the arrows in FIG.
  • plasma processing conditions such as plasma power, plasma processing time, plasma processing atmosphere, and pressure may be selected.
  • a plasma power of about 10 W to about 1000 W may be selected, and a plasma treatment time of about 1 second to about 30 minutes may be selected, and the plasma treatment atmosphere may be selected to be N 2 : 3 ⁇ 4 or the like, and their ratio is about 1:50 to At about 50:1, the plasma treatment gas pressure is about ltorr to 100 torr.
  • One of skill in the art can appropriately adjust one or more of these conditions to achieve the desired equivalent work function, depending on the design needs.
  • the high-k gate dielectric layer 1004 and the portions of the metal gate electrode disposed outside the gate trench G are removed, for example, by etch back, and thus a gate stack is formed.
  • the side wall can be used as a stop point.
  • the metal gate electrode configuration is shown to include only the metal work function layer 1010.
  • the metal gate electrode configuration may also include other additional layers.
  • a gate dielectric protective layer 1006 and/or an etch stop layer 1008 may also be formed.
  • gate dielectric protection layer 1006 can include TiN having a thickness of about 0.5-3 nm; etch stop layer 1008 can comprise TaN having a thickness of about 0.5-8 nm.
  • gate dielectric protection layer 1006 and etch stop layer 1008 are particularly useful in CMOS integration processes.
  • the gate dielectric protection layer 1006 can prevent the metal/metal material above. question.
  • etch stop layer 1008 can be used to function in etching a layer of PFET material in an NFET region or etching a layer of NFET material in a PFET region in a CMOS integrated process that forms NFETs and PFETs.
  • barrier layer 1012 and/or an oxygen absorbing metal layer 1014 may be formed over the gate conductor layer.
  • barrier layer 1012 can comprise TiN having a thickness of about 1-7 nm.
  • the barrier layer 1012 prevents the underlying metal/metallic material from diffusing upward to cause contamination.
  • the oxygen absorbing metal layer 1014 may include a metal such as Ti and has a thickness of about 0.5 to 5 nm.
  • the oxygen absorbing metal layer 1014 can reduce the equivalent oxide layer of the gate dielectric layer by absorbing the oxygen element of the interface layer and the high K gate dielectric layer and preventing the oxygen element introduced by the subsequent thermal annealing process from reacting with the interface layer and the high K gate dielectric layer. Thickness (EOT: Equivalent Oxide thickness ⁇
  • One or more of these additional layers can be set as desired, as desired.
  • the metal gate electrode configuration includes at least the metal work function layer 1010, and may include one or more of the gate dielectric protective layer 1006, the etch stop layer 1008, the barrier layer 1012, and the oxygen absorbing metal layer 1014.
  • the metal gate electrode configuration includes a multilayer structure, plasma treatment may be performed on any one or more of the plurality of layers. This plasma treatment can be carried out in the manner described above with reference to Fig. 5.
  • plasma treatment may be performed after forming a certain layer of the metal gate electrode configuration.
  • they may be plasma treated together after forming two or more layers of the metal gate electrode configuration.
  • the power of the plasma can be controlled so that plasma can enter the layers.
  • the layers can be patterned to form a gate stack and the fabrication of the device is completed by subsequent processes.
  • metal gate stack configuration described with reference to Figures 7 and 8 is equally applicable to the back gate process.
  • a metal gate electrode configuration includes a TiN metal work function layer of about 0.5-10 nm.
  • the metal gate electrode configuration is formed on a 5O-2 nm SiO 2 interfacial layer disposed on the substrate and an Hf0 2 gate dielectric layer of approximately 10-40 ⁇ . Further, a W-filled layer of about 10-100 nm is further provided on the metal gate electrode configuration.
  • the metal gate electrode configuration (in this example, the TiN layer) is subjected to plasma treatment. Different plasma processing conditions can be selected. Here, four plasmas were selected.
  • Plasma power is about 400 W, processing time is about 11 S, atmosphere is about 450:350 N 2 : H 2 ; (2) plasma power is about 400 W, processing time is about 7 S, atmosphere N 2 : 3 ⁇ 4 of about 450:350; (3) plasma power of about 250 W, treatment time of about 11 S, atmosphere of about 450:350 N 2 : H 2 ; and (4) plasma power of about 400 W
  • the treatment time is about 11 s and the atmosphere is about 600:150 N 2 : H 2 .
  • the flat band voltage test results are shown in Figure 5 in a triangular mark.
  • the flat voltage test results of the same metal gate electrode configuration when no plasma treatment is applied are also shown in a circular mark in FIG. It can be seen that the flat band voltage drifts by a maximum of about 0.34 eV.
  • the techniques of the present disclosure are compatible with conventional CMOS processes. Therefore, the equivalent work function adjustment of the metal gate electrode can be realized without introducing new materials and processes.
  • one or more layers of the metal gate electrode configuration may be subjected to plasma treatment, and conditions of plasma treatment may be selected.
  • the manufacture of multi-value devices can be achieved more easily.

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Abstract

公开了一种对金属栅电极的等效功函数进行调节的方法。该方法包括：形成至少包括金属功函数层的金属柵电极配置；以及对金属栅电极配置中的至少一层进行等离子体处理。这样，可以对金属栅电极的等效功函数进行相对灵活地调节。

Description

金属栅电极等效功函数调节方法 本申请要求了 2013年 8月 1 日提交的、 申请号为 201310331607.3、 发明 名称为 "金属栅电极等效功函数调节方法" 的中国专利申请的优先权， 其全部 内容通过引用结合在本申请中。 技术领域
本公开涉及半导体领域， 更具体地， 涉及一种对金属栅电极的等效功函数 进行调节的方法。
背景技术
随着大规模集成电路的晶体管特征尺寸的不断缩小， 高 K栅介质 /金属栅 结构逐渐替代传统的二氧化硅 /多晶硅栅结构。 为了适应器件的多阔值要求， 一般釆用双金属栅结构的设计。 即， NMOSFET和 PMOSFET釆用具有不同功 函数的金属性材料，从而其金属栅电极的等效功函数分别接近于硅衬底的导带 边 ( ~4.2eV )和价带边 ( ~5.1eV )。
希望能够更加有效地调节金属栅电极的等效功函数。特别是，在后栅工艺 中， 存在高 K栅介质 /金属栅结构的填充问题以及金属栅材料的选择限制等。 有效的调节金属栅电极的等效功函数成为了高 K栅介质 /金属栅工程的重点和 难点。
发明内容
本公开的目的至少部分地在于提供一种对金属栅电极的等效功函数进行 调节的方法。
根据本公开的一个方面，提供了一种对金属栅电极的等效功函数进行调节 的方法。该方法可以包括形成至少包括金属功函数层的金属栅电极配置， 以及 对金属栅电极配置中的至少一层进行等离子体处理。
该方法还可以包括选择等离子体处理的条件， 以实现所需的等效功函数。 等离子体处理的条件可以包括等离子体功率、等离子体处理时间、等离子体处 理气氛及压强中的一项或多项。 例如， 等离子体功率为约 10W至约 1000W, 等离子体处理时间为约 1秒至约 30分钟， 等离子体处理气氛包括约 1 :50至约 50:1的 N2: ¾等， 等离子体处理气体压强为约 ltorr至 100torr。
另外， 金属栅电极配置还可以包括栅介质层保护层、 刻蚀停止层、 阻挡层 和吸氧金属层中的一个或多个。在这种情况下，对金属栅电极配置进行等离子 体处理可以包括： 对金属栅电极配置中的任意一层或多层进行等离子体处理。
金属栅电极配置可以形成在衬底上设置的栅介质层上，栅介质层可以包括 高 K材料。 栅介质层与衬底之间可以存在界面层。
另夕卜，可以形成多个金属栅电极配置。在这种情况下，该方法还可以包括： 对所述多个金属栅电极配置中的一部分进行等离子体处理，而对另一部分则不 进行等离子体处理。
根据本公开的示例性实施例，对单层或多层的金属栅电极配置中的任意一 层或多层进行等离子体处理， 可以有效调节金属栅电极配置的等效功函数， 并 因此可以实现半导体器件的多阔值调节。 附图说明
通过以下参照附图对本公开实施例的描述， 本公开的上述以及其他目的、 特征和优点将更为清楚， 在附图中：
图 1 -6是示出了根据本公开实施例的方法的简略示意图；
图 7-8是示出了根据本公开另一实施例的方法的简略示意图； 以及 图 9是示出了一示例测试结果的曲线图。
贯穿附图， 相同的附图标记可以表示相同的部件。 具体实施方式
以下， 将参照附图来描述本公开的实施例。 但是应该理解， 这些描述只是 示例性的， 而并非要限制本公开的范围。 此外， 在以下说明中， 省略了对公知 结构和技术的描述， 以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比 例绘制的， 其中为了清楚表达的目的， 放大了某些细节， 并且可能省略了某些 细节。 图中所示出的各种区域、 层的形状以及它们之间的相对大小、位置关系 仅是示例性的， 实际中可能由于制造公差或技术限制而有所偏差， 并且本领域 技术人员根据实际所需可以另外设计具有不同形状、 大小、 相对位置的区域 / 层。
在本公开的上下文中， 当将一层 /元件称作位于另一层 /元件 "上" 时， 该 层 /元件可以直接位于该另一层 /元件上， 或者它们之间可以存在居中层 /元件。 另外，如果在一种朝向中一层 /元件位于另一层 /元件"上"，那么当调转朝向时， 该层 /元件可以位于该另一层 /元件 "下"。
根据本公开的实施例，提供了一种对金属栅电极的等效功函数进行调节的 方法。具体地， 可以对金属栅电极配置中的任意一层或多层进行等离子体处理
( lasma treatment )„ 通过改变等离子体处理的条件， 例如， 等离子体功率、 等离子体处理时间、等离子体处理气氛及压强等中的一项或多项， 可以实现对 金属栅电极的等效功函数的有效调节。
根据本公开的实施例， 金属栅电极配置至少包括金属功函数层 （metal workfunction layer ), 并可以包括其他附加层， 例如栅介质层保护层（capping layer ). 刻独停止层 ( etch stop layer )、 阻当层 ( barrier layer )和吸氧金属层
( scavenging layer )中的一个或多个。该附加层或这些附加层在 CMOS集成工 艺中特别有利。金属栅电极配置中的任意一层或多层在形成（例如，通过淀积） 之后， 可以向其施加等离子体， 从而经受等离子体处理。 这种等离子体处理会 导致金属栅电极配置在整体上表现出的等效功函数得到调节。在对金属栅电极 配置中的多层进行等离子体处理的情况下，可以在这多层中每一层形成之后逐 一施加等离子体， 或者在多层中的若干层或全部层形成之后一起施加等离子 体。
在集成电路的制造中，可以对某些器件的金属栅电极配置进行等离子体处 理， 而对其余器件的金属栅电极配置不进行等离子体处理。在进行等离子体处 理的器件中， 可以选择不同的等离子体处理条件。 这样， 可以实现器件的多阔 值调节。
本公开可以各种形式呈现， 以下将描述其中一些示例。
如图 1所示， 提供衬底 1000。 衬底 1000可以是各种形式的合适衬底， 例 如体半导体衬底如 Si、 Ge等，化合物半导体衬底如 SiGe、 GaAs、 GaSb、 AlAs、 InAs、 InP、 GaN、 SiC、 InGaAs、 InSb、 InGaSb等， 绝缘体上半导体衬底（ SOI ) 等。 在此， 以体硅衬底及硅系材料为例进行描述。 但是需要指出的是， 本公开 不限于此。
在衬底 1000上， 例如通过淀积， 可以依次形成牺牲栅介质层 1018和牺牲 栅导体层 1020。 牺牲栅介质层 1018可以包括氧化物 （例如， Si02 ), 牺牲栅 导体层 1020可以包括多晶硅。
之后， 如图 2所示， 例如通过光刻， 可以将牺牲栅介质层 1018和牺牲栅 导体层 1020构图为牺牲栅堆叠。 可以牺牲栅堆叠为掩模， 进行晕圈 （halo ) 和延伸区（extension )注入。 然后， 可以在栅堆叠两侧， 形成侧墙 1016。 例如， 侧墙 1016可以通过在衬底上共形淀积一层氮化物（例如氮化硅）， 并对该氮化 物层进行选择性刻蚀如反应离子刻蚀 （RIE ) 来形成。 随后， 可以栅堆叠和侧 墙 1016为掩模， 进行源 /漏注入。 还可以进行退火处理， 以激活注入的离子， 并形成源 /漏区。
然后， 如图 3所示， 可以在图 2所示的结构上形成层间电介质层 1022。 例如， 可以通过淀积氧化物， 然后进行平坦化如化学机械抛光（ CMP ) 来形 成层间电介质层 1022。 在平坦化时， 可以侧墙 1016为停止点， 从而可以露出 牺牲栅堆叠。
接下来， 如图 4所示， 可以通过选择性刻蚀如湿法腐蚀， 去除牺牲栅堆叠 (具体地， 牺牲导体层 1020和牺牲栅介质层 1018 )。 这样， 就在层间电介质 层 1022中在侧墙 1016内侧留下了栅槽 G。
随后， 可以在删除 G内形成真正的栅堆叠。
具体地， 如图 5所示， 可以在图 4所示的结构上， 例如通过淀积， 可以依 次形成高 K栅介质层 1004和金属栅电极配置。 在该示例中， 金属栅电极配置 包括金属功函数层 1010。 例如， 高 K栅介质层 1004可以包括 Hf02等， 厚度 为约 10-40A;金属功函数层 1010可以包括 TiAl、 TiN等，厚度为约 0.5-10nm。 另外， 金属功函数层 1010不限于图示的单层结构， 也可以包括多种金属功函 数材料的叠层结构。
在图 5的示例中， 示出了高 K栅介质层 1004和金属功函数层 1010将栅 槽 G完全填满的示例。 但是， 本公开不限于此。 例如， 金属功函数层 1010可 以形成为较薄，使得栅槽 G并未完全填满。之后，还可以在金属功函数层 1010 之上例如通过淀积进一步形成多晶硅或金属层等。
根据一示例， 还可以在衬底 1000的表面上通过淀积或热氧化形成界面层 1002。 界面层 1002可以包括氧化物 （例如氧化硅）， 厚度为约 5A-2nm。 在图 5的示例中， 界面层 1002通过热氧化形成， 从而位于栅槽 G底部。
在形成金属栅电极配置 （在该示例中， 金属功函数层 1010 )后， 可以对 其进行等离子体处理， 如图 5中的箭头所示。 根据一示例， 可以选择等离子体 处理的条件， 如等离子体功率、 等离子体处理时间、 等离子体处理气氛及压强 等。 在此， 例如可以选择约 10W至约 1000W的等离子体功率， 约 1秒至约 30分钟的等离子体处理时间， 等离子体处理气氛可以选择 N2: ¾等， 它们的 比例为约 1 :50至约 50:1 , 等离子体处理气体压强为约 ltorr至 100torr。 本领域 技术人员可以根据设计需要， 适当调节这些条件中的一项或多项， 以实现所需 的等效功函数。
接下来， 如图 6所示， 例如通过回蚀， 去除高 K栅介质层 1004和金属栅 电极配置在栅槽 G之外的部分， 并因此形成栅堆叠。 回蚀时， 可以侧墙为停 止点。
这里需要指出的是， 上面以后栅工艺为例进行了描述。但是本公开不限于 此， 而是也可以应用于先栅工艺。 另外， 在以上描述中， 对于后栅工艺本身的 处理和参数没有进行详细描述。本领域技术人员可以设想多种合适的处理和参 数。
此外， 在上述实施例中， 金属栅电极配置示出为仅包括金属功函数层 1010。 根据本公开的有利示例， 为改善器件性能， 金属栅电极配置还可以包括 其他附加层。例如，如图 7所示，在栅介质层 1004和金属功函数层 1010之间 , 还可以形成栅介质保护层 1006和 /或刻蚀停止层 1008。 例如， 栅介质保护层 1006可以包括 TiN, 厚度为约 0.5-3nm; 刻蚀停止层 1008可以包括 TaN, 厚 度为约 0.5-8nm。 一般地，栅介质保护层 1006和刻蚀停止层 1008在 CMOS集 成工艺中特别有用。 例如， 栅介质保护层 1006可以防止上方的金属 /金属性材 题。 另夕卜， 刻蚀停止层 1008可以用于在形成 NFET和 PFET的 CMOS集成工 艺中在刻蚀 NFET区域中的 PFET材料层或者刻蚀 PFET区域中的 NFET材料 层时起作用。
此外， 在栅导体层上方， 还可以形成阻挡层 1012和 /或吸氧金属层 1014。 例如， 阻挡层 1012可以包括 TiN, 厚度为约 l-7nm。 阻挡层 1012可以防止下 方的金属 /金属性材料向上扩散引起污染。 此外， 吸氧金属层 1014可以包括金 属如 Ti, 厚度为约 0.5 ~ 5nm。 吸氧金属层 1014可以通过吸收界面层和高 K 栅介质层的氧元素以及防止后续热退火工艺引入的氧元素与界面层和高 K栅 介质层反应， 从而降低栅介质层的等效氧化层厚度（EOT: Equivalent Oxide thickness λ
可以按照设计， 按需设置这些附加层中的一个或多个。
也即， 在该示例中， 金属栅电极配置至少包括金属功函数层 1010, 并可 以包括栅介质保护层 1006、刻蚀停止层 1008、阻挡层 1012和吸氧金属层 1014 中的一层或多层。在金属栅电极配置包括多层结构的情况下， 可以对这多层中 的任意一个或多个进行等离子体处理。 这种等离子处理可以按照上述参照图 5 所述的方式进行。
例如， 可以在形成金属栅电极配置中的某一层之后即对其进行等离子处 理。或者， 可以在形成金属栅电极配置中的某两层或多层之后对它们一并进行 等离子体处理。 此时， 例如可以控制等离子体的功率， 以使得等离子体能够进 入到这些层中。
随后， 如图 8所示， 可以对这些层构图以形成栅堆叠， 并通过后继工艺完 成器件的制作。
这里需要指出的是，参照图 7和 8描述的金属栅堆叠配置同样适用于后栅 工艺。
根据一示例， 提供如下的金属栅电极配置， 包括约 0.5-10nm的 TiN金属 功函数层。 该金属栅电极配置形成于衬底上设置的约 5A-2nm的 Si02界面层 和约 10-40A 的 Hf02栅介质层上。 此外， 在金属栅电极配置上还设置有约 10-100nm的 W填充层。 其中， 对金属栅电极配置 （该示例中， TiN层）进行 等离子处理。 可以选择不同的等离子体处理条件。 在此， 选择了四种等离子体 处理条件： ( 1 )等离子体功率为约 400W,处理时间为约 11 S,气氛为约 450:350 的 N2: H2; ( 2 )等离子体功率为约 400W,处理时间为约 7S, 气氛为约 450:350 的 N2: ¾; ( 3 )等离子体功率为约 250W,处理时间为约 11S,气氛为约 450:350 的 N2: H2; 以及（4 )等离子体功率为约 400W, 处理时间为约 11S , 气氛为约 600:150的 N2: H2。 图 5中以三角形标记示出了它们的平带电压测试结果。 另 外，作为对比， 图 5中还以圓形标记示出了相同金属栅电极配置在未施加等离 子处理时的平坦电压测试结果。 可以看出， 平带电压最大漂移了约 0.34eV。
有利地， 本公开的技术与传统 CMOS工艺兼容。 因此， 不需要引入新的 材料和工艺， 即可实现金属栅电极的等效功函数调节。 具体地， 根据本公开的 示例， 可以对金属栅电极配置中的一层或多层进行等离子处理， 并可以选择等 离子处理的条件。 另外， 还可以结合等离子处理的有 /无。 于是， 可以更加容 易地实现多阔值器件的制造。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说 明。 但是本领域技术人员应当理解， 可以通过各种技术手段， 来形成所需形状 的层、 区域等。 另外， 为了形成同一结构， 本领域技术人员还可以设计出与以 上描述的方法并不完全相同的方法。 另外， 尽管在以上分别描述了各实施例， 但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是， 这些实施例仅仅是为了说明的 目的， 而并非为了限制本公开的范围。 本公开的范围由所附权利要求及其等价 物限定。 不脱离本公开的范围， 本领域技术人员可以做出多种替代和修改， 这 些替代和修改都应落在本公开的范围之内。

Claims

权 利 要 求 书
1. 一种对金属栅电极的等效功函数进行调节的方法， 包括：
形成至少包括金属功函数层的金属栅电极配置； 以及
对金属栅电极配置中的至少一层进行等离子体处理。
2. 根据权利要求 1所述的方法， 还包括： 选择等离子体处理的条件， 以实现所需的等效功函数。
3. 根据权利要求 2所述的方法， 其中等离子体处理的条件包括等离子 体功率、 等离子体处理时间、 等离子体处理气氛及压强中的一项或多项。
4. 根据权利要求 3所述的方法， 其中等离子体功率为约 10W至约 1000W, 等离子体处理时间为约 1秒至约 30分钟， 等离子体处理气氛包括约 1 :50至约 50:1的 N2:¾, 等离子体处理气体压强为约 ltorr至 100torr。
5. 根据权利要求 1所述的方法， 其中
金属栅电极配置还包括栅介质层保护层、刻蚀停止层、 阻挡层和吸氧金属 层中的一个或多个， 以及
对金属栅电极配置进行等离子体处理包括：对金属栅电极配置中的任意一 层或多层进行等离子体处理。
6. 根据权利要求 1所述的方法， 其中金属栅电极配置形成在衬底上设 置的栅介质层上， 栅介质层包括高 K材料。
7. 根据权利要求 6所述的方法，其中栅介质层与衬底之间存在界面层。
8. 根据权利要求 1所述的方法， 其中形成多个金属栅电极配置， 且该方 法还包括： 对所述多个金属栅电极配置中的一部分进行等离子体处理， 而对另 一部分则不进行等离子体处理。
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