WO2015001731A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2015001731A1
WO2015001731A1 PCT/JP2014/003194 JP2014003194W WO2015001731A1 WO 2015001731 A1 WO2015001731 A1 WO 2015001731A1 JP 2014003194 W JP2014003194 W JP 2014003194W WO 2015001731 A1 WO2015001731 A1 WO 2015001731A1
Authority
WO
WIPO (PCT)
Prior art keywords
transistor
fuse
semiconductor device
node
source
Prior art date
Application number
PCT/JP2014/003194
Other languages
English (en)
French (fr)
Inventor
平野　博茂
Original Assignee
パナソニックＩｐマネジメント株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニックＩｐマネジメント株式会社 filed Critical パナソニックＩｐマネジメント株式会社
Publication of WO2015001731A1 publication Critical patent/WO2015001731A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/101—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356008—Bistable circuits ensuring a predetermined initial state when the supply voltage has been applied; storing the actual state when the supply voltage fails
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Definitions

  • the present disclosure relates to a semiconductor device, and more particularly, to a semiconductor device having a fuse.
  • characteristics may be adjusted by fuses, particularly in order to optimize electrical characteristics of analog devices.
  • the fuse include a laser fuse and an electric fuse.
  • circuit using a fuse there is a circuit configuration in which the level of a resistance value before and after the fuse is cut is read, and a binary value of high or low is used as a result of reading (for example, patent document) 2 and 3).
  • fuses 5 to 8 are connected in parallel to resistance elements 1 to 4 for adjusting circuit characteristics.
  • a resistance element arranged in parallel with the cut fuse is effective.
  • Patent Document 2 As shown in FIG. 16, a fuse 1 and resistors Tr1, Tr2, Tr3 are connected in series, and the voltage at the connection point To is set to a binary value of high or low depending on whether the fuse 1 is cut or not.
  • the circuit which outputs in either is disclosed.
  • two fuses 2 and 3 are connected in series, one of the fuses 2 and 3 is cut, and the voltage at the connection point To is output as either a high or low value.
  • a circuit is disclosed.
  • Patent Document 3 As shown in FIGS. 18A and 18B, a configuration example of an electric fuse, a circuit for cutting the electric fuse, and a circuit for reading information on whether or not the fuse is cut are disclosed.
  • the power supply drive unit 14 connects the connection part 13 (contact fuse) between the two metal wirings 1 (first transmission line 11) and the metal wiring 2 (second transmission line).
  • the connection part 13 is cut by passing an electric current.
  • the resistance value of the cut connection portion 13 is read out by the fuse state output portion 15, and either a high value or a low value is latched and output.
  • the semiconductor device 10B in FIG. 18B is an equivalent circuit of the semiconductor device 10A in FIG. 18A.
  • JP 2001-74530 A Japanese Patent Laid-Open No. 3-130999 JP 2011-14220 A
  • the semiconductor device disclosed in Patent Document 1 determines the validity / invalidity of a resistor depending on whether or not a fuse arranged in parallel with a resistor for circuit optimization is cut.
  • the resistance value of the portion where the cut is insufficient is a combination of the resistance value of the resistor and the resistance value of the fuse connected in parallel with the resistor. It becomes resistance value. Therefore, a resistance value different from a desired resistance value is set in a portion where the cut is insufficient, and there is a problem that the circuit accuracy is deteriorated. Further, in this circuit system, accuracy may be deteriorated due to a resistance change after the fuse is cut.
  • the semiconductor device of Patent Document 2 outputs a binary value of high or low depending on whether or not the fuse is cut, and adjusts the characteristics using this signal. If this signal is used as a switch signal in the fuse portion of Patent Document 1, the characteristics can be stably adjusted.
  • the circuit using one fuse (FIG. 16) requires a control signal such as determining an output signal depending on the presence or absence of a leakage current due to the fuse after resetting the semiconductor device at power-on. Further, there is a problem that leakage current occurs when the fuse is not sufficiently cut. Further, in the case of a circuit (FIG. 17) in which one of the two fuses is cut (FIG. 17), a configuration that eliminates the reset circuit at the time of power-on of the semiconductor device is possible. When the fuse is not cut sufficiently, there is a problem that leakage current occurs.
  • a semiconductor device includes a first conductivity type first transistor and a second conductivity type second transistor connected in series via a first node; A first conductive type third transistor and a second conductive type fourth transistor connected in series via the first node, and a first connected to either the source or drain of the first transistor A fuse element, and the gate electrodes of the first transistor and the second transistor are connected to the second node, and the gate electrodes of the third transistor and the fourth transistor are Suppose that it is connected to the first node.
  • the semiconductor device According to the semiconductor device according to the present disclosure, it is possible to stably determine whether or not the fuse element is cut without a special control signal such as a reset signal when the power is turned on. Further, even if the cutting performance of the fuse element is insufficient, it can be determined whether the output signal is high or low. Further, by turning off the transistor connected to the fuse element, a leakage current such as a through current to the fuse element does not flow.
  • the semiconductor device of the present disclosure may include a second fuse element connected to either the source or the drain of the third transistor.
  • the first and second fuse elements may be connected to a terminal on the same side among the sources or drains of the first and third transistors to which the first and second fuse elements are connected, respectively. Good.
  • the first fuse element is connected to a source of the first transistor, and the second fuse element is connected to a drain of the third transistor. Also good.
  • the output signal can be determined to be constant.
  • the semiconductor device of the present disclosure may include a second fuse element connected to a source of the second transistor, and the first fuse element may be connected to a source of the first transistor.
  • a latch circuit can be configured such that the output signal is constant by each transistor.
  • the semiconductor device of the present disclosure may include a first resistance element connected to the source or drain of the third transistor.
  • the semiconductor device of the present disclosure includes a first conductivity type fifth transistor connected in parallel to the first transistor, and a first conductivity type sixth transistor connected in parallel to the third transistor. And a transistor.
  • each of the fifth and sixth transistors is a test transistor.
  • An apparatus can be provided.
  • the first fuse element may be an electric fuse.
  • a switch transistor to which a voltage necessary to cut the first fuse element may be connected between the first fuse element and the first transistor.
  • a first resistance element may be connected between the first fuse element and the first transistor.
  • the fuse element can be protected when the fuse element is cut and read.
  • the accuracy of the circuit characteristics can be kept good even if the cutability of the fuse is insufficient. Furthermore, it is possible to provide a highly reliable semiconductor device capable of stably determining whether or not a fuse is cut without requiring a reset signal at the time of power-on.
  • FIG. 1 is a circuit diagram of the semiconductor device according to the first embodiment.
  • FIG. 2 is a circuit diagram of a semiconductor device according to a modification of the first embodiment.
  • FIG. 3 is a circuit diagram of the semiconductor device according to the second embodiment.
  • FIG. 4 is a circuit diagram of a semiconductor device according to a modification of the second embodiment.
  • FIG. 5 is a circuit diagram of a semiconductor device according to the third embodiment.
  • FIG. 6 is a circuit diagram of a semiconductor device according to a modification of the third embodiment.
  • FIG. 7 is a circuit diagram of a semiconductor device according to the fourth embodiment.
  • FIG. 8 is a circuit diagram of a semiconductor device according to the fifth embodiment.
  • FIG. 9 is a circuit diagram of a semiconductor device according to a modification of the fifth embodiment.
  • FIG. 9 is a circuit diagram of a semiconductor device according to a modification of the fifth embodiment.
  • FIG. 10 is a circuit diagram of a semiconductor device according to the sixth embodiment.
  • FIG. 11 is a circuit diagram of a semiconductor device according to a modification of the sixth embodiment.
  • FIG. 12 is a circuit diagram of a semiconductor device according to the seventh embodiment.
  • FIG. 13 is a circuit diagram of a semiconductor device according to a modification of the eighth embodiment.
  • FIG. 14 is a circuit diagram of a semiconductor device according to the ninth embodiment.
  • FIG. 15 is a circuit diagram of a conventional semiconductor device.
  • FIG. 16 is a circuit diagram of a conventional semiconductor device.
  • FIG. 17 is a circuit diagram of a conventional semiconductor device.
  • FIG. 18A is a circuit diagram of a conventional semiconductor device.
  • 18B is an equivalent circuit diagram of the circuit diagram shown in FIG. 18A.
  • the semiconductor device has a circuit composed of a first path and a second path, respectively, between a power supply voltage VDD and a ground voltage VSS.
  • the first path includes a P-channel MOS transistor Qp01, an N-channel MOS transistor Qn01, and a fuse element F01.
  • the second path is configured by a P-channel MOS transistor Qp02, an N-channel MOS transistor Qn02, and a fuse element F02.
  • P-channel MOS transistors Qp01 and Qp02 are abbreviated as transistors Qp01 and Qp02
  • N-channel MOS transistors Qn01 and Qn02 are abbreviated as transistors Qn01 and Qn02, respectively
  • fuse elements F01 and F02 are connected as fuses F01. , F02.
  • the sources of the transistors Qp01 and Qp02 are connected to the power supply voltage VDD.
  • the drain of transistor Qp01 is connected to node N01, and the drain of transistor Qp02 is connected to node N02.
  • the drain of the transistor Qn01 is connected to the node N01, and the drain of the transistor Qn02 is connected to the node N02.
  • the transistor Qp01 and the transistor Qn01 are connected in series via the node N01
  • the transistor Qp02 and the transistor Qn02 are connected in series via the node N02. Has been.
  • the fuse F01 is connected to the source of the transistor Qn01, and the fuse F02 is connected to the source of the transistor Qn02.
  • the other ends of the fuses F01 and F02 are each connected to the ground voltage VSS.
  • the node N01 is connected to the gate electrodes of the transistors Qn02 and Qp02, and the node N02 is connected to the gate electrodes of the transistors Qn01 and Qp01.
  • the transistors Qp01 and Qp02 and the transistors Qn01 and Qn02 form a latch circuit, and the fuses F01 and F02 are connected to the latch circuit.
  • the latched value can be determined to be high or low by cutting one of the fuses F01 and F02 to increase the resistance.
  • the fuse F01 is cut to have a high resistance, the node N01 is unlikely to go low and is kept high. Therefore, the transistor Qn02 is turned on. Further, since the fuse F02 has a low resistance, the node N02 becomes low.
  • the transistor Qn01 Since the node N02 is low, the transistor Qn01 is turned off. Therefore, even if there is some leakage in the high-resistance fuse F01, since the transistor Qn01 is off, no current flows from the node N01 through the fuse F01 to the ground voltage VSS.
  • Patent Documents 1 and 2 there is a possibility that a leak current flows, but in the present embodiment, a circuit in which the leak current does not flow can be realized as described above.
  • the semiconductor device of this embodiment can be mounted on an analog device that does not require much miniaturization, the reliability of the analog circuit can be improved.
  • fuses F01 and F02 are connected to the source side of the transistors Qn01 and Qn02, that is, the ground voltage VSS side, a plurality of fuses can be arranged collectively in a manner distinct from the transistor circuit. There are also layout effects.
  • the node N01 and the node N02 can be set as output signals.
  • an inverter for waveform shaping may be connected after the node N01.
  • the fuse for example, a metal fuse to be cut by a laser trimmer is conceivable, but an electric fuse may be used.
  • an electrical fuse a cutting circuit may be provided.
  • an element whose resistance value changes for example, an MRAM (Magnetic Resistive Random Access Memory), a ReRAM (Resistive RAM, Resistive Random Access Memory), or the like can be used.
  • the fuse F02 may be omitted.
  • the driving capability of the transistor Qn02 is set lower than that of the transistor Qn01, for example, so that the node N01 becomes low when the fuse F01 is not cut.
  • FIG. 2 is a circuit diagram of a semiconductor device according to a modification of the first embodiment. In this modification, differences from FIG. 1 are mainly described.
  • the semiconductor device shown in FIG. 2 has a configuration in which fuses F01 and F02 are inserted on the drain sides of the transistors Qn01 and Qn02, respectively.
  • the sources of the transistors Qn01 and Qn02 are connected to the ground voltage VSS, the fuse F01 is connected to the drain of the transistor Qn01, and the fuse F02 is connected to the drain of the transistor Qn02.
  • the other end of the fuse F01 is connected to the node N01, and the other end of the fuse F02 is connected to the node N02.
  • the fuse F01 is cut to have a high resistance, the node N01 is unlikely to go low and is kept high. Therefore, the transistor Qn02 is turned on. Further, since the fuse F02 has a low resistance, the node N02 becomes low.
  • the transistor Qn01 Since the node N02 is low, the transistor Qn01 is turned off. Therefore, even if there is some leakage in the high-resistance fuse F01, since the transistor Qn01 is off, no current flows from the node N01 through the fuse F01 to the ground voltage VSS.
  • the semiconductor device according to the present embodiment has a configuration in which fuses F01 and F02 are inserted on the source sides of the transistors Qp01 and Qp02, respectively.
  • the fuse F01 is connected to the source of the transistor Qp01, and the fuse F02 is connected to the source of the transistor Qp02.
  • the other ends of the fuses F01 and F02 are each connected to the power supply voltage VDD.
  • the source of the transistor Qn01 and the source of the transistor Qn02 are each connected to the ground voltage VSS.
  • the fuse F01 is cut to have a high resistance, the node N01 is unlikely to be high and is maintained low. Therefore, the transistor Qp02 is turned on. Further, since the fuse F02 has a low resistance, the node N02 becomes high.
  • the transistor Qp01 Since the node N02 is high, the transistor Qp01 is turned off. Therefore, even if there is some leakage in the high-resistance fuse F01, since the transistor Qp01 is off, no current flows from the power supply voltage VDD to the node N01 through the fuse F01.
  • FIG. 4 is a circuit diagram of a semiconductor device according to a modification of the second embodiment. In this modification, differences from FIG. 3 will be mainly described.
  • the semiconductor device shown in FIG. 4 has a configuration in which fuses F01 and F02 are inserted on the drain sides of the transistors Qp01 and Qp02, respectively.
  • the sources of the transistors Qp01 and Qp02 are connected to the power supply voltage VDD
  • the fuse F01 is connected to the drain of the transistor Qp01
  • the fuse F02 is connected to the drain of the transistor Qp02.
  • the other end of the fuse F01 is connected to the node N01
  • the other end of the fuse F02 is connected to the node N02.
  • the same effect as that of the modification of the first embodiment can be obtained. Further, since the fuses F01 and F02 are connected via the transistors Qp01 and Qp02, the surge is removed from the diffusion layer of the transistor even when a surge is applied to the power supply voltage VDD. F02 is less likely to break.
  • the semiconductor device has four fuses F01, F02, F03, and F04.
  • the fuses F03 and F04 are inserted on the source sides of the transistors Qp01 and Qp02, respectively, and the transistor Qn01 , Qn02, fuses F01, F02 are inserted on the respective source sides.
  • the fuse F03 is connected to the source of the transistor Qp01, and the fuse F04 is connected to the source of the transistor Qp02.
  • the other ends of the fuses F03 and F04 are each connected to the power supply voltage VDD.
  • the value to be latched is determined to be high or low by cutting either the set of fuses F01 and F04 or the set of fuses F02 and F03 to increase the resistance. Can do.
  • the node N01 is unlikely to go low and is kept high.
  • the node N02 is not likely to be high and is maintained low.
  • the transistor Qn01 Since the node N02 is low, the transistor Qn01 is turned off. Therefore, even if there is some leakage in the high-resistance fuse F01, since the transistor Qn01 is off, no current flows from the node N01 through the fuse F01 to the ground voltage VSS.
  • FIG. 6 is a circuit diagram of a semiconductor device according to a modification of the third embodiment. In the present modification, differences from FIG. 5 will be mainly described.
  • the semiconductor device shown in FIG. 6 has a structure in which fuses F01, F02, F03, and F04 are inserted into the drain sides of the transistors Qn01 and Qn02 and the drain sides of the transistors Qp01 and Qp02, respectively.
  • the fuse F01 is connected to the drain of the transistor Qn01, and the fuse F02 is connected to the drain of the transistor Qn02.
  • the other end of the fuse F01 is connected to the node N01, and the other end of the fuse F02 is connected to the node N02.
  • the fuse F03 is connected to the drain of the transistor Qp01, and the fuse F04 is connected to the drain of the transistor Qp02.
  • the other end of the fuse F03 is connected to the node N01, and the other end of the fuse F04 is connected to the node N02.
  • the sources of the transistors Qn01 and Qn02 are connected to the ground voltage VSS, and the sources of the transistors Qp01 and Qp02 are connected to the power supply voltage VDD.
  • the semiconductor device has fuses F01 and F03, a fuse F03 is inserted on the source side of the transistor Qp01, and a fuse F01 is inserted on the source side of the transistor Qn01. It has become.
  • fuses are arranged in a fixed direction on the source side or the drain side with respect to transistors of the same conductivity type constituting the latch circuit.
  • the fuse is disposed only on the source side of transistors of different conductivity types connected in series.
  • the drain of the transistor Qp01 is connected to the node N01, and the drain of the transistor Qp02 is connected to the node N02.
  • the drain of transistor Qn01 is connected to node N01, and the drain of transistor Qn02 is connected to node N02.
  • the source of the transistor Qn01 is connected to the fuse F01, and the source of the transistor Qp01 is connected to the fuse F03.
  • the other end of the fuse F01 is connected to the ground voltage VSS, and the other end of the fuse F03 is connected to the power supply voltage VDD.
  • the source of the transistor Qp02 is connected to the power supply voltage VDD, and the source of the transistor Qn02 is connected to the ground voltage VSS.
  • the latched value can be determined to be high or low by cutting one of the fuses F01 and F03 to increase the resistance.
  • the fuse F01 is cut to have a high resistance, the node N01 is unlikely to go low and is kept high. Therefore, the transistor Qn02 is turned on. Node N02 goes low.
  • the transistor Qn01 Since the node N02 is low, the transistor Qn01 is turned off. Therefore, even if there is a slight leak in the high-resistance fuse F01, since the transistor Qn01 is off, no current flows from the node N01 through the fuse F01 to the ground voltage VSS.
  • a fuse F01 as a resistor is inserted on the source side of the transistor Qn01, while no fuse is inserted on the source side of the transistor Qn02. Therefore, in a state where the fuse is not cut, the circuit has a poor balance between the first and second paths. For this reason, when the fuse is not cut, in the latch circuit composed of the transistors Qp01, Qp02, Qn01, and Qn02, the direction in which the value to be latched is determined is constant. By using this, an effect that the initial value latched by the latch circuit when the fuse is not cut can be determined in a desired direction can be obtained.
  • the semiconductor device according to the present embodiment has a configuration in which fuses F01 and F02 are inserted on the source side of the transistor Qn01 and the drain side of the transistor Qn02, respectively.
  • a fuse is arranged at a terminal on the same side of the source side or the drain side with respect to transistors of the same conductivity type constituting the latch circuit.
  • transistors of the same conductivity type one is provided with a fuse on the source side and the other on the drain side.
  • the drain of the transistor Qn02 is connected to the fuse F02, and the source is connected to the ground voltage VSS.
  • the other end of the fuse F02 is connected to the node N02.
  • the latched value can be determined to be high or low by cutting either of the fuses F01 and F02 to increase the resistance.
  • the fuse F01 is cut to have a high resistance, the node N01 is unlikely to go low and is kept high. Therefore, the transistor Qn02 is turned on. Further, since the fuse F02 has a low resistance, the node N02 becomes low.
  • the transistor Qn01 Since the node N02 is low, the transistor Qn01 is turned off. Therefore, even if there is some leakage in the high-resistance fuse F01, since the transistor Qn01 is off, no current flows from the node N01 through the fuse F01 to the ground voltage VSS.
  • the fuses F01 and F02 are inserted at different locations in the first and second paths, when the fuse is not cut, it is latched by the latch circuit as in the fourth embodiment.
  • the direction in which the value to be determined is determined is a fixed direction. Therefore, the effect that the initial value latched when the fuse is not cut can be determined in a desired direction is obtained.
  • FIG. 9 is a circuit diagram of a semiconductor device according to a modification of the fifth embodiment. In the present modification, differences from FIG. 8 will be mainly described.
  • the semiconductor device shown in FIG. 9 has a configuration in which two fuses F01 and F02 are inserted on the source side of the transistor Qp01 and the drain side of the transistor Qp02, respectively.
  • the drain of the transistor Qn01 is connected to the node N01, and the drain of the transistor Qn02 is connected to the node N02.
  • the sources of the transistors Qn01 and Qn02 are connected to the ground voltage VSS.
  • the drain of the transistor Qp01 is connected to the node N01, and the source is connected to the fuse F01.
  • the other end of the fuse F01 is connected to the power supply voltage VDD.
  • the drain of the transistor Qp02 is connected to the fuse F02, and the source is connected to the power supply voltage VDD.
  • the other end of the fuse F02 is connected to the node N02.
  • the semiconductor device has a configuration in which a fuse F01 and a resistor R01 are inserted on the source sides of transistors Qn01 and Qn02, respectively. That is, in FIG. 10, a resistor R01 is arranged instead of the fuse F02 of FIG.
  • the fuse F01 is connected to the source of the transistor Qn01, and the resistor R01 is connected to the source of the transistor Qn02.
  • the other ends of the fuse F01 and the resistor R01 are each connected to the ground voltage VSS.
  • the resistance value when the fuse F01 is not cut is set smaller than the resistance value of the resistor R01.
  • the resistance value after the fuse F01 is cut is set to be larger than the resistance value of the resistor R01.
  • the value latched by the latch circuit can be determined to be high or low depending on whether or not the fuse F01 is cut.
  • the node N01 is low.
  • the fuse F01 is cut to have a high resistance
  • the node N01 is unlikely to go low and is kept high. Therefore, the transistor Qn02 is turned on. At this time, since the resistor R01 has a lower resistance than the cut fuse F01, the node N02 becomes low.
  • the transistor Qn01 Since the node N02 is low, the transistor Qn01 is turned off. Here, even if there is some leakage in the high-resistance fuse F01, since the transistor Qn01 is off, no current flows from the node N01 through the fuse F01 to the ground voltage VSS.
  • disconnected with a laser trimmer are considered as a fuse in this embodiment, you may use an electrical fuse.
  • a cutting circuit for cutting the electric fuse may be provided.
  • a circuit that is effective in terms of layout area can be configured particularly when a large layout area is required for an electrical fuse.
  • FIG. 11 is a circuit diagram of a semiconductor device according to a modification of the sixth embodiment. In the present modification, differences from FIG. 10 will be mainly described.
  • the semiconductor device shown in FIG. 11 has a configuration in which a fuse F01 and a resistor R01 are inserted on the drain sides of the transistors Qn01 and Qn02, respectively.
  • the drain of the transistor Qn01 is connected to the fuse F01, and the drain of the transistor Qn02 is connected to the resistor R01.
  • the other end of the fuse F01 is connected to the node N01, and the other end of the resistor R01 is connected to the node N02.
  • the sources of the transistors Qn01 and Qn02 are each connected to the ground voltage VSS.
  • a transistor Qn03 is connected in parallel with the transistor Qn01, and a transistor Qn04 is connected in parallel with the transistor Qn02.
  • a test mode signal TM is connected to the gates of the transistors Qn03 and Qn04.
  • the transistors Qn03 and Qn04 are N-channel MOS transistors and test transistors.
  • the drain of the transistor Qn03 arranged in parallel with the transistor Qn01 is connected to the node N01, and the source is connected between the fuse F01 and the transistor Qn01.
  • the drain of the transistor Qn04 arranged in parallel with the transistor Qn02 is connected to the node N02, and the source is connected between the fuse F02 and the transistor Qn02.
  • the semiconductor device of the present embodiment is a circuit having a test mode that makes it possible to confirm whether or not the cut fuse is surely cut. Therefore, by making it possible to inspect the cut state of the fuse, it is possible to remove devices that are insufficiently cut, and to further improve the quality in the market. In this embodiment, even if the fuse is not sufficiently cut, no malfunction occurs and the reliability can be further improved.
  • the operation of the semiconductor device of this embodiment is the same as that of the first embodiment, and the latched value is determined to be high or low by cutting one of the fuses F01 and F02 to increase the resistance. Can do.
  • the fuse F01 is cut to have a high resistance, the node N01 is unlikely to go low and is kept high. Therefore, the transistor Qn02 is turned on. Further, since the fuse F02 has a low resistance, the node N02 becomes low.
  • the transistor Qn01 Since the node N02 is low, the transistor Qn01 is turned off. Therefore, even if there is some leakage in the high-resistance fuse F01, since the transistor Qn01 is off, no current flows from the node N01 through the fuse F01 to the ground voltage VSS.
  • the test mode signal TM is low.
  • the transistors Qn03 and Qn04 connected in parallel with the transistors Qn01 and Qn02 are turned on by turning the test mode signal TM high after power-on. To do.
  • a metal fuse that can be cut by a laser trimmer is considered as the fuse, but an electric fuse may be used.
  • a cutting circuit may be provided.
  • the semiconductor device has a configuration in which electrical fuses E01 and E02 and transistors Qp03 and Qp04 are connected to the source sides of the transistors Qn01 and Qn02, respectively.
  • the transistors Qp03 and Qp04 are P-channel MOS transistors, which are switch transistors capable of applying a voltage for cutting the fuse.
  • the source of the transistor Qn01 is connected to the electric fuse E01, and the source of the transistor Qn02 is connected to the electric fuse E02.
  • the other ends of the electrical fuses E01 and E02 are connected to the ground voltage VSS, respectively.
  • the drain of the fuse cutting transistor Qp03 is connected to the side opposite to the ground voltage VSS side of the electric fuse E01 (between the source of the transistor Qn01 and the electric fuse E01).
  • the gate N05 of the transistor Qp03 is connected to the control signal / CFUSE_EN1 for cutting the electric fuse E01, and the source N03 is connected to the fuse cut voltage V_FUSE.
  • the drain of the fuse cutting transistor Qp04 is connected to the side opposite to the ground voltage VSS side of the electric fuse E02 (between the source of the transistor Qn02 and the electric fuse E02), and the gate N06 of the transistor Qp04 is connected to the electric fuse E02.
  • the control signal / CFUSE_EN2 for cutting is connected, and the source N04 is connected to the fuse cut voltage V_FUSE.
  • the value latched by the latch circuit can be determined to be high or low by cutting one of the electric fuses E01 and E02 to increase the resistance.
  • the transistor Qn02 is turned on. Further, since the electric fuse E02 has a low resistance, the node N02 becomes low.
  • the transistor Qn01 Since the node N02 is low, the transistor Qn01 is turned off. Therefore, even if there is some leakage in the high-resistance electric fuse E01, no current flows from the node N01 to the ground voltage VSS through the electric fuse E01 because the transistor Qn01 is off.
  • the data in the latch circuit can be determined at power-on without determining the value of the electric fuse by a reset signal or the like at power-on. There is.
  • a high voltage is applied as a voltage for cutting the electric fuse.
  • the electric fuse is used. May be inserted into the P-channel transistor side.
  • an electric fuse instead of an electric fuse, an element such as an MRAM or ReRAM may be used as an element whose resistance value changes.
  • the semiconductor device according to this embodiment has a configuration in which resistors R03 and R04 are added to the semiconductor device of FIG.
  • a resistor R03 is connected between the electric fuse E01 and the transistor Qn01 (between the transistor Qp03 and the transistor Qn01), and between the electric fuse E02 and the transistor Qn02 (between the transistor Qp04 and the transistor Qn02). Is connected to the resistor R04.
  • the transistors Qn01 and Qn02 can be protected when the electric fuses E01 and E02 are cut. Further, when data is read by passing a current through the electrical fuses E01 and E02 when the power is turned on, the electrical fuses E01 and E02 can be protected from destruction by an overcurrent.
  • an element such as MRAM or ReRAM may be used as an element whose resistance changes.
  • the first to ninth embodiments and the modifications thereof have been described as examples of the technology disclosed in the present application.
  • the technology in the present disclosure is not limited to this, and can also be applied to an embodiment in which changes, replacements, additions, omissions, and the like are appropriately performed.
  • the fuses F01 and F02 and the electric fuses E01 and E02 are arranged between the transistors Qn01 and Qn02 and the ground voltage VSS (on the source side of the transistors Qn01 and Qn02). However, it may be arranged on the drain side of the transistors Qn01 and Qn02, or on the source side or drain side of the transistors Qp01 and Qp02.
  • the fuses F01 and F02 are arranged at symmetrical positions in the latch circuit in the eighth and ninth embodiments.
  • any one of the fuses may be replaced with a resistor.
  • the test transistor connected to the resistor may be omitted in the seventh embodiment, and the switch transistor connected to the resistor may be omitted in the eighth and ninth embodiments. That is, when any one of the fuses is replaced with a resistor, the number of test transistors may be one in the seventh embodiment, and the number of switch transistors may be one in the eighth and ninth embodiments.
  • the area can be reduced by using a poly-resistive element having a fixed resistance value as the resistor as compared with the case of using a fuse. Therefore, the layout area of the fuse portion can be reduced.
  • the initial value can be set to a desired value. If the initial value is determined as the default, the number of cuts of the fuse can be reduced, so that the efficiency of the cutting process (time reduction), the yield, and the reliability can be improved.
  • the semiconductor device according to the present disclosure can be applied to a semiconductor device mounted on an electronic device, and is useful for a semiconductor device used as an analog device for which high reliability is required, such as a vehicle-mounted product, in addition to consumer devices. is there.

Abstract

　半導体装置は、第１のノードを介して直列に接続される第１のトランジスタ及び第２のトランジスタと、第２のノードを介して直列に接続される第３のトランジスタ及び第４のトランジスタと、第１のトランジスタのソース又はドレインのいずれかに接続される第１のヒューズ素子とを備え、第１のトランジスタ及び第２のトランジスタの各ゲート電極は、第２のノードに接続されており、第３のトランジスタ及び第４のトランジスタの各ゲート電極は、第１のノードに接続されている。

Description

半導体装置
　本開示は、半導体装置に関し、特に、ヒューズを有する半導体装置に関する。
　半導体装置では、特にアナログデバイスで電気特性の最適化などを行うために、ヒューズによって特性の調整を行うことがある。ヒューズの具体例としては、レーザーヒューズや電気ヒューズなどがある。
　最近では、このようなヒューズが車載関連に用いられる場合、高信頼性が要求されることが多くなってきている。
　一般に、ヒューズを用いた回路として、ヒューズをカットする前後での抵抗値の高低を読み出し、読み出した結果としてハイ（Ｈｉｇｈ）かロー（Ｌｏｗ）の２値を用いる回路構成がある（例えば、特許文献２，３参照）。
　また、アナログ抵抗素子と並列にヒューズを構成し、アナログ抵抗素子の使用または不使用を直接決定する回路構成もある（例えば、特許文献１参照）。
　特許文献１では、図１５に示すように、回路の特性を調整する抵抗素子１～４に対して、それぞれ並列にヒューズ５～８が接続されている。この場合、カットされたヒューズと並列に配置された抵抗素子が有効になる。
　特許文献２では、図１６に示すように、ヒューズ１と抵抗体Ｔｒ１，Ｔｒ２，Ｔｒ３とを直列に接続し、ヒューズ１のカットの有無により、その接続点Ｔｏの電圧をハイかローの２値のいずれかで出力する回路が開示されている。また、図１７に示すように、２つのヒューズ２，３を直列に接続し、ヒューズ２，３のいずれかをカットし、その接続点Ｔｏの電圧をハイかローの２値のいずれかで出力する回路が開示されている。
　特許文献３では、図１８Ａ、図１８Ｂに示すように、電気ヒューズの構成例と電気ヒューズをカットするための回路、ならびにヒューズのカットの有無の情報を読み出す回路が開示されている。図１８Ａに示す半導体装置１０Ａでは、２つの金属配線１（第１の伝送ライン１１）と金属配線２（第２の伝送ライン）と間の接続部１３（コンタクトヒューズ）に、電源駆動部１４から電流を流すことにより、接続部１３がカットされる。また、カットされた接続部１３の抵抗値の高低が、ヒューズ状態出力部１５によって読み出され、ハイかローの２値のいずれかがラッチされて出力される。なお、図１８Ｂにおける半導体装置１０Ｂは、図１８Ａの半導体装置１０Ａの等価回路である。
特開２００１－７４５３０号公報 特開平３－１３０９９９号公報 特開２０１１－１４２２０号公報
　特許文献１の半導体装置は、回路の最適化を行う抵抗体と並列に配置されたヒューズをカットするか否かで、抵抗体の有効／無効を決めるものである。ヒューズのカットが十分でなくヒューズの抵抗値が低い場合、カットが不十分である部分の抵抗値は、抵抗体の抵抗値と、その抵抗体と並列接続されたヒューズの抵抗値とを合成した抵抗値になる。したがって、カットが不十分である部分には、所望する抵抗値と異なる抵抗値が設定されることとなり、回路精度が悪くなるという課題がある。また、この回路方式では、ヒューズのカット後の抵抗変化などによっても精度が悪くなることがある。特に車載用途など高信頼性が必要な分野では、これらの精度の悪化などは課題となる。また、カット後の抵抗が低くなった場合、回路全体の電流が多くなるという課題もあり、特にバッテリに適用されるような製品の場合には電池寿命が短くなるなどの課題もある。
　特許文献２の半導体装置は、ヒューズをカットするか否かによって、ハイかローの２値を出力し、この信号を用いて特性の調整を行うものである。この信号を、特許文献１のヒューズの部分におけるスイッチ信号として使用すれば、特性は安定して調整できると思われる。ただし、この場合、１本のヒューズを用いた回路（図１６）では、半導体装置のパワーオン時のリセット後において、ヒューズによるリーク電流の有無によって出力信号を決めるなど制御信号が必要である。また、ヒューズのカットが不十分な場合はリーク電流が発生するという課題がある。また、２本のヒューズを用いていずれかをカットするという回路（図１７）の場合、半導体装置のパワーオン時のリセット回路を不要とする構成も可能であるが、上記特許文献１と同様に、ヒューズのカットが不十分な場合はリーク電流が発生するという課題がある。
　特許文献３に記載されたヒューズ回路構成を用いた半導体装置では、電気ヒューズをカットした後に、この抵抗の情報を読み出すためにパワーオン時のリセット信号が必要であるという課題がある。また、上記特許文献１，２と同様に、ヒューズカットが不十分な場合はリーク電流が発生するという課題がある。
　上記課題を解決するため、本開示は、半導体装置を、第１のノードを介して直列に接続される第１導電型の第１のトランジスタ及び第２導電型の第２のトランジスタと、第２のノードを介して直列に接続される第１導電型の第３のトランジスタ及び第２導電型の第４のトランジスタと、上記第１のトランジスタのソース又はドレインのいずれかに接続される第１のヒューズ素子とを備え、上記第１のトランジスタ及び上記第２のトランジスタの各ゲート電極は、上記第２のノードに接続されており、上記第３のトランジスタ及び上記第４のトランジスタの各ゲート電極は、上記第１のノードに接続されている構成とする。
　本開示に係る半導体装置によると、電源投入時に、リセット信号等の特別な制御信号がなくても、ヒューズ素子がカットされているかどうかを安定して決定することができる。また、ヒューズ素子のカット性が不十分であっても、出力信号がハイであるかローであるかを決定することができる。さらに、ヒューズ素子に接続されるトランジスタをオフすることで、ヒューズ素子への貫通電流などのリーク電流が流れることもない。
　また、本開示の半導体装置は、前記第３のトランジスタのソース又はドレインのいずれかに接続される第２のヒューズ素子を備えていてもよい。
　これによると、２つのヒューズ素子のいずれかをカットすることによって、出力信号がハイであるかローであるかを安定して決定することができる。
　また、本開示の半導体装置において、前記第１及び第２のヒューズ素子は、それぞれが接続される前記第１及び第３のトランジスタのソース又はドレインのうち、同じ側の端子に接続されていてもよい。
　これによると、上記の２本のヒューズ素子が、例えば第１及び第３のトランジスタのソース側に挿入されているとすると、ヒューズ素子のカット性が悪く低抵抗となった場合でも、トランジスタのソース側に挿入されているため、安定した差動動作を実現することができる。
　あるいは、本開示の半導体装置において、上記第１のヒューズ素子は、上記第１のトランジスタのソースに接続されており、上記第２のヒューズ素子は、上記第３のトランジスタのドレインに接続されていてもよい。
　これによると、ヒューズ素子がカットされていない状態であっても、出力信号を一定に決定することができる。
　あるいは、本開示の半導体装置は、上記第２のトランジスタのソースに接続される第２のヒューズ素子を備え、上記第１のヒューズ素子は、上記第１のトランジスタのソースに接続されていてもよい。
　これによると、ヒューズ素子がカットされていない状態であっても、各トランジスタによって、出力信号が一定となるようなラッチ回路を構成することができる。
　また、本開示の半導体装置は、上記第３のトランジスタのソース又はドレインに接続される第１の抵抗素子を備えていてもよい。
　これにより、１本のヒューズ素子を用いればよいため、半導体装置のレイアウト面積を小さくすることができる。
　また、本開示の半導体装置は、上記第１のトランジスタと並列に接続される第１導電型の第５のトランジスタと、上記第３のトランジスタと並列に接続される第１導電型の第６のトランジスタとを備えていてもよい。この場合、上記第５及び第６のトランジスタはそれぞれ、テスト用トランジスタである。
　これにより、ヒューズ素子のカット性が悪い場合でも、本検査モードにおいて、ヒューズ素子のカット状態を確認することができるため、カット状態が悪いヒューズ素子を不良とするなどして、高信頼性の半導体装置を提供することができる。
　また、本開示の半導体装置において、上記第１のヒューズ素子は、電気ヒューズであってもよい。この場合、上記第１のヒューズ素子と上記第１のトランジスタとの間には、上記第１のヒューズ素子をカットするのに必要な電圧が印加可能なスイッチトランジスタが接続されていてもよい。
　これにより、従来の半導体装置では、ヒューズ素子の読出回路用の特別な信号が必要であったが、本態様では、この信号がなくても、ヒューズ素子のカット状態を読み出すことが可能となる。
　また、本開示の半導体装置において、上記第１のヒューズ素子と上記第１のトランジスタとの間には、第１の抵抗素子が接続されていてもよい。
　これにより、ヒューズ素子のカット時及び読み出し時に、ヒューズ素子を保護することができる。
　本開示に係る半導体装置によれば、ヒューズのカット性が不十分でも回路特性の精度を良好に保つことができる。さらに、パワーオン時のリセット信号等も必要なくヒューズのカットの有無を安定して決定することができる、高信頼性を有する半導体装置を提供することができる。
図１は、第１の実施形態に係る半導体装置の回路図である。 図２は、第１の実施形態の変形例に係る半導体装置の回路図である。 図３は、第２の実施形態に係る半導体装置の回路図である。 図４は、第２の実施形態の変形例に係る半導体装置の回路図である。 図５は、第３の実施形態に係る半導体装置の回路図である。 図６は、第３の実施形態の変形例に係る半導体装置の回路図である。 図７は、第４の実施形態に係る半導体装置の回路図である。 図８は、第５の実施形態に係る半導体装置の回路図である。 図９は、第５の実施形態の変形例に係る半導体装置の回路図である。 図１０は、第６の実施形態に係る半導体装置の回路図である。 図１１は、第６の実施形態の変形例に係る半導体装置の回路図である。 図１２は、第７の実施形態に係る半導体装置の回路図である。 図１３は、第８の実施形態の変形例に係る半導体装置の回路図である。 図１４は、第９の実施形態に係る半導体装置の回路図である。 図１５は、従来の半導体装置の回路図である。 図１６は、従来の半導体装置の回路図である。 図１７は、従来の半導体装置の回路図である。 図１８Ａは、従来の半導体装置の回路図である。 図１８Ｂは、図１８Ａで示した回路図の等価回路図である。
　以下、適宜図面を参照しながら、実施の形態を詳細に説明する。但し、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。
　なお、発明者らは、当業者が本開示を十分に理解するために添付図面および以下の説明を提供するのであって、これらによって請求の範囲に記載の主題を限定することを意図するものではない。
　（第１の実施形態）
　以下、第１の実施形態に係る半導体装置について、図１，２を参照しながら説明する。
　図１に示すように、第１の実施形態に係る半導体装置は、電源電圧ＶＤＤと接地電圧ＶＳＳとの間に、それぞれ第１および第２の経路からなる回路を有する。
　具体的に、第１の経路は、Ｐチャネル型ＭＯＳトランジスタＱｐ０１と、Ｎチャネル型ＭＯＳトランジスタＱｎ０１と、ヒューズ素子Ｆ０１とで構成される。
　また、第２の経路は、Ｐチャネル型ＭＯＳトランジスタＱｐ０２と、Ｎチャネル型ＭＯＳトランジスタＱｎ０２と、ヒューズ素子Ｆ０２とで構成される。
　なお、以下、Ｐチャネル型ＭＯＳトランジスタＱｐ０１，Ｑｐ０２をそれぞれ、トランジスタＱｐ０１，Ｑｐ０２と略記し、Ｎチャネル型ＭＯＳトランジスタＱｎ０１，Ｑｎ０２をそれぞれ、トランジスタＱｎ０１，Ｑｎ０２と略記し、ヒューズ素子Ｆ０１，Ｆ０２をヒューズＦ０１，Ｆ０２と表記する。
　トランジスタＱｐ０１，Ｑｐ０２のそれぞれのソースは、電源電圧ＶＤＤに接続されている。トランジスタＱｐ０１のドレインはノードＮ０１に接続され、トランジスタＱｐ０２のドレインはノードＮ０２に接続されている。
　また、トランジスタＱｎ０１のドレインはノードＮ０１に接続され、トランジスタＱｎ０２のドレインはノードＮ０２に接続されている。
　このように、第１の経路において、トランジスタＱｐ０１とトランジスタＱｎ０１とは、ノードＮ０１を介して直列に接続され、第２の経路において、トランジスタＱｐ０２とトランジスタＱｎ０２とは、ノードＮ０２を介して直列に接続されている。
　また、トランジスタＱｎ０１のソースにはヒューズＦ０１が接続され、トランジスタＱｎ０２のソースにはヒューズＦ０２が接続されている。ヒューズＦ０１，Ｆ０２の他端はそれぞれ、接地電圧ＶＳＳに接続されている。
　そして、ノードＮ０１は、トランジスタＱｎ０２およびトランジスタＱｐ０２のそれぞれのゲート電極に接続され、ノードＮ０２は、トランジスタＱｎ０１およびトランジスタＱｐ０１のそれぞれのゲート電極に接続されている。
　つまり、本実施形態に係る半導体装置では、トランジスタＱｐ０１，Ｑｐ０２およびトランジスタＱｎ０１，Ｑｎ０２によって、ラッチ回路が構成されており、このラッチ回路にヒューズＦ０１，Ｆ０２が接続された構成となっている。
　以下、本実施形態に係る半導体装置の動作について説明する。
　図１に示す半導体装置では、ヒューズＦ０１，Ｆ０２のいずれかをカットして高抵抗化することによって、ラッチされる値をハイまたはローに決定することができる。
　例えば、ヒューズＦ０１をカットして高抵抗とすると、ノードＮ０１はローになりにくくハイに維持されるようになる。そのため、トランジスタＱｎ０２がオンとなる。また、ヒューズＦ０２は低抵抗であるため、ノードＮ０２はローになる。
　ノードＮ０２がローであるため、トランジスタＱｎ０１はオフとなる。したがって、もし、高抵抗であるヒューズＦ０１において多少のリークがあったとしても、トランジスタＱｎ０１がオフであるため、ノードＮ０１からヒューズＦ０１を通して接地電圧ＶＳＳに電流が流れることはない。
　特許文献１，２では、リーク電流が流れるおそれがあるが、本実施形態では、上述したようにリーク電流が流れることがない回路を実現することできる。
　また、本実施形態では、半導体装置の動作時において、トランジスタＱｎ０１がオフであるため、ヒューズＦ０１の接地電圧ＶＳＳと逆のノードには電界が印加されることがない。そのため、この電界が印加されることによって、ヒューズの抵抗値が低下するような変動などの懸念もなく高信頼性を得ることができる。
　また、本実施形態の半導体装置は、それほど微細化が必要のないアナログデバイスにも搭載可能であるため、アナログ回路の信頼性を向上することができる。
　さらに、本実施形態の構成では、ヒューズＦ０１，Ｆ０２がそれぞれ、トランジスタＱｎ０１，Ｑｎ０２のソース側、すなわち接地電圧ＶＳＳ側に接続されているため、トランジスタ回路と区別して、複数のヒューズをまとめて配置できるなど、レイアウト的な効果もある。
　本実施形態では、ノードＮ０１やノードＮ０２を出力信号として設定することができる。なお、図示しないが、例えば、ノードＮ０１の後に波形整形のインバータなどを接続してもよい。
　また、ヒューズとしては、例えば、レーザートリマで切断するメタルヒューズが考えられるが、電気ヒューズを用いてもよい。電気ヒューズの場合は、切断用回路も併設すればよい。また、電気ヒューズの他、抵抗値が変化する素子、例えば、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ　ＲＡＭ，　Ｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）などを用いることも可能である。
　また、本実施形態において、例えばヒューズＦ０２を省略してもよい。ただし、トランジスタＱｎ０２の駆動能力をトランジスＱｎ０１の駆動能力に比べて低くするなどして、ヒューズＦ０１が未カットのときにノードＮ０１がローになるような設定とする。
　　－変形例－
　図２は、第１の実施形態の変形例に係る半導体装置の回路図である。本変形例では、主に図１との相違点について説明する。
　図２に示す半導体装置は、トランジスタＱｎ０１，Ｑｎ０２のそれぞれのドレイン側に、ヒューズＦ０１，Ｆ０２が挿入された構成となっている。
　具体的に、トランジスタＱｎ０１，Ｑｎ０２のそれぞれのソースが接地電圧ＶＳＳに接続されており、トランジスタＱｎ０１のドレインにヒューズＦ０１が接続され、トランジスタＱｎ０２のドレインにヒューズＦ０２が接続されている。また、ヒューズＦ０１の他端はノードＮ０１に、ヒューズＦ０２の他端はノードＮ０２にそれぞれ接続されている。
　次に、本変形例に係る半導体装置の動作について説明する。
　例えば、ヒューズＦ０１をカットして高抵抗とすると、ノードＮ０１はローになりにくくハイに維持されるようになる。そのため、トランジスタＱｎ０２がオンとなる。また、ヒューズＦ０２は低抵抗であるため、ノードＮ０２はローになる。
　ノードＮ０２がローであるため、トランジスタＱｎ０１はオフとなる。したがって、もし、高抵抗であるヒューズＦ０１において多少のリークがあったとしても、トランジスタＱｎ０１がオフであるため、ノードＮ０１からヒューズＦ０１を通して接地電圧ＶＳＳに電流が流れることはない。
　また、半導体装置の動作時において、トランジスタＱｎ０１がオフであるため、ヒューズＦ０１のノードＮ０１と逆のノードには電界が印加されることがない。そのため、この電界が印加されることによって、ヒューズの抵抗値が低下するような変動などの懸念もなく高信頼性を得ることができる。
　また、本変形例では、トランジスタＱｎ０１，Ｑｎ０２のドレイン側に抵抗体であるヒューズＦ０１，Ｆ０２が挿入されているため、トランジスタＱｎ０１，Ｑｎ０２のソース側には抵抗がない。したがって、トランジスタＱｎ０１，Ｑｎ０２の駆動差がなく、ヒューズＦ０１，Ｆ０２の抵抗がわずかな差であっても、正確にデータを決めることができる。
　（第２の実施形態）
　以下、第２の実施形態に係る半導体装置について、図３，４を参照しながら説明する。本実施形態では、主に図１との相違点について説明する。
　図３に示すように、本実施形態に係る半導体装置は、トランジスタＱｐ０１，Ｑｐ０２のそれぞれのソース側に、ヒューズＦ０１，Ｆ０２が挿入された構成となっている。
　具体的に、トランジスタＱｐ０１のソースにヒューズＦ０１が接続され、トランジスタＱｐ０２のソースにヒューズＦ０２が接続されている。また、ヒューズＦ０１，Ｆ０２の他端は、それぞれ電源電圧ＶＤＤに接続されている。そして、トランジスタＱｎ０１のソース、およびトランジスタＱｎ０２のソースは、それぞれ接地電圧ＶＳＳに接続されている。
　次に、本実施形態に係る半導体装置の動作について説明する。
　例えば、ヒューズＦ０１をカットして高抵抗とすると、ノードＮ０１はハイになりにくくローに維持されるようになる。そのため、トランジスタＱｐ０２がオンとなる。また、ヒューズＦ０２は低抵抗であるため、ノードＮ０２はハイになる。
　ノードＮ０２がハイであるため、トランジスタＱｐ０１はオフとなる。したがって、もし、高抵抗であるヒューズＦ０１において多少のリークがあったとしても、トランジスタＱｐ０１がオフであるため、電源電圧ＶＤＤからヒューズＦ０１を通してノードＮ０１に電流が流れることはない。
　また、半導体装置の動作時において、トランジスタＱｐ０１がオフであるため、ヒューズＦ０１の電源電圧ＶＤＤと逆のノードには電界が印加されない。そのため、電界が印加されることによって、ヒューズの抵抗値が低下するような変動などの懸念もなく高信頼性を得ることができる。
　　－変形例－
　図４は、第２の実施形態の変形例に係る半導体装置の回路図である。本変形例では、主に図３との相違点について説明する。
　図４に示す半導体装置は、トランジスタＱｐ０１，Ｑｐ０２のそれぞれのドレイン側に、ヒューズＦ０１，Ｆ０２が挿入された構成となっている。
　具体的に、トランジスタＱｐ０１，Ｑｐ０２のそれぞれのソースが電源電圧ＶＤＤに接続されており、トランジスタＱｐ０１のドレインにヒューズＦ０１が接続され、トランジスタＱｐ０２のドレインにヒューズＦ０２が接続されている。また、ヒューズＦ０１の他端はノードＮ０１に、ヒューズＦ０２の他端はノードＮ０２にそれぞれ接続されている。
　本変形例に係る半導体装置によると、第１の実施形態の変形例と同様の効果が得られる。さらに、トランジスタＱｐ０１，Ｑｐ０２を介してヒューズＦ０１，Ｆ０２が接続されているため、特に、電源電圧ＶＤＤにサージなどがかかるような場合であっても、サージはトランジスタの拡散層から抜けるためヒューズＦ０１，Ｆ０２の破壊は起こりにくくなる。
　（第３の実施形態）
　以下、第３の実施形態に係る半導体装置について、図５，６を参照しながら説明する。本実施形態では、主に図１との相違点について説明する。
　図５に示すように、本実施形態に係る半導体装置は、４つのヒューズＦ０１，Ｆ０２，Ｆ０３，Ｆ０４を有し、トランジスタＱｐ０１，Ｑｐ０２のそれぞれのソース側にヒューズＦ０３，Ｆ０４が挿入され、トランジスタＱｎ０１，Ｑｎ０２のそれぞれのソース側にヒューズＦ０１，Ｆ０２が挿入された構成となっている。
　具体的に、トランジスタＱｐ０１のソースにヒューズＦ０３が接続され、トランジスタＱｐ０２のソースにヒューズＦ０４が接続されている。また、ヒューズＦ０３，Ｆ０４の他端は、それぞれ電源電圧ＶＤＤに接続されている。
　本実施形態に係る半導体装置では、ヒューズＦ０１，Ｆ０４のセット、または、ヒューズＦ０２，Ｆ０３のセットのいずれかをカットして高抵抗化することによって、ラッチされる値をハイまたはローに決定することができる。
　例えば、ヒューズＦ０１，Ｆ０４をカットして高抵抗とすると、ノードＮ０１はローになりにくくハイに維持されるようになる。また、ノードＮ０２はハイになりにくくローに維持されるようになる。
　ノードＮ０２がローであるためトランジスタＱｎ０１はオフとなる。したがって、もし、高抵抗であるヒューズＦ０１において多少のリークがあったとしても、トランジスタＱｎ０１がオフであるため、ノードＮ０１からヒューズＦ０１を通して接地電圧ＶＳＳに電流が流れることはない。
　また、半導体装置の動作時に、トランジスタＱｎ０１がオフであるため、ヒューズＦ０１の接地電位ＶＳＳと逆のノードには電界が印加されない。そのため、電界が印加されることによって、ヒューズの抵抗値が低下するような変動などの懸念もない。
　一方、ノードＮ０１がハイであるためトランジスタＱｐ０２はオフとなる。したがって、もし、高抵抗であるヒューズＦ０４において多少のリークがあったとしても、トランジスタＱｐ０２がオフであるため、電源電圧ＶＤＤからヒューズＦ０４を通してノードＮ０２に電流が流れることはない。
　また、半導体装置の動作時に、トランジスタＱｐ０２がオフであるため、ヒューズＦ０４の電源電圧ＶＤＤと逆のノードには電界が印加されない。そのため、電界が印加されることによって、ヒューズの抵抗値が低下するような変動などの懸念もない。
　以上、本実施形態では、ヒューズＦ０１，Ｆ０４のセット、あるいはヒューズＦ０２，Ｆ０３のセットのいずれかのうち、１つのヒューズがカットできない場合でも誤動作することがなく、より高い信頼性を得ることができる。
　　－変形例－
　図６は、第３の実施形態の変形例に係る半導体装置の回路図である。本変形例では、主に図５との相違点について説明する。
　図６に示す半導体装置は、トランジスタＱｎ０１，Ｑｎ０２のドレイン側、およびトランジスタＱｐ０１，Ｑｐ０２のドレイン側のそれぞれに、ヒューズＦ０１，Ｆ０２，Ｆ０３，Ｆ０４が挿入された構成となっている。
　具体的に、トランジスタＱｎ０１のドレインにはヒューズＦ０１が接続され、トランジスタＱｎ０２のドレインにはヒューズＦ０２が接続されている。また、ヒューズＦ０１の他端はノードＮ０１に接続され、ヒューズＦ０２の他端はノードＮ０２に接続されている。
　トランジスタＱｐ０１のドレインにはヒューズＦ０３が接続され、トランジスタＱｐ０２のドレインにはヒューズＦ０４が接続されている。また、ヒューズＦ０３の他端はノードＮ０１に接続され、ヒューズＦ０４の他端はノードＮ０２に接続されている。
　そして、トランジスタＱｎ０１，Ｑｎ０２のソースはそれぞれ接地電圧ＶＳＳに接続され、トランジスタＱｐ０１，Ｑｐ０２のソースはそれぞれ電源電圧ＶＤＤに接続されている。
　以上、本変形例によると、すべてのヒューズＦ０１～Ｆ０４が電源電圧ＶＤＤからトランジスタを介して配置されているため、電源サージなどによりヒューズが破壊されにくい構造とすることができる。
　（第４の実施形態）
　以下、第４の実施形態に係る半導体装置について、図７を参照しながら説明する。本実施形態では、主に図５との相違点について説明する。
　図７に示すように、本実施形態に係る半導体装置は、ヒューズＦ０１，Ｆ０３を有し、トランジスタＱｐ０１のソース側にヒューズＦ０３が挿入され、トランジスタＱｎ０１のソース側にヒューズＦ０１が挿入された構成となっている。
　上述の第１～第３の実施形態では、ラッチ回路を構成する同じ導電型のトランジスタに対して、ソース側、あるいはドレイン側の決まった方向にヒューズを配置していた。これに対して、本実施形態では、直列に接続された異なる導電型のトランジスタのソース側にのみヒューズが配置されている。
　具体的に、トランジスタＱｐ０１のドレインはノードＮ０１に接続され、トランジスタＱｐ０２のドレインはノードＮ０２に接続されている。トランジスタＱｎ０１のドレインはノードＮ０１に接続され、トランジスタＱｎ０２のドレインはノードＮ０２に接続されている。
　トランジスタＱｎ０１のソースはヒューズＦ０１に接続され、トランジスタＱｐ０１のソースはヒューズＦ０３に接続されている。また、ヒューズＦ０１の他端は接地電圧ＶＳＳに接続され、ヒューズＦ０３の他端は電源電圧ＶＤＤに接続されている。
　さらに、トランジスタＱｐ０２のソースは電源電圧ＶＤＤに接続され、トランジスタＱｎ０２のソースは接地電圧ＶＳＳに接続されている。
　本実施形態に係る半導体装置では、ヒューズＦ０１，Ｆ０３のいずれかをカットして高抵抗化することによって、ラッチされる値をハイまたはローに決定することができる。
　例えば、ヒューズＦ０１をカットして高抵抗とすると、ノードＮ０１はローになりにくくハイに維持されるようになる。そのため、トランジスタＱｎ０２はオンとなる。また、ノードＮ０２はローになる。
　ノードＮ０２がローであるため、トランジスタＱｎ０１はオフとなる。したがって、もし、高抵抗であるヒューズＦ０１においてややリークがあったとしても、トランジスタＱｎ０１がオフであるため、ノードＮ０１からヒューズＦ０１を通して接地電圧ＶＳＳに電流が流れることはない。
　また、半導体装置の動作時に、トランジスタＱｎ０１がオフであるため、ヒューズＦ０１の接地電圧ＶＳＳと逆のノードには電界が印加されない。そのため、電界が印加されることによって、ヒューズの抵抗値が低下するような変動などの懸念もなく、高信頼性を得ることができる。
　さらに、本実施形態では、トランジスタＱｎ０１のソース側には抵抗体であるヒューズＦ０１が挿入される一方、トランジスタＱｎ０２のソース側にはヒューズは挿入されていない。したがって、ヒューズがカットされていない状態では、第１および第２の経路のバランスが悪い回路になっている。このため、ヒューズがカットされていないときに、トランジスタＱｐ０１，Ｑｐ０２，Ｑｎ０１，Ｑｎ０２で構成されるラッチ回路において、ラッチされる値が決定される方向は一定方向になる。これを利用して、ヒューズがカットされていないときにラッチ回路によってラッチされる初期値を所望の方向に決定することができるという効果が得られる。
　（第５の実施形態）
　以下、第５の実施形態に係る半導体装置について、図８，９を参照しながら説明する。本実施形態では、主に図１との相違点について説明する。
　図８に示すように、本実施形態に係る半導体装置は、トランジスタＱｎ０１のソース側、およびトランジスタＱｎ０２のドレイン側に、それぞれ、ヒューズＦ０１，Ｆ０２が挿入された構成となっている。
　第１～第３の実施形態では、ラッチ回路を構成する同じ導電型のトランジスタに対してソース側、あるいはドレイン側のうち同じ側の端子にヒューズを配置しているのに対して、本実施形態では、同じ導電型の二つのトランジスタにおいて一方はソース側、他方はドレイン側にヒューズがそれぞれ配置されている。
　具体的に、トランジスタＱｎ０２のドレインはヒューズＦ０２に接続され、ソースは接地電圧ＶＳＳに接続されている。ヒューズＦ０２の他端は、ノードＮ０２に接続されている。
　本実施形態に係る半導体装置では、ヒューズＦ０１，Ｆ０２のいずれかをカットして高抵抗化することによって、ラッチされる値をハイまたはローに決定することができる。
　例えば、ヒューズＦ０１をカットして高抵抗とすると、ノードＮ０１はローになりにくくハイに維持されるようになる。そのため、トランジスタＱｎ０２がオンとなる。また、ヒューズＦ０２は低抵抗であるため、ノードＮ０２はローになる。
　ノードＮ０２がローであるため、トランジスタＱｎ０１はオフとなる。したがって、もし、高抵抗であるヒューズＦ０１において多少のリークがあったとしても、トランジスタＱｎ０１がオフであるため、ノードＮ０１からヒューズＦ０１を通して接地電圧ＶＳＳに電流が流れることはない。
　本実施形態では、ヒューズＦ０１，Ｆ０２が、第１および第２の経路における異なる箇所に挿入されているため、ヒューズがカットされていないときに、第４の実施形態と同様に、ラッチ回路によってラッチされる値が決定される方向は一定方向になる。したがって、ヒューズがカットされていないときにラッチされる初期値を所望の方向に決定することができるという効果が得られる。
　　－変形例－
　図９は、第５の実施形態の変形例に係る半導体装置の回路図である。本変形例では、主に図８との相違点について説明する。
　図９に示す半導体装置は、２個のヒューズＦ０１，Ｆ０２が、それぞれ、トランジスタＱｐ０１のソース側と、トランジスタＱｐ０２のドレイン側に挿入された構成となっている。
　具体的に、トランジスタＱｎ０１のドレインはノードＮ０１に接続され、トランジスタＱｎ０２のドレインはノードＮ０２に接続されている。トランジスタＱｎ０１，Ｑｎ０２のソースはそれぞれ接地電圧ＶＳＳに接続されている。
　トランジスタＱｐ０１のドレインはノードＮ０１に接続され、ソースはヒューズＦ０１に接続されている。また、ヒューズＦ０１の他端は電源電圧ＶＤＤに接続されている。
　トランジスタＱｐ０２のドレインはヒューズＦ０２が接続され、ソースは電源電圧ＶＤＤに接続されている。また、ヒューズＦ０２の他端は、ノードＮ０２に接続されている。
　以上、半導体装置を本変形例のように構成しても第５の実施形態と同様の効果を得ることができる。
　（第６の実施形態）
　以下、第６の実施形態に係る半導体装置について、図１０，１１を参照しながら説明する。本実施形態では、主に図１との相違点について説明する。
　図１０に示すように、本実施形態に係る半導体装置は、トランジスタＱｎ０１，Ｑｎ０２のソース側に、それぞれ、ヒューズＦ０１、抵抗体Ｒ０１が挿入された構成となっている。つまり、図１０では、図１のヒューズＦ０２に換えて、抵抗体Ｒ０１が配置されている。
　具体的に、トランジスタＱｎ０１のソースにはヒューズＦ０１が接続される一方、トランジスタＱｎ０２のソースには抵抗体Ｒ０１が接続されている。ヒューズＦ０１および抵抗体Ｒ０１の他端は、それぞれ接地電圧ＶＳＳに接続されている。
　ここで、ヒューズＦ０１がカットされていないときの抵抗値は、抵抗体Ｒ０１の抵抗値よりも小さく設定されている。そして、ヒューズＦ０１がカットされた後の抵抗値は、抵抗体Ｒ０１の抵抗値よりも大きくなるように設定されている。
　本実施形態に係る半導体装置では、ヒューズＦ０１をカットするか否かによって、ラッチ回路によって、ラッチされる値をハイまたはローに決定することができる。
　ヒューズＦ０１をカットする前では、ヒューズＦ０１の抵抗値の方が抵抗体Ｒ０１の抵抗値よりも低いため、ノードＮ０１はローとなる。
　一方、ヒューズＦ０１をカットして高抵抗とすると、ノードＮ０１はローになりにくくハイに維持されるようになる。そのため、トランジスタＱｎ０２がオンとなる。このとき、抵抗体Ｒ０１は、カットされたヒューズＦ０１よりも低抵抗であるため、ノードＮ０２はローになる。
　ノードＮ０２がローであるため、トランジスタＱｎ０１はオフとなる。ここで、もし、高抵抗であるヒューズＦ０１において多少のリークがあったとしても、トランジスタＱｎ０１がオフであるため、ノードＮ０１からヒューズＦ０１を通して接地電圧ＶＳＳに電流が流れることはない。
　また、半導体装置の動作時に、トランジスタＱｎ０１がオフであるため、ヒューズＦ０１の接地電圧ＶＳＳと逆のノードには電界が印加されない。そのため、電界が印加されることによって、ヒューズの抵抗値が低下するような変動などの懸念もなく、高信頼性を得ることができる。
　以上、本実施形態では、１本のヒューズを用いればよいため、ヒューズの配置領域に大きな面積が必要である場合に有利である。
　なお、本実施形態におけるヒューズとして、レーザートリマで切断可能なメタルヒューズなどが考えられるが、電気ヒューズを用いても良い。電気ヒューズを用いる場合には、電気ヒューズを切断する切断用回路も併設すれば良い。
　本実施形態では、特に電気ヒューズにおいて大きなレイアウト面積が必要である場合に、レイアウト面積的に有効な回路を構成することができる。
　　－変形例－
　図１１は、第６の実施形態の変形例に係る半導体装置の回路図である。本変形例では、主に図１０との相違点について説明する。
　図１１に示す半導体装置は、ヒューズＦ０１及び抵抗体Ｒ０１が、それぞれ、トランジスタＱｎ０１，Ｑｎ０２のドレイン側に挿入された構成となっている。
　具体的に、トランジスタＱｎ０１のドレインはヒューズＦ０１に接続され、トランジスタＱｎ０２のドレインは抵抗体Ｒ０１に接続されている。ヒューズＦ０１の他端はノードＮ０１に接続され、抵抗体Ｒ０１の他端はノードＮ０２に接続されている。
　また、トランジスタＱｎ０１，Ｑｎ０２のソースはそれぞれ、接地電圧ＶＳＳに接続される。
　以上、本変形例によると、第６の実施形態と同様の効果を得ることができる。
　なお、トランジスタＱｎ０１，Ｑｎ０２を介してヒューズＦ０１および抵抗体Ｒ０１が接地電圧ＶＳＳに接続されているため、特に接地電圧ＶＳＳにサージなどがかかったときであっても、サージはトランジスタの拡散層から抜けるためヒューズＦ０１や抵抗体Ｒ０１の破壊を抑制することができる。
　（第７の実施形態）
　以下、第７の実施形態に係る半導体装置について、図１２を参照しながら説明する。本実施形態では、主に図１との相違点について説明する。
　図１２に示すように、本実施形態に係る半導体装置は、トランジスタＱｎ０１と並列にトランジスタＱｎ０３が接続され、トランジスタＱｎ０２と並列にトランジスタＱｎ０４が接続されている。トランジスタＱｎ０３，Ｑｎ０４のそれぞれのゲートには、テストモード信号ＴＭが接続されている。ここで、トランジスタＱｎ０３，Ｑｎ０４は、Ｎチャネル型ＭＯＳトランジスタであり、テスト用トランジスタである。
　具体的に、トランジスタＱｎ０１と並列に配置されたトランジスタＱｎ０３のドレインはノードＮ０１に接続され、ソースはヒューズＦ０１とトランジスタＱｎ０１との間に接続されている。
　トランジスタＱｎ０２と並列に配置されたトランジスタＱｎ０４のドレインはノードＮ０２に接続され、ソースはヒューズＦ０２とトランジスタＱｎ０２との間に接続されている。
　本実施形態の半導体装置は、カットしたヒューズが、確実にカットされているか否かの確認を可能とするテストモードを有した回路である。したがって、ヒューズのカットの状態を検査することができるようにすることにより、カットが不十分なデバイスを除去することができ、市場での品質をより高めることができるものである。本実施形態では、ヒューズのカットが不十分であっても誤動作はせず、より信頼性を高めることができる。
　本実施形態の半導体装置の動作は、第１の実施形態と同様であり、ヒューズＦ０１，Ｆ０２のいずれかをカットして高抵抗化することにより、ラッチされる値をハイまたはローに決定することができる。
　例えば、ヒューズＦ０１をカットして高抵抗とすると、ノードＮ０１はローになりにくくハイに維持されるようになる。そのため、トランジスタＱｎ０２がオンとなる。また、ヒューズＦ０２は低抵抗であるためノードＮ０２はローになる。
　ノードＮ０２がローであるため、トランジスタＱｎ０１はオフとなる。したがって、もし、高抵抗であるヒューズＦ０１において多少のリークがあったとしても、トランジスタＱｎ０１がオフであるため、ノードＮ０１からヒューズＦ０１を通して接地電圧ＶＳＳに電流が流れることはない。
　また、半導体装置の動作時において、トランジスタＱｎ０１がオフであるため、ヒューズＦ０１の接地電圧ＶＳＳと逆のノードには電界が印加されない。そのため、電界が印加されることによって、ヒューズの抵抗値が低下するような変動などの懸念もなく高信頼性を得ることができる。
　また、電源投入時には、テストモード信号ＴＭはローである。例えばヒューズＦ０１のカットの有無に応じてノードＮ０１の電位が決定されるが、電源投入後、テストモード信号ＴＭをハイとすることで、トランジスタＱｎ０１，Ｑｎ０２と並列接続されたトランジスタＱｎ０３，Ｑｎ０４がオンする。
　ここで、ヒューズＦ０１，Ｆ０２のいずれかのカットが不十分であり、リークする状態であれば、そのヒューズを介して電流が流れることになるため、その電流を検知することができる。これにより、ヒューズのカットが十分であるか否かを確認することができる。
　ここでは、ヒューズとして、レーザートリマで切断可能なメタルヒューズが考えられるが、電気ヒューズとしても良い。また、電気ヒューズの場合は、切断用回路も併設すれば良い。
　（第８の実施形態）
　以下、第８の実施形態に係る半導体装置について、図１３を参照しながら説明する。本実施形態では、主に図１との相違点について説明する。
　図１３に示すように、本実施形態に係る半導体装置は、トランジスタＱｎ０１，Ｑｎ０２のソース側に、それぞれ、電気ヒューズＥ０１，Ｅ０２、及びトランジスタＱｐ０３，Ｑｐ０４が接続された構成となっている。ここで、トランジスタＱｐ０３，Ｑｐ０４は、Ｐチャネル型ＭＯＳトランジスタであり、ヒューズをカットするための電圧の印加が可能なスイッチトランジスタである。
　具体的に、トランジスタＱｎ０１のソースは電気ヒューズＥ０１に接続され、トランジスタＱｎ０２のソースは電気ヒューズＥ０２に接続されている。電気ヒューズＥ０１，Ｅ０２の他端は、それぞれ、接地電圧ＶＳＳに接続されている。
　電気ヒューズＥ０１の接地電圧ＶＳＳ側と逆側（トランジスタＱｎ０１のソースと電気ヒューズＥ０１との間）には、ヒューズカット用のトランジスタＱｐ０３のドレインが接続されている。トランジスタＱｐ０３のゲートＮ０５は、電気ヒューズＥ０１をカットするための制御信号／ＣＦＵＳＥ＿ＥＮ１に接続され、ソースＮ０３は、ヒューズカット電圧Ｖ＿ＦＵＳＥに接続されている。
　電気ヒューズＥ０２の接地電圧ＶＳＳ側と逆側（トランジスタＱｎ０２のソースと電気ヒューズＥ０２との間）には、ヒューズカット用のトランジスタＱｐ０４のドレインが接続され、トランジスタＱｐ０４のゲートＮ０６は、電気ヒューズＥ０２をカットするための制御信号／ＣＦＵＳＥ＿ＥＮ２に接続され、ソースＮ０４は、ヒューズカット電圧Ｖ＿ＦＵＳＥに接続されている。
　本実施形態に係る半導体装置では、電気ヒューズＥ０１，Ｅ０２のいずれかをカットして高抵抗化することによって、ラッチ回路によってラッチされる値をハイまたはローに決定することができる。
　例えば、電気ヒューズＥ０１をカットして高抵抗とすると、ノードＮ０１はローになりにくくハイに維持されるようになる。そのため、トランジスタＱｎ０２がオンとなる。また、電気ヒューズＥ０２は低抵抗であるため、ノードＮ０２はローになる。
　ノードＮ０２がローであるため、トランジスタＱｎ０１はオフとなる。したがって、もし、高抵抗である電気ヒューズＥ０１において多少のリークがあったとしても、トランジスタＱｎ０１がオフであるため、ノードＮ０１から電気ヒューズＥ０１を通して接地電圧ＶＳＳに電流が流れることはない。
　また、半導体装置の動作時において、トランジスタＱｎ０１がオフであるため、電気ヒューズＥ０１の接地電圧ＶＳＳと逆のノードには電界が印加されない。そのため、電界が印加されることによって、電気ヒューズの抵抗値が低下するような変動などの懸念もなく高信頼性を得ることができる。
　以上、本実施形態のように電気ヒューズを用いた場合でも、電源投入時のリセット信号などによって、電気ヒューズの値を確定することなく、電源投入時にラッチ回路におけるデータを確定することができるという効果がある。
　なお、本実施形態では、電気ヒューズのカット用の電圧として高電圧を与える構成としているが、カット用のトランジスタの能力として、Ｎチャネル型ＭＯＳトランジスタを利用した方が効率がよい場合は、電気ヒューズをＰチャネル型トランジスタ側に挿入してもよい。
　また、本実施形態では、電気ヒューズを用いた例を示しているが、電気ヒューズに換えて、抵抗値が変化する素子として、例えば、ＭＲＡＭ、ＲｅＲＡＭなどの素子を用いてもよい。
　（第９の実施形態）
　以下、第９の実施形態に係る半導体装置について図１４を参照しながら説明する。本実施形態では、主に図１３との相違点について説明する。
　図１４に示すように、本実施形態に係る半導体装置は、図１３の半導体装置に、抵抗体Ｒ０３，Ｒ０４を追加した構成となっている。
　具体的に、電気ヒューズＥ０１とトランジスタＱｎ０１との間（トランジスタＱｐ０３とトランジスタＱｎ０１との間）に抵抗体Ｒ０３が接続され、電気ヒューズＥ０２とトランジスタＱｎ０２との間（トランジスタＱｐ０４とトランジスタＱｎ０２との間）に抵抗体Ｒ０４が接続されている。
　以上、本実施形態のように、抵抗体Ｒ０３，Ｒ０４を挿入することにより、電気ヒューズＥ０１，Ｅ０２をカットするときに、トランジスタＱｎ０１，Ｑｎ０２を保護することができる。また、電源投入時に電気ヒューズＥ０１，Ｅ０２に電流を流してデータを読み出すときに、過電流により電気ヒューズＥ０１，Ｅ０２を破壊などから保護することができる。
　なお、本実施形態においても、電気ヒューズＥ０１，Ｅ０２に換えて、抵抗が変化する素子として、例えば、ＭＲＡＭ、ＲｅＲＡＭなどの素子を用いてもよい。
　以上のように、本出願において開示する技術の例示として、第１～第９の実施形態およびその変形例を説明した。しかしながら、本開示における技術は、これに限定されず、適宜、変更、置き換え、付加、省略などを行った実施の形態にも適用可能である。また、上記第１の実施形態および変形例で説明した各構成要素を組み合わせて、新たな実施の形態とすることも可能である。
　例えば、上記第７～第９の実施形態において、ヒューズＦ０１，Ｆ０２、ならびに電気ヒューズＥ０１，Ｅ０２は、トランジスタＱｎ０１，Ｑｎ０２と接地電圧ＶＳＳとの間（トランジスタＱｎ０１，Ｑｎ０２のソース側）に配置されているが、トランジスタＱｎ０１，Ｑｎ０２のドレイン側、あるいは、トランジスタＱｐ０１，Ｑｐ０２のソース側、もしくはドレイン側に配置されていてもよい。
　また、第７の実施形態においてはヒューズＦ０１，Ｆ０２が、第８及び第９の実施形態においては電気ヒューズＥ０１，Ｅ０２が、ラッチ回路において対称となる位置に配置されているが、第６の実施形態のように、いずれか一方のヒューズを抵抗体に置き換えてもよい。この場合、第７の実施形態においては、抵抗体に接続されるテスト用トランジスタを省略し、第８及び第９の実施形態においては、抵抗体に接続されるスイッチトランジスタを省略してもよい。つまり、いずれか一方のヒューズを抵抗体に置き換えた場合、第７の実施形態では、テスト用トランジスタは１つでよく、第８及び第９の実施形態では、スイッチトランジスタは１つでよい。
　このようにすると、ヒューズが１本の場合、抵抗体として、抵抗値が固定であるポリ抵抗素子などを使用することにより、ヒューズを用いる場合よりも面積を小さくすることができる。そのため、ヒューズ部のレイアウト面積を小さくすることができる。
　また、ヒューズをカットしない初期状態でヒューズと抵抗体との抵抗差があるため、初期値を所望の値に設定することできるという効果が得られる。初期値をデフォルトに決定しておくと、ヒューズのカット数が少なくて済むため、カット工程の効率化（時間短縮）や歩留まり、さらには、信頼性も向上することができるという効果が得られる。
　上述の実施の形態１～９およびその変形例は、本開示における技術の例示として説明した。そのために、添付図面および詳細な説明を提供した。
　したがって、添付図面および詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。
　また、上述の実施の形態および変形例は、本開示における技術を例示するためのものであるから、請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
　本開示に係る半導体装置は、電子機器に搭載される半導体装置に適用可能であり、民生機器の他、特に、車載品等の高信頼性が要求されるアナログデバイスとして用いられる半導体装置に有用である。
　Ｎ０１　　ノード（第１のノード）
　Ｎ０２　　ノード（第２のノード）
　Ｑｐ０１　　トランジスタ（第２のトランジスタ）
　Ｑｐ０２　　トランジスタ（第４のトランジスタ）
　Ｑｐ０３，Ｑｐ０４　　トランジスタ（スイッチトランジスタ）
　Ｑｎ０１　　トランジスタ（第１のトランジスタ）
　Ｑｎ０２　　トランジスタ（第３のトランジスタ）
　Ｑｎ０３　　トランジスタ（第５のトランジスタ、テスト用トランジスタ）
　Ｑｎ０４　　トランジスタ（第６のトランジスタ、テスト用トランジスタ）
　Ｆ０１　　ヒューズ（第１のヒューズ素子）
　Ｅ０１　　電気ヒューズ（第１のヒューズ素子）
　Ｆ０２　　ヒューズ（第２のヒューズ素子）
　Ｅ０２　　電気ヒューズ（第２のヒューズ素子）
　Ｆ０３　　ヒューズ（第３のヒューズ素子）
　Ｆ０４　　ヒューズ（第４のヒューズ素子）
　Ｒ０１　　抵抗体（第１の抵抗素子）

Claims (14)

  1. 　第１のノードを介して直列に接続される第１導電型の第１のトランジスタ及び第２導電型の第２のトランジスタと、
    　第２のノードを介して直列に接続される第１導電型の第３のトランジスタ及び第２導電型の第４のトランジスタと、
    　前記第１のトランジスタのソース又はドレインのいずれかに接続される第１のヒューズ素子とを備え、
    　前記第１のトランジスタ及び前記第２のトランジスタの各ゲート電極は、前記第２のノードに接続されており、
    　前記第３のトランジスタ及び前記第４のトランジスタの各ゲート電極は、前記第１のノードに接続されている
    ことを特徴とする半導体装置。
  2. 　請求項１の半導体装置において、
    　前記第３のトランジスタのソース又はドレインのいずれかに接続される第２のヒューズ素子を備えている
    ことを特徴とする半導体装置。
  3. 　請求項２に記載の半導体装置において、
    　前記第１及び第２のヒューズ素子は、それぞれが接続される前記第１及び第３のトランジスタのソース又はドレインのうち、同じ側の端子に接続されている
    ことを特徴とする半導体装置。
  4. 　請求項２又は３のいずれかに記載の半導体装置において、
    　前記第２のトランジスタのソース又はドレインのいずれかに接続される第３のヒューズ素子と、
    　前記第４のトランジスタのソース又はドレインのいずれかに接続される第４のヒューズ素子とを備え、
    　前記第１～第４のヒューズ素子は、それぞれが接続される前記第１～第４のトランジスタのソース又はドレインのうち、同じ側の端子に接続されている
    ことを特徴とする半導体装置。
  5. 　請求項１に記載の半導体装置において、
    　前記第１のトランジスタと並列に接続される第１導電型の第５のトランジスタと、
    　前記第３のトランジスタと並列に接続される第１導電型の第６のトランジスタとを備え、
    　前記第５及び第６のトランジスタはそれぞれ、テスト用トランジスタである
    ことを特徴とする半導体装置。
  6. 　請求項１に記載の半導体装置において、
    　前記第１のヒューズ素子は、電気ヒューズである
    ことを特徴とする半導体装置。
  7. 　請求項１に記載の半導体装置において、
    　前記第１のヒューズ素子と前記第１のトランジスタとの間には、前記第１のヒューズ素子をカットするのに必要な電圧が印加可能なスイッチトランジスタが接続されている
    ことを特徴とする半導体装置。
  8. 　請求項７に記載の半導体装置において、
    　前記第１のヒューズ素子と前記第１のトランジスタとの間には、第１の抵抗素子が接続されている
    ことを特徴とする半導体装置。
  9. 　請求項２に記載の半導体装置において、
    　前記第１のヒューズ素子は、前記第１のトランジスタのソースに接続されており、
    　前記第２のヒューズ素子は、前記第３のトランジスタのドレインに接続されている
    ことを特徴とする半導体装置。
  10. 　請求項１に記載の半導体装置において、
    　前記第２のトランジスタのソースに接続される第２のヒューズ素子を備え、
    　前記第１のヒューズ素子は、前記第１のトランジスタのソースに接続されている
    ことを特徴とする半導体装置。
  11. 　請求項１０に記載の半導体装置において、
    　前記第３のトランジスタのソースは接地に接続されており、
    　前記第４のトランジスタのソースは電源に接続されている
    ことを特徴とする半導体装置。
  12. 　請求項１に記載の半導体装置において、
    　前記第３のトランジスタのソース又はドレインに接続される第１の抵抗素子を備えている
    ことを特徴とする半導体装置。
  13. 　請求項１２に記載の半導体装置において、
    　前記第１のヒューズ素子及び第１の抵抗素子は、それぞれが接続される前記第１及び第３のトランジスタのソース又はドレインのうち、同じ側の端子に接続されている
    ことを特徴とする半導体装置。
  14. 　請求項１に記載の半導体装置において、
    　前記第１のヒューズ素子は、レーザーヒューズである
    ことを特徴とする半導体装置。
PCT/JP2014/003194 2013-07-02 2014-06-16 半導体装置 WO2015001731A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013-139072 2013-07-02
JP2013139072A JP2016157706A (ja) 2013-07-02 2013-07-02 半導体装置

Publications (1)

Publication Number Publication Date
WO2015001731A1 true WO2015001731A1 (ja) 2015-01-08

Family

ID=52143334

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2014/003194 WO2015001731A1 (ja) 2013-07-02 2014-06-16 半導体装置

Country Status (2)

Country Link
JP (1) JP2016157706A (ja)
WO (1) WO2015001731A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115035941A (zh) * 2022-08-12 2022-09-09 合肥晶合集成电路股份有限公司 一种efuse单元结构以及存储器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07321207A (ja) * 1994-05-27 1995-12-08 Fujitsu Ltd 半導体装置
JP2001013224A (ja) * 1999-06-29 2001-01-19 Toshiba Corp 半導体装置及びそのテスト方法
JP2005085980A (ja) * 2003-09-09 2005-03-31 Nec Engineering Ltd ヒューズ回路
JP2012134264A (ja) * 2010-12-21 2012-07-12 Rohm Co Ltd ヒューズ回路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07321207A (ja) * 1994-05-27 1995-12-08 Fujitsu Ltd 半導体装置
JP2001013224A (ja) * 1999-06-29 2001-01-19 Toshiba Corp 半導体装置及びそのテスト方法
JP2005085980A (ja) * 2003-09-09 2005-03-31 Nec Engineering Ltd ヒューズ回路
JP2012134264A (ja) * 2010-12-21 2012-07-12 Rohm Co Ltd ヒューズ回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115035941A (zh) * 2022-08-12 2022-09-09 合肥晶合集成电路股份有限公司 一种efuse单元结构以及存储器
CN115035941B (zh) * 2022-08-12 2022-11-11 合肥晶合集成电路股份有限公司 一种efuse单元结构以及存储器

Also Published As

Publication number Publication date
JP2016157706A (ja) 2016-09-01

Similar Documents

Publication Publication Date Title
US8542549B2 (en) Electrical fuse bit cell
US7495310B2 (en) Fuse-data reading circuit
US7567114B2 (en) Semiconductor device having two fuses in parallel
JP2007151065A (ja) タイミングコントローラチップ
US20040227562A1 (en) Fuse detection circuit
JP2009526461A (ja) 電圧供給源のパワーダウン状態を検出するための回路装置及び方法
US9190166B2 (en) Memory element, semiconductor device, and writing method
US7268613B2 (en) Transistor switch with integral body connection to prevent latchup
US8786990B2 (en) Driver-based distributed multi-path ESD scheme
CN102882198A (zh) Rc触发esd保护器件
JP2009081307A (ja) Ｅｓｄ保護回路
US20130279279A1 (en) Semiconductor device
JP2007073928A (ja) プログラマブルデバイスのための静電気放電（ｅｓｄ）保護装置
JP3875984B2 (ja) 複数の電源を有する電子システムのための過渡電圧検出回路
WO2015001731A1 (ja) 半導体装置
CN104283407A (zh) 对电力供应变动具有低敏感性的阻抗元件
JP2006210670A (ja) 半導体装置
US20100164604A1 (en) Fuse circuit and layout designing method thereof
JP2007158104A (ja) ヒューズ回路を有する半導体集積回路及びその製造方法
JP4620480B2 (ja) 半導体装置
US20130038375A1 (en) Voltage level shifter
US10283303B2 (en) Fuse circuit and semiconductor integrated circuit device
JP7094764B2 (ja) 電子制御装置
US20130093472A1 (en) Semiconductor integrated circuit
JP2008134687A (ja) 電圧生成回路

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 14820157

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 14820157

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP