WO2015000205A1 - 级联堆叠纳米线mos晶体管制作方法 - Google Patents

级联堆叠纳米线mos晶体管制作方法 Download PDF

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    • H10D30/797—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions being in source or drain regions, e.g. SiGe source or drain

Definitions

  • m is a natural number greater than 1 (m can be chosen to be 2 ⁇ 20 depending on device performance requirements).
  • junctions for example, through the vertices of the respective nanowires (the tangent between the two circles when the nanowire section is circular, the section is rectangular , diamonds or other polygons are coincident vertices between the two) connected, that is, adjacent nanowires have mutually touching sections.
  • the first protective layer is anisotropically etched to expose the top nanowires and STI 2.
  • the anisotropic etching method is, for example, a fluorocarbon-based gas plasma etching, and the etching gas composition is adjusted so that STI 2 such as silicon oxide is not substantially etched, but only the first protective layer of silicon nitride is etched.
  • STI2 expose the middle of the fin 1F.
  • STI2 made of silicon oxide, it can be removed by wet etching with HF-based etching solution, or by fluorine-based plasma anisotropic dry etching.
  • STI2 is etched down to expose the middle of fin 1F.
  • the channel region of the device later, specifically the middle layer of the nanowire stack, will be etched as the isolation region of the device.
  • Surface treatment, rounding, and the like are, for example, a method of surface oxidation followed by wet micro-etching, and the surface oxidation process includes furnace temperature oxidation or strong oxidant solution oxidation.
  • Surface treatment, rounding and other processes can also choose hydrogen high temperature baking.
  • Surface treatment, rounding and other processes can also choose isotropic etching of silicon and the like.
  • a source/drain region 1S/1D is formed on both sides of the nanowire stack 1N in the first direction.
  • the nanowire stack 1N is etched until the substrate 1 is exposed, and the lifted source and drain regions 1S and 1D are formed by selective epitaxy by UHVCVD, M0CVD, ALD, MBE, atmospheric pressure epitaxy, etc.

Landscapes

  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种堆叠纳米线MOS晶体管及其制作方法，包括：多个纳米线堆叠，在衬底（1）上沿第一方向（Υ-Υ'）延伸；多个栅极堆叠，沿第二方向（Χ-Χ'）延伸并且跨越了每个纳米线堆叠；多个源漏区，位于每个栅极堆叠沿第二方向（Χ-Χ'）两侧；多个沟道区，由位于多个源漏区之间的纳米线堆叠构成；其中多个纳米线堆叠为级联的多个纳米线构成的堆叠。通过多次回刻、侧向刻蚀沟槽并填充，形成质量良好的级联的纳米堆叠，以较低的成本充分增大导电沟道有效宽度，并且提高了有效导电总面积，从而提高驱动电流。

Description

级联堆叠纳米线 MOS晶体管制作方法 本申请要求了 2013年 7月 2日提交的、 申请号为 201310274977. 8、 发明名称为 "级联堆叠 纳米线 M0S晶体管制作方法"的中国专利申请的优先权，其全部内容通过引用结合在本申请中。 技术领域
本发明涉及一种半导体器件制造方法，特别是涉及一种新型的级联堆叠纳米线 M0S晶体管 制作方法。 背景技术
在当前的亚 20nm技术中， 三维多栅器件 （FinFET或 Tri-gate )是主要的器件结构， 这种结构增强了栅极控制能力、 抑制了漏电与短沟道效应。
例如， 双栅 S0I结构的 M0SFET与传统的单栅体 Si或者 SOI M0SFET相比， 能够抑制短沟 道效应（SCE) 以及漏致感应势垒降低 （DIBL)效应， 具有更低的结电容， 能够实现沟道轻掺 杂， 可以通过设置金属栅极的功函数来调节阈值电压， 能够得到约 2倍的驱动电流， 降低了 对于有效栅氧厚度（EOT) 的要求。 而三栅器件与双栅器件相比， 栅极包围了沟道区顶面以及 两个侧面， 栅极控制能力更强。 进一步地， 全环绕纳米线多栅器件更具有优势。
环栅纳米线器件虽然有更好的栅控作用， 能更有效的控制短沟道效应， 在亚 14纳米技术 的缩减过程中更具优势， 但是一个关键问题是由于微小的导电沟道， 在等效硅平面面积内不 能提供更多的驱动电流。
例如， 对于等效线宽 Ι μ πι 的器件而言， 环栅纳米线器件的尺寸要满足： d*n+ (n-l) *S = l m, 并且 π*(1*η>1 μ πι。 其中， d为单个纳米线 （爾） 的直径， n为纳米线的数目， s为 纳米线之间的间距。 因此， 对于直径 d分别为 3、 5、 7、 lOnm的情形而言， 纳米线间距 s必 须分别小于 6. 4、 10. 6、 15、 21. 4nm。 也即， 如果要获得等同于体硅 1 μ m的栅宽， 纳米线器 件的平行排列要非常的紧密。依据现有的 FinFET曝光和刻蚀技术（Fin间距在 60纳米左右）， 制作这种极小间距的纳米线立体排列结构是很难实现的。
在垂直方向上实现堆叠环栅纳米线结构是提高晶体管驱动电流的有效方法， 但在实现工 艺 （制作方法上） 十分困难， 与传统工艺兼容并减少工艺成本面临重大挑战。 例如， 一种现 有的实现堆叠纳米线的是利用 Si/SiGe多层异质外延并进行选择腐蚀， 也即在埋氧层 （BOX) 上依次交替异质外延多个 Si与 SiGe的层叠，然后通过例如湿法腐蚀等方法选择性去除 SiGe， 从而留下 Si纳米线的堆叠。这种方法严重受制于外延薄层质量的影响， 极大的增加了工艺成 本。 另一方面， 在单位 footprint面积下， 传统结构 （纳米线堆叠之间有栅极填充， 也即每 个纳米线四周均被 HK/MG的栅极堆叠环绕） 的堆叠纳米线有效总电流较小， 而在同一投影面 积下， 非堆叠纳米线的鰭片 （翅片， Fin) 的导通有效截面积 （垂直于 Fin或者纳米线延伸方 向截得， 也即垂直于沟道方向） 更大。
因此， 需要寻找一种充分增大导电沟道有效宽度提高驱动电流的新型纳米线器件结构及 其制造方法。 发明内容
由上所述， 本发明的目的在于克服上述技术困难， 提出一种新型纳米线器件结构及其制 造方法， 充分增大导电沟道有效宽度从而提高驱动电流。
为此， 本发明提供了一种堆叠纳米线 M0S晶体管制作方法， 包括： 在衬底上形成沿第一方 向延伸的多个鰭片； 在每个鰭片中形成由多个纳米线级联构成的纳米线堆叠； 在纳米线堆叠 上形成沿第二方向延伸的栅极堆叠结构； 在栅极堆叠结构两侧形成源漏区， 源漏区之间的纳 米线构成沟道区。
其中，在每个鰭片中形成由多个纳米线级联构成的纳米线堆叠的步骤进一步包括：步骤 a， 侧向刻蚀鰭片， 在鰭片沿第二方向的侧面形成凹槽； 步骤 b， 沉积保护层， 填充凹槽； 以及重 复步骤 a和步骤 b， 形成多个纳米线。
其中， 相邻的纳米线在平行于衬底表面的平面内相切或者相交。 其中， 相邻的纳米线的 相交部分的尺寸小于纳米线自身尺寸的 5 %。
其中， 凹槽和 /或纳米线截面的形状包括矩形、 梯形、 倒梯形、 圆形、 椭圆形、 ∑形、 D 形、 C形及其组合。
其中， 侧向刻蚀鰭片的步骤包括具有横向刻蚀深度的各向同性的等离子体干法刻蚀， 或 者各向同性刻蚀与各向异性刻蚀的组合方法。
其中， 侧向刻蚀鰭片的步骤包括利用不同晶向上选择腐蚀的湿法腐蚀方法。
其中， 形成多个纳米线之后进一步包括： 去除保护层， 露出多个纳米线； 对纳米线堆叠 进行表面处理、 圆化工艺。
其中， 栅极堆叠结构为适用于后栅工艺的假栅极堆叠结构， 并且形成源漏区之后进一步 包括： 沉积层间介质层； 刻蚀去除假栅极堆叠结构， 留下栅极沟槽； 在栅极沟槽中沉积栅极 堆叠结构。
本发明还提供了由上述方法制造的一种堆叠纳米线 M0S晶体管， 包括： 多个纳米线堆叠， 在衬底上沿第一方向延伸； 多个栅极堆叠， 沿第二方向延伸并且跨越了每个纳米线堆叠； 多 个源漏区， 位于每个栅极堆叠沿第二方向两侧； 多个沟道区， 由位于多个源漏区之间的纳米 线堆叠构成； 其中多个纳米线堆叠为级联的多个纳米线构成的堆叠。
其中， 相邻的纳米线在平行于衬底表面的平面内相切或者相交。
其中， 相邻的纳米线的相交部分的尺寸小于纳米线自身尺寸的 5 %。
其中， 纳米线截面的形状包括矩形、 梯形、 倒梯形、 圆形、 椭圆形、 ∑形、 D形、 C形及 其组合。
依照本发明的堆叠纳米线 M0S晶体管及其制作方法，通过多次回刻、侧向刻蚀沟槽并填充， 形成了质量良好的级联的纳米线堆叠， 以较低的成本充分增大导电沟道有效宽度， 并且提高 了有效导电总截面面积， 从而提高驱动电流。 附图说明
以下参照附图来详细说明本发明的技术方案， 其中：
图 1至图 8为依照本发明的堆叠纳米线 M0S晶体管制造方法各步骤的剖面示意图； 以及 图 9为依照本发明的 FinFET器件结构的立体示意图。 具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果， 公开了充分增大导电沟道有效宽度从而提高驱动电流的堆叠纳米线 M0S晶体管及其制造方法。 需要指出的是， 类似的附图标记表示类似的结构， 本申请中所用的术语 "第一"、 "第二"、 "上"、 "下"等等可用于修饰各种器件结构或制造工序。 这些修饰除非特别说明并非暗示所 修饰器件结构或制造工序的空间、 次序或层级关系。
图 9所示为依照本发明制造的堆叠纳米线 M0S晶体管的立体示意图，其中堆叠纳米线 M0S 晶体管， 包括衬底上沿第一方向延伸的多个纳米线堆叠， 沿第二方向延伸并且跨越了每个纳 米线堆叠的多个金属栅极， 沿第一方向延伸的纳米线堆叠两侧的多个源漏区， 位于多个源漏 区之间的纳米线堆叠构成的多个沟道区， 其中金属栅极环绕沟道区。 以下将先参照图 1至图 8来描述制造方法的各个剖视图， 最后将回头进一步详细描述图 9的器件结构。
特别地， 以下某图的左部所示是沿图 9中垂直于沟道方向 （沿第二方向， 也即 X-X'轴） 的剖视图， 某图的右部所示是沿图 9中平行于沟道方向 （沿第一方向， 也即 Y-Y'方向） 的剖 视图。
参照图 1， 形成沿第一方向 （图 9中 X-X'轴线） 延伸的多个鰭片结构， 其中第一方向为 未来器件沟道区延伸方向。 提供衬底 1， 衬底 1依照器件用途需要而合理选择， 可包括单晶 体硅（Si )、 单晶体锗（Ge)、 应变硅（Strained Si )、 锗硅（SiGe)， 或是化合物半导体材料， 例如氮化镓 （GaN)、 砷化镓（GaAs)、 磷化铟（InP)、 锑化铟 （InSb)， 以及碳基半导体例如石 墨烯、 SiC、 碳纳管等等。 出于与 CMOS工艺兼容的考虑， 衬底 1优选地为体 Si。 光刻 /刻蚀 衬底 1， 在衬底 1中形成多个沿第一方向平行分布的沟槽 1G以及沟槽 1G之间剩余的衬底 1 材料所构成的鰭片 1F。沟槽 1G的深宽比优选地大于 5 : 1。优选地， 在多个鰭片结构的顶部沉 积硬掩模层 HM， 其材质可以是氧化硅、 氮化硅、 氮氧化硅及其组合， 并且优选地为氮化硅。
参照图 2， 刻蚀每个鰭片结构 1F， 形成级联的纳米线堆叠 lNl〜lNm。 优选地， 通过干法 或者湿法刻蚀， 以 HM为掩模， 沿垂直于第一方向的第二方向 （图 9中 Y-Y'轴线）侧向刻蚀每 个鰭片结构 1F的侧面， 在 1F的侧面形成连续的向内 （从 1F的侧面表层垂直地朝向中心）凹 陷 1R， 使得剩余的 IF成为级联的纳米线堆叠， 从上至下依次包括多个纳米线 1N1、 1N2…… INm, 其中 m为大于 1 的自然数 （依照器件性能需要， m可以选择为 2〜20)。 相邻的纳米线 INi与 INj之间 （i、 j为不同的自然数） 具有连接处， 例如通过各自纳米线的顶点 （纳米线 截面为圆形时为两圆之间的切点， 截面为矩形、菱形或其他多边形时为两者之间的重合顶点） 相连， 也即相邻的纳米线之间具有相互接触的切面。 可选地， 连接处依照刻蚀工艺不同也可 以具有一定尺寸（沿第二方向）， 例如一定的厚度 /高度 /宽度（沿第一方向的长度与纳米线的 长度相同），但是优选地连接处的厚度 /高度 /宽度小于纳米线自身最大尺寸（厚度 /高度 /宽度） 的 5 % (从而在剖视图中示出为近似理想的切点）， 例如其尺寸仅为 lnm量级或者更小。 刻蚀 1F形成纳米线 1N堆叠的刻蚀工艺可以是各向同性的氟基或氯基等离子体干法刻蚀，或者 TMAH 湿法腐蚀， 选择刻蚀温度等工艺参数以提高对于侧面的刻蚀。 优选地， 刻蚀工艺是反应离子 刻蚀 (RIE), 刻蚀气体包括氟基或氯基气体， 例如 NF3、 SF6、 CF4、 CH2F2、 CH3F、 CHF3、 C12等 及其组合。依照刻蚀工艺参数不同，可以控制凹进 1R的形状为矩形、梯形、倒梯形、∑形（多 段折线相连）、 C形 （超过 1/2曲面， 曲面可以是圆面、 椭圆面、 双曲面）、 D形 （1/2曲面， 曲面可以是圆面、 椭圆面、 双曲面）， 从而使得纳米线 lNl〜lNm 的截面为圆形、 椭圆形、 矩形、 菱形、 梯形、 倒梯形、 C形、 D形、 ∑形以及其他多边形或曲面。 获得的纳米线堆叠 中， 最顶部 （1N1 ) 和最低部的纳米线 （INm) 可以是上述截面的一部分， 例如半圆。
在本发明一个优选实施例中， 刻蚀纳米线堆叠 1N的工艺步骤具体包括：
沉积临时保护层 （或者后续的 STI2) 并回刻露出部分鰭片。 沿第一方向在鰭片 1F顶部 中侧向刻蚀形成第一凹槽（未示出）， 暴露出鰭片 1F位于 STI2上方的顶部（未来形成顶层沟 道区的那部分）。 第一凹槽的侧壁形状可以是矩形、 梯形、 倒梯形、 ∑形 （多段折线相连）、 C 形 （超过 1/2曲面， 曲面可以是圆面、 椭圆面、 双曲面）、 D形 （1/2曲面， 曲面可以是圆面、 椭圆面、双曲面）。依照材料不同， 刻蚀方法可以是氟基或氯基等离子体干法刻蚀， 或者 TMAH 湿法腐蚀。
在整个器件上沉积第一保护层， 其材质包括氧化硅、 氮化硅、 非晶硅、 非晶锗、 非晶碳 等及其组合， 优选地为以与保护层或者 STI 2材质相区别， 从而避免后续刻蚀过程中被意外 地去除。
各向异性刻蚀第一保护层， 露出顶部纳米线以及 STI 2。 各向异性刻蚀方法例如是碳氟 氢基气体等离子刻蚀， 并且调整刻蚀气体成分使得例如氧化硅的 STI 2基本不被刻蚀， 而仅 刻蚀氮化硅的第一保护层。
回刻 STI2, 暴露鰭片 1F的中部。对于氧化硅材质的 STI2, 可以采用 HF基腐蚀液湿法去 除， 也可以采用氟基等离子体各向异性干法刻蚀， 向下刻蚀 STI2以暴露出鰭片 1F的中部， 该中部将用作稍后器件的沟道区， 具体为纳米线堆叠的中部层， 最底部将被刻蚀而作为器件 的隔离区。
随后， 重复以上步骤， 依次刻蚀形成第二凹槽、 沉积第二保护层、 各向异性刻蚀第二保 护层、 回刻 STI2露出鰭片 1F的中部、 刻蚀形成第三凹槽、 沉积第三保护层、 各向异性刻蚀 第三保护层……， 最终形成图 2所示的结构。 优选地， 进行表面处理、 圆化等工艺， 使得由 干法刻蚀形成的纳米线 1N1、 1N2…… INm等的剖面形态向圆形转变， 以提高栅极、 沟道区的 对称度， 从而提高器件性能的均匀性。 表面处理、 圆化等工艺例如是采用表面氧化后再湿法 微腐蚀的方法， 表面氧化工艺包括炉温氧化或者强氧化剂溶液氧化等。 表面处理、 圆化等工 艺还可以选择氢气高温烘烤等。 表面处理、 圆化等工艺还可选择各向同性腐蚀硅等。
在本发明另一个优选实施例中， 刻蚀纳米线堆叠 1N的工艺步骤具体包括：
在鰭片顶部 HM层的掩蔽下， 先用高各向异性的刻蚀条件 （例如含 HBr较多、 功率较大、 气压低等） 垂直刻蚀， 并用聚合物 （例如常用的低 k材料） 钝化硅材质鰭片的侧墙， 然后用 高各向同性的刻蚀条件（例如含 HBr较少、 含 C1较多、 功率较小、 气压高等）进行各向同性 刻蚀， 在垂直与水平方向同时刻蚀， 上部的硅侧墙由于聚合物保护不会横向刻蚀， 如此反复 形成级联的纳米线 （爾） 结构。 通过调整两步刻蚀的转换时机与刻蚀条件可以使得级联的各 个爾相切或者相交， 形成图 2所示的堆叠结构。
参照图 3， 在纳米线堆叠 1N之间的沟槽 1G中通过 PECVD、 HDPCVD、 RT0 (快速热氧化） 等工艺沉积填充材质例如为氧化硅、 氮氧化硅、 碳氧化硅、 low-k 等的绝缘隔离介质层， 从 而构成了浅沟槽隔离 （STI ) 2。 优选地， 随后采用 CMP、 回刻等工艺平坦化 STI 2直至暴露 硬掩模层 HM。
参照图 4， 回刻 STI2, 暴露纳米线堆叠 1N的大部分， 例如仅留下底部的若干（例如 1个 或 2个） 纳米线 lNj〜lNm埋设在 STI 2内。 对于氧化硅材质的 STI2, 可以采用 HF基腐蚀液 湿法去除， 也可以采用氟基等离子体干法刻蚀， 向下刻蚀 STI2以暴露出纳米线堆叠， 该暴露 的纳米线堆叠将用作稍后器件的沟道区， 最底部将被刻蚀而作为器件的隔离区。 优选地， 随 后通过湿法腐蚀去除硬掩模层 HM。
参照图 5， 在多个纳米线堆叠 1N之间的再次暴露的沟槽 1G中， 填充假栅极堆叠层。 首 先在 STI2以及纳米线堆叠 1N上通过 LPCVD、 PECVD、 HDPCVD、 RT0、 化学氧化等方法沉积形 成氧化硅材质的垫氧化层 3， 用于保护纳米线堆叠 1N不在后续刻蚀过程中被过刻蚀。 在垫氧 化层 3上通过 PECVD、 HDPCVD、 M0CVD、 MBE、 ALD、 蒸发、 溅射等沉积方法形成假栅极层 4， 材质可以是多晶硅、 非晶硅、 微晶硅、 非晶碳、 多晶锗、 非晶锗等等及其组合。 以上各层的 厚度不必按照图示的比例， 而是根据具体的器件尺寸以及电学性能需求而合理设定。 假栅极 堆叠 3/4完全环绕包围了各个纳米线 lNl〜lNm等等。
参照图 6， 刻蚀假栅极堆叠层 3/4， 形成沿第二方向跨越纳米线堆叠 1N的假栅极堆叠结 构。例如，采用现有公知的图形化方法，刻蚀假栅极堆叠 3/4直至暴露纳米堆叠（顶部的 1N1 )， 去除纳米堆叠 1N的第一方向两侧的部分层 3/4， 仅在纳米堆叠 1N之上留下多个假栅极堆叠 结构 （图中仅显示一个）。
参照图 7， 在纳米线堆叠 1N沿第一方向的两侧形成源漏区 1S/1D。 在本发明一个优选实 施例中， 刻蚀纳米线堆叠 1N， 直至暴露衬底 1， 通过 UHVCVD、 M0CVD、 ALD、 MBE、 常压外延 等选择性外延形成抬升的源漏区 1S和 1D， 其材质可以与衬底 1相同均为 Si ; 或者对于 PM0S 而言， 源漏区可以是 SiGe、 SiSn、 GeSn、 Si等及其组合， 从而向沟道区 1C施加压应力， 提 高空穴迁移率； 而对于 NM0S而言， 源漏区可以是 Si : C、 Si : H、 SiGe : C、 Si等及其组合， 从 而向沟道区 1C施加张应力， 提高电子迁移率。 优选地， 在外延同时原位掺杂或者在外延之后 注入掺杂并退火激活， 使得源漏区 1S/D具有与衬底 1不同的掺杂类型、浓度， 以控制器件的 电学特性。源漏区 1S/D的顶部可以高于纳米线堆叠 1N的顶部。优选地， 可以在纳米线 1N沿 第一方向的侧面形成侧墙 5， 并利用侧墙 5形成轻掺杂的源漏扩展区与重掺杂的源漏区 （均 未分别示出）。
参照图 8， 采用后栅工艺， 完成后续制造。 在整个器件上形成层间介质层 （ILD) 6， 湿 法刻蚀去除假栅极堆叠 3/4， 在 ILD 6中留下栅极沟槽 （未示出）， 在栅极沟槽中依次沉积高 k材料的栅极绝缘层 7以及金属材料的栅极导电层 8， 构成栅极堆叠结构。 CMP平坦化栅极堆 叠结构直至暴露 ILD 6。 此后， 依照标准工艺， 在 ILD 10中刻蚀源漏接触孔 （未示出） 直达 源漏区 1S/D, 在源漏接触孔中沉积金属氮化物的阻挡层以及金属材料的导电层， 形成源漏接 触塞 （未示出）。
最后形成的器件结构的立体图如图 9所示， 包括： 衬底上沿第一方向延伸的多个纳米线 堆叠， 沿第二方向延伸并且跨越了每个纳米线堆叠的多个金属栅极， 沿第一方向延伸的纳米 线堆叠两侧的多个源漏区， 位于多个源漏区之间的纳米线堆叠构成多个沟道区， 其中纳米线 堆叠为级联的多个纳米线构成的堆叠， 相邻的纳米线相切。 或者。 相邻纳米线具有连接部， 并且连接部的尺寸小于纳米线自身尺寸的 5 %。 上述这些结构的材料和几何形状已在方法描 述中详述， 因此在此不再赘述。
依照本发明的堆叠纳米线 M0S晶体管及其制作方法，通过多次回刻、侧向刻蚀沟槽并填充， 形成了质量良好的级联的纳米线堆叠， 以较低的成本充分增大导电沟道有效宽度， 并且提高 了有效导电总截面面积， 从而提高驱动电流。
尽管已参照一个或多个示例性实施例说明本发明， 本领域技术人员可以知晓无需脱离本 发明范围而对器件结构做出各种合适的改变和等价方式。 此外， 由所公开的教导可做出许多 可能适于特定情形或材料的修改而不脱离本发明范围。 因此， 本发明的目的不在于限定在作 为用于实现本发明的最佳实施方式而公开的特定实施例， 而所公开的器件结构及其制造方法 将包括落入本发明范围内的所有实施例。

Claims

权 利 要 求
1、 一种堆叠纳米线 M0S晶体管制作方法， 包括：
在衬底上形成沿第一方向延伸的多个鰭片；
在每个鰭片中形成由多个纳米线级联构成的纳米线堆叠；
在纳米线堆叠上形成沿第二方向延伸的栅极堆叠结构；
在栅极堆叠结构两侧形成源漏区， 源漏区之间的纳米线构成沟道区。
2、 如权利要求 1的方法， 其中， 在每个鰭片中形成由多个纳米线级联构成的纳米线堆叠 的步骤进一步包括：
步骤 a， 侧向刻蚀鰭片， 在鰭片沿第二方向的侧面形成凹槽；
步骤 b， 沉积保护层， 填充凹槽； 以及
重复步骤 a和步骤 b， 形成多个纳米线。
3、 如权利要求 2的方法， 相邻的纳米线在平行于衬底表面的平面内相切或者相交。
4、 如权利要求 3的方法， 其中， 相邻的纳米线的相交部分的尺寸小于纳米线自身尺寸的
5 %。
5、 如权利要求 2的方法， 其中， 凹槽和 /或纳米线截面的形状包括矩形、 梯形、 倒梯形、 圆形、 椭圆形、 ∑形、 D形、 C形及其组合。
6、 如权利要求 2的方法， 侧向刻蚀鰭片的步骤包括具有横向刻蚀深度的各向同性的等离 子体干法刻蚀， 或者各向同性刻蚀与各向异性刻蚀的组合方法。
7、 如权利要求 2的方法， 侧向刻蚀鰭片的步骤包括利用不同晶向上选择腐蚀的湿法腐蚀 方法。
8、 如权利要求 2的方法， 其中， 形成多个纳米线之后进一步包括： 去除保护层， 露出多 个纳米线； 对纳米线堆叠进行表面处理、 圆化工艺。
9、 如权利要求 1的方法， 其中， 栅极堆叠结构为适用于后栅工艺的假栅极堆叠结构， 并 且形成源漏区之后进一步包括： 沉积层间介质层； 刻蚀去除假栅极堆叠结构， 留下栅极沟槽; 在栅极沟槽中沉积栅极堆叠结构。
10、 一种堆叠纳米线 M0S晶体管， 包括：
多个纳米线堆叠， 在衬底上沿第一方向延伸；
多个栅极堆叠， 沿第二方向延伸并且跨越了每个纳米线堆叠；
多个源漏区， 位于每个栅极堆叠沿第二方向两侧；
多个沟道区， 由位于多个源漏区之间的纳米线堆叠构成； 其中多个纳米线堆叠为级联的多个纳米线构成的堆叠。
11、 如权利要求 10所述堆叠纳米线 M0S晶体管， 其中， 相邻的纳米线在平行于衬底表面的 平面内相切或者相交。
12、 如权利要求 11所述堆叠纳米线 M0S晶体管， 其中， 相邻的纳米线的相交部分的尺寸小 于纳米线自身尺寸的 5 %。
13、如权利要求 10所述堆叠纳米线 M0S晶体管，其中，纳米线截面的形状包括矩形、梯形、 倒梯形、 圆形、 椭圆形、 ∑形、 D形、 C形及其组合。
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